JP2004040593A - 可変遅延回路およびそれを用いたｐｌｌ−ｆｍ変調回路 - Google Patents
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Abstract
【課題】周波数変調波の信号対雑音特性、歪特性を改善する。
【解決手段】電圧制御発振器３０の出力信号を分周器２８で分周し、変調信号を積分回路２９で積分し、基準クロック２３を基準分周器２４で分周した後、可変遅延回路２５を用いて積分回路２９の出力信号で位相変調し、分周器２８の出力信号と可変遅延回路２５の出力信号とを位相比較器２６で位相比較し、位相比較器２６の出力信号の低域成分をループフィルタ２７で抽出して電圧制御発振器３０に周波数制御電圧として与える。可変遅延回路２５は、コレクタ側およびエミッタ側に電流源をそれぞれ接続した差動トランジスタと、差動トランジスタのコレクタにそれぞれ接続したキャパシタと、差動トランジスタのコレクタの電圧の上限値および下限値を所定の値に制限するためのスイッチ付電流源とで構成している。
【選択図】 図２
【解決手段】電圧制御発振器３０の出力信号を分周器２８で分周し、変調信号を積分回路２９で積分し、基準クロック２３を基準分周器２４で分周した後、可変遅延回路２５を用いて積分回路２９の出力信号で位相変調し、分周器２８の出力信号と可変遅延回路２５の出力信号とを位相比較器２６で位相比較し、位相比較器２６の出力信号の低域成分をループフィルタ２７で抽出して電圧制御発振器３０に周波数制御電圧として与える。可変遅延回路２５は、コレクタ側およびエミッタ側に電流源をそれぞれ接続した差動トランジスタと、差動トランジスタのコレクタにそれぞれ接続したキャパシタと、差動トランジスタのコレクタの電圧の上限値および下限値を所定の値に制限するためのスイッチ付電流源とで構成している。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、可変遅延回路および、それを用いて構成されるＰＬＬ−ＦＭ変調回路に関するものである。このＰＬＬ−ＦＭ変調回路は、ＰＬＬシンセサイザを用いて構成され、通信用変調装置に好適なものである。
【０００２】
【従来の技術】
従来の位相変調回路について、図３を参照しながら、以下に説明する。
【０００３】
この位相変調回路は、図３に示すように、搬送波信号入力端子３２と、変調信号入力端子３１と、９０度移相回路３５と、平衡変調回路３６と、加減回路３４と、被変調波出力端子３３とを備えている。
【０００４】
搬送波信号入力端子３２は、９０度移相回路３６の入力端子と、平衡変調回路３５の一方の入力端子とに接続されている。平衡変調回路３５の他方の入力端子には、変調信号入力端子３１が接続されている。平衡変調回路３６の出力端子は、加減回路３４の負の入力端子に接続され、９０度移相回路３５の出力端子は加減回路３４の正の入力端子に接続され、加減回路３４の出力端子は被変調波出力端子３３に接続されている。
【０００５】
以下、この位相変調回路の動作を説明する。搬送波信号入力端子３２に入力される信号を（数１）とし、変調信号入力端子３１に入力される信号を（数３）とすると、９０度移相回路３５の出力端子に生じる信号は（数２）となる。また、平衡変調回路３６の出力端子に生じる信号は（数４）となり、被変調波出力端子３３に生じる位相相変調波は（数５）となる。
【０００６】
【数１】
【０００７】
【数２】
【０００８】
【数３】
【０００９】
【数４】
【００１０】
【数５】
図４は周知のＰＬＬシンセサイザを示している。このＰＬＬシンセサイザは、基準クロック信号２３を分周するＲＥＦカウンタ（基準カウンタ）２４と、位相比較器２６と、ループフィルタ２７と、ＶＣＯ ３０と、ＶＣＯ信号を分周するＡＮカウンタ（プログラマブルカウンタ）２８とで構成される。なお、３７は従来の位相変調回路、２９は積分回路、２１は変調信号入力端子、２２はＶＣＯ出力端子である。
【００１１】
図４は、上記図３に示した位相変調回路をＰＬＬ回路に応用してＦＭ変調波を生成するＰＬＬ−ＦＭ変調回路であり、変調信号を積分回路２９を介して図３に示した構成を有する位相変調回路３７に入力することによって、位相変調回路３７の出力にはＦＭ変調波が生成されることを利用して、ＰＬＬループの基準信号、すなわちＲＥＦカウンタ２４の出力信号にＦＭ変調をかけ、それをＰＬＬループの位相比較器２６に入力することにより、ＰＬＬシンセサイザの周波数変調方式を実現している。
【００１２】
図５はＰＬＬシンセサイザを利用してＶＣＯ３０に直接変調信号を加えてＰＬＬ周波数変調回路を構成している。
【００１３】
図６は基準クロック信号２３に変調信号を加えてＰＬＬ周波数変調回路を構成しており、一般的には水晶振動子に直接変調信号を加えて、ＰＬＬ周波数変調回路を構成している。
【００１４】
【発明が解決しようとする課題】
しかしながら、図５に示す従来のＰＬＬ周波数変調回路では、ＶＣＯ３０に直接周波数変調をかける方式であるため、ＰＬＬループの自然角周波数ωｎ以下の変調信号周波数では周波数偏移が低下する。例えば、音声信号など周波数が低い変調信号を変調しようとした場合、自然角周波数ωｎはそれ以下の周波数に設定する必要があり、ＶＣＯ３０単体のノイズ特性が悪い場合、周波数変調波の信号対雑音特性が劣化してしまう。
【００１５】
また、図６に示すように、基準クロック信号２３に変調信号を加えてＰＬＬ周波数変調回路を構成した場合、自然各周波数ωｎは変調信号周波数より高く設定できるため、上記周波数変調波の信号対雑音特性は改善されるものの、例えばＰＬＬシンセサイザが複数個必要なシステムでは複数個の水晶振動子が基準クロックの発生源として必要となり、システムが高価となってしまう。
【００１６】
さらに、図４に示したような、ＰＬＬシンセサイザと位相変調回路とを用いた周波数変調回路では、ＲＥＦカウンタ２４の出力または基準クロック信号２３の出力を分岐することにより、複数個のＰＬＬシンセサイザが必要なシステムでも１個の水晶振動子で構成でき、上記図６の課題は解決されるものの、図３に示す位相変調回路は、（数５）に示すように、位相の項にｔａｎ−１の係数があるため、線形性が悪く、変調信号の振幅が大きい時は歪を生じ、結果として周波数変調波の歪特性が劣化するという欠点がある。
【００１７】
本発明の目的は、線形性が良好な位相変調を行うことができる可変遅延回路を提供することである。
【００１８】
本発明の他の目的は、このような従来の問題点を鑑みてなされたものであり、ＰＬＬループの自然角周波数を高くして、周波数変調波の信号対雑音特性、歪特性の課題を解決し、かつ基準クロックの発生源が１つでも複数のＰＬＬシンセサイザを有するシステム構成が可能で安価なＰＬＬ周波数変調回路を提供することである。
【００１９】
【課題を解決するための手段】
本発明の請求項１記載の可変遅延回路は、第１電源端子および第２電源端子と、差動入力信号が入力される一対の差動入力端子と、差動出力信号が出力される一対の差動出力端子と、差動出力信号の上限値を制限する上限電圧が入力される上限値制御端子と、差動出力信号の下限値を制御する下限電圧が入力される下限値制御端子と、一対の差動入力端子にベースがそれぞれ接続され、一対の差動出力端子にコレクタがそれぞれ接続された一対の差動バイポーラトランジスタと、一対の差動バイポーラトランジスタのコレクタと第１電源端子との間にそれぞれ設けた第１および第２の電流源と、一対の差動バイポーラトランジスタのエミッタと第２電源端子との間に設けた第３の電流源と、一対の差動バイポーラトランジスタのコレクタと第２電源端子との間にそれぞれ設けた第１および第２のキャパシタと、一対の差動バイポーラトランジスタの一方のコレクタと第１電源端子との間に設けられスイッチ制御端子が下限値制御端子に接続され、一対の差動バイポーラトランジスタの一方のコレクタの電圧が下限電圧を下回ったときに電流を流し、下限電圧を上回ったときに電流を遮断する第１のスイッチ付電流源と、一対の差動バイポーラトランジスタの他方のコレクタと第１電源端子との間に設けられスイッチ制御端子が下限値制御端子に接続され、一対の差動バイポーラトランジスタの他方のコレクタの電圧が下限電圧を下回ったときに電流を流し、下限電圧を上回ったときに電流を遮断する第２のスイッチ付電流源と、一対の差動バイポーラトランジスタの一方のコレクタと第２電源端子との間に設けられスイッチ制御端子が上限値制御端子に接続され、一対の差動バイポーラトランジスタの一方のコレクタの電圧が上限電圧を上回ったときに電流を流し、上限電圧を下回ったときに電流を遮断する第３のスイッチ付電流源と、一対の差動バイポーラトランジスタの他方のコレクタと第２電源端子との間に設けられスイッチ制御端子が上限値制御端子に接続され、一対の差動バイポーラトランジスタの他方のコレクタの電圧が上限電圧を上回ったときに電流を流し、上限電圧を下回ったときに電流を遮断する第４のスイッチ付電流源とを備えている。
【００２０】
この構成によれば、線形性が良好な位相変調を行うことができる。
【００２１】
本発明の請求項２記載の可変遅延回路は、第１電源端子および第２電源端子と、差動入力信号が入力される一対の差動入力端子と、差動出力信号が出力される一対の差動出力端子と、差動出力信号の上限値を制限する上限電圧が入力される上限値制御端子と、差動出力信号の下限値を制御する下限電圧が入力される下限値制御端子と、一対の差動入力端子にゲートがそれぞれ接続され、一対の差動出力端子にドレインがそれぞれ接続された一対の差動電界効果トランジスタと、一対の差動電界効果トランジスタのドレインと第１電源端子との間にそれぞれ設けた第１および第２の電流源と、一対の差動電界効果トランジスタのソースと第２電源端子との間に設けた第３の電流源と、一対の差動電界効果トランジスタのドレインと第２電源端子との間にそれぞれ設けた第１および第２のキャパシタと、一対の差動電界効果トランジスタの一方のドレインと第１電源端子との間に設けられスイッチ制御端子が下限値制御端子に接続され、一対の差動電界効果トランジスタの一方のドレインの電圧が下限電圧を下回ったときに電流を流し、下限電圧を上回ったときに電流を遮断する第１のスイッチ付電流源と、一対の差動電界効果トランジスタの他方のドレインと第１電源端子との間に設けられスイッチ制御端子が下限値制御端子に接続され、一対の差動電界効果トランジスタの他方のドレインの電圧が下限電圧を下回ったときに電流を流し、下限電圧を上回ったときに電流を遮断する第２のスイッチ付電流源と、一対の差動電界効果トランジスタの一方のドレインと第２電源端子との間に設けられスイッチ制御端子が上限値制御端子に接続され、一対の差動電界効果トランジスタの一方のドレインの電圧が上限電圧を上回ったときに電流を流し、上限電圧を下回ったときに電流を遮断する第３のスイッチ付電流源と、一対の差動電界効果トランジスタの他方のドレインと第２電源端子との間に設けられスイッチ制御端子が上限値制御端子に接続され、一対の差動電界効果トランジスタの他方のドレインの電圧が上限電圧を上回ったときに電流を流し、上限電圧を下回ったときに電流を遮断する第４のスイッチ付電流源とを備えている。
【００２２】
この構成によれば、線形性が良好な位相変調を行うことができる。
【００２３】
本発明の請求項３記載の可変遅延回路は、電圧制御発振器と、電圧制御発振器の出力信号を分周する分周器と、変調信号を積分する積分回路と、基準クロックを積分回路の出力信号で位相変調する位相変調回路と、分周器の出力信号と位相変調回路の出力信号とを位相比較する位相比較器と、位相比較器の出力信号の低域成分を抽出して電圧制御発振器に周波数制御電圧として与えるループフィルタとを備え、電圧制御発振器から所定の搬送波周波数の周波数変調波を出力するＰＬＬ−ＦＭ変調回路であって、位相変調回路に請求項１記載の可変遅延回路を使用し、可変遅延回路の一対の差動入力端子に基準クロックを入力し、可変遅延回路の一対の差動出力端子の出力信号を位相比較器に入力し、可変遅延回路の上限値制御端子および下限値制御端子に与える上限電圧および下限電圧を積分回路の出力に応じて変化させるようにしたことを特徴とする。
【００２４】
この構成によれば、可変遅延回路を位相変調回路として使用したので、線形性が良好な位相変調を行うことができ、歪の少ないＰＬＬ−ＦＭ変調回路を得ることができる。また、基準クロックを積分回路の出力信号で位相変調して位相比較器に供給する構成であるので、自然角周波数を高くすることができ、周波数変調波の信号対雑音特性を改善することができ、かつ基準クロックの発生源が１つでも複数のＰＬＬシンセサイザを有するシステム構成が安価に実現可能である。
【００２５】
本発明の請求項４記載の可変遅延回路は、電圧制御発振器と、電圧制御発振器の出力信号を分周する分周器と、変調信号を積分する積分回路と、基準クロックを積分回路の出力信号で位相変調する位相変調回路と、分周器の出力信号と位相変調回路の出力信号とを位相比較する位相比較器と、位相比較器の出力信号の低域成分を抽出して電圧制御発振器に周波数制御電圧として与えるループフィルタとを備え、電圧制御発振器から所定の搬送波周波数の周波数変調波を出力するＰＬＬ−ＦＭ変調回路であって、位相変調回路に請求項２記載の可変遅延回路を使用し、可変遅延回路の一対の差動入力端子に基準クロックを入力し、可変遅延回路の一対の差動出力端子の出力信号を位相比較器に入力し、可変遅延回路の上限値制御端子および下限値制御端子に与える上限電圧および下限電圧を積分回路の出力に応じて変化させるようにしたことを特徴とする。
【００２６】
この構成によれば、可変遅延回路を位相変調回路として使用したので、線形性が良好な位相変調を行うことができ、歪の少ないＰＬＬ−ＦＭ変調回路を得ることができる。また、基準クロックを積分回路の出力信号で位相変調して位相比較器に供給する構成であるので、自然角周波数を高くすることができ、周波数変調波の信号対雑音特性を改善することができ、かつ基準クロックの発生源が１つでも複数のＰＬＬシンセサイザを有するシステム構成が安価に実現可能である。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２８】
図１は本発明のＰＬＬ−ＦＭ変調回路に使用される可変遅延回路の実施の形態を示す回路図である。図１において、１−１，１−２は差動入力信号が入力される一対の差動入力端子である。２−１，２−２は差動出力信号が出力される一対の差動出力端子である。３は差動出力信号の下限値を制御する下限電圧ＶＬが入力される下限値制御端子である。４は差動出力信号の上限値を制限する上限電圧ＶＨが入力される上限値制御端子である。５は例えば電池の正極が接続される第１電源端子（正電源端子）である。６は例えば電池の負極が接続される第２電源端子（負電源端子つまりグラウンド端子）である。
【００２９】
１１−１，１１−２は一対の差動入力端子１−１，１−２にベースがそれぞれ接続され、一対の差動出力端子２−１，２−２にコレクタがそれぞれ接続されたＮＰＮ型の一対の差動バイポーラトランジスタである。９−１，９−２は一対の差動バイポーラトランジスタ１１−１，１１−２のコレクタと第１電源端子５との間にそれぞれ設けた第１および第２の電流源であり、各々電流Ｉｏを流す。８−１，８−２は一対の差動バイポーラトランジスタ１１−１，１１−２のエミッタと第２電源端子６との間に設けた第３の電流源である。
【００３０】
７−１，７−２は一対の差動バイポーラトランジスタ１１−１，１１−２のコレクタと第２電源端子６との間にそれぞれ設けた第１および第２のキャパシタである。
【００３１】
９−３は電流源、１０−１１はスイッチであり、これらをまとめて第１のスイッチ付電流源と呼ぶ。この第１のスイッチ付電流源は、差動バイポーラトランジスタ１１−１のコレクタと第１電源端子５との間に設けられスイッチ制御端子が下限値制御端子３に接続され、差動バイポーラトランジスタ１１−１のコレクタの電圧が下限電圧ＶＬを下回ったときに電流を流し、下限電圧ＶＬを上回ったときに電流を遮断する機能を有する。
【００３２】
９−４は電流源、１０−１２はスイッチであり、これらをまとめて第２のスイッチ付電流源と呼ぶ。この第２のスイッチ付電流源は、差動バイポーラトランジスタ１１−２のコレクタと第１電源端子５との間に設けられスイッチ制御端子が下限値制御端子３に接続され、差動バイポーラトランジスタ１１−２のコレクタの電圧が下限電圧ＶＬを下回ったときに電流を流し、下限電圧ＶＬを上回ったときに電流を遮断する機能を有する。
【００３３】
８−３は電流源、１０−２１はスイッチであり、これらをまとめて第３のスイッチ付電流源と呼ぶ。この第３のスイッチ付電流源は、差動バイポーラトランジスタ１１−１のコレクタと第２電源端子６との間に設けられスイッチ制御端子が上限値制御端子４に接続され、差動バイポーラトランジスタ１１−１のコレクタの電圧が上限電圧ＶＨを上回ったときに電流を流し、上限電圧ＶＨを下回ったときに電流を遮断する機能を有する。
【００３４】
８−４は電流源、１０−２２はスイッチであり、これらをまとめて第４のスイッチ付電流源と呼ぶ。この第４のスイッチ付電流源は、差動バイポーラトランジスタ１１−２のコレクタと第２電源端子６との間に設けられスイッチ制御端子が上限値制御端子４に接続され、差動バイポーラトランジスタ１１−２のコレクタの電圧が上限電圧ＶＨを上回ったときに電流を流し、上限電圧ＶＨを下回ったときに電流を遮断する機能を有する。
【００３５】
ここで、スイッチ１０−１１，１０−１２，１０−２１，１０−２２の動作を説明する。
【００３６】
スイッチ１０−１１，１０−１２は、各々一対の差動出力端子２−１および２−２の電圧、すなわち一対の差動バイポーラトランジスタ１１−１，１１−２のコレクタの電圧が下限値制御端子３に与えられる下限電圧ＶＬを上回ったときはそれぞれＯＦＦとなり、下限電圧ＶＬを下回ったときにそれぞれＯＮとなる。
【００３７】
また、スイッチ１０−２１，１０−２２は各々一対の差動出力端子２−１および２−１の電圧が上限値制御端子４に与えられる上限電圧ＶＨを上回ったときにそれぞれＯＮとなり、上限電圧ＶＨを下回ったときにそれぞれＯＦＦとなる。
【００３８】
初期状態として、差動入力が入力される一方の差動入力端子１−１が「Ｌ」レベルで、他方の差動入力端子１−２が「Ｈ」レベルの時、差動出力信号が出力される差動出力端子２−１が上限電圧ＶＨで固定され、差動出力端子２−２が下限電圧ＶＬで固定されている。
【００３９】
この状態では、定電流源８−３に接続されているスイッチ１０−２１および定電流源９−４に接続されているスイッチ１０−１２がそれぞれＯＮとなり、定電流源８−４に接続されているスイッチ１０−２２および定電流源９−３に接続されているスイッチ１０−１１がそれぞれＯＦＦとなる。そのため、一対の差動バイポーラトランジスタ１１−１，１１−２の上側と下側の電流値が釣り合った状態となるので、キャパシタ７−１，７−２は電荷の移動がなく、差動出力端子２−１，２−１は各々一定電圧に保たれる。
【００４０】
ここで、一対の差動バイポーラトランジスタ１１−１，１１−２の上側と下側の電流値が釣り合った状態となることについて、具体的に説明する。電流源９−１に流れる電流と電流源８−３に流れる電流とが等しいので、キャパシタ７−１は電荷の充放電が無く、キャパシタ７−１の電位は一定に保たれる。また、電流源９−２に流れる電流と電流源９−４に流れる電流との和が、差動バイポーラトランジスタ１１−２を介して電流源８−１，８−２に流れる電流に等しくなるので、キャパシタ７−２は電荷の充放電が無く、キャパシタ７−２の電位は一定に保たれる。
【００４１】
次の時間で差動入力が入力される一方の差動入力端子１−１が「Ｈ」レベルで，他方の差動入力端子１−２が「Ｌ」レベルとなった場合、差動バイポーラトランジスタ１１−１がＯＮ、差動バイポーラトランジスタ１１−２がＯＦＦとなるため、差動出力端子２−１の電圧は上限電圧ＶＨから減少し、差動出力端子２−２の電圧は下限電圧ＶＬから増加する。この状態では、スイッチ１０−１１，１０−１２，１０−２１，１０−２２はすべてＯＦＦとなるので、キャパシタ７−１の電荷は放電され、キャパシタ７−２の電荷は充電される。
【００４２】
そして、差動出力端子２−１の電圧が下限電圧ＶＬとなり、差動出力端子２−２の電圧が上限電圧ＶＨとなったとき、定電流源８−４に接続されているスイッチ１０−２２および定電流源９−３に接続されているスイッチ１０−１１がそれぞれＯＮ、定電流源８−３に接続されているスイッチ１０−２１および定電流源９−４に接続されているスイッチ１０−１２がそれぞれＯＦＦとなるため、再度一対の差動バイポーラトランジスタ１１−１，１１−２の上側と下側の電流値が釣り合った状態となるので、キャパシタ７−１，７−２は電荷の移動がなく、差動出力端子２−２，２−２は各々一定電圧に保たれる。
【００４３】
ここで、一対の差動バイポーラトランジスタ１１−１，１１−２の上側と下側の電流値が釣り合った状態となることについて、具体的に説明する。電流源９−２に流れる電流と電流源８−４に流れる電流とが等しいので、キャパシタ７−２は電荷の充放電が無く、キャパシタ７−２の電位は一定に保たれる。また、電流源９−１に流れる電流と電流源９−３に流れる電流との和が、差動バイポーラトランジスタ１１−１を介して電流源８−１，８−２に流れる電流に等しくなるので、キャパシタ７−１は電荷の充放電が無く、キャパシタ７−１の電位は一定に保たれる。
【００４４】
ここで、定電流源９−１，９−２の電流値をＩｏ、差動出力端子２−１，２−２の電圧が上限電圧ＶＨから下限電圧ＶＬへ変化するまでの時間をＴ、キャパシタ７−１，７−２の容量値をそれぞれＣとすると、（数６）の関係式が成り立ち、下限値制限端子３および上限値制限端子４に印加する下限電圧ＶＬまたは上限電圧ＶＨに比例した出力信号の遅延時間を得ることができる。
【００４５】
【数６】
図７は図１の具体的回路例を示している。図７において、８−１０は図１の電流源８−１，８−２に対応するトランジスタ、９−１０、９−１１は電流源９−１，９−２に対応するトランジスタ、９−１２はトランジスタ、８−１１はトランジスタである。３９は抵抗である。３８は積分回路２９の出力電圧を電流に変換する電圧−電流変換回路である。積分回路２９、位相比較器２６およびＲＥＦカウンタ２４については、図２に示したものと同様である。
【００４６】
図８は図１の可変遅延回路の入力信号波形と出力信号波形を示したものであり、（ａ）は入力信号波形であり、（ｂ）は出力信号波形である。また、同図（ｂ）において、実線は変調信号の振幅が小さい時を示し、破線は変調信号の振幅が大きい時を示している。この図８は、変調信号の振幅の大小によって、下限電圧が変化するようになっている。ＶＬは変調信号の振幅が小さい時の値であり、ＶＬ′は変調信号の振幅が大きい時の値である。ＶＨについては、変調信号の振幅にかかわらず一定である。
【００４７】
同図から明らかなように、変調信号の振幅が大きい時の遅延時間ΔＴ′は、振幅が小さい時の遅延時間ΔＴに比べて長くなっている。つまり、変調信号の振幅に応じて遅延時間が変化することになる。
【００４８】
図９において、実線は図１の可変遅延回路における変調信号の振幅対遅延時間特性を示したもので、ここで示す変調信号の振幅は、下限値制限端子３および上限値制限端子４に印加する電圧ＶＬまたはＶＨに比例したものである。また図９の破線は、図３の従来例の位相変調器の変調信号の振幅対遅延時間特性を示したものである。両者を比較すると、実施の形態のものは、線形性がきわめて良好であることが判る。
【００４９】
図２は図１に示した可変遅延回路を含んで構成されるＰＬＬ−ＦＭ変調回路の構成を示すブロック図である。このＰＬＬ−ＦＭ変調回路は、図４に示した従来のＰＬＬ−ＦＭ変調回路における位相変調回路３７に代えて、図１に示した回路構成を有する可変遅延回路２５を位相変調回路として用いたものであり、その他の構成は、図４の従来例と同様である。
【００５０】
図２のＰＬＬ−ＦＭ変調回路の動作は一般的なものであり、説明は省略する。
【００５１】
この実施の形態によれば、図１に示した構成の線形性の優れた可変遅延回路２５を図２に示すＰＬＬ−ＦＭ変調回路に用いているので、非常に線形性の良い、つまり歪み特性に優れたＰＬＬ−ＦＭ変調回路を実現することができる。
【００５２】
なお、上記した図１の回路では、差動バイポーラトランジスタ１１−１，１１−２として、ＮＰＮ型バイポーラトランジスタを用いているが、図１０に示すようにＰＮＰバイポーラトランジスタ１１−１ｂ，１１−２ｂを用いて可変遅延回路を構成することも可能である。さらに、差動トランジスタとして、バイポーラトランジスタに代えて、図１１に示すようにＮチャンネル型ＭＯＳトランジスタ１１−１ｃ，１１−２ｃ、もしくは図１２に示すようにＰチャンネル型ＭＯＳトランジスタ１１−１ｄ，１１−２ｄを使用して可変遅延回路を構成することも可能である。当然、それらを用いてＰＬＬ−ＦＭ変調回路を構成することも可能である。
【００５３】
【発明の効果】
本発明の請求項１または２記載の可変遅延回路によれば、線形性が良好な位相変調を行うことができる。
【００５４】
本発明の請求項３または４記載のＰＬＬ−ＦＭ変調回路によれば、可変遅延回路を位相変調回路として使用したので、線形性が良好な位相変調を行うことができ、歪の少ないＰＬＬ−ＦＭ変調回路を得ることができる。また、基準クロックを積分回路の出力信号で位相変調して位相比較器に供給する構成であるので、自然角周波数を高くすることができ、周波数変調波の信号対雑音特性を改善することができ、かつ基準クロックの発生源が１つでも複数のＰＬＬシンセサイザを有するシステム構成が安価に実現可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態における可変遅延回路の構成を示す回路図である。
【図２】本発明の実施の形態におけるＰＬＬ−ＦＭ変調回路の構成を示すブロック図である。
【図３】従来の位相変調回路の構成を示すブロック図である。
【図４】従来の位相変調回路を用いたＰＬＬ−ＦＭ変調回路の構成を示すブロック図である。
【図５】従来の他のＰＬＬ−ＦＭ変調回路の構成を示すブロック図である。
【図６】従来のさらに他のＰＬＬ−ＦＭ変調回路の構成を示すブロック図である。
【図７】図１の可変遅延回路の具体例を示す回路図である。
【図８】図１の可変遅延回路の入出力波形を示す波形図である。
【図９】可変遅延回路の入力振幅対遅延時間特性を示す特性図である。
【図１０】本発明の実施の形態における可変遅延回路の他の第１の例を示す回路図である。
【図１１】本発明の実施の形態における可変遅延回路の他の第２の例を示す回路図である。
【図１２】本発明の実施の形態における可変遅延回路の他の第３の例を示す回路図である。
【符号の説明】
１−１，１−２ 差動信号入力端子
２−１，２−２ 差動信号出力端子
３ 下限値制御端子
４ 上限値制御端子
５ 第１電源端子
６ 第２電源端子
７−１，７−２ キャパシタ
８−１〜８−４ 定電流源
９−１〜９−４ 定電流源
１０−１１，１０−１２，１０−２１，１０−２２ スイッチ
１１−１，１１−２ 差動バイポーラトランジスタ
２１ 変調信号入力端子
２２ ＶＣＯ出力端子
２３ 基準クロック信号
２４ ＲＥＦカウンタ
２５ 可変遅延回路
２６ 位相比較器
２７ ル−プフィルタ
２８ ＡＮカウンタ
２９ 積分回路
３０ ＶＣＯ
３１ 変調信号入力端子
３２ 搬送波信号入力端子
３３ 被変調波出力端子
３４ 加減回路
３５ ９０度移相回路
３６ 平衡変調回路
３７ 位相変調回路
３８ 電圧電流変換回路
３９ 抵抗
【発明の属する技術分野】
本発明は、可変遅延回路および、それを用いて構成されるＰＬＬ−ＦＭ変調回路に関するものである。このＰＬＬ−ＦＭ変調回路は、ＰＬＬシンセサイザを用いて構成され、通信用変調装置に好適なものである。
【０００２】
【従来の技術】
従来の位相変調回路について、図３を参照しながら、以下に説明する。
【０００３】
この位相変調回路は、図３に示すように、搬送波信号入力端子３２と、変調信号入力端子３１と、９０度移相回路３５と、平衡変調回路３６と、加減回路３４と、被変調波出力端子３３とを備えている。
【０００４】
搬送波信号入力端子３２は、９０度移相回路３６の入力端子と、平衡変調回路３５の一方の入力端子とに接続されている。平衡変調回路３５の他方の入力端子には、変調信号入力端子３１が接続されている。平衡変調回路３６の出力端子は、加減回路３４の負の入力端子に接続され、９０度移相回路３５の出力端子は加減回路３４の正の入力端子に接続され、加減回路３４の出力端子は被変調波出力端子３３に接続されている。
【０００５】
以下、この位相変調回路の動作を説明する。搬送波信号入力端子３２に入力される信号を（数１）とし、変調信号入力端子３１に入力される信号を（数３）とすると、９０度移相回路３５の出力端子に生じる信号は（数２）となる。また、平衡変調回路３６の出力端子に生じる信号は（数４）となり、被変調波出力端子３３に生じる位相相変調波は（数５）となる。
【０００６】
【数１】
【数２】
【数３】
【数４】
【数５】
【００１１】
図４は、上記図３に示した位相変調回路をＰＬＬ回路に応用してＦＭ変調波を生成するＰＬＬ−ＦＭ変調回路であり、変調信号を積分回路２９を介して図３に示した構成を有する位相変調回路３７に入力することによって、位相変調回路３７の出力にはＦＭ変調波が生成されることを利用して、ＰＬＬループの基準信号、すなわちＲＥＦカウンタ２４の出力信号にＦＭ変調をかけ、それをＰＬＬループの位相比較器２６に入力することにより、ＰＬＬシンセサイザの周波数変調方式を実現している。
【００１２】
図５はＰＬＬシンセサイザを利用してＶＣＯ３０に直接変調信号を加えてＰＬＬ周波数変調回路を構成している。
【００１３】
図６は基準クロック信号２３に変調信号を加えてＰＬＬ周波数変調回路を構成しており、一般的には水晶振動子に直接変調信号を加えて、ＰＬＬ周波数変調回路を構成している。
【００１４】
【発明が解決しようとする課題】
しかしながら、図５に示す従来のＰＬＬ周波数変調回路では、ＶＣＯ３０に直接周波数変調をかける方式であるため、ＰＬＬループの自然角周波数ωｎ以下の変調信号周波数では周波数偏移が低下する。例えば、音声信号など周波数が低い変調信号を変調しようとした場合、自然角周波数ωｎはそれ以下の周波数に設定する必要があり、ＶＣＯ３０単体のノイズ特性が悪い場合、周波数変調波の信号対雑音特性が劣化してしまう。
【００１５】
また、図６に示すように、基準クロック信号２３に変調信号を加えてＰＬＬ周波数変調回路を構成した場合、自然各周波数ωｎは変調信号周波数より高く設定できるため、上記周波数変調波の信号対雑音特性は改善されるものの、例えばＰＬＬシンセサイザが複数個必要なシステムでは複数個の水晶振動子が基準クロックの発生源として必要となり、システムが高価となってしまう。
【００１６】
さらに、図４に示したような、ＰＬＬシンセサイザと位相変調回路とを用いた周波数変調回路では、ＲＥＦカウンタ２４の出力または基準クロック信号２３の出力を分岐することにより、複数個のＰＬＬシンセサイザが必要なシステムでも１個の水晶振動子で構成でき、上記図６の課題は解決されるものの、図３に示す位相変調回路は、（数５）に示すように、位相の項にｔａｎ−１の係数があるため、線形性が悪く、変調信号の振幅が大きい時は歪を生じ、結果として周波数変調波の歪特性が劣化するという欠点がある。
【００１７】
本発明の目的は、線形性が良好な位相変調を行うことができる可変遅延回路を提供することである。
【００１８】
本発明の他の目的は、このような従来の問題点を鑑みてなされたものであり、ＰＬＬループの自然角周波数を高くして、周波数変調波の信号対雑音特性、歪特性の課題を解決し、かつ基準クロックの発生源が１つでも複数のＰＬＬシンセサイザを有するシステム構成が可能で安価なＰＬＬ周波数変調回路を提供することである。
【００１９】
【課題を解決するための手段】
本発明の請求項１記載の可変遅延回路は、第１電源端子および第２電源端子と、差動入力信号が入力される一対の差動入力端子と、差動出力信号が出力される一対の差動出力端子と、差動出力信号の上限値を制限する上限電圧が入力される上限値制御端子と、差動出力信号の下限値を制御する下限電圧が入力される下限値制御端子と、一対の差動入力端子にベースがそれぞれ接続され、一対の差動出力端子にコレクタがそれぞれ接続された一対の差動バイポーラトランジスタと、一対の差動バイポーラトランジスタのコレクタと第１電源端子との間にそれぞれ設けた第１および第２の電流源と、一対の差動バイポーラトランジスタのエミッタと第２電源端子との間に設けた第３の電流源と、一対の差動バイポーラトランジスタのコレクタと第２電源端子との間にそれぞれ設けた第１および第２のキャパシタと、一対の差動バイポーラトランジスタの一方のコレクタと第１電源端子との間に設けられスイッチ制御端子が下限値制御端子に接続され、一対の差動バイポーラトランジスタの一方のコレクタの電圧が下限電圧を下回ったときに電流を流し、下限電圧を上回ったときに電流を遮断する第１のスイッチ付電流源と、一対の差動バイポーラトランジスタの他方のコレクタと第１電源端子との間に設けられスイッチ制御端子が下限値制御端子に接続され、一対の差動バイポーラトランジスタの他方のコレクタの電圧が下限電圧を下回ったときに電流を流し、下限電圧を上回ったときに電流を遮断する第２のスイッチ付電流源と、一対の差動バイポーラトランジスタの一方のコレクタと第２電源端子との間に設けられスイッチ制御端子が上限値制御端子に接続され、一対の差動バイポーラトランジスタの一方のコレクタの電圧が上限電圧を上回ったときに電流を流し、上限電圧を下回ったときに電流を遮断する第３のスイッチ付電流源と、一対の差動バイポーラトランジスタの他方のコレクタと第２電源端子との間に設けられスイッチ制御端子が上限値制御端子に接続され、一対の差動バイポーラトランジスタの他方のコレクタの電圧が上限電圧を上回ったときに電流を流し、上限電圧を下回ったときに電流を遮断する第４のスイッチ付電流源とを備えている。
【００２０】
この構成によれば、線形性が良好な位相変調を行うことができる。
【００２１】
本発明の請求項２記載の可変遅延回路は、第１電源端子および第２電源端子と、差動入力信号が入力される一対の差動入力端子と、差動出力信号が出力される一対の差動出力端子と、差動出力信号の上限値を制限する上限電圧が入力される上限値制御端子と、差動出力信号の下限値を制御する下限電圧が入力される下限値制御端子と、一対の差動入力端子にゲートがそれぞれ接続され、一対の差動出力端子にドレインがそれぞれ接続された一対の差動電界効果トランジスタと、一対の差動電界効果トランジスタのドレインと第１電源端子との間にそれぞれ設けた第１および第２の電流源と、一対の差動電界効果トランジスタのソースと第２電源端子との間に設けた第３の電流源と、一対の差動電界効果トランジスタのドレインと第２電源端子との間にそれぞれ設けた第１および第２のキャパシタと、一対の差動電界効果トランジスタの一方のドレインと第１電源端子との間に設けられスイッチ制御端子が下限値制御端子に接続され、一対の差動電界効果トランジスタの一方のドレインの電圧が下限電圧を下回ったときに電流を流し、下限電圧を上回ったときに電流を遮断する第１のスイッチ付電流源と、一対の差動電界効果トランジスタの他方のドレインと第１電源端子との間に設けられスイッチ制御端子が下限値制御端子に接続され、一対の差動電界効果トランジスタの他方のドレインの電圧が下限電圧を下回ったときに電流を流し、下限電圧を上回ったときに電流を遮断する第２のスイッチ付電流源と、一対の差動電界効果トランジスタの一方のドレインと第２電源端子との間に設けられスイッチ制御端子が上限値制御端子に接続され、一対の差動電界効果トランジスタの一方のドレインの電圧が上限電圧を上回ったときに電流を流し、上限電圧を下回ったときに電流を遮断する第３のスイッチ付電流源と、一対の差動電界効果トランジスタの他方のドレインと第２電源端子との間に設けられスイッチ制御端子が上限値制御端子に接続され、一対の差動電界効果トランジスタの他方のドレインの電圧が上限電圧を上回ったときに電流を流し、上限電圧を下回ったときに電流を遮断する第４のスイッチ付電流源とを備えている。
【００２２】
この構成によれば、線形性が良好な位相変調を行うことができる。
【００２３】
本発明の請求項３記載の可変遅延回路は、電圧制御発振器と、電圧制御発振器の出力信号を分周する分周器と、変調信号を積分する積分回路と、基準クロックを積分回路の出力信号で位相変調する位相変調回路と、分周器の出力信号と位相変調回路の出力信号とを位相比較する位相比較器と、位相比較器の出力信号の低域成分を抽出して電圧制御発振器に周波数制御電圧として与えるループフィルタとを備え、電圧制御発振器から所定の搬送波周波数の周波数変調波を出力するＰＬＬ−ＦＭ変調回路であって、位相変調回路に請求項１記載の可変遅延回路を使用し、可変遅延回路の一対の差動入力端子に基準クロックを入力し、可変遅延回路の一対の差動出力端子の出力信号を位相比較器に入力し、可変遅延回路の上限値制御端子および下限値制御端子に与える上限電圧および下限電圧を積分回路の出力に応じて変化させるようにしたことを特徴とする。
【００２４】
この構成によれば、可変遅延回路を位相変調回路として使用したので、線形性が良好な位相変調を行うことができ、歪の少ないＰＬＬ−ＦＭ変調回路を得ることができる。また、基準クロックを積分回路の出力信号で位相変調して位相比較器に供給する構成であるので、自然角周波数を高くすることができ、周波数変調波の信号対雑音特性を改善することができ、かつ基準クロックの発生源が１つでも複数のＰＬＬシンセサイザを有するシステム構成が安価に実現可能である。
【００２５】
本発明の請求項４記載の可変遅延回路は、電圧制御発振器と、電圧制御発振器の出力信号を分周する分周器と、変調信号を積分する積分回路と、基準クロックを積分回路の出力信号で位相変調する位相変調回路と、分周器の出力信号と位相変調回路の出力信号とを位相比較する位相比較器と、位相比較器の出力信号の低域成分を抽出して電圧制御発振器に周波数制御電圧として与えるループフィルタとを備え、電圧制御発振器から所定の搬送波周波数の周波数変調波を出力するＰＬＬ−ＦＭ変調回路であって、位相変調回路に請求項２記載の可変遅延回路を使用し、可変遅延回路の一対の差動入力端子に基準クロックを入力し、可変遅延回路の一対の差動出力端子の出力信号を位相比較器に入力し、可変遅延回路の上限値制御端子および下限値制御端子に与える上限電圧および下限電圧を積分回路の出力に応じて変化させるようにしたことを特徴とする。
【００２６】
この構成によれば、可変遅延回路を位相変調回路として使用したので、線形性が良好な位相変調を行うことができ、歪の少ないＰＬＬ−ＦＭ変調回路を得ることができる。また、基準クロックを積分回路の出力信号で位相変調して位相比較器に供給する構成であるので、自然角周波数を高くすることができ、周波数変調波の信号対雑音特性を改善することができ、かつ基準クロックの発生源が１つでも複数のＰＬＬシンセサイザを有するシステム構成が安価に実現可能である。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２８】
図１は本発明のＰＬＬ−ＦＭ変調回路に使用される可変遅延回路の実施の形態を示す回路図である。図１において、１−１，１−２は差動入力信号が入力される一対の差動入力端子である。２−１，２−２は差動出力信号が出力される一対の差動出力端子である。３は差動出力信号の下限値を制御する下限電圧ＶＬが入力される下限値制御端子である。４は差動出力信号の上限値を制限する上限電圧ＶＨが入力される上限値制御端子である。５は例えば電池の正極が接続される第１電源端子（正電源端子）である。６は例えば電池の負極が接続される第２電源端子（負電源端子つまりグラウンド端子）である。
【００２９】
１１−１，１１−２は一対の差動入力端子１−１，１−２にベースがそれぞれ接続され、一対の差動出力端子２−１，２−２にコレクタがそれぞれ接続されたＮＰＮ型の一対の差動バイポーラトランジスタである。９−１，９−２は一対の差動バイポーラトランジスタ１１−１，１１−２のコレクタと第１電源端子５との間にそれぞれ設けた第１および第２の電流源であり、各々電流Ｉｏを流す。８−１，８−２は一対の差動バイポーラトランジスタ１１−１，１１−２のエミッタと第２電源端子６との間に設けた第３の電流源である。
【００３０】
７−１，７−２は一対の差動バイポーラトランジスタ１１−１，１１−２のコレクタと第２電源端子６との間にそれぞれ設けた第１および第２のキャパシタである。
【００３１】
９−３は電流源、１０−１１はスイッチであり、これらをまとめて第１のスイッチ付電流源と呼ぶ。この第１のスイッチ付電流源は、差動バイポーラトランジスタ１１−１のコレクタと第１電源端子５との間に設けられスイッチ制御端子が下限値制御端子３に接続され、差動バイポーラトランジスタ１１−１のコレクタの電圧が下限電圧ＶＬを下回ったときに電流を流し、下限電圧ＶＬを上回ったときに電流を遮断する機能を有する。
【００３２】
９−４は電流源、１０−１２はスイッチであり、これらをまとめて第２のスイッチ付電流源と呼ぶ。この第２のスイッチ付電流源は、差動バイポーラトランジスタ１１−２のコレクタと第１電源端子５との間に設けられスイッチ制御端子が下限値制御端子３に接続され、差動バイポーラトランジスタ１１−２のコレクタの電圧が下限電圧ＶＬを下回ったときに電流を流し、下限電圧ＶＬを上回ったときに電流を遮断する機能を有する。
【００３３】
８−３は電流源、１０−２１はスイッチであり、これらをまとめて第３のスイッチ付電流源と呼ぶ。この第３のスイッチ付電流源は、差動バイポーラトランジスタ１１−１のコレクタと第２電源端子６との間に設けられスイッチ制御端子が上限値制御端子４に接続され、差動バイポーラトランジスタ１１−１のコレクタの電圧が上限電圧ＶＨを上回ったときに電流を流し、上限電圧ＶＨを下回ったときに電流を遮断する機能を有する。
【００３４】
８−４は電流源、１０−２２はスイッチであり、これらをまとめて第４のスイッチ付電流源と呼ぶ。この第４のスイッチ付電流源は、差動バイポーラトランジスタ１１−２のコレクタと第２電源端子６との間に設けられスイッチ制御端子が上限値制御端子４に接続され、差動バイポーラトランジスタ１１−２のコレクタの電圧が上限電圧ＶＨを上回ったときに電流を流し、上限電圧ＶＨを下回ったときに電流を遮断する機能を有する。
【００３５】
ここで、スイッチ１０−１１，１０−１２，１０−２１，１０−２２の動作を説明する。
【００３６】
スイッチ１０−１１，１０−１２は、各々一対の差動出力端子２−１および２−２の電圧、すなわち一対の差動バイポーラトランジスタ１１−１，１１−２のコレクタの電圧が下限値制御端子３に与えられる下限電圧ＶＬを上回ったときはそれぞれＯＦＦとなり、下限電圧ＶＬを下回ったときにそれぞれＯＮとなる。
【００３７】
また、スイッチ１０−２１，１０−２２は各々一対の差動出力端子２−１および２−１の電圧が上限値制御端子４に与えられる上限電圧ＶＨを上回ったときにそれぞれＯＮとなり、上限電圧ＶＨを下回ったときにそれぞれＯＦＦとなる。
【００３８】
初期状態として、差動入力が入力される一方の差動入力端子１−１が「Ｌ」レベルで、他方の差動入力端子１−２が「Ｈ」レベルの時、差動出力信号が出力される差動出力端子２−１が上限電圧ＶＨで固定され、差動出力端子２−２が下限電圧ＶＬで固定されている。
【００３９】
この状態では、定電流源８−３に接続されているスイッチ１０−２１および定電流源９−４に接続されているスイッチ１０−１２がそれぞれＯＮとなり、定電流源８−４に接続されているスイッチ１０−２２および定電流源９−３に接続されているスイッチ１０−１１がそれぞれＯＦＦとなる。そのため、一対の差動バイポーラトランジスタ１１−１，１１−２の上側と下側の電流値が釣り合った状態となるので、キャパシタ７−１，７−２は電荷の移動がなく、差動出力端子２−１，２−１は各々一定電圧に保たれる。
【００４０】
ここで、一対の差動バイポーラトランジスタ１１−１，１１−２の上側と下側の電流値が釣り合った状態となることについて、具体的に説明する。電流源９−１に流れる電流と電流源８−３に流れる電流とが等しいので、キャパシタ７−１は電荷の充放電が無く、キャパシタ７−１の電位は一定に保たれる。また、電流源９−２に流れる電流と電流源９−４に流れる電流との和が、差動バイポーラトランジスタ１１−２を介して電流源８−１，８−２に流れる電流に等しくなるので、キャパシタ７−２は電荷の充放電が無く、キャパシタ７−２の電位は一定に保たれる。
【００４１】
次の時間で差動入力が入力される一方の差動入力端子１−１が「Ｈ」レベルで，他方の差動入力端子１−２が「Ｌ」レベルとなった場合、差動バイポーラトランジスタ１１−１がＯＮ、差動バイポーラトランジスタ１１−２がＯＦＦとなるため、差動出力端子２−１の電圧は上限電圧ＶＨから減少し、差動出力端子２−２の電圧は下限電圧ＶＬから増加する。この状態では、スイッチ１０−１１，１０−１２，１０−２１，１０−２２はすべてＯＦＦとなるので、キャパシタ７−１の電荷は放電され、キャパシタ７−２の電荷は充電される。
【００４２】
そして、差動出力端子２−１の電圧が下限電圧ＶＬとなり、差動出力端子２−２の電圧が上限電圧ＶＨとなったとき、定電流源８−４に接続されているスイッチ１０−２２および定電流源９−３に接続されているスイッチ１０−１１がそれぞれＯＮ、定電流源８−３に接続されているスイッチ１０−２１および定電流源９−４に接続されているスイッチ１０−１２がそれぞれＯＦＦとなるため、再度一対の差動バイポーラトランジスタ１１−１，１１−２の上側と下側の電流値が釣り合った状態となるので、キャパシタ７−１，７−２は電荷の移動がなく、差動出力端子２−２，２−２は各々一定電圧に保たれる。
【００４３】
ここで、一対の差動バイポーラトランジスタ１１−１，１１−２の上側と下側の電流値が釣り合った状態となることについて、具体的に説明する。電流源９−２に流れる電流と電流源８−４に流れる電流とが等しいので、キャパシタ７−２は電荷の充放電が無く、キャパシタ７−２の電位は一定に保たれる。また、電流源９−１に流れる電流と電流源９−３に流れる電流との和が、差動バイポーラトランジスタ１１−１を介して電流源８−１，８−２に流れる電流に等しくなるので、キャパシタ７−１は電荷の充放電が無く、キャパシタ７−１の電位は一定に保たれる。
【００４４】
ここで、定電流源９−１，９−２の電流値をＩｏ、差動出力端子２−１，２−２の電圧が上限電圧ＶＨから下限電圧ＶＬへ変化するまでの時間をＴ、キャパシタ７−１，７−２の容量値をそれぞれＣとすると、（数６）の関係式が成り立ち、下限値制限端子３および上限値制限端子４に印加する下限電圧ＶＬまたは上限電圧ＶＨに比例した出力信号の遅延時間を得ることができる。
【００４５】
【数６】
【００４６】
図８は図１の可変遅延回路の入力信号波形と出力信号波形を示したものであり、（ａ）は入力信号波形であり、（ｂ）は出力信号波形である。また、同図（ｂ）において、実線は変調信号の振幅が小さい時を示し、破線は変調信号の振幅が大きい時を示している。この図８は、変調信号の振幅の大小によって、下限電圧が変化するようになっている。ＶＬは変調信号の振幅が小さい時の値であり、ＶＬ′は変調信号の振幅が大きい時の値である。ＶＨについては、変調信号の振幅にかかわらず一定である。
【００４７】
同図から明らかなように、変調信号の振幅が大きい時の遅延時間ΔＴ′は、振幅が小さい時の遅延時間ΔＴに比べて長くなっている。つまり、変調信号の振幅に応じて遅延時間が変化することになる。
【００４８】
図９において、実線は図１の可変遅延回路における変調信号の振幅対遅延時間特性を示したもので、ここで示す変調信号の振幅は、下限値制限端子３および上限値制限端子４に印加する電圧ＶＬまたはＶＨに比例したものである。また図９の破線は、図３の従来例の位相変調器の変調信号の振幅対遅延時間特性を示したものである。両者を比較すると、実施の形態のものは、線形性がきわめて良好であることが判る。
【００４９】
図２は図１に示した可変遅延回路を含んで構成されるＰＬＬ−ＦＭ変調回路の構成を示すブロック図である。このＰＬＬ−ＦＭ変調回路は、図４に示した従来のＰＬＬ−ＦＭ変調回路における位相変調回路３７に代えて、図１に示した回路構成を有する可変遅延回路２５を位相変調回路として用いたものであり、その他の構成は、図４の従来例と同様である。
【００５０】
図２のＰＬＬ−ＦＭ変調回路の動作は一般的なものであり、説明は省略する。
【００５１】
この実施の形態によれば、図１に示した構成の線形性の優れた可変遅延回路２５を図２に示すＰＬＬ−ＦＭ変調回路に用いているので、非常に線形性の良い、つまり歪み特性に優れたＰＬＬ−ＦＭ変調回路を実現することができる。
【００５２】
なお、上記した図１の回路では、差動バイポーラトランジスタ１１−１，１１−２として、ＮＰＮ型バイポーラトランジスタを用いているが、図１０に示すようにＰＮＰバイポーラトランジスタ１１−１ｂ，１１−２ｂを用いて可変遅延回路を構成することも可能である。さらに、差動トランジスタとして、バイポーラトランジスタに代えて、図１１に示すようにＮチャンネル型ＭＯＳトランジスタ１１−１ｃ，１１−２ｃ、もしくは図１２に示すようにＰチャンネル型ＭＯＳトランジスタ１１−１ｄ，１１−２ｄを使用して可変遅延回路を構成することも可能である。当然、それらを用いてＰＬＬ−ＦＭ変調回路を構成することも可能である。
【００５３】
【発明の効果】
本発明の請求項１または２記載の可変遅延回路によれば、線形性が良好な位相変調を行うことができる。
【００５４】
本発明の請求項３または４記載のＰＬＬ−ＦＭ変調回路によれば、可変遅延回路を位相変調回路として使用したので、線形性が良好な位相変調を行うことができ、歪の少ないＰＬＬ−ＦＭ変調回路を得ることができる。また、基準クロックを積分回路の出力信号で位相変調して位相比較器に供給する構成であるので、自然角周波数を高くすることができ、周波数変調波の信号対雑音特性を改善することができ、かつ基準クロックの発生源が１つでも複数のＰＬＬシンセサイザを有するシステム構成が安価に実現可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態における可変遅延回路の構成を示す回路図である。
【図２】本発明の実施の形態におけるＰＬＬ−ＦＭ変調回路の構成を示すブロック図である。
【図３】従来の位相変調回路の構成を示すブロック図である。
【図４】従来の位相変調回路を用いたＰＬＬ−ＦＭ変調回路の構成を示すブロック図である。
【図５】従来の他のＰＬＬ−ＦＭ変調回路の構成を示すブロック図である。
【図６】従来のさらに他のＰＬＬ−ＦＭ変調回路の構成を示すブロック図である。
【図７】図１の可変遅延回路の具体例を示す回路図である。
【図８】図１の可変遅延回路の入出力波形を示す波形図である。
【図９】可変遅延回路の入力振幅対遅延時間特性を示す特性図である。
【図１０】本発明の実施の形態における可変遅延回路の他の第１の例を示す回路図である。
【図１１】本発明の実施の形態における可変遅延回路の他の第２の例を示す回路図である。
【図１２】本発明の実施の形態における可変遅延回路の他の第３の例を示す回路図である。
【符号の説明】
１−１，１−２ 差動信号入力端子
２−１，２−２ 差動信号出力端子
３ 下限値制御端子
４ 上限値制御端子
５ 第１電源端子
６ 第２電源端子
７−１，７−２ キャパシタ
８−１〜８−４ 定電流源
９−１〜９−４ 定電流源
１０−１１，１０−１２，１０−２１，１０−２２ スイッチ
１１−１，１１−２ 差動バイポーラトランジスタ
２１ 変調信号入力端子
２２ ＶＣＯ出力端子
２３ 基準クロック信号
２４ ＲＥＦカウンタ
２５ 可変遅延回路
２６ 位相比較器
２７ ル−プフィルタ
２８ ＡＮカウンタ
２９ 積分回路
３０ ＶＣＯ
３１ 変調信号入力端子
３２ 搬送波信号入力端子
３３ 被変調波出力端子
３４ 加減回路
３５ ９０度移相回路
３６ 平衡変調回路
３７ 位相変調回路
３８ 電圧電流変換回路
３９ 抵抗
Claims (4)
- 第１電源端子および第２電源端子と、
差動入力信号が入力される一対の差動入力端子と、
差動出力信号が出力される一対の差動出力端子と、
前記差動出力信号の上限値を制限する上限電圧が入力される上限値制御端子と、
前記差動出力信号の下限値を制御する下限電圧が入力される下限値制御端子と、
前記一対の差動入力端子にベースがそれぞれ接続され、前記一対の差動出力端子にコレクタがそれぞれ接続された一対の差動バイポーラトランジスタと、
前記一対の差動バイポーラトランジスタのコレクタと第１電源端子との間にそれぞれ設けた第１および第２の電流源と、
前記一対の差動バイポーラトランジスタのエミッタと第２電源端子との間に設けた第３の電流源と、
前記一対の差動バイポーラトランジスタのコレクタと前記第２電源端子との間にそれぞれ設けた第１および第２のキャパシタと、
前記一対の差動バイポーラトランジスタの一方のコレクタと前記第１電源端子との間に設けられスイッチ制御端子が前記下限値制御端子に接続され、前記一対の差動バイポーラトランジスタの一方のコレクタの電圧が前記下限電圧を下回ったときに電流を流し、前記下限電圧を上回ったときに電流を遮断する第１のスイッチ付電流源と、
前記一対の差動バイポーラトランジスタの他方のコレクタと前記第１電源端子との間に設けられスイッチ制御端子が前記下限値制御端子に接続され、前記一対の差動バイポーラトランジスタの他方のコレクタの電圧が前記下限電圧を下回ったときに電流を流し、前記下限電圧を上回ったときに電流を遮断する第２のスイッチ付電流源と、
前記一対の差動バイポーラトランジスタの一方のコレクタと前記第２電源端子との間に設けられスイッチ制御端子が前記上限値制御端子に接続され、前記一対の差動バイポーラトランジスタの一方のコレクタの電圧が前記上限電圧を上回ったときに電流を流し、前記上限電圧を下回ったときに電流を遮断する第３のスイッチ付電流源と、
前記一対の差動バイポーラトランジスタの他方のコレクタと前記第２電源端子との間に設けられスイッチ制御端子が前記上限値制御端子に接続され、前記一対の差動バイポーラトランジスタの他方のコレクタの電圧が前記上限電圧を上回ったときに電流を流し、前記上限電圧を下回ったときに電流を遮断する第４のスイッチ付電流源とを備えた可変遅延回路。 - 第１電源端子および第２電源端子と、
差動入力信号が入力される一対の差動入力端子と、
差動出力信号が出力される一対の差動出力端子と、
前記差動出力信号の上限値を制限する上限電圧が入力される上限値制御端子と、
前記差動出力信号の下限値を制御する下限電圧が入力される下限値制御端子と、
前記一対の差動入力端子にゲートがそれぞれ接続され、前記一対の差動出力端子にドレインがそれぞれ接続された一対の差動電界効果トランジスタと、
前記一対の差動電界効果トランジスタのドレインと第１電源端子との間にそれぞれ設けた第１および第２の電流源と、
前記一対の差動電界効果トランジスタのソースと第２電源端子との間に設けた第３の電流源と、
前記一対の差動電界効果トランジスタのドレインと前記第２電源端子との間にそれぞれ設けた第１および第２のキャパシタと、
前記一対の差動電界効果トランジスタの一方のドレインと前記第１電源端子との間に設けられスイッチ制御端子が前記下限値制御端子に接続され、前記一対の差動電界効果トランジスタの一方のドレインの電圧が前記下限電圧を下回ったときに電流を流し、前記下限電圧を上回ったときに電流を遮断する第１のスイッチ付電流源と、
前記一対の差動電界効果トランジスタの他方のドレインと前記第１電源端子との間に設けられスイッチ制御端子が前記下限値制御端子に接続され、前記一対の差動電界効果トランジスタの他方のドレインの電圧が前記下限電圧を下回ったときに電流を流し、前記下限電圧を上回ったときに電流を遮断する第２のスイッチ付電流源と、
前記一対の差動電界効果トランジスタの一方のドレインと前記第２電源端子との間に設けられスイッチ制御端子が前記上限値制御端子に接続され、前記一対の差動電界効果トランジスタの一方のドレインの電圧が前記上限電圧を上回ったときに電流を流し、前記上限電圧を下回ったときに電流を遮断する第３のスイッチ付電流源と、
前記一対の差動電界効果トランジスタの他方のドレインと前記第２電源端子との間に設けられスイッチ制御端子が前記上限値制御端子に接続され、前記一対の差動電界効果トランジスタの他方のドレインの電圧が前記上限電圧を上回ったときに電流を流し、前記上限電圧を下回ったときに電流を遮断する第４のスイッチ付電流源とを備えた可変遅延回路。 - 電圧制御発振器と、前記電圧制御発振器の出力信号を分周する分周器と、変調信号を積分する積分回路と、基準クロックを前記積分回路の出力信号で位相変調する位相変調回路と、前記分周器の出力信号と前記位相変調回路の出力信号とを位相比較する位相比較器と、前記位相比較器の出力信号の低域成分を抽出して前記電圧制御発振器に周波数制御電圧として与えるループフィルタとを備え、前記電圧制御発振器から所定の搬送波周波数の周波数変調波を出力するＰＬＬ−ＦＭ変調回路であって、前記位相変調回路に請求項１記載の可変遅延回路を使用し、前記可変遅延回路の一対の差動入力端子に前記基準クロックを入力し、前記可変遅延回路の一対の差動出力端子の出力信号を前記位相比較器に入力し、前記可変遅延回路の上限値制御端子および下限値制御端子に与える上限電圧および下限電圧を前記積分回路の出力に応じて変化させるようにしたことを特徴とするＰＬＬ−ＦＭ変調回路。
- 電圧制御発振器と、前記電圧制御発振器の出力信号を分周する分周器と、変調信号を積分する積分回路と、基準クロックを前記積分回路の出力信号で位相変調する位相変調回路と、前記分周器の出力信号と前記位相変調回路の出力信号とを位相比較する位相比較器と、前記位相比較器の出力信号の低域成分を抽出して前記電圧制御発振器に周波数制御電圧として与えるループフィルタとを備え、前記電圧制御発振器から所定の搬送波周波数の周波数変調波を出力するＰＬＬ−ＦＭ変調回路であって、前記位相変調回路に請求項２記載の可変遅延回路を使用し、前記可変遅延回路の一対の差動入力端子に前記基準クロックを入力し、前記可変遅延回路の一対の差動出力端子の出力信号を前記位相比較器に入力し、前記可変遅延回路の上限値制御端子および下限値制御端子に与える上限電圧および下限電圧を前記積分回路の出力に応じて変化させるようにしたことを特徴とするＰＬＬ−ＦＭ変調回路。
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|---|---|---|---|---|
| JP2010088120A (ja) * | 2008-10-02 | 2010-04-15 | Fujitsu Ltd | マルチモード順方向誤り訂正 |
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2002
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