JP2004040041A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004040041A JP2004040041A JP2002198660A JP2002198660A JP2004040041A JP 2004040041 A JP2004040041 A JP 2004040041A JP 2002198660 A JP2002198660 A JP 2002198660A JP 2002198660 A JP2002198660 A JP 2002198660A JP 2004040041 A JP2004040041 A JP 2004040041A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- active region
- protective insulating
- region
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】活性領域と素子分離領域の境界形状に悪影響を与えることなく、イオン注入された保護絶縁膜からの汚染を抑え、安定して高い信頼性を有する。
【解決手段】半導体基板1上に素子分離領域4により第1活性領域2と第2活性領域3を分離形成する工程と、第1活性領域2と第2活性領域3上に保護絶縁膜5を形成する工程と、保護絶縁膜5を介して第1活性領域3中にイオン注入を行う工程と、保護絶縁膜5を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う工程と、第2活性領域3上の保護絶縁膜5を除去する工程と、第1活性領域2上の保護絶縁膜5を残存させた状態で第2活性領域3上にゲート絶縁膜8を形成する工程とを含む。汚染物質は窒素雰囲気下での加熱処理とその後の酸化処理(犠牲酸化)による酸素および珪素との反応を経て、保護絶縁膜5中に保持された状態となり、イオン注入部分からの汚染を抑えることができる。
【選択図】 図1
【解決手段】半導体基板1上に素子分離領域4により第1活性領域2と第2活性領域3を分離形成する工程と、第1活性領域2と第2活性領域3上に保護絶縁膜5を形成する工程と、保護絶縁膜5を介して第1活性領域3中にイオン注入を行う工程と、保護絶縁膜5を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う工程と、第2活性領域3上の保護絶縁膜5を除去する工程と、第1活性領域2上の保護絶縁膜5を残存させた状態で第2活性領域3上にゲート絶縁膜8を形成する工程とを含む。汚染物質は窒素雰囲気下での加熱処理とその後の酸化処理(犠牲酸化)による酸素および珪素との反応を経て、保護絶縁膜5中に保持された状態となり、イオン注入部分からの汚染を抑えることができる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
近年、半導体装置は多機能化と実装面積の高密度化の要望が高まっており、同一の半導体基板上で、異なるゲート絶縁膜を有する複数の種類のデバイスで構成される半導体装置の重要性が高まってきている。
【0003】
同一の半導体基板上で異なるゲート絶縁膜を有する複数の種類のデバイスで構成される半導体装置の製造方法の従来例を図2に従って説明する。図2は同一の半導体基板上に低電圧で動作する低電圧系トランジスタと、高電圧で動作するETOX型と呼ばれる2層電極構造を有するフラッシュメモリを作る場合である。扱う電圧の違いから、それぞれのゲート絶縁膜(ここでは酸化膜を使用)の膜厚は異なっている。
【0004】
図2(a)に示すように、半導体基板1上に低電圧系トランジスタ領域2とフラッシュメモリ領域3を作るものとして、素子分離のフィールド酸化膜4を形成するとともに、イオン注入用の保護酸化膜5を形成し、リソグラフィによって、低電圧系トランジスタの領域2のみ開口するレジストパターン6を形成し、低電圧系トランジスタの閾値電圧を制御するイオン注入を行なう。
【0005】
次に図2(b)に示すように、レジストパターン6を除去し、再度リソグラフィによって、フラッシュメモリ領域3のみ開口するレジストパターン7を形成し、フラッシュメモリ領域3の保護酸化膜5のみエッチングによって除去する。
【0006】
次に図2(c)に示すように、レジストパターン7を除去してから、フラッシュメモリのゲート酸化膜8を形成し、さらにフラッシュメモリ領域3上に1層目のゲート電極材料9を形成する。
【0007】
次に図2(d)に示すように、低電圧系トランジスタ領域2の保護酸化膜5をエッチングによって除去し、低電圧系トランジスタのゲート酸化膜10を形成する。このとき同時にフラッシュメモリの層間絶縁膜11も形成される。
【0008】
次に図2(e)に示すように、2層目のゲート電極材料12を形成する。
【0009】
次に図2(f)に示すように、リソグラフィおよびエッチングによって低電圧系トランジスタのゲート電極13とフラッシュメモリのゲート電極14を形成する。
【0010】
【発明が解決しようとする課題】
半導体装置は年々高集積化が進み、ゲート電極寸法の微細化とゲート酸化膜の薄膜化が進み、特にゲート酸化膜はリーク電流・耐圧・信頼性等の品質を保つため、製造工程においては汚染物質の少ない、高い清浄度が必要になってきている。
【0011】
保護酸化膜を介してのイオン注入においては、イオン注入した部分の保護酸化膜にイオン注入機からのカーボン系の汚染物質が注入され、そのまま新たなゲート酸化膜を形成すると、保護酸化膜から遊離した汚染物質が取り込まれる形でゲート酸化膜が形成されるため、新たなゲート酸化膜の寿命が低下する。
【0012】
上記従来の方法では、図2(c)の工程が、上記のイオン注入された低電圧トランジスタ領域の保護酸化膜からの汚染をフラッシュメモリ領域のゲート酸化膜が受けるケースにあたり、フラッシュメモリの寿命劣化を招いていた。
【0013】
上記の汚染を防ぐ対策としてフラッシュメモリのゲート酸化膜の形成前に保護酸化膜を全面、エッチング除去することが考えられるが、この方法はフラッシュメモリのゲート酸化膜が低電圧系のトランジスタ領域に形成されてしまう。
【0014】
そこで膜厚の異なる低電圧系のゲート酸化膜を形成するためには再度、レジストパターンを形成し、低電圧系トランジスタ領域の酸化膜をエッチング除去することが必要になり、結果として酸化膜のエッチング工程が増加することになる。
【0015】
酸化膜のエッチング除去工程の増加は素子分離のフィールド酸化膜の膜減りを招き、活性領域と素子分離領域の境界形状が変化して信頼性が悪化するなどの新たな問題を招くため望ましくない。
【0016】
したがって、この発明の目的は、上記従来の問題点を解決するもので、活性領域と素子分離領域の境界形状に悪影響を与えることなく、イオン注入された保護絶縁膜からの汚染を抑え、安定して高い信頼性を有する半導体装置の製造方法を提供することである。
【0017】
【課題を解決するための手段】
上記目的を達成するために、この発明の請求項1記載の半導体装置の製造方法は、半導体基板上に素子分離領域により第1活性領域と第2活性領域を分離形成する工程と、前記第1活性領域と第2活性領域上に保護絶縁膜を形成する工程と、前記保護絶縁膜を介して前記第1活性領域中にイオン注入を行う工程と、前記保護絶縁膜を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う工程と、前記第2活性領域上の前記保護絶縁膜を除去する工程と、前記第1活性領域上の前記保護絶縁膜を残存させた状態で前記第2活性領域上にゲート絶縁膜を形成する工程とを含む。
【0018】
このように、保護絶縁膜を介して第1活性領域中にイオン注入を行う工程と、保護絶縁膜を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う工程と、第2活性領域上の保護絶縁膜を除去する工程と、第1活性領域上の保護絶縁膜を残存させた状態で第2活性領域上にゲート絶縁膜を形成する工程とを含むので、イオン注入の際に保護絶縁膜に注入された汚染物質は窒素雰囲気下での加熱処理とその後の酸化処理(犠牲酸化)による酸素および珪素との反応を経て、保護絶縁膜中から遊離しやすい不安定な状態から、保護絶縁膜中に保持された状態となる。このため、イオン注入部分とは別の部分の保護絶縁膜を除去し、新たにゲート絶縁膜を成長してもイオン注入部分からの汚染を抑えることができる。
【0019】
請求項2記載の半導体装置の製造方法は、請求項1記載の半導体装置の製造方法において、第2活性領域にメモリセルを形成する。このように、第2活性領域にメモリセルを形成するので、同一の半導体基板上で第2活性領域にメモリセル、第1活性領域に他の種類のデバイスで構成される半導体装置を実現できる。
【0020】
請求項3記載の半導体装置の製造方法は、請求項2記載の半導体装置の製造方法において、メモリセルは、ゲート絶縁膜上に浮遊ゲートを有する。このように、メモリセルは、ゲート絶縁膜上に浮遊ゲートを有するので、ETOX型と呼ばれる2層電極構造を有するフラッシュメモリを作ることができる。
【0021】
請求項4記載の半導体装置の製造方法は、請求項2記載の半導体装置の製造方法において、メモリセルは、ゲート絶縁膜が複数層からなるMONOS型である。このように、メモリセルは、ゲート絶縁膜が複数層からなるMONOS型であるので、他の不揮発性メモリを構成することができる。
【0022】
【発明の実施の形態】
この発明の実施の形態を図1に基づいて説明する。図1はこの発明の実施の形態の半導体装置の製造方法を示す工程断面図である。この発明の一実施の形態として、同一の半導体基板上で異なるゲート絶縁膜を有する複数の種類のデバイスで構成される半導体装置の製造方法について説明する。
【0023】
すなわち、図1に示すように、同一の半導体基板1上に低電圧で動作する低電圧系トランジスタと、高電圧で動作するETOX型と呼ばれる2層電極構造を有するフラッシュメモリを作る場合である。メモリセルは、ゲート絶縁膜8上に浮遊ゲート9を有する。扱う電圧の違いから、それぞれのゲート絶縁膜8,10(ここでは酸化膜を使用)の膜厚は異なっている。
【0024】
上記半導体装置の製造方法は、半導体基板1上に素子分離領域4により第1活性領域(低電圧系トランジスタ領域2)と第2活性領域(フラッシュメモリ領域3)を分離形成する。次に、第1活性領域2と第2活性領域3上に保護絶縁膜(保護酸化膜5)を形成する。次に、保護絶縁膜5を介して第1活性領域2中にイオン注入を行う。次に、保護絶縁膜5を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う。次に、第2活性領域3上の保護絶縁膜5を除去する。次に、第1活性領域2上の保護絶縁膜5を残存させた状態で第2活性領域3上にゲート絶縁膜8を形成する。
【0025】
この場合、図1(a)に示すように、半導体基板1上に低電圧系トランジスタ領域2とフラッシュメモリ領域3を作るものとして、素子分離のフィールド酸化膜4を形成するとともに、イオン注入用の保護酸化膜5を形成し、リソグラフィによって、低電圧系トランジスタの領域2のみ開口するレジストパターン6を形成し、低電圧系トランジスタの閾値電圧を制御するイオン注入を行なう。
【0026】
次に図1(b)に示すように、レジストパターン6を除去し、保護酸化膜5上から窒素雰囲気中でのアニール処理および酸化処理を行なう。
【0027】
次に図1(c)に示すように、再度リソグラフィによって、フラッシュメモリ領域3のみ開口するレジストパターン7を形成し、フラッシュメモリ領域3の保護酸化膜5のみエッチングによって除去する。
【0028】
次に図1(d)に示すように、レジストパターン7を除去してから、フラッシュメモリのゲート酸化膜8を形成し、さらにフラッシュメモリ領域3上に1層目のゲート電極材料9を形成する。
【0029】
次に図1(e)に示すように、低電圧系トランジスタ領域2の保護酸化膜5をエッチングによって除去し、低電圧系トランジスタのゲート酸化膜10を形成する。このとき同時にフラッシュメモリの層間絶縁膜11も形成される。
【0030】
次に図1(f)に示すように、2層目のゲート電極材料12を形成する。
【0031】
次に図1(g)に示すように、リソグラフィおよびエッチングによって低電圧系トランジスタのゲート電極13とフラッシュメモリのゲート電極14を形成する。
【0032】
本実施の形態においては、同一の半導体基板上に低電圧系トランジスタとETOX型フラッシュメモリを作る場合を示したが、本発明は上記の組み合わせに限定されるものではなく、他の不揮発性メモリとマイコン、DRAMとマイコン等、異なるゲート絶縁膜を有する半導体装置の組み合わせに幅広く活用できる。
【0033】
なお、メモリセルは、ゲート絶縁膜が酸化膜、窒化膜、酸化膜の3層からなるMONOS型等であってもよい。
【0034】
【発明の効果】
この発明の請求項1記載の半導体装置の製造方法によれば、イオン注入の際に保護絶縁膜に注入された汚染物質は窒素雰囲気下での加熱処理とその後の酸化処理(犠牲酸化)による酸素および珪素との反応を経て、保護絶縁膜中から遊離しやすい不安定な状態から、保護絶縁膜中に保持された状態となる。すなわち、イオン注入された保護絶縁膜に窒素雰囲気中でのアニール処理および酸化処理をすることによって、注入された保護絶縁膜を全面除去しなくとも、ゲート絶縁膜の汚染を防止することができる。その結果、絶縁膜エッチング工程の増加による信頼性への弊害を発生させることなく、高品質のゲート絶縁膜を実現する、優れた半導体装置の製造方法を実現できるものである。
【0035】
請求項2では、第2活性領域にメモリセルを形成するので、同一の半導体基板上で第2活性領域にメモリセル、第1活性領域に他の種類のデバイスで構成される半導体装置を実現できる。
【0036】
請求項3では、メモリセルは、ゲート絶縁膜上に浮遊ゲートを有するので、不揮発性メモリを構成することができる。
【0037】
請求項4では、メモリセルは、ゲート絶縁膜が複数層からなるMONOS型であるので、不揮発性メモリを構成することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態における半導体装置の製造方法の工程断面図である。
【図2】従来例の半導体装置の製造方法の工程断面図である。
【符号の説明】
1 半導体基板
2 低電圧系トランジスタ領域(第1活性領域)
3 フラッシュメモリ領域(第2活性領域)
4 素子分離のフィールド酸化膜(素子分離領域)
5 イオン注入用の保護酸化膜
6 低電圧系トランジスタの領域のみ開口するレジストパターン
7 フラッシュメモリ領域のみ開口するレジストパターン
8 フラッシュメモリのゲート酸化膜
9 1層目のゲート電極材料
10 低電圧系トランジスタのゲート酸化膜
11 フラッシュメモリの層間絶縁膜
12 2層目のゲート電極材料
13 低電圧系トランジスタのゲート電極
14 フラッシュメモリのゲート電極
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
近年、半導体装置は多機能化と実装面積の高密度化の要望が高まっており、同一の半導体基板上で、異なるゲート絶縁膜を有する複数の種類のデバイスで構成される半導体装置の重要性が高まってきている。
【0003】
同一の半導体基板上で異なるゲート絶縁膜を有する複数の種類のデバイスで構成される半導体装置の製造方法の従来例を図2に従って説明する。図2は同一の半導体基板上に低電圧で動作する低電圧系トランジスタと、高電圧で動作するETOX型と呼ばれる2層電極構造を有するフラッシュメモリを作る場合である。扱う電圧の違いから、それぞれのゲート絶縁膜(ここでは酸化膜を使用)の膜厚は異なっている。
【0004】
図2(a)に示すように、半導体基板1上に低電圧系トランジスタ領域2とフラッシュメモリ領域3を作るものとして、素子分離のフィールド酸化膜4を形成するとともに、イオン注入用の保護酸化膜5を形成し、リソグラフィによって、低電圧系トランジスタの領域2のみ開口するレジストパターン6を形成し、低電圧系トランジスタの閾値電圧を制御するイオン注入を行なう。
【0005】
次に図2(b)に示すように、レジストパターン6を除去し、再度リソグラフィによって、フラッシュメモリ領域3のみ開口するレジストパターン7を形成し、フラッシュメモリ領域3の保護酸化膜5のみエッチングによって除去する。
【0006】
次に図2(c)に示すように、レジストパターン7を除去してから、フラッシュメモリのゲート酸化膜8を形成し、さらにフラッシュメモリ領域3上に1層目のゲート電極材料9を形成する。
【0007】
次に図2(d)に示すように、低電圧系トランジスタ領域2の保護酸化膜5をエッチングによって除去し、低電圧系トランジスタのゲート酸化膜10を形成する。このとき同時にフラッシュメモリの層間絶縁膜11も形成される。
【0008】
次に図2(e)に示すように、2層目のゲート電極材料12を形成する。
【0009】
次に図2(f)に示すように、リソグラフィおよびエッチングによって低電圧系トランジスタのゲート電極13とフラッシュメモリのゲート電極14を形成する。
【0010】
【発明が解決しようとする課題】
半導体装置は年々高集積化が進み、ゲート電極寸法の微細化とゲート酸化膜の薄膜化が進み、特にゲート酸化膜はリーク電流・耐圧・信頼性等の品質を保つため、製造工程においては汚染物質の少ない、高い清浄度が必要になってきている。
【0011】
保護酸化膜を介してのイオン注入においては、イオン注入した部分の保護酸化膜にイオン注入機からのカーボン系の汚染物質が注入され、そのまま新たなゲート酸化膜を形成すると、保護酸化膜から遊離した汚染物質が取り込まれる形でゲート酸化膜が形成されるため、新たなゲート酸化膜の寿命が低下する。
【0012】
上記従来の方法では、図2(c)の工程が、上記のイオン注入された低電圧トランジスタ領域の保護酸化膜からの汚染をフラッシュメモリ領域のゲート酸化膜が受けるケースにあたり、フラッシュメモリの寿命劣化を招いていた。
【0013】
上記の汚染を防ぐ対策としてフラッシュメモリのゲート酸化膜の形成前に保護酸化膜を全面、エッチング除去することが考えられるが、この方法はフラッシュメモリのゲート酸化膜が低電圧系のトランジスタ領域に形成されてしまう。
【0014】
そこで膜厚の異なる低電圧系のゲート酸化膜を形成するためには再度、レジストパターンを形成し、低電圧系トランジスタ領域の酸化膜をエッチング除去することが必要になり、結果として酸化膜のエッチング工程が増加することになる。
【0015】
酸化膜のエッチング除去工程の増加は素子分離のフィールド酸化膜の膜減りを招き、活性領域と素子分離領域の境界形状が変化して信頼性が悪化するなどの新たな問題を招くため望ましくない。
【0016】
したがって、この発明の目的は、上記従来の問題点を解決するもので、活性領域と素子分離領域の境界形状に悪影響を与えることなく、イオン注入された保護絶縁膜からの汚染を抑え、安定して高い信頼性を有する半導体装置の製造方法を提供することである。
【0017】
【課題を解決するための手段】
上記目的を達成するために、この発明の請求項1記載の半導体装置の製造方法は、半導体基板上に素子分離領域により第1活性領域と第2活性領域を分離形成する工程と、前記第1活性領域と第2活性領域上に保護絶縁膜を形成する工程と、前記保護絶縁膜を介して前記第1活性領域中にイオン注入を行う工程と、前記保護絶縁膜を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う工程と、前記第2活性領域上の前記保護絶縁膜を除去する工程と、前記第1活性領域上の前記保護絶縁膜を残存させた状態で前記第2活性領域上にゲート絶縁膜を形成する工程とを含む。
【0018】
このように、保護絶縁膜を介して第1活性領域中にイオン注入を行う工程と、保護絶縁膜を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う工程と、第2活性領域上の保護絶縁膜を除去する工程と、第1活性領域上の保護絶縁膜を残存させた状態で第2活性領域上にゲート絶縁膜を形成する工程とを含むので、イオン注入の際に保護絶縁膜に注入された汚染物質は窒素雰囲気下での加熱処理とその後の酸化処理(犠牲酸化)による酸素および珪素との反応を経て、保護絶縁膜中から遊離しやすい不安定な状態から、保護絶縁膜中に保持された状態となる。このため、イオン注入部分とは別の部分の保護絶縁膜を除去し、新たにゲート絶縁膜を成長してもイオン注入部分からの汚染を抑えることができる。
【0019】
請求項2記載の半導体装置の製造方法は、請求項1記載の半導体装置の製造方法において、第2活性領域にメモリセルを形成する。このように、第2活性領域にメモリセルを形成するので、同一の半導体基板上で第2活性領域にメモリセル、第1活性領域に他の種類のデバイスで構成される半導体装置を実現できる。
【0020】
請求項3記載の半導体装置の製造方法は、請求項2記載の半導体装置の製造方法において、メモリセルは、ゲート絶縁膜上に浮遊ゲートを有する。このように、メモリセルは、ゲート絶縁膜上に浮遊ゲートを有するので、ETOX型と呼ばれる2層電極構造を有するフラッシュメモリを作ることができる。
【0021】
請求項4記載の半導体装置の製造方法は、請求項2記載の半導体装置の製造方法において、メモリセルは、ゲート絶縁膜が複数層からなるMONOS型である。このように、メモリセルは、ゲート絶縁膜が複数層からなるMONOS型であるので、他の不揮発性メモリを構成することができる。
【0022】
【発明の実施の形態】
この発明の実施の形態を図1に基づいて説明する。図1はこの発明の実施の形態の半導体装置の製造方法を示す工程断面図である。この発明の一実施の形態として、同一の半導体基板上で異なるゲート絶縁膜を有する複数の種類のデバイスで構成される半導体装置の製造方法について説明する。
【0023】
すなわち、図1に示すように、同一の半導体基板1上に低電圧で動作する低電圧系トランジスタと、高電圧で動作するETOX型と呼ばれる2層電極構造を有するフラッシュメモリを作る場合である。メモリセルは、ゲート絶縁膜8上に浮遊ゲート9を有する。扱う電圧の違いから、それぞれのゲート絶縁膜8,10(ここでは酸化膜を使用)の膜厚は異なっている。
【0024】
上記半導体装置の製造方法は、半導体基板1上に素子分離領域4により第1活性領域(低電圧系トランジスタ領域2)と第2活性領域(フラッシュメモリ領域3)を分離形成する。次に、第1活性領域2と第2活性領域3上に保護絶縁膜(保護酸化膜5)を形成する。次に、保護絶縁膜5を介して第1活性領域2中にイオン注入を行う。次に、保護絶縁膜5を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う。次に、第2活性領域3上の保護絶縁膜5を除去する。次に、第1活性領域2上の保護絶縁膜5を残存させた状態で第2活性領域3上にゲート絶縁膜8を形成する。
【0025】
この場合、図1(a)に示すように、半導体基板1上に低電圧系トランジスタ領域2とフラッシュメモリ領域3を作るものとして、素子分離のフィールド酸化膜4を形成するとともに、イオン注入用の保護酸化膜5を形成し、リソグラフィによって、低電圧系トランジスタの領域2のみ開口するレジストパターン6を形成し、低電圧系トランジスタの閾値電圧を制御するイオン注入を行なう。
【0026】
次に図1(b)に示すように、レジストパターン6を除去し、保護酸化膜5上から窒素雰囲気中でのアニール処理および酸化処理を行なう。
【0027】
次に図1(c)に示すように、再度リソグラフィによって、フラッシュメモリ領域3のみ開口するレジストパターン7を形成し、フラッシュメモリ領域3の保護酸化膜5のみエッチングによって除去する。
【0028】
次に図1(d)に示すように、レジストパターン7を除去してから、フラッシュメモリのゲート酸化膜8を形成し、さらにフラッシュメモリ領域3上に1層目のゲート電極材料9を形成する。
【0029】
次に図1(e)に示すように、低電圧系トランジスタ領域2の保護酸化膜5をエッチングによって除去し、低電圧系トランジスタのゲート酸化膜10を形成する。このとき同時にフラッシュメモリの層間絶縁膜11も形成される。
【0030】
次に図1(f)に示すように、2層目のゲート電極材料12を形成する。
【0031】
次に図1(g)に示すように、リソグラフィおよびエッチングによって低電圧系トランジスタのゲート電極13とフラッシュメモリのゲート電極14を形成する。
【0032】
本実施の形態においては、同一の半導体基板上に低電圧系トランジスタとETOX型フラッシュメモリを作る場合を示したが、本発明は上記の組み合わせに限定されるものではなく、他の不揮発性メモリとマイコン、DRAMとマイコン等、異なるゲート絶縁膜を有する半導体装置の組み合わせに幅広く活用できる。
【0033】
なお、メモリセルは、ゲート絶縁膜が酸化膜、窒化膜、酸化膜の3層からなるMONOS型等であってもよい。
【0034】
【発明の効果】
この発明の請求項1記載の半導体装置の製造方法によれば、イオン注入の際に保護絶縁膜に注入された汚染物質は窒素雰囲気下での加熱処理とその後の酸化処理(犠牲酸化)による酸素および珪素との反応を経て、保護絶縁膜中から遊離しやすい不安定な状態から、保護絶縁膜中に保持された状態となる。すなわち、イオン注入された保護絶縁膜に窒素雰囲気中でのアニール処理および酸化処理をすることによって、注入された保護絶縁膜を全面除去しなくとも、ゲート絶縁膜の汚染を防止することができる。その結果、絶縁膜エッチング工程の増加による信頼性への弊害を発生させることなく、高品質のゲート絶縁膜を実現する、優れた半導体装置の製造方法を実現できるものである。
【0035】
請求項2では、第2活性領域にメモリセルを形成するので、同一の半導体基板上で第2活性領域にメモリセル、第1活性領域に他の種類のデバイスで構成される半導体装置を実現できる。
【0036】
請求項3では、メモリセルは、ゲート絶縁膜上に浮遊ゲートを有するので、不揮発性メモリを構成することができる。
【0037】
請求項4では、メモリセルは、ゲート絶縁膜が複数層からなるMONOS型であるので、不揮発性メモリを構成することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態における半導体装置の製造方法の工程断面図である。
【図2】従来例の半導体装置の製造方法の工程断面図である。
【符号の説明】
1 半導体基板
2 低電圧系トランジスタ領域(第1活性領域)
3 フラッシュメモリ領域(第2活性領域)
4 素子分離のフィールド酸化膜(素子分離領域)
5 イオン注入用の保護酸化膜
6 低電圧系トランジスタの領域のみ開口するレジストパターン
7 フラッシュメモリ領域のみ開口するレジストパターン
8 フラッシュメモリのゲート酸化膜
9 1層目のゲート電極材料
10 低電圧系トランジスタのゲート酸化膜
11 フラッシュメモリの層間絶縁膜
12 2層目のゲート電極材料
13 低電圧系トランジスタのゲート電極
14 フラッシュメモリのゲート電極
Claims (4)
- 半導体基板上に素子分離領域により第1活性領域と第2活性領域を分離形成する工程と、前記第1活性領域と第2活性領域上に保護絶縁膜を形成する工程と、前記保護絶縁膜を介して前記第1活性領域中にイオン注入を行う工程と、前記保護絶縁膜を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う工程と、前記第2活性領域上の前記保護絶縁膜を除去する工程と、前記第1活性領域上の前記保護絶縁膜を残存させた状態で前記第2活性領域上にゲート絶縁膜を形成する工程とを含む半導体装置の製造方法。
- 第2活性領域にメモリセルを形成する請求項1記載の半導体装置の製造方法。
- メモリセルは、ゲート絶縁膜上に浮遊ゲートを有する請求項2記載の半導体装置の製造方法。
- メモリセルは、ゲート絶縁膜が複数層からなるMONOS型である請求項2記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002198660A JP2004040041A (ja) | 2002-07-08 | 2002-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002198660A JP2004040041A (ja) | 2002-07-08 | 2002-07-08 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004040041A true JP2004040041A (ja) | 2004-02-05 |
Family
ID=31706055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002198660A Pending JP2004040041A (ja) | 2002-07-08 | 2002-07-08 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004040041A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007165766A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
JP2007165767A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
US7601581B2 (en) | 2006-03-01 | 2009-10-13 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
JP2009252876A (ja) * | 2008-04-03 | 2009-10-29 | Seiko Epson Corp | 半導体装置およびその製造方法 |
-
2002
- 2002-07-08 JP JP2002198660A patent/JP2004040041A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007165766A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
JP2007165767A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
US7601581B2 (en) | 2006-03-01 | 2009-10-13 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
JP2009252876A (ja) * | 2008-04-03 | 2009-10-29 | Seiko Epson Corp | 半導体装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5607868A (en) | Method of fabricating semiconductor device with channel ion implantation through a conductive layer | |
KR100871545B1 (ko) | 플래쉬 메모리 소자 및 그 제조 방법 | |
US7560341B2 (en) | Semiconductor device and manufacturing method therefor | |
JP2009218549A (ja) | 半導体メモリ素子の製造方法 | |
JP5526742B2 (ja) | 半導体装置の製造方法 | |
KR100717409B1 (ko) | 반사-방지 코팅으로 반도체 메모리 디바이스를 제조하는방법 | |
KR20010035857A (ko) | 반도체소자 및 그 제조방법 | |
CN104282681A (zh) | 半导体器件 | |
JP2004040041A (ja) | 半導体装置の製造方法 | |
US20050245015A1 (en) | Method for manufacturing a semiconductor device having a dual-gate structure | |
JP2935083B2 (ja) | 薄膜トランジスタの製造方法 | |
US7033932B2 (en) | Method for fabricating a semiconductor device having salicide | |
US7199009B2 (en) | Method for fabricating power mosfet | |
JP4938211B2 (ja) | Mosトランジスタの製造方法 | |
KR100470393B1 (ko) | 듀얼게이트 반도체소자의 제조방법 | |
KR100580581B1 (ko) | 반도체 장치의 제조 방법 | |
KR19990004650A (ko) | 반도체 소자의 제조 방법 | |
JP2011187491A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2006310695A (ja) | 半導体装置の製造方法 | |
KR101204662B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
JP2006066480A (ja) | 半導体装置の製造方法 | |
JPH09232454A (ja) | 不揮発性半導体装置及びその製造方法 | |
KR100568424B1 (ko) | 반도체 소자의 선택적 실리사이드 형성 방법 | |
US7510964B2 (en) | Method for manufacturing semiconductor device that includes baking a dielectric layer after exposure to plasma | |
JPH1092957A (ja) | 半導体装置の製造方法 |