JP2004031492A

JP2004031492A - 半導体装置の製造方法

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Publication number: JP2004031492A
Application number: JP2002182877A
Authority: JP
Inventors: Ryuichiro Abe; 阿部　竜一郎
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-06-24
Filing date: 2002-06-24
Publication date: 2004-01-29
Anticipated expiration: 2022-06-24
Also published as: JP3879597B2

Abstract

【課題】ゲートバーズビークの増大を抑制できる半導体装置の製造方法を提供する。また、さらにホットキャリア効果による特性劣化も抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体基板３上にゲート電極６を形成した後、低濃度不純物層８を形成するためのイオン注入前に行うシリコン酸化膜の形成では、ゲート電極６の側壁上と、半導体基板３の表面上に、ウェット酸化法にて、シリコン酸化膜７を形成する。これにより、ホットキャリア効果による特性劣化を抑制できる。また、半導体基板３上にソース領域及びドレイン領域を形成するためのイオン注入前に行われるシリコン酸化膜の形成では、半導体基板３上に、ドライ酸化法によりシリコン酸化膜１０を形成する。これにより、ゲートバーズビークの増大を抑制できる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、サイドウォールスペーサーを有する半導体装置に関するものである。
【０００２】
【従来の技術】
従来、サイドウォールスペーサーを有する半導体装置として、例えば、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のＭＯＳ型電界効果トランジスタがある。ＬＤＤ構造は、ドレイン領域のゲート電極近傍に低濃度不純物層が形成されたものである。
【０００３】
このような構造を有する半導体装置は次のように製造される。半導体基板上にゲート絶縁膜を介して、ゲート電極を形成する。そして、低濃度不純物層を形成するためのイオン注入前に、半導体基板上とゲート電極の側壁上にシリコン酸化膜を形成する。その後、半導体基板上にこのシリコン酸化膜が形成された状態のままでイオン注入する。これにより、半導体基板の表層のうち、ゲート電極の両側に低濃度不純物層を形成する。
【０００４】
このようにイオン注入では、シリコン酸化膜を通過して、イオンが半導体基板に注入される。以下では、この半導体基板上のシリコン酸化膜をスルー酸化膜と呼ぶ。なお、スルー酸化膜はチャネリングや汚染を防止するためのものである。このスルー酸化膜は、膜厚を薄く均一とするため、従来では、熱酸化法により形成されていた。また、ゲート電極の側壁上に形成された酸化膜を以下では、側壁酸化膜と呼ぶ。
【０００５】
続いて、ゲート電極の側壁にサイドウォールスペーサーを形成した後、ソース領域、ドレイン領域を形成するためのイオン注入前に再びシリコン酸化膜を形成する。そして、このシリコン酸化膜をスルー酸化膜として、イオン注入する。これにより、ソース領域、ドレイン領域を形成し、ＬＤＤ構造を形成ずる。
【０００６】
このときのイオン注入前に形成されるスルー酸化膜は、膜厚を均一とするため、特開２００１−７３３７号公報等にて示されるように、従来では、熱酸化法またはＣＶＤ法によるシリコン酸化膜の堆積にて形成されていた。
【０００７】
【発明が解決しようとする課題】
上記した構造のＭＯＳ型電界効果トランジスタでは、デジタル回路のスピード向上等の理由によりソース、ドレイン間に流れる飽和電流量、いわゆる電流能力のさらなる向上が望まれている。
【０００８】
そこで、本発明者らは、電流能力を向上させることができる方法を得るために、半導体装置の構造において、電流能力の大きさに関与する部分を調べた。その結果、電流能力が低下したトランジスタでは、電流能力が低下していないトランジスタと比較して、ゲートバーズビークが大きくなっていたことから、ゲートバーズビークの大きさが電流能力に関与することがわかった。ゲートバーズビークとは、ゲート電極と半導体基板との間に形成されたゲート絶縁膜のうち、ゲート電極端部の下側に位置する部分が他の部分よりも厚くなっている状態のことである。
【０００９】
ゲートバーズビークは、上記した製造方法のうち、ソース領域、ドレイン領域を形成するためのイオン注入前でのシリコン酸化膜の形成時に発生していた。
【００１０】
また、ＭＯＳ型電界効果トランジスタでは、ホットキャリア効果による特性劣化の抑制が求められる。オン時において、ドレイン領域近傍では、電界強度が高いため、ドレイン領域近傍にて発生したホットキャリアが側壁酸化膜のうち、半導体基板表面側の部分及びサイドウォールスペーサーの下側に形成された酸化膜に注入されやすい。これらの膜にホットキャリアが注入されると、これらの膜と半導体基板との界面に欠陥が発生してしまう。このため、電流能力が経時的に劣化してしまう。
【００１１】
本発明は上記点に鑑みて、ゲートバーズビークの増大を抑制することができる半導体装置の製造方法を提供することを目的とする。また、この目的に加え、さらにホットキャリア効果による特性劣化も抑制できる半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（３）上にソース領域及びドレイン領域を形成するためのイオン注入前に行う酸化膜（１０）を形成する工程では、ドライ酸化法により、酸化膜（１０）を形成することを特徴としている。
【００１３】
これにより、酸化膜（１０）をウェット酸化法により形成したときと比較して、ゲート電極の両端の下側に形成されるゲートバーズビークを小さくすることができる。このため、ウェット酸化法により形成したときと比較して、半導体装置の電流能力を向上させることができる。
【００１４】
また、請求項２に記載の発明では、半導体基板（３）上に低濃度不純物層（８）を形成するためのイオン注入前に行う第１の酸化膜（７）を形成する工程では、ウェット酸化法により酸化膜（７）を形成する。そして、半導体基板（３）上にソース領域及びドレイン領域を形成するためのイオン注入前に行う第２の酸化膜（１０）を形成する工程では、ドライ酸化法により第２の酸化膜（１０）を形成することを特徴としている。
【００１５】
第２の酸化膜（１０）をドライ酸化法により形成していることから、ウェット酸化法により形成したときと比較して、ゲート電極（６）の両端の下側に形成されるゲートバーズビークを小さくすることができる。このため、ウェット酸化法により形成したときと比較して、半導体装置の電流能力を向上させることができる。
【００１６】
また、第１の酸化膜（７）をウェット酸化膜により形成している。これにより、側壁酸化膜のうち、半導体基板表面側の部分と、サイドウォールスペーサー（９）の下側に形成された酸化膜との膜質を、ドライ酸化法により形成したときと比較して、向上させることができる。このため、ホットキャリア効果による特性劣化を抑制することができる。
【００１７】
また、請求項３に示すように、ゲート電極（６）の側壁上の酸化膜（７）を、膜厚が１０ｎｍ以下となるように第１の酸化膜（７）を形成することが好ましい。図２に示す側壁酸化膜（７）の膜厚と電力能力の関係にて、方法ａの結果からわかるように、この酸化膜の膜厚が１０ｎｍより大きいとき、膜厚が大きくなるにつれ、電流能力は低下する傾向がある。しかしながら、膜厚が１０ｎｍ以下のときでは、この酸化膜（７）が形成されていないときと同程度である。
【００１８】
したがって、側壁酸化膜（７）の膜厚が１０ｎｍ以下となるように、酸化膜（７）を形成することで、電流能力の低下を抑制することができる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２０】
【発明の実施の形態】
図１（ａ）〜（ｄ）に本発明を適用した一実施形態における半導体装置の製造工程を示す。なお、これらの図は、ｎチャネルＭＯＳ型電界効果トランジスタの製造工程を示している。
【００２１】
図１（ａ）に示す工程では、ｐ型シリコン基板１にｐ型ウェル２を形成することで半導体基板３を形成する。半導体基板３の表面上に素子分離層４を形成した後、ｐ型シリコン基板１の素子領域上にゲート絶縁膜としてのゲート酸化膜５を形成する。このとき、Ｈ_２Ｏ雰囲気下での熱酸化、いわゆるウェット酸化法により、膜厚が例えば８．５ｎｍとなるようにゲート酸化膜５を形成する。
【００２２】
続いて、ゲート酸化膜５上にＰｏｌｙＳｉ等により構成されたゲート電極６を形成する。なお、必要に応じて、ゲート酸化膜５の形成後、ゲート電極６の形成前に、ｐ型ウェル２にＢ（ボロン）等のイオン注入により、Ｖｔを制御するチャネル層をしても良い。
【００２３】
図１（ｂ）に示す工程では、ゲート電極６及びｐ型ウェル２の表面上を熱酸化する。これにより、ゲート電極６の上と側壁上及びｐ型ウェル２の表面上にシリコン酸化膜７を形成する。この熱酸化は、ウェット酸化法により、例えば８５０℃にて行い、ゲート電極６の壁上の膜厚が例えば１０ｎｍとなるようにシリコン酸化膜７を形成する。
【００２４】
このとき、ｐ型ウェル２の表面上のうち、ゲート電極６を除く領域では、ゲート酸化膜５が除去されず残っている状態で、シリコン酸化膜７を形成する。なお、ゲート酸化膜５を除去した後、シリコン酸化膜７を形成しても良い。
【００２５】
その後、シリコン酸化膜７をスルー酸化膜として、Ｐ（リン）、Ａｓ（ヒ素）等をイオン注入する。すなわち、シリコン酸化膜７を通過させたイオン注入を行う。言い換えると、シリコン酸化膜７が形成された状態にて、イオン注入する。これにより、低濃度不純物層（ｎ⁻型層）８を形成する。なお、本実施形態では、低濃度不純物層８は、電界緩和層として機能するものである。この電界緩和層は、後の工程にて形成されるソース領域、ドレイン領域よりも不純物濃度が低い領域である。
【００２６】
図１（ｃ）に示す工程では、ＣＶＤ法により、シリコン酸化膜を堆積し、異方性エッチングにより、サイドウォールスペーサー９を形成する。また、このとき、この異方性エッチングによって、ソース及びドレインとなる領域上のシリコン酸化膜も除去され、ｐ型ウェル２が露出する。
【００２７】
図１（ｄ）に示す工程では、Ｏ_２雰囲気下での熱酸化、いわゆるドライ酸化法により、ｐ型ウェル２のうち、ソース、ドレインとなる領域上に、シリコン酸化膜１０を形成する。このとき、同時にゲート電極６の上にシリコン酸化膜１１を形成する。これらのシリコン酸化膜１０、１１の膜厚は、例えば、１０ｎｍとする。
【００２８】
なお、後に続く、サリサイド形成の工程にて、シリコン酸化膜１０はエッチングにより除去される。このとき、半導体基板の表面も削られてしまうので、この削られる量を少なくするため、シリコン酸化膜１０の膜厚は１０ｎｍ以下とするのが好ましく、チャネリング及び金属不純物による汚染防止のために、２、３ｎｍ以上とすることが好ましい。
【００２９】
続いて、シリコン酸化膜１０をスルー酸化膜として、Ａｓ（ヒ素）等をイオン注入する。すなわち、シリコン酸化膜１０を通過させたイオン注入を行う。言い換えると、シリコン酸化膜１０が形成された状態にてイオン注入する。これにより、ｎ^＋型のソース領域、ドレイン領域１２を形成する。その後、アニール処理することで、図１（ｄ）に示される半導体装置が製造される。
【００３０】
本実施形態では、図１（ｄ）に示す工程にて、シリコン酸化膜１０をドライ酸化法により形成している。
【００３１】
ここで、シリコン酸化膜７（ゲート電極の側壁に形成される側壁酸化膜）とシリコン酸化膜１０（ソース領域、ドレイン領域を形成するためのイオン注入前に形成されるスルー酸化膜）の形成を各酸化方法により行って形成された半導体装置の電流能力を調べた結果を図２に示す。横軸は側壁酸化膜の膜厚であり、縦軸はｎチャネルＭＯＳトランジスタの電流能力である。
【００３２】
また、方法ａは側壁酸化膜とシリコン酸化膜１０との形成をそれぞれ、ウェット酸化法にて形成したとき、方法ｂはそれぞれ、ドライ酸化法、ウェット酸化法にて形成したとき、方法ｃはそれぞれ、ウェット酸化法、ドライ酸化法にて形成したときの結果である。
【００３３】
また、このときの半導体装置の製造条件は、サイドウォールスペーサー９の幅（ゲート電極６の側壁からこの側壁から最も離れた位置までの長さ）：０．１μｍ、熱酸化（ウェット、ドライ酸化法共に）の温度：８５０℃、低濃度不純物層の濃度：４×１０^１７ｃｍ^−３、低濃度不純物層の深さ：０．１μｍである。
【００３４】
方法ａと方法ｃの結果からわかるように、シリコン酸化膜１０をドライ酸化法にて形成したときでは、ウェット酸化法にて形成したときよりも電流能力が大幅に増加している。
【００３５】
図３に方法ａと方法ｃにより形成された半導体装置のゲート電極６の端部近辺をＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）観察したときの概略図を示す。（ａ）は方法ａ、すなわち、シリコン酸化膜１０をウェット酸化法により形成したときの図であり、（ｂ）は方法ｃ、すなわちドライ酸化法により形成したときの図である。
【００３６】
ＴＥＭ観察した結果、図３（ａ）、（ｂ）とも、ｐ型ウェル２とゲート電極６との間のゲート酸化膜５のうち、サイドウォールスペーサー９側の端部には、ゲートバーズビーク５ａが形成されていた。そして、このゲートバーズビーク５ａは、図３（ａ）のウェット酸化法に比べて、図３（ｂ）のドライ酸化法の方が小さいことがわかった。
【００３７】
一般的にシリコン酸化膜中でのイオンの拡散係数はＯよりもＯＨの方が大きい。このことから、ウェット酸化法では、雰囲気中のＯＨがサイドウォールスペーサー中を拡散し、ゲート電極の端部が酸化されることが、ゲートバーズビークが大きくなる原因であると推定される。
【００３８】
また、ソース、ドレイン間に電流が流れるときの抵抗は、チャネル領域、低濃度不純物層、ソース、ドレイン領域それぞれの抵抗の合計によって決まる。このうち、低濃度不純物層では、ゲート電極の下側に位置する領域と位置しない領域とでは、抵抗値が異なる。ゲート電極の下側に位置する領域は、ゲート電極に印加された電界により、ゲート電極側に電子が蓄積されるため、ゲート電極の下側に位置しない領域と比較して、抵抗値が低い。
【００３９】
そして、ゲートバーズビークが大きいと、低濃度不純物層のうち、その下側に位置する領域に印加される電界が小さくなるため、電子の蓄積が小さくなり、ゲートバーズビークが小さい場合と比較して、抵抗値が大きくなってしまう。この結果、電流能力が低下してしまうのである。
【００４０】
上記にて説明したように、シリコン酸化膜１０をドライ酸化法により形成したときでは、ウェット酸化法により形成したときと比較して、ゲート電極６の両端の下側に形成されるゲートバーズビーク５ａの増大を抑制することができる。この結果、シリコン酸化膜１０をドライ酸化法により、形成することで、ウェット酸化法により形成したときと比較して、電流能力を向上させることができる。
【００４１】
また、本実施形態では、シリコン酸化膜７をウェット酸化法にて形成している。言い換えると、サイドウォールスペーサー９とゲート電極６との間の酸化膜と、サイドウォールスペーサー９の下側の酸化膜とをウェット酸化法により形成している。
【００４２】
図２の結果において、方法ａと方法ｂを比較してわかるように、同一の膜厚（例えば、１０ｎｍ）にて側壁酸化膜を形成した場合、ウェット酸化法、ドライ酸化法どちらで形成しても電流能力には差がないことがわかる。
【００４３】
また、図２には示されていないが、方法ｃと同様にシリコン酸化膜１０をドライ酸化法により形成し、側壁酸化膜を方法ｃと異なりドライ酸化法により形成し電流能力を調べた。そしてこの結果を方法ｃと比較したところ、ウェット酸化法、ドライ酸化法どちらで形成しても電流能力には差がないことを確認している。このことから、側壁酸化膜をウェット酸化法により形成しても、電流能力を低下させることはないと言える。
【００４４】
一般的にウェット酸化法により形成された酸化膜の方が、ドライ酸化法による酸化膜よりも膜質が良い。また、一般的に膜質とホットキャリア効果による特性劣化とには、相関関係がある。
【００４５】
このことから、本実施形態によれば、側壁酸化膜及びサイドウォールスペーサーの下側の酸化膜をドライ酸化により形成したときと比較して、ホットキャリア効果による特性劣化を抑制することができる。
【００４６】
また、本実施形態では、シリコン酸化膜７を側壁酸化膜の膜厚が１０ｎｍとなるように形成しており、この膜厚は１０ｎｍ以下とすることが好ましい。側壁酸化膜の膜厚を１０ｎｍ以下とすることで、側壁酸化膜の存在による電流能力の低下を抑制することができる。このことは、図２の方法ａの結果より言える。側壁酸化膜の膜厚が、１０ｎｍ以下であれば、側壁酸化膜が無い場合と比較して、電流能力の低下がないことがわかる。
【００４７】
これは、次の理由による。低濃度不純物層のうち、ゲート電極の下側に位置しない領域としては、具体的に、ゲート電極の側壁酸化膜の下側の領域がある。この領域の抵抗は、不純物濃度によって決まり、ソース領域、ドレイン領域よりも濃度が低いため、それらと比較して、抵抗は大きい。
【００４８】
側壁酸化膜の膜厚が薄くなるにつれ、側壁酸化膜の下側の領域は小さくなる。このため、低濃度不純物層の抵抗は小さくなり、図２に示されるように、電流能力が向上する。そして、側壁酸化膜の膜厚が薄く、１０ｎｍ以下のとき、側壁酸化膜の下側の領域はかなり小さくなるため、この領域の抵抗を無視できるようになると推定される。
【００４９】
なお、シリコン酸化膜７をスルー酸化膜として用いていることから、チャネリング及び金属不純物の汚染防止のため、半導体基板３の表面上での膜厚、すなわち、スルー酸化膜の膜厚が２、３ｎｍ以上となるように、シリコン酸化膜７を形成することが好ましい。
【００５０】
また、本実施形態では、電界緩和層として機能する低濃度不純物層８を有する半導体装置を例として説明したが、ソース領域、ドレイン領域よりも不純物濃度が低い領域であれば、電界緩和層に限らず、他の目的のための低濃度不純物層８を有する半導体装置の製造方法にも、本発明を適用することができる。
【００５１】
また、本実施形態では、ｎチャネルＭＯＳ型電界効果トランジスタを例として説明したが、各領域の導電型が本実施形態と異なるｐチャネルＭＯＳ型電界効果トランジスタにおいても本発明を適用することができる。すなわち、本発明はＭＯＳ型電界効果トランジスタに適用が可能である。
【図面の簡単な説明】
【図１】第１実施形態における半導体装置の製造工程を示す図である。
【図２】ゲート電極の側壁上に形成された酸化膜の膜厚と半導体装置の電流能力の関係を調べた結果を示す図である。
【図３】半導体装置のゲート電極の端部近辺をＴＥＭ観察したときの概略図であり、（ａ）はソース領域、ドレイン領域を形成するためのイオン注入用スルー酸化膜をウェット酸化法により形成したときの図であり、（ｂ）はドライ酸化法により形成したときの図である。
【符号の説明】
１…ｐ型シリコン基板、２…ｐ型ウェル、３…半導体基板、４…素子分離層、５…ゲート酸化膜、６…ゲート電極、７、１０、１１…シリコン酸化膜、
８…低濃度不純物層、９…サイドウォールスペーサー、
１２…ソース領域、ドレイン領域。

Claims

半導体基板（３）上にゲート絶縁膜（５）を形成する工程と、
前記ゲート絶縁膜（５）上にゲート電極（６）を形成する工程と、
前記ゲート電極（６）の側壁にサイドウォールスペーサー（９）を形成する工程と、
半導体基板（３）上に酸化膜（１０）を形成する工程と、
前記酸化膜（１０）を通過させたイオン注入を行い、前記半導体基板（３）の表層にソース領域及びドレイン領域（１２）を形成する工程とを有する半導体装置の製造方法において、
前記酸化膜（１０）を形成する工程では、ドライ酸化法により、前記酸化膜（１０）を形成することを特徴とする半導体装置の製造方法。
半導体基板（３）上に形成されたゲート電極（６）と、前記ゲート電極（６）の側壁上に形成されたサイドウォールスペーサー（９）と、前記半導体基板（３）の表層のうち、前記ゲート電極（６）の両側に形成されたソース領域、ドレイン領域（１２）と、前記ソース領域、ドレイン領域（１２）よりも不純物濃度が低く、前記ソース領域、ドレイン領域に隣接して形成された低濃度不純物層（８）とを備える半導体装置の製造方法において、
半導体基板（３）上にゲート絶縁膜（５）を形成する工程と、
前記ゲート絶縁膜（５）上にゲート電極（６）を形成する工程と、
前記ゲート電極（６）の側壁と、前記半導体基板（３）との上に第１の酸化膜（７）をウェット酸化法により形成する工程と、
前記半導体基板上に形成された前記第１の酸化膜（７）を通過させたイオン注入を行い、前記半導体基板（３）の表層に前記低濃度不純物層（８）を形成する工程と、
前記ゲート電極（６）の両側にて、前記第１の酸化膜（７）の上にサイドウォールスペーサー（９）を形成すると共に、前記半導体基板（３）上のうち、前記サイドウォールスペーサー（９）の下側を除く領域上の前記第１の酸化膜（７）を除去する工程と、
前記半導体基板（３）上に第２の酸化膜（１０）をドライ酸化法により形成する工程と、
前記第２の酸化膜（１０）を通過させたイオン注入を行い、前記半導体基板（３）の表層に前記ソース領域及び前記ドレイン領域（１２）を形成する工程とを有することを特徴とする半導体装置の製造方法。
前記第１の酸化膜（７）を形成する工程では、前記ゲート電極（６）の側壁上における酸化膜（７）の膜厚が１０ｎｍ以下となるように、前記第１の酸化膜（７）を形成することを特徴とする請求項２に記載の半導体装置の製造方法。