JP2003527742A - 基板上の回路から半導体チップまでのワイヤボンディングを形成するための装置および半導体チップアセンブリを形成するための方法 - Google Patents

基板上の回路から半導体チップまでのワイヤボンディングを形成するための装置および半導体チップアセンブリを形成するための方法

Info

Publication number
JP2003527742A
JP2003527742A JP2001517430A JP2001517430A JP2003527742A JP 2003527742 A JP2003527742 A JP 2003527742A JP 2001517430 A JP2001517430 A JP 2001517430A JP 2001517430 A JP2001517430 A JP 2001517430A JP 2003527742 A JP2003527742 A JP 2003527742A
Authority
JP
Japan
Prior art keywords
wire
substrate
semiconductor chip
slit
jig
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001517430A
Other languages
English (en)
Inventor
マイケル ベッテンガー，
ロナルド ダブリュー． エリス，
トレイシー レイノルズ，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of JP2003527742A publication Critical patent/JP2003527742A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/85424—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】 本発明は、半導体チップアセンブリを形成する方法を包含する。基板は、１対の対向する面（１２、１３）と、該対向する面の一方に形成された回路（１６）とを有する。半導体チップ（１４）は、基板に結合される。複数のワイヤ（２８）が回路に結合され、半導体チップ上に形成されたボンディングパッド（２５）上を延びる。ワイヤは、治具（１０６）を用いて半導体チップのボンディングの付近に押圧される。治具がワイヤから離され、ワイヤが半導体チップのボンディングパッドに接着される。本発明はまた、基板（１２）および半導体チップ（１４）を支持する支持体（１０２）と、基板に対して移動可能に設けられ、押圧治具が基板に向かって移動された場合に、基板のスリット（１８）内にワイヤを押圧するように構成された変形面（１２０）を有する押圧治具（１０６）とを含む装置を包含する。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、半導体チップアセンブリを形成する方法および装置に関する。特定
の局面において、本発明は、ボードオンチップパッケージにワイヤボンディング
を形成する方法および装置に関する。
【０００２】 （発明の背景） ボードオンチップパッケージ（概してダイパッケージとして呼ばれ得る）を形
成する従来技術の方法を、図１〜５に関して説明する。まず、図１を参照すると
、絶縁材料基板１２を含むアセンブリ１０の断片が示されている。基板１２は、
例えば回路基板を含み得る。
【０００３】 基板１２は、上面１３および基板を貫通して延びるスリット１８を含む。回路
部１６は、面１３の上に形成される。回路部１６およびスリット１８は、上面１
３にわたって繰り返しパターンを形成する。繰り返しパターンは、別々のユニッ
ト１９、２１および２３を規定し、ユニット１９、２１および２３のそれぞれは
最終的には別々のボードオンチップパッケージを形成する。
【０００４】 図２〜４を参照すると、ユニット２１に対応する、基板１２のセグメントを拡
大したものが３つの異なる図面に示されている。図２は、図１の図面と同様の上
面図である。図３は、図２の３−３の線に沿った図面であり、図４は、図３の４
−４の線に沿った図面である。基板１２は、図３の図面において、図１および図
２の図面に対して反転している。したがって、面１３（図１および図２を参照す
ると上面として呼ばれる）は、図３の図面においては底面である。図３を参照す
ると、面１３を第１の面として呼ぶ。
【０００５】 基板１２は、第１の面１３に対して、対向する関係で第２の面１５を含む。半
導体材料からなるチップ（またはダイ）１４は、一対の接着ストリップ２０を介
して、面１５に接合される。ストリップ２０は、例えば、一対の対向する面２２
および２４を有し、このように対向する面の両方に接着剤が設けられたテープを
含み得る。ストリップ２０は通常、絶縁材料を含む。ワイヤボンディング２８（
そのうちのいくつかのみを図２に示す）は、回路部１６からスリット１８まで延
び、回路部１６をチップ１４と関連するボンディングパッド２５（そのうちのい
くつかのみを図２に示す）に電気的に接続し、したがって、回路部１６をチップ
１４からなる回路部（図示せず）に電気的に接続する。チップ１４は、基板１２
の面１５に向き合う面１７を含む。ボンディングパッドは面１７上にある（ワイ
ヤボンディングおよびボンディングパッドは、例示を明瞭にするために図４には
図示しない）。
【０００６】 図５は、アセンブリ１０のさらなる処理を示す。特に、図５は、第１の封入剤
４０がワイヤボンディング２８上に設けられ、第２の封入剤４２がユニット１９
および２１と関連するチップ１４上に設けられた後の、図１のユニット１９およ
び２１を示す。第１の封入剤４０および第２の封入剤４２は、同じ材料を含み得
、通常、絶縁材料（例えば、硬化エポキシ）を含む。
【０００７】 導電ボール３１は、回路部１６の一部の上に形成され（図１および図２に示す
）、回路部１６上にボールグリッドアレイを形成する。このようなアレイは引き
続いて利用され得、回路部１６から他の回路部（図示しない）まで複数の相互接
続を形成する。導電ボール３１は、例えば、スズ、銅または金から形成され得る
。
【０００８】 基板１２は、ユニット１９および２１を互いに分離する単一化プロセスの影響
を受けやすく、したがってユニット１９および２１から個々にボードオンチップ
パッケージが形成される。単一化プロセスには、例えば、封入剤４２および基板
１２を切り離すことが含まれ得る。
【０００９】 困難が、ボードチップパッケージと関連するワイヤボンディングを形成する際
に生じ得る。このようなワイヤボンディングを形成するために通常利用される方
法の中には、ＴＥＳＳＥＲＡTMプロセスおよびいわゆるタブボンディングプロセ
スがある。このようなプロセスのいずれにおいても、ワイヤボンディングのため
に利用されるワイヤは、初めは、回路部１６にボンディングされた１端部を有す
る。ワイヤは少なくとも部分的にスリット１８に貫通して延びるように設けられ
、これにより、第２の端部（回路部１６にボンディングされない）がスリット１
８にわたってまたはスリット１８を超えて延びる。ロッドは次いで、ワイヤをス
リット１８内に押し込み、そして超音波溶接プロセスの間に、チップ１４に対し
てワイヤを維持するために利用される。超音波溶接は、ワイヤの第２の端部をボ
ンディングパッド２５に接着させる。ワイヤボンディングを形成する別の方法を
開発することが望ましい。
【００１０】 （発明の要旨） １局面において、本発明は、半導体チップアセンブリを形成する方法を含む。
基板が設けられる。このような基板には、一対の対向する面と、対向する面のう
ちの１つの上に形成される回路部とを有する。半導体チップは基板に結合される
。半導体チップは、その上にボンディング領域を有する。複数のワイヤが回路部
に結合されて、半導体チップのボンディング領域にわたって延びる。ワイヤは、
治具（ｔｏｏｌ）を用いて、半導体チップのボンディング領域のあたりで押圧さ
れる。治具はワイヤから持ち上げられ、続いてワイヤが半導体チップのボンディ
ング領域に接着される。
【００１１】 別の局面において、本発明は、基板上の回路部から基板に結合された半導体チ
ップまでワイヤボンディングを形成する装置を含む。このような装置には、基板
および半導体チップを支持する支持が含まれる。装置には、基板に対して移動可
能に取り付けられ、かつ押圧治具が基板に向かって移動する場合に、基板のスリ
ット内にワイヤを押圧するように構成された変形面を有する押圧治具がさらに含
まれる。変形面は、実質的に平坦であり、スリット内の広い部分において延びる
に十分な長さを有する。
【００１２】 本発明の好適な実施形態を、添付の図面に関して以下に説明する。
【００１３】 （好適な実施形態の詳細な説明） 本発明のこの開示は、「科学の発展および有用な技術を促進する」という米国
特許法の構造上の目的の増進のために提示される（文献１、セクション８）。
【００１４】 本発明は、ワイヤボンドを形成する新しい装置および方法を含む。図６を参照
して、本発明の装置１００が、断片的な透視図として示される。装置１００は、
半導体チップアセンブリ１０４を支持するように構成された支持１０２と、ワイ
ヤボンドを形成するために、半導体チップアセンブリ１０４に関連するワイヤを
移動させるように構成された治具１０６とを含む。
【００１５】 図示の実施形態において、半導体チップアセンブリ１０４は、図１〜図５を参
照してこの開示の背景セクション内に記載される種類の従来技術のボードオンチ
ップアセンブリの一部分を含む。従って、アセンブリ１０４は、基板１２、半導
体材料チップ１４、およびチップ１４を基板１２に結合する接着ストリップ２０
を含む。さらに、基板１２は、基板１２に形成される回路部１６が載置される上
面１３と、半導体材料チップ１４が結合される下面１５とを含む。チップ１４は
、ボンディングパッド２５が載置される上面１７を有する（ボンディングパッド
２５は、例示を理解しやすくするために図６には示されていないが、例えば図２
に示される）。ボンディングパッド２５は典型的には、金属（例えば、ボンディ
ングワイヤに超音波を用いて溶接され得るアルミニウム）を含む。ボンディング
パッド２５は、領域２５が、ワイヤボンドがチップ１４に接続する領域を単純に
構成し、ボンディング「パッド」と関連する構造を必ずしも含まないことを示す
ために、本明細書中、総称してボンディング領域と参照され得る。
【００１６】 スリット１８は、基板１２を通過して延び、特に基板１２の上面１３から基板
１２の下面１５に延びる。ボンディングパッド２５（図６に示さず）は、スリッ
ト１８によって露出される。複数のボンディングワイヤ２８（その内のいくつか
のみが表示される）は、回路部１６と電気的に接続され、スリット１８を越えて
少なくとも部分的に延びる。ワイヤ２８の回路部１６への電気的接続は好適には
、ワイヤ２８の回路部１６への接着様式を含み、各ワイヤの１つの端部は、回路
部１６に結合され、その結果、基板１２の上面１３にわたって接着される。各ワ
イヤ２８は、固定されていない第２の端部を有し、このような第２の端部は、パ
ッド２５に結合するように構成される。図示の実施形態において、いくつかのワ
イヤ２８は、スリット１８の全体にわたって延び、いくつかのワイヤ２８は、ス
リット１８にわたって一部分にのみ延びる。本発明の特定の実施形態において、
ワイヤ２８の全ては、スリット１８の全体にわたって延び得るか、またはワイヤ
２８のどれも、スリット１８の全体にわたって延び得ないと理解されるべきであ
る。
【００１７】 スリット１８は矩形形状であり、「ｘ」の長さおよび「ｙ」の幅を含む。さら
に、スリット１８は、一対の端部１０７および１０９を含み、それらは、互いに
「ｘ」の長さだけ間隔を有する。
【００１８】 ワイヤ２８の１つは、第１のワイヤ１１０として示され、端部１０７に最も近
いワイヤを含む。別のワイヤ２８は、第２のワイヤ１１２として示され、端部１
０９に最も近いワイヤを構成する。第１のワイヤ１１０は、端部１０７からギャ
ップ１１４だけ間隔を有し、第２のワイヤ１１２は、端部１０９からギャップ１
１６だけ間隔を有する。
【００１９】 治具１０６は、ギャップ１８内に延び、ワイヤ２８をボンディングパッド２５
付近（用語「付近」は、ワイヤがボンディングパッド２５に接触するまで完全に
押され得るか、またはワイヤ２８がパッド２５の上方にある状態にする距離まで
スリット１８内に押され得ることを示す）まで押し下げるように構成された変形
面１２０を含む。治具１０６は、図６とは上下反対の図である図７に示され、変
形面１２０をさらに明確に示す。図７はさらに、変形面１２０が、実質的に平面
状であり、治具１０６が、側壁１２６および１２８それぞれを介して変形面１２
０に接続される他の実質的に平面状の面１２２および１２４を含むことをさらに
示す。平面状の面１２２および１２４は好適には、変形面１２０がスリット１８
内に挿入される場合、面１３（または、さらに詳細には、上面１３の上にある回
路部）上に静止するように構成される。図示の好適な実施形態において、側壁１
２６および１２８は、平面状の面１２０、１２２および１２４に対して非垂直に
延びる。このような、平面状の面に対する側壁１２６および１２８の非垂直な延
びは、ワイヤが治具１０６によってスリット１８内に変形される場合に、ワイヤ
２８内に「密なコーナー（ｔｉｇｈｔ ｃｏｒｎｅｒ）」を形成することを回避
する。用語「密なコーナー」は、約９０°より少ないか、またはそれに等しいコ
ーナーを示すために利用される。密なコーナーは、ワイヤを通過する電流を減少
し得るので、望ましくなく、さらに、ワイヤを劣化させて、ワイヤの破損も生じ
得る。
【００２０】 変形面１２０は、好ましくは、スリット１８の長さ「Ｘ」とほぼ同じ長さであ
る長さ「Ｚ」を有する。長さ「Ｚ」は、好ましくは、少なくともスリット１８の
主要部にわたって延びるほどの長さであり、より好ましくは、治具がスリット１
８内に移動されるときに、複数のワイヤ２８の全体が治具１０６により同時に変
形させるように、第１のワイヤ１１０から第２のワイヤ１１２まで延びるほどの
長さである。特定の実施形態では、長さ「Ｚ」は、スリット１８に対する面１２
０のわずかな位置ずれを補償するために、ワイヤ１１０および１１２の両方を越
えて延びる（すなわち、ギャップ１１４および１１６に入る）ほどの長さである
。
【００２１】 図６および図７の図は、装置１００の断片を示していることに留意されたい。
好適な実施形態では、装置１００は、個々のチップパッケージを基板から分割す
る（ｓｉｎｇｕｌａｔｉｏｎ）前に用いられる（この分割は、従来技術の図５を
参照して説明されている）。装置１００は、好ましくは、基板パネル全体が、複
数の治具１０６を複数のスリット１８に移動することにより、同時に処理され得
るように、基板１２を横切って繰り返されるスリット１８の各々に対応する治具
が存在するように、繰り返し数の治具１０６を備える（この従来技術の図１を参
照して説明されている）。代替的な実施形態では、装置１００は、基板に存在す
るスリット１８よりも少ない治具１０６を備え得、治具１０６は、１つのスリッ
ト１８から別のスリットへと基板パネルを横切って段階的に移動され得る。
【００２２】 図８を参照して、図６の処理工程に続く処理工程における装置１００を図６の
線８−８に沿った断面図で示す。ここでは、治具１０６は、変形面１２０がワイ
ヤ２８の端部をチップ１４の面上、詳細には、ボンディングパッド２５上に押し
つけるように、スリット１８内に移動されている。（ワイヤ２８の図示を明瞭に
するために、治具１０６とワイヤ２８との間のギャップを示している。実際には
、治具１０６はワイヤ２８に対して押しつけられている。）１本のワイヤ２８の
みが変形するように示されているが、好ましくは、図６のワイヤ２８の全てが、
治具１０６をスリット１８に挿入することにより同時に変形することが理解され
るべきである。図８はまた、面１２２および１２４が、変形面１２０がワイヤ２
８をパッド２５に対して変形させるように、回路１６上に留まるように構成され
る。面１２２および１２４は、従って、変形面１２０によるワイヤ２８の変形時
に、ワイヤ２８のボンディングされた端部を回路１６上に維持することを補助し
得る。図８はまた、側壁１２６および１２８がチップ１４の実質的に平らな面１
７に対して非垂直に延びることを示す。
【００２３】 図９を参照して、図８と同じ視野において、図８の工程に続く処理工程の装置
１００を示す。詳細には、治具１０６がスリット１８内から変形面１２０を取り
除くために持ち上げられており、ワイヤ２８がパッド２５に接着されている。示
される実施形態では、超音波エネルギー１５０が、ワイヤ２８をパッド２５に接
着するために印加される。特定の実施形態では、パッド２５は、例えば、アルミ
ニウム面を備え得、ワイヤ２８は、例えば、金または銅を含み得、超音波エネル
ギーは、ワイヤ２８およびパッド２５を溶接するために、パッド２５およびワイ
ヤ２８を効果的に拡散させ得る。
【００２４】 好適な実施形態では、治具１０６は、ワイヤ２８およびパッド２５を溶接する
ために超音波エネルギーを印可する前に、スリット１８から完全に取り除かれる
。これは、例えば、ワイヤが超音波エネルギーの印加中に適所に維持される、（
従来技術を参照して述べた）ＴｅｓｓｅｒａTM処理とは対照的である。また、本
発明は、スリット全体にわたって延びるワイヤボンドの大部分、好ましくは全て
が、本発明の方法において同時に変形される点で、タブボンディングおよびＴｅ
ｓｓｅｒａTMの両方と異なる。対照的に、ＴｅｓｓｅｒａTMおよびタブボンディ
ング処理では、ワイヤは順番にスリット内へと変形される。
【００２５】 本発明はボードオンチップ半導体製造処理に関して述べられたが、本発明は、
ワイヤが半導体チップを回路にワイヤボンドするために利用される他の用途と同
様に、ワイヤが変形される他の処理の用途に用いられ得ることに留意されたい。
超音波溶接がワイヤ２８をパッド２５にボンディングする方法として開示されて
いるが、本発明は、例えば、導電性エポキシの利用を含む、ワイヤを半導体基板
に接着させる他の方法でも利用され得ることにさらに留意されたい。
【００２６】 規定に従って、本発明は、構造および方法の特徴に関して、幾分限定的な文言
で述べられている。しかしながら、本明細書中に開示された手段は、本発明を実
施するための好適な形態を含むため、本発明は、例示され、述べられた特定の特
徴に限定されないことが理解される。それゆえ、本発明は、等価物の原理に従っ
て適切に解釈される特許請求の範囲の適切な範囲内の形態または改変のいずれに
おいても請求される。
【図面の簡単な説明】
【図１】 図１は、ダイパッケージ形成プロセスの準備工程における従来技術の半導体ア
センブリの断面の概略図である。
【図２】 図２は、図１のアセンブリの一部を拡大した図である。
【図３】 図３は、図２の３−３の線に沿った断面図である。
【図４】 図４は、図３の４−４の線に沿った断面図である。
【図５】 図５は、図１〜図４の従来技術の処理順序の影響を受けやすい、図１のアセン
ブリの一部を示す図である。
【図６】 図６は、半導体チップアセンブリを処理するために利用される、本発明の装置
の断面の概略を示す斜視図である。
【図７】 図７は、本発明の装置が含む治具の概略を示す上面図である。
【図８】 図８は、図６の処理工程に続く処理工程において示された装置を、図６の８−
８の線に沿って示す、図６の装置の断片の断面図である。
【図９】 図９は、図８の処理工程に続く処理工程において示された装置を、８−８の線
に沿って示す、図６の装置の図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ， ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，Ｋ Ｒ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ， ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，Ｓ Ｉ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 エリス， ロナルド ダブリュー． アメリカ合衆国 アイダホ 83709， ボ イス， ウエスト レット ストリート 10094 (72)発明者 レイノルズ， トレイシー アメリカ合衆国 アイダホ 83712， ボ イス， ダンモア 2004 Ｆターム(参考） 4E067 AA05 BF00 CA02 DA17 EA05 5F044 MM03 NN03 PP15

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップアセンブリを形成する方法であって、 １対の対向する面を有する基板と、該対向する面の一方に形成された回路を提
    供する工程と、 半導体チップを該基板に結合する工程であって、該半導体チップがボンディン
    グ領域を有する、工程と、 該回路に結合され、該ボンディング領域上を延びる複数のワイヤを形成する工
    程と、 治具を用いて、該半導体チップの該ボンディング領域の付近に該ワイヤを押圧
    する工程と、 該ワイヤから該治具を離す工程と、 該治具を離した後、該治具が該ワイヤを押圧していない状態で、該ワイヤを該
    ボンディング領域に接着する工程と、 を包含する方法。
  2. 【請求項２】 前記半導体チップが、前記基板の前記対向する面の他方に隣
    接している、請求項１に記載の方法。
  3. 【請求項３】 前記接着する工程が、超音波溶接する工程を包含する、請求
    項１に記載の方法。
  4. 【請求項４】 半導体チップアセンブリを形成する方法であって、 基板を提供する工程であって、該基板上に形成された回路と、該基板を貫通す
    るように延びるスリットとを有する基板を提供する工程と、 半導体チップを該基板に結合する工程であって、該半導体チップが、該基板の
    下に位置し且つ該基板に対向する上部面を有し、該半導体チップが、該上部面に
    関係するボンディング領域を有する、工程と、 該回路に結合され、少なくとも部分的に該スリットを横切るように延びる複数
    のワイヤを形成する工程と、 該半導体チップの該上部面の付近に該ワイヤを押圧するように構成された治具
    を用いて、該ワイヤを該スリット内に押圧する工程と、 該ワイヤから該治具を離す工程と、 該治具を離した後、該治具が該半導体チップの該上部面の付近に該ワイヤを押
    圧していない状態で、該半導体チップの該上部面に関係する該ボンディング領域
    に該ワイヤを接着する工程と、 を包含する方法。
  5. 【請求項５】 前記押圧する工程の前に、前記ワイヤの少なくともいくつか
    が、前記スリットを完全に横切って延びている、請求項４に記載の方法。
  6. 【請求項６】 前記押圧する工程の前に、前記ワイヤの全てが、前記スリッ
    トを完全に横切って延びている、請求項４に記載の方法。
  7. 【請求項７】 前記ワイヤのいずれも、前記スリットを完全に横切って延び
    ていない、請求項４に記載の方法。
  8. 【請求項８】 前記接着する工程が、超音波溶接する工程を包含する、請求
    項４に記載の方法。
  9. 【請求項９】 半導体チップアセンブリを形成する方法であって、 基板を提供する工程であって、該基板上に形成された回路と、該基板を貫通す
    るように延びるスリットとを有する基板を提供する工程であって、該スリットが
    長さおよび幅を有し、該長さの分だけ互いに離された１対の端部を有し、該１対
    の端部は第１の端部および第２の端部である、工程と、 半導体チップを該基板に結合する工程であって、該半導体チップが、該基板の
    下に位置し且つ該基板に対向する上部面を有し、該半導体チップが、該上部面に
    関係するボンディング領域を有する、工程と、 該回路に結合され、少なくとも部分的に該スリットの該幅を横切るように延び
    る複数のワイヤを形成する工程であって、第１のワイヤが該複数のワイヤの他の
    ワイヤのいずれよりも該第１の端部に近く、第２のワイヤが該複数のワイヤの他
    のワイヤのいずれよりも該第２の端部に近い、工程と、 該半導体チップの該上部面の付近に該ワイヤを押圧するように構成された治具
    を用いて、該ワイヤを該スリット内に押圧する工程であって、該治具が該第１の
    ワイヤから該第２のワイヤへと延び、該第１および第２のワイヤを該スリット内
    に同時に押圧する、工程と、 該ワイヤを該スリット内に押圧した後、該半導体チップの該上部面に関係する
    該ボンディング領域に該ワイヤを接着する工程と、 を包含する方法。
  10. 【請求項１０】 前記ワイヤを接着する工程が、該ワイヤを前記ボンディン
    グ領域に超音波溶接する工程を包含する、請求項９に記載の方法。
  11. 【請求項１１】 前記ワイヤから前記治具を離す工程をさらに包含し、 前記ワイヤを接着する工程が、該治具を離す工程の後に、該治具が前記半導体
    チップの前記上部面の付近に該ワイヤを押圧していない状態で行われる、請求項
    ９に記載の方法。
  12. 【請求項１２】 前記押圧する工程の前に、前記ワイヤの少なくともいくつ
    かが、前記スリットの前記幅を完全に横切って延びている、請求項９に記載の方
    法。
  13. 【請求項１３】 第１のギャップが前記第１のワイヤと前記第１の端部との
    間にあり、第２のギャップが前記第２のワイヤと前記第２の端部との間にあり、
    前記治具が、該第１および第２のギャップの少なくとも一方に延びる、請求項９
    に記載の方法。
  14. 【請求項１４】 前記治具が、前記第１および第２のギャップの両方に延び
    る、請求項１３に記載の方法。
  15. 【請求項１５】 基板上の回路から該基板に結合された半導体チップへのワ
    イヤボンディングを形成する装置であって、該基板は１対の対向する面を有し、
    該回路は該基板の該対向する面の一方の近傍に位置し、該半導体チップは該基板
    の該対向する面の他方の近傍に位置し、スリットは該対向する面の該一方から該
    対向する面の該他方へと該基板を貫通して延び、該スリットは長さおよび幅を有
    し、且つ、該長さの分だけ互いに離された１対の端部を有し、該スリットを少な
    くとも部分的に横切るように延びる複数のボンディングワイヤが提供され、該装
    置は、 該基板および該半導体チップを支持する支持体と、 該基板に対して移動可能に設けられた押圧治具であって、該押圧治具は、該押
    圧治具が該基板に向かって移動された場合に該ワイヤを該スリット内に押圧する
    ように構成された変形面を有し、該変形面は、実質的に平面であり、且つ、該ス
    リットの該長さの大部分を横切るように延びる十分な長さを有する、押圧治具と
    、 を含む、装置。
  16. 【請求項１６】 基板上の回路から該基板に結合された半導体チップへのワ
    イヤボンディングを形成する装置であって、該基板は１対の対向する面を有し、
    該回路は該基板の該対向する面の一方の近傍に位置し、該半導体チップは該基板
    の該対向する面の他方の近傍に位置し、スリットが該対向する面の該一方から該
    対向する面の該他方へと該基板を貫通して延び、該スリットは長さおよび幅を有
    し、且つ、該長さの分だけ互いに離された１対の端部を有し、該１対の端部は第
    １の端部および第２の端部であり、該スリットを少なくとも部分的に横切るよう
    に延びる複数のボンディングワイヤが提供され、第１のワイヤが該複数のワイヤ
    の他のワイヤのいずれよりも該第１の端部に近く、第２のワイヤが該複数のワイ
    ヤの他のワイヤのいずれよりも該第２の端部に近く、該装置は、 該基板および該半導体チップを支持する支持体と、 該基板に対して移動可能に設けられた押圧治具であって、該押圧治具は、該押
    圧治具が該基板に向かって移動された場合に該ワイヤを該スリット内に押圧する
    ように構成された変形面を有し、該変形面は、実質的に平面であり、且つ、該第
    １のワイヤから該第２のワイヤへと延びる十分な長さを有する、押圧治具と、 を含む、装置。
  17. 【請求項１７】 前記押圧治具は、該治具が前記基板に向かって移動された
    場合、前記半導体チップの面に対して前記ワイヤを押圧するようにさらに構成さ
    れる、請求項１６に記載の装置。
  18. 【請求項１８】 第１のギャップが前記第１のワイヤと前記スリットの前記
    第１の端部との間にあり、第２のギャップが前記第２のワイヤと前記スリットの
    前記第２の端部との間にあり、前記変形面が、該第１および第２のギャップの少
    なくとも一方に延びるように十分に長い、請求項１６に記載の装置。
  19. 【請求項１９】 前記変形面が、前記第１および第２のギャップの両方に延
    びるように十分に長い、請求項１８に記載の装置。
  20. 【請求項２０】 前記押圧治具は、前記変形面が前記ワイヤの他の端部をス
    リット内に押圧する場合に該ワイヤの端部を前記基板に対して押圧するように構
    成された第１の面を有し、側壁によって該第１の面が該変形面に結合される、請
    求項１６に記載の装置。
  21. 【請求項２１】 前記押圧治具は、前記変形面が前記ワイヤの他の端部をス
    リット内に押圧する場合に該ワイヤの端部を前記基板に対して押圧するように構
    成された第１の面を有し、該半導体チップが該基板に対向する実質的に平面の面
    を有し、側壁によって該第１の面が該変形面に結合され、該側壁は該半導体チッ
    プの該実質的に平面の面に対して垂直でない方向に延びる、請求項１６に記載の
    装置。
  22. 【請求項２２】 前記押圧治具は、前記変形面が前記ワイヤの他の端部をス
    リット内に押圧する場合に該ワイヤの端部を前記基板に対して押圧するように構
    成された第１の面を有し、該第１の面は実質的に平面であり、側壁によって該第
    １の面が該変形面に結合され、該側壁は該平面の第１の面に対して垂直でない方
    向に延びる、請求項１６に記載の装置。
  23. 【請求項２３】 前記押圧治具は、前記変形面が前記ワイヤの他の端部をス
    リット内に押圧する場合に該ワイヤの端部を前記基板に対して押圧するように構
    成された第１の面を有し、側壁によって該第１の面が該変形面に結合され、該側
    壁は該平面の変形面の面に対して垂直でない方向に延びる、請求項１６に記載の
    装置。
JP2001517430A 1999-08-19 2000-08-18 基板上の回路から半導体チップまでのワイヤボンディングを形成するための装置および半導体チップアセンブリを形成するための方法 Pending JP2003527742A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US38576699 1999-08-19
US09/385,766 1999-08-19
PCT/US2000/040680 WO2001013431A1 (en) 1999-08-19 2000-08-18 Apparatuses for forming wire bonds from circuitry on a substrate to a semiconductor chip, and methods of forming semiconductor chip assemblies

Publications (1)

Publication Number Publication Date
JP2003527742A true JP2003527742A (ja) 2003-09-16

Family

ID=23522793

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001517430A Pending JP2003527742A (ja) 1999-08-19 2000-08-18 基板上の回路から半導体チップまでのワイヤボンディングを形成するための装置および半導体チップアセンブリを形成するための方法

Country Status (4)

Country Link
JP (1) JP2003527742A (ja)
KR (1) KR100721274B1 (ja)
AU (1) AU7883000A (ja)
WO (1) WO2001013431A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114134A (ja) * 2008-11-04 2010-05-20 Toshiba Corp 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236584A (ja) * 1995-02-28 1996-09-13 Texas Instr Japan Ltd 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2530224B2 (ja) 1989-05-15 1996-09-04 株式会社新川 ワイヤボンデイング方法
US5277356A (en) 1992-06-17 1994-01-11 Rohm Co., Ltd. Wire bonding method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236584A (ja) * 1995-02-28 1996-09-13 Texas Instr Japan Ltd 半導体装置

Also Published As

Publication number Publication date
WO2001013431A1 (en) 2001-02-22
KR20020035576A (ko) 2002-05-11
KR100721274B1 (ko) 2007-05-25
WO2001013431A9 (en) 2002-08-15
AU7883000A (en) 2001-03-13

Similar Documents

Publication Publication Date Title
US6372539B1 (en) Leadless packaging process using a conductive substrate
TWI484611B (zh) 箔片基底半導體封裝
JP3205235B2 (ja) リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型
JP2814233B2 (ja) チップサイズ半導体パッケージの製造方法およびそれに用いるリードフレーム
JPH01216564A (ja) リードフレーム及びそれを用いた電子部品の製造方法
US20020079561A1 (en) Lead frame for a semiconductor device, a semiconductor device made from the lead frame, and a method of making a semiconductor device
US7095096B1 (en) Microarray lead frame
US6199743B1 (en) Apparatuses for forming wire bonds from circuitry on a substrate to a semiconductor chip, and methods of forming semiconductor chip assemblies
JPS60182731A (ja) 半導体装置
WO1996024944B1 (en) Methods of mechanical and electrical substrate connection
JP2003527742A (ja) 基板上の回路から半導体チップまでのワイヤボンディングを形成するための装置および半導体チップアセンブリを形成するための方法
JPH03250756A (ja) 半導体素子の外部リードの成型方法
US20070134845A1 (en) Method of forming molded resin semiconductor device
JPS60136248A (ja) リ−ドフレ−ムの製造方法
JP2918342B2 (ja) リードフレーム及びその製造方法
JPH04162469A (ja) リードフレームの製造方法
JPS63239852A (ja) 半導体装置
JPS62229864A (ja) 半導体装置
JPS61247040A (ja) 半導体装置の製造方法
JPH02177447A (ja) 半導体装置及びその製造方法
JPH08250545A (ja) 半導体装置およびその製造方法
TW201025463A (en) Manufacturing process of a leadless semiconductor package process and its structure
JPH0917938A (ja) 半導体チップの固定構造及び半導体装置の製造方法
JPH0828460B2 (ja) 樹脂封止型半導体装置
JPH04152646A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070315

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070628

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070817

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091006

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100427