JP2003527725A - 自動基準セルトリミング検証 - Google Patents

自動基準セルトリミング検証

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JP2003527725A
JP2003527725A JP2001567593A JP2001567593A JP2003527725A JP 2003527725 A JP2003527725 A JP 2003527725A JP 2001567593 A JP2001567593 A JP 2001567593A JP 2001567593 A JP2001567593 A JP 2001567593A JP 2003527725 A JP2003527725 A JP 2003527725A
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Abstract

(57)【要約】 フラッシュＥＥＰＲＯＭメモリセルアレイにおいて基準セルトランジスタ上でプログラム検証動作を実行するための基準トリミング検証回路および方法が提供される。基準電流分岐部（１４）は、プログラムされるべき基準セルの予め定められたオーバードライブ電圧に対応する基準電流を発生するのに用いられる。ドレイン電流分岐部（１６）は、プログラムされるべき基準セルトランジスタに接続されて、これのコントロールゲートに印加された固定ゲート電圧と、ドレイン電流が所望のレベルにあるときにドレインに印加される予め定められたドレイン電圧とで、ドレイン電流を発生する。比較器（１８）は、ドレイン電流に対応するセンス電圧と、基準電流に対応する基準電圧とを比較するのに用いられる。比較器は、センス電圧が基準電圧未満であるときにロウの論理レベルにあり、かつセンス電圧が基準電圧よりも大きいときにハイの論理レベルにある、出力信号を発生する。比較器がロウの論理レベルを発生するたびにプログラムパルスが基準トランジスタに印加され、比較器がハイの論理レベルを発生するとプログラムパルスが終了させられる。

Description

【発明の詳細な説明】
【０００１】
【技術分野】
この発明は一般的に、フラッシュ電気的消去可能プログラマブル読出専用メモ
リ（ＥＥＰＲＯＭ）セルアレイなどの浮遊ゲートメモリデバイスに関する。この
発明はより特定的に、フラッシュＥＥＰＲＯＭメモリセルアレイで用いられてプ
ログラム検証（verify）動作を基準セル上で実行し、製造プロセス中の全体のテ
スト時間を減少させるための、基準セルトリミング検証回路および方法に関する
。
【０００２】
【背景技術】
一般に当該技術で周知のように、浮遊ゲートを用いてここに電荷を蓄積する電
気的プログラマブルおよび消去可能メモリアレイデバイス（フラッシュＥＰＲＯ
Ｍｓ／ＥＥＰＲＯＭｓ）が近年現れた。従来のＥＥＰＲＯＭメモリデバイスでは
、複数の１トランジスタ型メモリセルが半導体基板上に形成され、各セルは、Ｐ
型の導電型の基板と、基板内で一体形成されるＮ型の導電型のソース領域と、や
はり基板内で一体形成されるＮ型の導電型のドレイン領域とによって構成される
。浮遊ゲートは薄い絶縁層によって基板から分離される。第２の絶縁層がコント
ロールゲートを浮遊ゲートから分離する。基板におけるＰ型のチャネル領域がソ
ース領域とドレイン領域とを分離する。
【０００３】 ＥＥＰＲＯＭセルをプログラムするために、ドレイン領域およびコントロール
ゲートは、ソース領域に印加される電位を上回る予め定められた電位まで上昇さ
せられる。たとえば、ドレイン領域にはおよそ＋５．０ボルトの電圧が印加され
、コントロールゲートにはおよそ＋８．５ボルトの電圧が印加される。これら電
圧は「ホットエレクトロン」を生じさせ、これらは加速されて薄い絶縁層を超え
、浮遊ゲートに入る。このホットエレクトロン注入の結果、デバイスのしきい値
がおよそ２ボルトから４ボルト上昇する。
【０００４】 ＥＥＰＲＯＭセルに対して消去を行なうためには、相対的に高い正の電位（た
とえば＋５．０ボルト）がソース領域に印加される。コントロールゲートには−
８．５ボルトの負の電圧が印加され、ドレイン領域は浮遊可能にされる。強い電
界が浮遊ゲートとソース領域との間に生じ、負の電荷がファウラ−ノルドハイム
（Fowler-Nordheim）トンネルによって浮遊ゲートからソース領域へと引抜かれ
る。
【０００５】 ＥＥＰＲＯＭセルがプログラムされたかどうかを判断するために、読出電流の
大きさが測定される。通例、読出動作モードにおいて、ソース領域は接地電位に
保たれ、コントロールゲートは約＋４．２ボルトの電位に保たれる。ドレイン領
域は１ボルトから２ボルトの間の電位に保たれる。これらの条件下で、プログラ
ムされていない、または消去されたセル（論理「１」を記憶）は、予め定められ
た量の電流を通す。一方、プログラムされたセル（論理「０」を記憶）にははる
かに少ない電流が流れる。
【０００６】 これに加え、フラッシュＥＥＰＲＯＭメモリセルアレイにおけるプログラム、
消去および読出動作の実行に関連して、基準セルのしきい値を、消去された状態
から、読出、消去検証、およびプログラム検証動作モードのために望ましいレベ
ルへと、トリミング（プログラム）および検証する作業が必要である。この基準
セルのトリミングおよび検証の手順は、極めて困難かつ時間のかかるものであり
、フラッシュメモリデバイスの製作プロセス中に製造技術者により実行される。
最初に基準セルは消去され、次にトリミングおよび検証が行なわれる。最初に、
制御されたパルス幅および電圧振幅を有する高電圧のパルスが、ソースに印加さ
れる電位を上回るように基準セルのコントロールゲートおよびドレインに印加さ
れる。これらパルスは、基準セルの浮遊ゲートに電荷を追加するために印加され
る。次にテスト動作モードが実行されて基準セルのしきい値電圧Ｖtを検証する
。このテスト動作モードでは、固定されたゲート電圧が基準セルに印加され、＋
０．５ボルトの小さなドレイン電圧がこれのドレインに印加される。このバイア
ス条件下で基準セルは或る量の電流を通す。これは従来の読出動作に極めて類似
のものである。
【０００７】 基準セルがこのバイアス条件下で望ましいプログラムしきい値に達すると、固
定量のドレイン電流が流れていることがわかり、これは実験室での実験によって
判断され得る。換言すると、ドレインにおける電圧がたとえば＋０．５ボルトに
固定され、かつコントロールゲートに印加される（Ｖgs−Ｖt）で規定されるオ
ーバードライブ電圧が１ボルトに設定されると、４．５μＡなどの或る所望のド
レイン電流が得られることになる。しかしながら、テスト設備によって引起され
るばらつきと電源電圧の変化とを考慮に入れると、実際のドレイン電流は４．５
μＡ±１μＡ、すなわち３．５μＡから５．５μＡの範囲内であり得る。
【０００８】 測定された電流が５．５μＡよりも高ければ、別のプログラムパルスを印加し
てしきい値電圧Ｖtを上昇させ、こうしてオーバードライブ電圧を減少させる。
反対に、測定された電流が３．５μＡ未満であれば、これは基準セルが過剰にプ
ログラムされた（たとえばしきい値電圧Ｖtが高すぎる）ことを意味する。従っ
て、基準セルを消去してこれのしきい値電圧Ｖtを低下させる必要がある。この
プログラムパルス、プログラム検証、プログラムパルスのサイクルは、基準セル
が所望のしきい値まで首尾よくプログラムされるまで、何度も繰返される。やが
て基準セルのしきい値電圧のすべてに対して、テスト設備によって外的にトリミ
ングおよび検証が行なわれる。これは多大な時間を必要とし、労働コストを上昇
させる。
【０００９】 さらに、製造プロセス中に電流が所望の範囲内にあるかどうかを精密に測定す
ることは極めて困難である。さらに、プログラムパルスの振幅とこれのパルス幅
とを精密に制御可能にすることは極度に難しい。それにもかかわらずこの発明の
発明者は、製造プロセスを単純にするために、メモリデバイスを含む同じ半導体
集積回路上で同じ機能を実現するやり方を開発した。これは、基準セルトリミン
グ検証回路を設けてプログラム検証動作を基準セル上で実行し、こうして製造プ
ロセス中の全体のテスト時間を減少させることによって達成され、ここで各々の
オンチップのプログラミングパルスが有限ステップによって基準セルのしきい値
電圧を増加させることができると想定する。これに従い、基準セルをプログラム
するために多くのプログラミングパルスが必要となる。この発明の基準セルトリ
ミング検証回路は、以前に製造技術者が得ていたものと同じ程度の正確さをもた
らす。
【００１０】
【発明の開示】
これに従い、この発明の一般的な技術的利点は、従来は不可能であった、フラ
ッシュＥＥＰＲＯＭメモリセルアレイで用いられてプログラム検証動作を基準セ
ル上で実行するための、基準セルトリミング検証回路および方法を提供すること
である。
【００１１】 この発明の技術的利点は、フラッシュＥＥＰＲＯＭメモリセルアレイで用いら
れてプログラム検証動作を基準セル上で実行し、製造プロセス中の全体のテスト
時間を減少させるための、基準セルトリミング検証回路および方法を提供するこ
とである。
【００１２】 この発明の他の技術的利点は、フラッシュＥＥＰＲＯＭメモリセルアレイで用
いられてプログラム検証動作を基準セル上で実行するための基準セルトリミング
検証回路および方法であって、メモリデバイスを含む同じ半導体集積回路上に形
成されたものを提供することである。
【００１３】 この発明のさらに他の技術的利点は、フラッシュＥＥＰＲＯＭメモリセルアレ
イで用いられてプログラム検証動作を基準セル上で実行するための基準セルトリ
ミング検証回路および方法であって、基準電流を発生する基準電流分岐部と、ド
レイン電流を発生するドレイン電流分岐部と、ドレイン電流と基準電流とを比較
するための比較器とを含み、基準セルの所望のしきい値電圧が達せられた場合を
判断するものを提供することである。
【００１４】 この発明の好ましい実施例では、フラッシュＥＥＰＲＯＭメモリセルアレイで
用いられて、プログラム検証動作を基準セル上で実行するための、基準セルトリ
ミング検証回路が提供される。トリミング検証回路は、プログラムされるべき基
準セルの特定のオーバードライブしきい値電圧に対応する基準電流を発生するた
めの基準電流分岐部を含む。ドレイン電流分岐部は基準セルに結合され、これの
コントロールゲートに印加された固定ゲート電圧と、ドレイン電流がその所望の
レベルにあるときにドレインに印加される予め定められたドレイン電圧とで、ド
レイン電流を発生する。高利得増幅器は、ドレイン電流に対応するセンス電圧と
、基準電流に対応する基準電圧とを比較するのに用いられ、センス電圧が基準電
圧未満のときにはロウの論理レベルにあり、センス電圧が基準電圧よりも大きい
ときにはハイの論理レベルにある、出力信号を発生する。比較器がロウの論理レ
ベルを発生するたびにプログラムパルスが基準セルに印加され、比較器がハイの
論理レベルを発生するとプログラムパルスが終了させられる。
【００１５】 この発明のこれらおよびその他の目的および利点は、以下の詳細な説明を添付
の図面とともに読むことでより十分に明らかとなるであろう。
【００１６】
【発明の実施のベストモード】
特定の例を示す図面を詳細に参照して、図１には基準セルトリミング検証回路
１０の概略的な回路図が示され、これはフラッシュＥＥＰＲＯＭメモリセルアレ
イで用いられて基準セル上でプログラム検証動作を実行し、製造プロセス中の全
体のテスト時間を減少させるものであり、この発明の原理に従って構成される。
この発明のトリミング検証回路１０は、基準セルのしきい値電圧Ｖtを正確に定
めるよう働く。これは、プログラムされるべき基準セルの所望のオーバードライ
ブ電圧（Ｖgs−Ｖt）に対応する基準電流源を設定し、基準セルにおけるドレイ
ン電流に対応するセンス電圧を基準電流に対応する基準電圧と比較し、かつ、セ
ンス電圧が基準電圧よりも大きくなると基準セルに対するプログラムパルスを終
了させることにより、達成される。この時点で基準セルのしきい値電圧Ｖtがわ
かる。基準セルトリミング検証回路は、メモリデバイスを含む同じ半導体集積回
路上に形成される。
【００１７】 基準セルトリミング検証回路１０は、トリミングまたはプログラムされるべき
基準セル１２と用いられるように示され、これはドレイン、ソースおよびゲート
を有する浮遊ゲート基準セルトランジスタＱ１により形成される。基準セルトラ
ンジスタＱ１のコントロールゲートはノードＡに接続されて固定ゲート電圧ＶＧ
を受取り、基準セルトランジスタＱ１のドレインはノードＢに接続されて、ドレ
イン電流が所望のレベルにあるときに固定ドレイン電圧ＶＤを受取り、基準セル
トランジスタＱ１のソースは低い方のまたは接地電位ＶＳＳに接続される。トリ
ミング検証回路１０は検証電圧選択回路１２、基準電流分岐部１４、ドレイン電
流分岐部１６、および比較器１８を含む。
【００１８】 検証電圧選択回路１２は、パスゲートトランジスタＱ２と、抵抗器Ｒ１−Ｒ３
により形成された抵抗器分割回路網と、複数の選択トランジスタＱ３−Ｑ５とを
含む。パスゲートトランジスタＱ２のドレインは、およそ＋６．０ボルトである
第１の高い方の電源電位ＶＤＤ１に接続され、パスゲートトランジスタＱ２のソ
ースはノードＣで抵抗器Ｒ１の一方端に接続され、パスゲートトランジスタＱ２
のゲートは入力信号ＶＥＲＩＦＹを受取るように接続される。抵抗器Ｒ２の一方
端はノードＤで抵抗器Ｒ１の他方端に接続される。抵抗器Ｒ３の一方端はノード
Ｅで抵抗器Ｒ２の他方端に接続される。抵抗器Ｒ３の他方端は低い方の電源電位
ＶＳＳに接続される。
【００１９】 第１の選択トランジスタＱ３のドレインはノードＣでパスゲートトランジスタ
Ｑ２のソースに接続され、第１の選択トランジスタＱ３のソースはノードＡで基
準セルトランジスタＱ１のコントロールゲートに接続される。選択トランジスタ
Ｑ３のゲートは選択信号ＶＰ１を受取るように接続される。同様に第２の選択ト
ランジスタＱ４のドレインはノードＤで抵抗器Ｒ１の他方端に接続され、第２の
選択トランジスタＱ４のソースはノードＡで基準セルトランジスタＱ１のコント
ロールゲートに接続される。選択トランジスタＱ４のゲートは選択信号ＶＰ２を
受取るように接続される。さらに第３の選択トランジスタＱ５のドレインはノー
ドＥで抵抗器Ｒ２の他方端に接続され、第３の選択トランジスタＱ５のソースは
ノードＡで基準セルトランジスタＱ１のコントロールゲートに接続される。選択
トランジスタＱ５のゲートは選択信号ＶＰ３を受取るように接続される。選択信
号ＶＰ１、ＶＰ２またはＶＰ３のうちただ１つのみが一度に活性化され、こうし
て、それぞれプログラム−検証、読出、または読出−検証動作モード中に、基準
セルトランジスタＱ１のコントロールゲートに印加されるべき適当な電圧レベル
を選択する。
【００２０】 基準電流分岐部１４は、パスゲートトランジスタＱ６と、抵抗器Ｒ４、Ｒ５で
形成された抵抗器分割回路網とを含む。パスゲートトランジスタＱ６のドレイン
は第２の高い方の電源電位ＶＤＤ２に接続され、パスゲートトランジスタＱ６の
ソースは抵抗器Ｒ４の一方端に接続され、パスゲートトランジスタＱ６のゲート
もまた入力信号ＶＥＲＩＦＹを受取るように接続される。抵抗器Ｒ５の一方端は
ノードＦで抵抗器Ｒ４の他方端に接続され、抵抗器Ｒ５の他方端は低い方の電源
電位ＶＳＳに接続される。基準電流分岐部１４は、ＶＤＤ２／（Ｒ４＋Ｒ５）に
等しい基準電流ＩＲＥＦを設定するのに用いられる。基準電流レベルはトリミン
グされるべき基準セルトランジスタＱ１の所望のオーバードライブ電圧（Ｖgs−
Ｖt）に対応するように選択される。たとえば基準電流レベルは、オーバードラ
イブ電圧（Ｖgs−Ｖt）＝＋１．０ボルトに対応する４．５μＡに等しくなるよ
うに設定される。もしＶgs＝＋５．０Ｖであれば、Ｖt＝＋４．０Ｖであり、も
しＶgs＝＋４．０Ｖであれば、Ｖt＝＋３．０Ｖである。基準電流は、抵抗器Ｒ
５にわたり（ノードＦで）基準電圧Ｖ（ＩＮ１）を生じさせる。
【００２１】 ドレイン電流分岐部１６は、パスゲートトランジスタＱ７と、抵抗器Ｒ６、Ｒ
７および基準セルトランジスタＱ１で形成された抵抗器分割回路網とを含む。パ
スゲートトランジスタＱ７のドレインもまた第２の高い方の電源電位ＶＤＤ２に
接続され、パスゲートトランジスタＱ７のソースは抵抗器Ｒ６の一方端に接続さ
れ、パスゲートトランジスタＱ７のゲートもまた入力信号ＶＥＲＩＦＹを受取る
ように接続される。基準セルトランジスタＱ１は可変抵抗を表わし、これの値は
これのしきい値電圧Ｖtに依存する。抵抗器Ｒ７の一方端はノードＧで抵抗器Ｒ
６の他方端に接続され、抵抗器Ｒ７の他方端は基準セルトランジスタＱ１のドレ
イン／ソース電極を通じて接地電位に接続される。検証動作モード中に入力信号
ＶＥＲＩＦＹが活性化されると、或る量のドレイン電流ＩＤがドレイン電流分岐
部１６を通じて流れる。このドレイン電流ＩＤにより、センス電圧Ｖ（ＩＮ２）
が、抵抗器Ｒ７とトランジスタＱ１のドレイン／ソース電極とにわたり（ノード
Ｇで）発生する。このセンス電圧Ｖ（ＩＮ２）は変化されることになり、トラン
ジスタＱ１の等価抵抗に依存する。
【００２２】 比較器１８は高利得増幅器で形成され、これの反転入力はノードＦで基準電圧
Ｖ（ＩＮ１）を受取るように接続され、高利得増幅器の非反転入力はセンス電圧
Ｖ（ＩＮ２）をノードＧで受取るように接続される。比較器は、センス電圧と基
準電圧との間の電圧差を増幅するのに用いられ、リード線２０上で出力論理信号
ＶＤＯＮＥを発生する。
【００２３】 動作においては、基準セル１２のしきい値電圧Ｖtが所望のレベルにあるとき
、ドレイン電流ＩＤは以前に設定された４．５μＡの基準電流ＩＲＥＦに等しく
なければならない。従って抵抗器Ｒ７の抵抗値は、ドレイン電流ＩＤ＝４．５μ
Ａであれば＋０．５ボルトの電圧が基準セルトランジスタＱ１のドレインすなわ
ちノードＢにあるよう、選択される。この条件下で基準セルのしきい値電圧Ｖt
は所望のレベルにある。抵抗器Ｒ６と抵抗器Ｒ４との値が等しくされるので、ノ
ードＧにおけるセンス電圧Ｖ（ＩＮ２）はノードＦにおける基準電圧Ｖ（ＩＮ１
）と等しくなければならない。一方、基準セルのしきい値電圧Ｖtが所望のレベ
ルよりもわずかに高いまたは低い場合、センス電圧Ｖ（ＩＮ２）は基準電圧Ｖ（
ＩＮ１）からわずかに異なることになる。
【００２４】 基準セル１２が消去された状態（Ｖte~１ボルト）にあり、かつ基準セルをト
リミングして、これが４．５μＡの基準電流に対応する＋５．０ボルトに等しい
しきい値電圧Ｖtpを有するようにするのが望ましい場合を想定する。これに従う
と、選択信号ＶＰ１が活性化されて、第１の電源電位ＶＤＤ１が基準セルトラン
ジスタＱ１のコントロールゲートに達するようにする。入力信号ＶＥＲＩＦＹが
ハイになると、基準電流分岐部１４とドレイン電流分岐部１６とはともに活性化
される。基準セル１２は消去された状態にあるので、これの等価抵抗は低く、こ
れがドレイン電流を基準電流ＩＲＥＦよりも高くする。結果として、センス電圧
Ｖ（ＩＮ２）は基準電圧Ｖ（ＩＮ１）よりも低くなる。こうして、線２０上の比
較器１８の出力信号ＶＤＯＮＥはロウの論理レベルにあることになる。
【００２５】 ロウの論理レベルにある出力信号は、状態機械（図示せず）を活性化してプロ
グラムパルスの発生と基準セルに対する印加とを引起し、これのしきい値電圧レ
ベルを上昇させるために用いられる。なお、プログラムパルスの印加中に入力信
号ＶＥＲＩＦＹはオフとなる。次に入力信号ＶＥＲＩＦＹが再びハイになり、電
圧Ｖ（ＩＮ２）とＶ（ＩＮ１）とが再び比較される。
【００２６】 当業者には、各々のプログラムパルスが、プログラムパルスあたり０．００５
ボルトなどの小さな有限ステップでプログラムされている基準セルのしきい値電
圧を増加させることができると想定されることが、理解されるであろう。この小
さな有限ステップは、基準セルのゲートおよびドレインの電圧レベルを制御し、
プログラムパルスの幅を変化させることによって達成される。この態様で、多く
のプログラムパルスの印加によって、プログラムされるべき基準セルのしきい値
電圧を、小さな増加ステップで、最初の消去しきい値Ｖteから所望のまたはプロ
グラムしきい値レベルＶtpまで上昇させることができる。
【００２７】 従って、このプログラムパルスおよびプログラム検証を印加するサイクルは、
ドレイン電流ＩＤが基準電流ＩＲＥＦよりもわずかに低くなるまで何度も繰返さ
れることになる。こうなった時点で、センス電圧Ｖ（ＩＮ２）は基準電圧Ｖ（Ｉ
Ｎ１）よりもわずかに高くなる。これが比較器１８のリード線２０上の出力信号
をハイの論理レベルにする。このハイの論理信号は、状態機械がこれ以上のプロ
グラムパルスの印加を終了させるようにする。なお、所望のプログラムしきい値
レベルを、選択信号ＶＰ２またはＶＰ３を交互に活性化することにより変化させ
ることができる。結果として、基準セルトランジスタのノードＡにある固定ゲー
ト電圧ＶＧと、これに対応して目標のしきい値電圧とが変化させられる。
【００２８】 以上の詳細な説明より、この発明はフラッシュＥＥＰＲＯＭメモリセルアレイ
において基準セルトランジスタ上でプログラム検証動作を実行するための基準セ
ルトリミング検証回路を提供することが理解されるであろう。基準セルトリミン
グ検証回路は、検証電圧選択回路、基準電流分岐部、ドレイン電流分岐部、およ
び比較器を含む。比較器は、ドレイン電流に対応するセンス電圧と、基準電流に
対応する基準電圧とを比較するのに用いられる。センス電圧が基準電圧よりも低
ければ、そのたびにプログラムパルスが基準セルに印加される。センス電圧が基
準電圧よりも高くなれば、これは所望のしきい値が達せられたことを示している
。
【００２９】 この発明の好ましい実施例と現在考えられるものを例示および説明したが、当
業者には、この発明の真の範囲から逸脱することなく、さまざまな変化および変
形が行なわれ、均等物がこれの要素の代わりとなり得ることが理解されるであろ
う。さらに、多くの変形を行なうことにより、この発明の中心的な範囲から逸脱
することなく、これの教示に対して特定の状況または材料を適合させることがで
きる。従ってこの発明は、この発明の実施のために企図されたベストモードとし
て開示された特定の実施例に限定されず、前掲の特許請求の範囲の範囲内に属す
るすべての実施例を含むことを意図する。
【図面の簡単な説明】
【図１】 この発明のプログラム検証動作を実行するための基準セルトリミ
ング検証回路の概略的な回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パン，フェン アメリカ合衆国、95132 カリフォルニア 州、サン・ノゼ、キャッスルゲート・ドラ イブ、1721 (72)発明者 ビル，コリン・エス アメリカ合衆国、95014 カリフォルニア 州、キューパーティーノ、ローズ・ガーデ ン・レーン、1384 Ｆターム(参考） 2G132 AA09 AB00 AC01 AK07 AK09 AK12 AL09 5B025 AA03 AB01 AC01 AD07 AD16 AE08 AE09 5F038 BG08 DT08 DT12 EZ20 【要約の続き】 れる。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 フラッシュＥＥＰＲＯＭメモリセルアレイにおいて基準セル
    トランジスタ上でプログラム検証動作を実行するための基準セルトリミング検証
    回路であって、前記トリミング回路は、 プログラムされるべき前記基準セルトランジスタの予め定められたオーバード
    ライブ電圧に対応する基準電流を発生するための基準電流分岐手段（１４）と、 プログラムされるべき前記基準セルトランジスタに結合され、これのコントロ
    ールゲートに印加された固定ゲート電圧と、ドレイン電流が所望のレベルにある
    ときにドレインに印加される予め定められたドレイン電圧とで、ドレイン電流を
    発生するための、ドレイン電流分岐手段（１６）と、 前記ドレイン電流に対応するセンス電圧と前記基準電流に対応する基準電圧と
    を比較し、前記センス電圧が前記基準電圧未満のときにロウの論理レベルにあり
    、かつ前記センス電圧が前記基準電圧よりも高いときにハイの論理レベルにある
    、出力信号を発生するための、比較手段（１８）と、 前記比較手段が前記ロウの論理レベルを発生するたびに前記基準トランジスタ
    にプログラムパルスを印加し、かつ、前記比較手段が前記ハイの論理レベルを発
    生するときに前記プログラムパルスを終了させるための、手段とを含む、基準セ
    ルトリミング検証回路。
  2. 【請求項２】 異なる固定ゲート電圧を発生するための検証電圧選択手段（
    １２）をさらに含み、前記異なる固定ゲート電圧は前記基準トランジスタの前記
    コントロールゲートに印加され、こうしてこれを対応する異なるしきい値電圧レ
    ベルへとプログラム検証する、請求項１に記載の基準セルトリミング検証回路。
  3. 【請求項３】 前記検証電圧選択手段は、パスゲートトランジスタ（Ｑ２）
    と、複数の抵抗器（Ｒ１−Ｒ３）で形成された抵抗器分割回路網と、複数の選択
    トランジスタ（Ｑ３−Ｑ５）とを含む、請求項２に記載の基準セルトリミング検
    証回路。
  4. 【請求項４】 前記基準電流分岐手段は、第１のパスゲートトランジスタ（
    Ｑ６）と、第１の抵抗器（Ｒ４）および第２の抵抗器（Ｒ５）で形成された抵抗
    器分割回路網とを含み、前記第１のパスゲートトランジスタのドレイン／ソース
    電極と、前記第１の抵抗器と、前記第２の抵抗器とは、第１の高い方の電源電位
    と低い方の電源電位との間に直列接続されて、ここを流れる前記基準電流を発生
    し、前記第１および第２の抵抗器の接合部は前記基準電圧を発生する、請求項１
    に記載の基準セルトリミング検証回路。
  5. 【請求項５】 前記ドレイン電流分岐手段は、第２のパスゲートトランジス
    タ（Ｑ７）と、第３および第４の抵抗器（Ｒ６、Ｒ７）ならびに前記基準トラン
    ジスタで形成された抵抗器分割回路網とを含み、前記第２のパスゲートトランジ
    スタのドレイン／ソース電極と、前記第３および第４の抵抗器と、前記基準トラ
    ンジスタのドレイン／ソース電極とは、前記第１の高い方の電源電位と前記低い
    方の電源電位との間に直列接続されて、ここを流れる前記ドレイン電流を発生し
    、前記第３および第４の抵抗器の接合部は前記センス電圧を発生する、請求項４
    に記載の基準セルトリミング検証回路。
  6. 【請求項６】 前記比較手段は高利得増幅器（１８）を含み、前記高利得増
    幅器の反転入力は前記基準電圧を受取るように接続され、前記高利得増幅器の非
    反転入力は前記センス電圧を受取るように接続され、前記比較手段はさらに前記
    出力信号を与えるための出力を含む、請求項５に記載の基準セルトリミング検証
    回路。
  7. 【請求項７】 請求項１に記載の、フラッシュＥＥＰＲＯＭメモリセルアレ
    イにおいて基準セルトランジスタ上でプログラム検証動作を実行するための基準
    セルトリミング検証方法。
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