KR20030014367A - 자동 기준셀 트리밍 검증 - Google Patents
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Abstract
기준 트리밍 검증 회로와 방법은 플래시 EEPROM 메모리 셀들의 어레이에서의 기준셀 트랜지스터에서 프로그램 검증 동작을 수행하기 위해 제공된다. 기준 전류 브랜치(14)는 소정의 오버드라이브 전압에 대응하는 기준 전류를 발생시키는데 이용된다. 드레인 전류 브랜치(16)는 프로그램될 기준셀 트랜지스터와 연결되고 고정 게이트 전압 및 드레인 전류가 원하는 레벨에 있을 때 드레인에 인가된 소정의 드레인 전압에서 드레인 전류를 발생시킨다. 비교기(18)는 드레인 전류에 대응하는 감지 전압과 기준 전류에 대응하는 기준 전압을 비교하는데 이용된다. 상기 비교기는 상기 감지 전압이 상기 기준 전압보다 작을 때 낮은 로직 레벨에 있고 상기 감지 전압이 기준 전압보다 더 클 때 높은 로직 레벨에 있는 출력 신호를 발생시킨다. 프로그램 펄스는 상기 비교기가 낮은 로직 레벨을 발생시킬 때마다 상기 기준 트랜지스터에 인가되고, 상기 비교기가 높은 로직 레벨을 발생시킬 때 상기 프로그램 펄스를 종료한다.
Description
일반적으로 이 기술분야에 잘 공지된 바와 같이, 전하의 저장을 위해 플로팅 게이트를 이용하는 전기적 프로그램 및 소거 가능 메모리 어레이 디바이스들(Flash EPROMs/EEPROMS)이 최근 몇 년에 등장하였다. 통상적인 EEPROM 메모리 디바이스에서, 다수의 단일-트랜지스터 메모리 셀들은 반도체 기판에 형성될 수 있는데, 각각의 셀은 P-타입 도통성 기판, 상기 기판내에 일체로 형성된 N-타입 도통성 소스 영역 및 상기 기판내에 역시 일체로 형성된 N-타입 도통성 드레인 영역으로 구성되어 있다. 플로팅 게이트는 박막 절연층에 의해 상기 기판으로부터 분리된다. 제 2 절연층은 상기 플로팅 게이트로부터 제어 게이트를 분리시킨다. 상기 기판에 있는 P-타입 채널 영역은 소스와 드레인 영역을 분리시킨다.
EEPROM 셀을 프로그램하기 위해서, 드레인 영역과 제어 게이트는 소스 영역에 인가되는 전위보다 높은 소정의 전위로 끌어올려진다. 예를 들어, 드레인 영역에는 약 +5.0V의 전압이 인가되고, 제어 게이트에는 약 +8.5V 의 전압이 인가된다. 이 전압들은 박막 절연층을 지나 플로팅 게이트내로 가속되는 열전자들(hot electrons)을 생성한다. 이 열전자 주입은 약 2 내지 4 V 만큼 디바이스의 임계 (threshold) 전압을 증가시키는 결과를 가져온다.
EEPROM 셀을 소거하기 위해서, 비교적 높은 양전위(예를 들어, +5.0V)가 소스 영역에 인가된다. 제어 게이트에는 -8.5V의 음의 전압이 인가되고, 드레인 영역은 플로팅되게 된다. 강한 전계가 플로팅 게이트와 소스 영역 사이에 전개되고, 음전하들이 파울러-노르헤임 터널링(Fowler-Norheim tunneling)에 의해 플로팅 게이트로부터 추출되어 소스 영역으로 인가된다.
EEPROM 셀이 프로그램되었는지 여부를 판단하기 위해서, 읽기 전류의 크기가 측정된다. 전형적으로, 읽기 동작 모드에서, 소스 영역에는 접지 전위가 걸리고 제어 게이트에는 약 +4.2V의 전위가 걸린다. 드레인 영역에는 1 내지 2 V 사이의 전위가 걸린다. 이러한 상태하에서, 프로그램되지 않거나 소거되지 않은 셀(로직 "1"을 저장함)은 소정량의 전류를 도통시킬 것이다. 반면, 프로그램된 셀(로직 "0"을 저장함)은 훨씬 적은 전류의 흐름을 가질 것이다.
또한, 플래시 EEPROM 메모리 셀들의 어레이에서 프로그램, 소거 및 읽기 동작들의 수행과 관련하여, 소거된 상태로부터 읽기, 소거 검증 및 프로그램 검증 동작 모드들을 위한 원하는 레벨까지 기준셀의 임계 전압을 트리밍(프로그램) 및 검증하는 작업이 요구된다. 이와 같은 기준셀 트리밍 및 검증의 과정은 매우 어렵고시간 소모적이며, 플래시 메모리 디바이스들의 제조 공정 동안 생산 기술자들에 의해 수행된다. 처음에, 기준셀은 소거되고 그리고 나서 트리밍 및 검증된다. 우선, 제어된 펄스폭과 전압 진폭을 갖는 고전압 펄스들이 소스에 인가된 전위보다 높은 기준셀의 제어 게이트와 드레인에 인가된다. 이 펄스들은 기준셀의 플로팅 게이트내로 전하들을 부가하도록 인가된다. 이후, 기준셀의 임계 전압(Vt)을 검증하기 위해 테스트 동작 모드가 수행된다. 이 테스트 동작 모드에서, 고정 게이트 전압이 기준셀에 인가되고, +0.5V의 작은 드레인 전압이 드레인에 인가된다. 이러한 바이어스 조건하에서, 기준셀은 일정 양의 전류를 도통시킬 것이다. 이것은 통상적인 읽기 동작과 매우 유사하다.
만약 이러한 바이어스 조건하에서 기준셀이 원하는 프로그램 임계 전압에 도달했다면, 실험에 의해 결정될 수 있는 고정된 양의 드레인 전류가 흐름을 알 수 있을 것이다. 다시 말하면, 드레인에서 전압이 예를 들어, +0.5V 에서 고정되고, 제어 게이트에 인가된 ( Vgs- Vt) 에 의해 정의된 오버드라이브(overdrive) 전압이 1V 로 설정된다면, 어떤 원하는 드레인 전류는 4.5 μA 로 얻어져야 한다. 그러나, 테스트 설비에 의해 발생된 변형들 및 전원 공급 전압에서의 변화들을 고려할 때, 실제 드레인 전류는 4.5 μA, 1 μA 또는 3.5 μA 내지 5.5 μA 의 범위 사이일 수 있다.
만약 측정 전류가 5.5 μA 보다 더 높다면, 오버드라이브 전압을 줄이기 위해 임계 전압(Vt)을 높이도록 다른 프로그램 펄스가 인가될 것이다. 다른 한편으로,만약 측정 전류가 3.5 μA 보다 작다면, 이것은 기준셀이 오버프로그램되었음(예를 들어, 임계 전압(Vt)이 너무 높음)을 의미한다. 그러므로, 기준셀은 그것의 임계 전압(Vt)을 낮추기 위해서 소거되어야 한다. 프로그램 펄스, 프로그램 검증의 이러한 순환은 기준셀이 원하는 임계 전압으로 성공적으로 프로그램될 때까지 계속 반복된다. 최근, 기준셀들의 모든 임계 전압들은 테스트 설비를 사용하여 외부적으로 트리밍 및 검증되고 있다. 이것은 많은 시간이 필요하고 노동 비용을 증가시킨다.
더구나, 생산 공정 동안 전류가 원하는 범위내에 있도록 정확하게 측정하는 것은 매우 어렵다. 또한, 프로그램의 펄스폭 뿐만 아니라 그의 진폭을 정확하게 제어할 수 있도록 하는 것은 매우 힘들다. 그럼에도 불구하고, 생산 공정을 간단하게 하기 위해서, 본 발명의 발명자는 메모리 디바이스를 포함하는 동일한 반도체 집적 회로에 동일한 기능을 구현하는 방법을 개발하였다. 이것은 각 온-칩(on-chip) 프로그래밍 펄스가 기준셀의 임계 전압을 유한 간격(finite step)으로 증분시킬 수 있다는 가정에서, 생산 공정 동안 전체 테스트 시간을 줄이도록 기준셀에서 프로그램 검증 동작을 수행하는 기준셀 트리밍 검증 회로를 제공함으로써 달성된다. 그러므로, 기준셀을 프로그램하기 위해서는, 많은 프로그램 펄스들이 요구될 것이다. 본 발명의 기준셀 트리밍 검증 회로는 생산 기술자들에 의해 이전에 획득된 것과 동일한 정확도를 제공한다.
본 발명은 일반적으로 플래시 전기적 소거 및 프로그램 가능 읽기 전용 메모리(Flash EEPROM) 셀들의 어레이와 같은 플로팅(floating) 게이트 메모리 디바이스들에 관한 것이다. 특히, 생산 공정 동안 전체 테스트 시간을 줄이도록 기준셀에서 프로그램 검증 동작을 수행하는, 플래시 EEPROM 메모리 셀들의 어레이에서 이용하기 위한 기준셀 트리밍 검증 회로와 방법에 관한 것이다.
본 발명의 상기 및 다른 목적들 및 장점들은 본 발명의 프로그램 검증 동작을 실행하기 위한 기준셀 트리밍 검증 회로의 개략적인 회로도가 도시되어 있는 도 1 과 관련한 하기의 상세한 설명으로부터 훨씬 더 명확해질 것이다.
따라서, 본 발명의 전체적인 목적은 전형적으로 이용할 수 없었던 기준셀에프로그램 검증 동작을 수행하는, 플래시 EEPROM 메모리 셀들의 어레이에서 이용을 위한 기준셀 트리밍 검증 회로와 방법을 제공하는 것이다.
본 발명의 한 기술적 장점은 생산 공정 동안 전체 테스트 시간을 줄이도록 기준셀에서 프로그램 검증 동작을 수행하는, 플래시 EEPROM 메모리 셀들의 어레이에서 이용하기 위한 기준셀 트리밍 검증 회로와 방법을 제공하는 것이다.
본 발명의 또다른 기술적 장점은 메모리 디바이스를 포함하는 동일한 반도체 집적 회로상에 형성된 기준셀에서 프로그램 검증 동작을 수행하는, 플래시 EEPROM 메모리 셀들의 어레이에서 이용하기 위한 기준셀 트리밍 검증 회로와 방법을 제공하는 것이다.
본 발명의 역시 또다른 기술적 장점은 기준 전류를 발생시키기 위한 기준 전류 브랜치(branch), 드레인 전류를 발생시키기 위한 드레인 전류 브랜치 및 기준셀의 원하는 임계 전압에 도달했을 때를 결정하기 위하여 드레인 전류와 기준 전류를 비교하는 비교기를 포함하는 기준셀에서 프로그램 검증 동작을 수행하는, 플래시 EEPROM 메모리 셀들의 어레이에서 이용하기 위한 기준셀 트리밍 검증 회로와 방법을 제공하는 것이다.
본 발명의 바람직한 실시예에서, 기준셀에서 프로그램 검증 동작을 수행하는, 플래시 EEPROM 메모리 셀들에서 이용하기 위한 기준셀 트리밍 검증 회로가 제공된다. 트리밍 검증 회로는 프로그램되도록 기준셀의 특정 오버드라이브 임계 전압에 대응하는 기준 전류를 발생시키기 위한 기준 전류 브랜치를 포함한다. 드레인 전류 브랜치는 제어 게이트에 인가된 고정된 게이트 전압에서, 그리고 드레인 전류가 원하는 레벨에 있을 때 드레인에 인가된 소정의 드레인 전압에서 드레인 전류를 발생시키도록 기준셀과 연결된다. 고이득 증폭기는 드레인 전류와 대응하는 감지된 전압과 기준 전류와 대응하는 기준 전압을 서로 비교하기 위해 이용되고, 감지된 전압이 기준 전압보다 더 작을 때는 낮은 로직 레벨에 있고 그리고 감지된 전압이 기준 전압보다 더 클 때는 높은 로직 레벨에 있는 출력 신호를 발생시킨다. 비교기가 낮은 로직 레벨을 발생시킬 때마다 프로그램 펄스가 기준셀에 인가되며, 비교기가 높은 로직 레벨을 발생시킬 때 프로그램 펄스의 인가는 종료된다.
생산 공정 동안 전체 테스트 시간을 줄이도록 기준셀에 프로그램 검증 동작을 수행하는, 플래시 EEPROM 메모리 셀들의 어레이에서 이용하기 위한 기준셀 트리밍 검증 회로(10)의 개략적인 회로도가 첨부 도면 1 에 도시되어 있다. 본 발명의 트리밍 검증 회로(10)는 기준셀의 임계 전압(Vt)을 정확하게 결정하도록 제공된다. 이것은 원하는 오버드라이브 전압(Vgs- Vt) 에 대응하는 기준 전류 소스를 프로그램될 기준셀로 설정하고, 기준 전류에 대응하는 기준 전압과 기준셀에서 드레인 전류에 대응하는 감지된 전압을 서로 비교하고, 그리고 감지된 전압이 기준 전압보다더 크게 될 때 기준셀로의 프로그램 펄스의 인가를 종료함으로써 이루어진다. 이 때, 기준셀의 임계 전압(Vt)을 알 수 있게 된다. 기준셀 트리밍 검증 회로는 메모리 디바이스를 포함하는 동일한 반도체 집적 회로상에 형성된다.
기준셀 트리밍 검증 회로(10)는 트리밍되거나 프로그램될 기준셀(12)과 이용을 위해 도시되고, 이는 드레인, 소스 및 게이트를 갖는 플로팅 게이트 기준셀 트랜지스터(Q1)에 의해 형성된다. 기준셀 트랜지스터(Q1)의 제어 게이트는 고정된 게이트 전압(VG)을 받도록 노드(A)에 연결되고, 그의 드레인은 드레인 전류가 원하는 레벨에 있을 때 고정된 드레인 전압(VD)을 받도록 노드(B)에 연결되며, 그의 소오스는 더 낮은 전위 혹은 접지 전위(VSS)에 연결된다. 트리밍 검증 회로(10)는 검증 전압 선택 회로(12), 기준 전류 브랜치(14), 드레인 전류 브랜치(16) 및 비교기(18)를 포함한다.
검증 전압 선택 회로(12)는 통과 게이트(pass gate) 트랜지스터(Q2), 저항들(R1-R3)에 의해 형성된 저항-분배기망 및 다수의 선택 트랜지스터들(Q3-Q5)을 포함한다. 통과 게이트 트랜지스터(Q2)의 드레인은 제 1 상위 전원 전위(VDD1)(약 +6.0V)에 연결되고, 그의 소오스는 노드(C)에서 저항(R1)의 일단에 연결되고, 그의 게이트는 입력 신호(VERIFY)를 받도록 연결된다. 저항(R2)의 일단은 노드(D)에서 저항(R1)의 타단에 연결된다. 저항(R3)의 일단은 노드(E)에서 저항(R2)의 타단에 연결된다. 저항(R3)의 타단은 하위 전원 전위(VSS)에 연결된다.
제 1 선택 트랜지스터(Q3)의 드레인은 노드(C)에서 통과 게이트 트랜지스터(Q2)의 소오스에 연결되고, 그의 소오스는 노드(A)에서 기준셀 트랜지스터(Q1)의 제어 게이트에 연결된다. 선택 트랜지스터(Q3)의 게이트는 선택 신호(VP1)를 받도록 연결된다. 유사하게, 제 2 선택 트랜지스터(Q4)의 드레인은 노드(D)에서 저항(R1)의 타단에 연결되고, 그의 소오스는 노드(A)에서 기준셀 트랜지스터(Q1)의 제어 게이트에 연결된다. 선택 트랜지스터(Q4)의 게이트는 선택 신호(VP2)를 받도록 연결된다. 또한, 제 3 선택 트랜지스터(Q5)의 드레인은 노드(E)에서 저항(R2)의 타단에 연결되고, 그의 소오스는 노드(A)에서 기준셀 트랜지스터(Q1)의 제어 게이트에 연결된다. 선택 트랜지스터(Q5)의 게이트는 선택 신호(VP3)를 받도록 연결된다. 선택 신호들(VP1, VP2 또는 VP3) 중 오직 하나만이 각각의 프로그램-검증, 읽기 또는 읽기-검증 동작 모드들 동안 기준셀 트랜지스터(Q1)의 제어 게이트에 인가될 적절한 전압 레벨을 선택하도록 한번에 활성화될 것이다.
기준 전류 브랜치(14)는 통과 게이트 트랜지스터(Q6)와 그리고 저항들(R4, R5)에 의해 형성된 저항-분배기망을 포함한다. 통과 게이트 트랜지스터(Q6)의 드레인은 제 2 상위 전원 전위(VDD2)에 연결되고, 그의 소오스는 저항(R4)의 일단에 연결되며, 그의 게이트는 입력 신호(VERIFY)를 받도록 연결된다. 저항(R5)은 노드(F)에서 그 일단이 저항(R4)의 타단에 연결되고, 타단은 하위 전원 전위(VSS)에 연결된다. 기준 전류 브랜치(14)는 VDD2 /(R4 + R5)와 동일한 기준 전류(IREF)를 설정하는데 이용된다. 이 기준 전류 레벨은 트리밍될 기준셀 트랜지스터(Q1)의 원하는 오버드라이브 전압(Vgs- Vt)에 대응하도록 선택된다. 예를 들어, 기준 전류 레벨은오버드라이브 전압(Vgs- Vt) = +1.0V 에 대응하는 4.5 μA 와 같게 설정된다. 만약 Vgs= +5.0V 이면, Vt= +4.0 이고, 만약 Vgs= +4.0V 이면, Vt= +3.0 이다. 이 기준 전류는 (노드(F)에서) 기준 전압(V(IN1))이 저항(R5) 양단에 전개되도록 할 것이다.
드레인 전류 브랜치(16)는 통과 게이트 트랜지스터(Q7)와 그리고 저항들(R6, R7)과 기준셀 트랜지스터(Q1)에 의해 형성된 저항-분배기망을 포함한다. 통과 게이트 트랜지스터(Q7)의 드레인은 제 2 상위 전원 전위(VDD2)에 연결되고, 그의 소오스는 저항(R6)의 일단에 연결되며, 그의 게이트는 입력 신호(VERIFY)를 받도록 연결된다. 기준셀 트랜지스터(Q1)는 가변 저항을 나타내고, 그것의 값은 임계 전압(Vt)에 따라 정해진다. 저항(R7)의 일단은 노드(G)에서 저항(R6)의 타단에 연결되고, 저항(R7)의 타단은 기준 셀 트랜지스터(Q1)의 드레인/소오스 전극들을 통해 접지 전위에 연결된다. 입력 신호(VERIFY)가 검증 동작 모드 동안 활성화될 때, 임의 양의 드레인 전류(ID)가 드레인 전류 브랜치(16)를 통해서 흐른다. 이 드레인 전류(ID)는 저항(R7)과 (노드(G)에서) 트랜지스터(Q1)의 드레인/소스 전극들 양단에 감지 전압(V(IN2))이 전개되도록 할 것이다. 이 감지 전압(V(IN2))은 변할 것이고 트랜지스터(Q1)의 등가 저항에 따라 정해진다.
비교기(18)는 반전 입력이 노드(F)에서 기준 전압(V(IN1))에 그리고 비반전 입력이 노드(G)에서 감지 전압(V(IN2))에 연결된 고이득 증폭기에 의해 형성된다. 비교기는 감지 전압과 기준 전압 사이에 전압차를 증폭하는데 이용되고 리드선(20)에 출력 로직 신호(VDONE)를 발생시킬 것이다.
동작시, 기준셀(12)의 임계 전압(Vt)이 원하는 레벨에 있을 때, 드레인 전류(ID)는 이전에 설정되었던 4.5 μA 의 기준 전류(IREF)와 같아야 한다. 따라서, 저항(R7)에 대한 저항치는 드레인 전류(ID) = 4.5 μA 일 때 기준셀 트랜지스터(Q1)의 드레인 또는 노드(B)에 +0.5V 의 전압이 놓이도록 선택된다. 이 상태에서, 기준셀의 임계 전압(Vt)은 원하는 레벨에 놓일 것이다. 저항들(R6과 R4)의 값이 같아져야 하기 때문에, 이후 노드(G)에서 감지된 전압(V(IN2))은 노드(F)에서 기준 전압(V(IN1))과 같아야 한다. 반면, 만약 기준셀의 임계 전압( Vt)이 원하는 레벨보다 약간 더 높거나 낮다면, 감지된 전압(V(IN2))은 기준 전압(V(IN1))과 약간 차이가 있게 될 것이다.
기준셀(12)이 소거된 상태(Vte ~1V)에 있는 경우를 가정해보면, 임계 전압( Vtp)이 4.5 μA 의 기준 전류에 대응하는 +5.0V 를 갖도록 기준셀을 트리밍하는 것이 좋다. 따라서, 선택 신호(VP1)는 활성화되어 제 1 전원 전위(VDD1)가 기준 셀 트랜지스터(Q1)의 제어 게이트에 도달하게 할 것이다. 입력 신호(VERIFY)가 커질 때, 기준 전류 브랜치(14)와 드레인 전류 브랜치(16)는 둘다 활성화될 것이다. 기준셀(12)이 소거 상태에 있기 때문에, 그것의 등가 저항은 드레인 전류가 기준 전류(IREF)보다 더 크게 되도록 작아질 것이다. 결과로서, 감지 전압(V(IN2))은 기준 전압(V(IN1))보다 더 작아질 것이다. 그러므로, 리드선(20)에서 비교기(18)의 출력신호(VDONE)는 낮은 로직 레벨에 있을 것이다.
낮은 로직 레벨에 있는 출력 신호는 상태 머신(미도시)을 활성화시키는데 이용되어, 따라서 프로그램 펄스를 발생시켜서 이를 기준셀에 인가시킴으로써 임계 전압 레벨을 올리게 된다. 입력 신호(VERIFY)는 프로그램 펄스의 인가 동안 턴오프됨을 이해해야 한다. 이후, 입력 신호(VERIFY)는 다시 높아질 것이고 전압들 (V(IN2), V(IN1))이 다시 비교될 것이다.
이 기술분야의 당업자이면, 각각의 프로그램 펄스가 프로그램될 기준셀의 임계 전압을 프로그램 펄스 당 0.005V 와 같이 작은 유한 간격으로 증분시킬 수 있음을 이해해야만 할 것이다. 이 작은 유한 간격은 기준셀의 게이트와 드레인에서 전압 레벨들을 제어함으로써, 그리고 프로그램 펄스의 폭을 변화시킴으로써 이루어진다. 이런 방식으로, 많은 프로그램 펄스들의 인가에 의해, 프로그램될 기준셀의 임계 레벨은 초기 소거된 임계치(Vte)로부터 원하는 또는 프로그램 임계 전압(Vtp)까지 작은 증분 간격들로 증분시킬 수 있다.
그러므로, 프로그램 펄스 및 프로그램 검증을 인가하는 이러한 순환은 드레인 전류(ID)가 기준 전류(IREF)보다 약간 더 작을 때까지 여러번 반복될 것이다. 이러한 점에서, 감지 전압(V(IN2))은 기준 전압(V(IN1))보다 약간 더 높아질 것이다. 이것은 비교기(18)의 리드선(20)에서의 출력 신호가 높은 로직 레벨로 되도록 할 것이다. 이러한 높은 로직 신호는 상태 머신이 추가의 프로그램 펄스들의 인가를 종료시킬 것이다. 원하는 프로그램 임계 레벨은 대안적으로 선택 신호(VP2 또는VP3)를 활성화시킴으로써 변화될 수 있다. 결과로서, 기준셀 트랜지스터의 노드(A)에서 고정 게이트 전압(VG)은 변할 것이고 이에 대응하여 목표의 임계 전압이 될 것이다.
앞서 말한 상세한 설명으로부터, 본 발명은 플래시 EEPROM 메모리 셀들의 어레이에서의 기준셀 트랜지스터에서 프로그램 검증 동작을 수행하는 기준셀 트리밍 검증 회로를 제공한다는 것을 알 수 있다. 기준셀 트리밍 검증 회로는 검증 전압 선택 회로, 기준 전류 브랜치, 드레인 전류 브랜치 및 비교기를 포함한다. 비교기는 드레인 전류에 대응하는 감지 전압과 기준 전류에 대응하는 기준 전압을 비교하는데 이용된다. 프로그램 펄스는 감지 전압이 기준 전압보다 더 낮을 때마다 기준셀에 인가된다. 감지 전압이 기준 전압보다 더 높을 때, 이것은 원하는 임계치에 도달되었음을 나타낸다.
현재 본 발명의 최적 실시예로 여겨지는 것을 근거로 본 발명을 예시하고 설명하였지만, 다양한 변형들과 수정들이 만들어질 수 있고, 본 발명의 실제 범위에서 벗어나지 않은 채 구성요소들이 이들의 등가물로 대체될 수 있다는 것을 이 기술분야의 당업자들은 이해해야 한다. 또한, 본 발명의 중심적인 범위에서 벗어나지 않은 채 특정 상황 또는 요소들을 본 발명의 가르침들에 적합하도록 많은 수정들이 가해질 수 있다. 따라서, 본 발명은 본 발명을 실행하기 위해 고려된 최상의 실시예로서 개시된 특정 실시예에 한정되는 것이 아니라 첨부된 청구항들의 범위내에 드는 모든 실시예들을 포함한다.
Claims (7)
- 플래시 EEPROM 메모리 셀들의 어레이에 있어서 기준셀 트랜지스터에서 프로그램 검증 동작을 수행하는 기준셀 트리밍 검증 회로로서,프로그램될 기준셀 트랜지스터의 소정의 오버드라이브 전압에 대응하는 기준 전류를 발생시키는 기준 전류 브랜치 수단(14)과;상기 프로그램될 기준셀 트랜지스터와 연결되며, 드레인 전류가 원하는 레벨에 있을 때 제어 게이트에 인가되는 고정 게이트 전압 및 그의 드레인에 인가된 소정의 드레인 전압에서 드레인 전류를 발생시키는 드레인 전류 브랜치 수단(16)과;상기 드레인 전류에 대응하는 감지 전압과 상기 기준 전류에 대응하는 기준 전압을 서로 비교하고, 상기 감지 전압이 상기 기준 전압보다 더 작을 때는 낮은 로직 레벨에 있고 상기 감지 전압이 상기 기준 전압보다 더 높을 때는 높은 로직 레벨에 있는 출력 신호를 발생시키는 비교 수단(18)과; 그리고상기 비교 수단이 낮은 로직 레벨을 발생시킬 때마다 프로그램 펄스를 상기 기준 트랜지스터에 인가하고, 상기 비교 수단이 높은 로직 레벨을 발생시킬 때 상기 프로그램 펄스의 인가를 종료시키는 수단을 포함하는 것을 특징으로 하는 기준셀 트리밍 검증 회로.
- 제 1 항에 있어서,프로그램을 위한 기준 트랜지스터의 제어 게이트들에 인가되는 서로 다른 고정 게이트 전압들을 발생시키고, 그것을 대응하는 다른 임계 전압 레벨로 검증하는 검증 전압 선택 수단(12)을 더 포함하는 것을 특징으로 하는 기준셀 트리밍 검증 회로.
- 제 2 항에 있어서,상기 검증 전압 선택 수단은 통과 게이트 트랜지스터(Q2), 다수의 저항들(R1 - R3)에 의해 형성된 저항-분배기망 및 다수의 선택 트랜지스터들(Q3 - Q5)을 포함하는 것을 특징으로 하는 기준셀 트리밍 검증 회로.
- 제 1 항에 있어서,상기 기준 전류 브랜치 수단은 제 1 통과 게이트 트랜지스터(Q6)과 그리고 제 1 저항(R4)과 제 2 저항(R5)으로 형성된 저항-분배기망을 포함하고, 상기 제 1 통과 게이트 트랜지스터의 드레인/소스 전극, 상기 제 1 저항 및 상기 제 2 저항은 그들을 통해 흐르는 상기 기준 전류를 발생시키도록 제 1 상위 전원 공급 전위와 하위 전원 공급 전위 사이에서 직렬로 연결되며, 상기 제 1 및 제 2 저항의 접점은 상기 기준 전압을 발생시키는 것을 특징으로 하는 기준셀 트리밍 검증 회로.
- 제 4 항에 있어서,상기 드레인 전류 브랜치 수단은 제 2 통과 게이트 트랜지스터(Q7) 및 제 3 과 제 4 저항들(R6, R7)로 형성된 저항-분배기망 및 상기 기준 트랜지스터를 포함하고, 상기 제 2 통과 게이트 트랜지스터의 드레인/소오스 전극들, 제 3 및 제 4 저항들 및 상기 기준 트랜지스터의 드레인/소오스 전극들은 그들을 통해 흐르는 상기 드레인 전류를 발생시키도록 제 1 상위 전원 공급 전위와 하위 전원 공급 전위 사이에서 직렬로 연결되며, 상기 제 3 및 제 4 저항의 접점은 상기 감지 전압을 발생시키는 것을 특징으로 하는 기준셀 트리밍 검증 회로.
- 제 5 항에 있어서,상기 비교 수단은 반전 입력은 상기 기준 전압을 받도록 연결되고, 비반전 입력은 상기 감지 전압을 받도록 연결되며, 출력은 상기 출력 신호를 제공하는 고이득 증폭기(18)를 포함하는 것을 특징으로 하는 기준셀 트리밍 검증 회로.
- 제 1 항의 기준셀 트리밍 검증 회로에서, 플래시 EEPROM 메모리 셀들의 어레이에 있어서 기준셀 트랜지스터에서 프로그램 검증 동작을 수행하는 기준셀 트리밍 검증 방법.
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