JP2003518733A - プレーナハイブリッドダイオード整流器ブリッジ - Google Patents

プレーナハイブリッドダイオード整流器ブリッジ

Info

Publication number
JP2003518733A
JP2003518733A JP2001535231A JP2001535231A JP2003518733A JP 2003518733 A JP2003518733 A JP 2003518733A JP 2001535231 A JP2001535231 A JP 2001535231A JP 2001535231 A JP2001535231 A JP 2001535231A JP 2003518733 A JP2003518733 A JP 2003518733A
Authority
JP
Japan
Prior art keywords
pads
semiconductor
electrically
mounting
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001535231A
Other languages
English (en)
Other versions
JP2003518733A5 (ja
JP4975925B2 (ja
Inventor
ギュイヨ，マリー
Original Assignee
ゼネラル セミコンダクター，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ゼネラル セミコンダクター，インク． filed Critical ゼネラル セミコンダクター，インク．
Publication of JP2003518733A publication Critical patent/JP2003518733A/ja
Publication of JP2003518733A5 publication Critical patent/JP2003518733A5/ja
Application granted granted Critical
Publication of JP4975925B2 publication Critical patent/JP4975925B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Rectifiers (AREA)
  • Combinations Of Printed Boards (AREA)
  • Led Device Packages (AREA)

Abstract

(57)【要約】 ハイブリッド半導体デバイスは各々上面と底面を有する４つの実質的に同一の半導体ダイオードチップを有する。各半導体ダイオードチップはそれぞれのマウンティングパッドにマウントされ、全てのマウンティングパッドは共通平面内に位置し、組立てを容易にするために、４つのチップは上部から底部への同一方向で、例えば底部を下にしてマウントされ、マウンティングパッドに電気的に接続される。一実施の形態では、デバイスの端子及びチップのマウンティングパッドは単一（「構成要素」）リードフレームのリードと一体であり、またチップの電気的相互コネクタは、リードフレームにチップをマウントした後、ワークピースに取り付けられる接合ワイヤ又は打抜き金属ジャンパからなる。金属ジャンパは、構成要素リードフレームと共に使用した別個の「ジャンパ」リードフレームに設けることができ、あるいは、ジャンパは、単一構成要素リードフレームのリードの部分からなっていてもよい。プリント回路板による実施の形態も開示される。

Description

【発明の詳細な説明】
【０００１】 背景技術 本発明は、ハイブリッド半導体デバイスに関し、特に、相互接続された多数の
半導体チップを有する半導体デバイスを自動的に製造する方法に関する。
【０００２】 本発明は、これに限定されるものではないが、相互接続された４つの半導体整
流チップと、ブリッジ整流器を電気回路に接続するための４つの端子とを備えた
二相（全波）のブリッジ整流器の製造に利用される。このようなブリッジ整流器
は、大量に使用され、それらの製造のために高度に自動化したプロセスが開発さ
れてきた。
【０００３】 １つのプロセス、例えばダブリュフーベル（Ｗ．Ｈｅｕｖｅｌ）の米国特許第
５，４８４，０９７号に開示されたプロセスでは、２つの半導体チップは、２つ
のリードフレームの各々の離間した２つの支持プレートにマウントされ、２つの
リードフレームは、重ねて配置され、２つの２チップ積層体が構成される。一方
の積層体においては、チップはアノードとアノードで積層され、他方の積層体に
おいては、チップはカソードとカソードで積層されている。２つのリードフレー
ムは、チップ積層体上に位置した第３のリードフレームと共に、４つのチップと
デバイスの４つの端子間の必要な相互接続を行う。開示されたプロセスでは、単
一ブリッジ整流器が得られる。実際に、各々３リードフレームのワークピースに
おける多数の離間したデバイス位置において１つずつ多数のデバイスが同時に（
バッチ）製造される。このプロセスは、参照することによって本願に組み込まれ
る。
【０００４】 このプロセスは、比較的多くの数（３つ）の別個のリードフレームが用いられ
、注意深く部品を？記録する必要があり、また、それぞれの支持プレートに個々
のチップをマウントするプロセスにおいて、各ブリッジ整流器の１対のチップを
他方の１対のチップに対して反転しなければいけない点を除いて、極めて満足で
きるものである。全てのチップは、同一であり、典型的には単一半導体ウェーハ
の一部として同時に同一に製造される。最終のチップ製造工程では、ウェーハは
個々のチップに切断され、これらのチップは、完全に分離されているが、例えば
プラスチックシートに軽く付着して平面状のチップアレイの形態のままである。
チップをリードフレームにマウントする際に、各ブリッジ整流器の２つのチップ
は、チップアレイから持ち上げられ、そして、各リードフレームのそれぞれの支
持プレートに直接搬送され、その支持プレート上に配置される。しかし、各ブリ
ッジ整流器の他の２つのチップはチップアレイから外され、上下逆にしてから他
の２つの支持プレートに搬送され、それらの支持プレート上に配置されなければ
ならない。
【０００５】 半導体チップを自動的に反転するための一般的に満足できる技術は多くあるが
、特別のプロセスが一方の対のチップに対しては必要であり、他方の対のチップ
に対して必要でないという事実は、必然的に、効率が幾分損なわれ、かつ部品破
損のために製品が幾分損なわれることを意味している。本発明は、１対のチップ
を他の１対のチップに対して反転する必要を省き、そして実際に、１対のリード
積層体を形成することを省く。また、好ましくは、ただ１つのチップマウンティ
ング基板が用いられる。
【０００６】 発明の開示 各々上面と底面を有する４つの同一の半導体チップは、支持プレートに含まれ
た４つの離間したマウンティングパッド上に底面を下にしてそれぞれマウントさ
れる。マウンティングパッドの２つは共通の第１の支持プレートの部分であり、
したがって、第１の支持プレートにマウントされた２つのチップの底面は電気的
に相互接続される。他の２つのマウンティングパッドは、互いに分離しかつ第１
の支持プレートから分離したそれぞれの第２の支持プレートに収められる。好ま
しい実施の形態では、全てのマウンティングパッドは１つの平面に配置され、し
たがって全てのチップもそのように配置される。第２の支持プレートはそれらの
第２の支持プレートに収められたマウンティングパッドより大きく、そして各支
持プレートは接合表面を露出しており、接合表面は、それの接合パッドにマウン
トしたチップの底面に電気的に接続される。各第２の支持プレートの各接合表面
と第１の支持プレートにマウントしたそれぞれのチップの上面との間にそれぞれ
の第１の電気的相互コネクタが設けられる。したがって、２つの第２の支持プレ
ートにマウントした２つのチップの底面は、第１の支持プレートにマウントした
２つのチップのそれぞれの上面に接続される。それぞれの第２の支持プレートに
マウントした２つのチップの上面間に第２の電気的相互コネクタが設けられる。
したがって、４つのチップは、ブリッジ整流器の形態で互いに適当に相互接続さ
れる。デバイスの４つの端子は、第１の支持プレートに接続した第１の端子と、
それぞれの第２の支持プレートに接続した第２及び第３の端子と、第２の支持プ
レートの１つにマウントしたチップの１つの上面に接続した第４の端子とを備え
ている。
【０００７】 本発明の第１の特徴によれば、１つの「第１」支持プレート及び２つの「第２
」支持プレートを含む３つの支持プレートは、３つのプリント導電路を備え、デ
バイス端子として機能し、それぞれ支持プレートと接触して延びるプリント回路
板の表面上の３つの導電性領域からなる。デバイスの第４の端子として機能する
第４のプリント導電路は、電気的相互コネクタが１つの支持プレートにマウント
したチップの上面に第４の端子を電気的に接続する第２の支持プレートの１つに
隣接して延びている。周知のプリント回路板技術を用いることにより、ブリッジ
整流器の形態を構成するのに必要な種々の電気的相互コネクタは、デバイスの製
造中に加えられる周知のワイヤボンド、又は多層プリント回路板の直埋めにより
、予め形成された導体としてもよい。代わりに、電気的相互コネクタは、本発明
の第２の特徴に関連して開発した打抜き金属「ジャンパ」としてもよい。
【０００８】 本発明の第２の特徴によれば、４つのマウンティングパッドを配置する３つの
支持プレートは、３つのリードの長さ方向に沿って配置され、３つのリードは、
マウンティングパッドの１つに向かって延びる第４のリードと共に、単一のリー
ドフレームの全ての一体部分である。４つのチップをそれぞれのマウンティング
パッドに接合し、そしてブリッジ整流器を形成するのに必要な電気的相互接続を
行った後、４つのチップ及び４つのリードの長さの一部はハウジング内に収容さ
れる。ハウジングから延びるリードの部分は互いにかつリードフレームから切断
され、ブリッジ整流器の外部に延びる端子を形成する。電気的相互コネクタは周
知のワイヤボンド又は好ましくはそれら自体リードフレームの部分として設けら
れる予め形成された金属ジャンパによって形成される。
【０００９】 発明を実施するための最良の形態 図１は、周知のブリッジ整流デバイス８の回路図であり、このブリッジ整流デ
バイス８は、同一の４つの半導体ダイオードチップ１０、１２、１４、１６を備
えている。２つのチップ１０、１２はカソードとカソードで接続され、チップ１
４、１６はアノードとアノードで接続され、各対のチップ間の各相互接続は、そ
れぞれの回路ノードＡ、Ｂ、Ｃ、Ｄにおいて行われている。図１に示すようなデ
バイスの使用においては、デバイスのノードＣ、Ｄ間には負荷Ｌ（例えば抵抗）
が接続され、デバイスのノードＡ、Ｂ間にはＡＣ電源が接続される。デバイスの
動作により、ノードＡ、Ｂ間に印加されるＡＣ電圧の瞬時の極性に関係なく、負
荷Ｌを通って常に同じ方向に電流が流れる。（図１に示す回路構成は周知である
。米国特許第５，４８４，０９７号の主題は、参照することにより本明細書に組
み込まれるが、この米国特許の図１に示す回路構成は正しくなく、米国特許の図
２に示す回路構成が、米国特許の他の記載事項と矛盾せずに正しく、一方の対の
チップはカソードとカソードで積層され、また他方の対のチップはアノードとア
ノードで積層されることが認められる。）
【００１０】 典型的には、ブリッジ整流器８に用いられる４つの半導体ダイオードチップは
、実際に標準の製造プロセスの場合のように互いに同一であるが、他の典型的な
周知のデバイスでは、各チップ、例えば図１に示すチップ１２は、図２に示すよ
うになっている。チップは、チップを横切って全体的に拡がる平面内に位置しか
つチップの側面２２と交差するｐ−ｎ接合２０を備えている。チップの対向面に
は金属電極２４、２６が設けられ、パッシベーション材料、代表的にはガラスの
層２８は、チップの側面２２の上方部分（及びｐ−ｎ接合）を覆い、環状リング
の形態でチップの「上方」の面３０上に延びている。また、図２には、２つのチ
ップ電極２４、２６にそれぞれ接続された端子３４、３６が示されている。これ
らの端子３４、３６は、上述の米国特許におけるリードフレームと同様なリード
フレーム（図示していない）からのリードからなり、典型的には、リードはチッ
プ電極に半田付けされる。
【００１１】 図２において、チップ１２の上方表面部分はＰ型導電性であり、したがって、
電極２４はダイオードチップ１２のアノードであり、また、電極２６はダイオー
ドのカソードである。チップ１２は「カソード側を下にして」マウントされて示
されている。
【００１２】 パッシベーション層２８は、チップ底部の電極２６上には延びておらず、した
がって、チップ底部の電極２６は、チップ底部に完全に露出している。この結果
、底部端子３６は、連続した平坦な表面３８を有することができる。なお、チッ
プの上面３０において、本質的には、上部端子３４はチップの上面３０に位置す
るパッシベーション層２８と接触していない。これを保証するために、上部端子
３４には、パッシベーション層２８と接触することなく、金属製の電極２４と接
触するパッシベーション層表面の環状の中央開口部内に突出した十分小さな直径
の関連円形のディンプル４０が設けられている。
【００１３】 ディンプル付き端子３４の使用には２つの問題がある。１つの問題は、平坦な
端子にディンプルを設けるのに費用がかかることである。他の問題は、環状の層
２８内にディンプル４０を適切に中心決めして、チップ上における端子３４の初
期組立て時から端子を電極２４に堅固に半田付けするときまでディンプルの位置
を維持することにある。後で説明するように、本発明の特徴は、チップの上部端
子を取り付ける改良された比較的信頼できる手段を用いることにある。
【００１４】 上述の米国特許に示されている従来技術の組立て方法の別の問題は、前に述べ
たように、各ブリッジ整流デバイスにおける２つのチップに対して各ブリッジ整
流デバイスにおける他の２つのチップを反転する必要があることにある。（別の
問題は、チップを積層して２チップ積層体を形成することが必要であることにあ
る。）１つの周知の方法では、チップは振動ボールによってバッチで反転され、
振動ボールはチップの上面と底面の非対称性に基づいてチップを独特に方向決め
する。図２に示すチップは単にチップ上面３０上のパッシベーション層２８の存
在に関して非対称であるので、一貫した方向決め結果は、上部の金属電極にのみ
ある量の半田を添加した場合に得られ、したがって、上部と底部との非対称性が
さらに増すことになる。特別な量の半田を添加するステップは、プロセスのコス
トを高くし、しかも製品を複雑化しかつ避けられない損失させることになる。 （説明を完全にするため、実際には、半田付けステップ中に、半田内に固体銅ボ
ールを加えて固体銅ボールの形状を保持することが認められる。個体銅ボールを
用いると、半田接合の最小部の厚さが、パッシベーション層リング２８の厚さ（
高さ）よりも大きくなる。厚い半田接合はリング２８に対して上部端子を分離し
、したがって、端子にディンプルを設ける必要はない。） 本発明によれば、あるチップを他のチップに対して反転することは行われず、
したがって特別の上方半田は必要でない。また、チップは互いに積層されず、し
たがって製造中のチップ配置ステップを簡素化する。
【００１５】 次に、本発明の一実施の形態について説明する。図３には、例えばエポキシ樹
脂又はベリリアセラミック及び好ましくは熱伝導率の相対的に高い絶縁材料の「
ボード」又は基板からなる周知型のプリント回路板５０を示す。基板５０の表面
５２には、支持プレートとして記載される多数の離間した導電性領域にパターン
形成した金属（典型的には銅）の層及び相互接続用の導電路が配置される。１つ
の支持プレート５４はマウンティングパッド５６、５８と呼ばれる２つの円形領
域を有し、これらのマウンティングパッド５６、５８はプリント路６０によって
互いに電気的に接続される。（スペースを節約するため、方形チップでは方形領
域を用いることができる。なお、円形領域はマウンティングパッドにおけるチッ
プを配置するのに精度をほとんど必要でない。）基板表面５２には、また２つの
他の支持プレート６２、６４が設けられ、これらの各プレートはそれぞれ一般に
円形のマウンティングパッド６６、６８からなり、そして各プレートはそれぞれ
のマウンティングパッド伸張部７０を備えている。
【００１６】 図２に示すチップ１２のような４つの同一半導体チップ１０、１２、１４、１
６は、それぞれのマウンティングパッド５６、５８、６６、６８上に、上部から
底部の同一方向で固定的にマウントされ、すなわち、チップの「底部」（カソー
ド）電極２６（図２）はマウンティングパッドに対向しこれらのマウンティング
パッドに固定される。プリント回路板におけるマウンティングパッド上への半導
体チップのマウンティング及び接合は周知である。典型的には、記載したように
、チップは適位置に半田付けされる。他の周知のチップ接着手段を用いることが
できる。
【００１７】 導電路７２、７４、７６はそれぞれの支持プレート５４、６２、６４の伸張部
であり、それらの支持プレートから離れて延びている。簡単に説明すると、これ
らの導電路はブリッジ整流デバイスの端子の３つとして機能する。デバイスの第
４の端子は、支持プレート６２に近接して終端するが支持プレート６２に接続さ
れないプリント回路７８からなる。どちらかと言えば、プリント回路７８の端部
８０は例えばワイヤ８２によって、支持プレート６２にマウントしたチップ１４
の上面３８に接続される。電気的に相互接続する導電性表面に対するワイヤの接
合は半導体技術において周知である。
【００１８】 それぞれ支持プレート６２、６４にマウントしたチップ１４、１６の上面３８
を互いに電気的に接続するためにワイヤ接合８４が用いられ、そして支持プレー
ト５４にマウントしたそれぞれのチップ１０、１２の上面に２つの支持プレート
６２、６４の２つのマウンティングパッド伸張部７０を電気的に相互接続するた
めにワイヤ接合８６、８８が用いられる。
【００１９】 ４つの全てのチップ１０、１２、１４、１６がカソード電極を下にしてマウン
トされると仮定すると、容易に分かるように、図３に示す４つのチップは図１に
示す回路図における４つのチップに対応している。したがって、これら両図面に
おける２つのチップ１０、１２はカソードとカソードで（共通支持プレート５４
を介して）接続され、一方、２つのチップ１４、１６はアノードとアノードで（
ワイヤ接合８４を介して）接続される。また、チップ１０のアノードはチップ１
４のカソードに接続され、またチップ１２のアノードはチップ１６のカソードに
接続される。チップ１０、１２のカソードに接続した導電路７２（図３）は図１
におけるノードＣに相応している。図３におけるチップ１４、１６のアノードに
（接合ワイヤ８２、８４を介して）接続した導電路７８は図１におけるノードＤ
に相応している。図３におけるチップ１４のカソード及びチップ１０のアノード
に（接合ワイヤ８６を介して）接続した導電路７４は図１におけるノードＡに相
応している。さらに、チップ１６のカソード及びチップ１２のアノードに接続し
た図３における導電路７６は図１におけるノードＢに相応している。（図１に示
す回路において、端子Ｃは印加電圧の極性に対して端子Ｄに対して常に正である
。４つのチップが全てアノード側を下にしてマウントされる場合、端子Ｃは端子
Ｄに対して常に負である。）
【００２０】 図３は本発明の好ましい使用においてプリント回路板の表面に組み立てられた
１つのブリッジ整流デバイスの要素を示しているが、図３に示す導電性領域（及
び接合ワイヤ）のパターンはプリント回路板の表面にわたって離間した関係で同
一に繰り返される。各パターンすなわちデバイス「セル」はセルの縁部（破線９
０で示す）まで延びそれらの縁部で終端する４つの導電線路７２、７４、７６、
７８でセル内に中心にマウントした３つの支持プレート５４、６２、６４からな
る。
【００２１】 ４つのチップは図３に示すように、各セルにマウントされかつ各セル内で電気
的に相互接続され、また個々のブリッジ整流デバイスを製造するために、４つの
チップを含みかつワイヤ接合を相互接続する各セルの中心部分は各デバイスのハ
ウジングを構成するために周知のプラスチック成型技術を用いてプラスチック包
装される。したがって、各デバイス（図４）は、基板の表面に沿ってハウジング
から外方向に延びる４つの導電性端子路を有する相互接続された４つのチップを
収納するプラスチックハウジング９２内に収納された開始プリント回路板の部分
を備える。さらに、回路ボードは個々のブリッジ整流デバイスを分離するために
縁線９０に沿って切断される。
【００２２】 前に説明したように、上述の米国特許に開示された方法における２つの問題は
、１対のチップを第２の対のチップに対して反転する必要があること及び２つの
２チップ積層体を形成する必要があることにある。なお、図３に示す方法では４
つ全てのチップは、上部から底部への同一方向でかつ横方向に離間して配置され
、それにより従来技術の２つの問題は避けられる。
【００２３】 図３に示す実施の形態では、周知型のワイヤ接合か゛用いられる。このような
ワイヤ接合の利点は、極めて小さな接合領域に極めて細いワイヤを正確に接合で
きる点にある。したがって、上部電極２４がパッシベーション材料の環状層２８
で包囲されている図２に示す構造では、ワイヤ接合は、接合ワイヤがパッシベー
ション層２８と接触する虞がなく、金属電極２４に確実に接続することができる
。
【００２４】 なお、ワイヤ接合の欠点は、比較的高価（材料、機器及び処理時間に関して）
であり、またワイヤの細さに依存して通常では比較的低電力デバイスに用いられ
る点にある。
【００２５】 図５に示す本発明の別の実施の形態では、同一のプリント配線板５０が用いら
れるが、ワイヤ接合は、予め形成された剛性「ジャンパ」に代えられる。図５並
びに図６及び図７には２つの形式のジャンパ（「単一」及び「二重」）を示し、
これら両方のジャンパは金属からなり、そして好ましくは周知の金属打抜き及び
二次成型法によって形成される。最も有利には、ジャンパは貯蔵及び使用の有利
さのために別個のリードフレームの部品としてバッチ形成される。
【００２６】 「二重」形式の第１のジャンパ１８４（図６）は、３つの関連脚部１８４ａ、
１８４ｂ、１８４ｃを有するほぼＷ型のものであり、中間の脚部１８４ｂ及び一
端の脚部１８４ｃは同じ長さであり、しかも他端の脚部１８４ａより短い。３つ
の全ての脚部はそれぞれの接合パッド１８４ｄ、１８４ｅ（端部脚部１８４ａ、
１８４ｃの端部における）及び１８４ｆ（中間の脚部１８４ｂの端部における）
で終端している。図５において、ジャンパ１８４は、プリント回路板ワークピー
スと接触したとき、図３のワイヤ接合８４の代わりをし、２つのチップ１４、１
６のアノードを（第１の「ジャンパ」で）相互接続し、そしてチップ１４のアノ
ードを導電路７８に（第２の「ジャンパ」で）接続する。図示していないが、予
め方向決めしたジャンパ１８４を、貯蔵トレイから（又はジャンパのリードフレ
ームにジャンパを保持している弱いリンクからジャンパを切り取ることによって
ジャンパのリードフレームから）把持し、そしてジャンパをワークピース上の適
位置に搬送し正確に配置するために、周知の自動「ピックアンドプレイス」位相
機構（ロボットアーム及びハンドと同等のもの）を用いることができる。このよ
うにして配置される際に、ジャンパの脚部１８４ｂ、１８４ｃは、それぞれのチ
ップ１４、１６のパッシベーション層リング２８内で位置心決めされ、それぞれ
のジャンパ接合パッド１８４ｆ、１８４ｅはチップの上部金属電極２４に着座し
、ジャンパ接合パッド１８４ｄは導電路７８の端部８０に着座する。
【００２７】 ジャンパ１８４は、好ましくは、２つのチップ電極２４及び導電路７８に半田
付けされ、この目的で、ジャンパを配置する前に、金属電極及び導電路に半田ペ
ーストの小さなドットが置かれる。代わりに、半田ペーストに代えて、固着機能
を果たす導電性接着材が用いられる。
【００２８】 「単一」形式のジャンパも図５及び図７に示されている。このような２つのジ
ャンパ１８６、１８８は、それぞれ２つのチップ１０、１２のアノード電極２４
に２つの支持プレート６２、６４のマウンティングパッドの伸張部７０を接続す
るのに用いられる。二重ジャンパ１８４の２つの脚部１８４ａ、１８４ｂと同様
に、ジャンパ１８６、１８８の２つの脚部は、プリント配線板５０の表面におけ
る導電性領域７０（露出したマウンティングパッド伸張部）及びそれぞれのチッ
プ１０、１２におけるアノード電極２４にそれぞれ接合されるそれぞれの対のマ
ウンティングパッド（１８６ｄ及び１８６ｆ並びに１８８ｄ及び１８８ｆ）に終
端する。２つの単一ジャンパ１８６、１８８は二重ジャンパ１８４と同じように
ピックアップされ、搬送され、適位置に配置され、固定される。
【００２９】 説明してきたように、予め形成された金属ジャンパはワイヤ接合に勝るある利
点をもたらす。金属条片のジャンパは普通、比較的高い電力処理容量を有し、そ
して特にバッチ組立てプロセスで組み立てられる場合には、ワイヤ接合より安価
に使用できる。
【００３０】 また、ジャンパは、パッシベーション層リング２８の中心に延び、金属電極２
４と接触するディンプル４０を含む前述（図２）の端子３４に好適である。ディ
ンプルを設けることは比較的高価であり、さらに悪いことには、典型的な例えば
打抜き、ディンプリング方法で形成したディンプルの長さは比較的小さい。した
がって、ディンプルの高さが比較的低いために、パッシベーション材料リング２
８内にディンプル４０を適切に中心決めしても、ディンプル付き端子リード３４
の下面３４ａとパッシベーションリング２８との間の隙間は、ディンプル上を流
れて、端子リード３４の下面３４ａに沿って拡がる半田によって橋絡できるよう
に小さい。
【００３１】 このような半田による橋絡の問題は種々のジャンパ１８４、１８６、１８８を
用いて単にこれらのジャンパの脚部を十分に長くして、ジャンパの脚部相互接続
部分（例えば図６におけるジャンパ１８４の部分１８４ｇ）がパッシベーション
リング２８の十分上方に離間されるようにすることによって容易に避けられる。
長い脚部を有する予め形成された金属ジャンパを設けることは、周知のディンプ
ル形成方法を用いて相応して長いディンプルを設ける場合より相当に容易である
。
【００３２】 図示していないが、プリント配線板にマウントした種々の構成要素の電気的相
互接続及び端子を設けるため「直埋め」導電性層を用いた「積層」型のプリント
配線板は周知である。本発明は、このような積層型のプリント配線板を用いて実
施でき、その場合、「直埋め」相互接続は、図３に示す種々のワイヤ接合及び図
５に示すジャンパの代わりに用いることができる。
【００３３】 本発明の別の（好ましい）実施の形態は図８及び図９に例示され、図８及び図
９には上述の米国特許第５，４８４，０９７号に開示されたバッチ式製造法で使
用した３つのリードフレームの任意の１つとほぼ同様な単一リードフレーム２０
０を示す。上述の米国特許に開示されているように、リードフレームは半導体工
業において周知であり、多くの形式をとるが、一般には、相互接続したリードの
フィリグリに打ち抜きした（エッチングした）平坦な金属シートからなる。図８
及び図９に示す実施の形態では、単一リードフレーム２００は細長い金属シート
からなり、この細長い金属シートは開口２０６を有する１対の細長い平行レール
２０４で画定され、それによって、リードフレームは正確に位置決めされ、そし
て前進される。側部レール２０４間に交差バー２０８が延び、これらの交差バー
２０８から、種々の片持ち型リードが延びている。図８には、単一整流器を製造
するのに用いられた一群の片持ち型リードを示す。図９に示すように、図８に示
すリードの群はリードフレーム２００に設けられた多数の同一リード群の１つで
ある。本発明の一実施の形態では、図８に示すリード群は、各リードフレームに
おいてバッチ式で製造される総数１４４個の整流器の場合、８列、１８行のアレ
イで繰り返される。一般に、ここで説明した（特に１つのリードフレーム及び４
つの離間した同一に方向決めしたチップの使用）を除いて、米国特許第５，４８
４，０９７号に開示された方法及び装置は本発明の使用において用いることがで
きる。
【００３４】 図８及び図９に示すリードフレーム構造は図５に示す同一ジャンパを用いて図
３及び図５に示す導電性領域のパターンにほとんど正確に対応している。このた
め、図８及び図９に示す要素と同様であるが同一ではない要素を表す図３及び図
５で用いた番号を図８及び図９において文字「ａ」を付けて用いる。したがって
、図５には完成整流器の端子として働く４つの導電路７２、７４、７６、７８を
示しているが、図８及び図９は、完成整流器の端子として働く４つの片持ち型リ
ード７２ａ、７４ａ、７６ａ、７８ａを示す。図５において、全ての導電性領域
は剛性基板５０の表面に配置される。図８及び図９において、種々の片持ち型リ
ード７２ａ、７４ａ、７６ａ、７８ａは自己支持リードフレーム（例えば８×１
４インチの厚さ１０ミルの銅製の）の部分であり、リードフレームの後で除去さ
れる部分に固定される。
【００３５】 前に説明したように、種々の片持ち型リードはリードフレームの平行な側部レ
ール２０４間に延びる交差バー２０８から延びている（図９）。１つの交差バー
２０８から延びている各対のリード（例えばリード７２ａ−７８ａ及び７４ａ−
７６ａ）は、ダムバーとして（後で説明するようにデバイスの収納中に）機能す
る別の連続バー２０８ａによって相互接続される。２つのダムバー２０８ａはリ
ードフレームに大きな機械的強度を付与するのに有用である。
【００３６】 図５の構成のように、片持ち型リード７２ａ（図８）は２つの拡大マウンティ
ングパッド５６ａ、５８ａを互いに接続する「支持プレート」５４ａと一体であ
る。ここに例示した実施の形態では、図５の構成で用いたものと同一の半導体チ
ップが図８及び図９の構成において使用され、また種々のマウンティングパッド
、それらパッドにマウントしたチップ及び図５の整流器構成要素を電気的に相互
接続するために使用したジャンパについての説明は図８及び図９の実施の形態に
実質的に同一に適用できる。
【００３７】 ２つのワークピースの性質上、ある一定の製造上の違いは存在するが、そのよ
うな製造上の違い及び適当な製造プロセスは、関連した製造技術における作業者
には知られている。チップのマウンティングの間、例えば、図５の構成における
剛性基板５０は、機械的支持体として働いている。図８及び図９の構成では、リ
ードフレームは、チップ（及びジャンパ）マウンティング圧力が加えられること
になる全てのリードフレーム部品に対する機械的支持体及びリードフレームの正
確な方向決めと位置決めとの両方を行う適当な固定具内に配置される。
【００３８】 図８にはジャンパと接触する構成要素との分解した関係において種々のジャン
パ１８４、１８６、１８８を示している。全ての部品が適位置に半田付けされた
ジャンパとの組立て関係にあるとき、構成要素の各ワークピース群はほぼ図３（
ワイヤ接合よりむしろジャンパ相互接続が示されている）に示すようになる。
【００３９】 図８（及び図５）に示す種々のジャンパは好ましい相互コネクタであるが、こ
れらのジャンパを図３に示すようなワイヤ接合に代えることができる。
【００４０】 したがって、上述の米国特許に開示されているように、構成要素の各群（例え
ば例示したリードフレームワークピースにおける１４４個の群）は、構成要素群
をリードフレームに固定したまま成型プラスチックハウジング内に収納される（
図１０）。図９において、点線ボックスＨを用いてリードフレームにおける構成
要素の各群のどの部分が収納されるかを示している（各群内の構成要素は図８に
示す４つのチップと３つのジャンパ又は用いられる場合に図３に示すようなワイ
ヤ接合を含んでいる）。図８及び図９と図１０を比較すると分かるように、４つ
のリード７２ａ、７４ａ、７６ａ、７８ａの単純２並行な部分はハウジング９２
ａから延び、ダムバー２０８ａはハウジングの外面に近接して外側に配置されて
いる。
【００４１】 リードフレームにマウントした種々の構成要素をプラスチック容器に収納する
ためにダムバーを用いることは周知であり、ダムバーの機能は、収納すべき構成
要素の配置される空洞から加圧の下で射出プラスチック成型材料が逃げるのを制
限することにある。収納されないリード部分は、空洞画定型の壁を通る開口を通
って延び、周知のように、ダムバー２０８ａは、外方向に延びる整流器端子上に
逃げる材料が拡がるのを阻止するために空洞壁開口を通って成型材が逃げるのを
制限する。
【００４２】 容器に収納した後、各デバイスは図１０に示す点線２１０に沿ってリードフレ
ームを介して切断することによりリードフレームから切り離される。
【００４３】 前に述べたように、図８に示す構成要素のリードフレーム群は本質的には図３
及び図５に示すプリント回路板５０の絶縁性ボード上に支持した導電性領域の自
己支持形態である。なお、当業者には認められるように、プリント回路板技術は
リード線技術とは全く別であり区別される。図３及び図５に示す実施の形態と図
８に示す実施の形態との同様な部分の記載事項は発明の開示の部分であり、実際
に、図３及び図５に示す実施の形態はリードフレーム実施の形態の従来の発展の
「一般化」と言える。
【００４４】 前に説明したように、相互接続のために用いた種々のジャンパ（例えば図６及
び図７に示すジャンパ１８４、１８６）は、典型的には、チップを適位置に半田
付けした後、ワークピースに取り付けられる個々の別個の部品である。ジャンパ
は、例えば、適位置にマウントするためにロボット型アームによって自動的に把
持されるようにトレイ内に配置することができる。
【００４５】 効率をより高めるためには、ジャンパを、例えば図９に示すリードフレーム２
００と一緒に用いるためにリードフレームの部品として設けることも可能である
。１つの構成では、例えば、図９に示すリードフレーム２００上の適位置にチッ
プを半田付けした後、ワークピース上のデバイス位置に相応した多数のジャンパ
位置を有する別個の「ジャンパ」リードフレーム（図示していない）がリードフ
レーム２００上に配置される。各ジャンパ位置には、ジャンパリードフレームの
共通部分から延びる３つの好ましくは片持ち型リードを備え、各リードは図８に
示すそれぞれのジャンパ１８４、１８６、１８８として形成される。リードフレ
ーム２００上の各デバイス位置において相互接続されるべき相応した構成要素と
各ジャンパ位置における種々のジャンパとを整列するためにこのように配置した
ジャンパリードフレームでは、それぞれのジャンパの接合パッドを相応した構成
要素接合面に対して押圧するためジャンパリードフレーム上に、下向きに垂れ下
がった指状体を有する上部ジグが配置される。ジャンパを構成要素に半田接合（
超音波溶接など）するために加熱した後、ジャンパリードフレームは、ワークピ
ース上の適位置に別個の相互接続ジャンパを残すために固着したジャンパから切
断又は分離される。
【００４６】 図１１及び図１２に示すさらに別の実施の形態では、必要な全てのジャンパは
、典型的な打抜き又はエッチング法などにより形成したリードフレーム２００ａ
の平面に全て最初に位置している特別の片持ち型「ジャンパ」リード１８４ａ、
１８６ａ、１８８ａとして書くデバイス位置に包含される。
【００４７】 そして、全てのチップをそれぞれの接合パッド５６ａ、５８ａ、６２ａ、６４
ａ上の適位置にマウントした後、デバイス構成要素間を相互接続するために特別
のジャンパリード１８４ａ、１８６ａ、１８８ａは図１２に示すように折り畳ま
れる。（チップの上面（図２）に適切に接触させるために図６に１８４ｆ、１８
４ｅで示すような「ディンプル形」関連接合パッドを設けるためには特別のジャ
ンパリード１８４ａ、１８６ａ、１８８ａを付加的に形成する必要があるが、例
えばアノード側を下にしてチップをマウントする場合にはそのような形成は必要
でない。）ジャンパリード１８４ａ、１８６ａ、１８８ａを折り畳んで適位置に
接合した後、前に説明したようにデバイスは完成され得る。
【図面の簡単な説明】
図面は概略的なものであり、必ずしも同じスケールではない。
【図１】 周知のブリッジ整流デバイスの回路図である。
【図２】 １対の端子間に半田付けされ、端子の１つが関連ディンプルを備えている周知
の半導体ダイオードチップの側面図である。
【図３】 図１に示す回路図に従ってワイヤボンドによって本発明に従い相互接続した４
つの半導体チップを示すプリント回路板の部分の斜視図である。
【図４】 外方向に延びるデバイス端子を除いてデバイスの構成要素を収容するハウジン
グを備えた図３に示す部分の平面図である。
【図５】 プリント回路板ワークピース、打抜き金属「ジャンパ」電気的相互コネクタと
の関係を分解して示す図３と同様な斜視図である。
【図６】 図５に示すジャンパの２つをプリント回路板ワークピースに接合した状態で示
す側面図である。
【図７】 図５に示すジャンパの２つをプリント回路板ワークピースに接合した状態で示
す側面図である。
【図８】 ワークピースとの関連を分解して示す金属ジャンパによって第２の実施の形態
に従い相互接続した４つのチップを示すリードフレームの部分の斜視図である。
【図９】 図８に示す単一群のような多数のリード群を含むリードフレームワークピース
の部分の平面図である。
【図１０】 リードフレームワークピース上の１つの位置における単一ブリッジ整流器の構
成要素を収容するハウジングを示す図９と同様な平面図である。
【図１１】 ワークピースリードフレームと一体のジャンパを用いた１つのワークピース構
成要素位置を示す平面図である。
【図１２】 ワークピースリードフレームと一体のジャンパを用いた１つのワークピース構
成要素位置を示す平面図である。
【手続補正書】
【提出日】平成１５年２月５日（２００３．２．５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 各々上面と底面を有する実質的に同一の４つの半導体ダイオー
    ドチップを備える半導体デバイスの製造方法において、 ａ）上記４つの第１、第２、第３及び第４の半導体ダイオードチップを、底面
    を下にして、それぞれのチップマウンティング用のパッドと電気的に接続するよ
    うにマウントし、上記パッドの第１及び第２のパッドを互いに一体的に接続して
    上記第１及び第２のパッドにマウントされた第１及び第２の半導体ダイオードチ
    ップの底面を電気的に相互に接続するステップと、 ｂ）第３のパッドにマウントされた第３の半導体ダイオードチップの上面を第
    ４のパッドにマウントされた第４の半導体ダイオードチップの上面に電気的に相
    互接続するステップと、 ｃ）上記第３及び第４のパッドを上記第１及び第２の半導体ダイオードチップ
    の上面にそれぞれ電気的に相互に接続するステップと、 ｄ）相互に接続された上記第１及び第２のパッドに第１のデバイス端子を電気
    的に接続するステップと、 ｅ）第２及び第３のデバイス端子を上記第３及び第４のパッドにそれぞれ電気
    的に相互に接続するステップと、 ｆ）上記第３及び第４の半導体ダイオードチップを電気的に相互接続する上面
    の１つに第４のデバイス端子を電気的に相互接続するステップとを有する半導体
    デバイスの製造方法。
  2. 【請求項２】 上記マウントするステップの前に、上記第１、第２、第３及び
    第４のマウンティングパッドを同一平面上に配置するステップを有する請求項１
    に記載の半導体デバイスの製造方法。
  3. 【請求項３】 上記一体的に接続された第１及び第２のパッド、第３及び第４
    のパッド、第１、第２及び第３のデバイス端子並びに第４のデバイス端子の一部
    をプリント回路板の表面に導電性領域として形成するステップを有する請求項１
    に記載の半導体デバイスの製造方法。
  4. 【請求項４】 第１、第２及び第３のデバイス端子導電性領域が、上記一体的
    に接続された第１及び第２のパッド並びに上記第３及び第４のパッドにそれぞれ
    一体的に接続されることを特徴とする請求項３に記載の半導体デバイスの製造方
    法。
  5. 【請求項５】 上記一体的な接続以外の上記電気的相互接続がワイヤボンディ
    ングで行われる請求項４に記載の半導体デバイスの製造方法。
  6. 【請求項６】 上記一体的な接続以外の上記電気的相互接続が、表面を電気的
    に相互接続する予め形成された金属ジャンパをブリッジング接合関係に配置する
    ことによって、行われることを特徴とする請求項４に記載の半導体デバイスの製
    造方法。
  7. 【請求項７】 上記一体的に接続された第１及び第２のパッド、上記第３及び
    第４のパッド、上記第１、第２及び第３のデバイス端子並びに第４のデバイス端
    子の一部を、単一リードフレームにおける多数の同一リード群の１つを形成する
    片持ち型リードの一体部分として形成するステップを有することを特徴とする請
    求項１に記載の半導体デバイスの製造方法。
  8. 【請求項８】 上記第１、第２及び第３のデバイス端子が、上記一体的に接続
    された第１及び第２のパッド並びに上記第３及び第４のパッドを含むそれぞれ第
    １、第２及び第３のリードの部分であることを特徴とする請求項７に記載の半導
    体デバイスの製造方法。
  9. 【請求項９】 上記一体的な接続以外の上記電気的相互接続がワイヤボンディ
    ングで行われる請求項８に記載の半導体デバイスの製造方法。
  10. 【請求項１０】 上記一体的な接続以外の上記電気的相互接続が、表面を電気
    的に相互に接続する予め形成された金属ジャンパをブリッジング接合関係に配置
    することによって、行われることを特徴とする請求項８に記載の半導体デバイス
    の製造方法。
  11. 【請求項１１】 電気的相互接続ステップｂ）、ｃ）、ｆ）が、上記リードフ
    レームで画定される平面内に位置する各片持ち型リードを上記平面から外して表
    面を電気的に相互接続したブリッジング接合関係に曲げることによって、行われ
    ることを特徴とする請求項８に記載の半導体デバイスの製造方法。
  12. 【請求項１２】 各々上面と底面を有する実質的に同一の４つの半導体ダイオ
    ードチップであって、各半導体ダイオードチップの底面がそれぞれの導電性マウ
    ンティングパッドにマウントされ、上記パッドの第１及び第２のパッドが互いに
    一体的に接続されて上記第１及び第２のパッドにそれぞれマウントされた第１及
    び第２の半導体ダイオードチップの底面を電気的に相互に接続する上記４つの半
    導体ダイオードチップと、 上記第３及び第４のマウンティングパッドにそれぞれマウントされた第３及び
    第４の半導体ダイオードチップの上面間に延びかつそれら上面を電気的に相互接
    続する第１のコネクタと、 上記第１及び第２の半導体ダイオードチップの上面間に延びかつ上記第１及び
    第２の半導体ダイオードチップの上面を第３及び第４のマウンティングパッドに
    電気的に相互接続する第２及び第３のコネクタと、 一体的に接続された上記第１及び第２のパッドに電気的に接続した第１のデバ
    イス端子と、 それぞれ上記第３及び第４のパッドに電気的に接続した第２及び第３のデバイ
    ス端子と、 上記第３及び第４の半導体ダイオードチップの上面に電気的に接続した第４の
    デバイス端子とを備えるハイブリッド半導体デバイス。
  13. 【請求項１３】 上記第１、第２、第３及び第４のマウンティングパッドが同
    一平面上にあることを特徴とする請求項１２に記載のハイブリッド半導体デバイ
    ス。
  14. 【請求項１４】 上記第１、第２、第３及び第４のマウンティングパッドがプ
    リント回路板の表面の導電性領域からなることを特徴とする請求項１３に記載の
    ハイブリッド半導体デバイス。
  15. 【請求項１５】 第１、第２及び第３のデバイス端子並びに第４のデバイス端
    子がプリント回路板上の導電路からなることを特徴とする請求項１４に記載のハ
    イブリッド半導体デバイス。
  16. 【請求項１６】 第１、第２及び第３の導電路が、一体的に接続された上記第
    １及び第２のマウンティングパッド並びに上記第３及び第４のマウンティングパ
    ッドにそれぞれ一体的に接続されることを特徴とする請求項１５に記載のハイブ
    リッド半導体デバイス。
  17. 【請求項１７】 上記第４の導電路が、上記第３及び第４のマウンティングパ
    ッドの一方に隣接し、かつそのパッドから離間して延びるとともに、上記第４の
    デバイス端子と上記第３及び第４のマウンティングパッドの一方上の半導体ダイ
    オードチップの上面との間に延びる予め形成された剛性コネクタを備えることを
    特徴とする請求項１６に記載のハイブリッド半導体デバイス。
  18. 【請求項１８】 半導体デバイスをバッチ製造するためのワークピースにおい
    て、 各々上面と底面を有する実質的に同一の４つの半導体ダイオードチップを有し
    、各半導体ダイオードチップの底面がそれぞれの導電性マウンティングパッドに
    マウントされ、上記パッドの第１及び第２のパッドが互いに一体的に接続されて
    上記第１及び第２のパッドにそれぞれマウントされた第１及び第２の半導体ダイ
    オードチップの底面を電気的に相互接続する、個々に及び同一のデバイスが製造
    される多数の同一のデバイス位置を含むリードフレームと、 第３及び第４のマウンティングパッドにそれぞれマウントされた第３及び第４
    の半導体ダイオードチップの上面間に延びかつそれら上面を電気的に相互に接続
    する第１のコネクタと、 上記第１及び第２の半導体ダイオードチップの上面間に延びかつ上記第１及び
    第２の半導体ダイオードチップの上面を第３及び第４のマウンティングパッドに
    電気的に相互に接続する第２及び第３のコネクタと、 一体的に接続した上記第１及び第２のパッドに電気的に接続した第１のデバイ
    ス端子と、 それぞれ上記第３及び第４のパッドに電気的に接続した第２及び第３のデバイ
    ス端子と、 第４のコネクタによって、上記第３及び第４の半導体ダイオードチップの電気
    的に接続された上面と、上記一体的に接続された上記第１及び第２のパッドと、
    上記第３及び第４のパッドと、上記第１、第２及び第３のデバイス端子と、全て
    のデバイス位置を相互接続する上記リードフレームの共通部分に接合された各々
    のデバイス位置における片持ち型リードの様々な部分含む上記第４のデバイス端
    子の一部とに電気的に接続される第４のデバイス端子とを備えるワークピース。
  19. 【請求項１９】 上記第１、第２及び第３のデバイス端子が、上記一体的に接
    続された第１及び第２のパッド並び第３及び第４のパッドをそれぞれ含むそれぞ
    れ第１、第２及び第３のリードの部分であることを特徴とする請求項１８に記載
    のワークピース。
  20. 【請求項２０】 上記リードフレームが第１の平面に位置し、上記コネクタが
    上記第１の平面上に位置して、電気的に相互接続すべきそれぞれの表面に接合し
    た関連脚部を有する個々の形成金属ジャンパを備える請求項１９に記載のワーク
    ピース。
  21. 【請求項２１】 上記リードフレームが第１の平面に位置し、上記コネクタが
    上記第１の平面上に位置して、上記リードをリードフレーム共通部分に接続する
    第１の部分と上記第１の平面上に位置して、それぞれの表面を電気的に相互接続
    したブリッジング接合関係にある第２の部分をそれぞれ備えたそれぞれの片持ち
    型リードからなることを特徴とする請求項１９に記載のワークピース。
JP2001535231A 1999-11-01 2000-10-26 プレーナ型ハイブリッドダイオード整流器ブリッジ Expired - Fee Related JP4975925B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/430,875 1999-11-01
US09/430,875 US6329714B1 (en) 1999-11-01 1999-11-01 Hybrid S.C. devices and method of manufacture thereof
PCT/US2000/029926 WO2001033632A1 (en) 1999-11-01 2000-10-26 Planar hybrid diode rectifier bridge

Publications (3)

Publication Number Publication Date
JP2003518733A true JP2003518733A (ja) 2003-06-10
JP2003518733A5 JP2003518733A5 (ja) 2012-04-05
JP4975925B2 JP4975925B2 (ja) 2012-07-11

Family

ID=23709443

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001535231A Expired - Fee Related JP4975925B2 (ja) 1999-11-01 2000-10-26 プレーナ型ハイブリッドダイオード整流器ブリッジ

Country Status (7)

Country Link
US (2) US6329714B1 (ja)
EP (1) EP1234331B1 (ja)
JP (1) JP4975925B2 (ja)
CN (1) CN1327521C (ja)
AU (1) AU1246801A (ja)
TW (1) TW471073B (ja)
WO (1) WO2001033632A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012138544A (ja) * 2010-12-28 2012-07-19 Nippon Inter Electronics Corp 樹脂封止型半導体装置及びその製造方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664208B1 (en) * 1999-09-07 2003-12-16 Sumitomo Chemical Company, Limited Modified aluminum oxy compound, polymerization catalyst and process for producing olefin polymer and alkenyl aromatic hydrocarbon polymer
DE10148042B4 (de) * 2001-09-28 2006-11-09 Infineon Technologies Ag Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung
US7573107B2 (en) * 2004-09-23 2009-08-11 International Rectifier Corporation Power module
JP2006186170A (ja) * 2004-12-28 2006-07-13 Nissan Motor Co Ltd 半導体装置
US7349189B2 (en) * 2005-05-06 2008-03-25 Finisar Corporation Electrical surge protection using in-package gas discharge system
JP2006318953A (ja) * 2005-05-10 2006-11-24 Toyota Industries Corp 半導体装置の端子接続構造
US7202113B2 (en) * 2005-06-09 2007-04-10 Ming Sun Wafer level bumpless method of making a flip chip mounted semiconductor device package
DE102005039278A1 (de) * 2005-08-19 2007-02-22 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Leitungselement
CN100531543C (zh) * 2005-09-09 2009-08-19 鸿富锦精密工业（深圳）有限公司 降低电磁干扰的接地装置
US7148515B1 (en) * 2006-01-07 2006-12-12 Tyntek Corp. Light emitting device having integrated rectifier circuit in substrate
US8269338B2 (en) * 2006-08-10 2012-09-18 Vishay General Semiconductor Llc Semiconductor device having improved heat dissipation capabilities
US8048714B2 (en) * 2006-08-11 2011-11-01 Vishay General Semiconductor Llc Semiconductor device and method for manufacturing a semiconductor device having improved heat dissipation capabilities
US7741703B2 (en) * 2006-10-06 2010-06-22 Vishay General Semiconductor Llc Electronic device and lead frame
US8125060B2 (en) 2006-12-08 2012-02-28 Infineon Technologies Ag Electronic component with layered frame
TWM320181U (en) * 2007-01-11 2007-10-01 Everlight Electronics Co Ltd Altenating current light emitting diode device
CN101308836B (zh) * 2007-05-18 2011-11-02 富士迈半导体精密工业（上海）有限公司 发光二极管、发光二极管组件及发光二极管灯串
US8384228B1 (en) * 2009-04-29 2013-02-26 Triquint Semiconductor, Inc. Package including wires contacting lead frame edge
DE102009045181B4 (de) * 2009-09-30 2020-07-09 Infineon Technologies Ag Leistungshalbleitermodul
CN101714827B (zh) * 2009-11-27 2011-08-10 徐州奥尼克电气有限公司 模块式汽车整流桥
CN101937896A (zh) * 2010-04-22 2011-01-05 苏州固锝电子股份有限公司 一种用于制造整流器的引线框
US9129931B2 (en) 2011-03-24 2015-09-08 Mitsubishi Electric Corporation Power semiconductor module and power unit device
US9627337B2 (en) 2011-03-31 2017-04-18 Novatek Microelectronics Corp. Integrated circuit device
CN104576580B (zh) * 2011-04-12 2017-10-03 联咏科技股份有限公司 集成电路装置
CN102931174B (zh) * 2012-10-30 2015-03-25 南通康比电子有限公司 一种微型表面贴装单相全波桥式整流器及其制造方法
CN106206528B (zh) * 2016-09-07 2018-08-28 四川上特科技有限公司 基于双向tvs高压脉冲抑制的整流桥及其制作工艺
CN108735703B (zh) * 2018-04-20 2020-01-17 四川旭茂微科技有限公司 一种方形接触面的整流桥框架及其制备方法
KR102362565B1 (ko) * 2018-10-12 2022-02-16 한국전자통신연구원 고전압 브리지 정류기
CN110060986B (zh) * 2019-05-06 2021-09-14 如皋市大昌电子有限公司 一种轴向阵列式整流桥堆
CN110225673B (zh) * 2019-07-02 2024-03-19 深圳市友华通信技术有限公司 Pcba制作方法和pcba

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5432075A (en) * 1977-08-15 1979-03-09 Nec Corp Semiconductor device
JPS57153442A (en) * 1981-02-20 1982-09-22 Siemens Ag Semiconductor device
JPH028047U (ja) * 1988-06-27 1990-01-18
JPH0682862U (ja) * 1991-03-14 1994-11-25 新電元工業株式会社 ブリッジ型半導体装置
JPH08139249A (ja) * 1994-11-07 1996-05-31 Rohm Co Ltd 半導体装置の製造方法及びその製造方法に使用するリードフレーム
JPH09199649A (ja) * 1996-01-16 1997-07-31 Rohm Co Ltd 半導体装置の製法およびそれに用いるリードフレーム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0064856B1 (en) * 1981-05-12 1986-12-30 LUCAS INDUSTRIES public limited company A multi-phase bridge arrangement
JPS607759A (ja) * 1983-06-28 1985-01-16 Internatl Rectifier Corp Japan Ltd 半導体装置の製造方法
JPS61294845A (ja) * 1985-06-21 1986-12-25 Sharp Corp 半導体装置の製造方法
ES2011549A6 (es) * 1989-04-05 1990-01-16 Fagor Electrotecnica S Coop Lt Mejoras en la estructuracion de puentes rectificadores.
JPH0671062B2 (ja) * 1989-08-30 1994-09-07 株式会社東芝 樹脂封止型半導体装置
EP0460554A1 (en) * 1990-05-30 1991-12-11 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
US5506174A (en) * 1994-07-12 1996-04-09 General Instrument Corp. Automated assembly of semiconductor devices using a pair of lead frames
US5484097A (en) 1994-07-12 1996-01-16 General Instrument Corp. Fabrication of hybrid semiconductor devices
CN1197989A (zh) * 1997-04-25 1998-11-04 强茂股份有限公司 微型半导体桥式整流器及其制法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5432075A (en) * 1977-08-15 1979-03-09 Nec Corp Semiconductor device
JPS57153442A (en) * 1981-02-20 1982-09-22 Siemens Ag Semiconductor device
JPH028047U (ja) * 1988-06-27 1990-01-18
JPH0682862U (ja) * 1991-03-14 1994-11-25 新電元工業株式会社 ブリッジ型半導体装置
JPH08139249A (ja) * 1994-11-07 1996-05-31 Rohm Co Ltd 半導体装置の製造方法及びその製造方法に使用するリードフレーム
JPH09199649A (ja) * 1996-01-16 1997-07-31 Rohm Co Ltd 半導体装置の製法およびそれに用いるリードフレーム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012138544A (ja) * 2010-12-28 2012-07-19 Nippon Inter Electronics Corp 樹脂封止型半導体装置及びその製造方法

Also Published As

Publication number Publication date
US6329714B1 (en) 2001-12-11
EP1234331B1 (en) 2008-12-10
US6387730B2 (en) 2002-05-14
CN1327521C (zh) 2007-07-18
US20010014487A1 (en) 2001-08-16
TW471073B (en) 2002-01-01
JP4975925B2 (ja) 2012-07-11
CN1451180A (zh) 2003-10-22
WO2001033632A1 (en) 2001-05-10
AU1246801A (en) 2001-05-14
EP1234331A1 (en) 2002-08-28

Similar Documents

Publication Publication Date Title
JP2003518733A (ja) プレーナハイブリッドダイオード整流器ブリッジ
JP2003518733A5 (ja)
JP4102012B2 (ja) 半導体装置の製造方法および半導体装置
US6417024B2 (en) Back-to-back semiconductor device module, assemblies including the same and methods
US6426549B1 (en) Stackable flex circuit IC package and method of making same
US5281852A (en) Semiconductor device including stacked die
US5397916A (en) Semiconductor device including stacked die
US6627480B2 (en) Stacked semiconductor package and fabricating method thereof
US20040201086A1 (en) Flip chip in leaded molded package with two dies
KR960015868A (ko) 적층형 패키지 및 그 제조방법
WO1999057765A1 (en) Chip stack and method of making same
TW201415596A (zh) 無線模組
CN102842557A (zh) 一种封装结构及其制造方法
US5614759A (en) Automated assembly of semiconductor devices using a pair of lead frames
TWI232072B (en) Method and structure for printed circuit board assembly and jig for assembling structure
US8114709B2 (en) Electronic device and lead frame
KR0175417B1 (ko) 반도체 장치 및 그의 제조 방법
CN202084542U (zh) 贴片直列式小型桥堆
US10832993B1 (en) Packaged multichip device with stacked die having a metal die attach
US5484097A (en) Fabrication of hybrid semiconductor devices
TW465065B (en) Fabrication of hybrid semiconductor devices
JP2891085B2 (ja) 半田ボール電極形成方法及びその半田ボール電極形成方法に用いる半田微細球位置決め治具
JPH1140618A (ja) フィルムキャリアおよびそれを用いた積層型実装体
JP2003197845A (ja) リードフレーム及びこれを用いた半導体装置並びにその製造方法
CN115050656A (zh) 一种集成续流二极管的氮化镓功率器件以及封装方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070925

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100615

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100915

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100924

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101015

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101022

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101115

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20120215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120313

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120412

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150420

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees