JP2003512690A - 同時動作フラッシュメモリ用の冗長デュアルバンクアーキテクチャ - Google Patents
同時動作フラッシュメモリ用の冗長デュアルバンクアーキテクチャInfo
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Stored Programmes (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
本発明は、同時動作中のデュアルバンク記憶装置において複数の冗長メモリセル列を用いて修復を行うことができるセクタ単位の冗長を開示する。同時動作記憶装置は、上位バンク（２０）又はスライディング下位バンク（２２）に配置されるよう構成可能な複数の冗長ブロック（１８）を含む。冗長ブロック（１８）は複数のセクタ（１２）を備え、各セクタ（１２）はメモリセル列（２６）を含む。同時動作中、記憶装置は、一方のバンクにおいてメモリセル列（２６）から読み出しを行うと同時に、他方のバンクにおいてメモリセル列（２６）に書き込みを行うことができる。さらに、同時動作記憶装置は、セクタ単位の冗長を用いて、一方のバンクにおいて欠陥のあるメモリセル列（２６）を冗長メモリセル列（３４）と電気的に交換することによって修復すると同時に、他方のバンクに列いて欠陥のあるメモリセル列（２６）を修復する。デュアルバンクのセクタ単位の冗長は、冗長ブロック（１８）のブランク位置に基づいて該冗長ブロック（１８）と適合可能に関連付けられた複数のアドレスＣＡＭ回路（５４）を含む。アドレスＣＡＭ回路（５４）は、冗長ＣＡＭ読出しドレインデコーダ回路（５０）によって設定変更される。
Description
（技術分野）
本発明は、不揮発性メモリ分野に関し、更に詳しくは、同時動作を実行するこ
とが可能なデュアルバンクアーキテクチャ内に配置された不揮発性メモリアレイ
におけるセクタ単位の冗長に関する。
とが可能なデュアルバンクアーキテクチャ内に配置された不揮発性メモリアレイ
におけるセクタ単位の冗長に関する。
【０００１】
（背景技術）
コンピュータ、ＰＤＡ、携帯電話並びに他の電子システム及び装置は、一般に
プロセッサとメモリとを含んでいる。メモリは、当該装置を機能させるためにプ
ロセッサが処理すべきデータ及び／又は実行すべき命令を記憶させる（典型的に
はコンピュータプログラムの形態で）ために使用される。幾つかの用途において
は、システム及び装置は、装置の動作停止時又は電源電圧喪失時に情報が消失し
ないように、命令及び／又はデータを何らかの形態の永久／不揮発性記憶媒体に
保持することを必要とする。典型的な用途としては、コンピュータＢＩＯＳ記憶
装置や、ＰＤＡのようなディスクレス携帯型演算装置を挙げることができる。
プロセッサとメモリとを含んでいる。メモリは、当該装置を機能させるためにプ
ロセッサが処理すべきデータ及び／又は実行すべき命令を記憶させる（典型的に
はコンピュータプログラムの形態で）ために使用される。幾つかの用途において
は、システム及び装置は、装置の動作停止時又は電源電圧喪失時に情報が消失し
ないように、命令及び／又はデータを何らかの形態の永久／不揮発性記憶媒体に
保持することを必要とする。典型的な用途としては、コンピュータＢＩＯＳ記憶
装置や、ＰＤＡのようなディスクレス携帯型演算装置を挙げることができる。
【０００２】
使用可能な不揮発性メモリの１つのタイプは、一般にフラッシュメモリと呼ば
れているフラッシュＥＥＰＲＯＭ (Electrically Erasable Programmable Read
Only Memory)である。フラッシュメモリは不揮発性記憶装置の一形態であり、浮
遊ゲートを備えたメモリセル設計を採用している。メモリセル入力に電圧を印加
することで、浮遊ゲートに電荷を蓄積／プログラムし、あるいは浮遊ゲートから
電荷を除去／消去する。プログラミングは、浮遊ゲート上に電荷を溜める熱電子
転移により生じ、消去は、薄い誘電体材料を電子が貫通して浮遊ゲートから電荷
を除去するＦＮトンネリングを利用する。セルの消去は、セルの論理値を１に設
定し、セルのプログラミングは、論理値を０に設定する。
れているフラッシュＥＥＰＲＯＭ (Electrically Erasable Programmable Read
Only Memory)である。フラッシュメモリは不揮発性記憶装置の一形態であり、浮
遊ゲートを備えたメモリセル設計を採用している。メモリセル入力に電圧を印加
することで、浮遊ゲートに電荷を蓄積／プログラムし、あるいは浮遊ゲートから
電荷を除去／消去する。プログラミングは、浮遊ゲート上に電荷を溜める熱電子
転移により生じ、消去は、薄い誘電体材料を電子が貫通して浮遊ゲートから電荷
を除去するＦＮトンネリングを利用する。セルの消去は、セルの論理値を１に設
定し、セルのプログラミングは、論理値を０に設定する。
【０００３】
一般に、フラッシュメモリは、セクタと呼ばれるブロック毎に論理的に分割さ
れており、各セクタは、利用できるデータ記憶容量の全バイト数の一部を含んで
いる。例えば、典型的なフラッシュメモリは、３２メガビットの記憶容量を有し
ており、６４セクタに論理的に分割され、各セクタは６４キロバイトのデータ（
1 バイトは８ビットに等しい）を含んでいる。この構成により、フラッシュメモ
リ全体のバルク消去に加え、1 セクタずつの消去の選択が可能になる。実装に際
しては、フラッシュメモリ内のデータは、バイト単位（時としてワード単位、但
しここでは１ワードは４バイトに等しい）のプログラミング及び読出しが可能で
あるが、バイト単位の消去は現段階では不可能である。
れており、各セクタは、利用できるデータ記憶容量の全バイト数の一部を含んで
いる。例えば、典型的なフラッシュメモリは、３２メガビットの記憶容量を有し
ており、６４セクタに論理的に分割され、各セクタは６４キロバイトのデータ（
1 バイトは８ビットに等しい）を含んでいる。この構成により、フラッシュメモ
リ全体のバルク消去に加え、1 セクタずつの消去の選択が可能になる。実装に際
しては、フラッシュメモリ内のデータは、バイト単位（時としてワード単位、但
しここでは１ワードは４バイトに等しい）のプログラミング及び読出しが可能で
あるが、バイト単位の消去は現段階では不可能である。
【０００４】
フラッシュメモリは、メモリアレイとなるメモリセル行列を形成するよう製造
される。メモリアレイは、行デコーダ（ワード線デコーダ）と列デコーダ （ビ
ット線デコーダ）とによりアクセスされ、両デコーダは、メモリアレイ内の特定
メモリセル又はメモリセル行をアドレス指定するために使用される。行デコーダ
及び列デコーダによりアドレス指定される際、選択されたメモリセルの論理値を
読み取るために、フラッシュメモリ内にはセンス増幅器が組み込まれている。近
年、フラッシュメモリのメモリアレイ密度は劇的に増加している。フラッシュメ
モリのメモリアレイ密度が増加するにつれて、完全なフラッシュメモリを製造す
ることが著しく困難になってきている。フラッシュメモリの製造時、回路の短絡
もしくは開放状態その他の動作上の欠陥に起因して、メモリアレイが１つ又は複
数の欠陥メモリセルを含むことは普通である。製造の歩留まりを向上させ、フラ
ッシュメモリの信頼度を向上させる方法として、メモリアレイ内の欠陥メモリセ
ルを修復又は交換できるように、通常、フラッシュメモリは予備もしくは冗長用
のメモリセルを含んでいる。
される。メモリアレイは、行デコーダ（ワード線デコーダ）と列デコーダ （ビ
ット線デコーダ）とによりアクセスされ、両デコーダは、メモリアレイ内の特定
メモリセル又はメモリセル行をアドレス指定するために使用される。行デコーダ
及び列デコーダによりアドレス指定される際、選択されたメモリセルの論理値を
読み取るために、フラッシュメモリ内にはセンス増幅器が組み込まれている。近
年、フラッシュメモリのメモリアレイ密度は劇的に増加している。フラッシュメ
モリのメモリアレイ密度が増加するにつれて、完全なフラッシュメモリを製造す
ることが著しく困難になってきている。フラッシュメモリの製造時、回路の短絡
もしくは開放状態その他の動作上の欠陥に起因して、メモリアレイが１つ又は複
数の欠陥メモリセルを含むことは普通である。製造の歩留まりを向上させ、フラ
ッシュメモリの信頼度を向上させる方法として、メモリアレイ内の欠陥メモリセ
ルを修復又は交換できるように、通常、フラッシュメモリは予備もしくは冗長用
のメモリセルを含んでいる。
【０００５】
一般にフラッシュメモリは、まず、他のフラッシュメモリと結合されている状
態で半導体ウエハの一部として正しく動作するか否かが検査される。欠陥メモリ
セルを含んでいる不良領域が特定されると、冗長メモリセルが前記不良領域の欠
陥メモリセルと交換される。典型的には、修復が必要な場合、回路は、欠陥メモ
リセルを選択的に非活性化させることが要求され、置換する冗長メモリセルを活
性化させることが要求される。フラッシュメモリは、複数セクタに分割されるの
で、冗長メモリセルは、１つ又は複数のセクタに対応付けられ、或るセクタ内の
欠陥メモリセルが、そのセクタに対応付けられた冗長メモリセルによって置換さ
れる。
態で半導体ウエハの一部として正しく動作するか否かが検査される。欠陥メモリ
セルを含んでいる不良領域が特定されると、冗長メモリセルが前記不良領域の欠
陥メモリセルと交換される。典型的には、修復が必要な場合、回路は、欠陥メモ
リセルを選択的に非活性化させることが要求され、置換する冗長メモリセルを活
性化させることが要求される。フラッシュメモリは、複数セクタに分割されるの
で、冗長メモリセルは、１つ又は複数のセクタに対応付けられ、或るセクタ内の
欠陥メモリセルが、そのセクタに対応付けられた冗長メモリセルによって置換さ
れる。
【０００６】
冗長メモリセル及びメモリセルは、複数の冗長ブロック内に包含され、各冗長
ブロックは、複数のセクタを包含している。冗長メモリセルにより欠陥メモリセ
ルを修復可能にするために、フラッシュメモリは、欠陥メモリセル列のアドレス
と、冗長メモリセル列の位置とを相互参照する。この相互参照は、冗長メモリセ
ル列位置にアドレス記憶場所を割り当てることにより行われる。
ブロックは、複数のセクタを包含している。冗長メモリセルにより欠陥メモリセ
ルを修復可能にするために、フラッシュメモリは、欠陥メモリセル列のアドレス
と、冗長メモリセル列の位置とを相互参照する。この相互参照は、冗長メモリセ
ル列位置にアドレス記憶場所を割り当てることにより行われる。
【０００７】
また、アドレス記憶場所は、特定の冗長ブロック位置にも割り当てられる。特
定アドレス記憶場所に格納された欠陥メモリセル列の列アドレスは、割り当てら
れた冗長ブロック内に位置している。欠陥メモリセルは、特定アドレス記憶場所
に割り当てられた冗長メモリセル列により修復される。欠陥メモリセルの列アド
レスは、アドレス記憶場所内に格納された後、動作中のフラッシュメモリ内でア
クティブ状態にあるメモリセルの列アドレスと比較される。アドレスが一致する
と、アクティブ状態にあるメモリセル列の冗長メモリセル列による置換が実行さ
れる。
定アドレス記憶場所に格納された欠陥メモリセル列の列アドレスは、割り当てら
れた冗長ブロック内に位置している。欠陥メモリセルは、特定アドレス記憶場所
に割り当てられた冗長メモリセル列により修復される。欠陥メモリセルの列アド
レスは、アドレス記憶場所内に格納された後、動作中のフラッシュメモリ内でア
クティブ状態にあるメモリセルの列アドレスと比較される。アドレスが一致する
と、アクティブ状態にあるメモリセル列の冗長メモリセル列による置換が実行さ
れる。
【０００８】
問題は、フラッシュメモリ内の冗長ブロックが異なる場所に選択的に配置変更
されたときに発生する。アドレス記憶場所は冗長ブロック位置に割り当てられる
ので、付加的なアドレス記憶場所は、異なる冗長ブロック位置を占有することが
要求される。しかしながら、冗長ブロックが位置するアドレス記憶場所のみが使
用され、その一方で、付加的なアドレス記憶場所は使用されない状態にある。
されたときに発生する。アドレス記憶場所は冗長ブロック位置に割り当てられる
ので、付加的なアドレス記憶場所は、異なる冗長ブロック位置を占有することが
要求される。しかしながら、冗長ブロックが位置するアドレス記憶場所のみが使
用され、その一方で、付加的なアドレス記憶場所は使用されない状態にある。
【０００９】
アドレス記憶場所の増加により生じる回路の増加は、フラッシュメモリセルの
使用可能領域を減少させ、フラッシュメモリの消費電力も増大させる。更に、従
来技術においては、欠陥メモリセルを一列ずつしか修復できなかった。従って、
フラッシュメモリが異なる位置にある冗長ブロックにおけるタスクを同時に実行
できるとしたならば、その冗長性によりフラッシュメモリの動作速度が低下し、
その一方で、或る位置にある冗長ブロックは他の位置にある冗長ブロックがその
修復を完了するまで待機状態にあることになる。
使用可能領域を減少させ、フラッシュメモリの消費電力も増大させる。更に、従
来技術においては、欠陥メモリセルを一列ずつしか修復できなかった。従って、
フラッシュメモリが異なる位置にある冗長ブロックにおけるタスクを同時に実行
できるとしたならば、その冗長性によりフラッシュメモリの動作速度が低下し、
その一方で、或る位置にある冗長ブロックは他の位置にある冗長ブロックがその
修復を完了するまで待機状態にあることになる。
【００１０】
（発明の開示）
先ず、本発明は、広くは、セクタ単位の冗長を伴うフラッシュＥＥＰＲＯＭセ
ルアレイのような浮遊ゲート記憶装置に関する。より詳細には、本発明は、同時
動作フラッシュメモリと呼ばれるスライディングバンク構成のフラッシュＥＥＰ
ＲＯＭセルアレイ用のセクタ単位の冗長に関する。
ルアレイのような浮遊ゲート記憶装置に関する。より詳細には、本発明は、同時
動作フラッシュメモリと呼ばれるスライディングバンク構成のフラッシュＥＥＰ
ＲＯＭセルアレイ用のセクタ単位の冗長に関する。
【００１１】
同時動作フラッシュメモリは、上位バンクとスライディング下位バンクとに分
割され、一方のバンクにおいて読出しを行い、その一方で、他方のバンクにおい
てプログラム動作又は消去動作を同時に実行するものである。同時動作フラッシ
ュメモリはスライディングバンクアーキテクチャを採用し、これによってユーザ
が、複数の冗長ブロック（ｂ０−ｂ７）を上位バンク又はスライディング下位バ
ンクのどちらに配置するかを指定することにより、上位バンク及びスライディン
グ下位バンクのメガビット密度を変更できるようになっている。各冗長ブロック
（ｂ０−ｂ７）内には、メモリアレイを構成する複数のメモリセル行及び複数の
メモリセル列を含む複数のセクタが存在する。また、複数のセクタは、複数の冗
長メモリセル行及び冗長メモリセル列を含んでいる。
割され、一方のバンクにおいて読出しを行い、その一方で、他方のバンクにおい
てプログラム動作又は消去動作を同時に実行するものである。同時動作フラッシ
ュメモリはスライディングバンクアーキテクチャを採用し、これによってユーザ
が、複数の冗長ブロック（ｂ０−ｂ７）を上位バンク又はスライディング下位バ
ンクのどちらに配置するかを指定することにより、上位バンク及びスライディン
グ下位バンクのメガビット密度を変更できるようになっている。各冗長ブロック
（ｂ０−ｂ７）内には、メモリアレイを構成する複数のメモリセル行及び複数の
メモリセル列を含む複数のセクタが存在する。また、複数のセクタは、複数の冗
長メモリセル行及び冗長メモリセル列を含んでいる。
【００１２】
現段階で好適な同時動作フラッシュメモリは、上位バンクにおいて欠陥のある
メモリセル列を修復し、同時にスライディング下位バンクにおいて欠陥のあるメ
モリセル列を修復しうるセクタ単位の冗長を含んでいる。この「ツーウェイ方式
の」セクタ単位の冗長は、冗長メモリセル列を使用して、メモリアレイ内の上位
バンク及びスライディング下位バンクの双方の欠陥メモリセル列を同時に修復す
ることができる。加えて、セクタ単位の冗長は、上位バンク又はスライディング
下位バンクに位置するように構成された各冗長ブロック（ｂ０−ｂ７）に対して
同じ記憶場所を使用するように配置変更が可能である。
メモリセル列を修復し、同時にスライディング下位バンクにおいて欠陥のあるメ
モリセル列を修復しうるセクタ単位の冗長を含んでいる。この「ツーウェイ方式
の」セクタ単位の冗長は、冗長メモリセル列を使用して、メモリアレイ内の上位
バンク及びスライディング下位バンクの双方の欠陥メモリセル列を同時に修復す
ることができる。加えて、セクタ単位の冗長は、上位バンク又はスライディング
下位バンクに位置するように構成された各冗長ブロック（ｂ０−ｂ７）に対して
同じ記憶場所を使用するように配置変更が可能である。
【００１３】
現段階で好適な態様は、修復選択デコーダ回路と、冗長ＣＡＭ読出しドレイン
デコーダ回路と、複数のアドレスＣＡＭ回路と、複数のコンパレータ回路と、複
数の制御論理回路とを含む。同時動作フラッシュメモリのテスト中、ユーザは、
上位バンク又はスライディング下位バンクのいずれかに位置する冗長ブロック（
ｂ０−ｂ７）のセクタ内で欠陥のあるメモリセル列を識別する。ユーザは修復モ
ードに進み、欠陥のあるメモリセル列を交換して修復を行うために、そのメモリ
セクタに対応付けられた冗長メモリセル列を選択する。
デコーダ回路と、複数のアドレスＣＡＭ回路と、複数のコンパレータ回路と、複
数の制御論理回路とを含む。同時動作フラッシュメモリのテスト中、ユーザは、
上位バンク又はスライディング下位バンクのいずれかに位置する冗長ブロック（
ｂ０−ｂ７）のセクタ内で欠陥のあるメモリセル列を識別する。ユーザは修復モ
ードに進み、欠陥のあるメモリセル列を交換して修復を行うために、そのメモリ
セクタに対応付けられた冗長メモリセル列を選択する。
【００１４】
欠陥のあるメモリセル列が物理的に交換されるのではなく、欠陥メモリセル列
が位置するセクタ単位のアドレスが、アドレスＣＡＭ回路内の特定記憶場所に格
納される。アドレスＣＡＭ回路内の記憶場所は、上位バンク又はスライディング
下位バンクのいずれかに位置する特定冗長ブロック（ｂ０−ｂ７）に割り当てら
れた状態を維持するように配置変更可能である。加えて、アドレスＣＡＭ回路内
の記憶場所は、各セクタ内の冗長メモリセル列に割り当てられる。従って、特定
記憶場所において欠陥のあるメモリセル列のセクタ単位のアドレスを格納するこ
とにより、欠陥メモリセル列が位置する冗長ブロック（ｂ０−ｂ７）と、その冗
長ブロック（ｂ０−ｂ７）内の冗長メモリセル列とが識別される。
が位置するセクタ単位のアドレスが、アドレスＣＡＭ回路内の特定記憶場所に格
納される。アドレスＣＡＭ回路内の記憶場所は、上位バンク又はスライディング
下位バンクのいずれかに位置する特定冗長ブロック（ｂ０−ｂ７）に割り当てら
れた状態を維持するように配置変更可能である。加えて、アドレスＣＡＭ回路内
の記憶場所は、各セクタ内の冗長メモリセル列に割り当てられる。従って、特定
記憶場所において欠陥のあるメモリセル列のセクタ単位のアドレスを格納するこ
とにより、欠陥メモリセル列が位置する冗長ブロック（ｂ０−ｂ７）と、その冗
長ブロック（ｂ０−ｂ７）内の冗長メモリセル列とが識別される。
【００１５】
動作中、同時動作フラッシュメモリは、上位バンク又はスライディング下位バ
ンクにおけるアクティブ状態のメモリセル列のセクタ単位の列アドレスと、アド
レスＣＡＭ回路に格納されたセクタ単位のアドレスとを比較する。アクティブ状
態のメモリセル列は、読出し又は書込みを実行するためにアクセスされるメモリ
セル列である。アクティブ状態のメモリセル列とセクタ単位のアドレスとの比較
は、冗長ＣＡＭ読出しドレインデコーダ回路により行われる。
ンクにおけるアクティブ状態のメモリセル列のセクタ単位の列アドレスと、アド
レスＣＡＭ回路に格納されたセクタ単位のアドレスとを比較する。アクティブ状
態のメモリセル列は、読出し又は書込みを実行するためにアクセスされるメモリ
セル列である。アクティブ状態のメモリセル列とセクタ単位のアドレスとの比較
は、冗長ＣＡＭ読出しドレインデコーダ回路により行われる。
【００１６】
冗長ＣＡＭ読出しドレインデコーダ回路は、アクティブ状態のメモリセル列を
含むセクタが位置する冗長ブロック（ｂ０−ｂ７）のバンク位置を解読する。バ
ンク位置は、上位バンク又はスライディング下位バンクのいずれかの冗長ブロッ
ク（ｂ０−ｂ７）の位置を示すものである。次いで、冗長ＣＡＭ読出しドレイン
デコーダが、前記冗長ブロック（ｂ０−ｂ７）に割り当てられたアドレスＣＡＭ
回路の読出しを行い、既に格納されているセクタ単位のアドレス情報を、どちら
のバンク（上位又は下位）に冗長ブロック（ｂ０−ｂ７）が位置しているかに応
じて、上位バンクコンパレータ回路又は下位バンクコンパレータ回路に与えるも
のである。上位バンク又は下位バンクコンパレータ回路が、既に格納されている
セクタ単位のアドレス情報と、アクティブ状態のメモリセル列のセクタ単位のア
ドレスとを比較し、両者が一致していると判定したときに、上位バンク制御論理
回路又は下位バンク制御論理回路が活性化される。
含むセクタが位置する冗長ブロック（ｂ０−ｂ７）のバンク位置を解読する。バ
ンク位置は、上位バンク又はスライディング下位バンクのいずれかの冗長ブロッ
ク（ｂ０−ｂ７）の位置を示すものである。次いで、冗長ＣＡＭ読出しドレイン
デコーダが、前記冗長ブロック（ｂ０−ｂ７）に割り当てられたアドレスＣＡＭ
回路の読出しを行い、既に格納されているセクタ単位のアドレス情報を、どちら
のバンク（上位又は下位）に冗長ブロック（ｂ０−ｂ７）が位置しているかに応
じて、上位バンクコンパレータ回路又は下位バンクコンパレータ回路に与えるも
のである。上位バンク又は下位バンクコンパレータ回路が、既に格納されている
セクタ単位のアドレス情報と、アクティブ状態のメモリセル列のセクタ単位のア
ドレスとを比較し、両者が一致していると判定したときに、上位バンク制御論理
回路又は下位バンク制御論理回路が活性化される。
【００１７】
上位バンク制御論理回路又は下位バンク制御論理回路は、全セクタの欠陥メモ
リセル列を無効にし、各冗長ブロック（ｂ０−ｂ７）における全セクタの冗長メ
モリセル列を有効にするものである。欠陥メモリセルが冗長メモリセルと電気的
に交換されて、同時動作フラッシュメモリは有効に修復される。修復は、同時動
作フラッシュメモリが読出し又は書込みを実行している間に行われる。冗長ＣＡ
Ｍ読出しドレインデコーダ回路の動作により、同時動作フラッシュメモリ内の冗
長ブロック（ｂ０−ｂ７）のスライディングバンク構成にかかわらず、上位バン
ク及びスライディング下位バンクの両方のアドレスＣＡＭ回路の読出しを行うこ
とができる。セクタ単位の冗長は、上位バンク及びスライディング下位バンクに
おいて独立に機能するので、欠陥のあるメモリセル列をスライディング下位バン
クにおいて電気的に交換すると同時に、欠陥のある別のメモリセル列を上位バン
クにおいて交換することが可能である。
リセル列を無効にし、各冗長ブロック（ｂ０−ｂ７）における全セクタの冗長メ
モリセル列を有効にするものである。欠陥メモリセルが冗長メモリセルと電気的
に交換されて、同時動作フラッシュメモリは有効に修復される。修復は、同時動
作フラッシュメモリが読出し又は書込みを実行している間に行われる。冗長ＣＡ
Ｍ読出しドレインデコーダ回路の動作により、同時動作フラッシュメモリ内の冗
長ブロック（ｂ０−ｂ７）のスライディングバンク構成にかかわらず、上位バン
ク及びスライディング下位バンクの両方のアドレスＣＡＭ回路の読出しを行うこ
とができる。セクタ単位の冗長は、上位バンク及びスライディング下位バンクに
おいて独立に機能するので、欠陥のあるメモリセル列をスライディング下位バン
クにおいて電気的に交換すると同時に、欠陥のある別のメモリセル列を上位バン
クにおいて交換することが可能である。
【００１８】
本発明の上記及び他の特徴及び利点は、本発明の現段階における好適な実施形
態について以下に記述する詳細な説明を、添付の図面と共に参照することにより
明らかとなるであろう。
態について以下に記述する詳細な説明を、添付の図面と共に参照することにより
明らかとなるであろう。
【００１９】
（発明を実施するための形態）
本発明の実施例について具体的な構成を参照しながら以下に記述するが、当業
者であれば、請求の範囲から逸脱することなく上記の具体的な構成に対し種々の
変更及び修正が可能であることは自明であろう。本発明は、冗長を必要とするあ
らゆる形式の複数バンク記憶装置と共に使用可能であるが、本発明の好適な実施
例はフラッシュメモリ用に設計されている。電気的パラメータが一例として挙げ
られているが、これらのパラメータは、他の電気的パラメータを用いる種々の記
憶装置に適用する場合には修正可能である。
者であれば、請求の範囲から逸脱することなく上記の具体的な構成に対し種々の
変更及び修正が可能であることは自明であろう。本発明は、冗長を必要とするあ
らゆる形式の複数バンク記憶装置と共に使用可能であるが、本発明の好適な実施
例はフラッシュメモリ用に設計されている。電気的パラメータが一例として挙げ
られているが、これらのパラメータは、他の電気的パラメータを用いる種々の記
憶装置に適用する場合には修正可能である。
【００２０】
本発明は、書込み又は消去動作を行うと同時に読出しを行うフラッシュメモリ
を開示するものである。本発明のフラッシュメモリは、Ｃｈｅｎらによる "BANK
ARCHITECTURE FOR A NON-VOLATILE MEMORY ENABLING SIMULTANEOUS READING AND
WRITING"なる名称の米国特許第５８６７４３０号、及びＶａｎ Ｂｕｓｋｉｒｋ
による "NON-VOLATILE MEMORY ARRAY THAT ENABLES SIMULTANEOUS READ AND
WRITE OPERATIONS" なる名称の米国特許第５８４７９９８号に開示された記憶装
置における１つ又は複数の構成要素を含んでおり、これら２つの特許をここで参
照により援用するが、これら特許は、同時動作フラッシュメモリの実装及び動作
についても更に言及している。
を開示するものである。本発明のフラッシュメモリは、Ｃｈｅｎらによる "BANK
ARCHITECTURE FOR A NON-VOLATILE MEMORY ENABLING SIMULTANEOUS READING AND
WRITING"なる名称の米国特許第５８６７４３０号、及びＶａｎ Ｂｕｓｋｉｒｋ
による "NON-VOLATILE MEMORY ARRAY THAT ENABLES SIMULTANEOUS READ AND
WRITE OPERATIONS" なる名称の米国特許第５８４７９９８号に開示された記憶装
置における１つ又は複数の構成要素を含んでおり、これら２つの特許をここで参
照により援用するが、これら特許は、同時動作フラッシュメモリの実装及び動作
についても更に言及している。
【００２１】
図１は、セクタ単位の冗長を含む好適な同時動作フラッシュメモリ１０の一部
を示すブロック図である。セクタ単位の冗長は、セクタ単位で冗長メモリセル列
による欠陥メモリセル列の修復を可能にするものである。Ｃｌｅｖｅｌａｎｄら
による "SECTOR-BASED REDUNDANCY ARCHITECTURE" なる名称の米国特許第５３４
９５５８号は、８ビットのフラッシュＥＥＰＲＯＭセルアレイを使用するセクタ
単位の冗長アーキテクチャを開示しており、この特許の全文をここで参照により
援用する。本発明の好適な実施例は、同時動作フラッシュメモリ１０に適用され
るセクタ単位の冗長に関する。前置きとして、本発明に係るセクタ単位の冗長の
適用についての理解を容易にするため、同時動作フラッシュメモリ１０の構成及
び動作に関して記述する。
を示すブロック図である。セクタ単位の冗長は、セクタ単位で冗長メモリセル列
による欠陥メモリセル列の修復を可能にするものである。Ｃｌｅｖｅｌａｎｄら
による "SECTOR-BASED REDUNDANCY ARCHITECTURE" なる名称の米国特許第５３４
９５５８号は、８ビットのフラッシュＥＥＰＲＯＭセルアレイを使用するセクタ
単位の冗長アーキテクチャを開示しており、この特許の全文をここで参照により
援用する。本発明の好適な実施例は、同時動作フラッシュメモリ１０に適用され
るセクタ単位の冗長に関する。前置きとして、本発明に係るセクタ単位の冗長の
適用についての理解を容易にするため、同時動作フラッシュメモリ１０の構成及
び動作に関して記述する。
【００２２】
図1 に示される好適な同時動作フラッシュメモリ１０は、複数のセクタ（ｓ０
−ｓ６３）１２と、複数の小セクタ（ｓｓ０−ｓｓ７）１４とを有し、これらは
複数のセクタブロック１６と複数の冗長ブロック１８とを形成している。当該分
野において周知の通り、各セクタ１２及び小セクタ１４は、行列として配置され
た複数のメモリセルを含む。現段階で好適な実施例において、セクタ１２は、５
１２キロビットのセクタとして設計されることが好ましく、各小セクタ１４は、
６４キロビットのセクタとして設計される。したがって、セクタ１２は、現段階
で好適な実施例において３２メガビットの同時動作フラッシュメモリを構成する
よう結合してなる。本発明は、各種メモリサイズに適用可能であり、好適な実施
例において記載の３２メガビット密度は限定条件として解釈されるべきものでは
ない。
−ｓ６３）１２と、複数の小セクタ（ｓｓ０−ｓｓ７）１４とを有し、これらは
複数のセクタブロック１６と複数の冗長ブロック１８とを形成している。当該分
野において周知の通り、各セクタ１２及び小セクタ１４は、行列として配置され
た複数のメモリセルを含む。現段階で好適な実施例において、セクタ１２は、５
１２キロビットのセクタとして設計されることが好ましく、各小セクタ１４は、
６４キロビットのセクタとして設計される。したがって、セクタ１２は、現段階
で好適な実施例において３２メガビットの同時動作フラッシュメモリを構成する
よう結合してなる。本発明は、各種メモリサイズに適用可能であり、好適な実施
例において記載の３２メガビット密度は限定条件として解釈されるべきものでは
ない。
【００２３】
図１を参照すると、本発明の好適な実施例の目的に鑑みて、セクタ１２の行は
セクタブロック１６として示されている。従って、１行につき４個のセクタ１２
は、各セクタブロック１６内に位置している。図１に示される現段階で好適な実
施例においては、同時動作フラッシュメモリ１０中に、１６個のセクタブロック
１６が存在する。加えて、現段階で好適な同時動作フラッシュメモリ１０は、複
数の冗長ブロック（ｂ０−ｂ７）１８を含んでなり、各冗長ブロック（ｂ０−ｂ
７）１８は、図１に詳しく示されるように、２つの連続するセクタブロック１６
即ち８個のセクタ１２からなるグループに対応付けられている。
セクタブロック１６として示されている。従って、１行につき４個のセクタ１２
は、各セクタブロック１６内に位置している。図１に示される現段階で好適な実
施例においては、同時動作フラッシュメモリ１０中に、１６個のセクタブロック
１６が存在する。加えて、現段階で好適な同時動作フラッシュメモリ１０は、複
数の冗長ブロック（ｂ０−ｂ７）１８を含んでなり、各冗長ブロック（ｂ０−ｂ
７）１８は、図１に詳しく示されるように、２つの連続するセクタブロック１６
即ち８個のセクタ１２からなるグループに対応付けられている。
【００２４】
現段階で好適な実施例は、スライディングバンクアーキテクチャをもつ同時動
作フラッシュメモリ１０向けに設計されている。スライディングバンクアーキテ
クチャは、２つのバンク即ち上位バンク２０とスライディング下位バンク２２と
に分割される。セクタ１２は、上位バンク２０又はスライディング下位バンク２
２に配置変更可能に位置している。各バンク２０、２２に位置するセクタ１２の
数は、上位バンク２０及びスライディング下位バンク２２における記憶容量を決
定する。図１に示されるように、好適な実施例において、同時動作フラッシュメ
モリ１０は、１６メガビットの上位バンクと１６メガビットのスライディング下
位バンク（オプション０）、２４メガビットの上位バンクと８メガビットのスラ
イディング下位バンク（オプション１）、２８メガビットの上位バンクと４メガ
ビットのスライディング下位バンク （オプション２）、又は、３１．５メガビ
ットの上位バンクと０．５メガビットのスライディング下位バンク（オプション
３）を構成するようにバンク境界によって分割され得る。好適な本実施例の目的
に鑑みて、小セクタ１４は、スライディング下位バンク２２内にあると見なすこ
とが好都合である。バンク境界は、現段階で好適な実施例において図示されたも
のに限定されない。
作フラッシュメモリ１０向けに設計されている。スライディングバンクアーキテ
クチャは、２つのバンク即ち上位バンク２０とスライディング下位バンク２２と
に分割される。セクタ１２は、上位バンク２０又はスライディング下位バンク２
２に配置変更可能に位置している。各バンク２０、２２に位置するセクタ１２の
数は、上位バンク２０及びスライディング下位バンク２２における記憶容量を決
定する。図１に示されるように、好適な実施例において、同時動作フラッシュメ
モリ１０は、１６メガビットの上位バンクと１６メガビットのスライディング下
位バンク（オプション０）、２４メガビットの上位バンクと８メガビットのスラ
イディング下位バンク（オプション１）、２８メガビットの上位バンクと４メガ
ビットのスライディング下位バンク （オプション２）、又は、３１．５メガビ
ットの上位バンクと０．５メガビットのスライディング下位バンク（オプション
３）を構成するようにバンク境界によって分割され得る。好適な本実施例の目的
に鑑みて、小セクタ１４は、スライディング下位バンク２２内にあると見なすこ
とが好都合である。バンク境界は、現段階で好適な実施例において図示されたも
のに限定されない。
【００２５】
上位バンク２０及びスライディング下位バンク２２内での、同時動作フラッシ
ュメモリ１０の記憶容量の配分は、製造時のユーザの需要によって決定される。
同時動作フラッシュメモリ１０のユーザが、用途に応じて異なるバンク分割サイ
ズを必要とすることも考えられる。スライディングバンクアーキテクチャは、上
記のような種々のバンク境界を有する同時動作フラッシュメモリ１０の設計及び
製造を簡略化し得るものである。バンク境界を変更するには、同時動作フラッシ
ュメモリ１０の単一金属層を変更する。
ュメモリ１０の記憶容量の配分は、製造時のユーザの需要によって決定される。
同時動作フラッシュメモリ１０のユーザが、用途に応じて異なるバンク分割サイ
ズを必要とすることも考えられる。スライディングバンクアーキテクチャは、上
記のような種々のバンク境界を有する同時動作フラッシュメモリ１０の設計及び
製造を簡略化し得るものである。バンク境界を変更するには、同時動作フラッシ
ュメモリ１０の単一金属層を変更する。
【００２６】
同時動作フラッシュメモリ１０は、スライディングバンクアーキテクチャを採
用しているが、その理由は、その構成が、各バンク２０、２２において読出し及
び書込み機能を同時に実行する性能を装置に与えるからである。従って、上位バ
ンク２０において読出し動作を実行する場合、それと同時にスライディング下位
バンク２２において書込み動作を実行できる。これは、往々にして書込み動作が
読出し動作よりもかなり長い時間を要するので、プログラミング又は消去動作が
行われていないバンク２０、２２において読出し動作を実行することが可能にな
るためである。
用しているが、その理由は、その構成が、各バンク２０、２２において読出し及
び書込み機能を同時に実行する性能を装置に与えるからである。従って、上位バ
ンク２０において読出し動作を実行する場合、それと同時にスライディング下位
バンク２２において書込み動作を実行できる。これは、往々にして書込み動作が
読出し動作よりもかなり長い時間を要するので、プログラミング又は消去動作が
行われていないバンク２０、２２において読出し動作を実行することが可能にな
るためである。
【００２７】
現段階で好適な実施例を使用する同時動作フラッシュメモリ１０へのセクタ単
位の冗長の適用は、同時動作中の修復の実行を可能にするものである。各冗長ブ
ロック（ｂ０−ｂ７）の個々のセクタ１２における欠陥メモリセル列の修復は、
欠陥メモリセル列に冗長メモリセル列を対応付けるようプログラムされた記憶場
所を使用して行われる。記憶場所は、冗長ブロック（ｂ０−ｂ７）が上位バンク
２０又はスライディング下位バンク２２のいずれにあるかを対応付けるようプロ
グラムし得るものである。上記の修復がどのように行われるかを十分に理解する
には、同時動作フラッシュメモリ１０のアドレス指定を理解することが有用であ
る。
位の冗長の適用は、同時動作中の修復の実行を可能にするものである。各冗長ブ
ロック（ｂ０−ｂ７）の個々のセクタ１２における欠陥メモリセル列の修復は、
欠陥メモリセル列に冗長メモリセル列を対応付けるようプログラムされた記憶場
所を使用して行われる。記憶場所は、冗長ブロック（ｂ０−ｂ７）が上位バンク
２０又はスライディング下位バンク２２のいずれにあるかを対応付けるようプロ
グラムし得るものである。上記の修復がどのように行われるかを十分に理解する
には、同時動作フラッシュメモリ１０のアドレス指定を理解することが有用であ
る。
【００２８】
上位バンク２０とスライディング下位バンク２２は、独立したバンクである。
上位バンク２０は、上位アドレス（ＵＡ）ワード線デコーダ（不図示）と、ＵＡ
ビット線デコーダ（不図示）とを含んでおり、両者は、上位バンク２０における
セクタ１２内のメモリセルにアクセスするために使用される。同様に、スライデ
ィング下位バンク２２は、スライディング下位バンク２２におけるセクタ１２内
のメモリセルにアクセスするための下位アドレス（ＬＡ）ワード線デコーダ（不
図示）とＬＡビット線デコーダ（不図示）とを含む。現段階で好適な実施例にお
いて、ＵＡ及びＬＡワード線デコーダは、セクタ１２、セクタブロック１６、及
びセクタ１２内のメモリセル（不図示）ワード線のセクタ単位のアドレスを識別
する２１ビットアドレスの一部を解読するものである。ＵＡ及びＬＡビット線デ
コーダは、セクタ１２内のメモリセル（不図示）のビット線を識別するセクタ単
位のアドレスである２１ビットアドレスの他の部分を解読するものである。
上位バンク２０は、上位アドレス（ＵＡ）ワード線デコーダ（不図示）と、ＵＡ
ビット線デコーダ（不図示）とを含んでおり、両者は、上位バンク２０における
セクタ１２内のメモリセルにアクセスするために使用される。同様に、スライデ
ィング下位バンク２２は、スライディング下位バンク２２におけるセクタ１２内
のメモリセルにアクセスするための下位アドレス（ＬＡ）ワード線デコーダ（不
図示）とＬＡビット線デコーダ（不図示）とを含む。現段階で好適な実施例にお
いて、ＵＡ及びＬＡワード線デコーダは、セクタ１２、セクタブロック１６、及
びセクタ１２内のメモリセル（不図示）ワード線のセクタ単位のアドレスを識別
する２１ビットアドレスの一部を解読するものである。ＵＡ及びＬＡビット線デ
コーダは、セクタ１２内のメモリセル（不図示）のビット線を識別するセクタ単
位のアドレスである２１ビットアドレスの他の部分を解読するものである。
【００２９】
また、２１ビットアドレスは、セクタ１２及びセクタブロック１６が位置する
特定の冗長ブロック（ｂ０−ｂ７）１８のバンク位置を識別するものである。現
段階で好適な実施例において、冗長ブロック（ｂ０−ｂ７）１８は、それぞれ製
造時に選択された分割サイズに応じて、上位バンク２０又はスライディング下位
バンク２２に配置される。図１で示される現段階で好適な実施例において、冗長
ブロック（ｂ０−ｂ３）１８は上位バンク２０に位置し、冗長ブロック（ｂ４−
ｂ７）１８はスライディング下位バンク２２に位置する。冗長ブロック（ｂ０−
ｂ７）１８は、複数の冗長ブロックアドレスライン （Ａ（２０）−Ａ（１８）
）２４によって解読される。冗長ブロックアドレスライン（Ａ（２０）−Ａ（１
８））２４上に示された冗長ブロックアドレスは、２１ビットアドレスにおける
最上位ビットを表している。一般に、メモリセルが同時動作フラッシュメモリ１
０によるアクセスを受ける度にアドレス指定が行われる。本発明の他の実施例に
おいては、アドレス内のビット数が異なる場合もある。
特定の冗長ブロック（ｂ０−ｂ７）１８のバンク位置を識別するものである。現
段階で好適な実施例において、冗長ブロック（ｂ０−ｂ７）１８は、それぞれ製
造時に選択された分割サイズに応じて、上位バンク２０又はスライディング下位
バンク２２に配置される。図１で示される現段階で好適な実施例において、冗長
ブロック（ｂ０−ｂ３）１８は上位バンク２０に位置し、冗長ブロック（ｂ４−
ｂ７）１８はスライディング下位バンク２２に位置する。冗長ブロック（ｂ０−
ｂ７）１８は、複数の冗長ブロックアドレスライン （Ａ（２０）−Ａ（１８）
）２４によって解読される。冗長ブロックアドレスライン（Ａ（２０）−Ａ（１
８））２４上に示された冗長ブロックアドレスは、２１ビットアドレスにおける
最上位ビットを表している。一般に、メモリセルが同時動作フラッシュメモリ１
０によるアクセスを受ける度にアドレス指定が行われる。本発明の他の実施例に
おいては、アドレス内のビット数が異なる場合もある。
【００３０】
一般に、製造時に設定されたバンク境界を使用することにより、アドレスバッ
ファ（不図示）が、選択されたバンク２０、２２におけるＵＡ及びＬＡワード線
及びビット線デコーダの各々に２１ビットアドレス構成部分を多重送信する。ア
ドレスバッファは、２１ビットアドレスを解読し、メモリセル列が位置するバン
ク２０、２２を識別する。さらに、アドレスバッファは、ＵＡ又はＬＡワード線
及びビット線デコーダに、セクタ１２内のメモリセルにアクセスするアドレスを
付与する。
ファ（不図示）が、選択されたバンク２０、２２におけるＵＡ及びＬＡワード線
及びビット線デコーダの各々に２１ビットアドレス構成部分を多重送信する。ア
ドレスバッファは、２１ビットアドレスを解読し、メモリセル列が位置するバン
ク２０、２２を識別する。さらに、アドレスバッファは、ＵＡ又はＬＡワード線
及びビット線デコーダに、セクタ１２内のメモリセルにアクセスするアドレスを
付与する。
【００３１】
図２は、セクタ１２の一部を示す回路図である。現段階で好適な実施例におい
て、各セクタ１２は、１６個のＩ／Ｏブロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２５を
含んでおり、これらＩ／Ｏブロックは、複数のメモリセル列２６と、複数のメタ
ル２ビット線２８と、複数のメタル１ビット線３０と、複数のメタル１セクタ選
択トランジスタ３２と、複数のメタル２ビット線選択トランジスタ３３とを含ん
でいる。各Ｉ／Ｏブロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２５内のメモリセル列２６
は、図２に示すように、メタル２ビット線２８と、メタル１ビット線３０と、メ
タル１セクタ選択トランジスタ３２と、メタル２ビット線選択トランジスタ３３
とに電気的に接続されている。
て、各セクタ１２は、１６個のＩ／Ｏブロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２５を
含んでおり、これらＩ／Ｏブロックは、複数のメモリセル列２６と、複数のメタ
ル２ビット線２８と、複数のメタル１ビット線３０と、複数のメタル１セクタ選
択トランジスタ３２と、複数のメタル２ビット線選択トランジスタ３３とを含ん
でいる。各Ｉ／Ｏブロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２５内のメモリセル列２６
は、図２に示すように、メタル２ビット線２８と、メタル１ビット線３０と、メ
タル１セクタ選択トランジスタ３２と、メタル２ビット線選択トランジスタ３３
とに電気的に接続されている。
【００３２】
現段階で好適な実施例において、Ｉ／Ｏブロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２
５毎に６４個のメタル１ビット線３０が、３２個のメタル２ビット線２８それぞ
れに電気的に接続されている。各メモリセル列２６に含まれるデータは、ＵＡ及
びＬＡワード線デコーダ並びにＵＡ及びＬＡビット線デコーダから受信した電気
信号によりアクセスされる。ＵＡ及びＬＡワード線デコーダは、各メタル１セク
タ選択トランジスタ３２の制御ゲートに電気信号を供給する。ＵＡ及びＬＡビッ
ト線デコーダは、各メタル２ビット線選択トランジスタ３３の制御ゲートに電気
信号を供給する。メタル１セクタ選択トランジスタ３２及びメタル２ビット線選
択トランジスタ３３は、各セクタ１２内に存在するメモリセル列２６を絶縁する
機能を有し、これらの個別使用を可能にするものである。電気信号は各トランジ
スタを活性化させ、これによって、特定のセクタ１２及び該セクタ１２内の特定
のビット線を選択し、各Ｉ／Ｏブロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２５の各メモ
リセル列２６に含まれるデータへのアクセスを可能にする。
５毎に６４個のメタル１ビット線３０が、３２個のメタル２ビット線２８それぞ
れに電気的に接続されている。各メモリセル列２６に含まれるデータは、ＵＡ及
びＬＡワード線デコーダ並びにＵＡ及びＬＡビット線デコーダから受信した電気
信号によりアクセスされる。ＵＡ及びＬＡワード線デコーダは、各メタル１セク
タ選択トランジスタ３２の制御ゲートに電気信号を供給する。ＵＡ及びＬＡビッ
ト線デコーダは、各メタル２ビット線選択トランジスタ３３の制御ゲートに電気
信号を供給する。メタル１セクタ選択トランジスタ３２及びメタル２ビット線選
択トランジスタ３３は、各セクタ１２内に存在するメモリセル列２６を絶縁する
機能を有し、これらの個別使用を可能にするものである。電気信号は各トランジ
スタを活性化させ、これによって、特定のセクタ１２及び該セクタ１２内の特定
のビット線を選択し、各Ｉ／Ｏブロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２５の各メモ
リセル列２６に含まれるデータへのアクセスを可能にする。
【００３３】
ＵＡ及びＬＡワード線デコーダは、メタル１セクタ選択トランジスタ３２を使
用して、メモリセル列２６を、異なるセクタ１２であるセグメントに分割するも
のである。ＵＡ及びＬＡビット線デコーダは、メタル２ビット線選択トランジス
タ３３を使用して、メタル２ビット線２８を活性化させるものである。Ｉ／Ｏブ
ロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２５内の各メタル２ビット線２８は、各セクタ
単位のアドレスにより識別される。このように、セクタ単位のアドレスは、上記
のようにＵＡ及びＬＡビット線デコーダにより解読され、各Ｉ／Ｏブロック（Ｉ
／Ｏ０−Ｉ／Ｏ１５）２５内の各メタル２ビット線２８が活性化される。
用して、メモリセル列２６を、異なるセクタ１２であるセグメントに分割するも
のである。ＵＡ及びＬＡビット線デコーダは、メタル２ビット線選択トランジス
タ３３を使用して、メタル２ビット線２８を活性化させるものである。Ｉ／Ｏブ
ロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２５内の各メタル２ビット線２８は、各セクタ
単位のアドレスにより識別される。このように、セクタ単位のアドレスは、上記
のようにＵＡ及びＬＡビット線デコーダにより解読され、各Ｉ／Ｏブロック（Ｉ
／Ｏ０−Ｉ／Ｏ１５）２５内の各メタル２ビット線２８が活性化される。
【００３４】
各セクタ１２に位置する１６個のＩ／Ｏブロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２
５は、上位バイトデータと下位バイトデータとに分割されるので、Ｉ／Ｏブロッ
ク（Ｉ／Ｏ０−Ｉ／Ｏ７）２５は下位バイトを含み、Ｉ／Ｏブロック（Ｉ／Ｏ８
−Ｉ／Ｏ１５）２５は上位バイトを含む。現段階で好適な実施例において、同時
動作フラッシュメモリ１０は、１６ビット又は８ビットモードで作動し得る。１
６ビットモードにおいて、同時動作フラッシュメモリ１０は、１６ビットデータ
により動作し、８ビットモードにおいて、同時動作フラッシュメモリ１０は、８
ビットデータにより動作する。Ｉ／Ｏブロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２５の
数、メモリセル列２６の数、メタル２ビット線２８の数、メタル１ビット線３０
の数は、図示の上記数に限定されるものではなく、異なる同時動作フラッシュメ
モリ１０設計において増減可能である。
５は、上位バイトデータと下位バイトデータとに分割されるので、Ｉ／Ｏブロッ
ク（Ｉ／Ｏ０−Ｉ／Ｏ７）２５は下位バイトを含み、Ｉ／Ｏブロック（Ｉ／Ｏ８
−Ｉ／Ｏ１５）２５は上位バイトを含む。現段階で好適な実施例において、同時
動作フラッシュメモリ１０は、１６ビット又は８ビットモードで作動し得る。１
６ビットモードにおいて、同時動作フラッシュメモリ１０は、１６ビットデータ
により動作し、８ビットモードにおいて、同時動作フラッシュメモリ１０は、８
ビットデータにより動作する。Ｉ／Ｏブロック（Ｉ／Ｏ０−Ｉ／Ｏ１５）２５の
数、メモリセル列２６の数、メタル２ビット線２８の数、メタル１ビット線３０
の数は、図示の上記数に限定されるものではなく、異なる同時動作フラッシュメ
モリ１０設計において増減可能である。
【００３５】
図３を参照すると、好適な同時動作フラッシュメモリ１０は、各セクタ１２内
に複数の冗長メモリセル列３４も含む。冗長メモリセル列３４は、図２に示され
るメモリセル列２６における欠陥を修復するために使用される。好適な同時動作
フラッシュメモリ１０において、冗長メモリセル列３４は、第１の冗長素子（Ｒ
Ｅ０）３６又は第２の冗長素子（ＲＥ１）３８のいずれかに位置している。図３
に示されるように、各冗長素子３６、３８は、図示の如く電気的に接続された複
数のメタル１冗長ビット線４０と、複数のメタル２冗長ビット線４２と、複数の
冗長メタル１セクタ選択トランジスタ４４と、複数の冗長メタル２ビット線選択
トランジスタ４６とを含む。
に複数の冗長メモリセル列３４も含む。冗長メモリセル列３４は、図２に示され
るメモリセル列２６における欠陥を修復するために使用される。好適な同時動作
フラッシュメモリ１０において、冗長メモリセル列３４は、第１の冗長素子（Ｒ
Ｅ０）３６又は第２の冗長素子（ＲＥ１）３８のいずれかに位置している。図３
に示されるように、各冗長素子３６、３８は、図示の如く電気的に接続された複
数のメタル１冗長ビット線４０と、複数のメタル２冗長ビット線４２と、複数の
冗長メタル１セクタ選択トランジスタ４４と、複数の冗長メタル２ビット線選択
トランジスタ４６とを含む。
【００３６】
さらに図３に示されるように、各冗長メモリセル列３４は、各メタル１冗長ビ
ット線４０に電気的に接続されており、該メタル１冗長ビット線４０は、各メタ
ル２冗長ビット線４２に電気的に接続されている。現段階で好適な実施例におい
て、２つのメタル２冗長ビット線４２が、２つのＩ／Ｏブロック （Ｉ／Ｏ０−
Ｉ／Ｏ１５）２５に割り当てられており、１つのセクタ１２につき全体で１６個
のメタル２冗長ビット線４２が存在する。このように現段階で好適な実施例にお
いて、各セクタ１２内には合計３２個の冗長メモリセル列３４が存在する。
ット線４０に電気的に接続されており、該メタル１冗長ビット線４０は、各メタ
ル２冗長ビット線４２に電気的に接続されている。現段階で好適な実施例におい
て、２つのメタル２冗長ビット線４２が、２つのＩ／Ｏブロック （Ｉ／Ｏ０−
Ｉ／Ｏ１５）２５に割り当てられており、１つのセクタ１２につき全体で１６個
のメタル２冗長ビット線４２が存在する。このように現段階で好適な実施例にお
いて、各セクタ１２内には合計３２個の冗長メモリセル列３４が存在する。
【００３７】
現段階で好適な実施例において、第１の冗長素子（ＲＥ０）３６及び第２の冗
長素子（ＲＥ１）３８は、それぞれ８個のメタル２冗長ビット線４２からなる群
を含む。このように１つのセクタ１２につき１６個のＩ／Ｏブロック（Ｉ／Ｏ０
−Ｉ／Ｏ１５）２５が存在するので、Ｉ／Ｏブロック（Ｉ／Ｏ０、Ｉ／Ｏ２、Ｉ
／Ｏ４、Ｉ／Ｏ６、Ｉ／Ｏ８、Ｉ／Ｏ１０、Ｉ／Ｏ１２、Ｉ／Ｏ１４）２５は、
例えば第１の冗長素子（ＲＥ０）３６に対応付けられ、Ｉ／Ｏブロック（Ｉ／Ｏ
１、Ｉ／Ｏ３、Ｉ／Ｏ５、Ｉ／Ｏ７、Ｉ／Ｏ９、Ｉ／Ｏ１１、Ｉ／Ｏ１３、Ｉ／
Ｏ１５））２５は、例えば第２の冗長素子（ＲＥ１）３８に対応付けられる。
長素子（ＲＥ１）３８は、それぞれ８個のメタル２冗長ビット線４２からなる群
を含む。このように１つのセクタ１２につき１６個のＩ／Ｏブロック（Ｉ／Ｏ０
−Ｉ／Ｏ１５）２５が存在するので、Ｉ／Ｏブロック（Ｉ／Ｏ０、Ｉ／Ｏ２、Ｉ
／Ｏ４、Ｉ／Ｏ６、Ｉ／Ｏ８、Ｉ／Ｏ１０、Ｉ／Ｏ１２、Ｉ／Ｏ１４）２５は、
例えば第１の冗長素子（ＲＥ０）３６に対応付けられ、Ｉ／Ｏブロック（Ｉ／Ｏ
１、Ｉ／Ｏ３、Ｉ／Ｏ５、Ｉ／Ｏ７、Ｉ／Ｏ９、Ｉ／Ｏ１１、Ｉ／Ｏ１３、Ｉ／
Ｏ１５））２５は、例えば第２の冗長素子（ＲＥ１）３８に対応付けられる。
【００３８】
本発明の好適な実施例におけるセクタ単位の冗長は、複数の冗長ＵＡビット線
デコーダ（不図示）と、複数の冗長ＬＡビット線デコーダ（不図示）とを含む。
冗長ＵＡ及びＬＡビット線デコーダは、上位バンク２０又はスライディング下位
バンク２２の各々において、セクタ１２内にある冗長素子３６、３８を解読する
ものである。一般に、冗長ＵＡ及びＬＡビット線デコーダは、セクタ１２内の冗
長素子３６、３８を解読し、メモリセル列２６における欠陥を修復する。
デコーダ（不図示）と、複数の冗長ＬＡビット線デコーダ（不図示）とを含む。
冗長ＵＡ及びＬＡビット線デコーダは、上位バンク２０又はスライディング下位
バンク２２の各々において、セクタ１２内にある冗長素子３６、３８を解読する
ものである。一般に、冗長ＵＡ及びＬＡビット線デコーダは、セクタ１２内の冗
長素子３６、３８を解読し、メモリセル列２６における欠陥を修復する。
【００３９】
現段階で好適な実施例において、セクタ１２と、セクタブロック１６と、冗長
メモリセルの行セクタ単位のアドレスを解読する独立したワード線デコーダは存
在しない。その代わりに、冗長メモリセル行は、非冗長メモリセル行について、
すでに記載した方法でＵＡワード線デコーダ（不図示）とＬＡワード線デコーダ
（不図示）とにより解読される。このように、冗長メタル１セクタ選択トランジ
スタ４４はＵＡ及びＬＡワード線デコーダに電気的に接続されている。
メモリセルの行セクタ単位のアドレスを解読する独立したワード線デコーダは存
在しない。その代わりに、冗長メモリセル行は、非冗長メモリセル行について、
すでに記載した方法でＵＡワード線デコーダ（不図示）とＬＡワード線デコーダ
（不図示）とにより解読される。このように、冗長メタル１セクタ選択トランジ
スタ４４はＵＡ及びＬＡワード線デコーダに電気的に接続されている。
【００４０】
冗長メタル１セクタ選択トランジスタ４４及び冗長メタル２ビット線選択トラ
ンジスタ４６は、図２に関し記載したメタル１セクタ選択トランジスタ３２及び
メタル２ビット線選択トランジスタ３３のそれぞれと同様の方法で解読される。
同様に、冗長メタル１セクタ選択トランジスタ４４及び冗長メタル２ビット線選
択トランジスタ４６は、セクタ１２内の冗長メモリセル列３４を絶縁する機能を
有し、それらの個別使用を可能にするものである。ＵＡワード線デコーダ及びＬ
Ａワード線デコーダは、メタル１冗長セクタ選択トランジスタ４４を使用し、冗
長メモリセル列３４を、異なるセグメント又は冗長ブロックに分割する。特定の
セクタ１２内にある個々のセグメントは、同一列にある他のセグメントとは独立
に形成可能であるため、異なる欠陥を修復又は置換するために用いることができ
る。現段階で好適な実施例において、冗長メタル２ビット線選択トランジスタ４
６は、冗長ＬＡビット線デコーダ（不図示）とＵＡビット線デコーダ（不図示）
とにより解読される。
ンジスタ４６は、図２に関し記載したメタル１セクタ選択トランジスタ３２及び
メタル２ビット線選択トランジスタ３３のそれぞれと同様の方法で解読される。
同様に、冗長メタル１セクタ選択トランジスタ４４及び冗長メタル２ビット線選
択トランジスタ４６は、セクタ１２内の冗長メモリセル列３４を絶縁する機能を
有し、それらの個別使用を可能にするものである。ＵＡワード線デコーダ及びＬ
Ａワード線デコーダは、メタル１冗長セクタ選択トランジスタ４４を使用し、冗
長メモリセル列３４を、異なるセグメント又は冗長ブロックに分割する。特定の
セクタ１２内にある個々のセグメントは、同一列にある他のセグメントとは独立
に形成可能であるため、異なる欠陥を修復又は置換するために用いることができ
る。現段階で好適な実施例において、冗長メタル２ビット線選択トランジスタ４
６は、冗長ＬＡビット線デコーダ（不図示）とＵＡビット線デコーダ（不図示）
とにより解読される。
【００４１】
図４は好適な同時動作フラッシュメモリ１０の一部を示すブロック図であり、
セクタ単位の冗長を含む回路を示している。上述したように、セクタ単位の冗長
は、図２に示すメモリセル列を、図３に示す冗長メモリセル列で電気的に置換す
るものである。好適なセクタ単位の冗長は、図４に示す如く電気的に接続された
冗長ＣＡＭ読出しドレインデコーダ回路５０と、修復選択デコーダ回路５２と、
複数のアドレスＣＡＭ回路５４と、複数の上位バンクコンパレータ回路５６と、
複数の下位バンクコンパレータ回路５８と、複数の上位バンク制御論理回路６０
と、複数の下位バンク制御論理回路６２とを含む。
セクタ単位の冗長を含む回路を示している。上述したように、セクタ単位の冗長
は、図２に示すメモリセル列を、図３に示す冗長メモリセル列で電気的に置換す
るものである。好適なセクタ単位の冗長は、図４に示す如く電気的に接続された
冗長ＣＡＭ読出しドレインデコーダ回路５０と、修復選択デコーダ回路５２と、
複数のアドレスＣＡＭ回路５４と、複数の上位バンクコンパレータ回路５６と、
複数の下位バンクコンパレータ回路５８と、複数の上位バンク制御論理回路６０
と、複数の下位バンク制御論理回路６２とを含む。
【００４２】
また、現段階で好適な実施例は、上位バンク２０及びスライディング下位バン
ク２２における欠陥の修復を可能にすることにより、同時動作フラッシュメモリ
１０内にツーウェイ冗長を付与する。ツーウェイ冗長は、読出しが行われる一方
のバンクにおいて修復を行い、その一方で、書込みが行われる他方のバンクにお
いても修復を行い得る機能として定義される。セクタ１２内のメモリセル列２６
が検査時において欠陥有りと判断されると、欠陥のあるメモリセル列２６は、同
一セクタ１２に対応付けられている冗長メモリセル列３４によって置換される。
修復は、欠陥のあるメモリセル列２６を冗長メモリセル列３４に電気的に交換す
ることにより行われる。好適な同時動作フラッシュメモリ１０のセクタ冗長内に
おいて、欠陥のあるメモリセル列２６が、冗長メモリセル３４と電気的に交換さ
れるようプロフラムされている場合、その電気的な交換は、冗長ブロック （ｂ
０−ｂ７）１８内の全セクタ１２に対して行われる。
ク２２における欠陥の修復を可能にすることにより、同時動作フラッシュメモリ
１０内にツーウェイ冗長を付与する。ツーウェイ冗長は、読出しが行われる一方
のバンクにおいて修復を行い、その一方で、書込みが行われる他方のバンクにお
いても修復を行い得る機能として定義される。セクタ１２内のメモリセル列２６
が検査時において欠陥有りと判断されると、欠陥のあるメモリセル列２６は、同
一セクタ１２に対応付けられている冗長メモリセル列３４によって置換される。
修復は、欠陥のあるメモリセル列２６を冗長メモリセル列３４に電気的に交換す
ることにより行われる。好適な同時動作フラッシュメモリ１０のセクタ冗長内に
おいて、欠陥のあるメモリセル列２６が、冗長メモリセル３４と電気的に交換さ
れるようプロフラムされている場合、その電気的な交換は、冗長ブロック （ｂ
０−ｂ７）１８内の全セクタ１２に対して行われる。
【００４３】
電気的な交換を実行するには、欠陥のあるメモリセル列２６のセクタ単位のア
ドレスを、修復モード時にアドレスＣＡＭ回路５４内にプログラムする。プログ
ラミング中、冗長ＣＡＭ読出しドレインデコーダ回路５０が、欠陥のあるメモリ
セル列２６の冗長ブロックアドレスライン（Ａ（２０）−Ａ（１８））を解読す
る。上述したように、冗長ブロックアドレスはアドレスバッファにより与えられ
るものであり、欠陥のあるメモリセル列２６を含む冗長ブロック（Ｂ０−Ｂ７）
１８が、上位バンク２０又はスライディング下位バンク２２のどちらに位置して
いるかを識別するものである。
ドレスを、修復モード時にアドレスＣＡＭ回路５４内にプログラムする。プログ
ラミング中、冗長ＣＡＭ読出しドレインデコーダ回路５０が、欠陥のあるメモリ
セル列２６の冗長ブロックアドレスライン（Ａ（２０）−Ａ（１８））を解読す
る。上述したように、冗長ブロックアドレスはアドレスバッファにより与えられ
るものであり、欠陥のあるメモリセル列２６を含む冗長ブロック（Ｂ０−Ｂ７）
１８が、上位バンク２０又はスライディング下位バンク２２のどちらに位置して
いるかを識別するものである。
【００４４】
修復選択デコーダ回路５２は、所定セクタ１２内において修復を行う第１の冗
長素子（ＲＥ０）３６又は第２の冗長素子（ＲＥ１）３８を選択するよう、修復
モード時に受信した複数の所定入力により指令されるものである。前述の如く、
第１及び第２の冗長素子３６、３８は、８個の冗長メモリセル列３４からなるバ
イトを形成している。従って、欠陥のあるメモリセル列２６を含む８個のメモリ
セル列２６を含むバイトは、修復時に電気的に交換される。第１の冗長素子（Ｒ
Ｅ０）３６及び第２の冗長素子（ＲＥ１）３８を使用して、Ｉ／Ｏブロック（Ｉ
／Ｏ０−Ｉ／Ｏ７）２５内に位置する下位バイト又はＩ／Ｏブロック（Ｉ／Ｏ８
−Ｉ／Ｏ１５）２５内に位置する上位バイトのいずれかを修復することができる
が、これについて以下に説明する。
長素子（ＲＥ０）３６又は第２の冗長素子（ＲＥ１）３８を選択するよう、修復
モード時に受信した複数の所定入力により指令されるものである。前述の如く、
第１及び第２の冗長素子３６、３８は、８個の冗長メモリセル列３４からなるバ
イトを形成している。従って、欠陥のあるメモリセル列２６を含む８個のメモリ
セル列２６を含むバイトは、修復時に電気的に交換される。第１の冗長素子（Ｒ
Ｅ０）３６及び第２の冗長素子（ＲＥ１）３８を使用して、Ｉ／Ｏブロック（Ｉ
／Ｏ０−Ｉ／Ｏ７）２５内に位置する下位バイト又はＩ／Ｏブロック（Ｉ／Ｏ８
−Ｉ／Ｏ１５）２５内に位置する上位バイトのいずれかを修復することができる
が、これについて以下に説明する。
【００４５】
特定の冗長ブロック（ｂ０−ｂ７）１８の上位バンク２０又はスライディング
下位バンク２２内の位置、及び、適切な冗長素子３６、３８の選択により、プロ
グラムされるべきアドレスＣＡＭ回路５４内の複数の記憶場所（不図示）が有効
化される。アドレスＣＡＭ回路５４内の記憶場所は、第１の冗長素子（ＲＥ０）
３６又は第２の冗長素子（ＲＥ１）３８のいずれかに割り当てられる。さらに、
各記憶場所は、各冗長ブロック（ｂ０−ｂ７）１８に割り当てられ、各冗長ブロ
ック（ｂ０−ｂ７）１８内に位置するメモリセル列２６のセクタ単位のアドレス
のみが格納される。欠陥のあるメモリセル列２６のセクタ単位のアドレスが、ア
ドレスＣＡＭ回路５４内で選択された記憶場所に格納される際、欠陥のあるメモ
リセル列２６は、第１の冗長素子（ＲＥ０）３６又は第２の冗長素子（ＲＥ１）
３８のいずれかによって修復されるように割り当てられる。第１又は第２の冗長
素子３６、３８は、欠陥のあるメモリセル列２６が位置する同一の冗長ブロック
（ｂ０−ｂ７）内に位置している。
下位バンク２２内の位置、及び、適切な冗長素子３６、３８の選択により、プロ
グラムされるべきアドレスＣＡＭ回路５４内の複数の記憶場所（不図示）が有効
化される。アドレスＣＡＭ回路５４内の記憶場所は、第１の冗長素子（ＲＥ０）
３６又は第２の冗長素子（ＲＥ１）３８のいずれかに割り当てられる。さらに、
各記憶場所は、各冗長ブロック（ｂ０−ｂ７）１８に割り当てられ、各冗長ブロ
ック（ｂ０−ｂ７）１８内に位置するメモリセル列２６のセクタ単位のアドレス
のみが格納される。欠陥のあるメモリセル列２６のセクタ単位のアドレスが、ア
ドレスＣＡＭ回路５４内で選択された記憶場所に格納される際、欠陥のあるメモ
リセル列２６は、第１の冗長素子（ＲＥ０）３６又は第２の冗長素子（ＲＥ１）
３８のいずれかによって修復されるように割り当てられる。第１又は第２の冗長
素子３６、３８は、欠陥のあるメモリセル列２６が位置する同一の冗長ブロック
（ｂ０−ｂ７）内に位置している。
【００４６】
動作中、同時動作フラッシュメモリ１０内で読出し又は書込みが実行される際
に、セクタ１２内でアクティブ状態にあるメモリセル列のセクタ単位のアドレス
が、アドレスバッファにより、上位バンクコンパレータ回路５６又は下位バンク
コンパレータ回路５８に供給される。アクティブ状態にあるメモリセル列は、上
位バンク２０又はスライディング下位バンク２２いずれかにある冗長ブロック
（ｂ０−ｂ７）１８の１つにおける読出し又は書込みの間、同時動作フラッシュ
メモリ１０がその時点でアクセスしているメモリセル列２６である。アクティブ
状態にあるメモリセル列のセクタ単位のアドレスは、アクティブ状態にあるメモ
リセル列を含む冗長ブロック（ｂ０−ｂ７）１８のバンク位置に応じて、アドレ
スバッファにより、上位バンクコンパレータ回路５６又は下位バンクコンパレー
タ回路５８に供給される。冗長ブロック（ｂ０−ｂ７）１８のバンク位置は、上
位バンク２０又はスライディング下位バンク２２内にある。
に、セクタ１２内でアクティブ状態にあるメモリセル列のセクタ単位のアドレス
が、アドレスバッファにより、上位バンクコンパレータ回路５６又は下位バンク
コンパレータ回路５８に供給される。アクティブ状態にあるメモリセル列は、上
位バンク２０又はスライディング下位バンク２２いずれかにある冗長ブロック
（ｂ０−ｂ７）１８の１つにおける読出し又は書込みの間、同時動作フラッシュ
メモリ１０がその時点でアクセスしているメモリセル列２６である。アクティブ
状態にあるメモリセル列のセクタ単位のアドレスは、アクティブ状態にあるメモ
リセル列を含む冗長ブロック（ｂ０−ｂ７）１８のバンク位置に応じて、アドレ
スバッファにより、上位バンクコンパレータ回路５６又は下位バンクコンパレー
タ回路５８に供給される。冗長ブロック（ｂ０−ｂ７）１８のバンク位置は、上
位バンク２０又はスライディング下位バンク２２内にある。
【００４７】
同時に、冗長ＣＡＭ読出しドレインデコーダ回路５０は、冗長ブロックアドレ
スライン（（Ａ２０）−（Ａ１８））２４上でアドレスバッファにより作成され
た冗長ブロックアドレスを受け取る。冗長ＣＡＭ読出しドレインデコーダ回路５
０は、冗長ブロックアドレスライン（（Ａ２０）−（Ａ１８））２４を解読し、
アクティブ状態にあるメモリセル列が、上位バンク２０又はスライディング下位
バンク２２いずれにあるかを識別する。次いで冗長ＣＡＭ読出しドレインデコー
ダ回路５０は、アドレスＣＡＭ回路５４を選択的に活性化させ、アクティブ状態
にあるメモリセル列が位置する冗長ブロック（ｂ０−ｂ７）１８に割り当てられ
た記憶場所を読み取る。
スライン（（Ａ２０）−（Ａ１８））２４上でアドレスバッファにより作成され
た冗長ブロックアドレスを受け取る。冗長ＣＡＭ読出しドレインデコーダ回路５
０は、冗長ブロックアドレスライン（（Ａ２０）−（Ａ１８））２４を解読し、
アクティブ状態にあるメモリセル列が、上位バンク２０又はスライディング下位
バンク２２いずれにあるかを識別する。次いで冗長ＣＡＭ読出しドレインデコー
ダ回路５０は、アドレスＣＡＭ回路５４を選択的に活性化させ、アクティブ状態
にあるメモリセル列が位置する冗長ブロック（ｂ０−ｂ７）１８に割り当てられ
た記憶場所を読み取る。
【００４８】
動作中、上位バンクコンパレータ回路５６又は下位バンクコンパレータ回路５
８は、アクティブ状態にあるメモリセル列のセクタ単位のアドレスを、記憶場所
に格納されたセクタ単位のアドレスと比較する。セクタ単位のアドレスが、アド
レスＣＡＭ回路５４内に格納されたセクタ単位のアドレスの１つと一致するなら
ば、アクティブ状態にあるメモリセル列は、欠陥メモリセルを含むこととなる。
欠陥メモリセルは、検査中に予め識別され、第１の冗長素子（ＲＥ０）３６又は
第２の冗長素子（ＲＥ１）３８により修復される。アドレスが一致する場合、上
位バンクコンパレータ回路５６又は下位バンクコンパレータ回路５８が、上位バ
ンク制御論理回路６０又は下位バンク制御論理回路６２のいずれかを活性化させ
る。前述の如く、上位バンク２０又はスライディング下位バンク２２に対応付け
られたセクタ単位の冗長の利用は、欠陥のあるメモリセル列２６を含む冗長ブロ
ック（ｂ０−ｂ７）１８がどちらのバンクに位置するかによって決まる。
８は、アクティブ状態にあるメモリセル列のセクタ単位のアドレスを、記憶場所
に格納されたセクタ単位のアドレスと比較する。セクタ単位のアドレスが、アド
レスＣＡＭ回路５４内に格納されたセクタ単位のアドレスの１つと一致するなら
ば、アクティブ状態にあるメモリセル列は、欠陥メモリセルを含むこととなる。
欠陥メモリセルは、検査中に予め識別され、第１の冗長素子（ＲＥ０）３６又は
第２の冗長素子（ＲＥ１）３８により修復される。アドレスが一致する場合、上
位バンクコンパレータ回路５６又は下位バンクコンパレータ回路５８が、上位バ
ンク制御論理回路６０又は下位バンク制御論理回路６２のいずれかを活性化させ
る。前述の如く、上位バンク２０又はスライディング下位バンク２２に対応付け
られたセクタ単位の冗長の利用は、欠陥のあるメモリセル列２６を含む冗長ブロ
ック（ｂ０−ｂ７）１８がどちらのバンクに位置するかによって決まる。
【００４９】
上位バンク制御論理回路６０又は下位バンク制御論理回路６２は、欠陥のある
メモリセル列２６を含むセクタ１２内のバイトを解読するＵＡビット線デコーダ
（不図示）又はＬＡビット線デコーダ（不図示）をそれぞれ非活性化させるため
に使用される。また、上位バンク制御論理回路６０又は下位バンク制御論理回路
６２は、第１の冗長素子（ＲＥ０）３６又は第２の冗長素子（ＲＥ１）３８を解
読するＵＡ冗長ビット線デコーダ（不図示）又はＬＡ冗長ビット線デコーダ（不
図示）をそれぞれ活性化させるものでもある。第１の冗長素子（ＲＥ０）３６又
は第２の冗長素子（ＲＥ１）３８は、欠陥のあるメモリセル列２６を含むメモリ
セル列２６のバイトと電気的に交換され、これによって、同時動作フラッシュメ
モリ１０を修復するものである。ＵＡ又はＬＡワード線デコーダは、欠陥のある
メモリセル列２６を含むメモリセルのバイトと共に、第１及び第２の冗長素子３
６、３８を含む行のセクタ単位のアドレスも解読しているので、読出し又は書込
みは、選択された冗長素子３６、３８において同時動作フラッシュメモリ１０に
よって実行される。
メモリセル列２６を含むセクタ１２内のバイトを解読するＵＡビット線デコーダ
（不図示）又はＬＡビット線デコーダ（不図示）をそれぞれ非活性化させるため
に使用される。また、上位バンク制御論理回路６０又は下位バンク制御論理回路
６２は、第１の冗長素子（ＲＥ０）３６又は第２の冗長素子（ＲＥ１）３８を解
読するＵＡ冗長ビット線デコーダ（不図示）又はＬＡ冗長ビット線デコーダ（不
図示）をそれぞれ活性化させるものでもある。第１の冗長素子（ＲＥ０）３６又
は第２の冗長素子（ＲＥ１）３８は、欠陥のあるメモリセル列２６を含むメモリ
セル列２６のバイトと電気的に交換され、これによって、同時動作フラッシュメ
モリ１０を修復するものである。ＵＡ又はＬＡワード線デコーダは、欠陥のある
メモリセル列２６を含むメモリセルのバイトと共に、第１及び第２の冗長素子３
６、３８を含む行のセクタ単位のアドレスも解読しているので、読出し又は書込
みは、選択された冗長素子３６、３８において同時動作フラッシュメモリ１０に
よって実行される。
【００５０】
上位及びスライディング下位バンク２０、２２は、それぞれ独立に機能するセ
クタ単位の冗長を有している。従って、欠陥のあるメモリセル列２６の修復は、
同時動作フラッシュメモリ１０の動作中、バンク２０、２２において同時に実行
しうる。このツーウェイ冗長方式は、冗長ＣＡＭ読出しドレインデコーダ回路５
０によって制御される。アドレスＣＡＭ回路５４に格納されたセクタ単位のアド
レスは、上位バンク２０又はスライディング下位バンク２２のいずれかに位置す
る冗長ブロック１８の１つに対応付けられているので、両方のバンク２０、２２
が同時に修復される場合であっても、競合は一切生じない。
クタ単位の冗長を有している。従って、欠陥のあるメモリセル列２６の修復は、
同時動作フラッシュメモリ１０の動作中、バンク２０、２２において同時に実行
しうる。このツーウェイ冗長方式は、冗長ＣＡＭ読出しドレインデコーダ回路５
０によって制御される。アドレスＣＡＭ回路５４に格納されたセクタ単位のアド
レスは、上位バンク２０又はスライディング下位バンク２２のいずれかに位置す
る冗長ブロック１８の１つに対応付けられているので、両方のバンク２０、２２
が同時に修復される場合であっても、競合は一切生じない。
【００５１】
以上、同時動作フラッシュメモリ１０に適用されるセクタ単位の冗長について
概要を説明してきた。以下、現段階で好適な実施例における各回路の構成及び動
作について、より詳細に記述する。
概要を説明してきた。以下、現段階で好適な実施例における各回路の構成及び動
作について、より詳細に記述する。
【００５２】
冗長ＣＡＭ読出しドレインデコーダ回路
図５は、図示の如く電気的に接続されたバンク境界選択６８、複数のインバー
タ７０−１１０及び複数のＮＡＮＤゲート１１２−１３８を含む現段階で好適な
冗長ＣＡＭ読出しドレインデコーダ回路５０を示す回路図である。前述の如く、
冗長ＣＡＭ読出しドレインデコーダ回路５０は、アドレスＣＡＭ回路５４内のア
ドレス記憶場所を解読するものである。冗長ＣＡＭ読出しドレインデコーダ回路
５０は、修復モードにおいて活性化し、また同時動作フラッシュメモリ１０の動
作中も活性化する。
タ７０−１１０及び複数のＮＡＮＤゲート１１２−１３８を含む現段階で好適な
冗長ＣＡＭ読出しドレインデコーダ回路５０を示す回路図である。前述の如く、
冗長ＣＡＭ読出しドレインデコーダ回路５０は、アドレスＣＡＭ回路５４内のア
ドレス記憶場所を解読するものである。冗長ＣＡＭ読出しドレインデコーダ回路
５０は、修復モードにおいて活性化し、また同時動作フラッシュメモリ１０の動
作中も活性化する。
【００５３】
欠陥のあるメモリセル列２６のセクタ単位のアドレスの修復モードのプログラ
ミング中に、冗長ブロックアドレスライン（（Ａ２０）−（Ａ１８））２４が、
冗長ＣＡＭ読出しドレインデコーダ回路５０に、冗長ブロックアドレスに相当す
る電気信号を供給する。冗長ブロックアドレスライン（Ａ２０）２４は、第１の
上位アドレスビット（ＵＡＢ）入力１４６又は第１の下位アドレスビット（ＬＡ
Ｂ）入力１５２に供給され、冗長ブロックアドレスライン（Ａ１８）２４は、第
３のＵＡＢ入力１５０又は第３のＬＡＢ入力１５６に供給される。冗長ブロック
アドレスライン（Ａ１９）２４は、第２のＵＡＢ入力１４８又は第２のＬＡＢ入
力１５４に供給される。上述したように、上位バンク２０又はスライディング下
位バンク２２にある冗長ブロックアドレス （（Ａ２０）−（Ａ１８））２４の
指定は、アドレスバッファにより行われる。
ミング中に、冗長ブロックアドレスライン（（Ａ２０）−（Ａ１８））２４が、
冗長ＣＡＭ読出しドレインデコーダ回路５０に、冗長ブロックアドレスに相当す
る電気信号を供給する。冗長ブロックアドレスライン（Ａ２０）２４は、第１の
上位アドレスビット（ＵＡＢ）入力１４６又は第１の下位アドレスビット（ＬＡ
Ｂ）入力１５２に供給され、冗長ブロックアドレスライン（Ａ１８）２４は、第
３のＵＡＢ入力１５０又は第３のＬＡＢ入力１５６に供給される。冗長ブロック
アドレスライン（Ａ１９）２４は、第２のＵＡＢ入力１４８又は第２のＬＡＢ入
力１５４に供給される。上述したように、上位バンク２０又はスライディング下
位バンク２２にある冗長ブロックアドレス （（Ａ２０）−（Ａ１８））２４の
指定は、アドレスバッファにより行われる。
【００５４】
スライディングバンクアーキテクチャにおけるバンク２０、２２の構成は、冗
長ＣＡＭ読出しドレインデコーダ回路５０の構成も決定する。現段階で好適な実
施例において、前述の如く、少なくとも４種のバンク境界オプションが可能であ
る。バンク境界オプションが製造中に選択される場合、バンク境界選択６８は、
選択されたオプションに対応するように切断される。また、バンク境界選択６８
の構成は、導通（論理１）又は非通（論理０）となる信号出力１、２、３及び４
も構成している。例えば、バンク境界オプション２が選択される場合、バンク境
界選択６８は、バンク境界選択６８からの信号出力ライン３がグランド１５８と
電気的に接続され、更にバンク境界選択６８からの信号出力ライン０、１及び２
が供給電圧（Ｖｃｃ）１４４に電気的に接続されるように切断される。
長ＣＡＭ読出しドレインデコーダ回路５０の構成も決定する。現段階で好適な実
施例において、前述の如く、少なくとも４種のバンク境界オプションが可能であ
る。バンク境界オプションが製造中に選択される場合、バンク境界選択６８は、
選択されたオプションに対応するように切断される。また、バンク境界選択６８
の構成は、導通（論理１）又は非通（論理０）となる信号出力１、２、３及び４
も構成している。例えば、バンク境界オプション２が選択される場合、バンク境
界選択６８は、バンク境界選択６８からの信号出力ライン３がグランド１５８と
電気的に接続され、更にバンク境界選択６８からの信号出力ライン０、１及び２
が供給電圧（Ｖｃｃ）１４４に電気的に接続されるように切断される。
【００５５】
本発明の好適な実施例において、ＮＡＮＤゲート１１２−１２６は上位バンク
２０において冗長ブロック（ｂ０−ｂ７）１８にそれぞれ対応付けられており、
ＮＡＮＤゲート１２８−１３４はスライディング下位バンク２２において冗長ブ
ロック（ｂ４−ｂ７）１８にそれぞれ対応付けられている。アドレスバッファか
らの冗長ブロックアドレスが、冗長ＣＡＭ読出しドレインデコーダ回路５０に供
給される場合、複数のＮＡＮＤゲート１１２−１３４の出力のうち唯１つのみ非
通状態となる。次いで各ＮＡＮＤゲート１１２−１３４からの出力は、各インバ
ータ７６−９０、１０４−１１０によって反転される。次いで出力は、上位バン
ク２０又はスライディング下位バンク２２いずれかにある特定冗長ブロック（ｂ
０−ｂ７）１８に対応付けられた各上位選択出力ライン（ＵＰＤＣＳＥＬ（７：
０））１４０又は下位選択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４２に供
給される。「（７：０）」及び「（７：４）」という表記は、８個及び４個の、
上位及び下位選択出力ライン１４０、１４２をそれぞれ表している。上位選択出
力ライン（ＵＰＤＣＳＥＬ（７：０））１４０及び下位選択出力ライン（ＬＰＤ
ＣＳＥＬ（７：４））１４２は、アドレスＣＡＭ回路５４内における複数の記憶
場所の読出しのために活性化される。
２０において冗長ブロック（ｂ０−ｂ７）１８にそれぞれ対応付けられており、
ＮＡＮＤゲート１２８−１３４はスライディング下位バンク２２において冗長ブ
ロック（ｂ４−ｂ７）１８にそれぞれ対応付けられている。アドレスバッファか
らの冗長ブロックアドレスが、冗長ＣＡＭ読出しドレインデコーダ回路５０に供
給される場合、複数のＮＡＮＤゲート１１２−１３４の出力のうち唯１つのみ非
通状態となる。次いで各ＮＡＮＤゲート１１２−１３４からの出力は、各インバ
ータ７６−９０、１０４−１１０によって反転される。次いで出力は、上位バン
ク２０又はスライディング下位バンク２２いずれかにある特定冗長ブロック（ｂ
０−ｂ７）１８に対応付けられた各上位選択出力ライン（ＵＰＤＣＳＥＬ（７：
０））１４０又は下位選択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４２に供
給される。「（７：０）」及び「（７：４）」という表記は、８個及び４個の、
上位及び下位選択出力ライン１４０、１４２をそれぞれ表している。上位選択出
力ライン（ＵＰＤＣＳＥＬ（７：０））１４０及び下位選択出力ライン（ＬＰＤ
ＣＳＥＬ（７：４））１４２は、アドレスＣＡＭ回路５４内における複数の記憶
場所の読出しのために活性化される。
【００５６】
上述したように、冗長ブロック（ｂ０−ｂ７）１８は、同時動作フラッシュメ
モリ１０の製造に応じて、上位バンク２０又はスライディング下位バンク２２内
に位置する。ＮＡＮＤゲート１２０−１２６は、上位バンク２０にある場合の冗
長ブロック（ｂ４−ｂ７）１８に対応付けられる。ＮＡＮＤゲート１２８−１３
４は、スライディング下位バンク２２にある場合の冗長ブロック （ｂ４−ｂ７
）１８に対応付けられる。ＮＡＮＤゲート１２０−１３４におけるどちらの群が
冗長ブロック（ｂ０−ｂ７）１８に対応するかは、バンク境界選択６８の構成に
より決定される。バンク境界選択６８は、上位選択出力ライン（ＵＰＤＣＳＥＬ
（７：０））１４０又は下位選択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４
２いずれが出力信号を供給するかを決定するものである。
モリ１０の製造に応じて、上位バンク２０又はスライディング下位バンク２２内
に位置する。ＮＡＮＤゲート１２０−１２６は、上位バンク２０にある場合の冗
長ブロック（ｂ４−ｂ７）１８に対応付けられる。ＮＡＮＤゲート１２８−１３
４は、スライディング下位バンク２２にある場合の冗長ブロック （ｂ４−ｂ７
）１８に対応付けられる。ＮＡＮＤゲート１２０−１３４におけるどちらの群が
冗長ブロック（ｂ０−ｂ７）１８に対応するかは、バンク境界選択６８の構成に
より決定される。バンク境界選択６８は、上位選択出力ライン（ＵＰＤＣＳＥＬ
（７：０））１４０又は下位選択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４
２いずれが出力信号を供給するかを決定するものである。
【００５７】
例えば、オプション２が選択される場合、冗長ブロック（ｂ７）１８は、スラ
イディング下位バンク２２にあり、バンク境界選択６８は非通電気信号を、ＮＡ
ＮＤゲート１２６に供給し、導通電気信号をＮＡＮＤゲート１３４に供給する。
この構成において、ＮＡＮＤゲート１２６は非活性化されるので、各上位選択出
力ライン（ＵＰＤＣＳＥＬ（７：０））１４０に出力信号を供給しない。一方、
冗長ブロック（ｂ７）１８に対応するＬＡＢアドレス入力１５２、１５４及び１
５６が冗長ＣＡＭ読出しドレインデコーダ回路５０により解読される場合、ＮＡ
ＮＤゲート１３４は、各下位選択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４
２に出力信号を供給する。
イディング下位バンク２２にあり、バンク境界選択６８は非通電気信号を、ＮＡ
ＮＤゲート１２６に供給し、導通電気信号をＮＡＮＤゲート１３４に供給する。
この構成において、ＮＡＮＤゲート１２６は非活性化されるので、各上位選択出
力ライン（ＵＰＤＣＳＥＬ（７：０））１４０に出力信号を供給しない。一方、
冗長ブロック（ｂ７）１８に対応するＬＡＢアドレス入力１５２、１５４及び１
５６が冗長ＣＡＭ読出しドレインデコーダ回路５０により解読される場合、ＮＡ
ＮＤゲート１３４は、各下位選択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４
２に出力信号を供給する。
【００５８】
動作中、冗長ＣＡＭ読出しドレインデコーダ回路５０は、上位バンク２０又は
スライディング下位バンク２２に位置する冗長ブロック（ｂ０−ｂ７）１８のう
ち１つの冗長ブロックアドレスを受け取る。バンク２０、２２は、独立に機能し
うるので、冗長ＣＡＭ読出しドレインデコーダ回路５０は、異なるバンク２０、
２２に割り当てられたアドレスＣＡＭ回路５４を制御しうる。アドレスＣＡＭ回
路５４は、欠陥を含むメモリセル列２６を同時動作中に修復するために、冗長Ｃ
ＡＭ読出しドレインデコーダ回路５０によって、異なるバンク２０、２２に配置
変更可能に割り当てられる。
スライディング下位バンク２２に位置する冗長ブロック（ｂ０−ｂ７）１８のう
ち１つの冗長ブロックアドレスを受け取る。バンク２０、２２は、独立に機能し
うるので、冗長ＣＡＭ読出しドレインデコーダ回路５０は、異なるバンク２０、
２２に割り当てられたアドレスＣＡＭ回路５４を制御しうる。アドレスＣＡＭ回
路５４は、欠陥を含むメモリセル列２６を同時動作中に修復するために、冗長Ｃ
ＡＭ読出しドレインデコーダ回路５０によって、異なるバンク２０、２２に配置
変更可能に割り当てられる。
【００５９】
競合の発生を確実に防止するため、出力信号を上位選択出力ライン（ＵＰＤＣ
ＳＥＬ（７：０））１４０上に発生させる場合は、ＮＡＮＤゲート１３６から上
位イネーブルライン（ＵＲＥＤＥＮ）６４上に導通電気信号を発生させる。同様
に、出力信号を下位選択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４２上に発
生させる場合は、ＮＡＮＤゲート１３８から下位イネーブルライン（ＬＲＥＤＥ
Ｎ）６６上に導通信号を発生させる。例えば、冗長ブロックアドレスライン（（
Ａ２０）−（Ａ１８））２４が上位バンク２０内の冗長ブロック（ｂ０）１８に
関して解読されるものである場合、上位イネーブルライン（ＵＲＥＤＥＮ）６４
の出力は導通状態にある。導通状態にある上位イネーブルライン（ＵＲＥＤＥＮ
）６４は、以下に説明する上位バンクコンパレータ回路５６を有効にするもので
ある。
ＳＥＬ（７：０））１４０上に発生させる場合は、ＮＡＮＤゲート１３６から上
位イネーブルライン（ＵＲＥＤＥＮ）６４上に導通電気信号を発生させる。同様
に、出力信号を下位選択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４２上に発
生させる場合は、ＮＡＮＤゲート１３８から下位イネーブルライン（ＬＲＥＤＥ
Ｎ）６６上に導通信号を発生させる。例えば、冗長ブロックアドレスライン（（
Ａ２０）−（Ａ１８））２４が上位バンク２０内の冗長ブロック（ｂ０）１８に
関して解読されるものである場合、上位イネーブルライン（ＵＲＥＤＥＮ）６４
の出力は導通状態にある。導通状態にある上位イネーブルライン（ＵＲＥＤＥＮ
）６４は、以下に説明する上位バンクコンパレータ回路５６を有効にするもので
ある。
【００６０】
修復選択デコーダ回路
図６は、図示の如く電気的に接続された複数のインバータ１６０−１６２と、
ＮＡＮＤゲート１６４と、複数のＮＯＲゲート１６６−１６８とを含む現段階で
好適な修復選択デコーダ回路５２を示す回路図である。修復選択デコーダ回路５
２は、ユーザが修復モードに進むと活性化する。修復選択デコーダ回路５２を使
用して修復を行うためにどちらの冗長素子３６、３８を使用するかはユーザが選
択する。
ＮＡＮＤゲート１６４と、複数のＮＯＲゲート１６６−１６８とを含む現段階で
好適な修復選択デコーダ回路５２を示す回路図である。修復選択デコーダ回路５
２は、ユーザが修復モードに進むと活性化する。修復選択デコーダ回路５２を使
用して修復を行うためにどちらの冗長素子３６、３８を使用するかはユーザが選
択する。
【００６１】
修復選択デコーダ回路５２は、同時動作フラッシュメモリ１０が修復モードに
あるとき、修復ライン（ＲＥＰ）１７０上の入力信号によって活性化される。ア
ドレスライン（ＵＡ（７）、ＵＡ（１６））１７２各組は、第１の冗長出力ライ
ン（ＲＹＳ（０））１７６又は第２の冗長出力ライン（ＲＹＳ（１））１７８い
ずれかにおいて電気信号を発生させる。第１の冗長出力ライン（ＲＹＳ（０））
１７６又は第２の冗長出力ライン（ＲＹＳ（１））１７８上の電気信号は、第１
の冗長素子（ＲＥ０）３６又は第２の冗長素子（ＲＥ１）３８それぞれを修復モ
ード中にプログラム可能にするものである。前述の如く、第１の冗長素子（ＲＥ
０）３６及び第２の冗長素子（ＲＥ１）３８は、アドレスＣＡＭ回路５４内の記
憶場所に割り当てられている。修復を行うために使用する冗長素子３６、３８を
選択することにより、欠陥のあるメモリセル列２６のセクタ単位のアドレスの記
憶場所が指定される。
あるとき、修復ライン（ＲＥＰ）１７０上の入力信号によって活性化される。ア
ドレスライン（ＵＡ（７）、ＵＡ（１６））１７２各組は、第１の冗長出力ライ
ン（ＲＹＳ（０））１７６又は第２の冗長出力ライン（ＲＹＳ（１））１７８い
ずれかにおいて電気信号を発生させる。第１の冗長出力ライン（ＲＹＳ（０））
１７６又は第２の冗長出力ライン（ＲＹＳ（１））１７８上の電気信号は、第１
の冗長素子（ＲＥ０）３６又は第２の冗長素子（ＲＥ１）３８それぞれを修復モ
ード中にプログラム可能にするものである。前述の如く、第１の冗長素子（ＲＥ
０）３６及び第２の冗長素子（ＲＥ１）３８は、アドレスＣＡＭ回路５４内の記
憶場所に割り当てられている。修復を行うために使用する冗長素子３６、３８を
選択することにより、欠陥のあるメモリセル列２６のセクタ単位のアドレスの記
憶場所が指定される。
【００６２】
アドレスＣＡＭ回路
図７（７Ａ）は現段階で好適なアドレスＣＡＭ回路５４を示す回路図である。
アドレスＣＡＭ回路５４は、複数の小型ＣＡＭ回路（ｂ０−ｂ７）１８０と、１
つのｎチャネルトランジスタ１８２とを含む。小型ＣＡＭ回路（ｂ０−ｂ７）１
８０は、図示の如くトランジスタ１８２に電気的に接続されている。現段階で好
適な実施例においては、７つのアドレスＣＡＭ回路５４がある。
アドレスＣＡＭ回路５４は、複数の小型ＣＡＭ回路（ｂ０−ｂ７）１８０と、１
つのｎチャネルトランジスタ１８２とを含む。小型ＣＡＭ回路（ｂ０−ｂ７）１
８０は、図示の如くトランジスタ１８２に電気的に接続されている。現段階で好
適な実施例においては、７つのアドレスＣＡＭ回路５４がある。
【００６３】
小型ＣＡＭ回路（ｂ０−ｂ７）１８０は、それぞれ、欠陥を含むメモリセル列
２６のセクタ単位のアドレスのビットを格納するものである。欠陥のある特定の
メモリセル列２６を識別するセクタ単位のアドレス情報は、７個のビット内に含
まれる。ビットは、アドレスＣＡＭ回路５４１つにつき１個のビットが格納され
るように、７つのアドレスＣＡＭ回路５４の全てに格納される。ビット数とそれ
に伴うアドレスＣＡＭ回路５４数は、セクタ１２内のメモリセル列２６の数の関
数である。各小型ＣＡＭ回路（ｂ０−ｂ７）１８０は、各冗長ブロック（ｂ０−
ｂ７）１８に割り当てられている。例えば、欠陥を含むメモリセル列２６が冗長
ブロック（ｂ４）１８内に有るとすると、欠陥メモリセル列に対するセクタ単位
のアドレスのビットは、小型ＣＡＭ回路（ｂ４）１８０に格納される。
２６のセクタ単位のアドレスのビットを格納するものである。欠陥のある特定の
メモリセル列２６を識別するセクタ単位のアドレス情報は、７個のビット内に含
まれる。ビットは、アドレスＣＡＭ回路５４１つにつき１個のビットが格納され
るように、７つのアドレスＣＡＭ回路５４の全てに格納される。ビット数とそれ
に伴うアドレスＣＡＭ回路５４数は、セクタ１２内のメモリセル列２６の数の関
数である。各小型ＣＡＭ回路（ｂ０−ｂ７）１８０は、各冗長ブロック（ｂ０−
ｂ７）１８に割り当てられている。例えば、欠陥を含むメモリセル列２６が冗長
ブロック（ｂ４）１８内に有るとすると、欠陥メモリセル列に対するセクタ単位
のアドレスのビットは、小型ＣＡＭ回路（ｂ４）１８０に格納される。
【００６４】
小型ＣＡＭ回路（ｂ０−ｂ７）１８０は、アドレスライン（ＵＡｊ）１８４を
有する活性化ｎチャネルトランジスタ１８２によってプログラムされる。アドレ
スライン（ＵＡｊ）１８４は、欠陥を含むメモリセル列２６のセクタ単位のアド
レス（ｊ＝０−５）の各ビットを表すものである。プログラムされるべきビット
はユーザにより特定され、対応するアドレスライン（ＵＡｊ）１８４が活性化さ
れる。アドレスライン（ＵＡｊ）１８４の活性化は、プログラム入力ライン（Ｐ
ＲＧＤＷＮ）１８６をグランド１５８に電気的に接続するものである。プログラ
ム入力ライン（ＰＲＧＤＷＮ）１８６は、図７（７Ａ）に示すように、小型ＣＡ
Ｍ回路（ｂ０−ｂ７）１８０に電気的に接続されている。
有する活性化ｎチャネルトランジスタ１８２によってプログラムされる。アドレ
スライン（ＵＡｊ）１８４は、欠陥を含むメモリセル列２６のセクタ単位のアド
レス（ｊ＝０−５）の各ビットを表すものである。プログラムされるべきビット
はユーザにより特定され、対応するアドレスライン（ＵＡｊ）１８４が活性化さ
れる。アドレスライン（ＵＡｊ）１８４の活性化は、プログラム入力ライン（Ｐ
ＲＧＤＷＮ）１８６をグランド１５８に電気的に接続するものである。プログラ
ム入力ライン（ＰＲＧＤＷＮ）１８６は、図７（７Ａ）に示すように、小型ＣＡ
Ｍ回路（ｂ０−ｂ７）１８０に電気的に接続されている。
【００６５】
各小型ＣＡＭ回路（ｂ０−ｂ７）１８０は、第１の冗長素子（ＲＥ０）３６又
は第２の冗長素子（ＲＥ１）３８に割り当てられた２つの記憶場所（不図示）を
含む。前述の如く、欠陥を含むメモリセル列２６を修復する冗長素子３６、３８
は、プログラミング中に、修復選択デコーダ回路５２によって指定される。この
指定は、欠陥を含むメモリセル列２６のセクタ単位のアドレスを、各小型ＣＡＭ
回路（ｂ０−ｂ７）１８０内の２つの記憶場所のどちらにプログラムするかを特
定するものである。
は第２の冗長素子（ＲＥ１）３８に割り当てられた２つの記憶場所（不図示）を
含む。前述の如く、欠陥を含むメモリセル列２６を修復する冗長素子３６、３８
は、プログラミング中に、修復選択デコーダ回路５２によって指定される。この
指定は、欠陥を含むメモリセル列２６のセクタ単位のアドレスを、各小型ＣＡＭ
回路（ｂ０−ｂ７）１８０内の２つの記憶場所のどちらにプログラムするかを特
定するものである。
【００６６】
欠陥のあるメモリセル列２６を識別するアドレス情報は、７つのアドレスＣＡ
Ｍ回路５４に格納され、上位バイト又は下位バイト識別子と、セクタ単位列アド
レスと、イネーブルとからなる。第１のアドレスＣＡＭ回路５４は、欠陥メモリ
セル列が下位バイト（すなわちＩ／Ｏ０−７）又は上位バイト（すなわちＩ／Ｏ
８−１５）のいずれにあるかに関する情報を格納する。動作中の読出し時におい
て、第１のアドレスＣＡＭ回路５４は、第１の上位ＣＡＭ出力ライン （ＵＣＡ
ＭＯＵＴ０（０））１８８及び第２の上位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ０
（１））１８８上、あるいは第１の下位ＣＡＭ出力ライン（ＬＣＡＭＯＵＴ０（
０））１９０及び第２の下位ＣＡＭ出力ライン（ＬＣＡＭＯＵＴ０（１））１９
０上に、電気信号を供給する。欠陥のあるメモリセル列２６に関し格納されたセ
クタ単位のアドレスが上位バイトとして指定される場合に、各電気信号は導通状
態となる。
Ｍ回路５４に格納され、上位バイト又は下位バイト識別子と、セクタ単位列アド
レスと、イネーブルとからなる。第１のアドレスＣＡＭ回路５４は、欠陥メモリ
セル列が下位バイト（すなわちＩ／Ｏ０−７）又は上位バイト（すなわちＩ／Ｏ
８−１５）のいずれにあるかに関する情報を格納する。動作中の読出し時におい
て、第１のアドレスＣＡＭ回路５４は、第１の上位ＣＡＭ出力ライン （ＵＣＡ
ＭＯＵＴ０（０））１８８及び第２の上位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ０
（１））１８８上、あるいは第１の下位ＣＡＭ出力ライン（ＬＣＡＭＯＵＴ０（
０））１９０及び第２の下位ＣＡＭ出力ライン（ＬＣＡＭＯＵＴ０（１））１９
０上に、電気信号を供給する。欠陥のあるメモリセル列２６に関し格納されたセ
クタ単位のアドレスが上位バイトとして指定される場合に、各電気信号は導通状
態となる。
【００６７】
第１の上位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ０（０））１８８及び第２の上
位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ０（１））１８８は、小型ＣＡＭ回路（ｂ
０−ｂ７）１８０内の第１の冗長素子（ＲＥ０）３６及び第２の冗長素子（ＲＥ
１）３８にそれぞれ対応している。説明を簡単にするため、以下の説明では、第
１の冗長素子（ＲＥ０）３６及び第２の冗長素子（ＲＥ１）３８をそれぞれ示す
表示（１：０）により回路及び動作を表現するものとする。冗長素子３６、３８
の指定はプログラミング中に選択されるので、（１：０）で表示される代表ライ
ンは、両方の冗長素子３６、３８に関するラインであることを特記する。
位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ０（１））１８８は、小型ＣＡＭ回路（ｂ
０−ｂ７）１８０内の第１の冗長素子（ＲＥ０）３６及び第２の冗長素子（ＲＥ
１）３８にそれぞれ対応している。説明を簡単にするため、以下の説明では、第
１の冗長素子（ＲＥ０）３６及び第２の冗長素子（ＲＥ１）３８をそれぞれ示す
表示（１：０）により回路及び動作を表現するものとする。冗長素子３６、３８
の指定はプログラミング中に選択されるので、（１：０）で表示される代表ライ
ンは、両方の冗長素子３６、３８に関するラインであることを特記する。
【００６８】
動作中の読出し時において、第２〜第６のアドレスＣＡＭ回路５４は、それぞ
れ第１の上位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ０（０））１８８上又は第１の
下位ＣＡＭ出力ライン（ＬＣＡＭＯＵＴ０（１））１９０上に電気信号を供給す
る。第２〜第６のアドレスＣＡＭ回路５４における各上位及び下位ＣＡＭ出力ラ
イン１８８、１９０上の各電気信号は、欠陥のあるメモリセル列２６に関して格
納されたセクタ単位のアドレスのビットである。セクタ単位列アドレスの最上位
ビットは、第２のアドレスＣＡＭ回路５４に格納され、セクタ単位列アドレスの
最下位ビットは、第６のアドレスＣＡＭ回路５４に格納される。
れ第１の上位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ０（０））１８８上又は第１の
下位ＣＡＭ出力ライン（ＬＣＡＭＯＵＴ０（１））１９０上に電気信号を供給す
る。第２〜第６のアドレスＣＡＭ回路５４における各上位及び下位ＣＡＭ出力ラ
イン１８８、１９０上の各電気信号は、欠陥のあるメモリセル列２６に関して格
納されたセクタ単位のアドレスのビットである。セクタ単位列アドレスの最上位
ビットは、第２のアドレスＣＡＭ回路５４に格納され、セクタ単位列アドレスの
最下位ビットは、第６のアドレスＣＡＭ回路５４に格納される。
【００６９】
第７のアドレスＣＡＭ回路５４は、欠陥のあるメモリセル列２６のセクタ単位
のアドレスが第２〜第６のアドレスＣＡＭ回路５４にプログラムされていること
を識別するように修復モード中にプログラムされる。動作中の読出し時、プログ
ラムが行われていれば、第７のアドレスＣＡＭ回路５４は、第１の上位ＣＡＭ出
力ライン（ＵＣＡＭＯＵＴ６（１：０））１８８上、又は第１の下位ＣＡＭ出力
ライン（ＬＣＡＭＯＵＴ６（１：０））１９０上に電気信号を付与する。第７の
アドレスＣＡＭ回路５４のｎチャネルトランジスタ１８２は、各小型ＣＡＭ回路
（ｂ０−ｂ７）１８０のプログラミングを可能にするように常に活性化された状
態にあることを特記する。
のアドレスが第２〜第６のアドレスＣＡＭ回路５４にプログラムされていること
を識別するように修復モード中にプログラムされる。動作中の読出し時、プログ
ラムが行われていれば、第７のアドレスＣＡＭ回路５４は、第１の上位ＣＡＭ出
力ライン（ＵＣＡＭＯＵＴ６（１：０））１８８上、又は第１の下位ＣＡＭ出力
ライン（ＬＣＡＭＯＵＴ６（１：０））１９０上に電気信号を付与する。第７の
アドレスＣＡＭ回路５４のｎチャネルトランジスタ１８２は、各小型ＣＡＭ回路
（ｂ０−ｂ７）１８０のプログラミングを可能にするように常に活性化された状
態にあることを特記する。
【００７０】
図７（７Ｂ）は好適な小型ＣＡＭ回路（ｂ０−ｂ７）１８０を示す回路図であ
る。小型ＣＡＭ回路（ｂ０−ｂ７）１８０は、複数のｐチャネルエンハンスメン
トトランジスタ１９２−１９８と、複数のｎチャネルトランジスタ２００−２１
８と、複数のＣＡＭセル２２０、２２２とを含んでおり、これらは、図示のよう
に電気的に接続されている。小型ＣＡＭ回路（ｂ０−ｂ７）１８０は、同時動作
フラッシュメモリ１０の動作中、修復モード中、及び冗長ＣＡＭ消去モード中に
機能する。
る。小型ＣＡＭ回路（ｂ０−ｂ７）１８０は、複数のｐチャネルエンハンスメン
トトランジスタ１９２−１９８と、複数のｎチャネルトランジスタ２００−２１
８と、複数のＣＡＭセル２２０、２２２とを含んでおり、これらは、図示のよう
に電気的に接続されている。小型ＣＡＭ回路（ｂ０−ｂ７）１８０は、同時動作
フラッシュメモリ１０の動作中、修復モード中、及び冗長ＣＡＭ消去モード中に
機能する。
【００７１】
小型ＣＡＭ回路１８０は、二重ポリトランジスタ(double poly transistors)
である２つのＣＡＭセル２２０、２２２を含む。ＣＡＭセル２２０、２２２は、
プログラム装置２２４及び読出し装置２２６を含む。プログラム装置２２４は、
コア型フラッシュトランジスタであり、読出し装置２２６は、そのポリ１がプロ
グラム装置２２４のポリ１に接続している以外は基本的に真性トランジスタであ
る。従って、プログラム装置２２４がプログラムされるとき、そのポリ１が充電
されるので読出し装置２２６もプログラムされる。ポリ２層は、冗長ゲートライ
ン（ＲＧ）２２８に電気的に接続された各プログラム装置２２４の制御ゲートを
形成してなる。プログラム装置２２４のソースは、グランド１５８に電気的に接
続されてなり、読出し装置２２６のソースは、ＣＡＭセル２２０、２２２を消去
し得るようＣＡＭ消去ライン（ＣＡＭＥＲＳＨ）２３２に電気的に接続されてい
る。
である２つのＣＡＭセル２２０、２２２を含む。ＣＡＭセル２２０、２２２は、
プログラム装置２２４及び読出し装置２２６を含む。プログラム装置２２４は、
コア型フラッシュトランジスタであり、読出し装置２２６は、そのポリ１がプロ
グラム装置２２４のポリ１に接続している以外は基本的に真性トランジスタであ
る。従って、プログラム装置２２４がプログラムされるとき、そのポリ１が充電
されるので読出し装置２２６もプログラムされる。ポリ２層は、冗長ゲートライ
ン（ＲＧ）２２８に電気的に接続された各プログラム装置２２４の制御ゲートを
形成してなる。プログラム装置２２４のソースは、グランド１５８に電気的に接
続されてなり、読出し装置２２６のソースは、ＣＡＭセル２２０、２２２を消去
し得るようＣＡＭ消去ライン（ＣＡＭＥＲＳＨ）２３２に電気的に接続されてい
る。
【００７２】
動作中に冗長ゲートライン（ＲＧ）２２８は、読出し、プログラミング又は消
去中にプログラム装置２２４のゲートに所定の電圧を与える。ＣＡＭ消去ライン
（ＣＡＭＥＲＳＨ）２３２は、消去動作中に読出し装置２２６のソースに所定電
圧を与える。冗長ゲートライン（ＲＧ）２２８及びＣＡＭ消去ライン（ＣＡＭＥ
ＲＳＨ）２３２上における所定の電圧の発生は、当該分野では周知である。
去中にプログラム装置２２４のゲートに所定の電圧を与える。ＣＡＭ消去ライン
（ＣＡＭＥＲＳＨ）２３２は、消去動作中に読出し装置２２６のソースに所定電
圧を与える。冗長ゲートライン（ＲＧ）２２８及びＣＡＭ消去ライン（ＣＡＭＥ
ＲＳＨ）２３２上における所定の電圧の発生は、当該分野では周知である。
【００７３】
ＣＡＭセル２２０、２２２は、冗長ＣＡＭ消去モード中に消去することができ
る。冗長ＣＡＭ消去モード中、いずれの小型ＣＡＭ回路（ｂ０−ｂ７）１８０を
消去すべきかはユーザが特定する。特定された小型ＣＡＭ回路（ｂ０−ｂ７）１
８０の冗長ゲートライン（ＲＧ）２２８上へ、負の所定の消去電圧がパルス入力
される。さらに、特定された小型ＣＡＭ回路（ｂ０−ｂ７）１８０のＣＡＭ消去
ライン（ＣＡＭＥＲＳＨ）２３２上へ、正の所定の電圧が印加される。現段階で
好適な実施例において、負の所定の消去電圧は約−９．０Ｖである。
る。冗長ＣＡＭ消去モード中、いずれの小型ＣＡＭ回路（ｂ０−ｂ７）１８０を
消去すべきかはユーザが特定する。特定された小型ＣＡＭ回路（ｂ０−ｂ７）１
８０の冗長ゲートライン（ＲＧ）２２８上へ、負の所定の消去電圧がパルス入力
される。さらに、特定された小型ＣＡＭ回路（ｂ０−ｂ７）１８０のＣＡＭ消去
ライン（ＣＡＭＥＲＳＨ）２３２上へ、正の所定の電圧が印加される。現段階で
好適な実施例において、負の所定の消去電圧は約−９．０Ｖである。
【００７４】
小型ＣＡＭ回路（ｂ０−ｂ７）１８０は、修復モード中にプログラムされる。
プログラミング中、冗長ＣＡＭ読出しドレイン回路５０は、欠陥のあるメモリセ
ル列２６が位置する冗長ブロックアドレスを受け取って解読し、前述の如く上位
選択出力ライン（ＵＰＤＣＳＥＬ（７：０））１４０又は下位選択出力ライン（
ＬＰＤＣＳＥＬ（７：４））１４２上に各出力信号を発生させる。上位選択出力
ライン（ＵＰＤＣＳＥＬ（７：４））１４０及び下位選択出力ライン（ＬＰＤＣ
ＳＥＬ（７：４））１４２は、小型ＣＡＭ回路（ｂ４−ｂ７）１８０にそれぞれ
電気的に接続されている。さらに、上位選択出力ライン（ＵＰＤＣＳＥＬ（３：
０））１４０は、小型ＣＡＭ回路（ｂ０−ｂ３）１８０にそれぞれ電気的に接続
されている。
プログラミング中、冗長ＣＡＭ読出しドレイン回路５０は、欠陥のあるメモリセ
ル列２６が位置する冗長ブロックアドレスを受け取って解読し、前述の如く上位
選択出力ライン（ＵＰＤＣＳＥＬ（７：０））１４０又は下位選択出力ライン（
ＬＰＤＣＳＥＬ（７：４））１４２上に各出力信号を発生させる。上位選択出力
ライン（ＵＰＤＣＳＥＬ（７：４））１４０及び下位選択出力ライン（ＬＰＤＣ
ＳＥＬ（７：４））１４２は、小型ＣＡＭ回路（ｂ４−ｂ７）１８０にそれぞれ
電気的に接続されている。さらに、上位選択出力ライン（ＵＰＤＣＳＥＬ（３：
０））１４０は、小型ＣＡＭ回路（ｂ０−ｂ３）１８０にそれぞれ電気的に接続
されている。
【００７５】
小型ＣＡＭ回路（ｂ４−ｂ７）１８０のプログラミング中、所定の信号が上位
選択出力ライン（ＵＰＤＣＳＥＬ（７：４））１４０又は下位選択出力ライン（
ＬＰＤＣＳＥＬ（７：４））１４２に付与されると、ｎチャネルトランジスタ２
１６、２１８が活性化される。ｎチャネルトランジスタ２１６、２１８は、小型
ＣＡＭ回路（ｂ４−ｂ７）１８０と、プログラム入力ライン（ＰＲＧＤＷＮ）１
８６とを電気的に接続するように機能する。前述の如く、アドレスＣＡＭ回路５
４のｎチャネルトランジスタ１８２がアドレスライン（ＵＡｊ）１８４で活性化
される場合、プログラム入力ライン（ＰＲＧＤＷＮ）１８６は、グランド１５８
に電気的に接続されている。さらに前述の如く、修復選択デコーダ回路５２は、
修復モード中にプログラムされるよう選択された冗長素子３６、３８を指定する
ために、第１の冗長出力ライン（ＲＹＳ（０））１７６又は第２の冗長出力ライ
ン（ＲＹＳ（１））１７８上に電気信号を発生させる。第１の冗長出力ライン（
ＲＹＳ（０））１７６又は第２の冗長出力ライン（ＲＹＳ（１））１７８は、ｎ
チャネルトランジスタ２００又はｎチャネルトランジスタ２０８をそれぞれ活性
化させる。
選択出力ライン（ＵＰＤＣＳＥＬ（７：４））１４０又は下位選択出力ライン（
ＬＰＤＣＳＥＬ（７：４））１４２に付与されると、ｎチャネルトランジスタ２
１６、２１８が活性化される。ｎチャネルトランジスタ２１６、２１８は、小型
ＣＡＭ回路（ｂ４−ｂ７）１８０と、プログラム入力ライン（ＰＲＧＤＷＮ）１
８６とを電気的に接続するように機能する。前述の如く、アドレスＣＡＭ回路５
４のｎチャネルトランジスタ１８２がアドレスライン（ＵＡｊ）１８４で活性化
される場合、プログラム入力ライン（ＰＲＧＤＷＮ）１８６は、グランド１５８
に電気的に接続されている。さらに前述の如く、修復選択デコーダ回路５２は、
修復モード中にプログラムされるよう選択された冗長素子３６、３８を指定する
ために、第１の冗長出力ライン（ＲＹＳ（０））１７６又は第２の冗長出力ライ
ン（ＲＹＳ（１））１７８上に電気信号を発生させる。第１の冗長出力ライン（
ＲＹＳ（０））１７６又は第２の冗長出力ライン（ＲＹＳ（１））１７８は、ｎ
チャネルトランジスタ２００又はｎチャネルトランジスタ２０８をそれぞれ活性
化させる。
【００７６】
ｎチャネルトランジスタ２００又は２０８が活性化されると、各ｐチャネルエ
ンハンスメントトランジスタ１９４又は１９８が活性化され、調整されたプログ
ラミング電圧が、プログラム電圧ライン（ＶＰＲＯＧ）２３４から各ＣＡＭセル
２２０、２２４へ送られる。同時に冗長ゲートライン（ＲＧ）２２８は、所定の
プログラミング電圧まで励起される。従って、第１の冗長素子（ＲＥ０）３６に
割り当てられた各プログラム装置２２４、又は第２の冗長素子（ＲＥ１）３８に
割り当てられた各プログラム装置２２４には、欠陥のあるメモリセル列２６に関
するアドレス情報のビットがプログラムされる。
ンハンスメントトランジスタ１９４又は１９８が活性化され、調整されたプログ
ラミング電圧が、プログラム電圧ライン（ＶＰＲＯＧ）２３４から各ＣＡＭセル
２２０、２２４へ送られる。同時に冗長ゲートライン（ＲＧ）２２８は、所定の
プログラミング電圧まで励起される。従って、第１の冗長素子（ＲＥ０）３６に
割り当てられた各プログラム装置２２４、又は第２の冗長素子（ＲＥ１）３８に
割り当てられた各プログラム装置２２４には、欠陥のあるメモリセル列２６に関
するアドレス情報のビットがプログラムされる。
【００７７】
動作中、アクティブ状態のメモリセル列のセクタ単位のアドレスが同時動作フ
ラッシュメモリ１０により解読される度に、小型ＣＡＭ回路（ｂ０−ｂ７）１８
０の読出しが行われる。前述の如く、冗長ＣＡＭ読出しドレインデコーダ回路５
０は、アクティブ状態のメモリセル列の２１ビットアドレスの一部である冗長ブ
ロックアドレスを受け取って解読する。冗長ＣＡＭ読出しドレインデコーダ回路
５０は、各上位選択出力ライン（ＵＰＤＣＳＥＬ（７：０））１４０又は下位選
択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４２の１つにおいて電気信号を発
生させる。上位及び下位選択出力ライン１４０、１４２は、冗長ブロック（ｂ０
−ｂ７）１８内に位置し、前述の如くアクティブ状態のメモリセル列を含むバン
ク２０、２２を識別する。
ラッシュメモリ１０により解読される度に、小型ＣＡＭ回路（ｂ０−ｂ７）１８
０の読出しが行われる。前述の如く、冗長ＣＡＭ読出しドレインデコーダ回路５
０は、アクティブ状態のメモリセル列の２１ビットアドレスの一部である冗長ブ
ロックアドレスを受け取って解読する。冗長ＣＡＭ読出しドレインデコーダ回路
５０は、各上位選択出力ライン（ＵＰＤＣＳＥＬ（７：０））１４０又は下位選
択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４２の１つにおいて電気信号を発
生させる。上位及び下位選択出力ライン１４０、１４２は、冗長ブロック（ｂ０
−ｂ７）１８内に位置し、前述の如くアクティブ状態のメモリセル列を含むバン
ク２０、２２を識別する。
【００７８】
冗長ＣＡＭ読出しドレインデコーダ回路５０からの電気信号は、各冗長ブロッ
ク（ｂ０−ｂ７）１８に割り当てられた各小型ＣＡＭ回路（ｂ０−ｂ７）１８０
を活性化させる。例えば、冗長ブロック（ｂ４）１８がアクティブ状態のメモリ
セル列の位置であり、且つ、冗長ブロック（ｂ４）１８が上位バンク２０にある
なら、小型ＣＡＭ回路（ｂ０−ｂ７）１８０が活性化される。小型ＣＡＭ回路（
ｂ４）１８０は、上位選択出力ライン（ＵＰＤＣＳＥＬ（４））１４０上の電気
信号により活性化される。下位選択出力ライン（ＬＰＤＣＳＥＬ（４））１４０
は常に非導通状態である。上位選択出力ライン（ＵＰＤＣＳＥＬ（４））１４０
のみが導通状態であるので、第１の上位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ（１
：０））１８８のみが小型ＣＡＭ回路（ｂ４）１８０からのデータを供給する。
下位選択出力ライン（ＬＰＤＣＳＥＬ（４））１４２が常時非導通状態にあるの
で、バンク２０、２２間での競合は一切生じない。
ク（ｂ０−ｂ７）１８に割り当てられた各小型ＣＡＭ回路（ｂ０−ｂ７）１８０
を活性化させる。例えば、冗長ブロック（ｂ４）１８がアクティブ状態のメモリ
セル列の位置であり、且つ、冗長ブロック（ｂ４）１８が上位バンク２０にある
なら、小型ＣＡＭ回路（ｂ０−ｂ７）１８０が活性化される。小型ＣＡＭ回路（
ｂ４）１８０は、上位選択出力ライン（ＵＰＤＣＳＥＬ（４））１４０上の電気
信号により活性化される。下位選択出力ライン（ＬＰＤＣＳＥＬ（４））１４０
は常に非導通状態である。上位選択出力ライン（ＵＰＤＣＳＥＬ（４））１４０
のみが導通状態であるので、第１の上位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ（１
：０））１８８のみが小型ＣＡＭ回路（ｂ４）１８０からのデータを供給する。
下位選択出力ライン（ＬＰＤＣＳＥＬ（４））１４２が常時非導通状態にあるの
で、バンク２０、２２間での競合は一切生じない。
【００７９】
小型ＣＡＭ回路（ｂ０−ｂ７）１８０の読出しが行われるとき、選択されたバ
ンク２０、２２に応じてｎチャネルトランジスタ２０４、２１２又はｎチャネル
トランジスタ２０６、２１４が活性化される。ｎチャネルトランジスタ２０４、
２１２は上位バンク読出し選択トランジスタであり、ｎチャネルトランジスタ２
０６、２１４は下位バンク読出し選択トランジスタである。冗長ブロック（ｂ０
−ｂ７）１８がスライディング下位バンク２２にあることを識別すべく各下位選
択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４２が導通状態にあるとき、下位
バンク読出し選択トランジスタ２０６及び２１４は活性化状態にある。逆に、冗
長ブロック（ｂ０−ｂ７）１８が上位バンク２０にあることを識別すべく各上位
選択出力ライン（ＵＰＤＣＳＥＬ（７：０））１４０上の出力が導通状態にある
とき、ｎチャネルトランジスタ２０４及び２１２が活性化状態にある。
ンク２０、２２に応じてｎチャネルトランジスタ２０４、２１２又はｎチャネル
トランジスタ２０６、２１４が活性化される。ｎチャネルトランジスタ２０４、
２１２は上位バンク読出し選択トランジスタであり、ｎチャネルトランジスタ２
０６、２１４は下位バンク読出し選択トランジスタである。冗長ブロック（ｂ０
−ｂ７）１８がスライディング下位バンク２２にあることを識別すべく各下位選
択出力ライン（ＬＰＤＣＳＥＬ（７：４））１４２が導通状態にあるとき、下位
バンク読出し選択トランジスタ２０６及び２１４は活性化状態にある。逆に、冗
長ブロック（ｂ０−ｂ７）１８が上位バンク２０にあることを識別すべく各上位
選択出力ライン（ＵＰＤＣＳＥＬ（７：０））１４０上の出力が導通状態にある
とき、ｎチャネルトランジスタ２０４及び２１２が活性化状態にある。
【００８０】
前述の如く、上位バンク２０及びスライディング下位バンク２２はツーウェイ
冗長で機能するので、異なるバンク２０、２２にある冗長ブロック （ｂ０−ｂ
７）１８に相当する小型ＣＡＭ回路（ｂ０−ｂ７）１８０を、フラッシュメモリ
１０の同時動作中に読み出すことができる。さらに、ＣＡＭセル２２０、２２２
は、第１の冗長素子（ＲＥ０）３６及び第２の冗長素子（ＲＥ１）３８にそれぞ
れ割り当てられる。このように小型ＣＡＭ回路（ｂ０−ｂ７）１８０の読出しが
行われるとき、ＣＡＭセル２２０内に格納されたデータは第１の冗長素子 （Ｒ
Ｅ０）３６に割り当てられ、ＣＡＭセル２２２内に格納されたデータは第２の冗
長素子（ＲＥ１）３８に割り当てられる。従って、各小型ＣＡＭ回路（ｂ０−ｂ
７）１８０内のＣＡＭセル２２０は、各アドレスＣＡＭ回路５４から第１の上位
ＣＡＭ出力ライン（ＵＣＡＭＯＰＵＴ（０））１８８又は第１の下位ＣＡＭ出力
ライン（ＬＣＡＭＯＵＴ（０））１９０上にアドレス情報を提供する。第１及び
第２の表示（１：０）は、第１の冗長素子（ＲＥ０）３６及び第２の冗長素子（
ＲＥ１）３８を示す２つの異なるライン上に２つの電気信号が存在することを図
中で示すために使用するものであることを特記する。上位ＣＡＭ出力ライン（Ｕ
ＣＡＭＯＵＴ（１：０））１８８及び下位ＣＡＭ出力ライン（ＬＣＡＭＯＵＴ（
１：０））１９０は、上位及び下位バンクコンパレータ回路５６、５８にそれぞ
れ電気的に接続されている。
冗長で機能するので、異なるバンク２０、２２にある冗長ブロック （ｂ０−ｂ
７）１８に相当する小型ＣＡＭ回路（ｂ０−ｂ７）１８０を、フラッシュメモリ
１０の同時動作中に読み出すことができる。さらに、ＣＡＭセル２２０、２２２
は、第１の冗長素子（ＲＥ０）３６及び第２の冗長素子（ＲＥ１）３８にそれぞ
れ割り当てられる。このように小型ＣＡＭ回路（ｂ０−ｂ７）１８０の読出しが
行われるとき、ＣＡＭセル２２０内に格納されたデータは第１の冗長素子 （Ｒ
Ｅ０）３６に割り当てられ、ＣＡＭセル２２２内に格納されたデータは第２の冗
長素子（ＲＥ１）３８に割り当てられる。従って、各小型ＣＡＭ回路（ｂ０−ｂ
７）１８０内のＣＡＭセル２２０は、各アドレスＣＡＭ回路５４から第１の上位
ＣＡＭ出力ライン（ＵＣＡＭＯＰＵＴ（０））１８８又は第１の下位ＣＡＭ出力
ライン（ＬＣＡＭＯＵＴ（０））１９０上にアドレス情報を提供する。第１及び
第２の表示（１：０）は、第１の冗長素子（ＲＥ０）３６及び第２の冗長素子（
ＲＥ１）３８を示す２つの異なるライン上に２つの電気信号が存在することを図
中で示すために使用するものであることを特記する。上位ＣＡＭ出力ライン（Ｕ
ＣＡＭＯＵＴ（１：０））１８８及び下位ＣＡＭ出力ライン（ＬＣＡＭＯＵＴ（
１：０））１９０は、上位及び下位バンクコンパレータ回路５６、５８にそれぞ
れ電気的に接続されている。
【００８１】
上位及び下位バンクコンパレータ回路
図４を再び参照すると、現段階で好適な実施例において使用されている上位バ
ンクコンパレータ回路５６と下位バンクコンパレータ回路５８とは同一である。
基本的な回路動作及び構成を詳細に論じるために、Ｃｌｅｖｅｌａｎｄらによる
"SECTOR-BASED REDUNDANCY ARCHITECTURE"なる名称の米国特許第５３４９５５８
号に開示されたパリティ回路を援用する。但し、小型ＣＡＭ回路を読み出す基準
電流を発生させるためにＣｌｅｖｅｌａｎｄ特許において使用された基準電流信
号（ＲＥＦＢＩＡＳ）は、グランド（不図示）接続に変更されている。好適な実
施例における基準電流は、連続使用可能であるので、小型ＣＡＭ回路（ｂ０−ｂ
７）１８０を読み取ることが可能になる。当該分野において周知のとおり、電力
損失は、供給電圧（Ｖｃｃ）からの基準電流量を最小化する所定ｒ／ｃ特性を発
現させることにより最小化される。加えて、現段階で好適な実施例においては、
上位及び下位ＣＡＭ出力ライン１８８、１９０それぞれによって、各アドレスＣ
ＡＭ回路５４にそれぞれ電気的に接続されている２つの上位及び２つの下位バン
クコンパレータ回路５６、５８が存在する。
ンクコンパレータ回路５６と下位バンクコンパレータ回路５８とは同一である。
基本的な回路動作及び構成を詳細に論じるために、Ｃｌｅｖｅｌａｎｄらによる
"SECTOR-BASED REDUNDANCY ARCHITECTURE"なる名称の米国特許第５３４９５５８
号に開示されたパリティ回路を援用する。但し、小型ＣＡＭ回路を読み出す基準
電流を発生させるためにＣｌｅｖｅｌａｎｄ特許において使用された基準電流信
号（ＲＥＦＢＩＡＳ）は、グランド（不図示）接続に変更されている。好適な実
施例における基準電流は、連続使用可能であるので、小型ＣＡＭ回路（ｂ０−ｂ
７）１８０を読み取ることが可能になる。当該分野において周知のとおり、電力
損失は、供給電圧（Ｖｃｃ）からの基準電流量を最小化する所定ｒ／ｃ特性を発
現させることにより最小化される。加えて、現段階で好適な実施例においては、
上位及び下位ＣＡＭ出力ライン１８８、１９０それぞれによって、各アドレスＣ
ＡＭ回路５４にそれぞれ電気的に接続されている２つの上位及び２つの下位バン
クコンパレータ回路５６、５８が存在する。
【００８２】
再び図４を参照すると、上位バンク２０又はスライディング下位バンク２２そ
れぞれにおいて読出し又は書込みが実行される場合、動作中、上位及び下位バン
クコンパレータ回路５６、５８は、それぞれアクティブ状態にある。読出し又は
書込みの間、複数の上位コンパレータ回路アドレスライン（ＵＡＡ（５：１））
５７又は下位コンパレータ回路アドレスライン（ＬＡＡ（５：１））５９は、ア
クティブ状態のメモリセル列のセクタ単位のアドレスに相当する電気信号を供給
する。表示（５：１）は、アクティブ状態のメモリセル列のセクタ単位のアドレ
スが、５本の信号ライン上に５個のビットを含むことを示している。
れぞれにおいて読出し又は書込みが実行される場合、動作中、上位及び下位バン
クコンパレータ回路５６、５８は、それぞれアクティブ状態にある。読出し又は
書込みの間、複数の上位コンパレータ回路アドレスライン（ＵＡＡ（５：１））
５７又は下位コンパレータ回路アドレスライン（ＬＡＡ（５：１））５９は、ア
クティブ状態のメモリセル列のセクタ単位のアドレスに相当する電気信号を供給
する。表示（５：１）は、アクティブ状態のメモリセル列のセクタ単位のアドレ
スが、５本の信号ライン上に５個のビットを含むことを示している。
【００８３】
アクティブ状態のメモリセル列のセクタ単位のアドレスは、アドレスバッファ
から、上位又は下位バンクコンパレータ回路５６、５８に供給される。加えて、
アドレスＣＡＭ回路５４それぞれに予め格納されたアドレス情報に相当する電気
信号は、上位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ（１：０））１８８又は下位Ｃ
ＡＭ出力ライン（ＬＣＡＭＯＵＴ（１：０））１９０いずれかにより、上位又は
下位バンクコンパレータ回路５６、５８にそれぞれ供給される。次いで、予め格
納された欠陥メモリセル列２６のセクタ単位のアドレスにおける個々のビットと
、アクティブ状態のメモリセル列のセクタ単位のアドレスとが比較される。
から、上位又は下位バンクコンパレータ回路５６、５８に供給される。加えて、
アドレスＣＡＭ回路５４それぞれに予め格納されたアドレス情報に相当する電気
信号は、上位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ（１：０））１８８又は下位Ｃ
ＡＭ出力ライン（ＬＣＡＭＯＵＴ（１：０））１９０いずれかにより、上位又は
下位バンクコンパレータ回路５６、５８にそれぞれ供給される。次いで、予め格
納された欠陥メモリセル列２６のセクタ単位のアドレスにおける個々のビットと
、アクティブ状態のメモリセル列のセクタ単位のアドレスとが比較される。
【００８４】
現段階で好適な実施例において、アドレスＣＡＭ回路５４内に格納されるバイ
ナリデータは７ビットであるので、セクタ単位のアドレスの比較中は、全７個の
アドレスＣＡＭ回路５４と、１４個の上位バンクコンパレータ回路５６又は下位
バンクコンパレータ回路５８とが同時に使用される。更に、欠陥のあるメモリセ
ル列２６の格納アドレスは、５アドレスビットであるので、残りの上位又は下位
コンパレータ回路５６、５８と各アドレスＣＡＭ回路５４とが、前述の如く上位
バイト又は下位バイト識別子及びイネーブルを解読する。
ナリデータは７ビットであるので、セクタ単位のアドレスの比較中は、全７個の
アドレスＣＡＭ回路５４と、１４個の上位バンクコンパレータ回路５６又は下位
バンクコンパレータ回路５８とが同時に使用される。更に、欠陥のあるメモリセ
ル列２６の格納アドレスは、５アドレスビットであるので、残りの上位又は下位
コンパレータ回路５６、５８と各アドレスＣＡＭ回路５４とが、前述の如く上位
バイト又は下位バイト識別子及びイネーブルを解読する。
【００８５】
上位ＣＡＭ出力ライン（ＵＣＡＭＯＵＴ０（１：０））１８８又は下位ＣＡＭ
出力ライン（ＬＣＡＭＯＵＴ０（１：０））１９０上の上位バイト又は下位バイ
ト識別子に相当する電気信号は、各上位又は下位バンクコンパレータ回路５６、
５８によって、常時導通（論理１）電気信号と比較される。上位ＣＡＭ出力ライ
ン（ＵＣＡＭＯＵＴ６（１：０））１８８又は下位ＣＡＭ出力ライン（ＬＣＡＭ
ＯＵＴ６（１：０））１９０上のイネーブルに相当する電気信号は、各上位又は
下位バンクコンパレータ回路５６、５８によって、上位イネーブルライン（ＵＲ
ＥＤＥＮ）６４上又は下位イネーブルライン（ＬＲＥＤＥＮ）６６上それぞれの
電気信号と比較される。前述の如く、上位及び下位イネーブルライン６４、６６
は、冗長ＣＡＭ読出しドレインデコーダ回路５０と電気的に接続してなる。上位
イネーブルライン（ＵＲＥＤＥＮ）６４又は下位イネーブルライン（ＬＲＥＤＥ
Ｎ）６６上の電気信号は、上位バンク２０又はスライディング下位バンク２２そ
れぞれにおける冗長ブロックアドレスが、冗長ＣＡＭ読出しドレインデコーダ回
路５０により解読されることを示している。
出力ライン（ＬＣＡＭＯＵＴ０（１：０））１９０上の上位バイト又は下位バイ
ト識別子に相当する電気信号は、各上位又は下位バンクコンパレータ回路５６、
５８によって、常時導通（論理１）電気信号と比較される。上位ＣＡＭ出力ライ
ン（ＵＣＡＭＯＵＴ６（１：０））１８８又は下位ＣＡＭ出力ライン（ＬＣＡＭ
ＯＵＴ６（１：０））１９０上のイネーブルに相当する電気信号は、各上位又は
下位バンクコンパレータ回路５６、５８によって、上位イネーブルライン（ＵＲ
ＥＤＥＮ）６４上又は下位イネーブルライン（ＬＲＥＤＥＮ）６６上それぞれの
電気信号と比較される。前述の如く、上位及び下位イネーブルライン６４、６６
は、冗長ＣＡＭ読出しドレインデコーダ回路５０と電気的に接続してなる。上位
イネーブルライン（ＵＲＥＤＥＮ）６４又は下位イネーブルライン（ＬＲＥＤＥ
Ｎ）６６上の電気信号は、上位バンク２０又はスライディング下位バンク２２そ
れぞれにおける冗長ブロックアドレスが、冗長ＣＡＭ読出しドレインデコーダ回
路５０により解読されることを示している。
【００８６】
欠陥のあるメモリセル列２６について予め格納されたセクタ単位のアドレスと
、アクティブ状態のメモリセル列とが一致する場合、上位又は下位バンクコンパ
レータ回路５６、５８は、各上位又は下位バンク制御論理回路６０、６２に、複
数の電気信号を供給する。複数の電気信号は、アドレスマッチ出力ライン（ＹＣ
ＯＭ）２３６、イネーブル出力ライン（ＹＣＥ）２３７及び上位バイト出力ライ
ン（ＨＩＢＹＴＥ）２３８上で発生する。
、アクティブ状態のメモリセル列とが一致する場合、上位又は下位バンクコンパ
レータ回路５６、５８は、各上位又は下位バンク制御論理回路６０、６２に、複
数の電気信号を供給する。複数の電気信号は、アドレスマッチ出力ライン（ＹＣ
ＯＭ）２３６、イネーブル出力ライン（ＹＣＥ）２３７及び上位バイト出力ライ
ン（ＨＩＢＹＴＥ）２３８上で発生する。
【００８７】
現段階で好適な実施例において、５個の上位又は下位バンクコンパレータ回路
５６、５８それぞれは、セクタ単位のアドレスのビットを比較し、各信号ライン
上に複数の電気信号を発生させる。信号ラインは、図４に示されるように、上位
バンク２０及びスライディング下位バンク２２それぞれを識別するためにＵ及び
Ｌで表示される。説明を簡潔にするために、上位バンク２０に的を絞って説明す
る。加えて、上位バンクコンパレータ回路５６からの複数の電気信号は、第１の
冗長素子（ＲＥ０）３６及び第２の冗長素子（ＲＥ１）３８を表わすものでもあ
る。前述の如く、表示（１：０）は、第１の冗長素子（ＲＥ０）３６及び第２の
冗長素子（ＲＥ１）３８に対応付けられた信号を表すものである。
５６、５８それぞれは、セクタ単位のアドレスのビットを比較し、各信号ライン
上に複数の電気信号を発生させる。信号ラインは、図４に示されるように、上位
バンク２０及びスライディング下位バンク２２それぞれを識別するためにＵ及び
Ｌで表示される。説明を簡潔にするために、上位バンク２０に的を絞って説明す
る。加えて、上位バンクコンパレータ回路５６からの複数の電気信号は、第１の
冗長素子（ＲＥ０）３６及び第２の冗長素子（ＲＥ１）３８を表わすものでもあ
る。前述の如く、表示（１：０）は、第１の冗長素子（ＲＥ０）３６及び第２の
冗長素子（ＲＥ１）３８に対応付けられた信号を表すものである。
【００８８】
動作中、上位バンクコンパレータ回路５６が、セクタ単位のアドレスのビット
を比較し一致すると、上位アドレスマッチ出力ライン（ＵＹＣＯＭ（１：０））
２３６が導通状態となる。加えて、上位バンクコンパレータ回路５６が、上位イ
ネーブル出力ライン（ＵＹＣＥ（１：０））２３７上に電気信号を発生させる。
更に、欠陥のあるメモリセル列２６が上位バイトである場合、上位バンクコンパ
レータ回路５６は、上位上位バイト出力ライン（ＵＨＩＢＹＴＥ（１：０））２
３８上に電気信号を発生させる。前述の如く、欠陥のあるメモリセル列２６は、
上位バイト又は下位バイトに位置する。上位又は下位バンクコンパレータ回路５
６、５８からの複数の出力信号は、上位バンク制御論理回路６０、６２に含まれ
る複数の冗長プリデコーダ回路に送信される。
を比較し一致すると、上位アドレスマッチ出力ライン（ＵＹＣＯＭ（１：０））
２３６が導通状態となる。加えて、上位バンクコンパレータ回路５６が、上位イ
ネーブル出力ライン（ＵＹＣＥ（１：０））２３７上に電気信号を発生させる。
更に、欠陥のあるメモリセル列２６が上位バイトである場合、上位バンクコンパ
レータ回路５６は、上位上位バイト出力ライン（ＵＨＩＢＹＴＥ（１：０））２
３８上に電気信号を発生させる。前述の如く、欠陥のあるメモリセル列２６は、
上位バイト又は下位バイトに位置する。上位又は下位バンクコンパレータ回路５
６、５８からの複数の出力信号は、上位バンク制御論理回路６０、６２に含まれ
る複数の冗長プリデコーダ回路に送信される。
【００８９】
上位及び下位バンク制御論理回路
図８（８Ａ）は好適な冗長プリデコーダ回路０（ｒｅｄｐｒｅｄｅｃ０）２４
０又は冗長プリデコーダ回路１（ｒｅｄｐｒｅｄｅｃ１）２４２を示す回路図で
ある。冗長プリデコーダ回路０（ｒｅｄｐｒｅｄｅｃ０）２４０は、冗長プリデ
コーダ回路１（ｒｅｄｐｒｅｄｅｃ１）２４２と同様である。冗長プリデコーダ
回路０及び１（２４０、２４２）は、上位及び下位バンク制御論理回路６０、６
２内にある第１の冗長素子（ＲＥ０）３６及び第２の冗長素子（ＲＥ１）３８に
それぞれ対応している。従って、簡便のために、冗長プリデコーダ回路０（ｒｅ
ｄｐｒｅｄｅｃ０）２４０及び冗長プリデコーダ回路１（ｒｅｄｐｒｅｄｅｃ１
）２４２を代表する冗長プリデコーダ回路（ｒｅｄｐｒｅｄｅｃ）について議論
する。さらに冗長プリデコーダ回路（ｒｅｄｐｒｅｄｅｃ）の動作については、
下位バンクにおける動作も同様であるので、上位バンク２０に関する動作に関し
てのみ開示する。
０又は冗長プリデコーダ回路１（ｒｅｄｐｒｅｄｅｃ１）２４２を示す回路図で
ある。冗長プリデコーダ回路０（ｒｅｄｐｒｅｄｅｃ０）２４０は、冗長プリデ
コーダ回路１（ｒｅｄｐｒｅｄｅｃ１）２４２と同様である。冗長プリデコーダ
回路０及び１（２４０、２４２）は、上位及び下位バンク制御論理回路６０、６
２内にある第１の冗長素子（ＲＥ０）３６及び第２の冗長素子（ＲＥ１）３８に
それぞれ対応している。従って、簡便のために、冗長プリデコーダ回路０（ｒｅ
ｄｐｒｅｄｅｃ０）２４０及び冗長プリデコーダ回路１（ｒｅｄｐｒｅｄｅｃ１
）２４２を代表する冗長プリデコーダ回路（ｒｅｄｐｒｅｄｅｃ）について議論
する。さらに冗長プリデコーダ回路（ｒｅｄｐｒｅｄｅｃ）の動作については、
下位バンクにおける動作も同様であるので、上位バンク２０に関する動作に関し
てのみ開示する。
【００９０】
現段階で好適な冗長プリデコーダ回路（ｒｅｄｐｒｅｄｅｃ）は、図８（８Ａ
）に示されるように、電気的に接続された複数のＮＡＮＤゲート２４４−２５２
と、インバータ２５４と、複数のＮＯＲゲート２５６−２６２とを含む。前述の
如く、アクティブ状態において、上位バンク論理制御回路６０は、上位バンク２
０において欠陥のあるメモリセル列２６を含むバイトを解読しようとするＵＡビ
ット線デコーダ（不図示）を無効にし、冗長ＵＡビット線デコーダ（不図示）を
活性化させる。冗長ＵＡビット線デコーダは、冗長メモリセル列３４を含む冗長
素子３６、３８であるバイトを活性化させる。冗長プリデコーダ回路（ｒｅｄｐ
ｒｅｄｅｃ）は、上位バンクコンパレータ回路５６から上位上位バイト出力ライ
ン（ＵＨＩＢＹＴＥ（１：０））２３８、第１〜第５のアドレスマッチ出力ライ
ン（ＵＹＣＯＭ（１：０））２３６、及び上位イネーブル出力ライン（ＵＹＣＥ
（１：０））２３７上に送られた電気信号によって活性化される。
）に示されるように、電気的に接続された複数のＮＡＮＤゲート２４４−２５２
と、インバータ２５４と、複数のＮＯＲゲート２５６−２６２とを含む。前述の
如く、アクティブ状態において、上位バンク論理制御回路６０は、上位バンク２
０において欠陥のあるメモリセル列２６を含むバイトを解読しようとするＵＡビ
ット線デコーダ（不図示）を無効にし、冗長ＵＡビット線デコーダ（不図示）を
活性化させる。冗長ＵＡビット線デコーダは、冗長メモリセル列３４を含む冗長
素子３６、３８であるバイトを活性化させる。冗長プリデコーダ回路（ｒｅｄｐ
ｒｅｄｅｃ）は、上位バンクコンパレータ回路５６から上位上位バイト出力ライ
ン（ＵＨＩＢＹＴＥ（１：０））２３８、第１〜第５のアドレスマッチ出力ライ
ン（ＵＹＣＯＭ（１：０））２３６、及び上位イネーブル出力ライン（ＵＹＣＥ
（１：０））２３７上に送られた電気信号によって活性化される。
【００９１】
前述の如く、アドレスが一致したとき、上位イネーブル出力ライン（ＵＹＣＥ
（１：０））２３７及び第１〜第５のアドレスマッチ出力ライン（ＵＹＣＯＭ（
１：０））２３６は導通状態（論理１）にある。電気信号は、アクティブ状態の
メモリセル列のセクタ単位のアドレスが、検査中に、欠陥のあるメモリセル列２
６として識別され、第１の冗長素子（ＲＥ０）３６又は第２の冗長素子（ＲＥ１
）３８によって修復されたことを示す。上位バイト出力ライン（ＵＨＩＢＹＴＥ
（１：０））２３８上の電気信号は、欠陥のあるメモリセル列２６が上位バイト
であるか下位バイトであるかを表示する。前述の如く、冗長素子３６、３８は８
個のビット（メタル２）のみを含むので、１つの冗長素子３６、３８が、セクタ
１２内の上位バイト又は下位バイトいずれかを置換するよう指定される。
（１：０））２３７及び第１〜第５のアドレスマッチ出力ライン（ＵＹＣＯＭ（
１：０））２３６は導通状態（論理１）にある。電気信号は、アクティブ状態の
メモリセル列のセクタ単位のアドレスが、検査中に、欠陥のあるメモリセル列２
６として識別され、第１の冗長素子（ＲＥ０）３６又は第２の冗長素子（ＲＥ１
）３８によって修復されたことを示す。上位バイト出力ライン（ＵＨＩＢＹＴＥ
（１：０））２３８上の電気信号は、欠陥のあるメモリセル列２６が上位バイト
であるか下位バイトであるかを表示する。前述の如く、冗長素子３６、３８は８
個のビット（メタル２）のみを含むので、１つの冗長素子３６、３８が、セクタ
１２内の上位バイト又は下位バイトいずれかを置換するよう指定される。
【００９２】
現段階で好適な実施例において、冗長プリデコーダ回路（ｒｅｄｐｒｅｄｅｃ
）は、修復デコーダ下位バイト出力ライン（ＲＰＤＥＣＢＬ（１：０））２６４
上、及び修復デコーダ上位バイト出力ライン（ＲＰＤＥＣＢＨ （１：０））２
６６上に電気信号を供給する。修復デコーダ上位及び下位バイト出力ライン２６
４、２６６は、通常は導通状態（論理１）にあるが、修復すべきバイトが上位バ
イト又は下位バイトのいずれかを識別するために非通状態（論理０）となる。修
復デコーダ下位バイト出力ライン（ＲＰＤＥＣＢＬ（１：０））２６４が導通を
停止すると、下位バイトが修復され、一方、修復デコーダ上位バイト出力ライン
（ＲＰＤＥＣＢＨ（１：０））２６６が導通を停止すると、上位バイトが修復さ
れる。
）は、修復デコーダ下位バイト出力ライン（ＲＰＤＥＣＢＬ（１：０））２６４
上、及び修復デコーダ上位バイト出力ライン（ＲＰＤＥＣＢＨ （１：０））２
６６上に電気信号を供給する。修復デコーダ上位及び下位バイト出力ライン２６
４、２６６は、通常は導通状態（論理１）にあるが、修復すべきバイトが上位バ
イト又は下位バイトのいずれかを識別するために非通状態（論理０）となる。修
復デコーダ下位バイト出力ライン（ＲＰＤＥＣＢＬ（１：０））２６４が導通を
停止すると、下位バイトが修復され、一方、修復デコーダ上位バイト出力ライン
（ＲＰＤＥＣＢＨ（１：０））２６６が導通を停止すると、上位バイトが修復さ
れる。
【００９３】
図８（８Ｂ）は前記冗長プリデコーダ回路０（ｒｅｄｐｒｅｄｅｃ０）２４０
及び冗長プリデコーダ回路１（ｒｅｄｐｒｅｄｅｃ１）２４２を含む現段階で好
適な上位又は下位バンク制御論理回路６０を示す回路図である。さらに、上位又
は下位バンク制御論理回路６０、６２は、複数のＮＡＮＤゲート２７６−２７８
と、複数のインバータ２８０−２９０とを含み、これらは、図８（８Ｂ）に示す
ように電気的に接続されている。下位バンク制御論理回路６２は上位バンク制御
論理回路６０と同様であるので、上位バンク制御論理回路６０についてのみ記載
すれば十分であろう。
及び冗長プリデコーダ回路１（ｒｅｄｐｒｅｄｅｃ１）２４２を含む現段階で好
適な上位又は下位バンク制御論理回路６０を示す回路図である。さらに、上位又
は下位バンク制御論理回路６０、６２は、複数のＮＡＮＤゲート２７６−２７８
と、複数のインバータ２８０−２９０とを含み、これらは、図８（８Ｂ）に示す
ように電気的に接続されている。下位バンク制御論理回路６２は上位バンク制御
論理回路６０と同様であるので、上位バンク制御論理回路６０についてのみ記載
すれば十分であろう。
【００９４】
現段階で好適な上位バンク制御論理回路６０は、欠陥のあるメモリセル列２６
を解読するＵＡビット線デコーダ（不図示）を無効にする。ＵＡビット線デコー
ダは、冗長プリデコーダ回路０（ｒｅｄｐｒｅｄｅｃ０）２４０又は冗長プリデ
コーダ回路１（ｒｅｄｐｒｅｄｅｃ１）２４２から送られた、ディゼーブル下位
バイトアドレス出力ライン（ＤＩＳＹＬＢ（１：０））２９６上、又はディゼー
ブル上位バイトアドレス出力ライン（ＤＩＳＹＨＢ（１：０））２９８上の電気
信号によって無効にされる。修復デコーダ下位バイト出力ライン（ＲＰＤＥＣＢ
Ｌ（１：０））２６４が導通を停止すると、ディゼーブル下位バイトアドレス出
力ライン （ＤＩＳＹＬＢ（１：０））２９６が非通状態となるため、欠陥のあ
るメモリセル列２６を含むバイトを解読するＵＡビット線デコーダの下位バイト
が無効になる。同様にして、修復デコーダ上位バイト出力ライン（ＲＰＤＥＣＢ
Ｈ（１：０））２６６上の電気信号が非通状態になると、ディゼーブル上位バイ
トアドレス出力ライン（ＤＩＳＹＨＢ（１：０））２９８が、欠陥のあるメモリ
セル列２６を含むバイトを解読するＵＡビット線デコーダの上位バイトを無効に
する。
を解読するＵＡビット線デコーダ（不図示）を無効にする。ＵＡビット線デコー
ダは、冗長プリデコーダ回路０（ｒｅｄｐｒｅｄｅｃ０）２４０又は冗長プリデ
コーダ回路１（ｒｅｄｐｒｅｄｅｃ１）２４２から送られた、ディゼーブル下位
バイトアドレス出力ライン（ＤＩＳＹＬＢ（１：０））２９６上、又はディゼー
ブル上位バイトアドレス出力ライン（ＤＩＳＹＨＢ（１：０））２９８上の電気
信号によって無効にされる。修復デコーダ下位バイト出力ライン（ＲＰＤＥＣＢ
Ｌ（１：０））２６４が導通を停止すると、ディゼーブル下位バイトアドレス出
力ライン （ＤＩＳＹＬＢ（１：０））２９６が非通状態となるため、欠陥のあ
るメモリセル列２６を含むバイトを解読するＵＡビット線デコーダの下位バイト
が無効になる。同様にして、修復デコーダ上位バイト出力ライン（ＲＰＤＥＣＢ
Ｈ（１：０））２６６上の電気信号が非通状態になると、ディゼーブル上位バイ
トアドレス出力ライン（ＤＩＳＹＨＢ（１：０））２９８が、欠陥のあるメモリ
セル列２６を含むバイトを解読するＵＡビット線デコーダの上位バイトを無効に
する。
【００９５】
さらに、修復デコーダ上位バイト出力ライン（ＲＰＤＥＣＢＨ（１：０））２
６６が非導通状態であるとき、各冗長上位バイトライン（ＲＥＤＨ（１：０））
２９４が導通を開始し、修復を行うよう指定された冗長素子３６、３８を解読す
る冗長ＵＡビット線デコーダを有効にする。修復デコーダ下位バイト出力ライン
（ＲＰＤＥＣＢＬ（１：０））２６４が非導通状態（論理０）にあり、各冗長下
位バイトライン（ＲＥＤＬ（１：０））２９２が導通を開始する場合も、同様で
ある。
６６が非導通状態であるとき、各冗長上位バイトライン（ＲＥＤＨ（１：０））
２９４が導通を開始し、修復を行うよう指定された冗長素子３６、３８を解読す
る冗長ＵＡビット線デコーダを有効にする。修復デコーダ下位バイト出力ライン
（ＲＰＤＥＣＢＬ（１：０））２６４が非導通状態（論理０）にあり、各冗長下
位バイトライン（ＲＥＤＬ（１：０））２９２が導通を開始する場合も、同様で
ある。
【００９６】
現段階で好適な同時動作フラッシュメモリ１０は、同時動作中に上位バンク２
０及びスライディング下位バンク２２の同時修復を可能にするツーウェイセクタ
単位の冗長を含む。配置変更可能に設けられた冗長ブロック（ｂ０−ｂ７）１８
は、該冗長ブロック（ｂ０−ｂ７）１８のバンク位置に基づいて冗長ＣＡＭ読出
しドレインデコーダ回路５０によって配置変更可能なアドレスＣＡＭ回路５４内
の記憶場所に対応付けられている。記憶場所は配置変更可能であるので、冗長ブ
ロック（ｂ０−ｂ７）１８において異なる可能バンク位置を占める付加的記憶場
所は不要である。さらに、冗長ＣＡＭ読出しドレインデコーダ回路５０は、上位
バンク２０及びスライディング下位バンク２２における独立動作を可能にするデ
ュアルアドレス解読機能をアドレスＣＡＭ回路５４に付与する。上位及びスライ
ディング下位バンク２０、２２における重複セクタ単位の冗長回路は、上位バン
ク２０及びスライディング下位バンク２２におけるセクタ単位の冗長独立動作を
可能にし、同時動作中の遅延を最小化する。
０及びスライディング下位バンク２２の同時修復を可能にするツーウェイセクタ
単位の冗長を含む。配置変更可能に設けられた冗長ブロック（ｂ０−ｂ７）１８
は、該冗長ブロック（ｂ０−ｂ７）１８のバンク位置に基づいて冗長ＣＡＭ読出
しドレインデコーダ回路５０によって配置変更可能なアドレスＣＡＭ回路５４内
の記憶場所に対応付けられている。記憶場所は配置変更可能であるので、冗長ブ
ロック（ｂ０−ｂ７）１８において異なる可能バンク位置を占める付加的記憶場
所は不要である。さらに、冗長ＣＡＭ読出しドレインデコーダ回路５０は、上位
バンク２０及びスライディング下位バンク２２における独立動作を可能にするデ
ュアルアドレス解読機能をアドレスＣＡＭ回路５４に付与する。上位及びスライ
ディング下位バンク２０、２２における重複セクタ単位の冗長回路は、上位バン
ク２０及びスライディング下位バンク２２におけるセクタ単位の冗長独立動作を
可能にし、同時動作中の遅延を最小化する。
【００９７】
従って、上述した詳細な説明は、限定的でなく例示的なものとして認識される
べきであり、請求の範囲に記載された事項はもとより本発明の要旨及び範囲を規
定するよう意図されたものと等価なものを含むものである。
べきであり、請求の範囲に記載された事項はもとより本発明の要旨及び範囲を規
定するよう意図されたものと等価なものを含むものである。
【図１】
現段階で好適な同時動作フラッシュメモリのセクタアレイのアーキテクチャを
示すブロック図である。
示すブロック図である。
【図２】
現段階で好適な同時動作フラッシュメモリのセクタアレイのアーキテクチャの
一部を模式的に示す図である。
一部を模式的に示す図である。
【図３】
現段階で好適な同時動作フラッシュメモリの冗長セクタアレイのアーキテクチ
ャの一部を模式的に示す図である。
ャの一部を模式的に示す図である。
【図４】
現段階で好適なセクタ単位の冗長を組み込んだ同時動作フラッシュメモリの一
部を示すブロック図である。
部を示すブロック図である。
【図５】
図４に示される冗長ＣＡＭ読出しドレインデコーダ回路を模式的に示す図であ
る。
る。
【図６】
図４に示される修復選択デコーダ回路を模式的に示す図である。
【図７】
図７（７Ａ）は図４に示されるアドレスＣＡＭ回路を示すブロック図であり、
図７（７Ｂ）は図７（７Ａ）のアドレスＣＡＭ回路の一部を構成する小型ＣＡＭ
回路を模式的に示す図である。
図７（７Ｂ）は図７（７Ａ）のアドレスＣＡＭ回路の一部を構成する小型ＣＡＭ
回路を模式的に示す図である。
【図８】
図８（８Ａ）は図８（８Ｂ）のバンク制御論理回路の一部を構成する冗長プリ
デコーダを模式的に示す図であり、図８（８Ｂ）は図４に示されるバンク制御論
理回路を模式的に示す図である。
デコーダを模式的に示す図であり、図８（８Ｂ）は図４に示されるバンク制御論
理回路を模式的に示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年１月３０日（２００２．１．３０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明は、書込み又は消去動作を行うと同時に読出しを行うフラッシュメモリ
を開示するものである。本発明のフラッシュメモリは、Ｃｈｅｎらによる "BANK
ARCHITECTURE FOR A NON-VOLATILE MEMORY ENABLING SIMULTANEOUS READING AND
WRITING"なる名称の米国特許第５８６７４３０号、及びＶａｎ Ｂｕｓｋｉｒｋ
による "NON-VOLATILE MEMORY ARRAY THAT ENABLES SIMULTANEOUS READ AND
WRITE OPERATIONS" なる名称の米国特許第５８４７９９８号に開示された記憶装
置における１つ又は複数の構成要素を含んでおり、これら２つの特許は、同時動
作フラッシュメモリの実装及び動作についても更に言及している。
を開示するものである。本発明のフラッシュメモリは、Ｃｈｅｎらによる "BANK
ARCHITECTURE FOR A NON-VOLATILE MEMORY ENABLING SIMULTANEOUS READING AND
WRITING"なる名称の米国特許第５８６７４３０号、及びＶａｎ Ｂｕｓｋｉｒｋ
による "NON-VOLATILE MEMORY ARRAY THAT ENABLES SIMULTANEOUS READ AND
WRITE OPERATIONS" なる名称の米国特許第５８４７９９８号に開示された記憶装
置における１つ又は複数の構成要素を含んでおり、これら２つの特許は、同時動
作フラッシュメモリの実装及び動作についても更に言及している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
図１は、セクタ単位の冗長を含む好適な同時動作フラッシュメモリ１０の一部
を示すブロック図である。セクタ単位の冗長は、セクタ単位で冗長メモリセル列
による欠陥メモリセル列の修復を可能にするものである。Ｃｌｅｖｅｌａｎｄら
による "SECTOR-BASED REDUNDANCY ARCHITECTURE" なる名称の米国特許第５３４
９５５８号は、８ビットのフラッシュＥＥＰＲＯＭセルアレイを使用するセクタ
単位の冗長アーキテクチャを開示している。本発明の好適な実施例は、同時動作
フラッシュメモリ１０に適用されるセクタ単位の冗長に関する。前置きとして、
本発明に係るセクタ単位の冗長の適用についての理解を容易にするため、同時動
作フラッシュメモリ１０の構成及び動作に関して記述する。
を示すブロック図である。セクタ単位の冗長は、セクタ単位で冗長メモリセル列
による欠陥メモリセル列の修復を可能にするものである。Ｃｌｅｖｅｌａｎｄら
による "SECTOR-BASED REDUNDANCY ARCHITECTURE" なる名称の米国特許第５３４
９５５８号は、８ビットのフラッシュＥＥＰＲＯＭセルアレイを使用するセクタ
単位の冗長アーキテクチャを開示している。本発明の好適な実施例は、同時動作
フラッシュメモリ１０に適用されるセクタ単位の冗長に関する。前置きとして、
本発明に係るセクタ単位の冗長の適用についての理解を容易にするため、同時動
作フラッシュメモリ１０の構成及び動作に関して記述する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】削除
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，Ｋ
Ｒ，ＳＧ
(72)発明者 笠 靖
アメリカ合衆国 95014 カリフォルニア
州 クパーティノ ダービシャー・ドライ
ブ 1106
(72)発明者 グォーウェイ・ワン
アメリカ合衆国 95129 カリフォルニア
州 サン ノゼ モーリス レーン ＃50
1540
Ｆターム(参考） 5B018 GA06 HA35 KA13 NA06
5B025 AD01 AD04 AD05 AD13 AE00
5L106 AA10 CC02 CC09 CC13 CC17
CC21 CC32 GG05
【要約の続き】
Ｍ回路（５４）は、冗長ＣＡＭ読出しドレインデコーダ
回路（５０）によって設定変更される。
Claims (25)
- 【請求項１】 上位バンク（２０）及びスライディング下位バンク（２２）
を含むデュアルバンク同時動作記憶装置におけるセクタ単位の冗長用のデュアル
バンクアドレス記憶システムであって、 前記上位バンク（２０）及び前記スライディング下位バンク（２２）内に配置
変更可能に設けられた複数の冗長ブロック（１８）と、 前記冗長ブロック（１８）に割り当てられ、複数のセクタ単位のアドレスを格
納するための複数のアドレスＣＡＭ回路（５４）と、 前記アドレスＣＡＭ回路（５４）に電気的に接続され、前記セクタ単位のアド
レスによって前記アドレスＣＡＭ回路（５４）の読み出し及びプログラミングを
行うための冗長ＣＡＭ読出しドレインデコーダ回路（５０）とを備え、 前記アドレスＣＡＭ回路（５４）は、前記上位バンク（２０）及び前記スライ
ディング下位バンク（２２）において動作中に前記冗長ＣＡＭ読出しドレインデ
コーダ回路（５０）によって読み出しが行われ得るようになっている、デュアル
バンクアドレス記憶システム。 - 【請求項２】 前記アドレスＣＡＭ回路（５４）が、前記冗長ＣＡＭ読出し
ドレインデコーダ回路（５０）によって前記上位バンク（２０）及び前記スライ
ディング下位バンク（２２）と配置変更可能に対応付けられた複数の記憶場所を
含む、請求項１に記載のデュアルバンクアドレス記憶システム。 - 【請求項３】 前記記憶場所が、当該記憶場所に対応付けられた前記冗長ブ
ロック（１８）のバンク位置に基づいて配置変更されている、請求項２に記載の
デュアルバンクアドレス記憶システム。 - 【請求項４】 前記上位バンク（２０）内に配置変更可能に設けられた前記
冗長ブロック（１８）に割り当てられた前記アドレスＣＡＭ回路（５４）は、前
記上位バンク（２０）において修復を行うように読み出しが行われ、前記スライ
ディング下位バンク（２２）内に配置変更可能に設けられた前記冗長ブロック（
１８）に割り当てられた前記アドレスＣＡＭ回路（５４）は、前記スライディン
グ下位バンク（２２）において修復を行うように読み出しが行われる、請求項１
に記載のデュアルバンクアドレス記憶システム。 - 【請求項５】 前記アドレスＣＡＭ回路（５４）内に含まれる複数の記憶場
所は、現在アクセスされている前記冗長ブロック（１８）の１つのバンク位置に
基づいて前記冗長ＣＡＭ読出しドレインデコーダ回路（５０）によって読み出さ
れる、請求項１に記載のデュアルバンクアドレス記憶システム。 - 【請求項６】 前記冗長ＣＡＭ読出しドレインデコーダ回路（５０）の配置
変更は、前記上位バンク（２０）及び前記スライディング下位バンク（２２）に
設けられた前記冗長ブロック（１８）に基づいている、請求項１に記載のデュア
ルバンクアドレス記憶システム。 - 【請求項７】 前記アドレスＣＡＭ回路（５４）が、複数の小型ＣＡＭ回路
（１８０）を含む、請求項１に記載のデュアルバンクアドレス記憶システム。 - 【請求項８】 前記小型ＣＡＭ回路（１８０）の各個が、少なくとも２つの
記憶場所を含む、請求項７に記載のデュアルバンクアドレス記憶システム。 - 【請求項９】 前記小型ＣＡＭ回路（１８０）は消去可能である、請求項７
に記載のデュアルバンクアドレス記憶システム。 - 【請求項１０】 メモリセル列（２６）及び冗長メモリセル列（３４）を含
む複数の冗長ブロック（１８）内に配置された複数のセクタ（１２）を有するセ
クタ単位の冗長構成を備え、該冗長ブロック（１８）が上位バンク（２０）及び
スライディング下位バンク（２２）に配置変更可能に設けられている、デュアル
バンク同時動作記憶装置であって、 前記上位バンク（２０）及び前記スライディング下位バンク（２２）において
前記冗長ブロック（１８）のバンク位置を解読するための冗長ＣＡＭ読出しドレ
インデコーダ回路（５０）と、 前記冗長ＣＡＭ読出しドレインデコーダ回路（５０）に電気的に接続され、複
数のセクタ単位のアドレスを選択的に格納し読み出すための複数のアドレスＣＡ
Ｍ回路（５４）であって、前記冗長ＣＡＭ読出しドレインデコーダ回路（５０）
によって前記上位バンク（２０）及び前記スライディング下位バンク（２２）と
対応付けられるように配置変更可能な前記複数のアドレスＣＡＭ回路と、 前記アドレスＣＡＭ回路（５４）に電気的に接続され、前記複数のセクタ単位
のアドレスを、前記上位バンク（２０）内に配置された第１のアクティブ状態の
メモリセル列の第１のセクタ単位のアドレスと比較するための複数の上位バンク
コンパレータ回路（５６）と、 前記アドレスＣＡＭ回路（５４）に電気的に接続され、前記複数のセクタ単位
のアドレスを、前記スライディング下位バンク（２２）内に配置された第２のア
クティブ状態のメモリセル列の第２のセクタ単位のアドレスと比較するための複
数の下位バンクコンパレータ回路（５８）と、 前記上位バンクコンパレータ回路（５６）に電気的に接続され、前記第１のセ
クタ単位のアドレスが前記複数のセクタ単位のアドレスの１つと一致したときに
少なくとも前記第１のアクティブ状態のメモリセル列を前記上位バンク（２０）
内に配置された少なくとも１つの冗長メモリセル列（３４）と電気的に交換する
ための複数の上位バンク制御論理回路（６０）と、 前記下位バンクコンパレータ回路（５８）に電気的に接続され、前記第２のセ
クタ単位のアドレスが前記複数のセクタ単位のアドレスの１つと一致したときに
少なくとも前記第２のアクティブ状態のメモリセル列を前記スライディング下位
バンク（２２）内に配置された少なくとも１つの冗長メモリセル列（３４）と電
気的に交換するための複数の下位バンク制御論理回路（６２）とを具備する、デ
ュアルバンク同時動作記憶装置。 - 【請求項１１】 前記アドレスＣＡＭ回路（５４）内の複数の記憶場所は、
前記上位バンク（２０）及び前記スライディング下位バンク（２２）と配置変更
可能に対応付けられている、請求項１０に記載のデュアルバンク同時動作記憶装
置。 - 【請求項１２】 前記上位バンク制御論理回路（６０）及び前記下位バンク
制御論理回路（６２）は、前記記憶装置の同時動作中に前記上位バンク（２０）
及び前記スライディング下位バンク（２２）において前記アクティブ状態のメモ
リセル列を前記冗長メモリセル列（３４）と電気的に交換するように動作するこ
とができる、請求項１０に記載のデュアルバンク同時動作記憶装置。 - 【請求項１３】 前記アドレスＣＡＭ回路（５４）が、複数の小型ＣＡＭ回
路（１８０）を含む、請求項１０に記載のデュアルバンク同時動作記憶装置。 - 【請求項１４】 前記小型ＣＡＭ回路（１８０）の各個が、少なくとも２つ
のアドレス記憶場所を含む、請求項１３に記載のデュアルバンク同時動作記憶装
置。 - 【請求項１５】 前記小型ＣＡＭ回路（１８０）は消去可能である、請求項
１３に記載のデュアルバンク同時動作記憶装置。 - 【請求項１６】 前記上位バンク制御論理回路（１６０）及び前記下位バン
ク制御論理回路（１６２）は、前記上位バンク及び前記スライディング下位バン
ク（２０，２２）において、それぞれ対応する各ビット線デコーダを非活性化さ
せると共に各冗長ビット線デコーダを活性化させることにより、前記少なくとも
１つのアクティブ状態のメモリセル列を前記少なくとも１つの冗長メモリセル列
（３４）と電気的に交換する、請求項１０に記載のデュアルバンク同時動作記憶
装置。 - 【請求項１７】 上位バンク（２０）及びスライディング下位バンク（２２
）を含むセクタ単位の冗長構成を有するデュアルバンク同時動作記憶装置であっ
て、 前記上位バンク（２０）及び前記スライディング下位バンク（２２）内に配置
変更可能に設けられた複数の冗長ブロック（１８）と、 前記冗長ブロック（１８）内に配置された複数のメモリセル列（２６）と、 前記冗長ブロック（１８）内に配置された複数の冗長メモリセル列（３４）と
、 複数のセクタ単位のアドレスを格納するためのアドレス記憶手段であって、前
記冗長ブロック（１８）及び前記冗長メモリセル列（３４）に割り当てられ、前
記上位バンク（２０）及び前記スライディング下位バンク（２２）に対応するよ
うに前記セクタ単位のアドレスを格納する前記アドレス記憶手段と、 前記アドレス記憶手段に電気的に接続され、前記上位バンク（２０）及び前記
スライディング下位バンク（２２）内に配置された前記冗長ブロック（１８）に
対する前記セクタ単位のアドレスを用いて前記アドレス記憶手段の選択的な読み
出し及びプログラミングを行うための解読手段と、 前記アドレス記憶手段に電気的に接続され、前記上位バンク（２０）及び前記
スライディング下位バンク（２２）内に配置された前記冗長ブロック（１８）に
割り当てられた前記アドレス記憶手段に格納された前記セクタ単位のアドレスを
、前記上位バンク（２０）及び前記スライディング下位バンク（２２）内に配置
された前記冗長ブロック（１８）に同様に配置された複数のアクティブ状態のメ
モリセル列のセクタ単位のアドレスと比較するためのコンパレータ手段と、 前記コンパレータ手段に電気的に接続され、前記アクティブ状態のメモリセル
列の前記セクタ単位のアドレスが前記アドレス記憶手段に格納された前記セクタ
単位のアドレスと一致したときに、前記アクティブ状態のメモリセル列を、前記
上位バンク（２０）及び前記スライディング下位バンク（２２）において前記冗
長ブロック（１８）内に同様に配置された前記冗長メモリセル列（３４）と電気
的に交換するためのバンク制御論理手段とを具備する、デュアルバンク同時動作
記憶装置。 - 【請求項１８】 前記アドレス記憶手段が、前記解読手段によって前記上位
バンク（２０）及び前記スライディング下位バンク（２２）と配置変更可能に対
応付けられた複数の記憶場所を含む、請求項１７に記載のデュアルバンク同時動
作記憶装置。 - 【請求項１９】 前記記憶場所が、当該記憶場所に対応付けられた前記冗長
ブロック（１８）のバンク位置に基づいて配置変更されている、請求項１８に記
載のデュアルバンク同時動作記憶装置。 - 【請求項２０】 前記バンク制御論理手段は、前記記憶装置の同時動作中に
前記上位バンク（２０）及び前記スライディング下位バンク（２２）において前
記アクティブ状態のメモリセル列を前記冗長メモリセル列（３４）と電気的に交
換するように動作することができる、請求項１７に記載のデュアルバンク同時動
作記憶装置。 - 【請求項２１】 前記アドレス記憶手段は、それぞれ少なくとも２つの記憶
場所を含む複数の小型ＣＡＭ回路（１８０）を有している、請求項１７に記載の
デュアルバンク同時動作記憶装置。 - 【請求項２２】 前記アドレス記憶手段は消去可能である、請求項１９に記
載のデュアルバンク同時動作記憶装置。 - 【請求項２３】 上位バンク（２０）及びスライディング下位バンク（２２
）を備えて動作するデュアルバンク同時動作記憶装置において冗長動作を行う方
法であって、 前記上位バンク（２０）及び前記スライディング下位バンク（２２）において
欠陥のある複数のメモリセル列（２６）のセクタ単位のアドレスを識別する動作
と、 前記上位バンク（２０）及び前記スライディング下位バンク（２２）において
前記欠陥のある複数のメモリセル列（２６）の位置に応じて前記セクタ単位のア
ドレスを複数のアドレスＣＡＭ回路（５４）内に格納する動作と、 前記アドレスＣＡＭ回路（５４）に格納された前記セクタ単位のアドレスを、
前記上位バンク（２０）及び前記スライディング下位バンク（２２）内に配置さ
れた複数のアクティブ状態のメモリセル列のセクタ単位のアドレスと比較する動
作と、 前記アクティブ状態のメモリセル列の前記セクタ単位のアドレスが前記アドレ
スＣＡＭ回路（５４）に格納された前記セクタ単位のアドレスと一致したときに
、前記アクティブ状態のメモリセル列を、前記記憶装置において同時動作中にあ
る前記上位バンク（２０）及び前記スライディング下位バンク（２２）内の複数
の冗長メモリセル列（３４）と電気的に交換する動作とを含む方法。 - 【請求項２４】 前記アドレスＣＡＭ回路（５４）に含まれる複数の記憶場
所を、前記上位バンク（２０）及び前記スライディング下位バンク（２２）と対
応付けるように選択的に配置変更を行う動作を更に含む、請求項２３に記載の方
法。 - 【請求項２５】 前記アドレスＣＡＭ回路（５４）が冗長ＣＡＭ読出しドレ
インデコーダ回路（５０）に電気的に接続され、該冗長ＣＡＭ読出しドレインデ
コーダ回路（５０）が、前記セクタ単位のアドレスにより前記アドレスＣＡＭ回
路（５４）の読み出し及びプログラミングを行う、請求項２３に記載の方法。
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