JP2003344865A - 液晶用マトリクス基板の製造方法および液晶用マトリクス基板、ならびに電子回路基板の接続部形成方法 - Google Patents

Abstract

(57)【要約】 【課題】 フォトマスクの使用枚数を削減して製造する
ことができる液晶用マトリクス基板の製造方法および液
晶用マトリクス基板を提供する。 【解決手段】 ガラス基板１１上に、ゲート電極膜１２
とゲート絶縁膜１４と第１半導体層１５と第２半導体層
１６とソース・ドレイン電極膜１７とパッシベーション
膜１９とを積層したＴＦＴ素子部３１を含むＴＦＴアク
ティブマトリクス回路１０を形成し、ＴＦＴアクティブ
マトリクス回路１０上の予め定められる位置に形成され
るレジスト部とＴＦＴアクティブマトリクス回路１０と
を覆うようにアクリル系樹脂膜２０を形成し、前記レジ
スト部をエッチングによって露出させた後除去して貫通
孔を形成し、アクリル系樹脂膜２０および前記貫通孔の
表面を導電材料で覆うことによって画素電極２２ａとコ
ンタクトホール２２ｂおよび２２ｃとを形成し、ＴＦＴ
アクティブマトリクス基板１を製造する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に使
用する液晶用マトリクス基板の製造方法および液晶用マ
トリクス基板、ならびに電子回路基板の接続部形成方法
に関する。

【０００２】

【従来の技術】従来から、液晶表示装置としては、薄膜
トランジスタ（Thin Film Transistor；略称：ＴＦＴ）
をスイッチング素子に用いるアクティブマトリクス型液
晶表示装置が広く用いられている。ＴＦＴをスイッチン
グ素子に用いるＴＦＴアクティブマトリクス型液晶表示
装置では、透光性を有するガラス基板の表面に、複数の
ＴＦＴ素子を含むＴＦＴアクティブマトリクス回路を形
成したＴＦＴアクティブマトリクス基板を使用する。Ｔ
ＦＴアクティブマトリクス基板は、複数枚のフォトマス
クを用い、フォトリソグラフィプロセスによる微細パタ
ーニングを繰返すことによって製造される。液晶表示装
置の生産性および製造歩留を向上させるという観点、ま
た原価を低く抑えるという観点から、ＴＦＴアクティブ
マトリクス基板の製造工程におけるフォトマスクの使用
枚数の削減、すなわちフォトリソグラフィプロセスの削
減が検討されている。

【０００３】また、ＴＦＴアクティブマトリクス型液晶
表示装置の低消費電力化および高輝度化を図る観点か
ら、液晶セルの光透過率を高めることが求められる。液
晶セルの光透過率を高めるためには、ＴＦＴアクティブ
マトリクス基板の開口率を向上させることが必要であ
る。開口率とは、液晶セルに電界を与えるための画素電
極の全画素に対する面積比を百分率で表すものである。
開口率を向上させる技術としては、ＴＦＴ素子部を覆う
平坦な絶縁性の保護膜上に画素電極を形成し、保護膜を
介することによってＴＦＴ素子部と画素電極とを立体的
に分離して積み重ねて配置し、積み重ね方向から見た平
面図上ではＴＦＴ素子部と画素電極とをオーバーラップ
させて画素領域を広くする技術が知られている。このよ
うにＴＦＴ素子部と画素電極とが立体的に分離して積み
重ねられ平面的にはオーバーラップしている状態を、以
後、立体的にオーバーラップしている状態と称する。こ
の従来技術によって８０％を越える高開口率が実現され
ている。図１９は、従来技術によって得られる高開口率
のＴＦＴアクティブマトリクス基板の一例を示す図であ
る。図１９（ａ）は、高開口率のＴＦＴアクティブマト
リクス基板５の構成の一部を示す平面図である。ＴＦＴ
アクティブマトリクス基板５には、ガラス基板５１上
に、ゲート電極膜５２で形成される走査用のゲート電極
配線７４とソース・ドレイン電極膜５８で形成されるデ
ータ用のソース電極配線７５とが交差するＧ−Ｓ交差部
７０、スイッチング素子であるＴＦＴ素子部７１、ゲー
ト端子部７３および図示しないソース端子部を含むＴＦ
Ｔアクティブマトリクス回路５０と、表示領域である画
素部７２とが形成される。ゲート端子部７３および図示
しないソース端子部は、ＴＦＴアクティブマトリクス回
路５０と、液晶セルを駆動させ、液晶表示動作を行わせ
るためにＴＦＴアクティブマトリクス回路５０の周辺に
設けられる駆動用の電子回路（以下、単に「周辺回路」
と称する）とを電気的に接続するための端子取出部であ
る。図１９（ｂ）は、図１９（ａ）に示すＴＦＴアクテ
ィブマトリクス基板５の切断面線ＩＩ−ＩＩ′における
断面構成を示す断面図である。図１９（ｂ）では、Ｇ−
Ｓ交差部７０、ＴＦＴ素子部７１、画素部７２およびゲ
ート端子部７３の断面構成を、説明の便宜上連なって構
成されるものと仮定し並べて示す。図１９（ｂ）に示す
ように、ＴＦＴアクティブマトリクス基板５には、ガラ
ス基板５１上に、ゲート電極膜５２と、ゲート絶縁膜５
４と、チャネル領域を有する第１半導体層５５と、第２
半導体層５６と、ソース・ドレイン電極膜５８と、パッ
シベーション膜６０とを積層することによってＴＦＴ素
子部７１が形成され、ＴＦＴ素子部７１を覆う感光性ア
クリル系樹脂膜６１の平坦な表面に画素電極６４ａが形
成され、さらに感光性アクリル系樹脂膜６１の表面から
ＴＦＴアクティブマトリクス回路５０に達するコンタク
トホール６４ｂおよび６４ｃが形成される。画素電極６
４ａはコンタクトホール６４ｂによってＴＦＴ素子部７
１と電気的に接続される。またＴＦＴアクティブマトリ
クス回路５０は、ゲート端子部７３のコンタクトホール
６４ｃおよび図示しないソース端子部のコンタクトホー
ルによって周辺回路と電気的に接続される。図１９
（ａ）および図１９（ｂ）に示すように、ＴＦＴアクテ
ィブマトリクス基板５では、感光性アクリル系樹脂膜６
１を介することによって、ゲート電極膜５２と画素電極
６４ａとを積み重ねて形成し、ＴＦＴ素子部７１と画素
電極６４ａとを立体的にオーバーラップさせることがで
きるので、高い開口率を得ることができる。

【０００４】図１９に示す高開口率のＴＦＴアクティブ
マトリクス基板５の製造方法を説明する。図２０〜図３
５は、ＴＦＴアクティブマトリクス基板５の製造におけ
る各工程の状態を模式的に示す断面図である。図２０〜
図３５では、図１９（ｂ）と同様に、図１９（ａ）の切
断面線ＩＩ−ＩＩ′における断面構成のうちのＧ−Ｓ交
差部７０、ＴＦＴ素子部７１、画素部７２およびゲート
端子部７３の断面構成を、説明の便宜上連なって構成さ
れるものと仮定し並べて示す。

【０００５】図２０は、ガラス基板５１の一方の表面５
１ａ全体にゲート電極膜５２を形成した状態を示す図で
ある。まず、図２０に示すように、ガラス基板５１の一
方の表面５１ａ全体に、スパッタリング法などによっ
て、クロム（Ｃｒ）、アルミニウム（Ａｌ）およびタン
タル（Ｔａ）などのうちから選ばれる少なくとも１つの
ゲート電極材料で成膜し、金属膜としてゲート電極膜５
２を形成する。

【０００６】図２１は、ゲート電極膜５２上にレジスト
パターン５３を形成した状態を示す図である。ゲート電
極膜５２の表面全体にフォトレジストを均一に塗布した
後、１枚目のフォトマスクを用いてパターニングするこ
とによって、図２１に示すレジストパターン５３を形成
する。レジストパターン５３は、Ｇ−Ｓ交差部７０、Ｔ
ＦＴ素子部７１、ゲート端子部７３およびゲート電極配
線７４の位置に形成され、画素部７２には形成されな
い。

【０００７】図２２は、ゲート電極膜５２をパターニン
グした状態を示す図である。レジストパターン５３をマ
スクとしてエッチングを行い、図２２に示すようにゲー
ト電極膜５２をパターニングする。

【０００８】図２３は、ゲート絶縁膜５４、第１半導体
層５５および第２半導体層５６の３層を形成した状態を
示す図である。レジストパターン５３を除去した後、図
２３に示すように、ゲート絶縁膜５４、第１半導体層５
５および第２半導体層５６の３層を、プラズマ化学気相
成長（chemical vapor deposition； 略称：ＣＶＤ）法
またはスパッタリング法などによって順次積層する。ゲ
ート絶縁膜５４、第１半導体層５５および第２半導体層
５６の３層は連続して形成される。ゲート絶縁膜５４
は、たとえば窒化シリコン（ＳｉＮ_x）膜などで形成さ
れる。第１半導体層５５は、たとえばアモルファスシリ
コン（以下、「ａ−Ｓｉ」と略記する）膜で形成され
る。第２半導体層５６は、ｎ型不純物、たとえばリン、
ヒ素およびアンチモンなどの５価の元素を高濃度で混入
させたシリコン（以下、「ｎ⁺−Ｓｉ」と略記する）膜
で形成される。

【０００９】図２４は、第２半導体層５６上にレジスト
パターン５７を形成した状態を示す図である。第２半導
体層５６の表面全体にフォトレジストを均一に塗布した
後、２枚目のフォトマスクを用いて図２４に示すレジス
トパターン５７を形成する。レジストパターン５７は、
Ｇ−Ｓ交差部７０、ＴＦＴ素子部７１、図示しないソー
ス端子部およびソース電極配線７５の位置に形成され、
画素部７２およびゲート端子部７３には形成されない。

【００１０】図２５は、ＴＦＴ素子部７１の第１半導体
層５５および第２半導体層５６の２層を島状にパターニ
ングした状態を示す図である。レジストパターン５７を
マスクとしてエッチングを行い、図２５に示すようにＴ
ＦＴ素子部７１の第１半導体層５５および第２半導体層
５６の２層を島状にパターニングする。このとき、Ｇ−
Ｓ交差部７０、図示しないソース端子部およびソース電
極配線７５の位置の第１半導体層５５および第２半導体
層５６の２層も残される。

【００１１】図２６は、ソース・ドレイン電極膜５８を
形成した状態を示す図である。図２６に示すように、レ
ジストパターン５７を除去した後の基板の表面全体に、
スパッタリング法などによって、クロム（Ｃｒ）、アル
ミニウム（Ａｌ）およびタンタル（Ｔａ）などのうちか
ら選ばれる少なくとも１つの金属材料で成膜し、金属膜
としてソース・ドレイン電極膜５８を形成する。

【００１２】図２７は、ソース・ドレイン電極膜５８上
にレジストパターン５９を形成した状態を示す図であ
る。ソース・ドレイン電極膜５８の表面全体にフォトレ
ジストを均一に塗布した後、３枚目のフォトマスクを用
いて図２７に示すレジストパターン５９を形成する。レ
ジストパターン５９は、Ｇ−Ｓ交差部７０、ＴＦＴ素子
部７１、図示しないソース端子部およびソース電極配線
７５の位置に形成されるけれども、ＴＦＴ素子部７１の
後述するチャネル部５５ａが形成されるべき位置５９ａ
（以下、このような位置を形成予定位置と表記する）に
は形成されない。

【００１３】図２８は、レジストパターン５９をマスク
としてエッチングを施した状態を示す図である。レジス
トパターン５９をマスクとしてエッチングを行うと図２
８に示す状態になる。チャネル部形成予定位置５９ａで
は、レジストパターン５９が形成されていないので、こ
のエッチングによってソース・ドレイン電極膜５８およ
び第２半導体層５６が除去され、ソース電極とドレイン
電極との分離のためのソース・ドレイン電極膜５８のパ
ターニングが行われる。さらに第１半導体層５５も部分
的にエッチングされ、チャネル部形成予定位置５９ａに
おける第１半導体層５５の厚みを調整するチャネルエッ
チングが行われ、第１半導体層５５にチャネル部５５ａ
が形成される。

【００１４】図２９は、レジストパターン５９を除去し
た状態を示す図である。レジストパターン５９を除去す
ると図２９に示す状態になる。

【００１５】図３０は、パッシベーション膜６０を形成
した状態を示す図である。図３０に示すように、レジス
トパターン５９を除去した後の基板の表面全体に、スパ
ッタリング法などによって窒化シリコン（ＳｉＮ_x）膜
などを成膜し、保護膜であるパッシベーション膜６０を
形成する。

【００１６】図３１は、パッシベーション膜６０上に感
光性アクリル系樹脂膜６１を形成した状態を示す図であ
る。パッシベーション膜６０上に、感光性を有するアク
リル系樹脂を塗布し、図３１に示す表面が平坦な感光性
アクリル系樹脂膜６１を形成する。

【００１７】図３２は、感光性アクリル系樹脂膜６１を
パターニングした状態を示す図である。感光性アクリル
系樹脂膜６１を４枚目のフォトマスクを用いて図３２に
示すようにパターニングし、感光性アクリル樹脂膜６１
の表面からパッシベーション膜６０に達する貫通孔６２
ａおよび６２ｂを形成する。

【００１８】図３３は、パターニングした感光性アクリ
ル系樹脂膜６１をマスクとしてエッチングを施した状態
を示す図である。図３３に示すように、パターニングし
た感光性アクリル系樹脂膜６１をマスクとしてパッシベ
ーション膜６０をエッチングし、感光性アクリル系樹脂
膜６１の表面からソース・ドレイン電極膜５８のうちで
ソース電極と分離されたドレイン電極に達する貫通孔６
３ａを形成する。このとき同時にゲート端子部７３で
は、パッシベーション膜６０およびゲート絶縁膜５４が
エッチングされ、感光性アクリル系樹脂膜６１の表面か
らゲート電極膜５２に達する貫通孔６３ｂが形成され
る。また図示しないソース端子部においてもパッシベー
ション膜６０がエッチングされ、感光性アクリル系樹脂
膜６１の表面からソース・ドレイン電極膜５８に達する
貫通孔が形成される。

【００１９】図３４は、透光性導電膜６４を形成した状
態を示す図である。図３４に示すように、感光性アクリ
ル系樹脂膜６１の表面全体と、貫通孔６３ａの表面、す
なわち貫通孔６３ａに臨むソース・ドレイン電極膜５
８、パッシベーション膜６０および感光性アクリル系樹
脂膜６１の表面、ならびに貫通孔６３ｂの表面、すなわ
ち貫通孔６３ｂに臨むゲート電極膜５２、ゲート絶縁膜
５４、パッシベーション膜６０および感光性アクリル系
樹脂膜６１の表面とを、スパッタリング法などによって
インジウム−錫酸化物（Indium-Tin Oxide；略称：ＩＴ
Ｏ）および酸化錫（ＳｎＯ₂）などのうちから選ばれる
少なくとも１つの導電材料で成膜して覆い、透光性導電
膜６４を形成する。このとき同時に図示しないソース端
子部の貫通孔の表面、すなわち貫通孔に臨むソース・ド
レイン電極膜５８、パッシベーション膜６０および感光
性アクリル系樹脂膜６１の表面にも透光性導電膜６４が
形成される。

【００２０】図３５は、画素電極６４ａとコンタクトホ
ール６４ｂおよび６４ｃとを形成した状態を示す図であ
る。透光性導電膜６４を５枚目のフォトマスクを用いて
図３５に示すようにパターニングし、画素電極６４ａと
コンタクトホール６４ｂおよび６４ｃとを形成する。画
素電極６４ａとＴＦＴ素子部７１とはコンタクトホール
６４ｂによって電気的に接続され、ＴＦＴアクティブマ
トリクス回路５０と周辺回路とはコンタクトホール６４
ｃによって電気的に接続される。またこのパターニング
では図示しないソース端子部の貫通孔の表面に形成され
る透光性導電膜６４も残され、ＴＦＴアクティブマトリ
クス回路５０と周辺回路とを電気的に接続するコンタク
トホールとなる。以上のようにしてＴＦＴアクティブマ
トリクス基板５を得る。図３５に示すように、画素電極
６４ａは、感光性アクリル系樹脂膜６１を介することに
よって、ＴＦＴ素子部７１と立体的にオーバーラップさ
せて形成することができるので、ＴＦＴアクティブマト
リクス基板５では高い開口率を実現することができる。

【００２１】図３６は、図２０〜図３５に示すＴＦＴア
クティブマトリクス基板５の製造方法を、用いるフォト
マスク毎のステップによって説明するフローチャートで
ある。なお、図２０〜図３５に示すＴＦＴアクティブマ
トリクス基板５の製造方法を５枚マスクプロセスと呼
ぶ。

【００２２】まず、図２１に示すように１枚目のフォト
マスクによってゲート電極膜５２のパターニングのため
のレジストパターン５３を形成する。次に、図２４に示
すように２枚目のフォトマスクによってＴＦＴ素子部７
１を島状にパターニングするためのレジストパターン５
７を形成する。３枚目のフォトマスクによって図２７に
示すようにソース電極とドレイン電極との分離およびチ
ャネルエッチングのためのレジストパターン５９を形成
し、４枚目のフォトマスクによって図３２に示すように
コンタクトホール６４ｂおよび６４ｃの形成のための感
光性アクリル系樹脂膜６１のパターニングを行う。最後
に図３５に示すように５枚目のフォトマスクによって画
素電極膜である透光性導電膜６４のパターニングを行
う。

【００２３】以上に述べたように、図２０〜図３５に示
す５枚マスクプロセスでは、図２１、図２４、図２７、
図３２および図３５に示す５つの工程でそれぞれ１枚の
フォトマスクを使用し、合計５枚のフォトマスクを使用
する。このことはプロセス時間の長時間化および製造歩
留の低下の要因となっている。

【００２４】ＴＦＴアクティブマトリクス基板の製造工
程においてフォトマスクの使用枚数を削減することに関
する先行技術が特開平５−３０３１１１号公報に開示さ
れている。この先行技術では、まず基板上に透光性導電
膜を成膜し、画素電極およびゲート電極の下地層として
パターニングする。得られたゲート電極の下地層の上に
選択的に電解めっきを施してゲート電極を形成する。こ
のように、画素電極のパターニングとゲート電極のパタ
ーニングとを同時に行うことができるので、製造工程で
用いるフォトマスクの使用枚数を削減することができ
る。

【００２５】また別の先行技術が特開２０００−２０６
５７１号公報に開示されている。この先行技術では、各
部で厚みが異なるレジストパターンを形成し、前述の製
造工程の図２４〜図２８に相当するＴＦＴ素子部の形成
を１枚のフォトマスクで行う考え方が示されている。す
なわち、レジストパターンの厚みが異なる部分を利用し
て２段階のエッチングを行い、フォトマスクの使用枚数
を１枚削減することに成功している。各部で厚みが異な
るレジストパターンは、特開昭６１−１８１１３０号公
報に開示されているように、露光量を変えることによっ
て形成することができる。特開昭６１−１８１１３０号
公報では、段差がある部分でも高精度なパターンを形成
するために露光量を変えてレジストパターンを形成して
いる。

【００２６】特開２０００−２０６５７１号公報に開示
の技術と同様の技術は、C.W.Kimらによる「A Novel Fou
r-Mask-Count Process Architecture for TFT-LCDs」
（SID2000 Digest 第１００６頁〜第１００９頁）、お
よび「三国電子 ＩＰＳ ＴＦＴ−ＬＣＤを２ＰＥＰで
製造するプロセスを考案−ＴＦＴチャネル部分をハーフ
トーン露光」（月刊FPD intelligence １９９９年５月
号 第３１頁〜第３５頁）にも開示されている。

【００２７】また、このようなフォトリソグラフィプロ
セスは、ＴＦＴアクティブマトリクス基板の製造工程だ
けでなく、電子回路基板の製造工程、たとえば、基板の
多層配線間の接続部および基板と外部配線との接続部を
形成する工程においても広く用いられている。

【００２８】

【発明が解決しようとする課題】前述のように、高開口
率を示すＴＦＴアクティブマトリクス基板５の製造工程
では、合計５枚のフォトマスクが必要であり、プロセス
時間の長時間化および製造歩留の低下の要因となってい
る。特開平５−３０３１１１号公報に開示されている先
行技術では、基板上に成膜した透光性導電膜を画素電極
およびゲート電極の下地層として用い、ゲート電極を電
解めっきで形成し、フォトリソグラフィプロセスを用い
ることなくゲート電極膜のパターニングを行い、ＴＦＴ
アクティブマトリクス基板の製造工程におけるフォトマ
スクの使用枚数を削減している。しかしながら、この先
行技術においても前述の高開口率のＴＦＴアクティブマ
トリクス基板５の製造工程と同じ５枚のフォトマスクが
必要であり、プロセス時間の長時間化および製造歩留の
低下の要因となる。また、基板上に成膜した透光性導電
膜を画素電極およびゲート電極の下地層として用いるの
で、ゲート電極と画素電極とを立体的にオーバーラップ
させることができず、高い開口率を得ることはできな
い。さらに、ゲート電極を電解めっきで作製するので、
作製時の電位降下によって膜厚の不均一性が大きくなり
やすく、特に大型基板の場合には膜厚の均一性を保つこ
とが難しい。

【００２９】また、前述の特開２０００−２０６５７１
号公報に開示の各部で厚みが異なるレジストパターンを
用いる技術では、ＴＦＴ素子部を形成する工程において
フォトマスクの使用枚数を１枚削減することが可能とな
るだけである。またこの先行技術では主として面内スイ
ッチング（In Plane Switching；略称：ＩＰＳ）方式の
ＴＦＴアクティブマトリクス型液晶表示装置について説
明しているだけである。ＴＦＴ素子部と画素電極とを立
体的にオーバーラップさせ、開口率を高めたＴＦＴアク
ティブマトリクス基板の製造工程において、ＴＦＴ素子
部を形成する工程以外でフォトマスクの使用枚数をさら
に削減する可能性については示されていない。

【００３０】本発明の目的は、ＴＦＴアクティブマトリ
クス基板などの電子回路基板の製造工程におけるフォト
マスクの使用枚数を削減することができる液晶用マトリ
クス基板の製造方法および電子回路基板の接続部形成方
法、ならびに液晶用マトリクス基板を提供することであ
る。

【００３１】

【課題を解決するための手段】本発明は、電気絶縁性基
板上に液晶セルを形成するためのマトリクス回路を形成
する工程と、前記マトリクス回路上の予め定められる位
置にレジスト部を形成する工程と、前記マトリクス回路
と前記レジスト部とを覆うように電気絶縁層を形成する
工程と、前記電気絶縁層をエッチングし、前記レジスト
部を露出させる工程と、前記レジスト部を除去し、前記
電気絶縁層の表面から前記マトリクス回路に達する貫通
孔を形成する工程と、前記電気絶縁層および前記貫通孔
の表面を導電材料で覆い、画素電極とコンタクトホール
とを形成する工程とを含むことを特徴とする液晶用マト
リクス基板の製造方法である。

【００３２】本発明に従えば、液晶用マトリクス基板
は、電気絶縁性基板上に液晶セルを形成するためのマト
リクス回路を形成する工程と、前記マトリクス回路上の
予め定められる位置にレジスト部を形成する工程と、前
記マトリクス回路と前記レジスト部とを覆うように電気
絶縁層を形成する工程と、前記電気絶縁層をエッチング
し、前記レジスト部を露出させる工程と、前記レジスト
部を除去し、前記電気絶縁層の表面から前記マトリクス
回路に達する貫通孔を形成する工程と、前記電気絶縁層
および前記貫通孔の表面を導電材料で覆い、画素電極と
コンタクトホールとを形成する工程とを経て製造され
る。ここで、貫通孔の表面とは、貫通孔に臨む前記電気
絶縁層の表面のことである。貫通孔の表面となる貫通孔
に臨む層は、前記電気絶縁層に限定されることなく、後
述の図１４に示されるように、ゲート電極膜、金属層お
よびパッシベーション膜などの液晶用マトリクス基板を
製造する際に前記電気絶縁性基板上に形成される層をも
含む。またコンタクトホールとは、後述の図１に示すよ
うに、前記貫通孔の表面を導電材料で覆うことによって
該貫通孔の表面に形成される導電膜のことである。この
ように、マトリクス回路上に形成されるレジスト部を除
去することによって前記電気絶縁層の表面から前記マト
リクス回路に達する貫通孔が形成され、該貫通孔の表面
を導電材料で覆うことによって画素電極とマトリクス回
路とを電気的に接続するコンタクトホールおよびマトリ
クス回路と周辺回路とを電気的に接続するコンタクトホ
ールが精度よく形成されるので、コンタクトホールを形
成するためにフォトマスクを用いる必要はない。ここ
で、周辺回路とは、液晶セルを駆動させ、液晶表示動作
を行わせるためにマトリクス回路の周辺に設けられる駆
動用の電子回路である。したがって、コンタクトホール
の形成にフォトマスクを用いることなく、画素電極を形
成する際に１枚のフォトマスクを使用するだけでよいの
で、液晶用マトリクス基板の製造工程におけるフォトマ
スクの使用枚数を削減することができる。

【００３３】また本発明は、前記マトリクス回路と前記
レジスト部とを覆うように電気絶縁層を形成する工程
は、前記電気絶縁層を、表面が平坦になるように形成す
る工程であり、前記電気絶縁層をエッチングし、前記レ
ジスト部を露出させる工程は、前記電気絶縁層を、前記
レジスト部が露出するまで、全面エッチングする工程で
あることを特徴とする。

【００３４】本発明に従えば、前記マトリクス回路と前
記レジスト部とを覆うように電気絶縁層を形成する工程
では、前記電気絶縁層を、表面が平坦になるように形成
し、前記電気絶縁層をエッチングし、前記レジスト部を
露出させる工程では、前記電気絶縁層を、前記レジスト
部が露出するまで、全面エッチングする。このことによ
って、画素電極は表面が平坦な電気絶縁層上に形成され
るので、表面の平坦性の高い液晶用マトリクス基板を得
ることができる。このように表面の平坦性の高い液晶用
マトリクス基板を用いて液晶表示装置を製造すれば、製
造時に行う基板表面の配向処理を均一に行うことができ
るので、配向処理の信頼性を向上させることができる。

【００３５】また本発明は、前記マトリクス回路は、複
数の薄膜トランジスタを含む薄膜トランジスタアクティ
ブマトリクス回路であり、前記薄膜トランジスタアクテ
ィブマトリクス回路を形成する工程は、前記電気絶縁性
基板上にゲート電極材料で成膜してゲート電極膜を形成
する工程と、前記ゲート電極膜の表面にレジスト層を形
成し、該レジスト層に露光量を調整することによってハ
ーフトーン露光を施す工程と、前記ゲート電極膜をパタ
ーニングする工程と、前記ハーフトーン露光によって形
成されるゲート電極膜上のレジスト部のうち、ゲート端
子部のコンタクトホールを形成するべく予め定められる
位置以外の位置に存在するレジスト部を除去する工程
と、ゲート絶縁膜、チャネル領域となる第１の半導体
層、オーミックコンタクト層となる第２の半導体層、な
らびにソース電極およびドレイン電極となる金属層を順
次積層する工程と、前記金属層の表面にレジスト層を形
成し、該レジスト層に露光量を調整することによってハ
ーフトーン露光を施す工程と、前記第１の半導体層およ
び第２の半導体層をエッチングによって島状に形成する
工程と、前記金属層をパターニングするとともに、前記
第１の半導体層にチャネル領域を形成する工程と、前記
ハーフトーン露光によって形成される金属層上のレジス
ト部のうち、コンタクトホールを形成するべく予め定め
られる位置以外の位置に存在するレジスト部を除去する
工程と、パッシベーション膜を成膜して覆う工程とを含
むことを特徴とする。

【００３６】本発明に従えば、複数の薄膜トランジスタ
を含む薄膜トランジスタアクティブマトリクス回路は、
前記電気絶縁性基板上にゲート電極材料で成膜してゲー
ト電極膜を形成する工程と、前記ゲート電極膜の表面に
レジスト層を形成し、該レジスト層に露光量を調整する
ことによってハーフトーン露光を施す工程と、前記ゲー
ト電極膜をパターニングする工程と、前記ハーフトーン
露光によって形成されるゲート電極膜上のレジスト部の
うち、ゲート端子部のコンタクトホールを形成するべく
予め定められる位置以外の位置に存在するレジスト部を
除去する工程と、ゲート絶縁膜、チャネル領域となる第
１の半導体層、オーミックコンタクト層となる第２の半
導体層、ならびにソース電極およびドレイン電極となる
金属層を順次積層する工程と、前記金属層の表面にレジ
スト層を形成し、該レジスト層に露光量を調整すること
によってハーフトーン露光を施す工程と、前記第１の半
導体層および第２の半導体層をエッチングによって島状
に形成する工程と、前記金属層をパターニングするとと
もに、前記第１の半導体層にチャネル領域を形成する工
程と、前記ハーフトーン露光によって形成される金属層
上のレジスト部のうち、コンタクトホールを形成するべ
く予め定められる位置以外の位置に存在するレジスト部
を除去する工程と、パッシベーション膜を成膜して覆う
工程とを経て形成される。このことによって、前記ゲー
ト電極膜をパターニングするために１枚のフォトマスク
を使用し、前記第１の半導体層および第２の半導体層を
島状に形成するためと、前記金属層をパターニングする
とともに、前記第１の半導体層にチャネル領域を形成す
るためとに１枚のフォトマスクを使用するだけで薄膜ト
ランジスタアクティブマトリクス回路を形成することが
できる。また画素電極と薄膜トランジスタアクティブマ
トリクス回路とを電気的に接続するコンタクトホールお
よび薄膜トランジスタアクティブマトリクス回路と周辺
回路とを電気的に接続するコンタクトホールを形成する
際にはフォトマスクを用いることがなく、薄膜トランジ
スタアクティブマトリクス回路と立体的にオーバーラッ
プさせる画素電極を形成する際に１枚のフォトマスクを
使用するだけでよい。したがって、合計で３枚のフォト
マスクを使用するだけで、画素電極と薄膜トランジスタ
アクティブマトリクス回路とを立体的にオーバーラップ
させて開口率を高めたＴＦＴアクティブマトリクス基板
を製造することができる。

【００３７】また本発明は、前記金属層の表面にレジス
ト層を形成し、該レジスト層に露光量を調整することに
よってハーフトーン露光を施す工程は、コンタクトホー
ルを形成するべく予め定められる位置に形成されるレジ
スト部の厚みｔ１は、ソース電極およびドレイン電極を
形成するべく予め定められる位置に形成されるレジスト
部の厚みｔ２よりも厚くなる（ｔ１＞ｔ２）ように、ま
た前記レジスト部の厚みｔ２は、チャネル領域を形成す
るべく予め定められる位置に形成されるレジスト部の厚
みｔ３よりも厚くなる（ｔ２＞ｔ３）ようにハーフトー
ン露光を施す工程であることを特徴とする。

【００３８】本発明に従えば、前記金属層の表面にレジ
スト層を形成し、該レジスト層に露光量を調整すること
によってハーフトーン露光を施す工程では、コンタクト
ホールを形成するべく予め定められる位置に形成される
レジスト部の厚みｔ１は、ソース電極およびドレイン電
極を形成するべく予め定められる位置に形成されるレジ
スト部の厚みｔ２よりも厚くなる（ｔ１＞ｔ２）よう
に、また前記レジスト部の厚みｔ２は、チャネル領域を
形成するべく予め定められる位置に形成されるレジスト
部の厚みｔ３よりも厚くなる（ｔ２＞ｔ３）ようにハー
フトーン露光を施す。このことによって、前記第１の半
導体層および第２の半導体層を島状に形成するためと、
前記金属層をパターニングするとともに、前記第１の半
導体層にチャネル領域を形成するためとのレジスト層の
パターニングと同時に、前記コンタクトホールを形成す
るべく予め定められる位置にレジスト部を形成すること
ができる。

【００３９】また本発明は、前記ゲート電極膜の表面に
レジスト層を形成し、該レジスト層に露光量を調整する
ことによってハーフトーン露光を施す工程は、ゲート端
子部のコンタクトホールを形成するべく予め定められる
位置に形成されるレジスト部の厚みｄ１は、ゲート電極
を形成するべく予め定められる位置に形成されるレジス
ト部の厚みｄ２よりも厚くなる（ｄ１＞ｄ２）ようにハ
ーフトーン露光を施す工程であることを特徴とする。

【００４０】本発明に従えば、前記ゲート電極膜の表面
にレジスト層を形成し、該レジスト層に露光量を調整す
ることによってハーフトーン露光を施す工程では、ゲー
ト端子部のコンタクトホールを形成するべく予め定めら
れる位置に形成されるレジスト部の厚みｄ１は、ゲート
電極を形成するべく予め定められる位置に形成されるレ
ジスト部の厚みｄ２よりも厚くなる（ｄ１＞ｄ２）よう
にハーフトーン露光を施す。このことによって、前記ゲ
ート電極膜をパターニングするためのレジスト層のパタ
ーニングと同時に、前記ゲート端子部のコンタクトホー
ルを形成するべく予め定められる位置にレジスト部を形
成することができる。

【００４１】また本発明は、前記液晶用マトリクス基板
の製造方法によって製造されることを特徴とする液晶用
マトリクス基板である。

【００４２】本発明に従えば、液晶用マトリクス基板
は、前記液晶用マトリクス基板の製造方法によって製造
される。このことによって、マトリクス回路上に形成さ
れるレジスト部を除去することによって電気絶縁層の表
面からマトリクス回路に達する貫通孔が形成され、該貫
通孔の表面を導電材料で覆うことによって画素電極とマ
トリクス回路とを電気的に接続するコンタクトホールお
よびマトリクス回路と周辺回路とを電気的に接続するコ
ンタクトホールが精度よく形成されるので、コンタクト
ホールを形成するためにフォトマスクを用いる必要はな
い。したがって、製造工程におけるフォトマスクの使用
枚数を削減し、生産性および製造歩留を向上させること
ができるので、画素電極とマトリクス回路とを電気絶縁
層を介して立体的にオーバーラップさせ、開口率を高め
た液晶用マトリクス基板を低い原価で得ることができ
る。

【００４３】また本発明は、基板上に導電部を形成する
工程と、前記導電部上の予め定められる位置にレジスト
部を形成する工程と、前記導電部と前記レジスト部とを
覆うように電気絶縁層を形成する工程と、前記電気絶縁
層をエッチングし、前記レジスト部を露出させる工程
と、前記レジスト部を除去し、前記電気絶縁層の表面か
ら前記導電部に達する貫通孔を形成する工程と、前記貫
通孔の表面を導電材料で覆う工程とを含むことを特徴と
する電子回路基板の接続部形成方法である。

【００４４】本発明に従えば、電子回路基板の接続部
は、基板上に導電部を形成する工程と、前記導電部上の
予め定められる位置にレジスト部を形成する工程と、前
記導電部と前記レジスト部とを覆うように電気絶縁層を
形成する工程と、前記電気絶縁層をエッチングし、前記
レジスト部を露出させる工程と、前記レジスト部を除去
し、前記電気絶縁層の表面から前記導電部に達する貫通
孔を形成する工程と、前記貫通孔の表面を導電材料で覆
う工程とを経て形成される。このことによって、電気絶
縁層で覆われる導電部と電気絶縁層の表面とを導通させ
るための接続部は、フォトマスクを用いることなく精度
よく形成することができるので、電子回路基板の製造工
程におけるフォトマスクの使用枚数を削減することがで
きる。

【００４５】また本発明は、前記導電部と前記レジスト
部とを覆うように電気絶縁層を形成する工程は、前記電
気絶縁層を、表面が平坦になるように形成する工程であ
り、前記電気絶縁層をエッチングし、前記レジスト部を
露出させる工程は、前記電気絶縁層を、前記レジスト部
が露出するまで、全面エッチングする工程であることを
特徴とする。

【００４６】本発明に従えば、前記導電部と前記レジス
ト部とを覆うように電気絶縁層を形成する工程では、前
記電気絶縁層を、表面が平坦になるように形成し、前記
電気絶縁層をエッチングし、前記レジスト部を露出させ
る工程では、前記電気絶縁層を、前記レジスト部が露出
するまで、全面エッチングする。このことによって、接
続部を介して電気絶縁層で覆われる導電部と導通する第
２の導電部を、表面が平坦な電気絶縁層上に形成するこ
とができるので、基板の表面の平坦性を高くすることが
できる。したがって、前記電気絶縁層上に形成される第
２の導電部の断線を防ぐとともに、第２の導電部の形成
後の基板の処理を精度よく行うことができるので、電子
回路基板の製造歩留を向上させることができる。

【００４７】

【発明の実施の形態】本発明の実施の一形態である液晶
用マトリクス基板として、以下ではＴＦＴアクティブマ
トリクス基板１を例示する。図１は、ＴＦＴアクティブ
マトリクス基板１の概略構成を示す図である。図１
（ａ）は、ＴＦＴアクティブマトリクス基板１の構成の
一部を示す平面図である。ＴＦＴアクティブマトリクス
基板１には、ガラス基板１１上に、ゲート電極膜１２で
形成される走査用のゲート電極配線３４とソース・ドレ
イン電極膜１７で形成されるデータ用のソース電極配線
３５とが交差するＧ−Ｓ交差部３０、スイッチング素子
であるＴＦＴ素子部３１、ゲート端子部３３および図示
しないソース端子部を含むＴＦＴアクティブマトリクス
回路１０と、表示領域である画素部３２とが形成され
る。ゲート端子部３３および図示しないソース端子部
は、ＴＦＴアクティブマトリクス回路１０と周辺回路と
を電気的に接続するための端子取出部である。図１
（ｂ）は、図１（ａ）に示すＴＦＴアクティブマトリク
ス基板１の切断面線Ｉ−Ｉ′における断面構成を示す断
面図である。図１（ｂ）では、Ｇ−Ｓ交差部３０、ＴＦ
Ｔ素子部３１、画素部３２およびゲート端子部３３の断
面構成を、説明の便宜上連なって構成されるものと仮定
し並べて示す。

【００４８】図１（ｂ）に示すように、ＴＦＴアクティ
ブマトリクス基板１には、ガラス基板１１上に、ゲート
電極膜１２と、ゲート絶縁膜１４と、チャネル領域を有
する第１半導体層１５と、オーミックコンタクト層であ
る第２半導体層１６と、ソース電極およびドレイン電極
となるソース・ドレイン電極膜１７と、パッシベーショ
ン膜１９とを積層することによってＴＦＴ素子部３１が
形成され、ＴＦＴ素子部３１を覆うアクリル系樹脂膜２
０の平坦な表面に画素電極２２ａが形成され、さらにア
クリル系樹脂膜２０の表面からＴＦＴアクティブマトリ
クス回路１０に達するコンタクトホール２２ｂおよび２
２ｃが形成される。画素電極２２ａはコンタクトホール
２２ｂによってＴＦＴ素子部３１と電気的に接続され
る。またＴＦＴアクティブマトリクス回路１０は、ゲー
ト端子部３３のコンタクトホール２２ｃおよび図示しな
いソース端子部のコンタクトホールによって周辺回路と
電気的に接続される。図１（ａ）および図１（ｂ）に示
すように、ＴＦＴアクティブマトリクス基板１では、ア
クリル系樹脂膜２０を介することによって、ゲート電極
膜１２と画素電極２２ａとを積み重ねて形成し、画素電
極２２ａとＴＦＴ素子部３１とを立体的にオーバーラッ
プさせることができるので、高い開口率を得ることがで
きる。このように高い開口率を有するＴＦＴアクティブ
マトリクス基板を用いれば、高輝度の液晶表示装置を得
ることができる。

【００４９】図１に示すＴＦＴアクティブマトリクス基
板１の製造方法を説明する。図２〜図１６は、ＴＦＴア
クティブマトリクス基板１の製造における各工程の状態
を模式的に示す断面図である。図２〜図１６では、図１
（ｂ）と同様に、図１（ａ）の切断面線Ｉ−Ｉ′におけ
る断面構成のうちのＧ−Ｓ交差部３０、ＴＦＴ素子部３
１、画素部３２およびゲート端子部３３の断面構成を、
説明の便宜上連なって構成されるものと仮定し並べて示
す。

【００５０】図２は、ガラス基板１１の一方の表面１１
ａ全体にゲート電極膜１２を形成した状態を示す図であ
る。まず、図２に示すように、電気絶縁性基板であるガ
ラス基板１１の一方の表面１１ａ全体に、スパッタリン
グ法などによって、クロム（Ｃｒ）、アルミニウム（Ａ
ｌ）およびタンタル（Ｔａ）などのうちから選ばれる少
なくとも１つのゲート電極材料で成膜し、金属膜として
ゲート電極膜１２を形成する。

【００５１】図３は、ゲート電極膜１２上に各部で異な
る厚みを有するレジストパターン１３を形成した状態を
示す図である。ゲート電極膜１２の表面全体にフォトレ
ジストを均一に塗布しレジスト層を形成する。レジスト
層に、１枚目のフォトマスクとしてスリットマスクなど
を用いて露光量を調整することによってハーフトーン露
光を施し、図３に示す各部で異なる厚みを有するレジス
トパターン１３を形成する。このように、ハーフトーン
露光を施すことによって、１回のフォトレジスト塗布で
各部で異なる厚みを有するレジストパターンを形成する
ことができる。図３に示すように、レジストパターン１
３は、ゲート端子部３３のコンタクトホールが形成され
るべき位置（以下、このような位置を形成予定位置と表
記する）４０では厚みｄ１のレジスト部１３ａとして形
成され、Ｇ−Ｓ交差部３０、ゲート電極の形成予定位置
であるＴＦＴ素子部３１およびゲート電極配線３４の位
置では厚みｄ１より薄い厚みｄ２（ｄ２＜ｄ１）のレジ
スト部１３ｂとして形成され、その他の部分には形成さ
れない。

【００５２】図４は、レジストパターン１３をマスクと
してエッチングを行った後、レジストパターン１３全体
にアッシングを施した状態を示す図である。レジストパ
ターン１３をマスクとしてエッチングを行い、ゲート電
極膜１２をパターニングした後、図４に示すように、レ
ジストパターン１３全体をアッシングすることによっ
て、レジスト部１３ｂを除去する。このとき、レジスト
部１３ａは、前述のようにレジスト部１３ｂの厚みｄ２
よりも厚い厚みｄ１（ｄ１＞ｄ２）に形成されているの
で、厚みｄ１と厚みｄ２との差に相当する厚みｄ１′
（＝ｄ１−ｄ２）のレジスト部１３ａとして残る。この
ようにして、ゲート電極膜１２をパターニングするため
のレジスト層のパターニングと同時に、ゲート端子部３
３のコンタクトホール形成予定位置４０にレジスト部１
３ａを形成することができる。

【００５３】図５は、ゲート絶縁膜１４、第１半導体層
１５および第２半導体層１６の３層、ならびにソース・
ドレイン電極膜１７を形成した状態を示す図である。図
５に示すように、ゲート絶縁膜１４、第１半導体層１５
および第２半導体層１６の３層、ならびにソース・ドレ
イン電極膜１７を、プラズマＣＶＤ法またはスパッタリ
ング法などによって順次積層する。ゲート絶縁膜１４、
第１半導体層１５および第２半導体層１６の３層、なら
びにソース・ドレイン電極膜１７は連続して形成され
る。ゲート絶縁膜１４は、たとえば窒化シリコン（Ｓｉ
Ｎ_x）膜などで形成される。第１半導体層１５は、たと
えばアモルファスシリコン（ａ−Ｓｉ）膜で形成され
る。第２半導体層１６は、ｎ型不純物、たとえばリン、
ヒ素およびアンチモンなどの５価の元素を高濃度で混入
させたシリコン（ｎ⁺−Ｓｉ）膜で形成される。第２半
導体層１６は、第１半導体層１５とソース・ドレイン電
極膜１７との良好なオーミック接触を得るためのオーミ
ックコンタクト層として形成される。ソース・ドレイン
電極膜１７は、クロム（Ｃｒ）、アルミニウム（Ａｌ）
およびタンタル（Ｔａ）などのうちから選ばれる少なく
とも１つの金属材料で形成される。

【００５４】図６は、ソース・ドレイン電極膜１７上に
各部で異なる厚みを有するレジストパターン１８を形成
した状態を示す図である。ソース・ドレイン電極膜１７
の表面全体にフォトレジストを均一に塗布しレジスト層
を形成した後、２枚目のフォトマスクとしてスリットマ
スクなどを用いて露光量を調整することによってハーフ
トーン露光を施し、１回のフォトレジスト塗布で図６に
示す各部で異なる厚みを有するレジストパターン１８を
形成する。レジストパターン１８は、Ｇ−Ｓ交差部３
０、ＴＦＴ素子部３１、図示しないソース端子部および
ソース電極配線３５の位置に形成され、画素部３２およ
びゲート端子部３３には形成されない。図６に示すよう
に、ＴＦＴ素子部３１に形成されるレジストパターン１
８は、コンタクトホール形成予定位置４１では厚みｔ１
のレジスト部１８ｃとして形成され、後述するチャネル
部１５ａの位置に相当する部分では厚みｔ３の薄肉部１
８ａとして形成され、ソース電極およびドレイン電極の
形成予定位置に相当するその他の部分ではレジスト部１
８ｃの厚みｔ１よりも薄くかつ薄肉部１８ａの厚みｔ３
よりも厚い厚みｔ２（ｔ１＞ｔ２＞ｔ３）のレジスト部
１８ｂとして形成される。また、Ｇ−Ｓ交差部３０およ
びソース電極配線３５の位置では、ソース電極およびド
レイン電極の形成予定位置と同様に、厚みｔ２のレジス
ト部１８ｂとして形成され、図示しないソース端子部の
コンタクトホール形成予定位置では、レジスト部１８ｃ
と同様の厚みｔ１のレジスト部として形成される。

【００５５】図７は、ＴＦＴ素子部３１の第１半導体層
１５および第２半導体層１６を島状にパターニングした
状態を示す図である。レジストパターン１８をマスクと
して図７に示すようにエッチングを行い、レジストパタ
ーン１８に覆われていないゲート絶縁膜１４、第１半導
体層１５および第２半導体層１６の３層、ならびにソー
ス・ドレイン電極膜１７を除去し、ＴＦＴ素子部３１の
第１半導体層１５および第２半導体層１６を島状にパタ
ーニングする。このとき、Ｇ−Ｓ交差部３０、図示しな
いソース端子部およびソース電極配線３５の位置の第１
半導体層１５および第２半導体層１６の２層も残され
る。

【００５６】図８は、アッシングによって薄肉部１８ａ
を除去し、ソース・ドレイン電極膜１７を露出させた状
態を示す図である。図８に示すように、アッシングによ
ってレジストパターン１８の全体の厚みを減少させ、前
述のチャネル部１５ａの位置に相当する薄肉部１８ａを
除去し、ソース・ドレイン電極膜１７を露出させる。

【００５７】図９は、残存するレジストパターン１８を
マスクとしてエッチングを施した状態を示す図である。
残存するレジストパターン１８をマスクとしてエッチン
グを行うと図９に示す状態になる。薄肉部１８ａの除去
された位置では、ソース・ドレイン電極膜１７および第
２半導体層１６が除去され、ソース電極とドレイン電極
との分離のためのソース・ドレイン電極膜１７のパター
ニングが行われる。さらに第１半導体層１５も部分的に
エッチングされ、薄肉部１８ａの除去された位置におけ
る第１半導体層１５の厚みを調整するチャネルエッチン
グが行われ、第１半導体層１５にチャネル部１５ａが形
成される。

【００５８】図１０は、レジスト部１８ｂを除去した状
態を示す図である。図１０に示すように、コンタクトホ
ール形成予定位置４１および図示しないソース端子部の
コンタクトホール形成予定位置以外の位置に存在するレ
ジスト部１８ｂをアッシングなどによって除去する。こ
れによって、レジストパターン１８のうち、コンタクト
ホール形成予定位置４１のレジスト部１８ｃと図示しな
いソース端子部のコンタクトホール形成予定位置のレジ
スト部とが残る。

【００５９】以上のように本実施形態では、レジストパ
ターン１８の各部は、ＴＦＴ素子部３１では、コンタク
トホール形成予定位置４１のレジスト部１８ｃの厚みｔ
１がソース電極およびドレイン電極の形成予定位置のレ
ジスト部１８ｂの厚みｔ２よりも厚くなる（ｔ１＞ｔ
２）ように、またチャネル部形成予定位置の薄肉部１８
ａの厚みｔ３が前記厚みｔ２よりも薄くなる（ｔ３＜ｔ
２）ように形成される。次いで、ＴＦＴ素子部３１の島
状パターニング、ソース電極とドレイン電極との分離お
よびチャネルエッチングの後、コンタクトホール形成予
定位置４１以外の位置に存在するレジスト部１８ｂを除
去する。このようにして、ＴＦＴ素子部３１の島状パタ
ーニング、ソース電極とドレイン電極との分離およびチ
ャネルエッチングのためのレジスト層のパターニングと
同時に、コンタクトホール形成予定位置４１にレジスト
部１８ｃを形成することができる。

【００６０】図１１は、パッシベーション膜１９を形成
した状態を示す図である。図１１に示すように、コンタ
クトホール形成予定位置４１のレジスト部１８ｃおよび
図示しないソース端子部のコンタクトホール形成予定位
置のレジスト部が残存する基板の表面全体を、スパッタ
リング法などによって窒化シリコン（ＳｉＮ_x）膜など
を成膜して覆い、保護膜であるパッシベーション膜１９
を形成する。

【００６１】図１２は、アクリル系樹脂膜２０を形成し
た状態を示す図である。パッシベーション膜１９上に、
アクリル系樹脂を塗布し、図１２に示す表面が平坦な電
気絶縁層であるアクリル系樹脂膜２０を形成し、８０〜
１００℃の温度でプリベークした後、２００〜２５０℃
の温度で焼成する。アクリル系樹脂膜２０は、ＴＦＴ素
子部３１を含むＴＦＴアクティブマトリクス回路１０
と、ＴＦＴアクティブマトリクス回路１０上に形成され
るレジスト部であるコンタクトホール形成予定位置４０
のレジスト部１３ａ、コンタクトホール形成予定位置４
１のレジスト部１８ｃおよび図示しないソース端子部の
コンタクトホール形成予定位置のレジスト部とを覆うよ
うに形成される。

【００６２】図１３は、コンタクトホール形成予定位置
４０のレジスト部１３ａおよびコンタクトホール形成予
定位置４１のレジスト部１８ｃを露出させた状態を示す
図である。図１３に示すように、アクリル系樹脂膜２０
の全面をエッチングし、コンタクトホール形成予定位置
４０のレジスト部１３ａおよびコンタクトホール形成予
定位置４１のレジスト部１８ｃを露出させる。このとき
図示しないソース端子部のコンタクトホール形成予定位
置のレジスト部も露出する。

【００６３】図１４は、貫通孔２１ａおよび２１ｂを形
成した状態を示す図である。剥離液などを用いて、コン
タクトホール形成予定位置４０のレジスト部１３ａおよ
びコンタクトホール形成予定位置４１のレジスト部１８
ｃを除去し、アクリル系樹脂膜２０の表面からＴＦＴア
クティブマトリクス回路１０に達する図１４に示す貫通
孔２１ａおよび２１ｂを形成する。コンタクトホール形
成予定位置４１では、アクリル系樹脂膜２０の表面から
ソース・ドレイン電極膜１７のうちでソース電極と分離
されたドレイン電極に達する貫通孔２１ａが形成され、
コンタクトホール形成予定位置４０では、アクリル系樹
脂膜２０の表面からゲート電極膜１２に達する貫通孔２
１ｂが形成される。このとき同時に図示しないソース端
子部のコンタクトホール形成予定位置においても、レジ
スト部１８ｃと同様のレジスト部が除去され、アクリル
系樹脂膜２０の表面からソース・ドレイン電極膜１７に
達する貫通孔が形成される。

【００６４】図１５は、透光性導電膜２２を形成した状
態を示す図である。図１５に示すように、アクリル系樹
脂膜２０の表面全体と、貫通孔２１ａの表面、すなわち
貫通孔２１ａに臨むソース・ドレイン電極膜１７および
パッシベーション膜１９の表面、ならびに貫通孔２１ｂ
の表面、すなわち貫通孔２１ｂに臨むゲート電極膜１２
およびゲート絶縁膜１４の表面とを、スパッタリング法
などによってインジウム−錫酸化物（ＩＴＯ）などの透
光性導電材料で成膜して覆い、透光性導電膜２２を形成
する。このとき同時に図示しないソース端子部の貫通孔
の表面、すなわち貫通孔に臨むソース・ドレイン電極膜
１７およびパッシベーション膜１９の表面にも透光性導
電膜２２が形成される。

【００６５】図１６は、画素電極２２ａとコンタクトホ
ール２２ｂおよび２２ｃとを形成した状態を示す図であ
る。透光性導電膜２２を３枚目のフォトマスクを用いて
図１６に示すようにパターニングし、画素電極２２ａと
コンタクトホール２２ｂおよび２２ｃとを形成する。画
素電極２２ａとＴＦＴ素子部３１とはコンタクトホール
２２ｂによって電気的に接続され、ＴＦＴアクティブマ
トリクス回路１０と周辺回路とはコンタクトホール２２
ｃによって電気的に接続される。またこのパターニング
では図示しないソース端子部の貫通孔の表面に形成され
る透光性導電膜２２も残され、ＴＦＴアクティブマトリ
クス回路１０と周辺回路とを電気的に接続するコンタク
トホールとなる。以上のようにしてＴＦＴアクティブマ
トリクス基板１を得る。

【００６６】以上のように、本実施形態によるＴＦＴア
クティブマトリクス基板１の製造方法では、図３、図６
および図１６に示す３つの工程においてフォトマスクを
使用し、合計３枚のフォトマスクを使用するだけでＴＦ
Ｔアクティブマトリクス基板１を製造することができ
る。

【００６７】図１７は、本実施形態によるＴＦＴアクテ
ィブマトリクス基板１の製造において、１枚目および２
枚目のフォトマスクとして使用するハーフトーン露光が
可能なフォトマスク１００の断面形状と、対応する透過
光量および形成されるレジストパターンの形状とを示す
図である。フォトマスク１００は、透光性基板１０１上
に遮光膜１０２が形成された構成であり、透過部１００
ａ、遮光部１００ｂおよびメッシュ部１００ｃを備え
る。通常用いられるフォトマスクは、光の透過量、すな
わち透過光量が１００％となることを目標に形成される
透過部と、透過光量が０％となることを目標に形成され
る遮光部とを備える。本実施形態において使用するフォ
トマスク１００は、通常用いられるフォトマスクと同様
の透過部１００ａと遮光部１００ｂとに加えて、透過光
量が透過部１００ａと遮光部１００ｂとの中間となるこ
とを目標に形成されるメッシュ部１００ｃを備える。メ
ッシュ部１００ｃは、たとえば露光に使用する光の分解
能よりも間隔の小さいメッシュパターンまたはスリット
パターンで形成される。このようなフォトマスク１００
を用いることによって、各部で厚みの異なるレジストパ
ターンを形成することができる。たとえば、ポジ型のフ
ォトレジストに対してフォトマスク１００を用いて露光
すると、透過部１００ａに対応する部分ではレジスト厚
みが零のレジストパターン２００ａとなり、遮光部１０
０ｂに対応する部分ではレジスト厚みが最大のレジスト
パターン２００ｂとなり、メッシュ部１００ｃに対応す
る部分では透過光量に比例したレジスト厚みのレジスト
パターン２００ｃおよび２００ｄとなり、各部で異なる
厚みを有するレジストパターン２００が形成される。

【００６８】図１８は、本実施形態によるＴＦＴアクテ
ィブマトリクス基板１の製造方法を、用いるフォトマス
ク毎のステップによって説明するフローチャートであ
る。なお、本実施形態によるＴＦＴアクティブマトリク
ス基板１の製造方法を３枚マスクプロセスと呼ぶ。

【００６９】まず、１枚目のステップでは、ゲート電極
膜１２のパターニングのためのレジストパターン１３を
形成する。このゲート電極膜のパターニングのためのレ
ジストパターンの形成は、前述の図３６に示す５枚マス
クプロセスにおいても１枚目のフォトマスクによって行
われるけれども、本実施形態である３枚マスクプロセス
では、前述のハーフトーン露光が可能なフォトマスクを
使用する。

【００７０】前述の５枚マスクプロセスでは、２枚目の
フォトマスクによってＴＦＴ素子部７１の島状パターニ
ングのためのレジストパターン５７を形成し、３枚目の
フォトマスクによってソース電極とドレイン電極との分
離およびチャネルエッチングのためのレジストパターン
５９を形成する。一方、３枚マスクプロセスにおける２
枚目のステップでは、この５枚マスクプロセスの場合の
２枚目および３枚目のフォトマスクによって行われるレ
ジストパターンの形成を、ハーフトーン露光を利用して
１枚のフォトマスクで行う。すなわち、本実施形態であ
る３枚マスクプロセスでは、２枚目のフォトマスク１枚
によって、ＴＦＴ素子部３１の島状パターニング、ソー
ス電極とドレイン電極との分離およびチャネルエッチン
グのためのレジストパターン１８を形成するので、フォ
トマスクの使用枚数を削減することができる。

【００７１】また５枚マスクプロセスでは、４枚目のフ
ォトマスクによってコンタクトホールの形成のための感
光性アクリル系樹脂膜６１のパターニングを行う。一
方、本実施形態である３枚マスクプロセスでは、ＴＦＴ
アクティブマトリクス回路１０上に形成されるレジスト
部を除去することによってアクリル系樹脂膜２０の表面
からＴＦＴアクティブマトリクス回路１０に達する貫通
孔を形成し、該貫通孔の表面を透光性導電材料で覆うこ
とによってコンタクトホールを形成する。したがって、
コンタクトホールの形成のためにフォトマスクを使用す
る必要はなく、フォトマスクの使用枚数を削減すること
ができる。

【００７２】最後に、３枚マスクプロセスの３枚目のス
テップでは、画素電極膜である透光性導電膜２２のパタ
ーニングを行う。この画素電極膜のパターニングは、５
枚マスクプロセスの場合、５枚目のフォトマスクを用い
て行われる。

【００７３】以上のように、本実施形態である３枚マス
クプロセスでは、高開口率のＴＦＴアクティブマトリク
ス基板を３枚のフォトマスクを使用するだけで製造する
ことができ、液晶用マトリクス基板の製造工程における
フォトマスクの使用枚数を削減することができる。ま
た、これによって生産性および製造歩留を向上させるこ
とができるので、高開口率の液晶用マトリクス基板を低
い原価で得ることができる。

【００７４】以上に述べたように、本実施形態では、ア
クリル系樹脂膜２０を表面が平坦になるように形成し、
コンタクトホール形成予定位置４０のレジスト部１３ａ
およびコンタクトホール形成予定位置４１のレジスト部
１８ｃが露出するまで全面エッチングするけれども、必
ずしも表面が平坦になるように形成し、全面エッチング
する必要はない。ただし、アクリル系樹脂膜２０を表面
が平坦になるように形成し、全面エッチングすれば、画
素電極２２ａを表面が平坦なアクリル系樹脂膜２０上に
形成することができるので、表面の平坦性の高いＴＦＴ
アクティブマトリクス基板１を得ることができる。この
ように表面の平坦性の高い液晶用マトリクス基板を用い
て液晶表示装置を製造すれば、製造時に行う基板表面の
配向処理を均一に行うことができるので、配向処理の信
頼性を向上させることができる。

【００７５】また、本実施形態では、図１２〜図１６に
示すように、アクリル系樹脂膜２０によって、ＴＦＴ素
子部３１を含むＴＦＴアクティブマトリクス回路１０
と、ＴＦＴアクティブマトリクス回路１０上に形成され
るレジスト部であるコンタクトホール形成予定位置４０
のレジスト部１３ａおよびコンタクトホール形成予定位
置４１のレジスト部１８ｃとを覆い、アクリル系樹脂膜
２０をエッチングしてレジスト部１３ａおよび１８ｃを
露出させた後、レジスト部１３ａおよび１８ｃを除去す
ることによって貫通孔２１ａおよび２１ｂを形成し、ア
クリル系樹脂膜２０と貫通孔２１ａおよび２１ｂの表面
とを透光性導電材料で覆うことによって画素電極２２ａ
とコンタクトホール２２ｂおよび２２ｃとを形成し、フ
ォトマスクを用いることなく、ＴＦＴ素子部３１と画素
電極２２ａとを電気的に接続する接続部であるコンタク
トホール２２ｂおよびＴＦＴアクティブマトリクス回路
１０と周辺回路とを電気的に接続する接続部であるコン
タクトホール２２ｃを形成している。

【００７６】このような接続部の形成方法は、ＴＦＴア
クティブマトリクス基板に限定されることなく、種々の
電子回路基板の製造にも用いることができ、これによっ
て電子回路基板の製造工程におけるフォトマスクの使用
枚数を削減することができる。また、基板上に形成され
る電子回路とレジスト部とを覆う電気絶縁層は、表面が
平坦になるように形成し、全面エッチングすることが好
ましい。これによって、接続部を介して電気絶縁層に覆
われる電子回路と導通する配線を、表面が平坦な電気絶
縁層上に形成することができるので、基板の表面の平坦
性を高くすることができる。したがって、前記電気絶縁
層上に形成される配線の断線を防ぐとともに、配線形成
後の基板の処理を精度よく行うことができるので、電子
回路基板の製造歩留を向上させることができる。

【００７７】

【発明の効果】以上のように本発明によれば、画素電極
とマトリクス回路とを電気的に接続するコンタクトホー
ルおよびマトリクス回路と周辺回路とを電気的に接続す
るコンタクトホールを形成するためにフォトマスクを用
いる必要はないので、液晶用マトリクス基板の製造工程
におけるフォトマスクの使用枚数を削減することができ
る。

【００７８】また本発明によれば、画素電極は表面が平
坦な電気絶縁層上に形成されるので、表面の平坦性の高
い液晶用マトリクス基板を得ることができ、液晶表示装
置の製造時に行う基板表面の配向処理の信頼性を向上さ
せることができる。

【００７９】また本発明によれば、３枚のフォトマスク
を使用するだけで、画素電極と薄膜トランジスタアクテ
ィブマトリクス回路とを立体的にオーバーラップさせて
開口率を高めたＴＦＴアクティブマトリクス基板を製造
することができる。

【００８０】また本発明によれば、第１の半導体層およ
び第２の半導体層を島状に形成するためと、金属層をパ
ターニングするとともに、第１の半導体層にチャネル領
域を形成するためとのレジスト層のパターニングと同時
に、コンタクトホールを形成するべく予め定められる位
置にレジスト部を形成することができる。

【００８１】また本発明によれば、ゲート電極膜をパタ
ーニングするためのレジスト層のパターニングと同時
に、ゲート端子部のコンタクトホールを形成するべく予
め定められる位置にレジスト部を形成することができ
る。

【００８２】また本発明によれば、製造工程におけるフ
ォトマスクの使用枚数を削減し、生産性および製造歩留
を向上させることができるので、画素電極とマトリクス
回路とを電気絶縁層を介して立体的にオーバーラップさ
せ、開口率を高めた液晶用マトリクス基板を低い原価で
得ることができる。

【００８３】また本発明によれば、電気絶縁層で覆われ
る導電部と電気絶縁層の表面とを導通させるための接続
部は、フォトマスクを用いることなく精度よく形成する
ことができるので、電子回路基板の製造工程におけるフ
ォトマスクの使用枚数を削減することができる。

【００８４】また本発明によれば、接続部を介して電気
絶縁層で覆われる導電部と導通する第２の導電部を表面
が平坦な電気絶縁層上に形成し、第２の導電部の断線を
防ぐとともに、第２の導電部の形成後の基板の処理を精
度よく行うことができるので、電子回路基板の製造歩留
を向上させることができる。

【図面の簡単な説明】

【図１】ＴＦＴアクティブマトリクス基板１の概略構成
を示す図である。

【図２】ガラス基板１１の一方の表面１１ａ全体にゲー
ト電極膜１２を形成した状態を示す図である。

【図３】ゲート電極膜１２上に各部で異なる厚みを有す
るレジストパターン１３を形成した状態を示す図であ
る。

【図４】レジストパターン１３をマスクとしてエッチン
グを行った後、レジストパターン１３全体にアッシング
を施した状態を示す図である。

【図５】ゲート絶縁膜１４、第１半導体層１５および第
２半導体層１６の３層、ならびにソース・ドレイン電極
膜１７を形成した状態を示す図である。

【図６】ソース・ドレイン電極膜１７上に各部で異なる
厚みを有するレジストパターン１８を形成した状態を示
す図である。

【図７】ＴＦＴ素子部３１の第１半導体層１５および第
２半導体層１６を島状にパターニングした状態を示す図
である。

【図８】アッシングによって薄肉部１８ａを除去し、ソ
ース・ドレイン電極膜１７を露出させた状態を示す図で
ある。

【図９】残存するレジストパターン１８をマスクとして
エッチングを施した状態を示す図である。

【図１０】レジスト部１８ｂを除去した状態を示す図で
ある。

【図１１】パッシベーション膜１９を形成した状態を示
す図である。

【図１２】アクリル系樹脂膜２０を形成した状態を示す
図である。

【図１３】コンタクトホール形成予定位置４０のレジス
ト部１３ａおよびコンタクトホール形成予定位置４１の
レジスト部１８ｃを露出させた状態を示す図である。

【図１４】貫通孔２１ａおよび２１ｂを形成した状態を
示す図である。

【図１５】透光性導電膜２２を形成した状態を示す図で
ある。

【図１６】画素電極２２ａとコンタクトホール２２ｂお
よび２２ｃとを形成した状態を示す図である。

【図１７】本実施形態によるＴＦＴアクティブマトリク
ス基板１の製造において、１枚目および２枚目のフォト
マスクとして使用するハーフトーン露光が可能なフォト
マスク１００の断面形状と、対応する透過光量および形
成されるレジストパターンの形状とを示す図である。

【図１８】本実施形態によるＴＦＴアクティブマトリク
ス基板１の製造方法を、用いるフォトマスク毎のステッ
プによって説明するフローチャートである。

【図１９】従来技術によって得られる高開口率のＴＦＴ
アクティブマトリクス基板の一例を示す図である。

【図２０】ガラス基板５１の一方の表面５１ａ全体にゲ
ート電極膜５２を形成した状態を示す図である。

【図２１】ゲート電極膜５２上にレジストパターン５３
を形成した状態を示す図である。

【図２２】ゲート電極膜５２をパターニングした状態を
示す図である。

【図２３】ゲート絶縁膜５４、第１半導体層５５および
第２半導体層５６の３層を形成した状態を示す図であ
る。

【図２４】第２半導体層５６上にレジストパターン５７
を形成した状態を示す図である。

【図２５】ＴＦＴ素子部７１の第１半導体層５５および
第２半導体層５６の２層を島状にパターニングした状態
を示す図である。

【図２６】ソース・ドレイン電極膜５８を形成した状態
を示す図である。

【図２７】ソース・ドレイン電極膜５８上にレジストパ
ターン５９を形成した状態を示す図である。

【図２８】レジストパターン５９をマスクとしてエッチ
ングを施した状態を示す図である。

【図２９】レジストパターン５９を除去した状態を示す
図である。

【図３０】パッシベーション膜６０を形成した状態を示
す図である。

【図３１】パッシベーション膜６０上に感光性アクリル
系樹脂膜６１を形成した状態を示す図である。

【図３２】感光性アクリル系樹脂膜６１をパターニング
した状態を示す図である。

【図３３】パターニングした感光性アクリル系樹脂膜６
１をマスクとしてエッチングを施した状態を示す図であ
る。

【図３４】透光性導電膜６４を形成した状態を示す図で
ある。

【図３５】画素電極６４ａとコンタクトホール６４ｂお
よび６４ｃとを形成した状態を示す図である。

【図３６】図２０〜図３５に示すＴＦＴアクティブマト
リクス基板５の製造方法を、用いるフォトマスク毎のス
テップによって説明するフローチャートである。

【符号の説明】

１ ＴＦＴアクティブマトリクス基板 １０ ＴＦＴアクティブマトリクス回路 １１ ガラス基板 １２ ゲート電極膜 １３，１８ レジストパターン １３ａ，１３ｂ，１８ｂ，１８ｃ レジスト部 １４ ゲート絶縁膜 １５ 第１半導体層 １５ａ チャネル部 １６ 第２半導体層 １７ ソース・ドレイン電極膜 １８ａ 薄肉部 １９ パッシベーション膜 ２０ アクリル系樹脂膜 ２１ａ，２１ｂ 貫通孔 ２２ 透光性導電膜 ２２ａ 画素電極 ２２ｂ，２２ｃ コンタクトホール ３０ Ｇ−Ｓ交差部 ３１ ＴＦＴ素子部 ３２ 画素部 ３３ ゲート端子部 ３４ ゲート電極配線 ３５ ソース電極配線 ４０，４１ コンタクトホール形成予定位置 １００ フォトマスク １０１ 透光性基板 １０２ 遮光膜 １００ａ 透過部 １００ｂ 遮光部 １００ｃ メッシュ部 ２００，２００ａ，２００ｂ，２００ｃ，２００ｄ レ
ジストパターン

フロントページの続き Ｆターム(参考） 2H092 GA17 GA25 GA29 GA34 GA40 JA24 JB58 KB22 KB25 MA13 NA07 NA15 NA19 NA27 NA29 5F110 AA16 BB01 CC07 DD02 EE03 EE04 EE37 EE44 FF03 FF28 FF30 GG02 GG15 GG43 GG45 HK03 HK04 HK09 HK16 HK21 HK25 HK33 HK35 HL07 HL23 HM17 HM18 NN03 NN24 NN27 NN34 NN36 QQ01 QQ02 QQ05 QQ19

Claims (8)

【特許請求の範囲】
1. 【請求項１】 電気絶縁性基板上に液晶セルを形成する
   ためのマトリクス回路を形成する工程と、 前記マトリクス回路上の予め定められる位置にレジスト
   部を形成する工程と、 前記マトリクス回路と前記レジスト部とを覆うように電
   気絶縁層を形成する工程と、 前記電気絶縁層をエッチングし、前記レジスト部を露出
   させる工程と、 前記レジスト部を除去し、前記電気絶縁層の表面から前
   記マトリクス回路に達する貫通孔を形成する工程と、 前記電気絶縁層および前記貫通孔の表面を導電材料で覆
   い、画素電極とコンタクトホールとを形成する工程とを
   含むことを特徴とする液晶用マトリクス基板の製造方
   法。
2. 【請求項２】 前記マトリクス回路と前記レジスト部と
   を覆うように電気絶縁層を形成する工程は、 前記電気絶縁層を、表面が平坦になるように形成する工
   程であり、 前記電気絶縁層をエッチングし、前記レジスト部を露出
   させる工程は、 前記電気絶縁層を、前記レジスト部が露出するまで、全
   面エッチングする工程であることを特徴とする請求項１
   記載の液晶用マトリクス基板の製造方法。
3. 【請求項３】 前記マトリクス回路は、複数の薄膜トラ
   ンジスタを含む薄膜トランジスタアクティブマトリクス
   回路であり、 前記薄膜トランジスタアクティブマトリクス回路を形成
   する工程は、 前記電気絶縁性基板上にゲート電極材料で成膜してゲー
   ト電極膜を形成する工程と、 前記ゲート電極膜の表面にレジスト層を形成し、該レジ
   スト層に露光量を調整することによってハーフトーン露
   光を施す工程と、 前記ゲート電極膜をパターニングする工程と、 前記ハーフトーン露光によって形成されるゲート電極膜
   上のレジスト部のうち、ゲート端子部のコンタクトホー
   ルを形成するべく予め定められる位置以外の位置に存在
   するレジスト部を除去する工程と、 ゲート絶縁膜、チャネル領域となる第１の半導体層、オ
   ーミックコンタクト層となる第２の半導体層、ならびに
   ソース電極およびドレイン電極となる金属層を順次積層
   する工程と、 前記金属層の表面にレジスト層を形成し、該レジスト層
   に露光量を調整することによってハーフトーン露光を施
   す工程と、 前記第１の半導体層および第２の半導体層をエッチング
   によって島状に形成する工程と、 前記金属層をパターニングするとともに、前記第１の半
   導体層にチャネル領域を形成する工程と、 前記ハーフトーン露光によって形成される金属層上のレ
   ジスト部のうち、コンタクトホールを形成するべく予め
   定められる位置以外の位置に存在するレジスト部を除去
   する工程と、 パッシベーション膜を成膜して覆う工程とを含むことを
   特徴とする請求項１または２記載の液晶用マトリクス基
   板の製造方法。
4. 【請求項４】 前記金属層の表面にレジスト層を形成
   し、該レジスト層に露光量を調整することによってハー
   フトーン露光を施す工程は、 コンタクトホールを形成するべく予め定められる位置に
   形成されるレジスト部の厚みｔ１は、ソース電極および
   ドレイン電極を形成するべく予め定められる位置に形成
   されるレジスト部の厚みｔ２よりも厚くなる（ｔ１＞ｔ
   ２）ように、また前記レジスト部の厚みｔ２は、チャネ
   ル領域を形成するべく予め定められる位置に形成される
   レジスト部の厚みｔ３よりも厚くなる（ｔ２＞ｔ３）よ
   うにハーフトーン露光を施す工程であることを特徴とす
   る請求項３記載の液晶用マトリクス基板の製造方法。
5. 【請求項５】 前記ゲート電極膜の表面にレジスト層を
   形成し、該レジスト層に露光量を調整することによって
   ハーフトーン露光を施す工程は、 ゲート端子部のコンタクトホールを形成するべく予め定
   められる位置に形成されるレジスト部の厚みｄ１は、ゲ
   ート電極を形成するべく予め定められる位置に形成され
   るレジスト部の厚みｄ２よりも厚くなる（ｄ１＞ｄ２）
   ようにハーフトーン露光を施す工程であることを特徴と
   する請求項３または４記載の液晶用マトリクス基板の製
   造方法。
6. 【請求項６】 請求項１〜５のいずれかに記載の液晶用
   マトリクス基板の製造方法によって製造されることを特
   徴とする液晶用マトリクス基板。
7. 【請求項７】 基板上に導電部を形成する工程と、 前記導電部上の予め定められる位置にレジスト部を形成
   する工程と、 前記導電部と前記レジスト部とを覆うように電気絶縁層
   を形成する工程と、 前記電気絶縁層をエッチングし、前記レジスト部を露出
   させる工程と、 前記レジスト部を除去し、前記電気絶縁層の表面から前
   記導電部に達する貫通孔を形成する工程と、 前記貫通孔の表面を導電材料で覆う工程とを含むことを
   特徴とする電子回路基板の接続部形成方法。
8. 【請求項８】 前記導電部と前記レジスト部とを覆うよ
   うに電気絶縁層を形成する工程は、 前記電気絶縁層を、表面が平坦になるように形成する工
   程であり、 前記電気絶縁層をエッチングし、前記レジスト部を露出
   させる工程は、 前記電気絶縁層を、前記レジスト部が露出するまで、全
   面エッチングする工程であることを特徴とする請求項７
   記載の電子回路基板の接続部形成方法。