JP2003309460A5 - - Google Patents

Claims (5)

1. 第１のトランジスタと第２のトランジスタとが電源電圧と基準電位との間に直列接続された出力回路と、
   前記第１のトランジスタを駆動する第１のプリバッファと、
   前記第２のトランジスタを駆動する第２のプリバッファと、
   第１の静電容量、および第２の静電容量からなり、前記出力回路のスルーレート制御を行うミラー容量とからなる第１のドライバ、および第２のドライバから構成される差動ドライバとを備え、
   前記第１のプリバッファは、
   前記電源電圧と前記基準電位との間に第３のトランジスタと第４のトランジスタとが直列接続されたプリドライバと、
   前記第３のトランジスタと前記第４のトランジスタとの間に接続されたしきい値電圧補償用ダイオードと、
   前記第４のトランジスタに流れる電流をある電流値に制限し、前記出力回路を電流駆動する第１電流駆動変換手段とから構成され、
   前記第２のプリバッファは、
   前記電源電圧と前記基準電位との間に第５のトランジスタと第６のトランジスタとが直列接続されたプリドライバと、
   前記第５のトランジスタと前記第６のトランジスタとの間に接続されたしきい値電圧補償用ダイオードと、
   前記第５のトランジスタに流れる電流をある電流値に制限し、前記出力回路を電流駆動する第２電流駆動変換手段とよりなることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第１電流駆動変換手段が、
   前記第４のトランジスタと前記基準電位との間に接続された電流制限用の第７のトランジスタを含み、
   電源電圧と前記第５のトランジスタとの間に接続された電流制限用の第８のトランジスタと、
   電流制限用電圧を印加して前記第７、ならびに第８のトランジスタを駆動する電流回路とよりなることを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   前記しきい値電圧補償用ダイオードが、ダイオード接続されたＭＯＳトランジスタからなることを特徴とする半導体集積回路装置。
4. 請求項１または２記載の半導体集積回路装置において、
   前記差動ドライバは、ＵＳＢトランシーバであることを特徴とする半導体集積回路装置。
5. 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、少なくともＣＰＵ、ＲＯＭ、およびＲＡＭの機能ブロックを有するシステムＬＳＩからなることを特徴とする半導体集積回路装置。