JP2003297093A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- semiconductor memory
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
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- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 従来の強誘電体キャパシタを用いた半導体記
憶装置の劣化したキャパシタを検出する為の試験時間が
長くなるという第１の課題、或いは、インプリント耐性
が劣るという第２の課題を解決した半導体記憶装置を提
供する。 【解決手段】 上記第１の課題を解決するために、強誘
電体メモリセルに印加される電圧を決定するビット線対
の電圧ＶＢＬとプレート線の電圧ＶＰＬをＶＢＬ＝ＶＰ
Ｌ＜ＶＤＤの関係を満足するように設定する。これによ
り、強誘電体キャパシタのヒステリシスループのサイズ
がＶＢＬ＝ＶＰＬ＝ＶＤＤの時より小さくなるため、デ
ータ”０”とデータ”１”との間の電位差ΔＶをセンス
アンプの動作マージンより小さくすることが可能とな
り、サイクリング試験を行わなくても劣化している強誘
電体キャパシタセルの検出が可能となる。
憶装置の劣化したキャパシタを検出する為の試験時間が
長くなるという第１の課題、或いは、インプリント耐性
が劣るという第２の課題を解決した半導体記憶装置を提
供する。 【解決手段】 上記第１の課題を解決するために、強誘
電体メモリセルに印加される電圧を決定するビット線対
の電圧ＶＢＬとプレート線の電圧ＶＰＬをＶＢＬ＝ＶＰ
Ｌ＜ＶＤＤの関係を満足するように設定する。これによ
り、強誘電体キャパシタのヒステリシスループのサイズ
がＶＢＬ＝ＶＰＬ＝ＶＤＤの時より小さくなるため、デ
ータ”０”とデータ”１”との間の電位差ΔＶをセンス
アンプの動作マージンより小さくすることが可能とな
り、サイクリング試験を行わなくても劣化している強誘
電体キャパシタセルの検出が可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体キャパ
シタの分極を利用した半導体記憶装置（強誘電体メモ
リ）に係り、特に、不良セルの検出時間を短縮すること
の可能な半導体記憶装置、或いは熱インプリント現象を
回避することの可能な半導体記憶装置に関する。
シタの分極を利用した半導体記憶装置（強誘電体メモ
リ）に係り、特に、不良セルの検出時間を短縮すること
の可能な半導体記憶装置、或いは熱インプリント現象を
回避することの可能な半導体記憶装置に関する。
【０００２】
【従来の技術】従来、強誘電体の分極を利用した半導体
記憶装置に関しては、文献１：「低消費電力、高速ＬＳ
Ｉ技術」（株式会社リアライズ社、平成１０年１月３１
日発行、ＰＰ．２３１−２５０）及び、文献２：「消え
ないＩＣメモリ−ＦＲＡＭのすべて−」（株式会社工業
調査会、１９９６年７月９日初版発行、ＰＰ．２９−３
７）に記載されるものがある。
記憶装置に関しては、文献１：「低消費電力、高速ＬＳ
Ｉ技術」（株式会社リアライズ社、平成１０年１月３１
日発行、ＰＰ．２３１−２５０）及び、文献２：「消え
ないＩＣメモリ−ＦＲＡＭのすべて−」（株式会社工業
調査会、１９９６年７月９日初版発行、ＰＰ．２９−３
７）に記載されるものがある。
【０００３】強誘電体の分極を利用した半導体記憶装置
の動作方法には２Ｔ２Ｃ型と１Ｔ１Ｃ型があるが、ま
ず、２Ｔ２Ｃ型について説明する。図１４は２Ｔ２Ｃ型
の記憶装置の構成図であり、強誘電体キャパシタで作ら
れているメモリセルＭＣ０、ＭＣ１と、ＭＣ０，ＭＣ１
とビットラインＢＬまたはビットライン相補線ＢＬｂを
接続する選択トランジスタＴ０、Ｔ１と、選択トランジ
スタのゲートに接続されるワードラインＷＬと、メモリ
セルに接続されるプレートラインＰＬと、ＢＬ、ＢＬｂ
の電位差をイネーブル信号ＳＡＥにより増幅するセンス
アンプＳＡ、で構成されている。
の動作方法には２Ｔ２Ｃ型と１Ｔ１Ｃ型があるが、ま
ず、２Ｔ２Ｃ型について説明する。図１４は２Ｔ２Ｃ型
の記憶装置の構成図であり、強誘電体キャパシタで作ら
れているメモリセルＭＣ０、ＭＣ１と、ＭＣ０，ＭＣ１
とビットラインＢＬまたはビットライン相補線ＢＬｂを
接続する選択トランジスタＴ０、Ｔ１と、選択トランジ
スタのゲートに接続されるワードラインＷＬと、メモリ
セルに接続されるプレートラインＰＬと、ＢＬ、ＢＬｂ
の電位差をイネーブル信号ＳＡＥにより増幅するセンス
アンプＳＡ、で構成されている。
【０００４】このように構成された２Ｔ２Ｃ型の記憶装
置の読み出し動作説明のための波形を図１５に示す。２
Ｔ２Ｃ型の場合、仮に、ＭＣ０に０が、ＭＣ１に１が書
き込まれているとする。時刻ｔ１において、ＷＬが立ち
上がり、時刻ｔ２においてプレート線電位ＰＬが立ち上
がるとＭＣ０、ＭＣ１の電荷がＢＬ、ＢＬｂに配分さ
れ、それぞれＶ０、Ｖ１の値をとる。時刻ｔ３におい
て、センスアンプ起動信号ＳＡＥが有効となりＳＡが活
性化し、ＢＬ、ＢＬｂの電位差が増幅されデータが読み
出される。
置の読み出し動作説明のための波形を図１５に示す。２
Ｔ２Ｃ型の場合、仮に、ＭＣ０に０が、ＭＣ１に１が書
き込まれているとする。時刻ｔ１において、ＷＬが立ち
上がり、時刻ｔ２においてプレート線電位ＰＬが立ち上
がるとＭＣ０、ＭＣ１の電荷がＢＬ、ＢＬｂに配分さ
れ、それぞれＶ０、Ｖ１の値をとる。時刻ｔ３におい
て、センスアンプ起動信号ＳＡＥが有効となりＳＡが活
性化し、ＢＬ、ＢＬｂの電位差が増幅されデータが読み
出される。
【０００５】図１６は１Ｔ１Ｃ型の記憶装置の説明図で
あり、強誘電体キャパシタで作られているメモリセルＭ
Ｃ０、ＭＣ１と、ＭＣ０とビットラインＢＬまたはＭＣ
１とビットライン相補線ＢＬｂを接続する選択トランジ
スタＴ０、Ｔ１と、選択トランジスタのゲートに接続さ
れるワードラインＷＬ０、ＷＬ１と、メモリセルに接続
されるプレートラインＰＬと、ＢＬ、ＢＬｂの電位差を
イネーブル信号ＳＡＥにより増幅するセンスアンプＳＡ
と、基準電圧であるＶｒｅｆ発生装置で構成されてい
る。
あり、強誘電体キャパシタで作られているメモリセルＭ
Ｃ０、ＭＣ１と、ＭＣ０とビットラインＢＬまたはＭＣ
１とビットライン相補線ＢＬｂを接続する選択トランジ
スタＴ０、Ｔ１と、選択トランジスタのゲートに接続さ
れるワードラインＷＬ０、ＷＬ１と、メモリセルに接続
されるプレートラインＰＬと、ＢＬ、ＢＬｂの電位差を
イネーブル信号ＳＡＥにより増幅するセンスアンプＳＡ
と、基準電圧であるＶｒｅｆ発生装置で構成されてい
る。
【０００６】図１７に１Ｔ１Ｃ型の読み出し動作のため
の波形を示す。１Ｔ１Ｃ型の場合、ＷＬ０、ＷＬ１のど
ちらか一方しか立ち上がらない。例えばＷＬ０が立ち上
がった場合、ＢＬの値はＶ０をとり、ＢＬｂにはＶｒｅ
ｆ発生回路により生成された電圧Ｖｒｅｆが印加されＳ
ＡによりＢＬ、ＢＬｂがストアされる。ＶｒｅｆはＶ０
とＶ１の間の値になるように設定されているので、ＷＬ
１が立ち上がった場合には、ＢＬがＶｒｅｆの値をとる
ことにより、”０”、”１”のデータの読み出しを行
う。
の波形を示す。１Ｔ１Ｃ型の場合、ＷＬ０、ＷＬ１のど
ちらか一方しか立ち上がらない。例えばＷＬ０が立ち上
がった場合、ＢＬの値はＶ０をとり、ＢＬｂにはＶｒｅ
ｆ発生回路により生成された電圧Ｖｒｅｆが印加されＳ
ＡによりＢＬ、ＢＬｂがストアされる。ＶｒｅｆはＶ０
とＶ１の間の値になるように設定されているので、ＷＬ
１が立ち上がった場合には、ＢＬがＶｒｅｆの値をとる
ことにより、”０”、”１”のデータの読み出しを行
う。
【０００７】図１８は強誘電体キャパシタのヒステリシ
ス曲線の一例であり、データ”１”に対応する点はＱｈ
１であり、データ”０”に対応する点はＱｌ１である。
強誘電体キャパシタに電圧が印加されていない時のビッ
ト線容量はＣｂｌ（１）である。強誘電体キャパシタに
ＶＤＤの電圧が印加されるとデータ”１”に対応する電
荷Ｑｈ１を持っていたビット線容量はＶＤＤにシフトす
るが、実際には電荷の増減はないので、ビット線容量と
強誘電体キャパシタの容量との間で、電荷の再配分が行
われ、ビット線容量Ｃｂｌ（２）とヒステリシス曲線の
交点Ｑｈ２に移動する。データ”０”に対応する点Ｑｌ
１についても、同様にＱｌ２に移動する。このとき図の
Ｖ１とＶ０との差分電位ΔＶがセンスアンプＳＡにより
増幅されて読み取られる。
ス曲線の一例であり、データ”１”に対応する点はＱｈ
１であり、データ”０”に対応する点はＱｌ１である。
強誘電体キャパシタに電圧が印加されていない時のビッ
ト線容量はＣｂｌ（１）である。強誘電体キャパシタに
ＶＤＤの電圧が印加されるとデータ”１”に対応する電
荷Ｑｈ１を持っていたビット線容量はＶＤＤにシフトす
るが、実際には電荷の増減はないので、ビット線容量と
強誘電体キャパシタの容量との間で、電荷の再配分が行
われ、ビット線容量Ｃｂｌ（２）とヒステリシス曲線の
交点Ｑｈ２に移動する。データ”０”に対応する点Ｑｌ
１についても、同様にＱｌ２に移動する。このとき図の
Ｖ１とＶ０との差分電位ΔＶがセンスアンプＳＡにより
増幅されて読み取られる。
【０００８】図１９にＶ１−Ｖ０の値であるΔＶと、Ｃ
ｂｌとの関係を示す。ΔＶはＣｂｌにより極大値をと
る。現在、強誘電体の分極を利用した半導体記憶装置で
は、メモリの容量が増大し、１ビット線当たりに接続さ
れるメモリセルが増大している為、ほとんどの場合、極
大値より大きい値のＣｂｌになっている。強誘電体キャ
パシタのインプリントとは、強誘電体キャパシタへの恒
常的電圧印加や、分極した状態での高温保存により、ヒ
ステリシス曲線がシフトしてしまう現象である。図２０
にインプリント前後のヒステリシス曲線を示す。実線は
インプリント前のヒステリシス曲線、破線は”０”にイ
ンプリントしたヒステリシス曲線である。”０”にイン
プリントするとヒステリシス曲線は右側にシフトし、Ｖ
０、Ｖ１共に小さくなるので、”１”を読み出しにくく
なる。逆に”１”にインプリントすると、ヒステリシス
曲線は左側にシフトし、Ｖ０、Ｖ１共に大きくなり”
０”を読み出しにくくなる。
ｂｌとの関係を示す。ΔＶはＣｂｌにより極大値をと
る。現在、強誘電体の分極を利用した半導体記憶装置で
は、メモリの容量が増大し、１ビット線当たりに接続さ
れるメモリセルが増大している為、ほとんどの場合、極
大値より大きい値のＣｂｌになっている。強誘電体キャ
パシタのインプリントとは、強誘電体キャパシタへの恒
常的電圧印加や、分極した状態での高温保存により、ヒ
ステリシス曲線がシフトしてしまう現象である。図２０
にインプリント前後のヒステリシス曲線を示す。実線は
インプリント前のヒステリシス曲線、破線は”０”にイ
ンプリントしたヒステリシス曲線である。”０”にイン
プリントするとヒステリシス曲線は右側にシフトし、Ｖ
０、Ｖ１共に小さくなるので、”１”を読み出しにくく
なる。逆に”１”にインプリントすると、ヒステリシス
曲線は左側にシフトし、Ｖ０、Ｖ１共に大きくなり”
０”を読み出しにくくなる。
【０００９】図２１はＤＲＡＭ等の半導体記憶装置のウ
エーハプロセス終了から出荷までのフローを示したもの
である。ウエーハプロセス終了したウエーハは、ウエー
ハ状態でプロ−ビングを行いＰａｓｓしたものだけモー
ルディングし、モールド品を選別試験し、Ｐａｓｓした
ものを良品としている。しかし、モールディングは、１
７０℃程度の高温下に３時間程度さらされる為、強誘電
体メモリをこのフローで行うと、プロ−ビングの際の書
き込みデータが、モールディングの高温下でインプリン
トされてしまう。
エーハプロセス終了から出荷までのフローを示したもの
である。ウエーハプロセス終了したウエーハは、ウエー
ハ状態でプロ−ビングを行いＰａｓｓしたものだけモー
ルディングし、モールド品を選別試験し、Ｐａｓｓした
ものを良品としている。しかし、モールディングは、１
７０℃程度の高温下に３時間程度さらされる為、強誘電
体メモリをこのフローで行うと、プロ−ビングの際の書
き込みデータが、モールディングの高温下でインプリン
トされてしまう。
【００１０】また、プロ−ビングの際、プロセスばらつ
きにより劣化している強誘電体キャパシタ見つけ出し、
デバイスを不良品と判定したり、その強誘電体キャパシ
タに対して冗長救済を行う。このとき劣化している強誘
電体キャパシタを見つけ出す為に、長時間のサイクリン
グ試験を行う必要がある。
きにより劣化している強誘電体キャパシタ見つけ出し、
デバイスを不良品と判定したり、その強誘電体キャパシ
タに対して冗長救済を行う。このとき劣化している強誘
電体キャパシタを見つけ出す為に、長時間のサイクリン
グ試験を行う必要がある。
【００１１】
【発明が解決しようとする課題】上述のように、従来の
技術においては、強誘電体メモリにおいて、ウエーハ状
態でプロ−ビングを行い、その後モールディングを行う
と、熱インプリントされてしまう為、モールド品はイン
プリント耐性が劣ってしまう。また、プロセスばらつき
による強誘電体キャパシタを見つけるために、サイクリ
ング試験を行い、強誘電体キャパシタをより劣化させな
ければならない為、試験時間が長くなってしまう。
技術においては、強誘電体メモリにおいて、ウエーハ状
態でプロ−ビングを行い、その後モールディングを行う
と、熱インプリントされてしまう為、モールド品はイン
プリント耐性が劣ってしまう。また、プロセスばらつき
による強誘電体キャパシタを見つけるために、サイクリ
ング試験を行い、強誘電体キャパシタをより劣化させな
ければならない為、試験時間が長くなってしまう。
【００１２】この発明は、従来の強誘電体キャパシタを
用いた半導体記憶装置の劣化したキャパシタを検出する
為の試験時間が長くなるという第１の課題、或いは、イ
ンプリント耐性が劣るという第２の課題を解決した半導
体記憶装置を提供することを目的とする。
用いた半導体記憶装置の劣化したキャパシタを検出する
為の試験時間が長くなるという第１の課題、或いは、イ
ンプリント耐性が劣るという第２の課題を解決した半導
体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記第１の課題を解決す
る為に、この発明の半導体記憶装置は、強誘電体メモリ
セルに印加される電圧を決定するビット線対の電圧ＶＢ
Ｌとプレート線の電圧ＶＰＬをＶＢＬ＝ＶＰＬ＜ＶＤＤ
の関係を満足するように設定する。これにより、強誘電
体キャパシタのヒステリシスループのサイズがＶＢＬ＝
ＶＰＬ＝ＶＤＤの時より小さくなるため、データ”０”
とデータ”１”との間の電位差ΔＶをセンスアンプの動
作マージンより小さくすることが可能となり、サイクリ
ング試験を行わなくても劣化している強誘電体キャパシ
タセルの検出が可能となる。
る為に、この発明の半導体記憶装置は、強誘電体メモリ
セルに印加される電圧を決定するビット線対の電圧ＶＢ
Ｌとプレート線の電圧ＶＰＬをＶＢＬ＝ＶＰＬ＜ＶＤＤ
の関係を満足するように設定する。これにより、強誘電
体キャパシタのヒステリシスループのサイズがＶＢＬ＝
ＶＰＬ＝ＶＤＤの時より小さくなるため、データ”０”
とデータ”１”との間の電位差ΔＶをセンスアンプの動
作マージンより小さくすることが可能となり、サイクリ
ング試験を行わなくても劣化している強誘電体キャパシ
タセルの検出が可能となる。
【００１４】また、上記第２の課題を解決する為に、こ
の発明の半導体記憶装置は、ビット線対の電位、プレー
ト線電位、ワード線電位を制御する制御手段を設けて、
これらの各電位を制御することにより、強誘電体キャパ
シタの初期のデータ状態にかかわらず、強誘電体キャパ
シタの分極状態を一旦データ”１”に対応する分極状態
とした後、プレート線駆動電圧を電源電圧より低いＶｆ
ｅｒに切り換えてプレート線を駆動することにより強誘
電体キャパシタを最終的に無分極の状態としている。こ
れにより、モールディング時の熱インプリントの影響を
受けないようにすることが可能となる。
の発明の半導体記憶装置は、ビット線対の電位、プレー
ト線電位、ワード線電位を制御する制御手段を設けて、
これらの各電位を制御することにより、強誘電体キャパ
シタの初期のデータ状態にかかわらず、強誘電体キャパ
シタの分極状態を一旦データ”１”に対応する分極状態
とした後、プレート線駆動電圧を電源電圧より低いＶｆ
ｅｒに切り換えてプレート線を駆動することにより強誘
電体キャパシタを最終的に無分極の状態としている。こ
れにより、モールディング時の熱インプリントの影響を
受けないようにすることが可能となる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。 ［第１の実施の形態］ ［構成の説明］図１は本発明の半導体記憶装置の第１の
実施の形態を示す構成図であり、一方の電極がプレート
ラインＰＬ０、ＰＬ１…に接続されている強誘電体メモ
リセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０
１、…とビットラインＢＬまたはビットライン相補線Ｂ
ＬｂをワードラインＷＬ００、ＷＬ０１…により接続す
る選択トランジスタＴ００、Ｔ０１、…で構成されてい
るメモリセル部１０と、ビット線対の電位差を増幅させ
るセンスアンプＳＡ１２と、信号線ＳＬＰＧｂによりセ
ンスアンプを活性化させ、センスアンプの高電位側であ
るＶＢＬを供給するトランジスタＴＰ０と、信号線ＳＬ
ＮＧによりセンスアンプを活性化させ、センスアンプの
低電位側である接地電位ＶＳＳを供給するトランジスタ
ＴＮ０と、信号線ＥＱによりビットライン対を接地電位
にイコライズさせるトランジスタＴＮ１、ＴＮ２と、信
号線Ｙｓｎによりビット線とＩＯ線ＩＯ、ＩＯｂを接続
するトランジスタＴＮ３、ＴＮ４とで構成されているセ
ンスアンプモジュール（ＳＡモジュール）１４と、ＶＰ
Ｌを電源とし、プレートラインイネーブル信号ＰＬＥｂ
を受けて、プレートラインを立ち上げるプレートライン
ドライバーＰＬＤ０１６、…で構成されている。
て、図面を参照しながら詳細に説明する。 ［第１の実施の形態］ ［構成の説明］図１は本発明の半導体記憶装置の第１の
実施の形態を示す構成図であり、一方の電極がプレート
ラインＰＬ０、ＰＬ１…に接続されている強誘電体メモ
リセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０
１、…とビットラインＢＬまたはビットライン相補線Ｂ
ＬｂをワードラインＷＬ００、ＷＬ０１…により接続す
る選択トランジスタＴ００、Ｔ０１、…で構成されてい
るメモリセル部１０と、ビット線対の電位差を増幅させ
るセンスアンプＳＡ１２と、信号線ＳＬＰＧｂによりセ
ンスアンプを活性化させ、センスアンプの高電位側であ
るＶＢＬを供給するトランジスタＴＰ０と、信号線ＳＬ
ＮＧによりセンスアンプを活性化させ、センスアンプの
低電位側である接地電位ＶＳＳを供給するトランジスタ
ＴＮ０と、信号線ＥＱによりビットライン対を接地電位
にイコライズさせるトランジスタＴＮ１、ＴＮ２と、信
号線Ｙｓｎによりビット線とＩＯ線ＩＯ、ＩＯｂを接続
するトランジスタＴＮ３、ＴＮ４とで構成されているセ
ンスアンプモジュール（ＳＡモジュール）１４と、ＶＰ
Ｌを電源とし、プレートラインイネーブル信号ＰＬＥｂ
を受けて、プレートラインを立ち上げるプレートライン
ドライバーＰＬＤ０１６、…で構成されている。
【００１６】［動作の説明］図１のＶＢＬ、ＶＰＬは、
通常使用するときは、ＶＤＤに接続されているので、強
誘電体キャパシタのヒステリシス曲線は、図２、図３に
示すような特性になる。図２において、実線は強誘電体
キャパシタが疲労する前のヒステリシス曲線、破線は疲
労後のヒステリシス曲線を示している。実線のヒステリ
シス曲線が、サイクリング試験により破線のヒステリシ
ス曲線になることで、ビットライン間の電位差ΔＶがΔ
Ｖ２０からΔＶ２１に小さくなる。
通常使用するときは、ＶＤＤに接続されているので、強
誘電体キャパシタのヒステリシス曲線は、図２、図３に
示すような特性になる。図２において、実線は強誘電体
キャパシタが疲労する前のヒステリシス曲線、破線は疲
労後のヒステリシス曲線を示している。実線のヒステリ
シス曲線が、サイクリング試験により破線のヒステリシ
ス曲線になることで、ビットライン間の電位差ΔＶがΔ
Ｖ２０からΔＶ２１に小さくなる。
【００１７】図３はサイクリング試験前のヒステリシス
曲線である。実線は通常の強誘電体キャパシタのヒステ
リシス曲線、破線はプロセスばらつきにより劣化してい
る強誘電体キャパシタのヒステリシス曲線である。通常
の強誘電体キャパシタのΔＶはΔＶ３０、劣化している
強誘電体キャパシタのΔＶはΔＶ３１である。この状態
でΔＶ３１がセンスアンプの動作マージンより大きい場
合、通常の強誘電体キャパシタも、劣化している強誘電
体キャパシタもＰａｓｓしてしまうので、サイクリング
試験を行い、劣化している強誘電体キャパシタを疲労に
よりさらに劣化させて、ΔＶ３１をセンスアンプの動作
マージンより小さくし、Ｆａｉｌさせることにより、プ
ロセスばらつきにより劣化している強誘電体キャパシタ
を見つけなければならない。そこで、第１の実施の形態
では、強誘電体キャパシタにかかる電圧を小さくして、
容易にプロセスばらつきにより劣化している強誘電体キ
ャパシタを発見する方法を提案する。
曲線である。実線は通常の強誘電体キャパシタのヒステ
リシス曲線、破線はプロセスばらつきにより劣化してい
る強誘電体キャパシタのヒステリシス曲線である。通常
の強誘電体キャパシタのΔＶはΔＶ３０、劣化している
強誘電体キャパシタのΔＶはΔＶ３１である。この状態
でΔＶ３１がセンスアンプの動作マージンより大きい場
合、通常の強誘電体キャパシタも、劣化している強誘電
体キャパシタもＰａｓｓしてしまうので、サイクリング
試験を行い、劣化している強誘電体キャパシタを疲労に
よりさらに劣化させて、ΔＶ３１をセンスアンプの動作
マージンより小さくし、Ｆａｉｌさせることにより、プ
ロセスばらつきにより劣化している強誘電体キャパシタ
を見つけなければならない。そこで、第１の実施の形態
では、強誘電体キャパシタにかかる電圧を小さくして、
容易にプロセスばらつきにより劣化している強誘電体キ
ャパシタを発見する方法を提案する。
【００１８】即ち、図１で、強誘電体メモリセルに印加
される電圧は、ＶＢＬ、ＶＰＬで決定される。ＶＢＬ＝
ＶＰＬ＜ＶＤＤと設定した時の強誘電体キャパシタのヒ
ステリシス曲線を図４に示す。図４において、実線は通
常の強誘電体キャパシタのヒステリシス曲線であり、破
線はプロセスばらつきにより劣化しているヒステリシス
曲線である。通常の強誘電体キャパシタのΔＶがΔＶ４
０であるのに対し、プロセスばらつきにより劣化してい
る強誘電体キャパシタのΔＶはΔＶ４１である。ΔＶ４
０がセンスアンプの動作マージンより大きく、ΔＶ４１
がセンスアンプの動作マージンより小さい場合、この状
態で、劣化している強誘電体キャパシタを見つけ出すこ
とが出来る。この様に、ＶＢＬ、ＶＰＬを電源電圧ＶＤ
Ｄより小さく設定することにより、サイクリング試験に
より強誘電体キャパシタを疲労させることなく、劣化し
ている強誘電体キャパシタを検出することが可能とな
る。
される電圧は、ＶＢＬ、ＶＰＬで決定される。ＶＢＬ＝
ＶＰＬ＜ＶＤＤと設定した時の強誘電体キャパシタのヒ
ステリシス曲線を図４に示す。図４において、実線は通
常の強誘電体キャパシタのヒステリシス曲線であり、破
線はプロセスばらつきにより劣化しているヒステリシス
曲線である。通常の強誘電体キャパシタのΔＶがΔＶ４
０であるのに対し、プロセスばらつきにより劣化してい
る強誘電体キャパシタのΔＶはΔＶ４１である。ΔＶ４
０がセンスアンプの動作マージンより大きく、ΔＶ４１
がセンスアンプの動作マージンより小さい場合、この状
態で、劣化している強誘電体キャパシタを見つけ出すこ
とが出来る。この様に、ＶＢＬ、ＶＰＬを電源電圧ＶＤ
Ｄより小さく設定することにより、サイクリング試験に
より強誘電体キャパシタを疲労させることなく、劣化し
ている強誘電体キャパシタを検出することが可能とな
る。
【００１９】ＶＢＬ＝ＶＰＬの値は、次のようにして設
定する。即ち、任意のメモリチップについて、ＶＰＬ＝
ＶＢＬの値を変化させた時の書き込みデータと読み取り
データとが一致しなくなるアドレス（Ｆａｉｌアドレ
ス）を調べ、その後、ＶＢＬ＝ＶＰＬ＝ＶＤＤとして同
一チップに対してサイクリング試験（加速試験）を行
い、ヒステリシス特性を劣化させ、Ｆａｉｌアドレスを
調べる。このアドレスと、初めに試験したＦａｉｌアド
レスの一致した電圧を上記ＶＢＬ＝ＶＰＬの値として設
定する。
定する。即ち、任意のメモリチップについて、ＶＰＬ＝
ＶＢＬの値を変化させた時の書き込みデータと読み取り
データとが一致しなくなるアドレス（Ｆａｉｌアドレ
ス）を調べ、その後、ＶＢＬ＝ＶＰＬ＝ＶＤＤとして同
一チップに対してサイクリング試験（加速試験）を行
い、ヒステリシス特性を劣化させ、Ｆａｉｌアドレスを
調べる。このアドレスと、初めに試験したＦａｉｌアド
レスの一致した電圧を上記ＶＢＬ＝ＶＰＬの値として設
定する。
【００２０】以下、一例を示す。
（１）ＶＤＤ＝３Ｖの場合、ＶＢＬ＝ＶＰＬの値を３Ｖ
以下に設定してＦａｉｌアドレスをしらべる。この結
果、ＶＢＬ＝ＶＰＬ＝３Ｖ〜２．５ＶまではＦａｉｌア
ドレスが存在せず、ＶＢＬ＝ＶＰＬ＝２．４Ｖの時、ア
ドレス（Ａ１）でＦａｉｌし、ＶＢＬ＝ＶＰＬ＝２．３
Ｖの時、アドレス（Ａ１，Ａ２，Ａ３）でＦａｉｌし、
ＶＢＬ＝ＶＰＬ＝２．２Ｖの時、アドレス（Ａ１，Ａ
２，Ａ３、Ａ４，Ａ５，Ａ６）でＦａｉｌしたとする。
以下に設定してＦａｉｌアドレスをしらべる。この結
果、ＶＢＬ＝ＶＰＬ＝３Ｖ〜２．５ＶまではＦａｉｌア
ドレスが存在せず、ＶＢＬ＝ＶＰＬ＝２．４Ｖの時、ア
ドレス（Ａ１）でＦａｉｌし、ＶＢＬ＝ＶＰＬ＝２．３
Ｖの時、アドレス（Ａ１，Ａ２，Ａ３）でＦａｉｌし、
ＶＢＬ＝ＶＰＬ＝２．２Ｖの時、アドレス（Ａ１，Ａ
２，Ａ３、Ａ４，Ａ５，Ａ６）でＦａｉｌしたとする。
【００２１】（２）ＶＢＬ＝ＶＰＬ＝ＶＤＤ＝３Ｖとし
て、１０の１０乗回相当のサイクリング試験を行う。こ
の結果、Ｆａｉｌアドレスが（Ａ１，Ａ２，Ａ３）とな
ったとすると、上記（１）の結果からＶＢＬ＝ＶＰＬ＝
２．３Ｖをこの場合の最適電圧として設定すればよい。
て、１０の１０乗回相当のサイクリング試験を行う。こ
の結果、Ｆａｉｌアドレスが（Ａ１，Ａ２，Ａ３）とな
ったとすると、上記（１）の結果からＶＢＬ＝ＶＰＬ＝
２．３Ｖをこの場合の最適電圧として設定すればよい。
【００２２】このように第１の実施の形態では、強誘電
体キャパシタに印加する電圧を、電源電圧より低く設定
することにより、サイクリング試験を実施せずに、プロ
セスばらつきによる劣化している強誘電体キャパシタを
見つけることが出来るため、試験時間を短縮することが
出来る。
体キャパシタに印加する電圧を、電源電圧より低く設定
することにより、サイクリング試験を実施せずに、プロ
セスばらつきによる劣化している強誘電体キャパシタを
見つけることが出来るため、試験時間を短縮することが
出来る。
【００２３】［第２の実施の形態］
［構成の説明］図５は本発明の半導体記憶装置の第２の
実施の形態を示す構成図であり、一方の電極がプレート
ラインＰＬ０、ＰＬ１…に接続されている強誘電体メモ
リセルＭＣ００、ＭＣ０１、…と、ＭＣ００，ＭＣ０１
とビットラインＢＬまたはビットライン相補線ＢＬｂを
ワードラインＷＬ０、ＷＬ１、…により接続する選択ト
ランジスタＴ００、Ｔ０１、…で構成されているメモリ
セル部２０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧ
によりビット線対の電位差を増幅させるセンスアンプＳ
Ａ２２と、信号線ＥＱによりビットライン対をＶＲＢＬ
の電位にイコライズさせるトランジスタＴＮ１、ＴＮ２
と、センスアンプのコントロール信号を生成するセンス
アンプコントロール回路２４、及びＶＰＬを電源とし、
プレートラインイネーブル信号ＰＬＥｂを受けて、プレ
ートラインを立ち上げるプレートラインドライバーＰＬ
Ｄ０２６、…で構成されている。
実施の形態を示す構成図であり、一方の電極がプレート
ラインＰＬ０、ＰＬ１…に接続されている強誘電体メモ
リセルＭＣ００、ＭＣ０１、…と、ＭＣ００，ＭＣ０１
とビットラインＢＬまたはビットライン相補線ＢＬｂを
ワードラインＷＬ０、ＷＬ１、…により接続する選択ト
ランジスタＴ００、Ｔ０１、…で構成されているメモリ
セル部２０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧ
によりビット線対の電位差を増幅させるセンスアンプＳ
Ａ２２と、信号線ＥＱによりビットライン対をＶＲＢＬ
の電位にイコライズさせるトランジスタＴＮ１、ＴＮ２
と、センスアンプのコントロール信号を生成するセンス
アンプコントロール回路２４、及びＶＰＬを電源とし、
プレートラインイネーブル信号ＰＬＥｂを受けて、プレ
ートラインを立ち上げるプレートラインドライバーＰＬ
Ｄ０２６、…で構成されている。
【００２４】［動作の説明］図５は２Ｔ２Ｃ型の強誘電
体メモリであるので、ＭＣ００とＭＣ０１には相補デー
タが書き込まれている。例えばＭＣ００にデータ”
０”、ＭＣ０１にデータ”１”が書き込まれているとす
る。図６に第２の実施の形態の動作波形、図７（ａ）に
ＭＣ００のヒステリシス曲線、図７（ｂ）にＭＣ０１の
ヒステリシス曲線を示す。
体メモリであるので、ＭＣ００とＭＣ０１には相補デー
タが書き込まれている。例えばＭＣ００にデータ”
０”、ＭＣ０１にデータ”１”が書き込まれているとす
る。図６に第２の実施の形態の動作波形、図７（ａ）に
ＭＣ００のヒステリシス曲線、図７（ｂ）にＭＣ０１の
ヒステリシス曲線を示す。
【００２５】まず、時刻ｔ１において、ＷＬ０を立ち上
げると、Ｔ００、Ｔ１１がＯＮになる。
げると、Ｔ００、Ｔ１１がＯＮになる。
【００２６】時刻ｔ２において、ＰＬ０を立ち上げる
と、ＭＣ００、ＭＣ０１に書き込まれているデータによ
り、ビット線対が開くが、センスアンプの活性化信号Ｓ
ＬＮＧ、ＳＬＰＧｂが非アクティブなので、ＭＣ００、
ＭＣ０１の電荷量（分極量）を示す動作点は図７（ａ）
（ｂ）上のｔ２の位置になる。
と、ＭＣ００、ＭＣ０１に書き込まれているデータによ
り、ビット線対が開くが、センスアンプの活性化信号Ｓ
ＬＮＧ、ＳＬＰＧｂが非アクティブなので、ＭＣ００、
ＭＣ０１の電荷量（分極量）を示す動作点は図７（ａ）
（ｂ）上のｔ２の位置になる。
【００２７】次に時刻ｔ３において、ＥＱを立上げ、Ｖ
ＲＢＬをＨにすると、ＢＬ／ＢＬｂ共に”Ｈ”となり、
動作点が図７のｔ３の位置に移動する。
ＲＢＬをＨにすると、ＢＬ／ＢＬｂ共に”Ｈ”となり、
動作点が図７のｔ３の位置に移動する。
【００２８】時刻ｔ４でＰＬ０を立ち下げ、時刻ｔ５で
ＶＲＢＬを”Ｌ”にすると、ＭＣ００、ＭＣ０１の動作
点はヒステリシス曲線上ｔ５の位置になるので両方と
も”１”が書き込まれた状態になる。
ＶＲＢＬを”Ｌ”にすると、ＭＣ００、ＭＣ０１の動作
点はヒステリシス曲線上ｔ５の位置になるので両方と
も”１”が書き込まれた状態になる。
【００２９】時刻ｔ６で、図示しない制御信号によりＶ
ＰＬの電圧をＶｆｅｒに切り換えた後、プレートライン
ＰＬをＶｆｅｒに上げ、時刻ｔ７で”Ｌ”に下げると、
ＭＣ００、ＭＣ０１の動作点は共に、ヒステリシス曲線
上ｔ７の位置に移動する。こうする事で、ＭＣ００、Ｍ
Ｃ０１の強誘電体キャパシタは分極していない状態にな
る。
ＰＬの電圧をＶｆｅｒに切り換えた後、プレートライン
ＰＬをＶｆｅｒに上げ、時刻ｔ７で”Ｌ”に下げると、
ＭＣ００、ＭＣ０１の動作点は共に、ヒステリシス曲線
上ｔ７の位置に移動する。こうする事で、ＭＣ００、Ｍ
Ｃ０１の強誘電体キャパシタは分極していない状態にな
る。
【００３０】強誘電体キャパシタを図７のｔ７の位置の
分極しない状態にするプレートラインの電圧Ｖｆｅｒの
値は、強誘電体キャパシタ膜の組成比や膜厚等により変
化するので、予めＴＥＧ等の評価により決定しておく。
分極しない状態にするプレートラインの電圧Ｖｆｅｒの
値は、強誘電体キャパシタ膜の組成比や膜厚等により変
化するので、予めＴＥＧ等の評価により決定しておく。
【００３１】実際に使用する際は、例えば、ウエーハ状
態でプロ−ビングを行うと、強誘電体キャパシタは必
ず”０”または”１”のデータが書き込まれていて、ヒ
ステリシス曲線上、図７のｔ１の状態になっている。こ
の状態でモールディングを行うと、モールディングの際
の熱により、強誘電体キャパシタが熱インプリントを受
けてしまう。そこで、モールディングを行う前に、第２
の実施の形態を施し強誘電体キャパシタを分極していな
い状態にすることで、モールディングの際の熱インプリ
ントを回避することが可能となる。
態でプロ−ビングを行うと、強誘電体キャパシタは必
ず”０”または”１”のデータが書き込まれていて、ヒ
ステリシス曲線上、図７のｔ１の状態になっている。こ
の状態でモールディングを行うと、モールディングの際
の熱により、強誘電体キャパシタが熱インプリントを受
けてしまう。そこで、モールディングを行う前に、第２
の実施の形態を施し強誘電体キャパシタを分極していな
い状態にすることで、モールディングの際の熱インプリ
ントを回避することが可能となる。
【００３２】このように第２の実施の形態では、２Ｔ２
Ｃ型の強誘電体メモリにおいて、モールディング前に、
全てのメモリセルの強誘電体キャパシタ膜を分極してい
ない状態にすることで、モールディング前にプロ−ビン
グを行っても、強誘電体キャパシタ膜が、モールド時の
熱インプリントの影響を受けなくなる。
Ｃ型の強誘電体メモリにおいて、モールディング前に、
全てのメモリセルの強誘電体キャパシタ膜を分極してい
ない状態にすることで、モールディング前にプロ−ビン
グを行っても、強誘電体キャパシタ膜が、モールド時の
熱インプリントの影響を受けなくなる。
【００３３】［第３の実施の形態］
［構成の説明］図８は本発明の半導体記憶装置の第３の
実施の形態を示す構成図であり、一方の電極がプレート
ラインＰＬ０、ＰＬ１…に接続されている強誘電体メモ
リセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０
１、…とビットラインＢＬまたはビットライン相補線Ｂ
ＬｂをワードラインＷＬ０、ＷＬ１、…により接続する
選択トランジスタＴ００、Ｔ０１、…で構成されている
メモリセル部３０と、活性化信号であるＳＬＰＧｂ、Ｓ
ＬＮＧによりビット線対の電位差を増幅させるセンスア
ンプＳＡ３２と、信号線ＥＱによりビットライン対を接
地電位にイコライズさせるトランジスタＴＮ１、ＴＮ２
と、信号線ＢＬＨｂによりビット線を電源電位に接続す
るトランジスタＴＰ１、ＴＰ２、…、と、センスアンプ
のコントロール信号を生成するセンスアンプコントロー
ル回路３４及びＶＰＬを電源とし、プレートラインイネ
ーブル信号ＰＬＥｂを受けて、プレートラインを立ち上
げるプレートラインドライバーＰＬＤ０３６、…で構成
されている。
実施の形態を示す構成図であり、一方の電極がプレート
ラインＰＬ０、ＰＬ１…に接続されている強誘電体メモ
リセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０
１、…とビットラインＢＬまたはビットライン相補線Ｂ
ＬｂをワードラインＷＬ０、ＷＬ１、…により接続する
選択トランジスタＴ００、Ｔ０１、…で構成されている
メモリセル部３０と、活性化信号であるＳＬＰＧｂ、Ｓ
ＬＮＧによりビット線対の電位差を増幅させるセンスア
ンプＳＡ３２と、信号線ＥＱによりビットライン対を接
地電位にイコライズさせるトランジスタＴＮ１、ＴＮ２
と、信号線ＢＬＨｂによりビット線を電源電位に接続す
るトランジスタＴＰ１、ＴＰ２、…、と、センスアンプ
のコントロール信号を生成するセンスアンプコントロー
ル回路３４及びＶＰＬを電源とし、プレートラインイネ
ーブル信号ＰＬＥｂを受けて、プレートラインを立ち上
げるプレートラインドライバーＰＬＤ０３６、…で構成
されている。
【００３４】［動作の説明］図８は１Ｔ１Ｃ型の強誘電
体メモリであるので、ＭＣ００とＭＣ０１の間には、書
き込みデータの関連性はない。例えばＭＣ００にデー
タ”０”、ＭＣ０１にデータ”１”が書き込まれている
とする。図９に第３の実施の形態における動作波形、図
１０（ａ）にＭＣ００のヒステリシス曲線、図１０
（ｂ）にＭＣ０１のヒステリシス曲線を示す。
体メモリであるので、ＭＣ００とＭＣ０１の間には、書
き込みデータの関連性はない。例えばＭＣ００にデー
タ”０”、ＭＣ０１にデータ”１”が書き込まれている
とする。図９に第３の実施の形態における動作波形、図
１０（ａ）にＭＣ００のヒステリシス曲線、図１０
（ｂ）にＭＣ０１のヒステリシス曲線を示す。
【００３５】まず、時刻ｔ１において、ＷＬ０、ＷＬ１
を同時に立ち上げると、Ｔ００、Ｔ１１がＯＮになる。
を同時に立ち上げると、Ｔ００、Ｔ１１がＯＮになる。
【００３６】時刻ｔ２において、ＰＬ０を立ち上げる
と、ＭＣ００、ＭＣ０１に書かれているデータにより、
ビット線対が開くが、センスアンプの活性化信号ＳＬＮ
Ｇ、ＳＬＰＧｂが非アクティブなので、ＭＣ００、ＭＣ
０１の電荷量（分極量）を示す動作点は図１０（ａ）
（ｂ）上のｔ２の位置になる。
と、ＭＣ００、ＭＣ０１に書かれているデータにより、
ビット線対が開くが、センスアンプの活性化信号ＳＬＮ
Ｇ、ＳＬＰＧｂが非アクティブなので、ＭＣ００、ＭＣ
０１の電荷量（分極量）を示す動作点は図１０（ａ）
（ｂ）上のｔ２の位置になる。
【００３７】次に時刻ｔ３において、ＢＬＨｂを”Ｌ”
にすると、ＢＬ／ＢＬｂが共に”Ｈ”となり、図１０の
ｔ３の位置に移動する。
にすると、ＢＬ／ＢＬｂが共に”Ｈ”となり、図１０の
ｔ３の位置に移動する。
【００３８】時刻ｔ４でＰＬ０を立ち下げ、時刻ｔ５で
ＢＬＨｂを立ち上げると、ＭＣ００、ＭＣ０１の動作点
はヒステリシス曲線上ｔ５の場所になるので両方とも”
１”が書き込まれた状態になる。
ＢＬＨｂを立ち上げると、ＭＣ００、ＭＣ０１の動作点
はヒステリシス曲線上ｔ５の場所になるので両方とも”
１”が書き込まれた状態になる。
【００３９】時刻ｔ６でＥＱを立上げ、さらに、図示し
ない制御信号によりＶＰＬの電圧をＶｆｅｒに切り換え
た後、プレートラインＰＬをＶｆｅｒに上げ、時刻ｔ７
でＰＬを”Ｌ”に下げると、ＭＣ００、ＭＣ０１とも、
ヒステリシス曲線上ｔ７の場所に移動する。こうする事
で、ＭＣ００、ＭＣ０１の強誘電体キャパシタは分極し
ていない状態になる。
ない制御信号によりＶＰＬの電圧をＶｆｅｒに切り換え
た後、プレートラインＰＬをＶｆｅｒに上げ、時刻ｔ７
でＰＬを”Ｌ”に下げると、ＭＣ００、ＭＣ０１とも、
ヒステリシス曲線上ｔ７の場所に移動する。こうする事
で、ＭＣ００、ＭＣ０１の強誘電体キャパシタは分極し
ていない状態になる。
【００４０】この様にビット線対を同時に”Ｈ”に出来
るようにＴＰ１、２を配置することで、またビット線対
を同時に”Ｌ”にできるようにＴＮ１、ＴＮ２を配置す
ることで、ＭＣ００とＭＣ０１に書き込まれているデー
タがどのようなデータであっても、同時に強誘電体キャ
パシタを分極していない状態にすることが可能となる。
るようにＴＰ１、２を配置することで、またビット線対
を同時に”Ｌ”にできるようにＴＮ１、ＴＮ２を配置す
ることで、ＭＣ００とＭＣ０１に書き込まれているデー
タがどのようなデータであっても、同時に強誘電体キャ
パシタを分極していない状態にすることが可能となる。
【００４１】このように第３の実施の形態では、１Ｔ１
Ｃ型の強誘電体メモリにおいて、同一プレートライン、
同一センスアンプに接続された強誘電体キャパシタを同
時に分極していない状態にする事が出来る。
Ｃ型の強誘電体メモリにおいて、同一プレートライン、
同一センスアンプに接続された強誘電体キャパシタを同
時に分極していない状態にする事が出来る。
【００４２】［第４の実施の形態］
［構成の説明］図１１は本発明の半導体記憶装置の第４
の実施の形態を示す構成図であり、一方の電極がプレー
トラインＰＬ０、ＰＬ１…に接続されている強誘電体メ
モリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０
１、…とビットラインＢＬまたはビットライン相補線Ｂ
ＬｂをワードラインＷＬ０、ＷＬ１、…により接続する
選択トランジスタＴ００、Ｔ０１、…で構成されている
メモリセル部４０と、活性化信号であるＳＬＰＧｂ、Ｓ
ＬＮＧによりビット線対の電位差を増幅させるセンスア
ンプＳＡ４２と、信号線ＥＱによりビットライン対をＶ
ＲＢＬの電位にイコライズさせるトランジスタＴＮ１、
ＴＮ２、…で構成されているセンスアンプ部４４と、ワ
ードラインイネーブル信号ＷＬＥＮによりＷＬ０、ＷＬ
１…を生成するワードラインドライバ部４６と、プレー
トラインの電位であるＶＰＬと、プレートラインイネー
ブル信号ＰＬＥＮによりプレートラインＰＬ０、ＰＬ
１、…を生成するプレートラインドライバ部４８と、Ｖ
ＰＬのスイッチ信号ＶＰＬＳＷにより、ＶＰＬをＶＰＬ
ＥＸＴに接続するか、電源電位ＶＤＤに接続するかを決
定するＶＰＬスイッチ回路４１と、センスアンプに入力
するＥＱ、ＶＲＢＬ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれ
のイネーブル信号によって生成するセンスアンプコント
ロール回路４３と、メモリセルリセット信号ＭＣＲによ
りＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＶＲＢ
ＬＥＮ、ＳＬＰＧｂＥＮ、ＳＬＮＧＥＮを生成するＭＣ
Ｒパターンジェネレータ４５とで構成されている。
の実施の形態を示す構成図であり、一方の電極がプレー
トラインＰＬ０、ＰＬ１…に接続されている強誘電体メ
モリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０
１、…とビットラインＢＬまたはビットライン相補線Ｂ
ＬｂをワードラインＷＬ０、ＷＬ１、…により接続する
選択トランジスタＴ００、Ｔ０１、…で構成されている
メモリセル部４０と、活性化信号であるＳＬＰＧｂ、Ｓ
ＬＮＧによりビット線対の電位差を増幅させるセンスア
ンプＳＡ４２と、信号線ＥＱによりビットライン対をＶ
ＲＢＬの電位にイコライズさせるトランジスタＴＮ１、
ＴＮ２、…で構成されているセンスアンプ部４４と、ワ
ードラインイネーブル信号ＷＬＥＮによりＷＬ０、ＷＬ
１…を生成するワードラインドライバ部４６と、プレー
トラインの電位であるＶＰＬと、プレートラインイネー
ブル信号ＰＬＥＮによりプレートラインＰＬ０、ＰＬ
１、…を生成するプレートラインドライバ部４８と、Ｖ
ＰＬのスイッチ信号ＶＰＬＳＷにより、ＶＰＬをＶＰＬ
ＥＸＴに接続するか、電源電位ＶＤＤに接続するかを決
定するＶＰＬスイッチ回路４１と、センスアンプに入力
するＥＱ、ＶＲＢＬ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれ
のイネーブル信号によって生成するセンスアンプコント
ロール回路４３と、メモリセルリセット信号ＭＣＲによ
りＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＶＲＢ
ＬＥＮ、ＳＬＰＧｂＥＮ、ＳＬＮＧＥＮを生成するＭＣ
Ｒパターンジェネレータ４５とで構成されている。
【００４３】［動作の説明］図１１は２Ｔ２Ｃ型の強誘
電体メモリであるので、ＭＣ００とＭＣ０１、ＭＣ１０
とＭＣ１１には相補データが書き込まれている。すなわ
ちメモリセル部内にあるメモリセルの半分にはデータ”
１”が、もう半分にはデータ”０”が書き込まれてい
る。全てのメモリセルを分極していない状態にする為に
は、全てのメモリセルに”１”を書き込みＰＬにＶｆｅ
ｒを印加し、その後０Ｖにしなければならない。
電体メモリであるので、ＭＣ００とＭＣ０１、ＭＣ１０
とＭＣ１１には相補データが書き込まれている。すなわ
ちメモリセル部内にあるメモリセルの半分にはデータ”
１”が、もう半分にはデータ”０”が書き込まれてい
る。全てのメモリセルを分極していない状態にする為に
は、全てのメモリセルに”１”を書き込みＰＬにＶｆｅ
ｒを印加し、その後０Ｖにしなければならない。
【００４４】まず、ＭＣＲ信号を受けたＭＣＲパターン
ジェネレータ４５は、ＷＬＥＮ、ＰＬＥＮをアクティブ
にし、ＶＰＬＳＷはＶＰＬとＶＤＤを接続させる。
ジェネレータ４５は、ＷＬＥＮ、ＰＬＥＮをアクティブ
にし、ＶＰＬＳＷはＶＰＬとＶＤＤを接続させる。
【００４５】ＷＬＥＮ信号を受けたワードラインドライ
バ部４６は全てのワードラインＷＬ０、ＷＬ１、…を立
上げ、ＰＬＥＮを受けたプレートラインドライバ部４８
は全てのプレートラインＰＬ０、ＰＬ１、…を立ち上げ
る。こうする事で、メモリセル部にある全てのメモリセ
ルにアクセスすることが可能となる。このときＳＬＰＧ
ｂ、ＳＬＮＧは非アクティブであるので、ビット線対は
ストアされない。
バ部４６は全てのワードラインＷＬ０、ＷＬ１、…を立
上げ、ＰＬＥＮを受けたプレートラインドライバ部４８
は全てのプレートラインＰＬ０、ＰＬ１、…を立ち上げ
る。こうする事で、メモリセル部にある全てのメモリセ
ルにアクセスすることが可能となる。このときＳＬＰＧ
ｂ、ＳＬＮＧは非アクティブであるので、ビット線対は
ストアされない。
【００４６】次にＭＣＲパターンジェネレータにより生
成された、ＥＱＥＮ、ＶＲＢＬＥＮがアクティブになる
と、ＥＱ、ＶＲＢＬが”Ｈ”となる。
成された、ＥＱＥＮ、ＶＲＢＬＥＮがアクティブになる
と、ＥＱ、ＶＲＢＬが”Ｈ”となる。
【００４７】次にＶＲＢＬＥＮを非アクティブにし、Ｖ
ＲＢＬを”Ｌ”にする。こうして、全てのメモリセル
に”１”が書き込まれる。
ＲＢＬを”Ｌ”にする。こうして、全てのメモリセル
に”１”が書き込まれる。
【００４８】次に、ＶＰＬＥＸＴにＶｆｅｒの電位を与
え、ＶＰＬＳＷによりＶＰＬとＶＰＬＥＸＴを接続し、
ＶＰＬＥＮをアクティブにし、全てのメモリセルにＶｆ
ｅｒを印加し、その後ＶＰＬＥＮを非アクティブにする
と、全てのメモリセルが分極していない状態になる。
え、ＶＰＬＳＷによりＶＰＬとＶＰＬＥＸＴを接続し、
ＶＰＬＥＮをアクティブにし、全てのメモリセルにＶｆ
ｅｒを印加し、その後ＶＰＬＥＮを非アクティブにする
と、全てのメモリセルが分極していない状態になる。
【００４９】このように第４の実施の形態では、２Ｔ２
Ｃ型の強誘電体メモリにおいて、ＭＣＲパターンジェネ
レータにより、ワードラインドライバ、プレートライン
ドライバ、センスアンプコントロール回路を制御するこ
とで、ＭＣＲ信号によって、同時に全てのメモリセルに
同一データを書き込むことが出来、また、強誘電体キャ
パシタを分極しない状態にする事ができる。
Ｃ型の強誘電体メモリにおいて、ＭＣＲパターンジェネ
レータにより、ワードラインドライバ、プレートライン
ドライバ、センスアンプコントロール回路を制御するこ
とで、ＭＣＲ信号によって、同時に全てのメモリセルに
同一データを書き込むことが出来、また、強誘電体キャ
パシタを分極しない状態にする事ができる。
【００５０】［第５の実施の形態］
［構成の説明］図１２は本発明の半導体記憶装置の第５
の実施の形態を示す構成図であり、一方の電極がプレー
トラインＰＬ０、ＰＬ１…に接続されている強誘電体メ
モリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０
１、…とビットラインＢＬまたはビットライン相補線Ｂ
ＬｂをワードラインＷＬ０、ＷＬ１、…により接続する
選択トランジスタＴ００、Ｔ０１、…で構成されている
メモリセル部５０と、活性化信号であるＳＬＰＧｂ、Ｓ
ＬＮＧによりビット線対の電位差を増幅させるセンスア
ンプＳＡ５２と、信号線ＢＬＨｂによりビットライン対
を電源電位のＶＤＤにイコライズさせるトランジスタＴ
Ｐ１、ＴＰ２、…で構成されているセンスアンプ部５４
と、ワードラインイネーブル信号ＷＬＥＮによりＷＬ
０、ＷＬ１…を生成するワードラインドライバ部５６
と、プレートラインの電位であるＶＰＬと、プレートラ
インイネーブル信号ＰＬＥＮによりプレートラインＰＬ
０、ＰＬ１、…を生成するプレートラインドライバ部５
８と、ＶＰＬのスイッチ信号ＶＰＬＳＷにより、ＶＰＬ
をＶＰＬＥＸＴに接続するか、電源電位ＶＤＤに接続す
るかを決定するＶＰＬスイッチ回路５１と、基準電位を
生成する基準電位発生回路５３と、センスアンプに入力
するＥＱ、ＢＬＨ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれの
イネーブル信号によって生成するセンスアンプコントロ
ール回路５５と、メモリセルリセット信号ＭＣＲにより
ＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＢＬＨｂ
ＥＮ、ＳＬＰＧｂＥＮ、ＳＬＮＧＥＮ、ＶＲＥＦＥＮを
生成するＭＣＲパターンジェネレータ５７とで構成され
ている。
の実施の形態を示す構成図であり、一方の電極がプレー
トラインＰＬ０、ＰＬ１…に接続されている強誘電体メ
モリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０
１、…とビットラインＢＬまたはビットライン相補線Ｂ
ＬｂをワードラインＷＬ０、ＷＬ１、…により接続する
選択トランジスタＴ００、Ｔ０１、…で構成されている
メモリセル部５０と、活性化信号であるＳＬＰＧｂ、Ｓ
ＬＮＧによりビット線対の電位差を増幅させるセンスア
ンプＳＡ５２と、信号線ＢＬＨｂによりビットライン対
を電源電位のＶＤＤにイコライズさせるトランジスタＴ
Ｐ１、ＴＰ２、…で構成されているセンスアンプ部５４
と、ワードラインイネーブル信号ＷＬＥＮによりＷＬ
０、ＷＬ１…を生成するワードラインドライバ部５６
と、プレートラインの電位であるＶＰＬと、プレートラ
インイネーブル信号ＰＬＥＮによりプレートラインＰＬ
０、ＰＬ１、…を生成するプレートラインドライバ部５
８と、ＶＰＬのスイッチ信号ＶＰＬＳＷにより、ＶＰＬ
をＶＰＬＥＸＴに接続するか、電源電位ＶＤＤに接続す
るかを決定するＶＰＬスイッチ回路５１と、基準電位を
生成する基準電位発生回路５３と、センスアンプに入力
するＥＱ、ＢＬＨ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれの
イネーブル信号によって生成するセンスアンプコントロ
ール回路５５と、メモリセルリセット信号ＭＣＲにより
ＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＢＬＨｂ
ＥＮ、ＳＬＰＧｂＥＮ、ＳＬＮＧＥＮ、ＶＲＥＦＥＮを
生成するＭＣＲパターンジェネレータ５７とで構成され
ている。
【００５１】［動作の説明］図１２は１Ｔ１Ｃ型の強誘
電体メモリであるので、メモリセル部内にあるメモリセ
ルは、直前に書き込まれたデータを保持している。全て
のメモリセルを分極していない状態にする為には、全て
のメモリセルに”１”を書き込みＰＬにＶｆｅｒを印加
し、その後０Ｖにしなければならない。
電体メモリであるので、メモリセル部内にあるメモリセ
ルは、直前に書き込まれたデータを保持している。全て
のメモリセルを分極していない状態にする為には、全て
のメモリセルに”１”を書き込みＰＬにＶｆｅｒを印加
し、その後０Ｖにしなければならない。
【００５２】まず、ＭＣＲ信号を受けたＭＣＲパターン
ジェネレータ５７は、ＶＲＥＦＥＮを非アクティブに
し、基準電位発生回路５３と全てのビット線を切り離し
す。また、ＷＬＥＮ、ＰＬＥＮをアクティブにし、ＶＰ
ＬＳＷ信号によりＶＰＬとＶＤＤを接続させる。
ジェネレータ５７は、ＶＲＥＦＥＮを非アクティブに
し、基準電位発生回路５３と全てのビット線を切り離し
す。また、ＷＬＥＮ、ＰＬＥＮをアクティブにし、ＶＰ
ＬＳＷ信号によりＶＰＬとＶＤＤを接続させる。
【００５３】ＷＬＥＮ信号を受けたワードラインドライ
バ部５６は全てのワードラインＷＬ０、ＷＬ１、…を立
上げ、ＰＬＥＮを受けたプレートラインドライバ部５８
は全てのプレートラインＰＬ０、ＰＬ１、…を立ち上げ
る。こうする事で、メモリセル部５０にある全てのメモ
リセルにアクセスすることが可能となる。このときＳＬ
ＰＧｂ、ＳＬＮＧは非アクティブであるので、ビット線
対はストアされない。次にＭＣＲパターンジェネレータ
５７により生成された、ＥＱＥＮが非アクティブ、ＢＬ
ＨｂＥＮがアクティブになると、ＥＱが”Ｌ”、ＢＬＨ
ｂが”Ｌ”となる。次にＢＬＨｂＥＮを非アクティブに
し、ＢＬＨｂを”Ｈ”、ＥＱを”Ｈ”にする。こうする
ことで、全てのメモリセルに”１”が書き込まれる。
バ部５６は全てのワードラインＷＬ０、ＷＬ１、…を立
上げ、ＰＬＥＮを受けたプレートラインドライバ部５８
は全てのプレートラインＰＬ０、ＰＬ１、…を立ち上げ
る。こうする事で、メモリセル部５０にある全てのメモ
リセルにアクセスすることが可能となる。このときＳＬ
ＰＧｂ、ＳＬＮＧは非アクティブであるので、ビット線
対はストアされない。次にＭＣＲパターンジェネレータ
５７により生成された、ＥＱＥＮが非アクティブ、ＢＬ
ＨｂＥＮがアクティブになると、ＥＱが”Ｌ”、ＢＬＨ
ｂが”Ｌ”となる。次にＢＬＨｂＥＮを非アクティブに
し、ＢＬＨｂを”Ｈ”、ＥＱを”Ｈ”にする。こうする
ことで、全てのメモリセルに”１”が書き込まれる。
【００５４】次に、ＶＰＬＥＸＴにＶｆｅｒの電位を与
え、ＶＰＬＳＷによりＶＰＬとＶＰＬＥＸＴを接続し、
ＶＰＬＥＮをアクティブにし、全てのメモリセルにＶｆ
ｅｒを印加し、その後ＶＰＬＥＮを非アクティブにする
と、全てのメモリセルが分極していない状態になる。
え、ＶＰＬＳＷによりＶＰＬとＶＰＬＥＸＴを接続し、
ＶＰＬＥＮをアクティブにし、全てのメモリセルにＶｆ
ｅｒを印加し、その後ＶＰＬＥＮを非アクティブにする
と、全てのメモリセルが分極していない状態になる。
【００５５】このように第５の実施の形態では、１Ｔ１
Ｃ型の強誘電体メモリにおいて、ＭＣＲパターンジェネ
レータ５７により、基準電位発生回路５３、ワードライ
ンドライバ５６、プレートラインドライバ５８、センス
アンプコントロール回路５５を制御することで、ＭＣＲ
信号によって、同時に全ての強誘電体キャパシタを分極
しない状態にする事ができる。
Ｃ型の強誘電体メモリにおいて、ＭＣＲパターンジェネ
レータ５７により、基準電位発生回路５３、ワードライ
ンドライバ５６、プレートラインドライバ５８、センス
アンプコントロール回路５５を制御することで、ＭＣＲ
信号によって、同時に全ての強誘電体キャパシタを分極
しない状態にする事ができる。
【００５６】［第６の実施の形態］
［構成の説明］図１３は本発明の半導体記憶装置の第６
の実施の形態を示す構成図であり、一方の電極がプレー
トラインＰＬ０、ＰＬ１…に接続されている強誘電体メ
モリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０
１、…とビットラインＢＬまたはビットライン相補線Ｂ
ＬｂをワードラインＷＬ０、ＷＬ１、…により接続する
選択トランジスタＴ００、Ｔ０１、…で構成されている
メモリセル部６０と、活性化信号であるＳＬＰＧｂ、Ｓ
ＬＮＧによりビット線対の電位差を増幅させるセンスア
ンプＳＡ６２と、信号線ＥＱによりビットライン対を接
地電位にイコライズさせるトランジスタＴＮ１、ＴＮ
２、…で構成されているセンスアンプ部６４と、ワード
ラインイネーブル信号ＷＬＥＮによりＷＬ０、ＷＬ１…
を生成するワードラインドライバ部６６と、プレートラ
インの電位であるＶＰＬと、プレートラインイネーブル
信号ＰＬＥＮによりプレートラインＰＬ０、ＰＬ１、…
を生成するプレートラインドライバ部６８と、ＶＰＬの
スイッチ信号ＶＰＬＳＷにより、ＶＰＬを外部から入力
される電位ＶＰＬＥＸＴに接続するか、電源電位ＶＤＤ
に接続するかを決定するＶＰＬスイッチ回路６１と、基
準電位を生成する基準電位発生回路６３と、センスアン
プに入力するＥＱ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれの
イネーブル信号によって生成するセンスアンプコントロ
ール回路６５と、メモリセルリセット信号ＭＣＲにより
ＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＳＬＰＧ
ｂＥＮ、ＳＬＮＧＥＮ、ＶＲＥＦＥＮを生成するＭＣＲ
パターンジェネレータ６７とで構成されている。
の実施の形態を示す構成図であり、一方の電極がプレー
トラインＰＬ０、ＰＬ１…に接続されている強誘電体メ
モリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０
１、…とビットラインＢＬまたはビットライン相補線Ｂ
ＬｂをワードラインＷＬ０、ＷＬ１、…により接続する
選択トランジスタＴ００、Ｔ０１、…で構成されている
メモリセル部６０と、活性化信号であるＳＬＰＧｂ、Ｓ
ＬＮＧによりビット線対の電位差を増幅させるセンスア
ンプＳＡ６２と、信号線ＥＱによりビットライン対を接
地電位にイコライズさせるトランジスタＴＮ１、ＴＮ
２、…で構成されているセンスアンプ部６４と、ワード
ラインイネーブル信号ＷＬＥＮによりＷＬ０、ＷＬ１…
を生成するワードラインドライバ部６６と、プレートラ
インの電位であるＶＰＬと、プレートラインイネーブル
信号ＰＬＥＮによりプレートラインＰＬ０、ＰＬ１、…
を生成するプレートラインドライバ部６８と、ＶＰＬの
スイッチ信号ＶＰＬＳＷにより、ＶＰＬを外部から入力
される電位ＶＰＬＥＸＴに接続するか、電源電位ＶＤＤ
に接続するかを決定するＶＰＬスイッチ回路６１と、基
準電位を生成する基準電位発生回路６３と、センスアン
プに入力するＥＱ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれの
イネーブル信号によって生成するセンスアンプコントロ
ール回路６５と、メモリセルリセット信号ＭＣＲにより
ＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＳＬＰＧ
ｂＥＮ、ＳＬＮＧＥＮ、ＶＲＥＦＥＮを生成するＭＣＲ
パターンジェネレータ６７とで構成されている。
【００５７】[動作の説明］図１３は１Ｔ１Ｃ型の強誘
電体メモリである。センスアンプ部６４は、通常使用さ
れる素子のみで構成されていて、特別な素子は存在しな
い。通常、プロ−ビング時にメモリセルに書き込まれる
データは、ＡＬＬ”０”、ＡＬＬ”１”、Ｃｈｅｃｋｅ
ｒｂｏａｒｄ、ＣｏｌｕｍｎＢａｒなどが在るが、この
実施の形態においては、プロ−ビングの最後の試験にお
いて、全メモリセルにデータ”１”を書き込む試験を実
行するものとする。
電体メモリである。センスアンプ部６４は、通常使用さ
れる素子のみで構成されていて、特別な素子は存在しな
い。通常、プロ−ビング時にメモリセルに書き込まれる
データは、ＡＬＬ”０”、ＡＬＬ”１”、Ｃｈｅｃｋｅ
ｒｂｏａｒｄ、ＣｏｌｕｍｎＢａｒなどが在るが、この
実施の形態においては、プロ−ビングの最後の試験にお
いて、全メモリセルにデータ”１”を書き込む試験を実
行するものとする。
【００５８】この場合、ＭＣＲパターンジェネレータ６
７は、全てのメモリセルにデータ”１”を書き込むパタ
ーンを生成することなく、分極していない状態にするパ
ターンのみ生成すれば良い。
７は、全てのメモリセルにデータ”１”を書き込むパタ
ーンを生成することなく、分極していない状態にするパ
ターンのみ生成すれば良い。
【００５９】ＭＣＲ信号を受けたＭＣＲパターンジェネ
レータ６７は、ＶＰＬＳＷによりＶＰＬとＶｆｅｒ電位
に接続されているＶＰＬＥＸＴを接続し、ＥＱＥＮ、Ｗ
ＬＥＮ、ＰＬＥＮをアクティブ、その他を非アクティブ
にする。そうすると、全てのメモリセルにＶｆｅｒが印
加され、その後ＶＰＬＥＮを非アクティブにすると、全
てのメモリセルが分極していない状態になる。
レータ６７は、ＶＰＬＳＷによりＶＰＬとＶｆｅｒ電位
に接続されているＶＰＬＥＸＴを接続し、ＥＱＥＮ、Ｗ
ＬＥＮ、ＰＬＥＮをアクティブ、その他を非アクティブ
にする。そうすると、全てのメモリセルにＶｆｅｒが印
加され、その後ＶＰＬＥＮを非アクティブにすると、全
てのメモリセルが分極していない状態になる。
【００６０】このように第６の実施の形態では、１Ｔ１
Ｃ型の強誘電体メモリにおいて、プロ−ビングの最終試
験で、全てのメモリセルに”１”データの書き込み／読
み出しを行うことにより、センスアンプに特別な素子を
加えることなく、また、簡易な構成のＭＣＲパターンジ
ェネレータで、強誘電体キャパシタを分極しない状態に
する事が出来る。
Ｃ型の強誘電体メモリにおいて、プロ−ビングの最終試
験で、全てのメモリセルに”１”データの書き込み／読
み出しを行うことにより、センスアンプに特別な素子を
加えることなく、また、簡易な構成のＭＣＲパターンジ
ェネレータで、強誘電体キャパシタを分極しない状態に
する事が出来る。
【００６１】
【発明の効果】以上詳細に説明したように、請求項１に
係る発明によれば、２Ｔ２Ｃ型のメモリセル構造を有す
る半導体記憶装置において、前記半導体記憶装置のプロ
ービング試験時に、前記メモリセルのビット線を駆動す
る電圧ＶＢＬ及びプレート線を駆動する電圧ＶＰＬと前
記半導体記憶装置の電源電圧ＶＤＤとの関係を、ＶＢＬ
＝ＶＰＬ＜ＶＤＤを満足する関係となるように構成した
ので、サイクリング試験を実施することなくプロセスば
らつきにより劣化している強誘電体キャパシタを短時間
で検出することが可能となる。
係る発明によれば、２Ｔ２Ｃ型のメモリセル構造を有す
る半導体記憶装置において、前記半導体記憶装置のプロ
ービング試験時に、前記メモリセルのビット線を駆動す
る電圧ＶＢＬ及びプレート線を駆動する電圧ＶＰＬと前
記半導体記憶装置の電源電圧ＶＤＤとの関係を、ＶＢＬ
＝ＶＰＬ＜ＶＤＤを満足する関係となるように構成した
ので、サイクリング試験を実施することなくプロセスば
らつきにより劣化している強誘電体キャパシタを短時間
で検出することが可能となる。
【００６２】また、請求項３記載に係る発明によれば、
２Ｔ２Ｃ型のメモリセル構造を有する半導体記憶装置に
おいて、前記半導体記憶装置のプロービング試験時に、
ビット線対の電位、プレート線電位、ワード線電位を制
御することにより、前記メモリセルを構成する一対の強
誘電体キャパシタの初期分極状態に無関係に、前記強誘
電体キャパシタの分極状態をデータ”１”に対応する分
極状態とした後、プレート線電圧を電源電圧より低い電
圧Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状
態でプレート線を所定時間駆動することにより前記強誘
電体キャパシタが最終的に無分極の状態となるように構
成しており、請求項４に係る発明によれば、１Ｔ１Ｃ型
のメモリセル構造を有する半導体記憶装置において、前
記半導体記憶装置のプロービング試験時に、ビット線対
の電位、共有プレート線電位、ワード線電位を制御する
ことにより、プレート線を共有する隣接するメモリセル
を構成する強誘電体キャパシタの初期分極状態に無関係
に、前記強誘電体キャパシタの分極状態をデータ”１”
に対応する分極状態とした後、共有プレート線電圧を電
源電圧より低い電圧Ｖｆｅｒに切り換えて、ビット線対
の電位が０Ｖの状態でプレート線を所定時間駆動するこ
とにより、前記強誘電体キャパシタが最終的に無分極の
状態となるよう構成したので、モールディング前にプロ
ービングを行っても、強誘電体キャパシタが、モールド
時の熱インプリントの影響を受けなくなるようにするこ
とができる。
２Ｔ２Ｃ型のメモリセル構造を有する半導体記憶装置に
おいて、前記半導体記憶装置のプロービング試験時に、
ビット線対の電位、プレート線電位、ワード線電位を制
御することにより、前記メモリセルを構成する一対の強
誘電体キャパシタの初期分極状態に無関係に、前記強誘
電体キャパシタの分極状態をデータ”１”に対応する分
極状態とした後、プレート線電圧を電源電圧より低い電
圧Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状
態でプレート線を所定時間駆動することにより前記強誘
電体キャパシタが最終的に無分極の状態となるように構
成しており、請求項４に係る発明によれば、１Ｔ１Ｃ型
のメモリセル構造を有する半導体記憶装置において、前
記半導体記憶装置のプロービング試験時に、ビット線対
の電位、共有プレート線電位、ワード線電位を制御する
ことにより、プレート線を共有する隣接するメモリセル
を構成する強誘電体キャパシタの初期分極状態に無関係
に、前記強誘電体キャパシタの分極状態をデータ”１”
に対応する分極状態とした後、共有プレート線電圧を電
源電圧より低い電圧Ｖｆｅｒに切り換えて、ビット線対
の電位が０Ｖの状態でプレート線を所定時間駆動するこ
とにより、前記強誘電体キャパシタが最終的に無分極の
状態となるよう構成したので、モールディング前にプロ
ービングを行っても、強誘電体キャパシタが、モールド
時の熱インプリントの影響を受けなくなるようにするこ
とができる。
【００６３】更に、請求項５に係る発明によれば、２Ｔ
２Ｃ型のメモリセル構造を有する半導体記憶装置におい
て、全メモリセルのワード線を一括して駆動可能なワー
ド線駆動手段と、全メモリセルのプレート線を一括して
駆動可能なプレート線駆動手段と、プレート線電位の切
り換え手段と、前記各手段を制御する制御手段と、を備
え、前記半導体記憶装置のプロービング試験時に、前記
切り換え手段によりプレート線電位を電源電圧とし、前
記制御手段の制御信号に基づいて全てのワード線を駆動
すると共に、全ての前記プレート線を前記電源電圧によ
り駆動して全てのメモリセルにアクセス可能状態とした
後、前記制御手段の制御の下に全メモリセルにデータ”
１”を書き込み、その後、前記切り換え手段によりプレ
ート線電位を所定の電位Ｖｆｅｒに切り換えて、ビット
線対の電位が０Ｖの状態で全メモリセルを前記電位Ｖｆ
ｅｒで所定時間駆動することにより、全メモリセルを一
括して無分極の状態とする構成としており、また、請求
項６に係る発明によれば１Ｔ１Ｃ型のメモリセル構造を
有する半導体記憶装置において、全メモリセルのワード
線を一括して駆動可能なワード線駆動手段と、全メモリ
セルのプレート線を一括して駆動可能なプレート線駆動
手段と、プレート線電位の切り換え手段と、基準電位を
発生する基準電位発生手段と、前記各手段を制御する制
御手段とを備え、前記半導体記憶装置のプロービング試
験時に、前記制御手段により、前記基準電位発生手段と
全ビット線を切り離した後、前記切り換え手段によりプ
レート線電位を電源電圧とし、前記制御手段の制御信号
に基づいて全てのワード線を駆動すると共に、全ての前
記プレート線を前記電源電圧により駆動して全てのメモ
リセルにアクセス可能状態とした後、前記制御手段の制
御の下に全メモリセルにデータ”１”を書き込み、その
後、前記切り換え手段によりプレート線電位を所定の電
位Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状
態で全メモリセルを前記電位Ｖｆｅｒで所定時間駆動す
ることにより、全メモリセルを一括して無分極の状態と
する構成としたので、モールディング前にプロービング
を行っても、一括して全ての強誘電体キャパシタが、モ
ールド時の熱インプリントの影響を受けなくなるように
することができる。
２Ｃ型のメモリセル構造を有する半導体記憶装置におい
て、全メモリセルのワード線を一括して駆動可能なワー
ド線駆動手段と、全メモリセルのプレート線を一括して
駆動可能なプレート線駆動手段と、プレート線電位の切
り換え手段と、前記各手段を制御する制御手段と、を備
え、前記半導体記憶装置のプロービング試験時に、前記
切り換え手段によりプレート線電位を電源電圧とし、前
記制御手段の制御信号に基づいて全てのワード線を駆動
すると共に、全ての前記プレート線を前記電源電圧によ
り駆動して全てのメモリセルにアクセス可能状態とした
後、前記制御手段の制御の下に全メモリセルにデータ”
１”を書き込み、その後、前記切り換え手段によりプレ
ート線電位を所定の電位Ｖｆｅｒに切り換えて、ビット
線対の電位が０Ｖの状態で全メモリセルを前記電位Ｖｆ
ｅｒで所定時間駆動することにより、全メモリセルを一
括して無分極の状態とする構成としており、また、請求
項６に係る発明によれば１Ｔ１Ｃ型のメモリセル構造を
有する半導体記憶装置において、全メモリセルのワード
線を一括して駆動可能なワード線駆動手段と、全メモリ
セルのプレート線を一括して駆動可能なプレート線駆動
手段と、プレート線電位の切り換え手段と、基準電位を
発生する基準電位発生手段と、前記各手段を制御する制
御手段とを備え、前記半導体記憶装置のプロービング試
験時に、前記制御手段により、前記基準電位発生手段と
全ビット線を切り離した後、前記切り換え手段によりプ
レート線電位を電源電圧とし、前記制御手段の制御信号
に基づいて全てのワード線を駆動すると共に、全ての前
記プレート線を前記電源電圧により駆動して全てのメモ
リセルにアクセス可能状態とした後、前記制御手段の制
御の下に全メモリセルにデータ”１”を書き込み、その
後、前記切り換え手段によりプレート線電位を所定の電
位Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状
態で全メモリセルを前記電位Ｖｆｅｒで所定時間駆動す
ることにより、全メモリセルを一括して無分極の状態と
する構成としたので、モールディング前にプロービング
を行っても、一括して全ての強誘電体キャパシタが、モ
ールド時の熱インプリントの影響を受けなくなるように
することができる。
【図１】本発明の第１の実施の形態における半導体記憶
装置の構成図である。
装置の構成図である。
【図２】第１の実施の形態の原理説明図である。
【図３】第１の実施の形態の原理説明図である。
【図４】第１の実施の形態の原理説明図である。
【図５】本発明の第２の実施の形態における半導体記憶
装置の構成図である。
装置の構成図である。
【図６】第２の実施の形態における半導体記憶装置の動
作波形図である。
作波形図である。
【図７】第２の実施の形態における半導体記憶装置の動
作説明図である。
作説明図である。
【図８】本発明の第３の実施の形態における半導体記憶
装置の構成図である。
装置の構成図である。
【図９】第３の実施の形態における半導体記憶装置の動
作波形図である。
作波形図である。
【図１０】第３の実施の形態における半導体記憶装置の
動作説明図である。
動作説明図である。
【図１１】本発明の第４の実施の形態における半導体記
憶装置の構成図である。
憶装置の構成図である。
【図１２】本発明の第５の実施の形態における半導体記
憶装置の構成図である。
憶装置の構成図である。
【図１３】本発明の第６の実施の形態における半導体記
憶装置の構成図である。
憶装置の構成図である。
【図１４】従来の半導体記憶装置（２Ｔ２Ｃ型）の構成
図である。
図である。
【図１５】従来の半導体記憶装置（２Ｔ２Ｃ型）の説明
の為の動作波形図である。
の為の動作波形図である。
【図１６】従来の半導体記憶装置（１Ｔ１Ｃ型）の構成
図である。
図である。
【図１７】従来の半導体記憶装置（１Ｔ１Ｃ型）の説明
の為の動作波形図である。
の為の動作波形図である。
【図１８】従来技術の原理説明図である。
【図１９】従来技術の説明図である。
【図２０】従来技術の原理説明図である。
【図２１】従来技術の説明図である。
１０、２０、３０、４０、５０、６０ メモリセル部
１２、２２、３２、４２、５２、６２ センスアンプ
（ＳＡ） ４４、５４、６４ センスアンプ部 １４ ＳＡモジュール １６、２６、３６、４８、５８、６８ プレートライン
ドライバ ２４、３４、４３、５５、６５ センスアンプコントロ
ール回路 ４６、５６、６６ ワードラインドライバ ４３、５５，６５ センスアンプコントロール回路 ４５、５７、６７ ＭＣＲパターンジェネレータ ４１、５１，６１ ＶＰＬスイッチ回路 ５３、６３ 基準電圧発生回路
（ＳＡ） ４４、５４、６４ センスアンプ部 １４ ＳＡモジュール １６、２６、３６、４８、５８、６８ プレートライン
ドライバ ２４、３４、４３、５５、６５ センスアンプコントロ
ール回路 ４６、５６、６６ ワードラインドライバ ４３、５５，６５ センスアンプコントロール回路 ４５、５７、６７ ＭＣＲパターンジェネレータ ４１、５１，６１ ＶＰＬスイッチ回路 ５３、６３ 基準電圧発生回路
フロントページの続き
(72)発明者 小久保 正一
東京都港区虎ノ門１丁目７番12号 沖電気
工業株式会社内
Ｆターム(参考） 2G132 AA08 AC03 AH07 AK07 AL12
4M106 AA01 AB07 AB08 BA01 CA70
DD03 DE30
5L106 DD00 DD06 DD22 EE02 GG07
Claims (7)
- 【請求項１】 ２Ｔ２Ｃ型のメモリセル構造を有する半
導体記憶装置において、 前記半導体記憶装置のプロービング試験時に、前記メモ
リセルのビット線を駆動する電圧ＶＢＬ及びプレート線
を駆動する電圧ＶＰＬと前記半導体記憶装置の電源電圧
ＶＤＤとの関係を、ＶＢＬ＝ＶＰＬ＜ＶＤＤを満足する
関係としたことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記ＶＢＬ＝ＶＰＬの値を決定するに際して、任意
のメモリチップに対してＶＢＬ＝ＶＰＬの値を電源電圧
ＶＤＤ以下に徐々に下げていった場合に、書き込みデー
タと読み取りデータが相違するアドレス（Ｆａｉｌアド
レス）を調べておき、次に、同一チップに対して１０の
Ｎ乗回（Ｎ≧１０）相当のサイクリング試験を行ったと
きにＦａｉｌするアドレスを調べ、これらのアドレスに
基づいて前記ＶＢＬ＝ＶＰＬの値を設定することを特徴
とする半導体記憶装置。 - 【請求項３】 ２Ｔ２Ｃ型のメモリセル構造を有する半
導体記憶装置において、 前記半導体記憶装置のプロービング試験時に、ビット線
対の電位、プレート線電位、ワード線電位を制御するこ
とにより、前記メモリセルを構成する一対の強誘電体キ
ャパシタの初期分極状態に無関係に、前記強誘電体キャ
パシタの分極状態をデータ”１”に対応する分極状態と
した後、プレート線電圧を電源電圧より低い電圧Ｖｆｅ
ｒに切り換えて、ビット線対の電位が０Ｖの状態でプレ
ート線を所定時間駆動することにより前記強誘電体キャ
パシタが最終的に無分極の状態となるようにしたことを
特徴とする半導体記憶装置。 - 【請求項４】 １Ｔ１Ｃ型のメモリセル構造を有する半
導体記憶装置において、 前記半導体記憶装置のプロービング試験時に、ビット線
対の電位、共有プレート線電位、ワード線電位を制御す
ることにより、プレート線を共有する隣接するメモリセ
ルを構成する強誘電体キャパシタの初期分極状態に無関
係に、前記強誘電体キャパシタの分極状態をデータ”
１”に対応する分極状態とした後、共有プレート線電圧
を電源電圧より低い電圧Ｖｆｅｒに切り換えて、ビット
線対の電位が０Ｖの状態でプレート線を所定時間駆動す
ることにより、前記強誘電体キャパシタが最終的に無分
極の状態となるようにしたことを特徴とする半導体記憶
装置。 - 【請求項５】 ２Ｔ２Ｃ型のメモリセル構造を有する半
導体記憶装置において、 全メモリセルのワード線を一括して駆動可能なワード線
駆動手段と、 全メモリセルのプレート線を一括して駆動可能なプレー
ト線駆動手段と、 プレート線電位の切り換え手段と、 前記各手段を制御する制御手段と、を備え、 前記半導体記憶装置のプロービング試験時に、前記切り
換え手段によりプレート線電位を電源電圧とし、前記制
御手段の制御信号に基づいて全てのワード線を駆動する
と共に、全ての前記プレート線を前記電源電圧により駆
動して全てのメモリセルにアクセス可能状態とした後、
前記制御手段の制御の下に全メモリセルにデータ”１”
を書き込み、その後、前記切り換え手段によりプレート
線電位を所定の電位Ｖｆｅｒに切り換えて、ビット線対
の電位が０Ｖの状態で全メモリセルを前記電位Ｖｆｅｒ
で所定時間駆動することにより、全メモリセルを一括し
て無分極の状態とすることを特徴とする半導体記憶装
置。 - 【請求項６】 １Ｔ１Ｃ型のメモリセル構造を有する半
導体記憶装置において、 全メモリセルのワード線を一括して駆動可能なワード線
駆動手段と、 全メモリセルのプレート線を一括して駆動可能なプレー
ト線駆動手段と、 プレート線電位の切り換え手段と、 基準電位を発生する基準電位発生手段と、 前記各手段を制御する制御手段と、を備え、 前記半導体記憶装置のプロービング試験時に、前記制御
手段により、前記基準電位発生手段と全ビット線を切り
離した後、前記切り換え手段によりプレート線電位を電
源電圧とし、前記制御手段の制御信号に基づいて全ての
ワード線を駆動すると共に、全ての前記プレート線を前
記電源電圧により駆動して全てのメモリセルにアクセス
可能状態とした後、前記制御手段の制御の下に全メモリ
セルにデータ”１”を書き込み、その後、前記切り換え
手段によりプレート線電位を所定の電位Ｖｆｅｒに切り
換えて、ビット線対の電位が０Ｖの状態で全メモリセル
を前記電位Ｖｆｅｒで所定時間駆動することにより、全
メモリセルを一括して無分極の状態とすることを特徴と
する半導体記憶装置。 - 【請求項７】 請求項３〜６のいづれか１項記載の半導
体記憶装置において、 前記電位Ｖｆｅｒの値は、予めＴＥＧ等の評価により決
定した値であることを特徴とする半導体記憶装置。
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