JP2002334575A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JP2002334575A JP2002334575A JP2002059373A JP2002059373A JP2002334575A JP 2002334575 A JP2002334575 A JP 2002334575A JP 2002059373 A JP2002059373 A JP 2002059373A JP 2002059373 A JP2002059373 A JP 2002059373A JP 2002334575 A JP2002334575 A JP 2002334575A
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Abstract
(57)【要約】
【課題】ウエハー段階での選別テスト後のアセンブリに
よる熱ストレスや、出荷後の半田付けの熱ストレス等に
よるFeRAM セルの劣化やソフトエラーの発生を防止する
ようにインプリントの加速を抑制する。 【解決手段】強誘電体記憶素子Ｃとスイッチ用トランジ
スタＴとを有するメモリセルのアレイ11と、各メモリセ
ルの強誘電体膜の分極量を通常書込み時より低く設定
し、インプリントの加速を低減する低電圧書込み回路12
を具備することを特徴とする。
よる熱ストレスや、出荷後の半田付けの熱ストレス等に
よるFeRAM セルの劣化やソフトエラーの発生を防止する
ようにインプリントの加速を抑制する。 【解決手段】強誘電体記憶素子Ｃとスイッチ用トランジ
スタＴとを有するメモリセルのアレイ11と、各メモリセ
ルの強誘電体膜の分極量を通常書込み時より低く設定
し、インプリントの加速を低減する低電圧書込み回路12
を具備することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ
（FeRAM）に係り、特にFeRAM のメモリセル（FeRAMセ
ル）のインプリント(Imprint)の抑制に関する。
（FeRAM）に係り、特にFeRAM のメモリセル（FeRAMセ
ル）のインプリント(Imprint)の抑制に関する。
【０００２】
【従来の技術】FeRAM は、低消費電力の半導体記憶装置
として近年盛んに研究開発がなされており、例えば米国
特許第4、873、664(Eaton、Jr.)や、S.S.Eaton、Jr et
al.“A Ferroelectric DRAM Cell for High Density N
VRAMs” 、ISSCC Digest ofTechnical Papers、 pp.130
-131、 Feb. 1988等に記載されている。
として近年盛んに研究開発がなされており、例えば米国
特許第4、873、664(Eaton、Jr.)や、S.S.Eaton、Jr et
al.“A Ferroelectric DRAM Cell for High Density N
VRAMs” 、ISSCC Digest ofTechnical Papers、 pp.130
-131、 Feb. 1988等に記載されている。
【０００３】FeRAM セルに用いられている強誘電体膜
においては、電界を印加することによって電荷の分極が
生じ、印加電圧と分極量との関係はいわゆるヒステリシ
ス特性を呈する。
においては、電界を印加することによって電荷の分極が
生じ、印加電圧と分極量との関係はいわゆるヒステリシ
ス特性を呈する。
【０００４】従来、種々の構成のFeRAM セルが提案され
ており、電極間に強誘電体膜を用いた強誘電体キャパシ
タC にセル選択用MOS トランジスタTを接続して成る１
トランジスタ・１キャパシタ（1T/1C ）型の構成のFeRA
M セルや、1T/1C 型のFeRAMセルの２個を１組として使
用する2T/2C 型の構成のFeRAM セルなどがある。
ており、電極間に強誘電体膜を用いた強誘電体キャパシ
タC にセル選択用MOS トランジスタTを接続して成る１
トランジスタ・１キャパシタ（1T/1C ）型の構成のFeRA
M セルや、1T/1C 型のFeRAMセルの２個を１組として使
用する2T/2C 型の構成のFeRAM セルなどがある。
【０００５】図３１は、FeRAM セルの一例として、１ト
ランジスタ・１キャパシタ（1T/1C）型の構成の等価回
路を示す。
ランジスタ・１キャパシタ（1T/1C）型の構成の等価回
路を示す。
【０００６】このFeRAM セルが行列状に複数配置された
メモリセルアレイにおいて、各セルのセル選択用MOS ト
ランジスタTst のドレインはビット線BLに接続され、セ
ル選択用MOS トランジスタTstのゲートはワード線ＷＬ
に接続され、強誘電体キャパシタCm の一端（プレート
電極）はプレート線ＰＬに接続されている。
メモリセルアレイにおいて、各セルのセル選択用MOS ト
ランジスタTst のドレインはビット線BLに接続され、セ
ル選択用MOS トランジスタTstのゲートはワード線ＷＬ
に接続され、強誘電体キャパシタCm の一端（プレート
電極）はプレート線ＰＬに接続されている。
【０００７】図３２は、FeRAM セルに使用される強誘電
体膜の印加電界（印加電圧Ｖ）と分極量Ｐとの関係（ヒ
ステリシス曲線）を示す特性図である。
体膜の印加電界（印加電圧Ｖ）と分極量Ｐとの関係（ヒ
ステリシス曲線）を示す特性図である。
【０００８】このヒステリシス特性から分かるように、
FeRAM セルの強誘電体キャパシタの強誘電体膜に電界が
印加されていない状態、即ち、キャパシタ電極間の印加
電圧Ｖ＝０の状態で、強誘電体膜の残留分極Prが「正」
であるか「負」であるかによって定まる二値データがFe
RAM セルに記憶される。
FeRAM セルの強誘電体キャパシタの強誘電体膜に電界が
印加されていない状態、即ち、キャパシタ電極間の印加
電圧Ｖ＝０の状態で、強誘電体膜の残留分極Prが「正」
であるか「負」であるかによって定まる二値データがFe
RAM セルに記憶される。
【０００９】ここで、残留分極Prの「正」、「負」は、
強誘電体キャパシタのプレート電極とビット線側電極と
の間で分極の向きがどちらを向いているかを表わすもの
であり、一方の向きに分極が現れている状態をデータ"
1" と定義し、他方の向きに分極が現れている状態をデ
ータ"0" と定義する。
強誘電体キャパシタのプレート電極とビット線側電極と
の間で分極の向きがどちらを向いているかを表わすもの
であり、一方の向きに分極が現れている状態をデータ"
1" と定義し、他方の向きに分極が現れている状態をデ
ータ"0" と定義する。
【００１０】ところで、上記したようなFeRAM の信頼性
の向上を図るためには、FeRAM セルの書換え可能回数を
高めること、データの長時間の保持を図ること、耐環境
性の向上を図ること、インプリントの抑制などが挙げら
れるが、改善が難しい一つにインプリントの抑制があ
る。
の向上を図るためには、FeRAM セルの書換え可能回数を
高めること、データの長時間の保持を図ること、耐環境
性の向上を図ること、インプリントの抑制などが挙げら
れるが、改善が難しい一つにインプリントの抑制があ
る。
【００１１】インプリントとは、FeRAM セルにデータが
書き込まれた状態（強誘電体膜が分極状態）が長時間に
わたって放置されたり、FeRAM セルにデータが書き込ま
れた状態で強誘電体膜が高温にさらされた場合に、分極
ドメインの周りに分極を安定させる方向に可動性の電荷
が集まり、結果的に強誘電体膜に内部電界が発生したよ
うな状態になる現象である。なお、FeRAM セルの通常動
作中には、インプリントは生じない。
書き込まれた状態（強誘電体膜が分極状態）が長時間に
わたって放置されたり、FeRAM セルにデータが書き込ま
れた状態で強誘電体膜が高温にさらされた場合に、分極
ドメインの周りに分極を安定させる方向に可動性の電荷
が集まり、結果的に強誘電体膜に内部電界が発生したよ
うな状態になる現象である。なお、FeRAM セルの通常動
作中には、インプリントは生じない。
【００１２】強誘電体膜に発生する上記内部電界は一時
的なものであるので、インプリントは素子の破壊や老朽
化といったハードエラーを引き起こす現象ではないが、
FeRAM セルの記憶データの分極の方向とは反対方向の分
極のデータの書込みが正しく行われないというソフトエ
ラーを引き起こす。
的なものであるので、インプリントは素子の破壊や老朽
化といったハードエラーを引き起こす現象ではないが、
FeRAM セルの記憶データの分極の方向とは反対方向の分
極のデータの書込みが正しく行われないというソフトエ
ラーを引き起こす。
【００１３】ここで、FeRAM セルのインプリントの問題
点を具体的に説明する。
点を具体的に説明する。
【００１４】FeRAM の製造過程において、例えばチップ
領域が良領域であるか不良領域であるかを選別するため
の選別テストをウエハー段階で行った後に、ウエハーを
各チップに切断し各チップをパッケージの形態にアセン
ブリする際や、FeRAMにデータを書き込んだ状態で出荷
テストを行った後にFeRAMを例えば応用製品の回路基板
に半田付けする際に、しばしば、分極状態のFeRAM セル
に200 〜300 ℃程度の高熱が加えられる。このような場
合に、インプリントが生じる。
領域が良領域であるか不良領域であるかを選別するため
の選別テストをウエハー段階で行った後に、ウエハーを
各チップに切断し各チップをパッケージの形態にアセン
ブリする際や、FeRAMにデータを書き込んだ状態で出荷
テストを行った後にFeRAMを例えば応用製品の回路基板
に半田付けする際に、しばしば、分極状態のFeRAM セル
に200 〜300 ℃程度の高熱が加えられる。このような場
合に、インプリントが生じる。
【００１５】図３２では、強誘電体キャパシタにおける
残留分極Prの向きが例えばデータ"1" が記憶されている
と定義される向きの場合のヒステリシス特性を実線で示
し、この後にインプリントが生じた場合のヒステリシス
特性を点線で示している。インプリントが生じた場合の
ヒステリシス特性は、バイアス電圧がかかったかのよう
に中心位置がずれている。
残留分極Prの向きが例えばデータ"1" が記憶されている
と定義される向きの場合のヒステリシス特性を実線で示
し、この後にインプリントが生じた場合のヒステリシス
特性を点線で示している。インプリントが生じた場合の
ヒステリシス特性は、バイアス電圧がかかったかのよう
に中心位置がずれている。
【００１６】このようなインプリントが生じた場合のヒ
ステリシス特性では、分極状態が加速され、逆向きの分
極状態に反転され難くなり、逆向きの分極状態の読み出
し信号量が小さくなり、FeRAM セルの特性が低下したこ
とになる。
ステリシス特性では、分極状態が加速され、逆向きの分
極状態に反転され難くなり、逆向きの分極状態の読み出
し信号量が小さくなり、FeRAM セルの特性が低下したこ
とになる。
【００１７】即ち、図３２中において、データ"1" を読
み出す場合に、強誘電体キャパシタの容量Ｃと印加電圧
Ｖと電荷量Ｑとの関係（Ｑ＝ＣＶ）を表わす直線とヒス
テリシス特性が交差する点の読み出し電位は、ヒステリ
シス特性が実線Ａの場合はａであるが、ヒステリシス特
性が点線Ｂの場合はb となり、読み出し信号量が小さく
なる。
み出す場合に、強誘電体キャパシタの容量Ｃと印加電圧
Ｖと電荷量Ｑとの関係（Ｑ＝ＣＶ）を表わす直線とヒス
テリシス特性が交差する点の読み出し電位は、ヒステリ
シス特性が実線Ａの場合はａであるが、ヒステリシス特
性が点線Ｂの場合はb となり、読み出し信号量が小さく
なる。
【００１８】
【発明が解決しようとする課題】上記したように従来の
FeRAM は、強誘電体膜が長時間にわたって放置され、ま
たは高温にさらされることに起因するインプリントの加
速によってソフトエラーが発生するという問題があっ
た。
FeRAM は、強誘電体膜が長時間にわたって放置され、ま
たは高温にさらされることに起因するインプリントの加
速によってソフトエラーが発生するという問題があっ
た。
【００１９】本発明は上記の問題点を解決すべくなされ
たもので、強誘電体メモリセルのインプリントの加速を
抑制し、ソフトエラーの発生を防止し得る強誘電体メモ
リを提供することを目的とする。
たもので、強誘電体メモリセルのインプリントの加速を
抑制し、ソフトエラーの発生を防止し得る強誘電体メモ
リを提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明の第1の視点にお
ける強誘電体メモリは、各々強誘電体記憶素子と前記強
誘電体記憶素子に直列接続されたセル選択用トランジス
タとを有する複数のメモリセルから成るセルアレイと、
各前記メモリセルの強誘電体記憶素子の強誘電体膜の分
極量を通常書込み時に生じる分極量よりも小さく設定し
てインプリントの発生を抑制するインプリント抑制手段
とを具備することを特徴とする。
ける強誘電体メモリは、各々強誘電体記憶素子と前記強
誘電体記憶素子に直列接続されたセル選択用トランジス
タとを有する複数のメモリセルから成るセルアレイと、
各前記メモリセルの強誘電体記憶素子の強誘電体膜の分
極量を通常書込み時に生じる分極量よりも小さく設定し
てインプリントの発生を抑制するインプリント抑制手段
とを具備することを特徴とする。
【００２１】本発明の第２の視点における強誘電体メモ
リは、各々強誘電体記憶素子と前記強誘電体記憶素子に
並列接続されたスイッチ用トランジスタとを有する複数
のメモリセルから成るセルアレイと、各前記メモリセル
の強誘電体記憶素子の強誘電体膜の分極量を通常書込み
時に生じる分極量よりも小さく設定してインプリントの
発生を抑制するインプリント抑制手段とを具備すること
を特徴とする。
リは、各々強誘電体記憶素子と前記強誘電体記憶素子に
並列接続されたスイッチ用トランジスタとを有する複数
のメモリセルから成るセルアレイと、各前記メモリセル
の強誘電体記憶素子の強誘電体膜の分極量を通常書込み
時に生じる分極量よりも小さく設定してインプリントの
発生を抑制するインプリント抑制手段とを具備すること
を特徴とする。
【００２２】本発明の第３の視点における強誘電体メモ
リは、ビット線に接続され前記ビット線に読み出された
データを増幅するセンスアンプと、複数のメモリセルか
ら成るセルブロックと、前記センスアンプと前記セルブ
ロックとの間で前記ビット線に挿入された分離用トラン
ジスタとを具備し、前記分離用トランジスタは、書込み
時に、ゲート制御信号により制御され、前記セルブロッ
ク側のビット線電位を前記センスアンプ側のビット線電
位より低くすることを特徴とする。
リは、ビット線に接続され前記ビット線に読み出された
データを増幅するセンスアンプと、複数のメモリセルか
ら成るセルブロックと、前記センスアンプと前記セルブ
ロックとの間で前記ビット線に挿入された分離用トラン
ジスタとを具備し、前記分離用トランジスタは、書込み
時に、ゲート制御信号により制御され、前記セルブロッ
ク側のビット線電位を前記センスアンプ側のビット線電
位より低くすることを特徴とする。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２４】＜第１の実施の形態＞図１は、本発明の第
１の実施の形態に係るFeRAM の一部を概略的に示すブロ
ック図である。図２は、図１のFeRAM に使用されている
FeRAM セルの分極状態の一例を示すヒステリシス特性曲
線である。
１の実施の形態に係るFeRAM の一部を概略的に示すブロ
ック図である。図２は、図１のFeRAM に使用されている
FeRAM セルの分極状態の一例を示すヒステリシス特性曲
線である。
【００２５】まず、図１および図２を参照してFeRAM の
構成および動作の概要を説明する。このFeRAM は、各々
強誘電体記憶素子とセル選択用ＭＯＳトランジスタとか
ら成る複数のFeRAMセルが行列状に配置されて成るセル
アレイ１１と、各FeRAMセルの強誘電体記憶素子の強誘
電体膜の分極量を通常書込み時に生じる分極量よりも小
さく設定してインプリントの発生を抑制するインプリン
ト抑制手段１２とを具備する。
構成および動作の概要を説明する。このFeRAM は、各々
強誘電体記憶素子とセル選択用ＭＯＳトランジスタとか
ら成る複数のFeRAMセルが行列状に配置されて成るセル
アレイ１１と、各FeRAMセルの強誘電体記憶素子の強誘
電体膜の分極量を通常書込み時に生じる分極量よりも小
さく設定してインプリントの発生を抑制するインプリン
ト抑制手段１２とを具備する。
【００２６】上記インプリント抑制手段１２の一例とし
て、後述するように、各FeRAM セルの強誘電体キャパシ
タに通常書込み時に印加される電圧よりも低い低電圧Vx
を印加することにより、前記強誘電体膜の分極量を通常
書込み時に生じる分極量よりも小さくするように書き込
みを行う低電圧書込み回路が用いられる。
て、後述するように、各FeRAM セルの強誘電体キャパシ
タに通常書込み時に印加される電圧よりも低い低電圧Vx
を印加することにより、前記強誘電体膜の分極量を通常
書込み時に生じる分極量よりも小さくするように書き込
みを行う低電圧書込み回路が用いられる。
【００２７】前記低電圧Vxは、図２中に示す強誘電体キ
ャパシタの抗電圧Vcより大きく、強誘電体キャパシタの
分極量が飽和する飽和電圧より低いことが好ましい。通
常書込み動作後は、データ"1" であれば分極点がｃ、デ
ータ"0" であれば分極点がｅであるが、低電圧Vxによる
低電圧書込み後は、データ"1" であれば分極点がｊ、デ
ータ"0" であれば分極点がｈになる。
ャパシタの抗電圧Vcより大きく、強誘電体キャパシタの
分極量が飽和する飽和電圧より低いことが好ましい。通
常書込み動作後は、データ"1" であれば分極点がｃ、デ
ータ"0" であれば分極点がｅであるが、低電圧Vxによる
低電圧書込み後は、データ"1" であれば分極点がｊ、デ
ータ"0" であれば分極点がｈになる。
【００２８】前記低電圧書込み回路12は、所望の時期に
駆動されるものであり、FeRAMに熱工程が加わる直前に
駆動されることが望ましい。
駆動されるものであり、FeRAMに熱工程が加わる直前に
駆動されることが望ましい。
【００２９】即ち、FeRAM の製造におけるウエハー段階
において、FeRAM セルにデータを書き込んだことにより
生じるFeRAM セルの分極状態で各チップ領域が良品領域
か不良品領域かを選別するための選別テストを行った後
にウエハーを各チップに切断し、各チップをパッケージ
の形態にアセンブリする工程で熱が加わるので、ウエハ
ー段階での選別テスト終了後、次の工程に移る前に、低
電圧Vxによる書込みを行うことが望ましい。
において、FeRAM セルにデータを書き込んだことにより
生じるFeRAM セルの分極状態で各チップ領域が良品領域
か不良品領域かを選別するための選別テストを行った後
にウエハーを各チップに切断し、各チップをパッケージ
の形態にアセンブリする工程で熱が加わるので、ウエハ
ー段階での選別テスト終了後、次の工程に移る前に、低
電圧Vxによる書込みを行うことが望ましい。
【００３０】また、一般に、パッケージの形態にアセン
ブリ後、FeRAM セルに再度データを書き込みそれにより
生じるFeRAM セルの分極状態で各パッケージが良品か不
良品かを選別するための選別テストを行った後に良品パ
ッケージを製品として出荷するが、出荷後客先で、パッ
ケージが例えば応用製品の回路基板に半田付けされる際
に、FeRAM セルには200 〜300 ℃程度の高熱が加わる。
また、パッケージ状態のFeRAM が客先に出荷されるまで
に長い時間にわたって高い温度の中で保存される可能性
もある。そこで、パッケージ段階での選別テスト終了
後、出荷前に、低電圧Vxによる書込みを行うことが望ま
しい。
ブリ後、FeRAM セルに再度データを書き込みそれにより
生じるFeRAM セルの分極状態で各パッケージが良品か不
良品かを選別するための選別テストを行った後に良品パ
ッケージを製品として出荷するが、出荷後客先で、パッ
ケージが例えば応用製品の回路基板に半田付けされる際
に、FeRAM セルには200 〜300 ℃程度の高熱が加わる。
また、パッケージ状態のFeRAM が客先に出荷されるまで
に長い時間にわたって高い温度の中で保存される可能性
もある。そこで、パッケージ段階での選別テスト終了
後、出荷前に、低電圧Vxによる書込みを行うことが望ま
しい。
【００３１】＜第１の実施の形態の第１実施例＞図３
は、この発明の第１の実施の形態の第１実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を示す回路図である。
は、この発明の第１の実施の形態の第１実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を示す回路図である。
【００３２】図４は、図３のFeRAM の低電圧書込み回路
を用いてFeRAM セルに低電圧書込みを行う動作の一例を
示すタイミング信号図である。
を用いてFeRAM セルに低電圧書込みを行う動作の一例を
示すタイミング信号図である。
【００３３】図３において、10はFeRAM セル、BLはビッ
ト線、WLはワード線、PLはプレート線である。S/Aはビ
ット線BLに接続されているセンスアンプ、Trp はセンス
アンプS/A に通常書込み電圧Vaa を選択的に接続するた
めのPMOSトランジスタ、TrnはセンスアンプS/A に接地
電位Vss を接続するためのNMOSトランジスタである。
ト線、WLはワード線、PLはプレート線である。S/Aはビ
ット線BLに接続されているセンスアンプ、Trp はセンス
アンプS/A に通常書込み電圧Vaa を選択的に接続するた
めのPMOSトランジスタ、TrnはセンスアンプS/A に接地
電位Vss を接続するためのNMOSトランジスタである。
【００３４】31は通常書込み電圧Vaa を二つの抵抗R、R
で分割して例えばVaa/2 電圧を生成する抵抗分圧回
路、Trs はセンスアンプS/A にVaa/2 電圧を選択的に接
続するためのPMOSトランジスタである。抵抗分圧回路３
１およびPMOSトランジスタTrsは、センスアンプS/A を
介してビット線BLにVaa/2電圧を選択的に印加する低電
圧書込み回路を形成している。
で分割して例えばVaa/2 電圧を生成する抵抗分圧回
路、Trs はセンスアンプS/A にVaa/2 電圧を選択的に接
続するためのPMOSトランジスタである。抵抗分圧回路３
１およびPMOSトランジスタTrsは、センスアンプS/A を
介してビット線BLにVaa/2電圧を選択的に印加する低電
圧書込み回路を形成している。
【００３５】通常書込み時にセンスアンプS/A を介して
ビット線BLにVaa 電圧を印加するには、PMOSトランジス
タTrs をオフさせ、PMOSトランジスタTrp をオンさせ
る。
ビット線BLにVaa 電圧を印加するには、PMOSトランジス
タTrs をオフさせ、PMOSトランジスタTrp をオンさせ
る。
【００３６】低電圧書込み動作時にセンスアンプS/A を
介してビット線BLにVaa/2 のパルス電圧を印加するに
は、PMOSトランジスタTrp をオフさせ、PMOSトランジス
タTrsをオンさせる。
介してビット線BLにVaa/2 のパルス電圧を印加するに
は、PMOSトランジスタTrp をオフさせ、PMOSトランジス
タTrsをオンさせる。
【００３７】各FeRAM セル１０は、直列接続されたセル
選択用MOS トランジスタTstおよび強誘電体キャパシタC
mから成るユニットセルであり、セル選択用MOS トラン
ジスタTstのドレインはビット線BLに接続され、セル選
択用MOS トランジスタTstのゲートはワード線ＷＬに接
続され、強誘電体キャパシタCmの一端（プレート電極）
はプレート線ＰＬに接続されている。
選択用MOS トランジスタTstおよび強誘電体キャパシタC
mから成るユニットセルであり、セル選択用MOS トラン
ジスタTstのドレインはビット線BLに接続され、セル選
択用MOS トランジスタTstのゲートはワード線ＷＬに接
続され、強誘電体キャパシタCmの一端（プレート電極）
はプレート線ＰＬに接続されている。
【００３８】図４は、図３のFeRAM の低電圧書込み回路
を用いてFeRAM セルに低電圧書込みを行う動作の一例を
示すタイミング信号図である。
を用いてFeRAM セルに低電圧書込みを行う動作の一例を
示すタイミング信号図である。
【００３９】この低電圧書込みにおいては、ビット線BL
に印加するパルス電圧Vbを、プレート線PLに印加する電
圧VPLの約1/2 の振幅を有する低電圧Vxとし、かつ、Vx
は抗電圧Vcより大きい値に設定する。
に印加するパルス電圧Vbを、プレート線PLに印加する電
圧VPLの約1/2 の振幅を有する低電圧Vxとし、かつ、Vx
は抗電圧Vcより大きい値に設定する。
【００４０】動作について説明すると、まず、図４に示
すように、ビット線BLを0Vにプリチャージした状態で、
ワード線WLを選択し、次に、プレート線PLにパルス電圧
VPLを印加する。これにより、初期のデータに拘らず、F
eRAM セル10の分極点は、パルス電圧VPL 印加期間(k)
に図２中の分極点ｄとなり、パルス電圧VPL 印加終了時
点(l)で図２中の分極点ｅとなり、通常の分極量を持つ
データ"0" となる。
すように、ビット線BLを0Vにプリチャージした状態で、
ワード線WLを選択し、次に、プレート線PLにパルス電圧
VPLを印加する。これにより、初期のデータに拘らず、F
eRAM セル10の分極点は、パルス電圧VPL 印加期間(k)
に図２中の分極点ｄとなり、パルス電圧VPL 印加終了時
点(l)で図２中の分極点ｅとなり、通常の分極量を持つ
データ"0" となる。
【００４１】この後、ビット線BLにパルス電圧Vb(=Vx)
を印加する。それにより、FeRAM セル10の分極点は、パ
ルス電圧Vb印加期間(m) に図２中の分極点ｉとなり、パ
ルス電圧Vb印加終了時点(n)で図２中の分極点ｊとな
り、小さい分極量を持つデータ"1" となる。
を印加する。それにより、FeRAM セル10の分極点は、パ
ルス電圧Vb印加期間(m) に図２中の分極点ｉとなり、パ
ルス電圧Vb印加終了時点(n)で図２中の分極点ｊとな
り、小さい分極量を持つデータ"1" となる。
【００４２】この時、パルス電圧Vbを印加したビット線
BLにつながる全てのセル１０のワード線WLを選択する
と、それらセルが全て同時にアクセスされるので、分極
の効率が向上する。
BLにつながる全てのセル１０のワード線WLを選択する
と、それらセルが全て同時にアクセスされるので、分極
の効率が向上する。
【００４３】＜第１の実施の形態の第２実施例＞図５
は、この発明の第１の実施の形態の第２実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を示す回路図である。
は、この発明の第１の実施の形態の第２実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を示す回路図である。
【００４４】図６は、図５のFeRAM の低電圧書込み回路
を用いてFeRAM セルに低電圧書込みを行う動作の一例を
示すタイミング信号図である。
を用いてFeRAM セルに低電圧書込みを行う動作の一例を
示すタイミング信号図である。
【００４５】10はFeRAM セル、BLはビット線、WLはワー
ド線、PLはプレート線である。S/Aはビット線BLに接続
されているセンスアンプ、Trp はセンスアンプS/A に通
常書込み電圧Vaa を接続するためのPMOSトランジスタ、
Trn はセンスアンプS/A に接地電位Vss を接続するため
のNMOSトランジスタである。
ド線、PLはプレート線である。S/Aはビット線BLに接続
されているセンスアンプ、Trp はセンスアンプS/A に通
常書込み電圧Vaa を接続するためのPMOSトランジスタ、
Trn はセンスアンプS/A に接地電位Vss を接続するため
のNMOSトランジスタである。
【００４６】51はプレート線選択用のプレート線デコー
ダ回路、52はプレート線デコーダ回路51の出力により駆
動され、プレート線PLにプレート電圧VPL を供給するた
めのプレート線駆動回路、Trr はプレート線駆動回路52
に通常書込み電圧Vaa を選択的に接続するためのPMOSト
ランジスタである。53は通常書込み電圧Vaa を受けてVa
a/2 電圧を発生するVaa/2 発生回路、Trs はプレート線
駆動回路52に上記Vaa/2 電圧を選択的に接続するための
PMOSトランジスタである。Vaa/2 発生回路５３およびPM
OSトランジスタTrs は、プレート線PLにVaa/2 電圧を選
択的に印加する低電圧書込み回路を形成する。
ダ回路、52はプレート線デコーダ回路51の出力により駆
動され、プレート線PLにプレート電圧VPL を供給するた
めのプレート線駆動回路、Trr はプレート線駆動回路52
に通常書込み電圧Vaa を選択的に接続するためのPMOSト
ランジスタである。53は通常書込み電圧Vaa を受けてVa
a/2 電圧を発生するVaa/2 発生回路、Trs はプレート線
駆動回路52に上記Vaa/2 電圧を選択的に接続するための
PMOSトランジスタである。Vaa/2 発生回路５３およびPM
OSトランジスタTrs は、プレート線PLにVaa/2 電圧を選
択的に印加する低電圧書込み回路を形成する。
【００４７】通常書込み時にプレート線PLにVaa 電圧を
印加するには、PMOSトランジスタTrs をオフさせ、PMOS
トランジスタTrr をオンさせる。
印加するには、PMOSトランジスタTrs をオフさせ、PMOS
トランジスタTrr をオンさせる。
【００４８】低電圧書込み動作時にプレート線PLにVaa/
2 のパルス電圧を印加するには、PMOSトランジスタTrr
をオフさせ、PMOSトランジスタTrs をオンさせる。
2 のパルス電圧を印加するには、PMOSトランジスタTrr
をオフさせ、PMOSトランジスタTrs をオンさせる。
【００４９】各FeRAM セル１０は、直列接続されたセル
選択用MOS トランジスタTstおよび強誘電体キャパシタC
mから成るユニットセルであり、セル選択用MOS トラン
ジスタTstのドレインはビット線BLに接続され、セル選
択用MOS トランジスタTstのゲートはワード線ＷＬに接
続され、強誘電体キャパシタCmの一端（プレート電極）
はプレート線ＰＬに接続されている。
選択用MOS トランジスタTstおよび強誘電体キャパシタC
mから成るユニットセルであり、セル選択用MOS トラン
ジスタTstのドレインはビット線BLに接続され、セル選
択用MOS トランジスタTstのゲートはワード線ＷＬに接
続され、強誘電体キャパシタCmの一端（プレート電極）
はプレート線ＰＬに接続されている。
【００５０】図６は、図５のFeRAM の低電圧書込み回路
を用いてFeRAM セルに低電圧書込みを行う動作の一例を
示すタイミング信号図である。
を用いてFeRAM セルに低電圧書込みを行う動作の一例を
示すタイミング信号図である。
【００５１】この低電圧書込みにおいては、プレート線
PLに印加するパルス電圧VPL を、ビット線BLに印加する
電圧Vbの約1/2 の振幅を有する低電圧Vxとする。かつ、
抗電圧Vcより大きい値に設定することが望ましい。
PLに印加するパルス電圧VPL を、ビット線BLに印加する
電圧Vbの約1/2 の振幅を有する低電圧Vxとする。かつ、
抗電圧Vcより大きい値に設定することが望ましい。
【００５２】動作について説明すると、まず、図６に示
すように、プレート線PLを0Vにした状態で、ワード線WL
を選択し、次に、ビット線BLにパルス電圧Vbを印加す
る。これにより、初期のデータに拘らず、FeRAM セル10
の分極点は、パルス電圧Vb印加期間(k) に図２中の分極
点ｆとなり、図６中のパルス電圧Vb印加終了時点(l)で
に図２中の分極点ｃとなり、通常の分極量を持つデー
タ"1" となる。
すように、プレート線PLを0Vにした状態で、ワード線WL
を選択し、次に、ビット線BLにパルス電圧Vbを印加す
る。これにより、初期のデータに拘らず、FeRAM セル10
の分極点は、パルス電圧Vb印加期間(k) に図２中の分極
点ｆとなり、図６中のパルス電圧Vb印加終了時点(l)で
に図２中の分極点ｃとなり、通常の分極量を持つデー
タ"1" となる。
【００５３】この後、プレート線PLにパルス電圧VPL(=V
x)を印加する。それにより、FeRAMセル10の分極点は、
パルス電圧VPL 印加期間(m) に図２中の分極点ｇとな
り、パルス電圧VPL印加終了時点(n)で図２中の分極点ｈ
となり、小さい分極量を持つデータ"0" となる。
x)を印加する。それにより、FeRAMセル10の分極点は、
パルス電圧VPL 印加期間(m) に図２中の分極点ｇとな
り、パルス電圧VPL印加終了時点(n)で図２中の分極点ｈ
となり、小さい分極量を持つデータ"0" となる。
【００５４】＜第１の実施の形態の第３実施例＞図７
は、この発明の第１の実施の形態の第３実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を示す回路図である。この回
路は、ビット線BLにVaa/2 電圧を選択的に印加する回路
とプレート線PLにVaa/2 電圧を選択的に印加する回路と
を有する。図８は、図７のFeRAM の低電圧書込み回路を
用いてFeRAM セルに低電圧書込みを行う動作の一例を示
すタイミング信号図である。
は、この発明の第１の実施の形態の第３実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を示す回路図である。この回
路は、ビット線BLにVaa/2 電圧を選択的に印加する回路
とプレート線PLにVaa/2 電圧を選択的に印加する回路と
を有する。図８は、図７のFeRAM の低電圧書込み回路を
用いてFeRAM セルに低電圧書込みを行う動作の一例を示
すタイミング信号図である。
【００５５】10はFeRAM セル、BLはビット線、WLはワー
ド線、PLはプレート線である。S/Aはビット線BLに接続
されているセンスアンプ、Trp はセンスアンプS/A に通
常書込み電圧Vaa あるいはVaa/2 電圧を接続するための
PMOSトランジスタ、Trn はセンスアンプS/A に接地電位
Vss を接続するためのNMOSトランジスタである。PMOSト
ランジスタTrpおよびNMOSトランジスタTrnは、センスア
ンプS/A を介してビット線BLに通常書込み電圧Vaa ある
いは低電圧書込み電圧Vaa/2 を印加する回路を形成す
る。
ド線、PLはプレート線である。S/Aはビット線BLに接続
されているセンスアンプ、Trp はセンスアンプS/A に通
常書込み電圧Vaa あるいはVaa/2 電圧を接続するための
PMOSトランジスタ、Trn はセンスアンプS/A に接地電位
Vss を接続するためのNMOSトランジスタである。PMOSト
ランジスタTrpおよびNMOSトランジスタTrnは、センスア
ンプS/A を介してビット線BLに通常書込み電圧Vaa ある
いは低電圧書込み電圧Vaa/2 を印加する回路を形成す
る。
【００５６】71はプレート線選択用のプレート線デコー
ダ回路、72はプレート線デコーダ回路71の出力により駆
動され、プレート線PLにプレート電圧VPL を供給するた
めのプレート線駆動回路である。
ダ回路、72はプレート線デコーダ回路71の出力により駆
動され、プレート線PLにプレート電圧VPL を供給するた
めのプレート線駆動回路である。
【００５７】73は通常書込み電圧Vaa を分割してVaa/2
電圧を生成する抵抗分圧回路（Vaa/2 発生回路）、74は
電圧比較回路、Trr は電圧比較回路74の一方の入力ノー
ド（＋）に通常書込み電圧Vaa を選択的に接続するため
のMOS トランジスタ、Trsは電圧比較回路74の一方の入
力ノード（＋）にVaa/2 電圧を選択的に接続するための
MOS トランジスタである。
電圧を生成する抵抗分圧回路（Vaa/2 発生回路）、74は
電圧比較回路、Trr は電圧比較回路74の一方の入力ノー
ド（＋）に通常書込み電圧Vaa を選択的に接続するため
のMOS トランジスタ、Trsは電圧比較回路74の一方の入
力ノード（＋）にVaa/2 電圧を選択的に接続するための
MOS トランジスタである。
【００５８】Trf は帰還制御用のMOS トランジスタであ
り、通常書込み電圧Vaa がソースに印加され、ゲートが
電圧比較回路74の出力ノードに接続され、ドレインが電
圧比較回路74の他方の入力ノード（−）に接続されると
ともにプレート線駆動回路72の動作電源ノードに接続さ
れている。
り、通常書込み電圧Vaa がソースに印加され、ゲートが
電圧比較回路74の出力ノードに接続され、ドレインが電
圧比較回路74の他方の入力ノード（−）に接続されると
ともにプレート線駆動回路72の動作電源ノードに接続さ
れている。
【００５９】Vaa/2 発生回路73、MOS トランジスタTrs
およびTrs 、電圧比較回路74、MOSトランジスタTrf お
よびプレート線駆動回路72は、プレート線PLに通常書込
み電圧Vaa あるいは低電圧書込み電圧Vaa/2 を選択的に
印加する回路を形成する。
およびTrs 、電圧比較回路74、MOSトランジスタTrf お
よびプレート線駆動回路72は、プレート線PLに通常書込
み電圧Vaa あるいは低電圧書込み電圧Vaa/2 を選択的に
印加する回路を形成する。
【００６０】通常書込み時にプレート線PLにVaa 電圧を
印加するには、MOS トランジスタTrs をオフさせ、MOS
トランジスタTrr をオンさせる。
印加するには、MOS トランジスタTrs をオフさせ、MOS
トランジスタTrr をオンさせる。
【００６１】また、低電圧書込み動作時にプレート線PL
にVaa/2 のパルス電圧を印加するには、MOS トランジス
タTrr をオフさせ、MOS トランジスタTrs をオンさせ
る。
にVaa/2 のパルス電圧を印加するには、MOS トランジス
タTrr をオフさせ、MOS トランジスタTrs をオンさせ
る。
【００６２】各FeRAM セル１０は、直列接続されたセル
選択用MOS トランジスタTstおよび強誘電体キャパシタC
mから成るユニットセルであり、セル選択用MOS トラン
ジスタTstのドレインはビット線BLに接続され、セル選
択用MOS トランジスタTstのゲートはワード線ＷＬに接
続され、強誘電体キャパシタCmの一端（プレート電極）
はプレート線ＰＬに接続されている。
選択用MOS トランジスタTstおよび強誘電体キャパシタC
mから成るユニットセルであり、セル選択用MOS トラン
ジスタTstのドレインはビット線BLに接続され、セル選
択用MOS トランジスタTstのゲートはワード線ＷＬに接
続され、強誘電体キャパシタCmの一端（プレート電極）
はプレート線ＰＬに接続されている。
【００６３】図８は、図７のFeRAM の低電圧書込み回路
を用いてFeRAM セルに低電圧書込みを行う動作の一例を
示すタイミング信号図である。
を用いてFeRAM セルに低電圧書込みを行う動作の一例を
示すタイミング信号図である。
【００６４】この書込みにおいては、ビット線プリチャ
ージ電圧Vbを、プレート線PLに印加するパルス電圧VPL
の約1/2 の振幅を有する電圧とすることにより、低電圧
書込みを行う。
ージ電圧Vbを、プレート線PLに印加するパルス電圧VPL
の約1/2 の振幅を有する電圧とすることにより、低電圧
書込みを行う。
【００６５】動作について説明すると、まず、図８に示
すように、ビット線BLをビット線プリチャージ電圧Vb
（約1/2 VPL ）にプリチャージした状態で、ワード線電
圧Vwlを立ち上げてワード線WLを選択する。これによ
り、FeRAM セル10の分極点は、ワード線WL選択後の期間
(k) には図２中の分極点ｉになる。その後、プレート線
PLにパルス電圧VPL を１回以上印加する。この際、パル
ス電圧VPL がビット線電圧Vbに等しくなった時(l) に、
FeRAM セル10の分極点は、図２中の分極点ｊになる。そ
して、FeRAM セル10の分極点は、パルス電圧VPL 印加期
間(m) には図２中の分極点ｇになり、パルス電圧VPL が
ビット線電圧Vbに等しくなった時(n) には図２中の分極
点ｈになる。
すように、ビット線BLをビット線プリチャージ電圧Vb
（約1/2 VPL ）にプリチャージした状態で、ワード線電
圧Vwlを立ち上げてワード線WLを選択する。これによ
り、FeRAM セル10の分極点は、ワード線WL選択後の期間
(k) には図２中の分極点ｉになる。その後、プレート線
PLにパルス電圧VPL を１回以上印加する。この際、パル
ス電圧VPL がビット線電圧Vbに等しくなった時(l) に、
FeRAM セル10の分極点は、図２中の分極点ｊになる。そ
して、FeRAM セル10の分極点は、パルス電圧VPL 印加期
間(m) には図２中の分極点ｇになり、パルス電圧VPL が
ビット線電圧Vbに等しくなった時(n) には図２中の分極
点ｈになる。
【００６６】このように、ビット線BLに固定電圧約1/2
VPL を印加した状態で、プレート線PLにパルス電圧VPL
を１回以上印加することにより、通常書込み時の約1/2
の電圧でFeRAM セル10へのデータ書込みが行われるの
で、強誘電体キャパシタにおける分極量は、通常書込み
時の分極量より小さい分極量になる。
VPL を印加した状態で、プレート線PLにパルス電圧VPL
を１回以上印加することにより、通常書込み時の約1/2
の電圧でFeRAM セル10へのデータ書込みが行われるの
で、強誘電体キャパシタにおける分極量は、通常書込み
時の分極量より小さい分極量になる。
【００６７】図９は、図７のFeRAM の低電圧書込み回路
を用いてFeRAM セルにデータ書込みを行う低電圧書込み
動作の他の例を示すタイミング信号図である。
を用いてFeRAM セルにデータ書込みを行う低電圧書込み
動作の他の例を示すタイミング信号図である。
【００６８】この低電圧書込みにおいては、プレート線
PLに印加するパルス電圧VPLを、ビット線BLに印加する
パルス電圧Vbの約1/2 の振幅を有する電圧とすることに
より、低電圧書込みを行う。
PLに印加するパルス電圧VPLを、ビット線BLに印加する
パルス電圧Vbの約1/2 の振幅を有する電圧とすることに
より、低電圧書込みを行う。
【００６９】動作について説明すると、まず、図９に示
すように、プレート線PLをプレート線プリチャージ電圧
VPL （約1/2 Vb）にプリチャージした状態で、ワード線
電圧Vwl を立ち上げてワード線WLを選択する。これによ
り、FeRAM セル10の分極点は、ワード線WL選択後の期間
(k) には図２中の分極点ｇになる。その後、ビット線BL
にパルス電圧Vbを１回以上印加する。この際、パルス電
圧Vbがパルス電圧VPLに等しくなった時(l) には、FeRAM
セル10の分極点は、図２中の分極点ｈになる。そし
て、FeRAM セル10の分極点は、パルス電圧Vb印加期間
(m) には図２中の分極点ｉになり、パルス電圧Vbがパル
ス電圧VPL に等しくなった時(n) には図２中の分極点ｊ
になる。
すように、プレート線PLをプレート線プリチャージ電圧
VPL （約1/2 Vb）にプリチャージした状態で、ワード線
電圧Vwl を立ち上げてワード線WLを選択する。これによ
り、FeRAM セル10の分極点は、ワード線WL選択後の期間
(k) には図２中の分極点ｇになる。その後、ビット線BL
にパルス電圧Vbを１回以上印加する。この際、パルス電
圧Vbがパルス電圧VPLに等しくなった時(l) には、FeRAM
セル10の分極点は、図２中の分極点ｈになる。そし
て、FeRAM セル10の分極点は、パルス電圧Vb印加期間
(m) には図２中の分極点ｉになり、パルス電圧Vbがパル
ス電圧VPL に等しくなった時(n) には図２中の分極点ｊ
になる。
【００７０】このように、プレート線PLに固定電圧約1/
2 Vb を与えた状態で、ビット線BLにパルス電圧Vbを１
回以上印加することにより、通常書込み時の1/2 の電圧
でFeRAM セル10へのデータ書込みが行われるので、強誘
電体キャパシタにおける分極量は、通常書込み時の分極
量より小さい分極量になる。
2 Vb を与えた状態で、ビット線BLにパルス電圧Vbを１
回以上印加することにより、通常書込み時の1/2 の電圧
でFeRAM セル10へのデータ書込みが行われるので、強誘
電体キャパシタにおける分極量は、通常書込み時の分極
量より小さい分極量になる。
【００７１】＜第１の実施の形態の第４実施例＞図１０
は、複数（この実施例では8個）のユニットセル１０か
ら成るセルブロックを示す回路図である。図１０では、
代表的に、４個のユニットセルのみを示している。
は、複数（この実施例では8個）のユニットセル１０か
ら成るセルブロックを示す回路図である。図１０では、
代表的に、４個のユニットセルのみを示している。
【００７２】各FeRAM セル１０のセル選択用MOS トラン
ジスタTstのドレインはビット線BLあるいは/BLに接続さ
れ、各FeRAM セル１０のセル選択用MOS トランジスタTs
tのゲートは各対応するワード線WL0 〜WL7に接続され、
各FeRAM セル１０の強誘電体キャパシタCmの一端（プレ
ート電極）は各対応するプレート線ＰＬ０、ＰＬ１、…
ＰＬ７に接続されている。
ジスタTstのドレインはビット線BLあるいは/BLに接続さ
れ、各FeRAM セル１０のセル選択用MOS トランジスタTs
tのゲートは各対応するワード線WL0 〜WL7に接続され、
各FeRAM セル１０の強誘電体キャパシタCmの一端（プレ
ート電極）は各対応するプレート線ＰＬ０、ＰＬ１、…
ＰＬ７に接続されている。
【００７３】図１１は、この発明の第１の実施の形態の
第４実施例に係るFeRAM の一部の回路図であり、特に、
図１中のセルアレイ１１の一部とその関連する低電圧書
込み回路１２および書込み／読み出し回路を詳細に示す
回路図である。
第４実施例に係るFeRAM の一部の回路図であり、特に、
図１中のセルアレイ１１の一部とその関連する低電圧書
込み回路１２および書込み／読み出し回路を詳細に示す
回路図である。
【００７４】WL0 〜WL7 はワード線、PL0 〜PL7 はプレ
ート線、BLおよび/BL は相補的な一対のビット線、S/A
は一対のビット線BL、/BLに接続されているセンスアン
プ、Trp はセンスアンプS/A に通常書込み電圧Vaa を接
続するためのPMOSトランジスタ、Trn はセンスアンプS/
A に接地電位Vss を接続するためのNMOSトランジスタで
ある。
ート線、BLおよび/BL は相補的な一対のビット線、S/A
は一対のビット線BL、/BLに接続されているセンスアン
プ、Trp はセンスアンプS/A に通常書込み電圧Vaa を接
続するためのPMOSトランジスタ、Trn はセンスアンプS/
A に接地電位Vss を接続するためのNMOSトランジスタで
ある。
【００７５】111 および112 は一対のビット線BL、/BL
に通常書込み動作用のプリチャージ電圧（接地電位）Vs
s を選択的に接続するためのVss プリチャージ用のMOS
トランジスタ、113 は一対のビット線BL、/BL間に接続
されているVss イコライズ用のMOS トランジスタ、114
は上記Vss プリチャージ用のMOS トランジスタ111、112
およびVss イコライズ用のMOS トランジスタ113 の各ゲ
ートにプリチャージ/イコライズ信号Eqr を供給するた
めのイコライズ信号線である。Vss プリチャージ用のMO
S トランジスタ111 および112、Vss イコライズ用のMOS
トランジスタ113、およびイコライズ信号線114は、一
対のビット線BL、/BLにVss を選択的に印加する通常書
込み回路を形成している。
に通常書込み動作用のプリチャージ電圧（接地電位）Vs
s を選択的に接続するためのVss プリチャージ用のMOS
トランジスタ、113 は一対のビット線BL、/BL間に接続
されているVss イコライズ用のMOS トランジスタ、114
は上記Vss プリチャージ用のMOS トランジスタ111、112
およびVss イコライズ用のMOS トランジスタ113 の各ゲ
ートにプリチャージ/イコライズ信号Eqr を供給するた
めのイコライズ信号線である。Vss プリチャージ用のMO
S トランジスタ111 および112、Vss イコライズ用のMOS
トランジスタ113、およびイコライズ信号線114は、一
対のビット線BL、/BLにVss を選択的に印加する通常書
込み回路を形成している。
【００７６】119 は通常書込み電圧Vaa および接地電位
Vss を受けてVaa/2 電圧を発生するVaa/2 発生回路、11
5 および116 はそれぞれビット線BL、/BLに低電圧書込
み動作用のプリチャージ電圧Vaa/2 を選択的に接続する
ためのVaa/2 プリチャージ用のMOS トランジスタ、117
は一対のビット線BL、/BL間に接続されているVaa/2イコ
ライズ用のMOS トランジスタ、118 は上記Vaa/2 プリチ
ャージ用のMOS トランジスタ115、116 およびVaa/2 イ
コライズ用のMOS トランジスタ117 の各ゲートにプリチ
ャージ/イコライズ信号Eqs を供給するためのプリチャ
ージ/イコライズ信号線である。Vaa/2 発生回路119、Va
a/2 プリチャージ用のMOS トランジスタ115 および11
6、Vaa/2 イコライズ用のMOS トランジスタ117、および
プリチャージ/イコライズ信号線118は、一対のビット
線BL、/BLにVaa/2 電圧を選択的に印加する低電圧書込
み回路を形成している。
Vss を受けてVaa/2 電圧を発生するVaa/2 発生回路、11
5 および116 はそれぞれビット線BL、/BLに低電圧書込
み動作用のプリチャージ電圧Vaa/2 を選択的に接続する
ためのVaa/2 プリチャージ用のMOS トランジスタ、117
は一対のビット線BL、/BL間に接続されているVaa/2イコ
ライズ用のMOS トランジスタ、118 は上記Vaa/2 プリチ
ャージ用のMOS トランジスタ115、116 およびVaa/2 イ
コライズ用のMOS トランジスタ117 の各ゲートにプリチ
ャージ/イコライズ信号Eqs を供給するためのプリチャ
ージ/イコライズ信号線である。Vaa/2 発生回路119、Va
a/2 プリチャージ用のMOS トランジスタ115 および11
6、Vaa/2 イコライズ用のMOS トランジスタ117、および
プリチャージ/イコライズ信号線118は、一対のビット
線BL、/BLにVaa/2 電圧を選択的に印加する低電圧書込
み回路を形成している。
【００７７】120 は前記通常書込み回路および低電圧書
込み回路とセルブロック20との間で各ビット線BL、/BL
に直列に挿入され、ゲート制御信号φi により制御され
るトランスファゲート用のMOS トランジスタである。
込み回路とセルブロック20との間で各ビット線BL、/BL
に直列に挿入され、ゲート制御信号φi により制御され
るトランスファゲート用のMOS トランジスタである。
【００７８】通常書込み時に一対のビット線BLをVss に
プリチャージするには、プリチャージ/イコライズ信号E
qs を非活性化して低電圧書込み回路の各トランジスタ1
15、116、117 をオフさせ、一方プリチャージ/イコライ
ズ信号Eqr を活性化して通常書込み回路の各トランジス
タ111、112、113 をオンさせる。
プリチャージするには、プリチャージ/イコライズ信号E
qs を非活性化して低電圧書込み回路の各トランジスタ1
15、116、117 をオフさせ、一方プリチャージ/イコライ
ズ信号Eqr を活性化して通常書込み回路の各トランジス
タ111、112、113 をオンさせる。
【００７９】低電圧書込み動作時に一対のビット線BLを
Vaa/2 にプリチャージするには、プリチャージ/イコラ
イズ信号Eqr を非活性化して通常書込み回路の各トラン
ジスタ111、112、113 をオフさせ、一方プリチャージ/
イコライズ信号Eqs を活性化して低電圧書込み回路の各
トランジスタ115、116、117 をオンさせる。
Vaa/2 にプリチャージするには、プリチャージ/イコラ
イズ信号Eqr を非活性化して通常書込み回路の各トラン
ジスタ111、112、113 をオフさせ、一方プリチャージ/
イコライズ信号Eqs を活性化して低電圧書込み回路の各
トランジスタ115、116、117 をオンさせる。
【００８０】＜第１の実施の形態の第５実施例＞図１２
は、この発明の第１の実施の形態の第５実施例に係るFe
RAM の回路図であり、特に、図１中のセルアレイ１１の
一部とその関連する低電圧書込み回路１２および書込み
／読み出し回路を詳細に示す回路図である。
は、この発明の第１の実施の形態の第５実施例に係るFe
RAM の回路図であり、特に、図１中のセルアレイ１１の
一部とその関連する低電圧書込み回路１２および書込み
／読み出し回路を詳細に示す回路図である。
【００８１】この回路は、図１１を参照して前述した回
路と比べて、低電圧書込み回路が異なり、その他は同じ
であるので、同じ部分には図１１におけるのと同一符号
を付している。
路と比べて、低電圧書込み回路が異なり、その他は同じ
であるので、同じ部分には図１１におけるのと同一符号
を付している。
【００８２】Trr はプリチャージ/イコライズ信号Eqr
が供給される通常書込み回路のイコライズ信号線114 を
接地電位Vss に選択的に接続するための通常動作用のNM
OSトランジスタである。
が供給される通常書込み回路のイコライズ信号線114 を
接地電位Vss に選択的に接続するための通常動作用のNM
OSトランジスタである。
【００８３】Vaa/2 発生回路121 は、通常書込み電圧Va
a を抵抗R、R で分割してVaa/2 電圧を生成する抵抗分
圧回路が用いられている。Trs は前記イコライズ信号線
114および一対のビット線BL、/BLに上記Vaa/2 電圧を選
択的に接続するためのNMOSトランジスタである。Vaa/2
発生回路121 およびNMOSトランジスタTrsは低電圧書込
み回路を形成する。
a を抵抗R、R で分割してVaa/2 電圧を生成する抵抗分
圧回路が用いられている。Trs は前記イコライズ信号線
114および一対のビット線BL、/BLに上記Vaa/2 電圧を選
択的に接続するためのNMOSトランジスタである。Vaa/2
発生回路121 およびNMOSトランジスタTrsは低電圧書込
み回路を形成する。
【００８４】通常書込み時に一対のビット線BL、/BLをV
ss にプリチャージするには、低電圧書込み回路のNMOS
トランジスタTrs をオフさせ、一方通常動作用のNMOSト
ランジスタTrr はオンさせてプリチャージ/イコライズ
信号Eqr を活性化することにより、通常書込み回路の各
トランジスタ111、112、113 をオンさせる。
ss にプリチャージするには、低電圧書込み回路のNMOS
トランジスタTrs をオフさせ、一方通常動作用のNMOSト
ランジスタTrr はオンさせてプリチャージ/イコライズ
信号Eqr を活性化することにより、通常書込み回路の各
トランジスタ111、112、113 をオンさせる。
【００８５】低電圧書込み動作時に一対のビット線BL、
/BLをVaa/2 にプリチャージするには、通常動作用のNMO
SトランジスタTrr はオフさせ、一方低電圧書込み回路
のNMOSトランジスタTrs をオンさせ、各トランジスタ11
1、112、113 をオンさせる。
/BLをVaa/2 にプリチャージするには、通常動作用のNMO
SトランジスタTrr はオフさせ、一方低電圧書込み回路
のNMOSトランジスタTrs をオンさせ、各トランジスタ11
1、112、113 をオンさせる。
【００８６】図１３は、図１１の第１の実施の形態の第
４実施例におけるFeRAM あるいは図１２の第１の実施の
形態の第５実施例におけるFeRAM における低電圧書き込
み動作の一例を示すタイミング信号図である。
４実施例におけるFeRAM あるいは図１２の第１の実施の
形態の第５実施例におけるFeRAM における低電圧書き込
み動作の一例を示すタイミング信号図である。
【００８７】ワード線WL0 〜WL7 のうちで選択セルに対
応する１本（例えばワード線WL0 ）のみ"H"レベルに設
定され、それ以外のワード線は"L" レベルに設定され
る。したがって、選択ワード線WL0に接続されたセルす
なわち選択セルのＭＯＳトランジスタがオン状態にな
り、一方非選択ワード線WL1 〜WL7 に接続されたセルす
なわち非選択セルのＭＯＳトランジスタはオフ状態にな
る。それにより、ゲートが選択ワード線WL0に接続され
たセルのセルキャパシタがビット線BL、/BLとプレート
線PL0との間に接続される。
応する１本（例えばワード線WL0 ）のみ"H"レベルに設
定され、それ以外のワード線は"L" レベルに設定され
る。したがって、選択ワード線WL0に接続されたセルす
なわち選択セルのＭＯＳトランジスタがオン状態にな
り、一方非選択ワード線WL1 〜WL7 に接続されたセルす
なわち非選択セルのＭＯＳトランジスタはオフ状態にな
る。それにより、ゲートが選択ワード線WL0に接続され
たセルのセルキャパシタがビット線BL、/BLとプレート
線PL0との間に接続される。
【００８８】そして、FeRAM に熱工程が加わる直前、例
えばウエハー段階での選別テスト終了後アセンブリ工程
前、あるいは、製品出荷前の選別テスト終了後製品出荷
前に、セルアレイの全てのセルブロックにわたる同一行
（例えばワード線WL0の行）のセルを同時に選択した状
態で、プレート線PL0または全てのビット線BLに前記し
たような低電圧書込み回路により低電圧Vxを印加する。
えばウエハー段階での選別テスト終了後アセンブリ工程
前、あるいは、製品出荷前の選別テスト終了後製品出荷
前に、セルアレイの全てのセルブロックにわたる同一行
（例えばワード線WL0の行）のセルを同時に選択した状
態で、プレート線PL0または全てのビット線BLに前記し
たような低電圧書込み回路により低電圧Vxを印加する。
【００８９】選択ワード線WL0 が"H"レベルに設定され
た状態において、プレート線PL0にパルス電圧VPL（＝V
x）を印加した場合には、小さい分極量を持つ"0" デー
タが設定される。これに対して、ビット線BL、/BLにパ
ルス電圧Vb（＝Vx）を印加した場合には、小さい分極量
を持つ"1" データが設定される。
た状態において、プレート線PL0にパルス電圧VPL（＝V
x）を印加した場合には、小さい分極量を持つ"0" デー
タが設定される。これに対して、ビット線BL、/BLにパ
ルス電圧Vb（＝Vx）を印加した場合には、小さい分極量
を持つ"1" データが設定される。
【００９０】なお、ワード線WL0 が"H"レベルに設定さ
れている期間内で、前記低電圧パルスVxを、図１３に示
すように、複数回印加することにより、上述の小さい分
極量を持つデータをより確実に設定することができる。
れている期間内で、前記低電圧パルスVxを、図１３に示
すように、複数回印加することにより、上述の小さい分
極量を持つデータをより確実に設定することができる。
【００９１】このような動作により、セルアレイの全て
のセルブロックにわたる同一行のセルを同時に選択でき
るので、メモリ容量が大きくなってもテスト時間が短く
て済む。
のセルブロックにわたる同一行のセルを同時に選択でき
るので、メモリ容量が大きくなってもテスト時間が短く
て済む。
【００９２】＜第１の実施の形態の第６実施例＞図１４
は、この発明の第１の実施の形態の第６実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を詳細に示す回路図である。
この回路は、図３を参照して前述した第１の実施の形態
の第１実施例の回路と比べて、FeRAM セルの構成が異な
り、その他は同じであるので、同じ部分には図３におけ
るのと同一符号を付している。
は、この発明の第１の実施の形態の第６実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を詳細に示す回路図である。
この回路は、図３を参照して前述した第１の実施の形態
の第１実施例の回路と比べて、FeRAM セルの構成が異な
り、その他は同じであるので、同じ部分には図３におけ
るのと同一符号を付している。
【００９３】図１５は、図１４のFeRAM の低電圧書込み
回路を用いてFeRAM セルにデータ書込みを行う低電圧書
込み動作の一例を示すタイミング信号図である。
回路を用いてFeRAM セルにデータ書込みを行う低電圧書
込み動作の一例を示すタイミング信号図である。
【００９４】図１４において、10はFeRAM セル、Ｔst
はセル選択トランジスタ、STはセル選択信号線、BLはビ
ット線、WLはワード線、PLはプレート線である。S/Aは
ビット線BLに接続されているセンスアンプ、Trp はセン
スアンプS/A に通常書込み電圧Vaa を選択的に接続する
ためのPMOSトランジスタ、Trn はセンスアンプS/A に接
地電位Vss を接続するためのNMOSトランジスタである。
はセル選択トランジスタ、STはセル選択信号線、BLはビ
ット線、WLはワード線、PLはプレート線である。S/Aは
ビット線BLに接続されているセンスアンプ、Trp はセン
スアンプS/A に通常書込み電圧Vaa を選択的に接続する
ためのPMOSトランジスタ、Trn はセンスアンプS/A に接
地電位Vss を接続するためのNMOSトランジスタである。
【００９５】FeRAM セル１０は、TC並列接続型ユニット
セルであり、強誘電体キャパシタCｍにスイッチ用MOSセ
ルトランジスタTｍが並列に接続されている。TC並列接
続型ユニットセルについては、たとえば、USP 5,903,49
2 (Daisaburo Takashima)に詳しく開示されている。
セルであり、強誘電体キャパシタCｍにスイッチ用MOSセ
ルトランジスタTｍが並列に接続されている。TC並列接
続型ユニットセルについては、たとえば、USP 5,903,49
2 (Daisaburo Takashima)に詳しく開示されている。
【００９６】スイッチ用MOSトランジスタＴｍのソース
（強誘電体キャパシタＣｍのプレート電極側）はプレー
ト線ＰLに接続され、スイッチ用MOSトランジスタＴｍの
ドレイン（強誘電体キャパシタＣｍのストレージ電極
側）はセル選択用トランジスタTstを介してビット線BL
に接続されている。スイッチ用MOSトランジスタＴｍの
ゲートはワード線ＷＬに接続されている。セル選択用ト
ランジスタTstのゲートはセル選択信号線STに接続され
ている。
（強誘電体キャパシタＣｍのプレート電極側）はプレー
ト線ＰLに接続され、スイッチ用MOSトランジスタＴｍの
ドレイン（強誘電体キャパシタＣｍのストレージ電極
側）はセル選択用トランジスタTstを介してビット線BL
に接続されている。スイッチ用MOSトランジスタＴｍの
ゲートはワード線ＷＬに接続されている。セル選択用ト
ランジスタTstのゲートはセル選択信号線STに接続され
ている。
【００９７】31は通常書込み電圧Vaa を二つの抵抗R、R
で分割して例えばVaa/2 電圧を生成する抵抗分圧回
路、Trs はセンスアンプS/A にVaa/2 電圧を選択的に接
続するためのPMOSトランジスタである。抵抗分圧回路３
１およびPMOSトランジスタTrsは、センスアンプS/A を
介してビット線BLにVaa/2電圧を選択的に印加する低電
圧書込み回路を形成している。
で分割して例えばVaa/2 電圧を生成する抵抗分圧回
路、Trs はセンスアンプS/A にVaa/2 電圧を選択的に接
続するためのPMOSトランジスタである。抵抗分圧回路３
１およびPMOSトランジスタTrsは、センスアンプS/A を
介してビット線BLにVaa/2電圧を選択的に印加する低電
圧書込み回路を形成している。
【００９８】通常書込み時にセンスアンプS/A を介して
ビット線BLにVaa 電圧を印加するには、PMOSトランジス
タTrs をオフさせ、PMOSトランジスタTrp をオンさせ
る。
ビット線BLにVaa 電圧を印加するには、PMOSトランジス
タTrs をオフさせ、PMOSトランジスタTrp をオンさせ
る。
【００９９】低電圧書込み動作時にセンスアンプS/A を
介してビット線BLにVaa/2 のパルス電圧を印加するに
は、PMOSトランジスタTrp をオフさせ、PMOSトランジス
タTrsをオンさせる。
介してビット線BLにVaa/2 のパルス電圧を印加するに
は、PMOSトランジスタTrp をオフさせ、PMOSトランジス
タTrsをオンさせる。
【０１００】図１５は、図１４のFeRAM の低電圧書込み
回路を用いてFeRAM セルに低電圧書込みを行う動作の一
例を示すタイミング信号図である。
回路を用いてFeRAM セルに低電圧書込みを行う動作の一
例を示すタイミング信号図である。
【０１０１】この低電圧書込みにおいては、ビット線BL
に印加するパルス電圧Vbを、プレート線PLに印加する電
圧VPL の約1/2 の振幅を有する低電圧Vxとし、かつ、Vx
は抗電圧Vcより大きい値に設定する。
に印加するパルス電圧Vbを、プレート線PLに印加する電
圧VPL の約1/2 の振幅を有する低電圧Vxとし、かつ、Vx
は抗電圧Vcより大きい値に設定する。
【０１０２】動作について説明すると、まず、図１５に
示すように、ビット線BLを0Vにプリチャージした状態
で、ワード線WLを"L" レベルに設定し、セル１０のトラ
ンジスタTｍ をオフ状態にする。一方、セル選択信号線
STを"H"レベルに設定し、セル選択トランジスタTstをオ
ン状態にする。次に、プレート線PLにパルス電圧VPLを
印加する。これにより、初期のデータに拘らず、FeRAM
セル10の分極点は、パルス電圧VPL 印加期間(k) に図２
中の分極点ｄとなり、パルス電圧VPL 印加終了時点(l)
で図２中の分極点ｅとなり、通常の分極量を持つデー
タ"0" となる。
示すように、ビット線BLを0Vにプリチャージした状態
で、ワード線WLを"L" レベルに設定し、セル１０のトラ
ンジスタTｍ をオフ状態にする。一方、セル選択信号線
STを"H"レベルに設定し、セル選択トランジスタTstをオ
ン状態にする。次に、プレート線PLにパルス電圧VPLを
印加する。これにより、初期のデータに拘らず、FeRAM
セル10の分極点は、パルス電圧VPL 印加期間(k) に図２
中の分極点ｄとなり、パルス電圧VPL 印加終了時点(l)
で図２中の分極点ｅとなり、通常の分極量を持つデー
タ"0" となる。
【０１０３】この後、ビット線BLにパルス電圧Vb(=Vx)
を印加する。それにより、FeRAM セル10の分極点は、パ
ルス電圧Vb印加期間(m) に図２中の分極点ｉとなり、パ
ルス電圧Vb印加終了時点(n)で図２中の分極点ｊとな
り、小さい分極量を持つデータ"1" となる。
を印加する。それにより、FeRAM セル10の分極点は、パ
ルス電圧Vb印加期間(m) に図２中の分極点ｉとなり、パ
ルス電圧Vb印加終了時点(n)で図２中の分極点ｊとな
り、小さい分極量を持つデータ"1" となる。
【０１０４】この時、パルス電圧Vbを印加したビット線
BLにつながる全てのセル１０のセル選択信号線STを選択
すると、それらセルが全て同時にアクセスされるので、
全てのセルの分極に要する時間が短縮される。
BLにつながる全てのセル１０のセル選択信号線STを選択
すると、それらセルが全て同時にアクセスされるので、
全てのセルの分極に要する時間が短縮される。
【０１０５】＜第１の実施の形態の第７実施例＞図１６
は、この発明の第１の実施の形態の第７実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を示す回路図である。この回
路は、図５を参照して前述した第１の実施の形態の第２
実施例の回路と比べて、FeRAM セルの構成が異なり、そ
の他は同じであるので、同じ部分には図５におけるのと
同一符号を付している。
は、この発明の第１の実施の形態の第７実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を示す回路図である。この回
路は、図５を参照して前述した第１の実施の形態の第２
実施例の回路と比べて、FeRAM セルの構成が異なり、そ
の他は同じであるので、同じ部分には図５におけるのと
同一符号を付している。
【０１０６】図１７は、図１６のFeRAM の低電圧書込み
回路を用いてFeRAM セルに低電圧書込みを行う動作の一
例を示すタイミング信号図である。
回路を用いてFeRAM セルに低電圧書込みを行う動作の一
例を示すタイミング信号図である。
【０１０７】10はFeRAM セル、BLはビット線、Tstはセ
ル選択トランジスタ、STはセル選択信号線、WLはワード
線、PLはプレート線である。S/Aはビット線BLに接続さ
れているセンスアンプ、Trp はセンスアンプS/A に通常
書込み電圧Vaa を接続するためのPMOSトランジスタ、Tr
n はセンスアンプS/A に接地電位Vss を接続するための
NMOSトランジスタである。
ル選択トランジスタ、STはセル選択信号線、WLはワード
線、PLはプレート線である。S/Aはビット線BLに接続さ
れているセンスアンプ、Trp はセンスアンプS/A に通常
書込み電圧Vaa を接続するためのPMOSトランジスタ、Tr
n はセンスアンプS/A に接地電位Vss を接続するための
NMOSトランジスタである。
【０１０８】FeRAM セル１０は、TC並列接続型ユニット
セルであり、強誘電体キャパシタCｍにスイッチ用MOSセ
ルトランジスタTｍが並列に接続されている。
セルであり、強誘電体キャパシタCｍにスイッチ用MOSセ
ルトランジスタTｍが並列に接続されている。
【０１０９】スイッチ用MOSトランジスタＴｍのソース
（強誘電体キャパシタＣｍのプレート電極側）はプレー
ト線ＰLに接続され、スイッチ用MOSトランジスタＴｍの
ドレイン（強誘電体キャパシタＣｍのストレージ電極
側）はセル選択用トランジスタTstを介してビット線BL
に接続されている。スイッチ用MOSトランジスタＴｍの
ゲートはワード線ＷＬに接続されている。セル選択用ト
ランジスタTstのゲートはセル選択信号線STに接続され
ている。
（強誘電体キャパシタＣｍのプレート電極側）はプレー
ト線ＰLに接続され、スイッチ用MOSトランジスタＴｍの
ドレイン（強誘電体キャパシタＣｍのストレージ電極
側）はセル選択用トランジスタTstを介してビット線BL
に接続されている。スイッチ用MOSトランジスタＴｍの
ゲートはワード線ＷＬに接続されている。セル選択用ト
ランジスタTstのゲートはセル選択信号線STに接続され
ている。
【０１１０】51はプレート線選択用のプレート線デコー
ダ回路、52はプレート線デコーダ回路51の出力により駆
動され、プレート線PLにプレート電圧VPL を供給するた
めのプレート線駆動回路、Trr はプレート線駆動回路52
に通常書込み電圧Vaa を選択的に接続するためのPMOSト
ランジスタである。53は通常書込み電圧Vaa を受けてVa
a/2 電圧を発生するVaa/2 発生回路、Trs はプレート線
駆動回路52に上記Vaa/2 電圧を選択的に接続するための
PMOSトランジスタである。Vaa/2 発生回路５３およびPM
OSトランジスタTrs は、プレート線PLにVaa/2 電圧を選
択的に印加する低電圧書込み回路を形成する。
ダ回路、52はプレート線デコーダ回路51の出力により駆
動され、プレート線PLにプレート電圧VPL を供給するた
めのプレート線駆動回路、Trr はプレート線駆動回路52
に通常書込み電圧Vaa を選択的に接続するためのPMOSト
ランジスタである。53は通常書込み電圧Vaa を受けてVa
a/2 電圧を発生するVaa/2 発生回路、Trs はプレート線
駆動回路52に上記Vaa/2 電圧を選択的に接続するための
PMOSトランジスタである。Vaa/2 発生回路５３およびPM
OSトランジスタTrs は、プレート線PLにVaa/2 電圧を選
択的に印加する低電圧書込み回路を形成する。
【０１１１】通常書込み時にプレート線PLにVaa 電圧を
印加するには、PMOSトランジスタTrs をオフさせ、PMOS
トランジスタTrr をオンさせる。
印加するには、PMOSトランジスタTrs をオフさせ、PMOS
トランジスタTrr をオンさせる。
【０１１２】低電圧書込み動作時にプレート線PLにVaa/
2 のパルス電圧を印加するには、PMOSトランジスタTrr
をオフさせ、PMOSトランジスタTrs をオンさせる。
2 のパルス電圧を印加するには、PMOSトランジスタTrr
をオフさせ、PMOSトランジスタTrs をオンさせる。
【０１１３】図１７は、図１６のFeRAM の低電圧書込み
回路を用いてFeRAM セルに低電圧書込みを行う動作の一
例を示すタイミング信号図である。
回路を用いてFeRAM セルに低電圧書込みを行う動作の一
例を示すタイミング信号図である。
【０１１４】この低電圧書込みにおいては、プレート線
PLに印加するパルス電圧VPL を、ビット線BLに印加する
電圧Vbの約1/2 の振幅を有する低電圧Vxとする。かつ、
抗電圧Vcより大きい値に設定することが望ましい。
PLに印加するパルス電圧VPL を、ビット線BLに印加する
電圧Vbの約1/2 の振幅を有する低電圧Vxとする。かつ、
抗電圧Vcより大きい値に設定することが望ましい。
【０１１５】動作について説明すると、まず、図１７に
示すように、プレート線PLを0Vにした状態で、ワード線
WLを"L" レベルに設定し、セル１０のトランジスタTｍ
をオフ状態にする。一方、セル選択信号線STを"H"レベ
ルに設定し、セル選択トランジスタTstをオン状態にす
る。次に、ビット線BLにパルス電圧Vbを印加する。これ
により、初期のデータに拘らず、FeRAM セル10の分極点
は、パルス電圧Vb印加期間(k) に図２中の分極点ｆとな
り、図１６中のパルス電圧Vb印加終了時点(l)で に図２
中の分極点ｃとなり、通常の分極量を持つデータ"1" と
なる。
示すように、プレート線PLを0Vにした状態で、ワード線
WLを"L" レベルに設定し、セル１０のトランジスタTｍ
をオフ状態にする。一方、セル選択信号線STを"H"レベ
ルに設定し、セル選択トランジスタTstをオン状態にす
る。次に、ビット線BLにパルス電圧Vbを印加する。これ
により、初期のデータに拘らず、FeRAM セル10の分極点
は、パルス電圧Vb印加期間(k) に図２中の分極点ｆとな
り、図１６中のパルス電圧Vb印加終了時点(l)で に図２
中の分極点ｃとなり、通常の分極量を持つデータ"1" と
なる。
【０１１６】この後、プレート線PLにパルス電圧VPL(=V
x)を印加する。それにより、FeRAMセル10の分極点は、
パルス電圧VPL 印加期間(m) に図２中の分極点ｇとな
り、パルス電圧VPL印加終了時点(n)で図２中の分極点ｈ
となり、小さい分極量を持つデータ"0" となる。
x)を印加する。それにより、FeRAMセル10の分極点は、
パルス電圧VPL 印加期間(m) に図２中の分極点ｇとな
り、パルス電圧VPL印加終了時点(n)で図２中の分極点ｈ
となり、小さい分極量を持つデータ"0" となる。
【０１１７】＜第１の実施の形態の第８実施例＞図１８
は、この発明の第１の実施の形態の第８実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を示す回路図である。この回
路は、図７を参照して前述した第３実施例の回路と比べ
て、FeRAM セルの構成が異なり、その他は同じであるの
で、同じ部分には図７におけるのと同一符号を付してい
る。図１９は、図１８のFeRAM の低電圧書込み回路を用
いてFeRAM セルに低電圧書込みを行う動作の一例を示す
タイミング信号図である。
は、この発明の第１の実施の形態の第８実施例に係るFe
RAM の一部を示す回路図であり、特に、図１中のセルア
レイ１１の一部とその関連する低電圧書込み回路１２お
よび書込み／読み出し回路を示す回路図である。この回
路は、図７を参照して前述した第３実施例の回路と比べ
て、FeRAM セルの構成が異なり、その他は同じであるの
で、同じ部分には図７におけるのと同一符号を付してい
る。図１９は、図１８のFeRAM の低電圧書込み回路を用
いてFeRAM セルに低電圧書込みを行う動作の一例を示す
タイミング信号図である。
【０１１８】10はFeRAM セル、BLはビット線、Tstはセ
ル選択トランジスタ、STはセル選択信号線、WLはワード
線、PLはプレート線である。S/Aはビット線BLに接続さ
れているセンスアンプ、Trp はセンスアンプS/A に通常
書込み電圧Vaa あるいはVaa/2 電圧を接続するためのPM
OSトランジスタ、Trn はセンスアンプS/A に接地電位Vs
s を接続するためのNMOSトランジスタである。PMOSトラ
ンジスタTrpおよびNMOSトランジスタTrnは、センスアン
プS/A を介してビット線BLに通常書込み電圧Vaa あるい
は低電圧書込み電圧Vaa/2 を印加する回路を形成する。
ル選択トランジスタ、STはセル選択信号線、WLはワード
線、PLはプレート線である。S/Aはビット線BLに接続さ
れているセンスアンプ、Trp はセンスアンプS/A に通常
書込み電圧Vaa あるいはVaa/2 電圧を接続するためのPM
OSトランジスタ、Trn はセンスアンプS/A に接地電位Vs
s を接続するためのNMOSトランジスタである。PMOSトラ
ンジスタTrpおよびNMOSトランジスタTrnは、センスアン
プS/A を介してビット線BLに通常書込み電圧Vaa あるい
は低電圧書込み電圧Vaa/2 を印加する回路を形成する。
【０１１９】FeRAM セル１０は、TC並列接続型ユニット
セルであり、強誘電体キャパシタCｍにスイッチ用MOSセ
ルトランジスタTｍが並列に接続されている。
セルであり、強誘電体キャパシタCｍにスイッチ用MOSセ
ルトランジスタTｍが並列に接続されている。
【０１２０】スイッチ用MOSトランジスタＴｍのソース
（強誘電体キャパシタＣｍのプレート電極側）はプレー
ト線ＰLに接続され、スイッチ用MOSトランジスタＴｍの
ドレイン（強誘電体キャパシタＣｍのストレージ電極
側）はセル選択用トランジスタTstを介してビット線BL
に接続されている。スイッチ用MOSトランジスタＴｍの
ゲートはワード線ＷＬに接続されている。セル選択用ト
ランジスタTstのゲートはセル選択信号線STに接続され
ている。
（強誘電体キャパシタＣｍのプレート電極側）はプレー
ト線ＰLに接続され、スイッチ用MOSトランジスタＴｍの
ドレイン（強誘電体キャパシタＣｍのストレージ電極
側）はセル選択用トランジスタTstを介してビット線BL
に接続されている。スイッチ用MOSトランジスタＴｍの
ゲートはワード線ＷＬに接続されている。セル選択用ト
ランジスタTstのゲートはセル選択信号線STに接続され
ている。
【０１２１】71はプレート線選択用のプレート線デコー
ダ回路、72はプレート線デコーダ回路71の出力により駆
動され、プレート線PLにプレート電圧VPL を供給するた
めのプレート線駆動回路である。
ダ回路、72はプレート線デコーダ回路71の出力により駆
動され、プレート線PLにプレート電圧VPL を供給するた
めのプレート線駆動回路である。
【０１２２】73は通常書込み電圧Vaa を分割してVaa/2
電圧を生成する抵抗分圧回路（Vaa/2 発生回路）、74は
電圧比較回路、Trr は電圧比較回路74の一方の入力ノー
ド（＋）に通常書込み電圧Vaa を選択的に接続するため
のMOS トランジスタ、Trsは電圧比較回路74の一方の入
力ノード（＋）にVaa/2 電圧を選択的に接続するための
MOS トランジスタである。
電圧を生成する抵抗分圧回路（Vaa/2 発生回路）、74は
電圧比較回路、Trr は電圧比較回路74の一方の入力ノー
ド（＋）に通常書込み電圧Vaa を選択的に接続するため
のMOS トランジスタ、Trsは電圧比較回路74の一方の入
力ノード（＋）にVaa/2 電圧を選択的に接続するための
MOS トランジスタである。
【０１２３】Trf は帰還制御用のMOS トランジスタであ
り、通常書込み電圧Vaa がソースに印加され、ゲートが
電圧比較回路74の出力ノードに接続され、ドレインが電
圧比較回路74の他方の入力ノード（−）に接続されると
ともにプレート線駆動回路72の動作電源ノードに接続さ
れている。
り、通常書込み電圧Vaa がソースに印加され、ゲートが
電圧比較回路74の出力ノードに接続され、ドレインが電
圧比較回路74の他方の入力ノード（−）に接続されると
ともにプレート線駆動回路72の動作電源ノードに接続さ
れている。
【０１２４】Vaa/2 発生回路73、MOS トランジスタTrs
およびTrs 、電圧比較回路74、MOSトランジスタTrf お
よびプレート線駆動回路72は、プレート線PLに通常書込
み電圧Vaa あるいは低電圧書込み電圧Vaa/2 を選択的に
印加する回路を形成する。
およびTrs 、電圧比較回路74、MOSトランジスタTrf お
よびプレート線駆動回路72は、プレート線PLに通常書込
み電圧Vaa あるいは低電圧書込み電圧Vaa/2 を選択的に
印加する回路を形成する。
【０１２５】通常書込み時にプレート線PLにVaa 電圧を
印加するには、MOS トランジスタTrs をオフさせ、MOS
トランジスタTrr をオンさせる。
印加するには、MOS トランジスタTrs をオフさせ、MOS
トランジスタTrr をオンさせる。
【０１２６】また、低電圧書込み動作時にプレート線PL
にVaa/2 のパルス電圧を印加するには、MOS トランジス
タTrr をオフさせ、MOS トランジスタTrs をオンさせ
る。
にVaa/2 のパルス電圧を印加するには、MOS トランジス
タTrr をオフさせ、MOS トランジスタTrs をオンさせ
る。
【０１２７】図１９は、図１８のFeRAM の低電圧書込み
回路を用いてFeRAM セルに低電圧書込みを行う動作の一
例を示すタイミング信号図である。
回路を用いてFeRAM セルに低電圧書込みを行う動作の一
例を示すタイミング信号図である。
【０１２８】この書込みにおいては、ビット線プリチャ
ージ電圧Vbを、プレート線PLに印加するパルス電圧VPL
の約1/2 の振幅を有する電圧とすることにより、低電圧
書込みを行う。
ージ電圧Vbを、プレート線PLに印加するパルス電圧VPL
の約1/2 の振幅を有する電圧とすることにより、低電圧
書込みを行う。
【０１２９】動作について説明すると、まず、図１９に
示すように、ビット線BLをビット線プリチャージ電圧Vb
（約VPL /2）にプリチャージした状態で、ワード線電圧
Vwlを"L" レベルに設定し、セル１０のトランジスタTｍ
をオフ状態にする。一方、セル選択信号線STを"H"レベ
ルに設定し、セル選択トランジスタTstをオン状態にす
る。これにより、FeRAM セル10の分極点は、ワード線WL
選択後の期間(k) には図２中の分極点ｉになる。その
後、プレート線PLにパルスVPL を１回以上印加する。こ
の際、パルス電圧VPL がビット線電圧Vbに等しくなった
時(l) に、FeRAMセル10の分極点は、図２中の分極点ｊ
になる。そして、FeRAM セル10の分極点は、パルス電圧
VPL 印加期間(m) には図２中の分極点ｇになり、パルス
電圧VPL がビット線電圧Vbに等しくなった時(n) には図
２中の分極点ｈになる。
示すように、ビット線BLをビット線プリチャージ電圧Vb
（約VPL /2）にプリチャージした状態で、ワード線電圧
Vwlを"L" レベルに設定し、セル１０のトランジスタTｍ
をオフ状態にする。一方、セル選択信号線STを"H"レベ
ルに設定し、セル選択トランジスタTstをオン状態にす
る。これにより、FeRAM セル10の分極点は、ワード線WL
選択後の期間(k) には図２中の分極点ｉになる。その
後、プレート線PLにパルスVPL を１回以上印加する。こ
の際、パルス電圧VPL がビット線電圧Vbに等しくなった
時(l) に、FeRAMセル10の分極点は、図２中の分極点ｊ
になる。そして、FeRAM セル10の分極点は、パルス電圧
VPL 印加期間(m) には図２中の分極点ｇになり、パルス
電圧VPL がビット線電圧Vbに等しくなった時(n) には図
２中の分極点ｈになる。
【０１３０】このように、ビット線BLに固定電圧VPL /2
を与えた状態で、プレート線PLにパルス電圧VPL を１回
以上印加することにより、通常書込み時の約1/2 の電圧
でFeRAM セル10へのデータ書込みが行われるので、強誘
電体キャパシタにおける分極量は、通常書込み時の分極
量より小さい分極量になる。
を与えた状態で、プレート線PLにパルス電圧VPL を１回
以上印加することにより、通常書込み時の約1/2 の電圧
でFeRAM セル10へのデータ書込みが行われるので、強誘
電体キャパシタにおける分極量は、通常書込み時の分極
量より小さい分極量になる。
【０１３１】図２０は、図１８のFeRAM の低電圧書込み
回路を用いてFeRAM セルに低電圧書込みを行う動作の他
の例を示すタイミング信号図である。
回路を用いてFeRAM セルに低電圧書込みを行う動作の他
の例を示すタイミング信号図である。
【０１３２】この低電圧書込みにおいては、プレート線
PLに印加するパルス電圧VPLを、ビット線BLに印加する
パルス電圧Vbの約1/2 の振幅を有する電圧とすることに
より、低電圧書込みを行う。
PLに印加するパルス電圧VPLを、ビット線BLに印加する
パルス電圧Vbの約1/2 の振幅を有する電圧とすることに
より、低電圧書込みを行う。
【０１３３】動作について説明すると、まず、図２０に
示すように、プレート線PLをプレート線プリチャージ電
圧VPL （約Vb/2）にプリチャージした状態で、ワード線
電圧Vwl を"L" レベルに設定し、セル１０のトランジス
タTｍ をオフ状態にする。一方、セル選択信号線STを"
H"レベルに設定し、セル選択トランジスタTstをオン状
態にする。これにより、FeRAM セル10の分極点は、ワー
ド線WL選択後の期間(k)には図２中の分極点ｇになる。
その後、ビット線BLにパルス電圧Vbを１回以上印加す
る。この際、パルス電圧Vbがパルス電圧VPL に等しくな
った時(l) には、FeRAM セル10の分極点は、図２中の分
極点ｈになる。そして、FeRAM セル10の分極点は、パル
ス電圧Vb印加期間(m) には図２中の分極点ｉになり、パ
ルス電圧Vbがパルス電圧VPL に等しくなった時(n) には
図２中の分極点ｊになる。
示すように、プレート線PLをプレート線プリチャージ電
圧VPL （約Vb/2）にプリチャージした状態で、ワード線
電圧Vwl を"L" レベルに設定し、セル１０のトランジス
タTｍ をオフ状態にする。一方、セル選択信号線STを"
H"レベルに設定し、セル選択トランジスタTstをオン状
態にする。これにより、FeRAM セル10の分極点は、ワー
ド線WL選択後の期間(k)には図２中の分極点ｇになる。
その後、ビット線BLにパルス電圧Vbを１回以上印加す
る。この際、パルス電圧Vbがパルス電圧VPL に等しくな
った時(l) には、FeRAM セル10の分極点は、図２中の分
極点ｈになる。そして、FeRAM セル10の分極点は、パル
ス電圧Vb印加期間(m) には図２中の分極点ｉになり、パ
ルス電圧Vbがパルス電圧VPL に等しくなった時(n) には
図２中の分極点ｊになる。
【０１３４】このように、プレート線PLに固定電圧Vb/2
を与えた状態で、ビット線BLにパルス電圧Vbを１回以上
印加することにより、通常書込み時の約1/2 の電圧でFe
RAMセル10へのデータ書込みが行われるので、強誘電体
キャパシタにおける分極量は、通常書込み時の分極量よ
り小さい分極量になる。
を与えた状態で、ビット線BLにパルス電圧Vbを１回以上
印加することにより、通常書込み時の約1/2 の電圧でFe
RAMセル10へのデータ書込みが行われるので、強誘電体
キャパシタにおける分極量は、通常書込み時の分極量よ
り小さい分極量になる。
【０１３５】＜第１の実施の形態の第９実施例＞図２１
は、複数（この実施例では8個）のTC並列接続型ユニッ
トセルから成るセルブロック２０を示す回路図である。
図２１では、代表的に、５個のTC並列接続型ユニットセ
ルのみを示している。
は、複数（この実施例では8個）のTC並列接続型ユニッ
トセルから成るセルブロック２０を示す回路図である。
図２１では、代表的に、５個のTC並列接続型ユニットセ
ルのみを示している。
【０１３６】FeRAM セルは、TC並列接続型ユニットセル
であり、強誘電体キャパシタCｍにスイッチ用MOSセルト
ランジスタTｍが並列に接続されている。
であり、強誘電体キャパシタCｍにスイッチ用MOSセルト
ランジスタTｍが並列に接続されている。
【０１３７】セルブロック20は、強誘電体キャパシタC
ｍにスイッチ用MOSセルトランジスタTｍが並列に接続さ
れて成るユニットセル８個が直列接続されて構成されて
いる。直列接続されたセルの一端はプレート線PLに接続
され、他端はブロック選択トランジスタTbsを介してビ
ット線BLに接続されされている。
ｍにスイッチ用MOSセルトランジスタTｍが並列に接続さ
れて成るユニットセル８個が直列接続されて構成されて
いる。直列接続されたセルの一端はプレート線PLに接続
され、他端はブロック選択トランジスタTbsを介してビ
ット線BLに接続されされている。
【０１３８】そして、各ユニットセルのセルトランジス
タTm のゲートはそれぞれのワード線WL0 〜WL7 に接続
され、ブロック選択トランジスタTbsのゲートはブロッ
ク選択線BSに接続されている。ブロック選択線BSにはブ
ロック選択信号が入力される。
タTm のゲートはそれぞれのワード線WL0 〜WL7 に接続
され、ブロック選択トランジスタTbsのゲートはブロッ
ク選択線BSに接続されている。ブロック選択線BSにはブ
ロック選択信号が入力される。
【０１３９】図２２は、この発明の第１の実施の形態の
第９実施例に係るFeRAM の一部を示す回路図であり、特
に、図１中のセルアレイ１１の一部とその関連する低電
圧書込み回路１２および書込み／読み出し回路を示す回
路図である。
第９実施例に係るFeRAM の一部を示す回路図であり、特
に、図１中のセルアレイ１１の一部とその関連する低電
圧書込み回路１２および書込み／読み出し回路を示す回
路図である。
【０１４０】20はセルブロック、Tbsはブロック選択ト
ランジスタ、WL0 〜WL7 はワード線、PLはプレート線、
BLおよび/BL は相補的な一対のビット線、S/A は一対の
ビット線BL、/BLに接続されているセンスアンプ、Trp
はセンスアンプS/A に通常書込み電圧Vaa を接続するた
めのPMOSトランジスタ、Trn はセンスアンプS/A に接地
電位Vss を接続するためのNMOSトランジスタである。
ランジスタ、WL0 〜WL7 はワード線、PLはプレート線、
BLおよび/BL は相補的な一対のビット線、S/A は一対の
ビット線BL、/BLに接続されているセンスアンプ、Trp
はセンスアンプS/A に通常書込み電圧Vaa を接続するた
めのPMOSトランジスタ、Trn はセンスアンプS/A に接地
電位Vss を接続するためのNMOSトランジスタである。
【０１４１】111 および112 は一対のビット線BL、/BL
に通常の書込み動作用のプリチャージ電圧（接地電位）
Vss を選択的に接続するためのVss プリチャージ用のMO
S トランジスタ、113 は一対のビット線BL、/BL間に接
続されているVss イコライズ用のMOS トランジスタ、11
4 は上記Vss プリチャージ用のMOS トランジスタ111、1
12およびVss イコライズ用のMOS トランジスタ113 の各
ゲートにプリチャージ/イコライズ信号Eqr を供給する
ためのイコライズ信号線である。Vss プリチャージ用の
MOS トランジスタ111 および112、Vss イコライズ用のM
OS トランジスタ113、およびイコライズ信号線114は、
一対のビット線BL、/BLにVss を選択的に印加する通常
書込み回路を形成している。
に通常の書込み動作用のプリチャージ電圧（接地電位）
Vss を選択的に接続するためのVss プリチャージ用のMO
S トランジスタ、113 は一対のビット線BL、/BL間に接
続されているVss イコライズ用のMOS トランジスタ、11
4 は上記Vss プリチャージ用のMOS トランジスタ111、1
12およびVss イコライズ用のMOS トランジスタ113 の各
ゲートにプリチャージ/イコライズ信号Eqr を供給する
ためのイコライズ信号線である。Vss プリチャージ用の
MOS トランジスタ111 および112、Vss イコライズ用のM
OS トランジスタ113、およびイコライズ信号線114は、
一対のビット線BL、/BLにVss を選択的に印加する通常
書込み回路を形成している。
【０１４２】119 は通常書込み電圧Vaa および接地電位
Vss を受けてVaa/2 電圧を発生するVaa/2 発生回路、11
5 および116 はそれぞれビット線BL、/BLに低電圧書込
み動作用のプリチャージ電圧Vaa/2 を選択的に接続する
ためのVaa/2 プリチャージ用のMOS トランジスタ、117
は一対のビット線BL、/BL間に接続されているVaa/2イコ
ライズ用のMOS トランジスタ、118 は上記Vaa/2 プリチ
ャージ用のMOS トランジスタ115、116 およびVaa/2 イ
コライズ用のMOS トランジスタ117 の各ゲートにプリチ
ャージ/イコライズ信号Eqs を供給するためのプリチャ
ージ/イコライズ信号線である。Vaa/2 発生回路119、Va
a/2 プリチャージ用のMOS トランジスタ115 および11
6、Vaa/2 イコライズ用のMOS トランジスタ117、および
プリチャージ/イコライズ信号線118は、一対のビット
線BL、/BLにVaa/2 電圧を選択的に印加する低電圧書込
み回路を形成している。
Vss を受けてVaa/2 電圧を発生するVaa/2 発生回路、11
5 および116 はそれぞれビット線BL、/BLに低電圧書込
み動作用のプリチャージ電圧Vaa/2 を選択的に接続する
ためのVaa/2 プリチャージ用のMOS トランジスタ、117
は一対のビット線BL、/BL間に接続されているVaa/2イコ
ライズ用のMOS トランジスタ、118 は上記Vaa/2 プリチ
ャージ用のMOS トランジスタ115、116 およびVaa/2 イ
コライズ用のMOS トランジスタ117 の各ゲートにプリチ
ャージ/イコライズ信号Eqs を供給するためのプリチャ
ージ/イコライズ信号線である。Vaa/2 発生回路119、Va
a/2 プリチャージ用のMOS トランジスタ115 および11
6、Vaa/2 イコライズ用のMOS トランジスタ117、および
プリチャージ/イコライズ信号線118は、一対のビット
線BL、/BLにVaa/2 電圧を選択的に印加する低電圧書込
み回路を形成している。
【０１４３】120 は前記通常書込み回路および低電圧書
込み回路とセルブロック20との間で各ビット線BL、/BL
に直列に挿入され、ゲート制御信号φi により制御され
るトランスファゲート用のMOS トランジスタである。
込み回路とセルブロック20との間で各ビット線BL、/BL
に直列に挿入され、ゲート制御信号φi により制御され
るトランスファゲート用のMOS トランジスタである。
【０１４４】通常書込み時に一対のビット線BLをVss に
プリチャージするには、プリチャージ・イコライズ信号
Eqs を非活性化して低電圧書込み回路の各トランジスタ
115、116、117 をオフさせ、一方プリチャージ・イコラ
イズ信号Eqr を活性化して通常書込み回路の各トランジ
スタ111、112、113 をオンさせる。
プリチャージするには、プリチャージ・イコライズ信号
Eqs を非活性化して低電圧書込み回路の各トランジスタ
115、116、117 をオフさせ、一方プリチャージ・イコラ
イズ信号Eqr を活性化して通常書込み回路の各トランジ
スタ111、112、113 をオンさせる。
【０１４５】低電圧書込み動作時に一対のビット線BLを
Vaa/2 にプリチャージするには、プリチャージ・イコラ
イズ信号Eqr を非活性化して通常書込み回路の各トラン
ジスタ111、112、113 をオフさせ、一方プリチャージ・
イコライズ信号Eqs を活性化して低電圧書込み回路の各
トランジスタ115、116、117 をオンさせる。
Vaa/2 にプリチャージするには、プリチャージ・イコラ
イズ信号Eqr を非活性化して通常書込み回路の各トラン
ジスタ111、112、113 をオフさせ、一方プリチャージ・
イコライズ信号Eqs を活性化して低電圧書込み回路の各
トランジスタ115、116、117 をオンさせる。
【０１４６】＜第１の実施の形態の第１０実施例＞図２
３は、この発明の第１の実施の形態の第１０実施例に係
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を示す回路図である。こ
の回路は、図２２を参照して前述した回路と比べて、低
電圧書込み回路が異なり、その他は同じであるので、同
じ部分には図２２におけるのと同一符号を付している。
３は、この発明の第１の実施の形態の第１０実施例に係
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を示す回路図である。こ
の回路は、図２２を参照して前述した回路と比べて、低
電圧書込み回路が異なり、その他は同じであるので、同
じ部分には図２２におけるのと同一符号を付している。
【０１４７】Trr はプリチャージ・イコライズ信号Eqr
が供給される通常書込み回路のイコライズ信号線114 を
接地電位Vss に選択的に接続するための通常動作用のNM
OSトランジスタである。
が供給される通常書込み回路のイコライズ信号線114 を
接地電位Vss に選択的に接続するための通常動作用のNM
OSトランジスタである。
【０１４８】Vaa/2 発生回路121 は、通常書込み電圧Va
a を抵抗R、R で分割してVaa/2 電圧を生成する抵抗分
圧回路が用いられている。Trs は前記イコライズ信号線
114および一対のビット線BL、/BLに上記Vaa/2 電圧を選
択的に接続するためのNMOSトランジスタである。Vaa/2
発生回路121 およびNMOSトランジスタTrsは低電圧書込
み回路を形成する。
a を抵抗R、R で分割してVaa/2 電圧を生成する抵抗分
圧回路が用いられている。Trs は前記イコライズ信号線
114および一対のビット線BL、/BLに上記Vaa/2 電圧を選
択的に接続するためのNMOSトランジスタである。Vaa/2
発生回路121 およびNMOSトランジスタTrsは低電圧書込
み回路を形成する。
【０１４９】通常書込み時に一対のビット線BL、/BLをV
ss にプリチャージするには、低電圧書込み回路のNMOS
トランジスタTrs をオフさせ、一方通常動作用のNMOSト
ランジスタTrr はオンさせ、プリチャージ・イコライズ
信号Eqr を活性化することにより、書込み回路の各トラ
ンジスタ111、112、113 をオンさせる。
ss にプリチャージするには、低電圧書込み回路のNMOS
トランジスタTrs をオフさせ、一方通常動作用のNMOSト
ランジスタTrr はオンさせ、プリチャージ・イコライズ
信号Eqr を活性化することにより、書込み回路の各トラ
ンジスタ111、112、113 をオンさせる。
【０１５０】低電圧書込み動作時に一対のビット線BL、
/BLをVaa/2 にプリチャージするには、通常動作用のNMO
SトランジスタTrr はオフさせ、低電圧書込み回路のNMO
SトランジスタTrs をオンさせ、各トランジスタ111、11
2、113 をオンさせる。
/BLをVaa/2 にプリチャージするには、通常動作用のNMO
SトランジスタTrr はオフさせ、低電圧書込み回路のNMO
SトランジスタTrs をオンさせ、各トランジスタ111、11
2、113 をオンさせる。
【０１５１】図２４は、図２２の第９実施例におけるFe
RAM あるいは図２３の第１０実施例におけるFeRAM にお
ける低電圧書込みの動作の一例を示すタイミング信号図
である。
RAM あるいは図２３の第１０実施例におけるFeRAM にお
ける低電圧書込みの動作の一例を示すタイミング信号図
である。
【０１５２】ワード線WL0 〜WL7 のうちで選択セルに対
応する１本（例えばワード線WL0 ）のみ"Ｌ"レベルに設
定され、それ以外のワード線は"Ｈ" レベルに設定され
る。したがって、選択ワード線WL0に接続されたセルす
なわち選択セルのMOSトランジスタTm がオフ状態にな
り、一方非選択ワード線WL1 〜WL7 に接続されたセルす
なわち非選択セルのMOSトランジスタTm はオン状態にな
る。そして、ブロック選択線（例えばBS0 ）が"H" レベ
ルに設定されて、このH" レベルに設定されたブロック
選択線BS0 に接続されたブロック選択トランジスタTbs
がオン状態にされる。それにより、セルが選択され、選
択セルのセルキャパシタCm がビット線BLとプレート線P
Lとの間に接続されることになる。
応する１本（例えばワード線WL0 ）のみ"Ｌ"レベルに設
定され、それ以外のワード線は"Ｈ" レベルに設定され
る。したがって、選択ワード線WL0に接続されたセルす
なわち選択セルのMOSトランジスタTm がオフ状態にな
り、一方非選択ワード線WL1 〜WL7 に接続されたセルす
なわち非選択セルのMOSトランジスタTm はオン状態にな
る。そして、ブロック選択線（例えばBS0 ）が"H" レベ
ルに設定されて、このH" レベルに設定されたブロック
選択線BS0 に接続されたブロック選択トランジスタTbs
がオン状態にされる。それにより、セルが選択され、選
択セルのセルキャパシタCm がビット線BLとプレート線P
Lとの間に接続されることになる。
【０１５３】そして、FeRAM に熱工程が加わる直前、例
えばウエハー段階での選別テスト終了後アセンブリ工程
前、あるいは、製品出荷前の選別テスト終了後製品出荷
前に、セルアレイの全てのセルブロックにわたる同一行
（例えばワード線WL0の行）のセルを同時に選択し、全
てのブロック選択線BSを"H" レベルに設定して全てのブ
ロック選択トランジスタTbsをオンにした状態で、全て
のビット線BLまたはプレート線PLに前記したような低電
圧書込み回路により低電圧Vxを印加する。
えばウエハー段階での選別テスト終了後アセンブリ工程
前、あるいは、製品出荷前の選別テスト終了後製品出荷
前に、セルアレイの全てのセルブロックにわたる同一行
（例えばワード線WL0の行）のセルを同時に選択し、全
てのブロック選択線BSを"H" レベルに設定して全てのブ
ロック選択トランジスタTbsをオンにした状態で、全て
のビット線BLまたはプレート線PLに前記したような低電
圧書込み回路により低電圧Vxを印加する。
【０１５４】選択ワード線WL0 が"Ｌ"レベルに設定され
た状態において、プレート線PLにパルス電圧VPL（＝V
x）を印加した場合には、小さい分極量を持つ"0" デー
タが設定される。これに対して、ビット線BL、/BLにパ
ルス電圧Vb（＝Vx）を印加した場合には、小さい分極量
を持つ"1" データが設定される。
た状態において、プレート線PLにパルス電圧VPL（＝V
x）を印加した場合には、小さい分極量を持つ"0" デー
タが設定される。これに対して、ビット線BL、/BLにパ
ルス電圧Vb（＝Vx）を印加した場合には、小さい分極量
を持つ"1" データが設定される。
【０１５５】なお、ワード線WL0 が"Ｌ"レベルに設定さ
れている期間内で、前記低電圧パルスVxを、図２４に示
すように、複数回印加することにより、上述の小さい分
極量を持つデータをより確実に設定することができる。
れている期間内で、前記低電圧パルスVxを、図２４に示
すように、複数回印加することにより、上述の小さい分
極量を持つデータをより確実に設定することができる。
【０１５６】なお、ブロック選択トランジスタTbs がオ
ン状態にされている期間内で、前記パルス電圧VPL ある
いはパルス電圧Vbを複数回印加することにより、上述の
小さい分極量を持つ データをより確実に設定すること
ができる。
ン状態にされている期間内で、前記パルス電圧VPL ある
いはパルス電圧Vbを複数回印加することにより、上述の
小さい分極量を持つ データをより確実に設定すること
ができる。
【０１５７】このような動作により、セルアレイの全て
のセルブロックにわたる同一行のセルを同時に選択でき
るので、メモリ容量が大きくなってもテスト時間が短く
て済む。
のセルブロックにわたる同一行のセルを同時に選択でき
るので、メモリ容量が大きくなってもテスト時間が短く
て済む。
【０１５８】＜第２の実施形態＞図２５は、本発明の第
２の実施形態に係るFeRAM の一部を概略的に示すブロッ
ク図であり、図２６はそのヒステリス特性曲線を示す。
２の実施形態に係るFeRAM の一部を概略的に示すブロッ
ク図であり、図２６はそのヒステリス特性曲線を示す。
【０１５９】この第２の実施形態に係るFeRAMにおいて
は、メモリセルアレイのセルブロック２０とセンスアン
プＳ／Ａとの間に分離用のＭＯＳトランジスタ１３０を
挿入している。そして、低電圧書込み時には、分離用の
ＭＯＳトランジスタ１３０のゲートに与えられるゲート
制御信号PHTを高い昇圧電圧Vpp（通常書込み電圧）から
低い内部電源電圧Ｖａａに下げ、それにより、セルアレ
イ側のビット線の／ＢＬ、ＢＬにおける“１”データ書
込み電圧をＶａａ−Ｖｔ（Ｖｔ：分離用のＭＯＳトラン
ジスタ１３０の閾値電圧）に押さえて、セルアレイへの
熱、ストレス等によるインプリントの発生を押さえてい
る。
は、メモリセルアレイのセルブロック２０とセンスアン
プＳ／Ａとの間に分離用のＭＯＳトランジスタ１３０を
挿入している。そして、低電圧書込み時には、分離用の
ＭＯＳトランジスタ１３０のゲートに与えられるゲート
制御信号PHTを高い昇圧電圧Vpp（通常書込み電圧）から
低い内部電源電圧Ｖａａに下げ、それにより、セルアレ
イ側のビット線の／ＢＬ、ＢＬにおける“１”データ書
込み電圧をＶａａ−Ｖｔ（Ｖｔ：分離用のＭＯＳトラン
ジスタ１３０の閾値電圧）に押さえて、セルアレイへの
熱、ストレス等によるインプリントの発生を押さえてい
る。
【０１６０】＜第２の実施の形態の第１の実施例＞図２
７は、この発明の第２の実施の形態の第１実施例に係る
FeRAM の回路図である。図２８は、図２７の第２の実施
の形態の第１実施例におけるFeRAMにおける低電圧書込
みの動作の一例を示すタイミング信号図である。
７は、この発明の第２の実施の形態の第１実施例に係る
FeRAM の回路図である。図２８は、図２７の第２の実施
の形態の第１実施例におけるFeRAMにおける低電圧書込
みの動作の一例を示すタイミング信号図である。
【０１６１】セルブロック20は、セルトランジスタTm
のソース・ドレイン間に強誘電体キャパシタCm が並列
接続されて成る並列接続型ユニットセル８個が直列接続
されて構成されている。代表的に、一対のビット線BLお
よび/BLそれぞれに対して２個のユニットセルが示され
ている。直列接続されたセルの一端はプレート線PLに接
続され、他端はブロック選択トランジスタTbs を介して
ビット線BLに接続されている。
のソース・ドレイン間に強誘電体キャパシタCm が並列
接続されて成る並列接続型ユニットセル８個が直列接続
されて構成されている。代表的に、一対のビット線BLお
よび/BLそれぞれに対して２個のユニットセルが示され
ている。直列接続されたセルの一端はプレート線PLに接
続され、他端はブロック選択トランジスタTbs を介して
ビット線BLに接続されている。
【０１６２】そして、各ユニットセルのセルトランジス
タTm のゲートはそれぞれのワード線WL0 〜WL7 に接続
され、ブロック選択トランジスタTbs のゲートはブロッ
ク選択線BSに接続されている。ブロック選択線BSにはブ
ロック選択信号が入力される。
タTm のゲートはそれぞれのワード線WL0 〜WL7 に接続
され、ブロック選択トランジスタTbs のゲートはブロッ
ク選択線BSに接続されている。ブロック選択線BSにはブ
ロック選択信号が入力される。
【０１６３】この実施例においては、図２７に示される
ように、メモリセルアレイのセルブロック２０とセンス
アンプＳ／Ａとの間における一対のビット線BL、/BLの
それぞれに分離用のＭＯＳトランジスタ１３０を挿入し
ている。すなわち、セルブロック２０とセンスアンプＳ
／Ａとの間でビット線ＢＬに分離用のＭＯＳトランジス
タ１３０が挿入され、また同様に、セルブロック２０と
センスアンプＳ／Ａとの間でビット線／ＢＬに分離用の
ＭＯＳトランジスタ１３０が挿入されている。分離用の
ＭＯＳトランジスタ１３０には、ゲート制御信号線PHT
を介してそのゲートにゲート制御信号が入力される。そ
して、通常動作では、ゲート制御信号PHTは“H”レベル
すなわち高い昇圧電圧Vppであり、セルブロック２０と
センスアンプＳ／Ａとは電気的に接続される。
ように、メモリセルアレイのセルブロック２０とセンス
アンプＳ／Ａとの間における一対のビット線BL、/BLの
それぞれに分離用のＭＯＳトランジスタ１３０を挿入し
ている。すなわち、セルブロック２０とセンスアンプＳ
／Ａとの間でビット線ＢＬに分離用のＭＯＳトランジス
タ１３０が挿入され、また同様に、セルブロック２０と
センスアンプＳ／Ａとの間でビット線／ＢＬに分離用の
ＭＯＳトランジスタ１３０が挿入されている。分離用の
ＭＯＳトランジスタ１３０には、ゲート制御信号線PHT
を介してそのゲートにゲート制御信号が入力される。そ
して、通常動作では、ゲート制御信号PHTは“H”レベル
すなわち高い昇圧電圧Vppであり、セルブロック２０と
センスアンプＳ／Ａとは電気的に接続される。
【０１６４】そして、低電圧書込み時、たとえば、パッ
キング工程前における書込み時には、分離用のＭＯＳト
ランジスタ１３０のゲートに与えられるゲート制御信号
電圧PHTは、図２８に示されるように、高い昇圧電圧Vpp
（通常書込み電圧）から低い内部電源電圧Ｖａａに下げ
られる。それにより、センスアンプ側のビット線／Ｂ
Ｌ、ＢＬの電位が接地電位Vssと内部電源電位Ｖａａと
の間で振幅される状態が維持される一方、セルアレイ側
のビット線の／ＢＬ、ＢＬにおいては、図２８に示され
るように、“１”データ書込み電圧がＶａａ−Ｖｔ（Ｖ
ｔ：分離用のＭＯＳトランジスタ１３０の閾値電圧）に
低減される。このように、低電圧書込み時には、“１”
データ書込み電圧がＶａａ−Ｖｔに低減されるため、セ
ルアレイへの熱、ストレス等によるインプリントを押さ
えている。一方、センスアンプ側のビット線／ＢＬ、Ｂ
Ｌの電位は、このとき、セルアレイ側のビット線の／Ｂ
Ｌ、ＢＬの電位とは切り離されて、接地電位Vssと内部
電源電位Ｖａａとの間で振幅されるため、書き込み不良
が生じるということはない。
キング工程前における書込み時には、分離用のＭＯＳト
ランジスタ１３０のゲートに与えられるゲート制御信号
電圧PHTは、図２８に示されるように、高い昇圧電圧Vpp
（通常書込み電圧）から低い内部電源電圧Ｖａａに下げ
られる。それにより、センスアンプ側のビット線／Ｂ
Ｌ、ＢＬの電位が接地電位Vssと内部電源電位Ｖａａと
の間で振幅される状態が維持される一方、セルアレイ側
のビット線の／ＢＬ、ＢＬにおいては、図２８に示され
るように、“１”データ書込み電圧がＶａａ−Ｖｔ（Ｖ
ｔ：分離用のＭＯＳトランジスタ１３０の閾値電圧）に
低減される。このように、低電圧書込み時には、“１”
データ書込み電圧がＶａａ−Ｖｔに低減されるため、セ
ルアレイへの熱、ストレス等によるインプリントを押さ
えている。一方、センスアンプ側のビット線／ＢＬ、Ｂ
Ｌの電位は、このとき、セルアレイ側のビット線の／Ｂ
Ｌ、ＢＬの電位とは切り離されて、接地電位Vssと内部
電源電位Ｖａａとの間で振幅されるため、書き込み不良
が生じるということはない。
【０１６５】図２８に示される低電圧書込み動作におい
て、セルに格納されているデータが“１”データの場合
には、分極点は、分極点（ｃ）から、順次、分極点
（ｇ）、分極点（ｉ）、分極点（ｌ）へと変化し、小さ
い分極量を持つデータ“１”となる。一方、セルに格納
されているデータが“０”データの場合には、外部から
データ“１”を書き込むことにより、分極点は、分極点
（ｅ）から、順次、分極点（ｄ）、分極点（ｉ）、分極
点（ｌ）へと変化し、小さい分極量を持つデータ“１”
となる。このように、この実施例においても、上述の実
施例と同様に、分極量を小さくすることができ、インプ
リントの問題が低減される。この実施例ではさらに、プ
レート側とビット線側の電源を分ける必要もなく、構成
が簡単になる。また、この実施例では、低電圧書込みを
実現するのに上述の実施例では必要であったプレート線
“Ｈ”レベル側電位、ビット線“Ｈ”レベル側電位をチ
ップ内部で発生させる必要がない。
て、セルに格納されているデータが“１”データの場合
には、分極点は、分極点（ｃ）から、順次、分極点
（ｇ）、分極点（ｉ）、分極点（ｌ）へと変化し、小さ
い分極量を持つデータ“１”となる。一方、セルに格納
されているデータが“０”データの場合には、外部から
データ“１”を書き込むことにより、分極点は、分極点
（ｅ）から、順次、分極点（ｄ）、分極点（ｉ）、分極
点（ｌ）へと変化し、小さい分極量を持つデータ“１”
となる。このように、この実施例においても、上述の実
施例と同様に、分極量を小さくすることができ、インプ
リントの問題が低減される。この実施例ではさらに、プ
レート側とビット線側の電源を分ける必要もなく、構成
が簡単になる。また、この実施例では、低電圧書込みを
実現するのに上述の実施例では必要であったプレート線
“Ｈ”レベル側電位、ビット線“Ｈ”レベル側電位をチ
ップ内部で発生させる必要がない。
【０１６６】＜第２の実施の形態の第２の実施例＞図２
９は本発明の第２の実施の形態の第２の実施例に係る強
誘電体メモリの一部の回路であり、図３０は、図２９の
第２の実施の形態の第２実施例におけるFeRAMにおける
低電圧書込みの動作の一例を示すタイミング信号図であ
る。この回路は、図２７を参照して前述した第２の実施
の形態の第１実施例の回路と比べて、FeRAM セルの構成
が異なり、その他は同じであるので、同じ部分には図２
７におけるのと同一符号を付している。
９は本発明の第２の実施の形態の第２の実施例に係る強
誘電体メモリの一部の回路であり、図３０は、図２９の
第２の実施の形態の第２実施例におけるFeRAMにおける
低電圧書込みの動作の一例を示すタイミング信号図であ
る。この回路は、図２７を参照して前述した第２の実施
の形態の第１実施例の回路と比べて、FeRAM セルの構成
が異なり、その他は同じであるので、同じ部分には図２
７におけるのと同一符号を付している。
【０１６７】FeRAMセル１０は、複数（たとえば８個）
ユニットセルから成っている。代表的に、一対のビット
線BLおよび/BLそれぞれに対して２個のユニットセルを
示している。
ユニットセルから成っている。代表的に、一対のビット
線BLおよび/BLそれぞれに対して２個のユニットセルを
示している。
【０１６８】各FeRAM セル１０のセル選択用トランジス
タTst のドレインはビット線BLあるいは/BLに接続さ
れ、各FeRAM セル１０のセル選択用トランジスタTst の
ゲートは各対応するワード線WL0 〜WLに接続され、各Fe
RAM セル１０の強誘電体キャパシタCm の一端（プレー
ト電極）は各対応するプレート線ＰＬ０〜ＰＬに接続さ
れている。
タTst のドレインはビット線BLあるいは/BLに接続さ
れ、各FeRAM セル１０のセル選択用トランジスタTst の
ゲートは各対応するワード線WL0 〜WLに接続され、各Fe
RAM セル１０の強誘電体キャパシタCm の一端（プレー
ト電極）は各対応するプレート線ＰＬ０〜ＰＬに接続さ
れている。
【０１６９】この実施例においては、図２９に示される
ように、メモリセルアレイのセルブロック２０とセンス
アンプＳ／Ａとの間における一対のビット線BL、/BLの
それぞれに分離用のＭＯＳトランジスタ１３０を挿入し
ている。すなわち、セルブロック２０とセンスアンプＳ
／Ａとの間でビット線ＢＬに分離用のＭＯＳトランジス
タ１３０が挿入され、また同様に、セルブロック２０と
センスアンプＳ／Ａとの間でビット線／ＢＬに分離用の
ＭＯＳトランジスタ１３０が挿入されている。分離用の
ＭＯＳトランジスタ１３０には、ゲート制御信号線PHT
を介してそのゲートにゲート制御信号が入力される。そ
して、通常動作では、ゲート制御信号PHTは“H”レベル
すなわち高い昇圧電圧Vppであり、セルブロック２０と
センスアンプＳ／Ａとは電気的に接続される。
ように、メモリセルアレイのセルブロック２０とセンス
アンプＳ／Ａとの間における一対のビット線BL、/BLの
それぞれに分離用のＭＯＳトランジスタ１３０を挿入し
ている。すなわち、セルブロック２０とセンスアンプＳ
／Ａとの間でビット線ＢＬに分離用のＭＯＳトランジス
タ１３０が挿入され、また同様に、セルブロック２０と
センスアンプＳ／Ａとの間でビット線／ＢＬに分離用の
ＭＯＳトランジスタ１３０が挿入されている。分離用の
ＭＯＳトランジスタ１３０には、ゲート制御信号線PHT
を介してそのゲートにゲート制御信号が入力される。そ
して、通常動作では、ゲート制御信号PHTは“H”レベル
すなわち高い昇圧電圧Vppであり、セルブロック２０と
センスアンプＳ／Ａとは電気的に接続される。
【０１７０】そして、低電圧書込み時、たとえば、パッ
キング工程前における書込み時には、分離用のＭＯＳト
ランジスタ１３０のゲートに与えられるゲート制御信号
電圧PHTは、図３０に示されるように、高い昇圧電圧Vpp
（通常書込み電圧）から低い内部電源電圧Ｖａａに下げ
られる。それにより、センスアンプ側のビット線／Ｂ
Ｌ、ＢＬの電位が接地電位Vssと内部電源電位Ｖａａと
の間で振幅される状態が維持される一方、セルアレイ側
のビット線の／ＢＬ、ＢＬにおいては、図３０に示され
るように、“１”データ書込み電圧がＶａａ−Ｖｔ（Ｖ
ｔ：分離用のＭＯＳトランジスタ１３０の閾値電圧）に
低減される。このように、低電圧書込み時には、“１”
データ書込み電圧がＶａａ−Ｖｔに低減されるため、セ
ルアレイへの熱、ストレス等によるインプリントを押さ
えている。一方、センスアンプ側のビット線／ＢＬ、Ｂ
Ｌの電位は、この時、セルアレイ側のビット線の／Ｂ
Ｌ、ＢＬの電位とは切り離されて、接地電位Vssと内部
電源電位Ｖａａとの間で振幅されるため、書き込み不良
が生じるということはない。
キング工程前における書込み時には、分離用のＭＯＳト
ランジスタ１３０のゲートに与えられるゲート制御信号
電圧PHTは、図３０に示されるように、高い昇圧電圧Vpp
（通常書込み電圧）から低い内部電源電圧Ｖａａに下げ
られる。それにより、センスアンプ側のビット線／Ｂ
Ｌ、ＢＬの電位が接地電位Vssと内部電源電位Ｖａａと
の間で振幅される状態が維持される一方、セルアレイ側
のビット線の／ＢＬ、ＢＬにおいては、図３０に示され
るように、“１”データ書込み電圧がＶａａ−Ｖｔ（Ｖ
ｔ：分離用のＭＯＳトランジスタ１３０の閾値電圧）に
低減される。このように、低電圧書込み時には、“１”
データ書込み電圧がＶａａ−Ｖｔに低減されるため、セ
ルアレイへの熱、ストレス等によるインプリントを押さ
えている。一方、センスアンプ側のビット線／ＢＬ、Ｂ
Ｌの電位は、この時、セルアレイ側のビット線の／Ｂ
Ｌ、ＢＬの電位とは切り離されて、接地電位Vssと内部
電源電位Ｖａａとの間で振幅されるため、書き込み不良
が生じるということはない。
【０１７１】図３０に示される低電圧書込み動作におい
て、セルに格納されているデータが“１”データの場合
には、分極点は、分極点（ｃ）から、順次、分極点
（ｇ）、分極点（ｉ）、分極点（ｌ）へと変化し、小さ
い分極量を持つデータ“１”となる。一方、セルに格納
されているデータが“０”データの場合には、外部から
データ“１”を書き込むことにより、分極点は、分極点
（ｅ）から、順次、分極点（ｄ）、分極点（ｉ）、分極
点（ｌ）へと変化し、小さい分極量を持つデータ“１”
となる。このように、この実施例においても、上述の実
施例と同様に、分極量を小さくすることができ、インプ
リントの問題が低減される。この実施例ではさらに、プ
レート側とビット線側の電源を分ける必要もなく、構成
が簡単になる。また、この実施例では、低電圧書込みを
実現するのに上述の実施例では必要であったプレート線
“Ｈ”レベル側電位、ビット線“Ｈ”レベル側電位をチ
ップ内部で発生させる必要がない。
て、セルに格納されているデータが“１”データの場合
には、分極点は、分極点（ｃ）から、順次、分極点
（ｇ）、分極点（ｉ）、分極点（ｌ）へと変化し、小さ
い分極量を持つデータ“１”となる。一方、セルに格納
されているデータが“０”データの場合には、外部から
データ“１”を書き込むことにより、分極点は、分極点
（ｅ）から、順次、分極点（ｄ）、分極点（ｉ）、分極
点（ｌ）へと変化し、小さい分極量を持つデータ“１”
となる。このように、この実施例においても、上述の実
施例と同様に、分極量を小さくすることができ、インプ
リントの問題が低減される。この実施例ではさらに、プ
レート側とビット線側の電源を分ける必要もなく、構成
が簡単になる。また、この実施例では、低電圧書込みを
実現するのに上述の実施例では必要であったプレート線
“Ｈ”レベル側電位、ビット線“Ｈ”レベル側電位をチ
ップ内部で発生させる必要がない。
【０１７２】
【発明の効果】上述したように本発明の強誘電体メモリ
によれば、ウエハー段階での選別テスト後のアセンブリ
による熱ストレスや、出荷後の半田付けの熱ストレス等
によるFeRAM セルの劣化やソフトエラーの発生が防止さ
れ、それによりインプリントの加速を抑制される。
によれば、ウエハー段階での選別テスト後のアセンブリ
による熱ストレスや、出荷後の半田付けの熱ストレス等
によるFeRAM セルの劣化やソフトエラーの発生が防止さ
れ、それによりインプリントの加速を抑制される。
【図１】本発明の第１の実施形態に係るFeRAM の一部を
概略的に示すブロック図。
概略的に示すブロック図。
【図２】図１のFeRAM に使用されているFeRAM セルの分
極状態の一例を示すヒステリシス特性曲線図。
極状態の一例を示すヒステリシス特性曲線図。
【図３】この発明の第１の実施形態の第１実施例に係る
FeRAM の一部を示す回路図であり、特に、図１中のセル
アレイ１１の一部とその関連する低電圧書込み回路１２
および書込み／読み出し回路を詳細に示す回路図。
FeRAM の一部を示す回路図であり、特に、図１中のセル
アレイ１１の一部とその関連する低電圧書込み回路１２
および書込み／読み出し回路を詳細に示す回路図。
【図４】図３の低電圧書込み回路を用いて低電圧書込み
を行う動作の一例を示すタイミング信号図。
を行う動作の一例を示すタイミング信号図。
【図５】この発明の第１の実施形態の第２実施例に係る
FeRAM の一部を示す回路図であり、特に、図１中のセル
アレイ１１の一部とその関連する低電圧書込み回路１２
および書込み／読み出し回路を詳細に示す回路図。
FeRAM の一部を示す回路図であり、特に、図１中のセル
アレイ１１の一部とその関連する低電圧書込み回路１２
および書込み／読み出し回路を詳細に示す回路図。
【図６】図５の低電圧書込み回路を用いて低電圧書込み
を行う動作の一例を示すタイミング信号図。
を行う動作の一例を示すタイミング信号図。
【図７】この発明の第１の実施形態の第３実施例に係る
FeRAM の一部を示す回路図であり、特に、図１中のセル
アレイ１１の一部とその関連する低電圧書込み回路１２
および書込み／読み出し回路を詳細に示す回路図。
FeRAM の一部を示す回路図であり、特に、図１中のセル
アレイ１１の一部とその関連する低電圧書込み回路１２
および書込み／読み出し回路を詳細に示す回路図。
【図８】図７の低電圧書込み回路を用いて低電圧書込み
を行う動作の一例を示すタイミング信号図。
を行う動作の一例を示すタイミング信号図。
【図９】図７の低電圧書込み回路を用いて低電圧書込み
を行う動作の他の例を示すタイミング信号図。
を行う動作の他の例を示すタイミング信号図。
【図１０】複数のユニットセルが直列接続されて成るセ
ルブロックを示す回路図。
ルブロックを示す回路図。
【図１１】この発明の第１の実施形態の第４実施例に係
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
【図１２】この発明の第１の実施形態の第５実施例に係
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
【図１３】図１１あるいは図１２のFeRAM の低電圧書込
み動作の一例を示すタイミング信号図。
み動作の一例を示すタイミング信号図。
【図１４】この発明の第１の実施形態の第６実施例に係
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
【図１５】図１４の低電圧書込み回路を用いて低電圧書
込みを行う動作の一例を示すタイミング信号図。
込みを行う動作の一例を示すタイミング信号図。
【図１６】この発明の第１の実施形態の第７実施例に係
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
【図１７】図１６の低電圧書込み回路を用いて低電圧書
込みを行う動作の一例を示すタイミング信号図。
込みを行う動作の一例を示すタイミング信号図。
【図１８】この発明の第１の実施形態の第８実施例に係
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
【図１９】図１８の低電圧書込み回路を用いて低電圧書
込みを行う動作の一例を示すタイミング信号図。
込みを行う動作の一例を示すタイミング信号図。
【図２０】図１８の低電圧書込み回路を用いて低電圧書
込みを行う動作の他の例を示すタイミング信号図。
込みを行う動作の他の例を示すタイミング信号図。
【図２１】複数のユニットセルが直列接続されて成るセ
ルブロックを示す回路図。
ルブロックを示す回路図。
【図２２】この発明の第１の実施形態の第９実施例に係
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
るFeRAM の一部を示す回路図であり、特に、図１中のセ
ルアレイ１１の一部とその関連する低電圧書込み回路１
２および書込み／読み出し回路を詳細に示す回路図。
【図２３】この発明の第１の実施形態の第１０実施例に
係るFeRAM の一部を示す回路図であり、特に、図１中の
セルアレイ１１の一部とその関連する低電圧書込み回路
１２および書込み／読み出し回路を詳細に示す回路図。
係るFeRAM の一部を示す回路図であり、特に、図１中の
セルアレイ１１の一部とその関連する低電圧書込み回路
１２および書込み／読み出し回路を詳細に示す回路図。
【図２４】図２２あるいは図２３のFeRAM の低電圧書込
み動作の一例を示すタイミング信号図。
み動作の一例を示すタイミング信号図。
【図２５】本発明の第２の実施形態に係るFeRAM の一部
を概略的に示すブロック図。
を概略的に示すブロック図。
【図２６】図２５のFeRAM に使用されているFeRAM セル
の分極状態の一例を示すヒステリシス特性曲線図。
の分極状態の一例を示すヒステリシス特性曲線図。
【図２７】この発明の第２の実施形態の第１実施例に係
るFeRAM の一部を示す回路図
るFeRAM の一部を示す回路図
【図２８】図２７のFeRAMにおける低電圧書込みの動作
の一例を示すタイミング信号図。
の一例を示すタイミング信号図。
【図２９】この発明の第２の実施形態の第２実施例に係
るFeRAM の一部を示す回路図
るFeRAM の一部を示す回路図
【図３０】図２９のFeRAMにおける低電圧書込みの動作
の一例を示すタイミング信号図。
の一例を示すタイミング信号図。
【図３１】１トランジスタ・１キャパシタ（1T/1C ）か
ら成るのFeRAM セルの等価回路図。
ら成るのFeRAM セルの等価回路図。
【図３２】FeRAM セルに使用される強誘電体膜の印加電
界（印加電圧Ｖ）と分極量Ｐとの関係（ヒステリシス曲
線）を示す特性図。
界（印加電圧Ｖ）と分極量Ｐとの関係（ヒステリシス曲
線）を示す特性図。
11…FeRAM セルのアレイ、 12…低電圧書込み回路。
Claims (32)
- 【請求項１】 各々強誘電体記憶素子と前記強誘電体記
憶素子に直列接続されたセル選択用トランジスタとを有
する複数のメモリセルから成るセルアレイと、 各前記メモリセルの強誘電体記憶素子の強誘電体膜の分
極量を通常書込み時に生じる分極量よりも小さく設定し
てインプリントの発生を抑制するインプリント抑制手段
とを具備することを特徴とする強誘電体メモリ。 - 【請求項２】 前記インプリント抑制手段は、前記強誘
電体記憶素子に、通常書込み時に印加される電圧よりも
低い低電圧を印加することにより、前記強誘電体膜の分
極量を小さくするように書き込みを行う低電圧書込み回
路であることを特徴とする請求項１記載の強誘電体メモ
リ。 - 【請求項３】 前記インプリント抑制手段は、前記強誘
電体記憶素子に、前記強誘電体記憶素子の抗電圧より大
きく、かつ前記強誘電体記憶素子の前記強誘電体膜の分
極量が飽和する飽和電圧より低い低電圧を印加すること
により書込みを行う低電圧書込み回路であることを特徴
とする請求項１記載の強誘電体メモリ。 - 【請求項４】 前記低電圧書込み回路は、 通常書込み時の書込み電圧を分圧して前記低電圧を生成
する低電圧生成回路と、 前記メモリセルに接続されているビット線に対して前記
低電圧の振幅を有するパルス電圧を印加する回路とを具
備することを特徴とする請求項２または３に記載の強誘
電体メモリ。 - 【請求項５】 前記低電圧書込み回路は、 通常書込み時の書込み電圧を分圧して前記低電圧を生成
する低電圧生成回路と、 前記メモリセルに接続されているプレート線に対して前
記低電圧の振幅を有するパルス電圧を印加する回路とを
具備することを特徴とする請求項２または３に記載の強
誘電体メモリ。 - 【請求項６】 前記低電圧書込み回路は、 通常書込み時の書込み電圧を分圧した前記低電圧を生成
する低電圧生成回路と、 前記メモリセルに接続されているビット線に対して前記
低電圧の振幅を有するパルス電圧を印加する第１の回路
と、 前記メモリセルに接続されているプレート線に対して前
記低電圧の振幅を有するパルス電圧を印加する第２の回
路とを具備することを特徴とする請求項２または３に記
載の強誘電体メモリ。 - 【請求項７】 前記低電圧書込み回路は、 通常書込み時の書込み電圧を分圧して前記低電圧を生成
する低電圧生成回路と、 前記メモリセルに接続されているビット線に対して前記
低電圧の振幅を有する電圧を印加した状態で、前記メモ
リセルに接続されているプレート線に対して所定の振幅
を有するパルス電圧を印加する回路とを具備することを
特徴とする請求項２または３に記載の強誘電体メモリ。 - 【請求項８】 前記低電圧書込み回路は、 通常書込み時の書込み電圧を分圧して前記低電圧を生成
する低電圧生成回路と、 前記メモリセルに接続されているプレート線に対して前
記低電圧の振幅を有する電圧を印加した状態で、前記メ
モリセルに接続されているビット線に対して所定の振幅
を有するパルス電圧を印加する回路とを具備することを
特徴とする請求項２または３に記載の強誘電体メモリ。 - 【請求項９】 各前記メモリセルは、ビット線とプレー
ト線間に接続されていることを特徴とする請求項１ない
し８のいずれか１項に記載の強誘電体メモリ。 - 【請求項１０】 前記セル選択用トランジスタのゲート
はワード線に接続されていることを特徴とする請求項１
ないし９のいずれか１項に記載の強誘電体メモリ。 - 【請求項１１】 各々強誘電体記憶素子と前記強誘電体
記憶素子に並列接続されたスイッチ用トランジスタとを
有する複数のメモリセルから成るセルアレイと、 各前記メモリセルの強誘電体記憶素子の強誘電体膜の分
極量を通常書込み時に生じる分極量よりも小さく設定し
てインプリントの発生を抑制するインプリント抑制手段
とを具備することを特徴とする強誘電体メモリ。 - 【請求項１２】 前記インプリント抑制手段は、前記強
誘電体記憶素子に、通常書込み時に印加される電圧より
も低い低電圧を印加することにより、前記強誘電体膜の
分極量を小さくするように書き込みを行う低電圧書込み
回路であることを特徴とする請求項１１記載の強誘電体
メモリ。 - 【請求項１３】 前記インプリント抑制手段は、前記強
誘電体記憶素子に、前記強誘電体記憶素子の抗電圧より
大きく、かつ前記強誘電体記憶素子の前記強誘電体膜の
分極量が飽和する飽和電圧より低い低電圧を印加するこ
とにより書込みを行う低電圧書込み回路であることを特
徴とする請求項１１記載の強誘電体メモリ。 - 【請求項１４】 前記低電圧書込み回路は、 通常書込み時の書込み電圧を分圧して前記低電圧を生成
する低電圧生成回路と、 前記メモリセルに接続されているビット線に対して前記
低電圧の振幅を有するパルス電圧を印加する回路とを具
備することを特徴とする請求項１２または１３に記載の
強誘電体メモリ。 - 【請求項１５】 前記低電圧書込み回路は、 通常書込み時の書込み電圧を分圧して前記低電圧を生成
する低電圧生成回路と、 前記メモリセルに接続されているプレート線に対して前
記低電圧の振幅を有するパルス電圧を印加する回路とを
具備することを特徴とする請求項１２または１３に記載
の強誘電体メモリ。 - 【請求項１６】 前記低電圧書込み回路は、 通常書込み時の書込み電圧を分圧した前記低電圧を生成
する低電圧生成回路と、 前記メモリセルに接続されているビット線に対して前記
低電圧の振幅を有するパルス電圧を印加する第１の回路
と、 前記メモリセルに接続されているプレート線に対して前
記低電圧の振幅を有するパルス電圧を印加する第２の回
路とを具備することを特徴とする請求項１２または１３
に記載の強誘電体メモリ。 - 【請求項１７】 前記低電圧書込み回路は、 通常書込み時の書込み電圧を分圧して前記低電圧を生成
する低電圧生成回路と、 前記メモリセルに接続されているビット線に対して前記
低電圧の振幅を有する電圧を印加した状態で、前記メモ
リセルに接続されているプレート線に対して所定の振幅
を有するパルス電圧を印加する回路とを具備することを
特徴とする請求項１２または１３に記載の強誘電体メモ
リ。 - 【請求項１８】 前記低電圧書込み回路は、 通常書込み時の書込み電圧を分圧して前記低電圧を生成
する低電圧生成回路と、 前記メモリセルに接続されているプレート線に対して前
記低電圧の振幅を有する電圧を印加した状態で、前記メ
モリセルに接続されているビット線に対して所定の振幅
を有するパルス電圧を印加する回路とを具備することを
特徴とする請求項１２または１３に記載の強誘電体メモ
リ。 - 【請求項１９】 各前記メモリセルは、セル選択トラン
ジスタを介してビット線とプレート線との間に接続され
ていることを特徴とする請求項１１ないし１８のいずれ
か１項に記載の強誘電体メモリ。 - 【請求項２０】 前記スイッチ用トランジスタのゲート
はワード線に接続されていることを特徴とする請求項１
９に記載の強誘電体メモリ。 - 【請求項２１】 前記メモリセルが複数直列接続されて
成るセルブロックが構成され、前記セルブロックを選択
するセルブロック選択用トランジスタをさらに具備し、
直列接続された前記メモリセルは前記セルブロック選択
用トランジスタを介して前記プレート線と前記ビット線
との間に接続されていることを特徴とする請求項１１な
いし１８のいずれかに記載の強誘電体メモリ。 - 【請求項２２】 前記セルブロック選択用トランジスタ
のゲートはセルブロック選択線に接続されていることを
特徴とする請求項２１に記載の強誘電体メモリ。 - 【請求項２３】 前記強誘電体記憶素子は強誘電体キャ
パシタから成ることを特徴とする請求項１ないし２２の
いずれか１項に記載の強誘電体メモリ。 - 【請求項２４】 ビット線に接続され前記ビット線に読
み出されたデータを増幅するセンスアンプと、複数のメ
モリセルから成るセルブロックと、前記センスアンプと
前記セルブロックとの間で前記ビット線に挿入された分
離用トランジスタとを具備し、前記分離用トランジスタ
は、書込み時に、ゲート制御信号により制御され、前記
セルブロック側のビット線電位を前記センスアンプ側の
ビット線電位より低くすることを特徴とする強誘電体メ
モリ。 - 【請求項２５】 前記セルブロックは、強誘電体記憶素
子と前記強誘電体記憶素子セルに直列接続されたセル選
択用トランジスタとから各々成る複数のユニットセルか
ら成ることを特徴とする請求項２４に記載の強誘電体メ
モリ。 - 【請求項２６】 前記セル選択用トランジスタのゲート
はワード線に接続されていることを特徴とする請求項２
５に記載の強誘電体メモリ。 - 【請求項２７】 各前記ユニットセルは、ビット線とプ
レート線間に接続されていることを特徴とする請求項２
５または２６に記載の強誘電体メモリ。 - 【請求項２８】 前記セルブロックは、強誘電体記憶素
子と前記強誘電体記憶素子セルに並列接続されたスイッ
チ用トランジスタと、前記強誘電体記憶素子および前記
スイッチ用トランジスタに直列接続されたセル選択用ト
ランジスタとから各々成る複数のユニットセルから成る
ことを特徴とする請求項２４に記載の強誘電体メモリ。 - 【請求項２９】 前記スイッチ用トランジスタのゲート
はワード線に接続されていることを特徴とする請求項２
８に記載の強誘電体メモリ。 - 【請求項３０】 前記セル選択用トランジスタのゲート
はセル選択線に接続されていることを特徴とする請求項
２８または２９に記載の強誘電体メモリ。 - 【請求項３１】 前記直列接続された複数のユニットセ
ルは、セルブロック選択用トランジスタを介してプレー
ト線と前記ビット線との間に接続されていることを特徴
とする請求項２８ないし３０のいずれか１項に記載の強
誘電体メモリ。 - 【請求項３２】 前記セルブロック選択用トランジスタ
のゲートはセルブロック選択線に接続されていることを
特徴とする請求項３１に記載の強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002059373A JP2002334575A (ja) | 2001-03-05 | 2002-03-05 | 強誘電体メモリ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-60422 | 2001-03-05 | ||
| JP2001060422 | 2001-03-05 | ||
| JP2002059373A JP2002334575A (ja) | 2001-03-05 | 2002-03-05 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002334575A true JP2002334575A (ja) | 2002-11-22 |
| JP2002334575A5 JP2002334575A5 (ja) | 2005-09-02 |
Family
ID=26610639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002059373A Pending JP2002334575A (ja) | 2001-03-05 | 2002-03-05 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002334575A (ja) |
-
2002
- 2002-03-05 JP JP2002059373A patent/JP2002334575A/ja active Pending
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