JP2003272921A - 積層チップ部品及びその製造方法 - Google Patents
積層チップ部品及びその製造方法Info
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- JP2003272921A JP2003272921A JP2002068334A JP2002068334A JP2003272921A JP 2003272921 A JP2003272921 A JP 2003272921A JP 2002068334 A JP2002068334 A JP 2002068334A JP 2002068334 A JP2002068334 A JP 2002068334A JP 2003272921 A JP2003272921 A JP 2003272921A
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Abstract
(57)【要約】
【目的】 製品の低背化が実現すると共に、積層尾状態
のずれがおきないため、製品特性の変化やショート、オ
ープンがおきにくい、積層チップ部品を提供する。 【構成】 最上部の積層部材から順次下の積層部材へと
移動するのに伴い、各々のビアホール位置ａも平面視で
ほぼ右回りに少しずつ移動するように形成している。こ
のように配線パターンの始端と終端の間隔を少なくして
略全周にわたった配線パターンを配すことにより、少な
く積層数で大きなインダクタ値を実現できる。
のずれがおきないため、製品特性の変化やショート、オ
ープンがおきにくい、積層チップ部品を提供する。 【構成】 最上部の積層部材から順次下の積層部材へと
移動するのに伴い、各々のビアホール位置ａも平面視で
ほぼ右回りに少しずつ移動するように形成している。こ
のように配線パターンの始端と終端の間隔を少なくして
略全周にわたった配線パターンを配すことにより、少な
く積層数で大きなインダクタ値を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、多層構造の積層チ
ップ部品及びその製造方法に関し、例えば、積層部材間
に渡る導電パターンを備える多層構造の積層チップ部品
及びその製造方法に関するものである。
ップ部品及びその製造方法に関し、例えば、積層部材間
に渡る導電パターンを備える多層構造の積層チップ部品
及びその製造方法に関するものである。
【０００２】
【従来の技術】従来のインダクタンス素子などの積層部
材間に渡る導電パターンを備える多層構造の積層チップ
部品、例えばインダクタ部などを構成する配線パターン
の構成例を図５を参照して説明する。図５は従来のイン
ダクタ部を構成してなる積層チップ部品の配線パターン
の構成例を示す図である。
材間に渡る導電パターンを備える多層構造の積層チップ
部品、例えばインダクタ部などを構成する配線パターン
の構成例を図５を参照して説明する。図５は従来のイン
ダクタ部を構成してなる積層チップ部品の配線パターン
の構成例を示す図である。
【０００３】従来は、図５に示すように、ひとつの積層
部材１にほぼ（１／２）ターン分の配線パターン２を形
成し、各パターンの一方端部近傍位置に孔ａを配設し、
ビアホールａ位置を共通化していた。そしてこのビアホ
ール（ビア電極）ａにより隣接する積層部材に配設され
る配線パターン２と電気的に接続していた。
部材１にほぼ（１／２）ターン分の配線パターン２を形
成し、各パターンの一方端部近傍位置に孔ａを配設し、
ビアホールａ位置を共通化していた。そしてこのビアホ
ール（ビア電極）ａにより隣接する積層部材に配設され
る配線パターン２と電気的に接続していた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来
は、積層部材ごとに（１／２）ターンの配線パターンが
配設されているのみであるあるため、例えば４．５ター
ンを形成するのに９層の積層部材が必要であった。
は、積層部材ごとに（１／２）ターンの配線パターンが
配設されているのみであるあるため、例えば４．５ター
ンを形成するのに９層の積層部材が必要であった。
【０００５】また、ビアホール位置も各積層部材で共通
にしていたため、図６に示すように積層時のビアホール
となる位置が垂直方向に一致していた。このため積層時
にビアホール部にストレスが加わってしまっていた。ま
た他の積層部材の材質に比べて配線パターン部分、特に
ビアホール部分が硬いため、インダクタパターンとビア
ホールがずれてしまう虞があった。
にしていたため、図６に示すように積層時のビアホール
となる位置が垂直方向に一致していた。このため積層時
にビアホール部にストレスが加わってしまっていた。ま
た他の積層部材の材質に比べて配線パターン部分、特に
ビアホール部分が硬いため、インダクタパターンとビア
ホールがずれてしまう虞があった。
【０００６】ストレスが緩和する方向にずれる状態を図
７に示す。図７は矢印方向に応力が加わりやや撓んだ状
態を示している。図７に示すように、ビアホール部分は
硬いため、積層でつぶれにくくビアホールが垂直方向に
一致しているとビアホール部分と他の部分でつぶれ具合
に違いが出てきてしまう。
７に示す。図７は矢印方向に応力が加わりやや撓んだ状
態を示している。図７に示すように、ビアホール部分は
硬いため、積層でつぶれにくくビアホールが垂直方向に
一致しているとビアホール部分と他の部分でつぶれ具合
に違いが出てきてしまう。
【０００７】このため、ビアホール部分でつぶれないた
めその部分で撓みが出てしまっていた。同じくどうして
も特性のばらつき、ショート、オープンの発生が避けら
れなかった。
めその部分で撓みが出てしまっていた。同じくどうして
も特性のばらつき、ショート、オープンの発生が避けら
れなかった。
【０００８】
【課題を解決するための手段】本発明は、上述した課題
を解決することを目的としてなされたもので、例えば、
積層時に一部にのみストレスが加わることがなく、特性
のバラツキが少なく、ショートやオープンとなることが
防げる積層チップ部品及びその製造方法を提供すること
を目的とする。そして、係る目的を達成し、上述した課
題を解決する一手段として例えば以下の構成を備える。
を解決することを目的としてなされたもので、例えば、
積層時に一部にのみストレスが加わることがなく、特性
のバラツキが少なく、ショートやオープンとなることが
防げる積層チップ部品及びその製造方法を提供すること
を目的とする。そして、係る目的を達成し、上述した課
題を解決する一手段として例えば以下の構成を備える。
【０００９】即ち、積層部材に必要な配線パターンを形
成し、配線パターンを形成した積層部材を含む複数の積
層部材を積層して一体化してなる積層チップ部品であっ
て、前記必要な配線パターンを形成する積層部材は、形
成される配線パターンと積層時に隣接する他の積層部材
の配線パターンとを電気的に接続する接続部位が各積層
部材間ごとに異なる位置となるように配置することを特
徴とする。
成し、配線パターンを形成した積層部材を含む複数の積
層部材を積層して一体化してなる積層チップ部品であっ
て、前記必要な配線パターンを形成する積層部材は、形
成される配線パターンと積層時に隣接する他の積層部材
の配線パターンとを電気的に接続する接続部位が各積層
部材間ごとに異なる位置となるように配置することを特
徴とする。
【００１０】そして例えば、前記配線パターンはインダ
クタを形成するための配線パターンであり、前記配線パ
ターンを積層部材の外周部近傍に始端の終端との間隔を
少なく配設し、前記始端と終端間位置を各積層部材ごと
にずらして形成することを特徴とする。
クタを形成するための配線パターンであり、前記配線パ
ターンを積層部材の外周部近傍に始端の終端との間隔を
少なく配設し、前記始端と終端間位置を各積層部材ごと
にずらして形成することを特徴とする。
【００１１】また例えば、配線パターンは導電ペースト
を塗布後に積層して焼成し、前記積層部材に配設された
孔内に導電材料を入れて孔入り口に連結する配線パター
ンと孔出口部で接触する配線パターンとを電気的に接続
することを特徴とする。
を塗布後に積層して焼成し、前記積層部材に配設された
孔内に導電材料を入れて孔入り口に連結する配線パター
ンと孔出口部で接触する配線パターンとを電気的に接続
することを特徴とする。
【００１２】又は、積層部材に必要な配線パターンを形
成し、配線パターンを形成した積層部材を含む複数の積
層部材を積層して一体化してなる積層チップ部品の製造
方法であって、積層部材上に形成される配線パターンと
積層時に隣接する他の積層部材の配線パターンとを電気
的に接続する接続部位を有する積層部材の接続部位に孔
を空ける孔空け工程と、前記穴あけ工程で空けた孔部を
含む配線パターン形成部分に導電ペーストを塗布する塗
布工程と、導電ペーストを塗布した積層部材を積層して
焼成する焼成工程と、焼成した積層部に外部電極を形成
する外部電極形成工程とを有し、 前記穴あけ工程では
積層部品構成積層部材において、前記接続部位は互いに
異なる位置とする積層チップ部品の製造方法であること
を特徴とする。
成し、配線パターンを形成した積層部材を含む複数の積
層部材を積層して一体化してなる積層チップ部品の製造
方法であって、積層部材上に形成される配線パターンと
積層時に隣接する他の積層部材の配線パターンとを電気
的に接続する接続部位を有する積層部材の接続部位に孔
を空ける孔空け工程と、前記穴あけ工程で空けた孔部を
含む配線パターン形成部分に導電ペーストを塗布する塗
布工程と、導電ペーストを塗布した積層部材を積層して
焼成する焼成工程と、焼成した積層部に外部電極を形成
する外部電極形成工程とを有し、 前記穴あけ工程では
積層部品構成積層部材において、前記接続部位は互いに
異なる位置とする積層チップ部品の製造方法であること
を特徴とする。
【００１３】そして例えば、前記配線パターンはインダ
クタを形成するための配線パターンであり、前記配線パ
ターンを積層部材の外周部近傍に始端の終端との間隔を
少なく配設し、前記始端と終端間位置を各積層部材ごと
にずらして形成する積層チップ部品の製造方法であるこ
とを特徴とする。
クタを形成するための配線パターンであり、前記配線パ
ターンを積層部材の外周部近傍に始端の終端との間隔を
少なく配設し、前記始端と終端間位置を各積層部材ごと
にずらして形成する積層チップ部品の製造方法であるこ
とを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明に係
る一発明の実施の形態例を詳細に説明する。
る一発明の実施の形態例を詳細に説明する。
【００１５】〔第１の実施の形態例〕図１は本発明に係
る一発明の実施の形態例の積層チップ部品の積層部材の
積層状態を説明するための図、図２は本実施の形態例の
ビアホールの積層状態を説明するための図である。
る一発明の実施の形態例の積層チップ部品の積層部材の
積層状態を説明するための図、図２は本実施の形態例の
ビアホールの積層状態を説明するための図である。
【００１６】本実施の形態例では多層（積層型）インダ
クタ部品に適用した例を説明する。しかし、ビアホール
を供える積層チップ部品であれば他の回路素子を形成す
るものにもそのまま適用できる。
クタ部品に適用した例を説明する。しかし、ビアホール
を供える積層チップ部品であれば他の回路素子を形成す
るものにもそのまま適用できる。
【００１７】まず、図１を参照して本実施の形態例の積
層チップ部品の製造方法及び構造を説明する。本実施の
形態例においては、一層あたりの配線パターンが積層部
材（絶縁シート）１の外周面近傍に一部が未接続ではあ
るがほぼ１周にわたる（１ターン分の）配線パターンと
なるように導電ペースト２を塗布する。
層チップ部品の製造方法及び構造を説明する。本実施の
形態例においては、一層あたりの配線パターンが積層部
材（絶縁シート）１の外周面近傍に一部が未接続ではあ
るがほぼ１周にわたる（１ターン分の）配線パターンと
なるように導電ペースト２を塗布する。
【００１８】図１にａで示す部分がビアホール位置であ
り、鎖線で接続している部分がビアホールを介して電気
的に隣接する積層部材上の配線パターンと接続される状
態を示している。
り、鎖線で接続している部分がビアホールを介して電気
的に隣接する積層部材上の配線パターンと接続される状
態を示している。
【００１９】即ち、図１の最上部の積層部材から順次下
の積層部材へと移動するのに伴い、各々のビアホール位
置ａも平面視でほぼ右回りに少しずつ移動するように形
成している。このように配線パターンの始端と終端の間
隔を少なくして略全周にわたった配線パターンを配すこ
とにより、少ない積層数で大きなインダクタンス値を実
現できる。
の積層部材へと移動するのに伴い、各々のビアホール位
置ａも平面視でほぼ右回りに少しずつ移動するように形
成している。このように配線パターンの始端と終端の間
隔を少なくして略全周にわたった配線パターンを配すこ
とにより、少ない積層数で大きなインダクタンス値を実
現できる。
【００２０】本実施の形態例では積層部材の基材部分
（グリーンシート）はシート状に成形されており、一枚
あたりの厚さが約１０〜５０μｍ程度であり、例えばア
ルミナを主成分とする絶縁材料、誘電材料、磁性材料、
フェライト材料で構成されており、フェライト生シー
ト、誘電体生シート、あるいはセラミック生シートなど
が用いられる。チップ部品の求める要求に答えるもので
あればこの材質に限定されるものではない。
（グリーンシート）はシート状に成形されており、一枚
あたりの厚さが約１０〜５０μｍ程度であり、例えばア
ルミナを主成分とする絶縁材料、誘電材料、磁性材料、
フェライト材料で構成されており、フェライト生シー
ト、誘電体生シート、あるいはセラミック生シートなど
が用いられる。チップ部品の求める要求に答えるもので
あればこの材質に限定されるものではない。
【００２１】また、積層部材上に塗布する導電ペースト
は、例えば銀ペーストを塗布して形成する。この導電ペ
ーストはビアホールとなる孔内にも一部が流れ込む。
は、例えば銀ペーストを塗布して形成する。この導電ペ
ーストはビアホールとなる孔内にも一部が流れ込む。
【００２２】そしてこのようにビアホールが形成され、
配線パターン形成部位の導電ペーストを塗布した積層部
材を位置決めして必要数積層する。第１層では、一方側
面端部に導電パターンｂを配して一方側面に形成する外
部電極との連結を図り、第５層（最下層）では、他方側
面端部に導電パターンｃを配して他方側面に形成する外
部電極との連結を諮る。
配線パターン形成部位の導電ペーストを塗布した積層部
材を位置決めして必要数積層する。第１層では、一方側
面端部に導電パターンｂを配して一方側面に形成する外
部電極との連結を図り、第５層（最下層）では、他方側
面端部に導電パターンｃを配して他方側面に形成する外
部電極との連結を諮る。
【００２３】積層後所定温度で焼成し、一体化すると共
に隣接する積層部材の配線パターン同士を電気的接続状
態とする。その後必要に応じて例えば外部電極を形成し
て製品とする。
に隣接する積層部材の配線パターン同士を電気的接続状
態とする。その後必要に応じて例えば外部電極を形成し
て製品とする。
【００２４】製品として完成した積層チップ部品では両
側面（短辺側側面）に外部電極層が形成されており、該
外部電極層が実装基板の配線パターンと接続される。
側面（短辺側側面）に外部電極層が形成されており、該
外部電極層が実装基板の配線パターンと接続される。
【００２５】以上の積層チップ部品の製造方法を順に示
すと以下の工程から構成することができる。
すと以下の工程から構成することができる。
【００２６】即ち、各層の積層部材上に形成される配線
パターンと積層時に隣接する他の積層部材の配線パター
ンとを電気的に接続する接続部位を有する積層部材の接
続部位（ビアホール位置）にビアホールとなる孔を空け
る孔空け工程を行う。
パターンと積層時に隣接する他の積層部材の配線パター
ンとを電気的に接続する接続部位を有する積層部材の接
続部位（ビアホール位置）にビアホールとなる孔を空け
る孔空け工程を行う。
【００２７】その後、穴あけ工程で空けた各積層部材ご
とに夫々異なるビアホールとなる孔部を含む配線パター
ン形成部分に導電ペーストを塗布する塗布工程を行う。
とに夫々異なるビアホールとなる孔部を含む配線パター
ン形成部分に導電ペーストを塗布する塗布工程を行う。
【００２８】導電ペーストを塗布した積層部材を積層し
て焼成する焼成工程を行った後、焼成した積層部に外部
電極を形成するため、側面に電極となる導電ペーストを
塗布した後更に焼成して外部電極を形成する外部電極形
成工程を行って製品となるチップ部品を製造する。
て焼成する焼成工程を行った後、焼成した積層部に外部
電極を形成するため、側面に電極となる導電ペーストを
塗布した後更に焼成して外部電極を形成する外部電極形
成工程を行って製品となるチップ部品を製造する。
【００２９】そして最後に部品特性を測定して所定の規
格内の特性であれば検査合格とする。この検査は、１ロ
ット中所定数のサンプルを抜き取って検査し、一つでも
規格該の製品が含まれていた場合には当該ロットの製品
を不良とする。あるいは全数検査を行う対象として良品
を製品として出荷することも考えられる。
格内の特性であれば検査合格とする。この検査は、１ロ
ット中所定数のサンプルを抜き取って検査し、一つでも
規格該の製品が含まれていた場合には当該ロットの製品
を不良とする。あるいは全数検査を行う対象として良品
を製品として出荷することも考えられる。
【００３０】以上説明したように本実施の形態例によれ
ば、このように一部が欠けた程度で略１周にわたる配線
パターン（例えばＣ字型パターン）とすることにより、
一層あたりの配線パターン長さを長く形成でき、例えば
図１の例では、４．５ターンを形成するのに４層で足り
ている。
ば、このように一部が欠けた程度で略１周にわたる配線
パターン（例えばＣ字型パターン）とすることにより、
一層あたりの配線パターン長さを長く形成でき、例えば
図１の例では、４．５ターンを形成するのに４層で足り
ている。
【００３１】また同時に、図２に示すように、ビアホー
ル位置は垂直方向で一致しておらず、必ず各積層部材ご
とに異なる位置としている。このようにすると、各積層
部材ごとにあける孔位置が違い、共通化することはでき
ないが、従来技術で説明した積層状態で特有の位置のみ
が硬くなることを防げるため、ビアホール部分に応力が
加わることによる積層状態のずれや撓みなどが防げ、イ
ンダクタ特性のバラツキを低減することができる。更
に、積層部材がずれることにより発生するショートやオ
ープンも有効に防げる。
ル位置は垂直方向で一致しておらず、必ず各積層部材ご
とに異なる位置としている。このようにすると、各積層
部材ごとにあける孔位置が違い、共通化することはでき
ないが、従来技術で説明した積層状態で特有の位置のみ
が硬くなることを防げるため、ビアホール部分に応力が
加わることによる積層状態のずれや撓みなどが防げ、イ
ンダクタ特性のバラツキを低減することができる。更
に、積層部材がずれることにより発生するショートやオ
ープンも有効に防げる。
【００３２】即ち、ビアホール部は金属部分であり、硬
くてほとんどつぶれる（変形する）ことがなく、ビアホ
ール部が垂直方向に一致している従来の構成ではビアホ
ール部とそれ以外の部分とでつぶれ具合に違いが出てき
てしまい、積層チップとした場合にパターン部分が軟ら
かく、ストレスが加わると容易に撓む。この結果、積層
がずれたりオープンやショートがおきやすく、信頼性の
面でも問題があったが、本実施の形態例ではこのような
事態が有効に防げる。
くてほとんどつぶれる（変形する）ことがなく、ビアホ
ール部が垂直方向に一致している従来の構成ではビアホ
ール部とそれ以外の部分とでつぶれ具合に違いが出てき
てしまい、積層チップとした場合にパターン部分が軟ら
かく、ストレスが加わると容易に撓む。この結果、積層
がずれたりオープンやショートがおきやすく、信頼性の
面でも問題があったが、本実施の形態例ではこのような
事態が有効に防げる。
【００３３】更に、図１に示すように積層部材の積層枚
数も少なくでき、製品の高さを低く抑えることが可能と
なる。
数も少なくでき、製品の高さを低く抑えることが可能と
なる。
【００３４】〔第２の実施の形態例〕以上の説明では、
積層チップ部品としてインダクタ部のみを備える場合を
例として説明した。しかし、本発明は以上の例に限定さ
れるものではなく、例えば、ＬＣ回路を備えるフィルタ
部品にも適用できる。
積層チップ部品としてインダクタ部のみを備える場合を
例として説明した。しかし、本発明は以上の例に限定さ
れるものではなく、例えば、ＬＣ回路を備えるフィルタ
部品にも適用できる。
【００３５】以下、本発明をフィルタ回路に適用した本
発明に係る第２の発明の実施の形態例を図３、図４を参
照して説明する。
発明に係る第２の発明の実施の形態例を図３、図４を参
照して説明する。
【００３６】図３において、中間層のインダクタ部３２
は上述した第１図に示す第１の実施の形態例のインダク
タ部と同様構成のインダクタ部である。
は上述した第１図に示す第１の実施の形態例のインダク
タ部と同様構成のインダクタ部である。
【００３７】上層部のコンデンサ部３１と下層部のコン
デンサ部３３は共に同様構成である。上層部のコンデン
サ部３１は、第１層目の積層部材表面には一方面外部電
極に接続されるように一端が一方側面端部ｄまで形成さ
れたコンデンサパターンが形成され、第２層目の積層部
材には長手方向一方側面の一部に設けられるコモン電極
に接続されるように、長手方向一方側面の一部端部ｅま
で延出するコンデンサパターンが形成されている。
デンサ部３３は共に同様構成である。上層部のコンデン
サ部３１は、第１層目の積層部材表面には一方面外部電
極に接続されるように一端が一方側面端部ｄまで形成さ
れたコンデンサパターンが形成され、第２層目の積層部
材には長手方向一方側面の一部に設けられるコモン電極
に接続されるように、長手方向一方側面の一部端部ｅま
で延出するコンデンサパターンが形成されている。
【００３８】第３層目、第４層目は第１層目、第２層目
と同じく積層部材表面には一方面外部電極に接続される
ように一端が一方側面端部ｄまで形成されたコンデンサ
パターンと、長手方向一方側面の一部端部ｅまで延出す
るコンデンサパターンが形成されている。
と同じく積層部材表面には一方面外部電極に接続される
ように一端が一方側面端部ｄまで形成されたコンデンサ
パターンと、長手方向一方側面の一部端部ｅまで延出す
るコンデンサパターンが形成されている。
【００３９】インダクタ部は、第１層が一方面外部電極
に接続されるように一方側面端部ｂに沿って形成され、
最下層（インダクタ部第５層）では配線パターンが他方
面外部電極に接続されるように他方面端部ｃに沿って形
成される。
に接続されるように一方側面端部ｂに沿って形成され、
最下層（インダクタ部第５層）では配線パターンが他方
面外部電極に接続されるように他方面端部ｃに沿って形
成される。
【００４０】下層部のコンデンサ部３３は、第１層目の
積層部材表面には長手方向一方側面の一部に設けられる
コモン電極に接続されるように、長手方向一方側面の一
部端部ｈまで延出するコンデンサパターンが形成され、
第２層目の積層部材表面には他方面外部電極に接続され
るように一端が他方側面端部ｉまで形成されたコンデン
サパターンが形成されている。
積層部材表面には長手方向一方側面の一部に設けられる
コモン電極に接続されるように、長手方向一方側面の一
部端部ｈまで延出するコンデンサパターンが形成され、
第２層目の積層部材表面には他方面外部電極に接続され
るように一端が他方側面端部ｉまで形成されたコンデン
サパターンが形成されている。
【００４１】第３層目、第４層目は第１層目、第２層目
と同じく積層部材表面には長手方向一方側面の一部端部
ｊまで延出するコンデンサパターンと、他方面外部電極
に接続されるように一端が他方側面端部ｋまで形成され
たコンデンサパターンとが形成されている。
と同じく積層部材表面には長手方向一方側面の一部端部
ｊまで延出するコンデンサパターンと、他方面外部電極
に接続されるように一端が他方側面端部ｋまで形成され
たコンデンサパターンとが形成されている。
【００４２】図３に示す積層チップ部品の等価回路を図
４に示す。図４に示すように第２実施の形態例の積層チ
ップ部品はＬＣπ型のフィルタを構成しており、このよ
うな積層チップ部品であっても、インダクタ部の占める
体積は大きく、低い周波数ほどインダクタ部の総数が増
えて製品高さは増してしまう。しかし、第２の実施の形
態例によれば、インダクタ部の総数を減らすことが可能
となり、また、ビアホール部による積層ずれなどが防げ
るため、製品の信頼性を挙げながら低背化も実現でき
る。
４に示す。図４に示すように第２実施の形態例の積層チ
ップ部品はＬＣπ型のフィルタを構成しており、このよ
うな積層チップ部品であっても、インダクタ部の占める
体積は大きく、低い周波数ほどインダクタ部の総数が増
えて製品高さは増してしまう。しかし、第２の実施の形
態例によれば、インダクタ部の総数を減らすことが可能
となり、また、ビアホール部による積層ずれなどが防げ
るため、製品の信頼性を挙げながら低背化も実現でき
る。
【００４３】
【発明の効果】以上説明したように本発明によれば、製
品の低背化が実現すると共に、積層尾状態のずれがおき
ないため、製品特性の変化やショート、オープンがおき
にくい、積層チップ部品を提供できる。
品の低背化が実現すると共に、積層尾状態のずれがおき
ないため、製品特性の変化やショート、オープンがおき
にくい、積層チップ部品を提供できる。
【図１】本発明に係る一発明の実施の形態例の積層チッ
プ部品の積層構成を説明するための図である。
プ部品の積層構成を説明するための図である。
【図２】本実施の形態例のビアホールの積層状態を説明
するための図である。
するための図である。
【図３】本発明に係る第２の発明の実施の形態例の積層
チップ部品の積層構成を説明するための図である。
チップ部品の積層構成を説明するための図である。
【図４】第２の実施の形態例のチップ部品の等価回路図
である。
である。
【図５】従来の積層チップ部品の積層構成を説明するた
めの図である。
めの図である。
【図６】従来のビアホールの積層状態を説明するための
図である。
図である。
【図７】従来の積層状態がずれる様子を説明するための
図である。
図である。
Claims (5)
- 【請求項１】 積層部材に必要な配線パターンを形成
し、配線パターンを形成した積層部材を含む複数の積層
部材を積層して一体化してなる積層チップ部品であっ
て、 前記必要な配線パターンを形成する積層部材は、 形成される配線パターンと積層時に隣接する他の積層部
材の配線パターンとを電気的に接続する接続部位が各積
層部材間ごとに異なる位置となるように配置することを
特徴とする積層チップ部品。 - 【請求項２】 前記配線パターンはインダクタを形成す
るための配線パターンであり、前記配線パターンを積層
部材の外周部近傍に始端の終端との間隔を少なく配設
し、前記始端と終端間位置を各積層部材ごとにずらして
形成することを特徴とする請求項１記載の積層チップ部
品。 - 【請求項３】 配線パターンは導電ペーストを塗布後に
積層して焼成し、前記積層部材に配設された孔内に導電
材料を入れて孔入り口に連結する配線パターンと孔出口
部で接触する配線パターンとを電気的に接続することを
特徴とする請求項１又は請求項２記載の積層チップ部
品。 - 【請求項４】 積層部材に必要な配線パターンを形成
し、配線パターンを形成した積層部材を含む複数の積層
部材を積層して一体化してなる積層チップ部品の製造方
法であって、 積層部材上に形成される配線パターンと積層時に隣接す
る他の積層部材の配線パターンとを電気的に接続する接
続部位を有する積層部材の接続部位に孔を空ける孔空け
工程と、 前記穴あけ工程で空けた孔部を含む配線パターン形成部
分に導電ペーストを塗布する塗布工程と、 導電ペーストを塗布した積層部材を積層して焼成する焼
成工程と、 焼成した積層部に外部電極を形成する外部電極形成工程
とを有し、 前記穴あけ工程では積層部品構成積層部材において、前
記接続部位は互いに異なる位置とすることを特徴とする
積層チップ部品の製造方法。 - 【請求項５】 前記配線パターンはインダクタを形成す
るための配線パターンであり、前記配線パターンを積層
部材の外周部近傍に始端の終端との間隔を少なく配設
し、前記始端と終端間位置を各積層部材ごとにずらして
形成することを特徴とする請求項４記載の積層チップ部
品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002068334A JP2003272921A (ja) | 2002-03-13 | 2002-03-13 | 積層チップ部品及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002068334A JP2003272921A (ja) | 2002-03-13 | 2002-03-13 | 積層チップ部品及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003272921A true JP2003272921A (ja) | 2003-09-26 |
Family
ID=29199454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002068334A Withdrawn JP2003272921A (ja) | 2002-03-13 | 2002-03-13 | 積層チップ部品及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003272921A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027586A (ja) * | 2005-07-20 | 2007-02-01 | Fdk Corp | 積層インダクタ |
| KR101218985B1 (ko) * | 2011-05-31 | 2013-01-04 | 삼성전기주식회사 | 칩형 코일 부품 |
| KR20150028980A (ko) * | 2012-02-08 | 2015-03-17 | 다이요 유덴 가부시키가이샤 | 적층 인덕터의 제조 방법 |
| KR101642643B1 (ko) * | 2015-01-27 | 2016-07-29 | 삼성전기주식회사 | 코일 부품 및 이의 제조 방법 |
-
2002
- 2002-03-13 JP JP2002068334A patent/JP2003272921A/ja not_active Withdrawn
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| KR20150132048A (ko) * | 2012-02-08 | 2015-11-25 | 다이요 유덴 가부시키가이샤 | 적층 인덕터 |
| KR101593599B1 (ko) | 2012-02-08 | 2016-02-12 | 다이요 유덴 가부시키가이샤 | 적층 인덕터의 제조 방법 |
| KR101646505B1 (ko) | 2012-02-08 | 2016-08-08 | 다이요 유덴 가부시키가이샤 | 적층 인덕터 |
| KR101642643B1 (ko) * | 2015-01-27 | 2016-07-29 | 삼성전기주식회사 | 코일 부품 및 이의 제조 방법 |
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