JP2000173835A - 積層電子部品及びその製造方法 - Google Patents
積層電子部品及びその製造方法Info
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Abstract
改善し、高密度実装に対応可能な新しい構造で、かつ製
造工程をより簡略化可能とする。 【解決手段】 内部導体2を設けた未焼成の磁性体又は
低誘電率誘電体シートを積層するとともに少なくとも一
部の内部導体を相互に接続してインダクタンス線路を構
成した積層体を作製し、該積層体の所定の内部導体に接
触する位置に当該積層体を上下方向に貫通する端子電極
孔を形成し、該端子電極孔の内面に端子電極5を設けた
後、前記端子電極孔を2分割するように前記積層体を個
別部品毎に切断してから焼成する。これにより個別部品
の上下方向に貫通する凹溝4が形成され、個別部品の端
部の上下面と前記凹溝4内面のみに前記端子電極5が形
成される。
Description
クタ、フィルタ等のLC複合部品、EMC関連部品等の
インダクタンス線路を少なくとも内蔵した積層電子部品
及びその製造方法に関する。
び図6の製造工程図(従来工法及び本発明工法を並記)
に示すように、シート成形工程#1でグリーンシートと
呼ばれる数μm〜数10μmの厚さにシート成形(キャ
スティング)された磁性体シート又は低誘電率誘電体シ
ートに、スルーホール形成工程#2において、YAGレ
ーザ等で内部接続用のスルーホールを加工し、内部導体
印刷乾燥工程#3にてスクリーン印刷法でスルーホール
埋め込み及び内部導体(Ag系、Ag−Pd系)を形成
している。その後、シート積層プレス工程#4でスルー
ホール埋め込み及び内部導体がパターニングされたグリ
ーンシートを多層に重ねて積層体のブロックを作製し、
チップ切断工程#20で個品に切断する。ここまでの処
理はウェハ多数個処理である。
(アール)を付与するため、水バレル研磨工程#21で
メディアボールと一緒にバレル研磨を行い、分離、洗
浄、乾燥後に焼成工程#10で磁性体層又は低誘電率誘
電体層と内部導体とを同時焼成する。焼成縮率の大きい
内部導体は焼成後、磁性体層又は低誘電率誘電体層より
内部に入り込むため、端子電極とのコンタクトが十分に
取れない可能性が出てきてしまう。そこで焼成後の個品
を、引出バレル研磨工程#23にてまた研磨剤と一緒に
バレル研磨を行う。分離、洗浄、乾燥後、端子電極塗布
工程#24にて端子電極を付与する特有の治具(パレッ
ト)にセットしてAg−Pd系の電極を塗布、乾燥後、
焼成工程#25で焼き付けする。最後に実装時の電気的
接合を確実に取るために、メッキ工程#11でNi、S
n等のメッキを施した後、特性検査工程#12で特性検
査し、製品として出荷している。
の問題点がある。
よって高密度実装対応、製品設計自由度を妨げている。
電極ペーストをゴム転写方式で積層体の個品の両端部全
体にわたり塗布しているため、電極塗布厚みとそのバラ
ツキ、製品としての端子電極幅を精度良く形成すること
に限界があった。例えば、2012タイプ(長さ2.0m
m、幅1.2mm、厚み1.0mm)では、製品外形寸法ばら
つき:2.0mm±0.2mm、電極塗布厚みバラツキ:40
μm±50%、端子電極幅:0.4mm±0.2mm程度とな
り、電極塗布厚みのバラツキが長さ及び幅方向の寸法精
度を直ちに低下させる結果となる。
するハンダフィレット(盛り上がり)が大きくなること
も高密度実装を困難にする原因としてあった。その結
果、実装基板側のランド寸法及びランド間寸法の最小化
(高密度実装対応)にも限界があった。
側で0.08mm分を考慮したパターン設計が余儀なくさ
れるため、インダクタンス等の取得有効範囲を少なくす
ることになっていた。
ハ多数個処理(ブロック処理)で行う工程よりも個品に
分離したバルク処理での工程数が多く、製造工程の複雑
化(生産効率低下)を招いていた。
グされたグリーンシートを多層に重ねて積層体のブロッ
クを作製し、個品に切断する。ばらばらになった個品の
端面に丸めを付与するため、メディアボールと一緒にバ
レル研磨を行い、乾燥後に磁性体層又は低誘電率誘電体
層と内部導体とを同時焼成する。焼成縮率の大きい内部
導体は焼成後、磁性体層又は低誘電率誘電体層より内部
に入り込むため、端子電極とのコンタクトが十分に取れ
ない可能性が出てきてしまう。そこで焼成後の個品をま
た、内部導体を露出させるために研磨剤と一緒にバレル
研磨を行う。乾燥後、端子電極を付与する特有の治具に
セットしてAg−Pd系の電極を塗布、乾燥後焼き付け
する。最後に実装時の電気的接合を確実に取るために、
Ni、Sn等のメッキをして製品化している。
研磨、焼成、端子電極形成を行うため、工程ごとにばら
ばらになったワークの整列を行う必要があり生産効率を
悪くしている。
極形成方法、複雑な製造工程)を改善するために、高密
度実装に対応可能な新しい構造で、かつ製造工程をより
簡略化可能な積層電子部品及びその製造方法を提供する
ことを目的とする。
の実施の形態において明らかにする。
に、本発明の積層電子部品は、内部導体を設けた磁性体
又は低誘電率誘電体を積層し、該磁性体又は低誘電率誘
電体の積層体の端部に設けた端子電極に所定の内部導体
を接続した構成において、前記内部導体は相互に接続さ
れてインダクタンス線路を構成する部分を少なくとも含
み、前記積層体の端部に当該積層体の上下方向に貫通す
る凹溝が形成され、前記積層体の端部の上下面と前記凹
溝内面のみに前記端子電極が形成されていることを特徴
としている。
は、内部導体を設けた未焼成の磁性体又は低誘電率誘電
体シートを積層するとともに少なくとも一部の内部導体
を相互に接続してインダクタンス線路を構成した積層体
を作製し、該積層体の所定の内部導体に接触する位置に
当該積層体を上下方向に貫通する端子電極孔を形成し、
該端子電極孔の内面に端子電極を設けた後、前記端子電
極孔を2分割するように前記積層体を個別部品毎に切断
してから焼成することを特徴としている。
記積層体を個別部品毎に切断する前に、前記端子電極孔
の周囲の前記積層体の上下面にも端子電極を設けるとよ
い。
ートと前記内部導体と前記端子電極とを同時焼成すると
よい。
及びその製造方法の実施の形態を図面に従って説明す
る。
層チップインダクタの構成を示し、図2乃至図6は積層
チップインダクタの製造方法を示すものである。
インダクタの構成について説明する。この図において、
1は磁性体又は低誘電率誘電体の積層体チップであり、
内部導体2を設けた磁性体層又は低誘電率誘電体層3を
多数積層したもので、内部導体2は各層のスルーホール
を介し相互に接続されて少なくとも1ターン以上周回し
たインダクタンス線路を成した構造となっている。
当該積層体チップ1の上下方向(厚み方向)に貫通する
断面半円乃至半楕円形状の凹溝4が形成され、積層体チ
ップ1の両端部の上下面(凹溝4の周辺部)と凹溝4の
内面のみに連続して端子電極5が形成されている。内部
導体2と端子電極5の下層は磁性体又は低誘電率誘電体
と同時焼成可能なNi、Pd等の導体ペーストを印刷
し、焼き付けたものである。また、端子電極5の上層は
実装時の電気的接合を確実に取るために(ハンダ付け性
をよくするために)Ni、Sn、Pb−Sn等のメッキ
を施してある。
程図で積層チップインダクタの製造方法を説明する。
ンシートと呼ばれる数μm〜数10μmの厚さにシート
成形(キャスティング)された磁性体シート又は低誘電
率誘電体シートに、スルーホール形成工程#2におい
て、YAGレーザ等で内部接続用のスルーホールを加工
し、内部導体印刷乾燥工程#3にてスクリーン印刷法で
スルーホール埋め込み及び内部導体(Ag系、Ag−P
d系)を形成する。内部導体のスルーホール埋め込みは
グリーンシートがPETフィルム上に成形されているこ
とからPETフィルムを残してスルーホール加工を施
し、スクリーン印刷することで内部導体印刷と同時に行
うことができる。
対応する区画を示す)は、内部導体のパターンの例を示
し、内部導体2−1,2−2,2−3,2−4を形成し
た磁性体又は低誘電率誘電体シート10を順次積層し、
各層のスルーホール11を介して相互に接続することで
1ターン周回したインダクタンス線路を構成できるよう
になっている。2ターン以上周回させる場合には内部導
体2−2,2−3を形成したシートを繰り返し積層して
両側に内部導体2−1,2−4を配置すればよい。
図3の如くスルーホール埋め込み及び内部導体がパター
ニングされたグリーンシートを多層に重ねかつ積層体の
表(裏)面に端子電極5をスクリーン印刷で形成するた
めのグリーンシートを最上層、最下層に配置して積層体
のブロックを作製する。
図4の積層体のブロック20のままで所定の内部導体
(図3のインダクタンス線路の両端に相当する内部導体
2−1,2−4)とコンタクトを取るための端子電極孔
21を形成する。この端子電極孔21の形成は、金型に
よる打ち抜き、レーザ(YAG、エキシマ等)による加
工、あるいは端子電極孔とする部分以外をマスキング
し、サンドブラスト方式等で研磨剤を吹き付けて行う。
本実施の形態では、YAGレーザ(パルス発振)による
加工を行っている。
6にて積層体のブロック20の表側から内部導体2と同
時焼成可能な電極材料(内部導体材料に誘電体材料を数
%付加した導体ペースト)をマスクを介して端子電極5
となるように注入し、内部導体2との接触(コンタク
ト)を取る。これと同時に、積層体のブロック20の上
面の端子電極孔21周辺にも図4の如く端子電極5とな
る前記電極材料をスクリーン印刷法等で塗布しておく。
同様の処理を裏電極孔埋め同時印刷乾燥工程#7にて行
い、ブロック20を裏返した状態において電極材料をマ
スクを介して端子電極孔21に注入するとともにブロッ
ク下面の端子電極孔21周辺にも端子電極5となる前記
電極材料を塗布しておく。
線Cにてばらばらの個品に切断する。ばらばらになった
個品の端面に所要の丸め(アール)を付与するため、水
バレル研磨工程#9でメディアボールと一緒にバレル研
磨を行い、分離、洗浄、乾燥後に焼成工程#10で磁性
体又は低誘電率誘電体層と内部導体2と端子電極5とを
900℃前後の温度にて同時焼成する。内部導体2と端
子電極5とが接触状態で焼き付けられるため、焼成後に
おいて内部導体2が磁性体層又は低誘電率誘電体層より
内部に入り込むことが無くなり、内部導体2を露出させ
るためのバレル研磨を行う必要が無く、かつ端子電極単
独の焼き付け工程も不要になる。また、端子電極形成を
行うために、工程ごとにばらばらになったワークの整列
を行う必要が無く生産効率が向上する。最後に実装時の
電気的接合を確実に取るために、図6のメッキ工程#1
1でNi、Sn、Pb−Sn等のメッキを施した後、特
性検査工程#12で特性検査し、製品として出荷する。
を得ることができる。
の電極材料の塗布精度で決まる。また、製品外形寸法精
度は、チップ切断工程#8の切断精度で決まるため、製
品の寸法精度は良化する。例えば、2012タイプ(長
さ2.0mm、幅1.2mm、厚み1.0mm)では、製品外形
寸法ばらつき:2.0mm±0.05mm、塗布厚みバラツ
キ:製品構造上問題にならない(両端面においては凹溝
内面のみに端子電極が設けられる構造であるため)、端
子電極幅:0.4mm±0.05mmとなり、従来品に比較し
て大幅に改善される。
するハンダフィレットが製品外形寸法内(チップ側面の
端子電極が無くなるため、最小隣接距離の極小化可能)
にほぼ収まるため、実装基板側のランド寸法及びランド
間寸法の更なる最小化(高密度実装対応)が狙える。製
品設計に関しても、端子電極幅として両側で0.08mm
分を考慮したパターン設計が無くなるため、インダクタ
ンス等の取得範囲を現状より、数%向上させることが可
能である。
のブロック20のままで、所定の内部電極2−1,2−
4とコンタクトを取るための端子電極孔21を形成し、
この内面及び周辺の上下面に端子電極5を設けることが
でき、図5及び図6の製造工程図に示すように個品に切
断した後のバルク処理での工程数を大幅削減できること
が挙げられる。また、磁性体層又は低誘電率誘電体層と
内部電極2と端子電極5とを同時焼成するので、内部電
極2と端子電極5とが接触状態で焼き付けられ、焼成後
において内部電極2が磁性体又は低誘電率誘電体層より
内部に入り込むことが無くなり、内部電極を露出させる
ためのバレル研磨を行う必要が無く、かつ端子電極単独
の焼き付け工程も不要となる。また、端子電極形成を行
うために、工程ごとにばらばらになったワークの整列を
行う必要が無く生産効率が向上する。
ターニングされたグリーンシートを予め用意しておき、
内部電極のパターニングされたグリーンシートを多層に
重ねた積層体の上下に重ね、シート積層プレス工程#4
で加圧することで、予め端子電極5の上下面となる部分
を形成済みの積層体のブロック20を作製するようにし
ても差し支えない。
ンダクタを作製したが、図4の積層ブロック状態で切断
位置のみを変更して複数個のインダクタが含まれるよう
に1個のチップに切断することでインダクタアレイ製品
を作製でき、EMC関連への展開も可能である。
成する電極部分を形成しておくことで、LC複合部品等
を構成することも可能である。
端子電極の構造を工夫したことで、製品の寸法精度の向
上を図り、高密度実装に対応可能な積層チップインダク
タ、インダクタアレイ、LC複合部品等の積層電子部品
を得ることができる。
て、製造工程の簡素化を図ることが可能であり、生産効
率を向上させて原価低減にも寄与できる。
実施の形態であって、完成状態の積層チップインダクタ
を示す一部を透視した斜視図である。
電体層に形成する内部導体のパターン例を示す斜視図で
ある。
ン及びスルーホール配置例を示す斜視図である。
を示す斜視図である。
製造工程の前半を示す説明図である。
Claims (4)
- 【請求項1】 内部導体を設けた磁性体又は低誘電率誘
電体を積層し、該磁性体又は低誘電率誘電体の積層体の
端部に設けた端子電極に所定の内部導体を接続した積層
電子部品において、 前記内部導体は相互に接続されてインダクタンス線路を
構成する部分を少なくとも含み、前記積層体の端部に当
該積層体の上下方向に貫通する凹溝が形成され、前記積
層体の端部の上下面と前記凹溝内面のみに前記端子電極
が形成されていることを特徴とする積層電子部品。 - 【請求項2】 内部導体を設けた未焼成の磁性体又は低
誘電率誘電体シートを積層するとともに少なくとも一部
の内部導体を相互に接続してインダクタンス線路を構成
した積層体を作製し、該積層体の所定の内部導体に接触
する位置に当該積層体を上下方向に貫通する端子電極孔
を形成し、該端子電極孔の内面に端子電極を設けた後、
前記端子電極孔を2分割するように前記積層体を個別部
品毎に切断してから焼成することを特徴とする積層電子
部品の製造方法。 - 【請求項3】 前記積層体を個別部品毎に切断する前
に、前記端子電極孔の周囲の前記積層体の上下面にも端
子電極を設ける請求項2記載の積層電子部品の製造方
法。 - 【請求項4】 前記未焼成の磁性体又は低誘電率誘電体
シートと前記内部導体と前記端子電極を同時焼成する請
求項2又は3記載の積層電子部品の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10361896A JP2000173835A (ja) | 1998-12-05 | 1998-12-05 | 積層電子部品及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10361896A JP2000173835A (ja) | 1998-12-05 | 1998-12-05 | 積層電子部品及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000173835A true JP2000173835A (ja) | 2000-06-23 |
Family
ID=18475219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10361896A Pending JP2000173835A (ja) | 1998-12-05 | 1998-12-05 | 積層電子部品及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000173835A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1998
- 1998-12-05 JP JP10361896A patent/JP2000173835A/ja active Pending
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