JP2003264195A - 半導体装置の作製方法及びレジスト剥離装置 - Google Patents
半導体装置の作製方法及びレジスト剥離装置Info
- Publication number
- JP2003264195A JP2003264195A JP2002064225A JP2002064225A JP2003264195A JP 2003264195 A JP2003264195 A JP 2003264195A JP 2002064225 A JP2002064225 A JP 2002064225A JP 2002064225 A JP2002064225 A JP 2002064225A JP 2003264195 A JP2003264195 A JP 2003264195A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- resist stripping
- resist
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 半導体装置の作製工程に於いて、シリコン系
半導体膜から成るＴＦＴの活性層がレジスト剥離工程で
損傷される現象が問題となっている。この問題は、レジ
スト剥離液の吸湿作用により強アルカリ性を示すに至っ
たレジスト剥離液がシリコン系半導体膜を浸食する現象
である。本発明は、従来技術の問題点を解決することの
できる半導体装置の作製方法と作製装置（レジスト剥離
装置）を提供することを課題とする。 【解決手段】 本発明の半導体装置の作製方法は、基体
の表面にシリコン系半導体膜を成膜する第１工程と、レ
ジストパターンをマスクにエッチング処理を行う第２工
程と、前処理として前記シリコン系半導体膜の露出面に
保護膜を成膜し、レジスト剥離液により前記レジストパ
ターンを剥離する第３の工程とを有することを特徴とし
ている。また、当該作製方法に保護膜成膜手段を備えた
レジスト剥離装置を適用することで上記問題を解決して
いる。
半導体膜から成るＴＦＴの活性層がレジスト剥離工程で
損傷される現象が問題となっている。この問題は、レジ
スト剥離液の吸湿作用により強アルカリ性を示すに至っ
たレジスト剥離液がシリコン系半導体膜を浸食する現象
である。本発明は、従来技術の問題点を解決することの
できる半導体装置の作製方法と作製装置（レジスト剥離
装置）を提供することを課題とする。 【解決手段】 本発明の半導体装置の作製方法は、基体
の表面にシリコン系半導体膜を成膜する第１工程と、レ
ジストパターンをマスクにエッチング処理を行う第２工
程と、前処理として前記シリコン系半導体膜の露出面に
保護膜を成膜し、レジスト剥離液により前記レジストパ
ターンを剥離する第３の工程とを有することを特徴とし
ている。また、当該作製方法に保護膜成膜手段を備えた
レジスト剥離装置を適用することで上記問題を解決して
いる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の作製方
法に関し、特にレジスト剥離液によるシリコン系半導体
膜のエッチング損傷を防止することのできる半導体装置
の作製方法に関する。また、本発明は、当該作製方法で
使用するレジスト剥離装置に関する。尚、本明細書で半
導体装置とは、薄膜トランジスタ（Thin-Film-Transist
or以下、ＴＦＴと略記）で回路構成される半導体装置全
般を指し、例えばアクティブマトリクス形の液晶表示装
置又は有機ＥＬ（Electro-luminescenceの略）表示装置
等の半導体表示装置をその範疇に含むものである。
法に関し、特にレジスト剥離液によるシリコン系半導体
膜のエッチング損傷を防止することのできる半導体装置
の作製方法に関する。また、本発明は、当該作製方法で
使用するレジスト剥離装置に関する。尚、本明細書で半
導体装置とは、薄膜トランジスタ（Thin-Film-Transist
or以下、ＴＦＴと略記）で回路構成される半導体装置全
般を指し、例えばアクティブマトリクス形の液晶表示装
置又は有機ＥＬ（Electro-luminescenceの略）表示装置
等の半導体表示装置をその範疇に含むものである。
【０００２】
【従来の技術】近年、ガラス基板等の透明絶縁性基板上
にＴＦＴで回路構成されたアクティブマトリクス型の液
晶表示装置が量産され、特に最近ではアクティブマトリ
クス型の有機ＥＬ表示装置が次世代の半導体表示装置と
して注目されている。従来、これらの半導体表示装置の
構成素子であるＴＦＴの活性層（島状の半導体層）に
は、非晶質シリコン膜が適用されてきたが、最近では電
界効果移動度の大きい多結晶シリコン膜が適用される様
になってきた。多結晶シリコン膜で構成された半導体表
示装置は、画素用トランジスタのみでなく周辺回路であ
る駆動回路も一体化できる利点を有する為、半導体表示
装置の開発に携わる各社で精力的に研究が進められてい
る。
にＴＦＴで回路構成されたアクティブマトリクス型の液
晶表示装置が量産され、特に最近ではアクティブマトリ
クス型の有機ＥＬ表示装置が次世代の半導体表示装置と
して注目されている。従来、これらの半導体表示装置の
構成素子であるＴＦＴの活性層（島状の半導体層）に
は、非晶質シリコン膜が適用されてきたが、最近では電
界効果移動度の大きい多結晶シリコン膜が適用される様
になってきた。多結晶シリコン膜で構成された半導体表
示装置は、画素用トランジスタのみでなく周辺回路であ
る駆動回路も一体化できる利点を有する為、半導体表示
装置の開発に携わる各社で精力的に研究が進められてい
る。
【０００３】この様な半導体表示装置の作製工程では、
レジストパターンをマスクにドライエッチング処理又は
不純物イオンのドーピング処理が行われ、これらの処理
が終了した後のレジストパターンの除去には、アッシン
グ工程又はレジスト剥離工程から成るレジスト除去処理
が行われている。
レジストパターンをマスクにドライエッチング処理又は
不純物イオンのドーピング処理が行われ、これらの処理
が終了した後のレジストパターンの除去には、アッシン
グ工程又はレジスト剥離工程から成るレジスト除去処理
が行われている。
【０００４】基板上のレジストパターンは、ドライエッ
チング等のプラズマ処理又は不純物イオンのドーピング
処理を経ることにより、レジストを構成する高分子とエ
ッチングガスとの反応又はドーピング不純物との反応、
更には高分子間の架橋反応が進み、レジストパターンの
表面に除去が困難な変質層が生成される。当該変質層は
耐アッシング性を有し、アッシング時間が長くなる傾向
にあり、アッシングガスである酸素に一定量の窒素や水
素を添加することでアッシング速度の向上が図られてい
る。また、アッシングガスである酸素にＣＦ4等のハロ
ゲンガスを添加することでも、アッシング速度の向上す
ることが知られているが、レジストパターンと下地の基
板との選択比の点で下地基板が損傷する問題が有る為、
適用工程を限定して利用されている。
チング等のプラズマ処理又は不純物イオンのドーピング
処理を経ることにより、レジストを構成する高分子とエ
ッチングガスとの反応又はドーピング不純物との反応、
更には高分子間の架橋反応が進み、レジストパターンの
表面に除去が困難な変質層が生成される。当該変質層は
耐アッシング性を有し、アッシング時間が長くなる傾向
にあり、アッシングガスである酸素に一定量の窒素や水
素を添加することでアッシング速度の向上が図られてい
る。また、アッシングガスである酸素にＣＦ4等のハロ
ゲンガスを添加することでも、アッシング速度の向上す
ることが知られているが、レジストパターンと下地の基
板との選択比の点で下地基板が損傷する問題が有る為、
適用工程を限定して利用されている。
【０００５】この様にアッシング速度の改善が図られて
いるが、アッシング工程のみでは所望のスループットで
確実にレジストパターンを除去することが困難であり、
有機系のレジスト剥離液によるレジスト剥離工程との併
用でレジストパターンの除去処理が行われている。当該
レジスト剥離工程は、アッシング処理後の基板を所定温
度（６０〜９０℃程度）のレジスト剥離液が充填された
処理槽に１０分間程度の浸漬処理をすることで、レジス
ト剥離液による溶解作用を利用してレジストパターンを
溶解除去するものである。尚、当該レジスト剥離工程に
於いては、複数の基板を一括して処理するバッチ処理方
式と基板を１枚ずつ順次処理する枚葉処理方式がある。
枚葉処理方式は処理装置の面積効率又はレジスト剥離液
の消費量削減に有利な為、比較的大型の基板の場合に利
用されている方式である。
いるが、アッシング工程のみでは所望のスループットで
確実にレジストパターンを除去することが困難であり、
有機系のレジスト剥離液によるレジスト剥離工程との併
用でレジストパターンの除去処理が行われている。当該
レジスト剥離工程は、アッシング処理後の基板を所定温
度（６０〜９０℃程度）のレジスト剥離液が充填された
処理槽に１０分間程度の浸漬処理をすることで、レジス
ト剥離液による溶解作用を利用してレジストパターンを
溶解除去するものである。尚、当該レジスト剥離工程に
於いては、複数の基板を一括して処理するバッチ処理方
式と基板を１枚ずつ順次処理する枚葉処理方式がある。
枚葉処理方式は処理装置の面積効率又はレジスト剥離液
の消費量削減に有利な為、比較的大型の基板の場合に利
用されている方式である。
【０００６】ところで、半導体表示装置の作製工程で
は、ソース領域又はドレイン領域又はチャネル領域の構
成領域である島状の半導体層を非晶質シリコン又は多結
晶シリコン等のシリコン系半導体膜で形成しており、こ
れらのシリコン系半導体膜から成る半導体層をドライエ
ッチング処理でパターン形成している。当該半導体層が
形成された以降のレジスト剥離工程に於いては、工程に
よってはエッチング処理により半導体層の露出部分が形
成され、当該露出部分で半導体層と有機系のレジスト剥
離液が直に接触する場合がある。半導体層とレジスト剥
離液が直に接触する場合に於いて、レジスト剥離液によ
っては、レジスト剥離液の吸湿作用によりレジスト剥離
液に数％程度の水分が含まれる場合があり、水分の含有
によりレジスト剥離液が強アルカリ性となり、シリコン
系半導体膜から成る半導体層をエッチング損傷したり、
極端な場合はエッチングにより半導体層が消失する現象
が大きな問題となっている。尚、本明細書でエッチング
損傷とは、本来、残膜すべきシリコン系半導体膜がレジ
スト剥離液によりエッチングされ、所望の残膜厚に比べ
残膜厚が薄くなる現象を示している。
は、ソース領域又はドレイン領域又はチャネル領域の構
成領域である島状の半導体層を非晶質シリコン又は多結
晶シリコン等のシリコン系半導体膜で形成しており、こ
れらのシリコン系半導体膜から成る半導体層をドライエ
ッチング処理でパターン形成している。当該半導体層が
形成された以降のレジスト剥離工程に於いては、工程に
よってはエッチング処理により半導体層の露出部分が形
成され、当該露出部分で半導体層と有機系のレジスト剥
離液が直に接触する場合がある。半導体層とレジスト剥
離液が直に接触する場合に於いて、レジスト剥離液によ
っては、レジスト剥離液の吸湿作用によりレジスト剥離
液に数％程度の水分が含まれる場合があり、水分の含有
によりレジスト剥離液が強アルカリ性となり、シリコン
系半導体膜から成る半導体層をエッチング損傷したり、
極端な場合はエッチングにより半導体層が消失する現象
が大きな問題となっている。尚、本明細書でエッチング
損傷とは、本来、残膜すべきシリコン系半導体膜がレジ
スト剥離液によりエッチングされ、所望の残膜厚に比べ
残膜厚が薄くなる現象を示している。
【０００７】この様な背景の下、当該問題の対策とし
て、レジスト剥離液材料及び半導体表示装置のプロセス
改善の視点で関連業界により様々な対策技術が公開され
ており、その主な対策技術の要旨を以下に記載する。
て、レジスト剥離液材料及び半導体表示装置のプロセス
改善の視点で関連業界により様々な対策技術が公開され
ており、その主な対策技術の要旨を以下に記載する。
【０００８】先ず、レジスト剥離液の材料に関する対策
技術としては、例えば、特開２０００−２４１９９１号
公報に「アルカノールアミン類と糖類と水溶性有機溶媒
とベンゾトリアゾール又はその誘導体と水を含有して成
るホトレジスト用剥離液組成物、及び当該剥離液組成物
を使用したホトレジスト剥離方法」が開示されている。
また、特開２００１−１８３８４９号公報に「ヒドロキ
シルアミン類と芳香族ヒドロキシ化合物とベンゾトリア
ゾール又はその誘導体と、２５℃の水溶液に於ける酸解
離定数（ｐＫａ）が７．５〜１３のアミン類、並びに水
溶性有機溶媒及び／又は水を含有して成るホトレジスト
用剥離液組成物、及び当該剥離液組成物を使用したホト
レジスト剥離方法」が開示されている。また、特開２０
０１−１８８３６３号公報に「含窒素有機ヒドロキシ化
合物と水溶性有機溶媒と水と特定のベンゾトリアゾール
系化合物を含有して成るホトレジスト用剥離液、及び当
該剥離液を使用したホトレジスト剥離方法」が開示され
ている。また、特開２００１−２０９１９０号公報に
は、「一級、二級若しくは三級のアルキルアミン又は一
級、二級若しくは三級のアルカノールアミンと極性有機
溶剤と水と２，３，６−トリメチルフェノール又は２，
４−ジ−tert−ブチルフェノールの内の１種又はそれら
の混合物とを主成分とするフォトレジスト剥離剤組成
物、及び当該フォトレジスト剥離剤組成物の使用方法」
が開示されている。
技術としては、例えば、特開２０００−２４１９９１号
公報に「アルカノールアミン類と糖類と水溶性有機溶媒
とベンゾトリアゾール又はその誘導体と水を含有して成
るホトレジスト用剥離液組成物、及び当該剥離液組成物
を使用したホトレジスト剥離方法」が開示されている。
また、特開２００１−１８３８４９号公報に「ヒドロキ
シルアミン類と芳香族ヒドロキシ化合物とベンゾトリア
ゾール又はその誘導体と、２５℃の水溶液に於ける酸解
離定数（ｐＫａ）が７．５〜１３のアミン類、並びに水
溶性有機溶媒及び／又は水を含有して成るホトレジスト
用剥離液組成物、及び当該剥離液組成物を使用したホト
レジスト剥離方法」が開示されている。また、特開２０
０１−１８８３６３号公報に「含窒素有機ヒドロキシ化
合物と水溶性有機溶媒と水と特定のベンゾトリアゾール
系化合物を含有して成るホトレジスト用剥離液、及び当
該剥離液を使用したホトレジスト剥離方法」が開示され
ている。また、特開２００１−２０９１９０号公報に
は、「一級、二級若しくは三級のアルキルアミン又は一
級、二級若しくは三級のアルカノールアミンと極性有機
溶剤と水と２，３，６−トリメチルフェノール又は２，
４−ジ−tert−ブチルフェノールの内の１種又はそれら
の混合物とを主成分とするフォトレジスト剥離剤組成
物、及び当該フォトレジスト剥離剤組成物の使用方法」
が開示されている。
【０００９】また、半導体表示装置のプロセス改善に関
する対策技術としては、特開２００１−３０８３４２号
公報に「基板上に形成された半導体膜の表面にオゾン含
有水を接触させて前記表面に表面酸化層を形成する工程
と、前記半導体膜上に所定パターンのマスクを形成する
工程と、前記マスクを用いてエッチング及び不純物イオ
ンのドーピングから選ばれる何れかの処理を行う工程
と、少なくとも露出した前記半導体膜の表面に前記表面
酸化層が形成されている状態で前記マスクを除去する工
程とを含むことを特徴とする薄膜トランジスタの製造方
法」が開示されている。
する対策技術としては、特開２００１−３０８３４２号
公報に「基板上に形成された半導体膜の表面にオゾン含
有水を接触させて前記表面に表面酸化層を形成する工程
と、前記半導体膜上に所定パターンのマスクを形成する
工程と、前記マスクを用いてエッチング及び不純物イオ
ンのドーピングから選ばれる何れかの処理を行う工程
と、少なくとも露出した前記半導体膜の表面に前記表面
酸化層が形成されている状態で前記マスクを除去する工
程とを含むことを特徴とする薄膜トランジスタの製造方
法」が開示されている。
【００１０】
【発明が解決しようとする課題】図１５は、半導体表示
装置の構成素子であるｎチャネル型ＴＦＴの構造を示す
断面図及び平面図である。図１５に於いて、ガラス基板
７０１上に所定膜厚のシリコン酸窒化膜から成る下地膜
７０２が堆積され、当該下地膜７０２の上にｎチャネル
型ＴＦＴが形成されている。ｎチャネル型ＴＦＴは、所
定膜厚のシリコン系半導体膜から成る半導体層７０３
と、所定膜厚のシリコン酸化膜から成るゲート絶縁膜７
０４と、所定膜厚の高融点金属膜（具体的には、Ｗ膜）
から成るゲート電極７０５とがガラス基板７０１側から
順に積層される様に形成されている。また、シリコン系
半導体膜から成る前記半導体層７０３には、ゲート電極
７０５の真下に位置する実質的に真性な領域であるチャ
ネル領域７０６と、チャネル領域７０６の両側に位置す
るｎ型の導電型を有するソース領域（ｎ＋領域）７０７
及びドレイン領域（ｎ＋領域）７０８とが配置されてい
る。また、ＴＦＴの表面は、無機膜から成る所定膜厚の
第１の層間絶縁膜７０９と、その上にアクリル樹脂膜等
の有機樹脂膜から成る第２の層間絶縁膜７１０とが積層
され、これらの積層膜を貫通し、ソース領域（ｎ＋領
域）７０７及びドレイン領域（ｎ＋領域）７０８に到達
する様にコンタクトホール７１１ａ，７１２ａが各々形
成されている。各コンタクトホール７１１ａ，７１２ａ
を埋設する様に、導電性の金属配線７１１ｂ，７１２ｂ
がパターン形成されている。尚、第１の層間絶縁膜７０
９は、シリコン系半導体膜から成る半導体層７０３上に
ゲート絶縁膜７０４を挟んでゲート電極７０５を形成し
た後に全面に成膜されるもので、水分やナトリウム（Ｎ
ａ）等のアルカリ金属の拡散を防止する機能が求められ
る為、所定膜厚の無機膜であるシリコン窒化膜又はシリ
コン酸窒化膜が好適である。一方、第２の層間絶縁膜７
１０は、平坦性と透光性の点で有利なアクリル樹脂膜等
の有機樹脂膜が好適である（図１５参照）。
装置の構成素子であるｎチャネル型ＴＦＴの構造を示す
断面図及び平面図である。図１５に於いて、ガラス基板
７０１上に所定膜厚のシリコン酸窒化膜から成る下地膜
７０２が堆積され、当該下地膜７０２の上にｎチャネル
型ＴＦＴが形成されている。ｎチャネル型ＴＦＴは、所
定膜厚のシリコン系半導体膜から成る半導体層７０３
と、所定膜厚のシリコン酸化膜から成るゲート絶縁膜７
０４と、所定膜厚の高融点金属膜（具体的には、Ｗ膜）
から成るゲート電極７０５とがガラス基板７０１側から
順に積層される様に形成されている。また、シリコン系
半導体膜から成る前記半導体層７０３には、ゲート電極
７０５の真下に位置する実質的に真性な領域であるチャ
ネル領域７０６と、チャネル領域７０６の両側に位置す
るｎ型の導電型を有するソース領域（ｎ＋領域）７０７
及びドレイン領域（ｎ＋領域）７０８とが配置されてい
る。また、ＴＦＴの表面は、無機膜から成る所定膜厚の
第１の層間絶縁膜７０９と、その上にアクリル樹脂膜等
の有機樹脂膜から成る第２の層間絶縁膜７１０とが積層
され、これらの積層膜を貫通し、ソース領域（ｎ＋領
域）７０７及びドレイン領域（ｎ＋領域）７０８に到達
する様にコンタクトホール７１１ａ，７１２ａが各々形
成されている。各コンタクトホール７１１ａ，７１２ａ
を埋設する様に、導電性の金属配線７１１ｂ，７１２ｂ
がパターン形成されている。尚、第１の層間絶縁膜７０
９は、シリコン系半導体膜から成る半導体層７０３上に
ゲート絶縁膜７０４を挟んでゲート電極７０５を形成し
た後に全面に成膜されるもので、水分やナトリウム（Ｎ
ａ）等のアルカリ金属の拡散を防止する機能が求められ
る為、所定膜厚の無機膜であるシリコン窒化膜又はシリ
コン酸窒化膜が好適である。一方、第２の層間絶縁膜７
１０は、平坦性と透光性の点で有利なアクリル樹脂膜等
の有機樹脂膜が好適である（図１５参照）。
【００１１】図１５に示される様なｎチャネル型ＴＦＴ
の各コンタクトホール７１１ａ，７１２ａの形成工程に
於いては、ドライエッチング処理後の不要なレジストパ
ターンの除去工程で、レジストパターンと下地の有機樹
脂膜である第２の層間絶縁膜７１０との選択比を確保で
きない為、アッシング工程を適用することは不可能であ
る。従って、有機系のレジスト剥離液によるレジスト剥
離工程のみでレジスト除去することになるが、コンタク
トホール７１１ａ，７１２ａの底部でシリコン系半導体
膜が露出している為、シリコン系半導体膜とレジスト剥
離液が直に接触し、接触部分からシリコン系半導体膜の
エッチング損傷が生じたり、極端な場合にはエッチング
によりシリコン系半導体膜の消失が発生する場合があ
る。コンタクトホール７１１ａ，７１２ａの底部でシリ
コン系半導体膜のエッチング損傷が生じると、コンタク
トホール７１１ａ，７１２ａの底部近傍でのソース領域
（ｎ＋領域）７０７及びドレイン領域（ｎ＋領域）７０
８のシリコン系半導体膜の膜厚が変動する為、コンタク
ト抵抗のバラツキ要因となり、最終的にＴＦＴの電気特
性のバラツキに影響することになる。また、コンタクト
ホール７１１ａ，７１２ａの底部でシリコン系半導体膜
のエッチングによる消失が生じると、半導体装置の歩留
にも影響を及ぼすことになる。この様に、コンタクトホ
ール７１１ａ，７１２ａの底部でのシリコン系半導体膜
のエッチング損傷やエッチング消失は、半導体装置の電
気特性や歩留に大きな影響を及ぼす為、プロセス上の大
きな問題となっている。
の各コンタクトホール７１１ａ，７１２ａの形成工程に
於いては、ドライエッチング処理後の不要なレジストパ
ターンの除去工程で、レジストパターンと下地の有機樹
脂膜である第２の層間絶縁膜７１０との選択比を確保で
きない為、アッシング工程を適用することは不可能であ
る。従って、有機系のレジスト剥離液によるレジスト剥
離工程のみでレジスト除去することになるが、コンタク
トホール７１１ａ，７１２ａの底部でシリコン系半導体
膜が露出している為、シリコン系半導体膜とレジスト剥
離液が直に接触し、接触部分からシリコン系半導体膜の
エッチング損傷が生じたり、極端な場合にはエッチング
によりシリコン系半導体膜の消失が発生する場合があ
る。コンタクトホール７１１ａ，７１２ａの底部でシリ
コン系半導体膜のエッチング損傷が生じると、コンタク
トホール７１１ａ，７１２ａの底部近傍でのソース領域
（ｎ＋領域）７０７及びドレイン領域（ｎ＋領域）７０
８のシリコン系半導体膜の膜厚が変動する為、コンタク
ト抵抗のバラツキ要因となり、最終的にＴＦＴの電気特
性のバラツキに影響することになる。また、コンタクト
ホール７１１ａ，７１２ａの底部でシリコン系半導体膜
のエッチングによる消失が生じると、半導体装置の歩留
にも影響を及ぼすことになる。この様に、コンタクトホ
ール７１１ａ，７１２ａの底部でのシリコン系半導体膜
のエッチング損傷やエッチング消失は、半導体装置の電
気特性や歩留に大きな影響を及ぼす為、プロセス上の大
きな問題となっている。
【００１２】尚、シリコン系半導体膜のエッチング損傷
の対策技術として、例えば特開２０００−２４１９９１
号公報、特開２００１−１８３８４９号公報、特開２０
０１−１８８３６３号公報、特開２００１−２０９１９
０号公報等にシリコン系半導体膜のエッチング損傷防止
に有効な有機系のレジスト剥離液が開示されているが、
シリコン系半導体膜のエッチング損傷は対策できるが、
肝心のレジスト剥離性に問題がある場合が多く、現時点
ではレジスト剥離性能とシリコン系半導体膜のエッチン
グ損傷防止性能を共に満足するレジスト剥離液は存在し
ないと認識している。従って、半導体装置のプロセス改
善の視点で、シリコン系半導体膜のエッチング損傷防止
対策を図ることが求められている。
の対策技術として、例えば特開２０００−２４１９９１
号公報、特開２００１−１８３８４９号公報、特開２０
０１−１８８３６３号公報、特開２００１−２０９１９
０号公報等にシリコン系半導体膜のエッチング損傷防止
に有効な有機系のレジスト剥離液が開示されているが、
シリコン系半導体膜のエッチング損傷は対策できるが、
肝心のレジスト剥離性に問題がある場合が多く、現時点
ではレジスト剥離性能とシリコン系半導体膜のエッチン
グ損傷防止性能を共に満足するレジスト剥離液は存在し
ないと認識している。従って、半導体装置のプロセス改
善の視点で、シリコン系半導体膜のエッチング損傷防止
対策を図ることが求められている。
【００１３】本発明は、上記従来技術の問題点を解決す
ることを課題とする。より特定すれば、本発明は、レジ
スト剥離液によるシリコン系半導体膜のエッチング損傷
を防止することのできる半導体装置の作製方法と、当該
作製方法で使用するレジスト剥離装置を提供することを
課題とする。
ることを課題とする。より特定すれば、本発明は、レジ
スト剥離液によるシリコン系半導体膜のエッチング損傷
を防止することのできる半導体装置の作製方法と、当該
作製方法で使用するレジスト剥離装置を提供することを
課題とする。
【００１４】
【課題を解決する為の手段】上記の課題を解決する為、
半導体装置の作製方法に関する発明と当該作製方法で使
用するレジスト剥離装置に関する発明が考えられ、当該
発明の主な構成を以下に記載する。
半導体装置の作製方法に関する発明と当該作製方法で使
用するレジスト剥離装置に関する発明が考えられ、当該
発明の主な構成を以下に記載する。
【００１５】〔半導体装置の作製方法に関する発明〕本
発明の構成は、基体の表面にシリコン系半導体膜を成膜
する第１の工程と、前記シリコン系半導体膜をパターン
形成して薄膜トランジスタの活性層となる半導体層を形
成する第２の工程と、前記半導体層を被覆する様にゲー
ト絶縁膜を堆積する第３の工程と、前記ゲート絶縁膜上
にゲート電極膜を堆積する第４の工程と、前記ゲート電
極膜をパターン形成してゲート電極を形成する第５の工
程と、一導電型の不純物元素をドーピングすることによ
り前記ゲート電極の外側に対応する前記半導体層にソー
ス領域及びドレイン領域を形成する第６の工程と、前記
ゲート電極を被覆する様に第１の層間絶縁膜を堆積する
第７の工程と、前記第１の層間絶縁膜上に第２の層間絶
縁膜を成膜する第８の工程と、前記第２の層間絶縁膜上
にレジストパターンを形成する第９の工程と、前記レジ
ストパターンをマスクに前記ゲート絶縁膜と前記第１の
層間絶縁膜と前記第２の層間絶縁膜とから成る積層膜を
ドライエッチング処理しコンタクトホールを形成する第
１０の工程と、有機系のレジスト剥離液により前記レジ
ストパターンを剥離する第１１の工程とを備えた半導体
装置の作製方法に於いて、前記第１１の工程は、前処理
として前記コンタクトホールの底部に存在する前記シリ
コン系半導体膜の露出した表面に前記レジスト剥離液に
対する保護膜を成膜することを特徴としている。
発明の構成は、基体の表面にシリコン系半導体膜を成膜
する第１の工程と、前記シリコン系半導体膜をパターン
形成して薄膜トランジスタの活性層となる半導体層を形
成する第２の工程と、前記半導体層を被覆する様にゲー
ト絶縁膜を堆積する第３の工程と、前記ゲート絶縁膜上
にゲート電極膜を堆積する第４の工程と、前記ゲート電
極膜をパターン形成してゲート電極を形成する第５の工
程と、一導電型の不純物元素をドーピングすることによ
り前記ゲート電極の外側に対応する前記半導体層にソー
ス領域及びドレイン領域を形成する第６の工程と、前記
ゲート電極を被覆する様に第１の層間絶縁膜を堆積する
第７の工程と、前記第１の層間絶縁膜上に第２の層間絶
縁膜を成膜する第８の工程と、前記第２の層間絶縁膜上
にレジストパターンを形成する第９の工程と、前記レジ
ストパターンをマスクに前記ゲート絶縁膜と前記第１の
層間絶縁膜と前記第２の層間絶縁膜とから成る積層膜を
ドライエッチング処理しコンタクトホールを形成する第
１０の工程と、有機系のレジスト剥離液により前記レジ
ストパターンを剥離する第１１の工程とを備えた半導体
装置の作製方法に於いて、前記第１１の工程は、前処理
として前記コンタクトホールの底部に存在する前記シリ
コン系半導体膜の露出した表面に前記レジスト剥離液に
対する保護膜を成膜することを特徴としている。
【００１６】本発明の他の構成は、基体の表面にシリコ
ン系半導体膜を成膜する第１の工程と、レジストパター
ンをマスクにエッチング処理を行う第２の工程と、前処
理として前記シリコン系半導体膜の露出した表面に有機
系のレジスト剥離液に対する保護膜を成膜し、前記レジ
スト剥離液により前記レジストパターンを剥離する第３
の工程とを備えたことを特徴としている。別言すると、
基体の表面にシリコン系半導体膜を成膜する第１の工程
と、レジストパターンをマスクにエッチング処理を行う
第２の工程と、有機系のレジスト剥離液により前記レジ
ストパターンを剥離する第３の工程とを備えた半導体装
置の作製方法に於いて、前記第３の工程は、前処理とし
て前記シリコン系半導体膜の露出した表面に前記レジス
ト剥離液に対する保護膜を成膜することを特徴としてい
る。
ン系半導体膜を成膜する第１の工程と、レジストパター
ンをマスクにエッチング処理を行う第２の工程と、前処
理として前記シリコン系半導体膜の露出した表面に有機
系のレジスト剥離液に対する保護膜を成膜し、前記レジ
スト剥離液により前記レジストパターンを剥離する第３
の工程とを備えたことを特徴としている。別言すると、
基体の表面にシリコン系半導体膜を成膜する第１の工程
と、レジストパターンをマスクにエッチング処理を行う
第２の工程と、有機系のレジスト剥離液により前記レジ
ストパターンを剥離する第３の工程とを備えた半導体装
置の作製方法に於いて、前記第３の工程は、前処理とし
て前記シリコン系半導体膜の露出した表面に前記レジス
ト剥離液に対する保護膜を成膜することを特徴としてい
る。
【００１７】上記構成の発明に於いて、前記基体として
は半導体装置の作製面が平坦面であるガラス基板や石英
基板のみでなく、当該作製面が曲面であるガラス体や石
英体を含み、更にはフィルム状のプラスチック基板をも
その範疇に含むものである。また、前記シリコン系半導
体膜としては、シリコンを含む非晶質半導体膜又はシリ
コンを含む非晶質半導体膜を熱処理して得られるシリコ
ンを含む多結晶半導体膜又は結晶化の助長作用を有する
触媒元素を添加した後、熱処理して得られるシリコンを
含む結晶質半導体膜が代表的であるが、シリコンを含む
半導体特性を有する薄膜であれば何でも良い。尚、本明
細書に於いては、シリコンを含む非晶質半導体膜、シリ
コンを含む多結晶半導体膜、及びシリコンを含む結晶質
半導体膜なる技術用語を区別して用いている為、各技術
用語の定義について明確にする。シリコンを含む非晶質
半導体膜とは、半導体特性を有する非晶質状態のシリコ
ンを含む半導体膜のことで、非晶質シリコン膜も当然に
含まれるが、シリコンを含む非晶質半導体膜は全て含ま
れる。例えば、ＳｉxＧｅ1-x（０＜Ｘ＜１）の形式で記
載されるシリコンとゲルマニウムの化合物から成る非晶
質膜も含まれる。また、シリコンを含む結晶質半導体膜
とは、シリコンを含む非晶質半導体膜に結晶化の助長作
用を有する触媒元素を添加して得られる結晶質半導体膜
のことで、通常のシリコンを含む多結晶半導体膜と比較
し、結晶粒が概略同一方向に配向しており、高い電界効
果移動度を有する等の特徴がある為、敢えてシリコンを
含む多結晶半導体膜と区別して、シリコンを含む結晶質
半導体膜と記載している。
は半導体装置の作製面が平坦面であるガラス基板や石英
基板のみでなく、当該作製面が曲面であるガラス体や石
英体を含み、更にはフィルム状のプラスチック基板をも
その範疇に含むものである。また、前記シリコン系半導
体膜としては、シリコンを含む非晶質半導体膜又はシリ
コンを含む非晶質半導体膜を熱処理して得られるシリコ
ンを含む多結晶半導体膜又は結晶化の助長作用を有する
触媒元素を添加した後、熱処理して得られるシリコンを
含む結晶質半導体膜が代表的であるが、シリコンを含む
半導体特性を有する薄膜であれば何でも良い。尚、本明
細書に於いては、シリコンを含む非晶質半導体膜、シリ
コンを含む多結晶半導体膜、及びシリコンを含む結晶質
半導体膜なる技術用語を区別して用いている為、各技術
用語の定義について明確にする。シリコンを含む非晶質
半導体膜とは、半導体特性を有する非晶質状態のシリコ
ンを含む半導体膜のことで、非晶質シリコン膜も当然に
含まれるが、シリコンを含む非晶質半導体膜は全て含ま
れる。例えば、ＳｉxＧｅ1-x（０＜Ｘ＜１）の形式で記
載されるシリコンとゲルマニウムの化合物から成る非晶
質膜も含まれる。また、シリコンを含む結晶質半導体膜
とは、シリコンを含む非晶質半導体膜に結晶化の助長作
用を有する触媒元素を添加して得られる結晶質半導体膜
のことで、通常のシリコンを含む多結晶半導体膜と比較
し、結晶粒が概略同一方向に配向しており、高い電界効
果移動度を有する等の特徴がある為、敢えてシリコンを
含む多結晶半導体膜と区別して、シリコンを含む結晶質
半導体膜と記載している。
【００１８】また、上記構成の発明に於いて、前記第１
の層間絶縁膜としては、プラズマＣＶＤ法により、膜厚
５０〜３００ｎｍ、好ましくは膜厚１００〜２００ｎｍ
のシリコン窒化膜又はシリコン酸窒化膜を堆積してい
る。第１の層間絶縁膜は、堆積後の熱処理時に膜中に存
在する水素によりＴＦＴの活性層を水素化する目的と、
上層膜からの水分やＮａ元素等のアルカリ金属をブロッ
キングする目的で成膜されている。また、前記第２の層
間絶縁膜としては、膜厚０．７〜３μm、好ましくは膜
厚１〜２μmの有機樹脂膜をスピン塗布法により塗布
し、しかる後に所定の温度でベークすることにより成膜
している。第２の層間絶縁膜は、層間膜が有する電気容
量の低減と基板の平坦化を目的として成膜されており、
材料的にはアクリル樹脂膜やポリイミド樹脂膜やＢＣＢ
（ベンゾシクロブテン）樹脂膜等の有機樹脂膜が挙げら
れるが、特に透明性の点でアクリル樹脂膜が当該有機樹
脂膜の好適な一例として挙げられる。
の層間絶縁膜としては、プラズマＣＶＤ法により、膜厚
５０〜３００ｎｍ、好ましくは膜厚１００〜２００ｎｍ
のシリコン窒化膜又はシリコン酸窒化膜を堆積してい
る。第１の層間絶縁膜は、堆積後の熱処理時に膜中に存
在する水素によりＴＦＴの活性層を水素化する目的と、
上層膜からの水分やＮａ元素等のアルカリ金属をブロッ
キングする目的で成膜されている。また、前記第２の層
間絶縁膜としては、膜厚０．７〜３μm、好ましくは膜
厚１〜２μmの有機樹脂膜をスピン塗布法により塗布
し、しかる後に所定の温度でベークすることにより成膜
している。第２の層間絶縁膜は、層間膜が有する電気容
量の低減と基板の平坦化を目的として成膜されており、
材料的にはアクリル樹脂膜やポリイミド樹脂膜やＢＣＢ
（ベンゾシクロブテン）樹脂膜等の有機樹脂膜が挙げら
れるが、特に透明性の点でアクリル樹脂膜が当該有機樹
脂膜の好適な一例として挙げられる。
【００１９】この様な構造の層間絶縁膜（即ち、第１の
層間絶縁膜と第２の層間絶縁膜）と下地膜であるシリコ
ン酸化膜から成るゲート絶縁膜との積層膜へのコンタク
トホール形成工程に於いては、ドライエッチング処理後
の不要なレジストパターンを除去する際に、アッシング
工程を適用できない。その理由は、アッシング工程の場
合、レジストパターンと下地の有機樹脂膜から成る第２
の層間絶縁膜との間で、選択比を確保できない為であ
る。この為、有機系のレジスト剥離液によるレジスト剥
離工程のみで、当該レジストパターンの除去処理を行う
ことになる。
層間絶縁膜と第２の層間絶縁膜）と下地膜であるシリコ
ン酸化膜から成るゲート絶縁膜との積層膜へのコンタク
トホール形成工程に於いては、ドライエッチング処理後
の不要なレジストパターンを除去する際に、アッシング
工程を適用できない。その理由は、アッシング工程の場
合、レジストパターンと下地の有機樹脂膜から成る第２
の層間絶縁膜との間で、選択比を確保できない為であ
る。この為、有機系のレジスト剥離液によるレジスト剥
離工程のみで、当該レジストパターンの除去処理を行う
ことになる。
【００２０】また、上記構成の発明に於いて、前記レジ
スト剥離液としては有機系のレジスト剥離液が一般的に
使用されており、有機系のレジスト剥離液であれば材料
的な制限は特に無いが、本発明の目的が保護膜の成膜に
よるシリコン系半導体膜のエッチング損傷の防止である
ことから、レジスト剥離液への水分混入により強アルカ
リ性を示し、シリコン系半導体膜に対しエッチング作用
を有するに至る様なレジスト剥離液の場合に、本発明は
有効である。この点で、前記レジスト剥離液としては、
レジスト剥離液への水分混入により強アルカリ性を示
し、シリコン系半導体膜に対しエッチング作用を有する
に至る様なレジスト剥離液が主な対象である。また、前
記レジスト剥離液によるレジスト剥離工程は、所定温度
（６０〜９０℃程度）に保持されたレジスト剥離液によ
るレジスト剥離液処理工程とレジスト剥離液を置換洗浄
する為のイソプロピルアルコール（以下、ＩＰＡと略
記）によるＩＰＡ処理工程と水洗工程とから成ってい
る。尚、ＩＰＡ処理工程は省略しても弊害が無い場合に
限り省略することも可能であるが、基体の表面近傍での
水洗時のレジスト剥離液と純水との混合液の生成を防止
する作用があり、基体の表面に露出しているシリコン系
半導体膜や金属配線へのエッチング損傷防止に有利に作
用する為、一般的にはＩＰＡ処理工程を導入した方が好
ましい。
スト剥離液としては有機系のレジスト剥離液が一般的に
使用されており、有機系のレジスト剥離液であれば材料
的な制限は特に無いが、本発明の目的が保護膜の成膜に
よるシリコン系半導体膜のエッチング損傷の防止である
ことから、レジスト剥離液への水分混入により強アルカ
リ性を示し、シリコン系半導体膜に対しエッチング作用
を有するに至る様なレジスト剥離液の場合に、本発明は
有効である。この点で、前記レジスト剥離液としては、
レジスト剥離液への水分混入により強アルカリ性を示
し、シリコン系半導体膜に対しエッチング作用を有する
に至る様なレジスト剥離液が主な対象である。また、前
記レジスト剥離液によるレジスト剥離工程は、所定温度
（６０〜９０℃程度）に保持されたレジスト剥離液によ
るレジスト剥離液処理工程とレジスト剥離液を置換洗浄
する為のイソプロピルアルコール（以下、ＩＰＡと略
記）によるＩＰＡ処理工程と水洗工程とから成ってい
る。尚、ＩＰＡ処理工程は省略しても弊害が無い場合に
限り省略することも可能であるが、基体の表面近傍での
水洗時のレジスト剥離液と純水との混合液の生成を防止
する作用があり、基体の表面に露出しているシリコン系
半導体膜や金属配線へのエッチング損傷防止に有利に作
用する為、一般的にはＩＰＡ処理工程を導入した方が好
ましい。
【００２１】また、上記構成の発明に於いて、前記シリ
コン系半導体膜の露出部分を保護する前記保護膜として
は、レジスト剥離液の吸湿作用により強アルカリ性を示
すに至ったレジスト剥離液に対する耐浸食性が必要で、
膜厚０．５〜５ｎｍ程度のシリコン酸化膜が成膜方法の
簡便性の点で好適であるが、シリコン酸化膜に限らず、
膜厚０．５〜５ｎｍ程度のシリコン酸窒化膜やシリコン
窒化膜も適用可能である。当該シリコン酸化膜は、オゾ
ン含有水や過酸化水素水による洗浄処理で簡便に成膜で
きるし、また酸素を含む雰囲気中で紫外線を照射し、オ
ゾンを発生させることによっても簡便に成膜できる。ま
た、当該シリコン酸窒化膜は、露出したシリコン系半導
体膜の表面を直接に酸窒化処理する為、成膜方法に困難
が伴うが、基本的には窒素原子と酸素原子を含む反応性
ガスの雰囲気中、例えば窒素酸化物の雰囲気中でのプラ
ズマ処理により酸窒化処理を適用することができる。ま
た、当該シリコン窒化膜についても、窒素原子を含み酸
素原子を含まない反応性ガスの雰囲気中、例えばアンモ
ニアガス雰囲気中でのプラズマ処理により、同様に窒化
処理することが可能である。
コン系半導体膜の露出部分を保護する前記保護膜として
は、レジスト剥離液の吸湿作用により強アルカリ性を示
すに至ったレジスト剥離液に対する耐浸食性が必要で、
膜厚０．５〜５ｎｍ程度のシリコン酸化膜が成膜方法の
簡便性の点で好適であるが、シリコン酸化膜に限らず、
膜厚０．５〜５ｎｍ程度のシリコン酸窒化膜やシリコン
窒化膜も適用可能である。当該シリコン酸化膜は、オゾ
ン含有水や過酸化水素水による洗浄処理で簡便に成膜で
きるし、また酸素を含む雰囲気中で紫外線を照射し、オ
ゾンを発生させることによっても簡便に成膜できる。ま
た、当該シリコン酸窒化膜は、露出したシリコン系半導
体膜の表面を直接に酸窒化処理する為、成膜方法に困難
が伴うが、基本的には窒素原子と酸素原子を含む反応性
ガスの雰囲気中、例えば窒素酸化物の雰囲気中でのプラ
ズマ処理により酸窒化処理を適用することができる。ま
た、当該シリコン窒化膜についても、窒素原子を含み酸
素原子を含まない反応性ガスの雰囲気中、例えばアンモ
ニアガス雰囲気中でのプラズマ処理により、同様に窒化
処理することが可能である。
【００２２】以上の様に構成された発明によれば、エッ
チング後のレジスト剥離工程に於いて、レジスト剥離液
による剥離処理の前に、膜厚０．５〜５ｎｍ程度のシリ
コン酸化膜又はシリコン酸窒化膜又はシリコン窒化膜か
ら成る保護膜をシリコン系半導体膜の露出部分であるコ
ンタクトホールの底部に成膜することが可能である。こ
れらの保護膜は、コンタクトホール底部のシリコン系半
導体膜の表面を酸化又は酸窒化又は窒化処理することに
より成膜する為、シリコン系半導体膜の露出部分に選択
的に成膜されることになる。また、これらの保護膜は、
シリコン系半導体膜に比較し、強アルカリに対する耐浸
食性が圧倒的に大きいことが判っている。従って、本発
明は、有機系のレジスト剥離液によるコンタクトホール
底部のシリコン系半導体膜のエッチング損傷やエッチン
グによる消失を確実に防止することが可能で、半導体装
置の電気特性の安定化や歩留の向上に有効である。
チング後のレジスト剥離工程に於いて、レジスト剥離液
による剥離処理の前に、膜厚０．５〜５ｎｍ程度のシリ
コン酸化膜又はシリコン酸窒化膜又はシリコン窒化膜か
ら成る保護膜をシリコン系半導体膜の露出部分であるコ
ンタクトホールの底部に成膜することが可能である。こ
れらの保護膜は、コンタクトホール底部のシリコン系半
導体膜の表面を酸化又は酸窒化又は窒化処理することに
より成膜する為、シリコン系半導体膜の露出部分に選択
的に成膜されることになる。また、これらの保護膜は、
シリコン系半導体膜に比較し、強アルカリに対する耐浸
食性が圧倒的に大きいことが判っている。従って、本発
明は、有機系のレジスト剥離液によるコンタクトホール
底部のシリコン系半導体膜のエッチング損傷やエッチン
グによる消失を確実に防止することが可能で、半導体装
置の電気特性の安定化や歩留の向上に有効である。
【００２３】〔レジスト剥離装置に関する発明〕本発明
の構成は、基体の表面にレジスト剥離液に対する保護膜
を成膜する為の成膜手段と前記基体の表面に形成されて
いるレジストパターンをレジスト剥離液により除去する
為のレジスト剥離液処理手段とを備えたことを特徴とし
ている。この場合に於いて、前記基体の表面に付着して
いる前記レジスト剥離液を洗浄する為の（ＩＰＡ処理手
段及び）水洗手段と前記基体を乾燥する為の乾燥手段と
を備えたことを特徴としている。尚、ＩＰＡ処理手段を
（ ）内に記載したのは、場合によっては当該処理手
段を省略した構成も適用可能な為である。
の構成は、基体の表面にレジスト剥離液に対する保護膜
を成膜する為の成膜手段と前記基体の表面に形成されて
いるレジストパターンをレジスト剥離液により除去する
為のレジスト剥離液処理手段とを備えたことを特徴とし
ている。この場合に於いて、前記基体の表面に付着して
いる前記レジスト剥離液を洗浄する為の（ＩＰＡ処理手
段及び）水洗手段と前記基体を乾燥する為の乾燥手段と
を備えたことを特徴としている。尚、ＩＰＡ処理手段を
（ ）内に記載したのは、場合によっては当該処理手
段を省略した構成も適用可能な為である。
【００２４】上記発明の構成に於いて、前記レジスト剥
離液処理手段と（前記ＩＰＡ処理手段と）前記水洗手段
は、複数の基板を纏めて処理する為のバッチ処理方式の
処理槽で構成しても良いし、基板を１枚ずつ順次処理す
る為の枚葉処理方式の連続処理槽又はスピン処理部で構
成しても良い。また、前記乾燥手段は、バッチ処理方式
の乾燥手段であるスピン乾燥部又はＩＰＡ蒸気乾燥部で
構成しても良いし、枚葉処理方式の乾燥手段であるスピ
ン乾燥部又はエアーナイフ乾燥部で構成しても良い。
尚、レジスト剥離装置の各処理手段はバッチ処理方式か
又は枚葉処理方式で構成することになるが、基板処理の
都合上、バッチ処理方式と枚葉処理方式の処理手段毎の
混載は避けた方が好ましい。即ち、レジスト剥離装置の
各処理手段はバッチ処理方式で統一するか、枚葉処理方
式で統一することが装置構成上好ましい。
離液処理手段と（前記ＩＰＡ処理手段と）前記水洗手段
は、複数の基板を纏めて処理する為のバッチ処理方式の
処理槽で構成しても良いし、基板を１枚ずつ順次処理す
る為の枚葉処理方式の連続処理槽又はスピン処理部で構
成しても良い。また、前記乾燥手段は、バッチ処理方式
の乾燥手段であるスピン乾燥部又はＩＰＡ蒸気乾燥部で
構成しても良いし、枚葉処理方式の乾燥手段であるスピ
ン乾燥部又はエアーナイフ乾燥部で構成しても良い。
尚、レジスト剥離装置の各処理手段はバッチ処理方式か
又は枚葉処理方式で構成することになるが、基板処理の
都合上、バッチ処理方式と枚葉処理方式の処理手段毎の
混載は避けた方が好ましい。即ち、レジスト剥離装置の
各処理手段はバッチ処理方式で統一するか、枚葉処理方
式で統一することが装置構成上好ましい。
【００２５】また、上記発明の構成に於いて、前記成膜
手段としてはシリコン酸化膜成膜部とシリコン酸窒化膜
成膜部とシリコン窒化膜成膜部が挙げられる。シリコン
酸化膜成膜部としては、オゾン含有水で基板を処理する
為のオゾン含有水処理部、又は過酸化水素水で基板を処
理する為の過酸化水素水処理部、又は酸素を含む雰囲気
中で基板に紫外線照射処理する為の紫外線照射処理部が
代表的であるが、他の構成であっても構わない。何れの
構成の処理部でも、露出したシリコン系半導体膜の表面
に膜厚０．５〜５ｎｍ程度のシリコン酸化膜を簡便な方
法で成膜することが可能である。尚、シリコン酸化膜成
膜部の具体的処理部であるオゾン含有水処理部と過酸化
水素水処理と紫外線照射処理部は、バッチ処理方式と枚
葉処理方式のどちらを適用しても良い。一方、他の成膜
手段であるシリコン酸窒化膜成膜部は、窒素原子と酸素
原子を含む反応性ガスの雰囲気中、例えば窒素酸化物の
雰囲気中で基板をプラズマ処理するプラズマ処理部で構
成されており、またシリコン窒化膜成膜部は、窒素原子
を含み酸素原子を含まない反応性ガスの雰囲気中、例え
ばアンモニアガスの雰囲気中で基板をプラズマ処理する
プラズマ処理部で構成されている。これらのプラズマ処
理部でプラズマ処理することにより、露出したシリコン
系半導体膜の表面を酸窒化処理したり窒化処理すること
ができ、膜厚０．５〜５ｎｍ程度のシリコン酸窒化膜や
シリコン窒化膜を成膜することが可能である。
手段としてはシリコン酸化膜成膜部とシリコン酸窒化膜
成膜部とシリコン窒化膜成膜部が挙げられる。シリコン
酸化膜成膜部としては、オゾン含有水で基板を処理する
為のオゾン含有水処理部、又は過酸化水素水で基板を処
理する為の過酸化水素水処理部、又は酸素を含む雰囲気
中で基板に紫外線照射処理する為の紫外線照射処理部が
代表的であるが、他の構成であっても構わない。何れの
構成の処理部でも、露出したシリコン系半導体膜の表面
に膜厚０．５〜５ｎｍ程度のシリコン酸化膜を簡便な方
法で成膜することが可能である。尚、シリコン酸化膜成
膜部の具体的処理部であるオゾン含有水処理部と過酸化
水素水処理と紫外線照射処理部は、バッチ処理方式と枚
葉処理方式のどちらを適用しても良い。一方、他の成膜
手段であるシリコン酸窒化膜成膜部は、窒素原子と酸素
原子を含む反応性ガスの雰囲気中、例えば窒素酸化物の
雰囲気中で基板をプラズマ処理するプラズマ処理部で構
成されており、またシリコン窒化膜成膜部は、窒素原子
を含み酸素原子を含まない反応性ガスの雰囲気中、例え
ばアンモニアガスの雰囲気中で基板をプラズマ処理する
プラズマ処理部で構成されている。これらのプラズマ処
理部でプラズマ処理することにより、露出したシリコン
系半導体膜の表面を酸窒化処理したり窒化処理すること
ができ、膜厚０．５〜５ｎｍ程度のシリコン酸窒化膜や
シリコン窒化膜を成膜することが可能である。
【００２６】尚、シリコン酸窒化膜成膜部やシリコン窒
化膜成膜部のプラズマ処理部の装置構成はバッチ処理方
式と枚葉処理方式とが考えられ、どちらの処理方式を採
用しても構わないが、他の処理手段の処理方式との統一
を図る必要がある。
化膜成膜部のプラズマ処理部の装置構成はバッチ処理方
式と枚葉処理方式とが考えられ、どちらの処理方式を採
用しても構わないが、他の処理手段の処理方式との統一
を図る必要がある。
【００２７】以上の様に構成された発明によれば、レジ
スト剥離前の保護膜成膜工程とレジスト剥離工程とを連
続処理で行うことが可能となり、レジスト剥離工程に於
けるレジスト剥離液によるシリコン系半導体膜のエッチ
ング損傷を確実に防止できる。また、連続処理が可能な
当該レジスト剥離装置は、レジスト剥離工程の処理能力
の点でも有効である。
スト剥離前の保護膜成膜工程とレジスト剥離工程とを連
続処理で行うことが可能となり、レジスト剥離工程に於
けるレジスト剥離液によるシリコン系半導体膜のエッチ
ング損傷を確実に防止できる。また、連続処理が可能な
当該レジスト剥離装置は、レジスト剥離工程の処理能力
の点でも有効である。
【００２８】
【発明の実施の形態】本発明の実施形態について、図１
〜１７に基づき具体的に説明する。
〜１７に基づき具体的に説明する。
【００２９】〔実施形態１〕本実施形態では、図１〜４
に基づき、ＴＦＴの作製工程であるコンタクトホールの
形成工程に本発明のレジスト剥離工程を適用した場合に
ついて記載する。尚、図１〜２はＴＦＴの作製工程を示
す工程断面図で、図３は多結晶シリコン膜の成膜工程を
示す工程断面図、図４は触媒元素を利用して得られる結
晶質シリコン膜の成膜工程を示す工程断面図である。
に基づき、ＴＦＴの作製工程であるコンタクトホールの
形成工程に本発明のレジスト剥離工程を適用した場合に
ついて記載する。尚、図１〜２はＴＦＴの作製工程を示
す工程断面図で、図３は多結晶シリコン膜の成膜工程を
示す工程断面図、図４は触媒元素を利用して得られる結
晶質シリコン膜の成膜工程を示す工程断面図である。
【００３０】先ず、ガラス基板１０１に、膜厚２０〜２
００ｎｍ、好ましくは膜厚３０〜７０ｎｍのシリコン系
半導体膜１０２をプラズマＣＶＤ法又は減圧ＣＶＤ法に
より成膜する。本実施形態では、膜厚５０ｎｍのシリコ
ン系半導体膜１０２をプラズマＣＶＤ法により成膜して
いる。当該シリコン系半導体膜１０２の表面には、シリ
コン系半導体膜１０２の成膜時に図示しない膜厚５ｎｍ
以下の自然酸化膜が成膜されている（図１−Ａ参照）。
００ｎｍ、好ましくは膜厚３０〜７０ｎｍのシリコン系
半導体膜１０２をプラズマＣＶＤ法又は減圧ＣＶＤ法に
より成膜する。本実施形態では、膜厚５０ｎｍのシリコ
ン系半導体膜１０２をプラズマＣＶＤ法により成膜して
いる。当該シリコン系半導体膜１０２の表面には、シリ
コン系半導体膜１０２の成膜時に図示しない膜厚５ｎｍ
以下の自然酸化膜が成膜されている（図１−Ａ参照）。
【００３１】此処で、シリコン系半導体膜１０２の範疇
には、既に記載した様に、シリコンを含む非晶質半導体
膜とシリコンを含む非晶質半導体膜を熱処理して得られ
るシリコンを含む多結晶半導体膜と結晶化の助長作用を
有する触媒元素を添加した後、熱処理して得られるシリ
コンを含む結晶質半導体膜とが含まれる為、各シリコン
系半導体膜１０２の成膜方法について図３〜４に基づき
詳細に記載する。尚、本実施形態では、シリコンを含む
非晶質半導体膜の例として非晶質シリコン膜、シリコン
を含む多結晶半導体膜の例として多結晶シリコン膜、シ
リコンを含む結晶質半導体膜の例として結晶質シリコン
膜を記載する。
には、既に記載した様に、シリコンを含む非晶質半導体
膜とシリコンを含む非晶質半導体膜を熱処理して得られ
るシリコンを含む多結晶半導体膜と結晶化の助長作用を
有する触媒元素を添加した後、熱処理して得られるシリ
コンを含む結晶質半導体膜とが含まれる為、各シリコン
系半導体膜１０２の成膜方法について図３〜４に基づき
詳細に記載する。尚、本実施形態では、シリコンを含む
非晶質半導体膜の例として非晶質シリコン膜、シリコン
を含む多結晶半導体膜の例として多結晶シリコン膜、シ
リコンを含む結晶質半導体膜の例として結晶質シリコン
膜を記載する。
【００３２】多結晶シリコン膜１０２ｆは、図３に示す
様に、ガラス基板１０２ａ上に所定膜厚（例えば５３ｎ
ｍ）の非晶質シリコン膜１０２ｂをプラズマＣＶＤ法又
は減圧ＣＶＤ法で堆積し、堆積の際に表面に付着してい
る自然酸化膜１０２ｃを希フッ酸洗浄により除去し、し
かる後にファーネス炉での熱結晶化処理（多結晶シリコ
ン膜１０２ｄ）とレーザー結晶化処理を経て多結晶シリ
コン膜１０２ｆを成膜する。一方、触媒元素を利用して
得られる結晶質シリコン膜１０２ｍは、図４に示す様
に、ガラス基板１０２ｇ上に所定膜厚（例えば５３ｎ
ｍ）の非晶質シリコン膜１０２ｈをプラズマＣＶＤ法又
は減圧ＣＶＤ法で堆積し、堆積の際に表面に付着してい
る自然酸化膜１０２ｉを希フッ酸洗浄により除去し、オ
ゾン含有水処理により清浄な膜厚０．５〜５ｎｍ程度の
シリコン酸化膜１０２ｊを非晶質シリコン膜１０２ｈ上
に成膜する。その後、非晶質シリコン膜１０２ｈ（厳密
にはシリコン酸化膜１０２ｊ）の全面にスピン添加法に
より結晶化の助長作用を有する触媒元素を含む溶液（以
下、触媒元素溶液と略記）を添加し、シリコン酸化膜１
０２ｊの表面に触媒元素の含有層１０２ｋを均一に付着
させ、しかる後にファーネス炉での熱結晶化処理（結晶
質シリコン膜１０２ｌ）とレーザー結晶化処理を経て結
晶質シリコン膜１０２ｍを成膜する。此処で、結晶質シ
リコン膜１０２ｍは、通常の多結晶シリコン膜１０２ｆ
と比較し、結晶粒が概略同一方向に配向しており、高い
電界効果移動度を有する等の特徴がある為、本明細書で
は敢えて多結晶半導体膜１０２ｆと区別して記載してい
る。また、多結晶シリコン膜１０２ｆと結晶質シリコン
膜１０２ｍの出発材料である非晶質シリコン膜１０２
ｂ，１０２ｈは、微細な結晶化領域が全く存在しない非
晶質状態のシリコン膜のことである（図３〜４参照）。
様に、ガラス基板１０２ａ上に所定膜厚（例えば５３ｎ
ｍ）の非晶質シリコン膜１０２ｂをプラズマＣＶＤ法又
は減圧ＣＶＤ法で堆積し、堆積の際に表面に付着してい
る自然酸化膜１０２ｃを希フッ酸洗浄により除去し、し
かる後にファーネス炉での熱結晶化処理（多結晶シリコ
ン膜１０２ｄ）とレーザー結晶化処理を経て多結晶シリ
コン膜１０２ｆを成膜する。一方、触媒元素を利用して
得られる結晶質シリコン膜１０２ｍは、図４に示す様
に、ガラス基板１０２ｇ上に所定膜厚（例えば５３ｎ
ｍ）の非晶質シリコン膜１０２ｈをプラズマＣＶＤ法又
は減圧ＣＶＤ法で堆積し、堆積の際に表面に付着してい
る自然酸化膜１０２ｉを希フッ酸洗浄により除去し、オ
ゾン含有水処理により清浄な膜厚０．５〜５ｎｍ程度の
シリコン酸化膜１０２ｊを非晶質シリコン膜１０２ｈ上
に成膜する。その後、非晶質シリコン膜１０２ｈ（厳密
にはシリコン酸化膜１０２ｊ）の全面にスピン添加法に
より結晶化の助長作用を有する触媒元素を含む溶液（以
下、触媒元素溶液と略記）を添加し、シリコン酸化膜１
０２ｊの表面に触媒元素の含有層１０２ｋを均一に付着
させ、しかる後にファーネス炉での熱結晶化処理（結晶
質シリコン膜１０２ｌ）とレーザー結晶化処理を経て結
晶質シリコン膜１０２ｍを成膜する。此処で、結晶質シ
リコン膜１０２ｍは、通常の多結晶シリコン膜１０２ｆ
と比較し、結晶粒が概略同一方向に配向しており、高い
電界効果移動度を有する等の特徴がある為、本明細書で
は敢えて多結晶半導体膜１０２ｆと区別して記載してい
る。また、多結晶シリコン膜１０２ｆと結晶質シリコン
膜１０２ｍの出発材料である非晶質シリコン膜１０２
ｂ，１０２ｈは、微細な結晶化領域が全く存在しない非
晶質状態のシリコン膜のことである（図３〜４参照）。
【００３３】上記の様なシリコン系半導体膜１０２の表
面には成膜時に自然酸化膜（図示せず）が成膜されてお
り、自然酸化膜（図示せず）を希フッ酸処理により除去
する。その後、オゾン含有水で処理することにより、シ
リコン系半導体膜１０２の表面に膜厚０．５〜５ｎｍ程
度のシリコン酸化膜１０３を成膜する。当該シリコン酸
化膜１０３は、次に形成するレジストパターンの密着性
改善の為、及びシリコン系半導体膜１０２の疎水性の改
善と汚染防止の為、及びシリコン系半導体膜１０２の表
面の清浄度を保持することにより界面準位の低減を図る
為等の理由で成膜されるが、有機系のレジスト剥離液か
らのエッチング損傷の防止機能についても勿論有してい
る。尚、本実施形態では、膜厚０．５〜５ｎｍ程度のシ
リコン酸化膜１０３をオゾン含有水による処理で成膜し
ているが、過酸化水素水で処理しても良いし、酸素を含
む雰囲気中で紫外線を照射することによりオゾンを発生
させ、オゾンによる酸化作用でシリコン系半導体膜１０
２の表面を酸化しても良い。その後、通常のフォトリソ
グラフィ処理により、所定寸法のレジストパターン１０
４を形成する（図１−Ｂ参照）。
面には成膜時に自然酸化膜（図示せず）が成膜されてお
り、自然酸化膜（図示せず）を希フッ酸処理により除去
する。その後、オゾン含有水で処理することにより、シ
リコン系半導体膜１０２の表面に膜厚０．５〜５ｎｍ程
度のシリコン酸化膜１０３を成膜する。当該シリコン酸
化膜１０３は、次に形成するレジストパターンの密着性
改善の為、及びシリコン系半導体膜１０２の疎水性の改
善と汚染防止の為、及びシリコン系半導体膜１０２の表
面の清浄度を保持することにより界面準位の低減を図る
為等の理由で成膜されるが、有機系のレジスト剥離液か
らのエッチング損傷の防止機能についても勿論有してい
る。尚、本実施形態では、膜厚０．５〜５ｎｍ程度のシ
リコン酸化膜１０３をオゾン含有水による処理で成膜し
ているが、過酸化水素水で処理しても良いし、酸素を含
む雰囲気中で紫外線を照射することによりオゾンを発生
させ、オゾンによる酸化作用でシリコン系半導体膜１０
２の表面を酸化しても良い。その後、通常のフォトリソ
グラフィ処理により、所定寸法のレジストパターン１０
４を形成する（図１−Ｂ参照）。
【００３４】次に、当該レジストパターン１０４をマス
クにシリコン系半導体膜１０２とその表層膜であるシリ
コン酸化膜１０３をドライエッチング処理し、膜厚５０
ｎｍのシリコン系半導体膜１０２から成る島状の半導体
層１０５を形成する。この半導体層１０５はＴＦＴの活
性層となる島状の領域で、後にＴＦＴのソース領域とド
レイン領域が形成される領域である。当該半導体層１０
５の形成の際、ＲＩＥ型のドライエッチング装置を使用
し、エッチングガスであるＣＦ4とＯ2のガス流量比が５
０：４５のエッチング条件でドライエッチング処理を行
っている為、ドライエッチング処理時にレジストパター
ンの後退現象が生じ、被エッチング膜である半導体層１
０５はテーパーエッチングされ、半導体層１０５の側壁
部には順テーパー形状が形成されている。そして、順テ
ーパー形状の半導体層１０５の側壁部は、エッチングガ
スに酸素が含まれている為、ドライエッチング時の側壁
保護ポリマーの付着は殆ど無く、シリコン系半導体膜の
表面が露出した状態（又は若干のシリコン酸化膜の成膜
もあり得る）になっている。尚、半導体層１０５をテー
パーエッチングする理由は、後工程で成膜されるゲート
絶縁膜やゲート電極膜の段差部での被覆性を改善する為
である（図１−Ｃ参照）。
クにシリコン系半導体膜１０２とその表層膜であるシリ
コン酸化膜１０３をドライエッチング処理し、膜厚５０
ｎｍのシリコン系半導体膜１０２から成る島状の半導体
層１０５を形成する。この半導体層１０５はＴＦＴの活
性層となる島状の領域で、後にＴＦＴのソース領域とド
レイン領域が形成される領域である。当該半導体層１０
５の形成の際、ＲＩＥ型のドライエッチング装置を使用
し、エッチングガスであるＣＦ4とＯ2のガス流量比が５
０：４５のエッチング条件でドライエッチング処理を行
っている為、ドライエッチング処理時にレジストパター
ンの後退現象が生じ、被エッチング膜である半導体層１
０５はテーパーエッチングされ、半導体層１０５の側壁
部には順テーパー形状が形成されている。そして、順テ
ーパー形状の半導体層１０５の側壁部は、エッチングガ
スに酸素が含まれている為、ドライエッチング時の側壁
保護ポリマーの付着は殆ど無く、シリコン系半導体膜の
表面が露出した状態（又は若干のシリコン酸化膜の成膜
もあり得る）になっている。尚、半導体層１０５をテー
パーエッチングする理由は、後工程で成膜されるゲート
絶縁膜やゲート電極膜の段差部での被覆性を改善する為
である（図１−Ｃ参照）。
【００３５】次に、ドライエッチング後のレジストパタ
ーン（図示せず）を除去する為、酸素プラズマ処理であ
るアッシング処理を行う。アッシング処理は、レジスト
パターンの半分程度をアッシングするハーフアッシング
方式を採用している。この為、アッシング処理後のレジ
ストパターン（図示せず）は、半分程度に膜減りが進
み、レジストパターン形状が変形している。このアッシ
ング処理の際、順テーパー形状をしている半導体層１０
５の側壁部には、シリコン系半導体膜が露出している
為、膜厚０．５〜５ｎｍ程度のシリコン酸化膜１０６が
成膜される。当該シリコン酸化膜１０６は、次工程のレ
ジスト剥離液処理時のレジスト剥離液からのエッチング
損傷を防止する機能を有している（図１−Ｃ参照）。
ーン（図示せず）を除去する為、酸素プラズマ処理であ
るアッシング処理を行う。アッシング処理は、レジスト
パターンの半分程度をアッシングするハーフアッシング
方式を採用している。この為、アッシング処理後のレジ
ストパターン（図示せず）は、半分程度に膜減りが進
み、レジストパターン形状が変形している。このアッシ
ング処理の際、順テーパー形状をしている半導体層１０
５の側壁部には、シリコン系半導体膜が露出している
為、膜厚０．５〜５ｎｍ程度のシリコン酸化膜１０６が
成膜される。当該シリコン酸化膜１０６は、次工程のレ
ジスト剥離液処理時のレジスト剥離液からのエッチング
損傷を防止する機能を有している（図１−Ｃ参照）。
【００３６】次に、残ったレジストパターン（図示せ
ず）を完全に除去する為、有機系のレジスト剥離液によ
るレジスト剥離工程を行う。当該レジスト剥離工程は、
レジスト剥離液処理とＩＰＡ洗浄処理と水洗処理と乾燥
処理とから成っている。レジスト剥離液処理は、６０〜
９０℃程度の温度に保持したレジスト剥離液で所定時間
（１０分程度）処理して、レジストパターンを完全に除
去する処理である。レジスト剥離液処理の後、ＩＰＡ洗
浄処理を行うことにより、基板表面に付着しているレジ
スト剥離液をＩＰＡで置換する。当該ＩＰＡ洗浄処理
は、省略しても弊害が無い場合に限り省略することも可
能であるが、基板表面近傍での水洗時のレジスト剥離液
と純水との混合液の生成を防止する作用があり、基板上
に露出しているシリコン系半導体膜や金属配線へのエッ
チング損傷防止に有利に作用する為、一般的にはＩＰＡ
洗浄処理を導入した方が好ましい。ＩＰＡ洗浄処理の
後、所定時間の水洗処理を行うことにより、基板上に付
着しているＩＰＡやレジスト剥離液を徹底的に洗浄し、
最後に基板を乾燥する。尚、当該レジスト剥離工程に於
いては、シリコン系半導体膜の露出が無い為、基本的に
本発明の発明特定事項であるシリコン系半導体膜の露出
面へのレジスト剥離液に対する保護膜の成膜処理は不要
である（図１−Ｃ参照）。
ず）を完全に除去する為、有機系のレジスト剥離液によ
るレジスト剥離工程を行う。当該レジスト剥離工程は、
レジスト剥離液処理とＩＰＡ洗浄処理と水洗処理と乾燥
処理とから成っている。レジスト剥離液処理は、６０〜
９０℃程度の温度に保持したレジスト剥離液で所定時間
（１０分程度）処理して、レジストパターンを完全に除
去する処理である。レジスト剥離液処理の後、ＩＰＡ洗
浄処理を行うことにより、基板表面に付着しているレジ
スト剥離液をＩＰＡで置換する。当該ＩＰＡ洗浄処理
は、省略しても弊害が無い場合に限り省略することも可
能であるが、基板表面近傍での水洗時のレジスト剥離液
と純水との混合液の生成を防止する作用があり、基板上
に露出しているシリコン系半導体膜や金属配線へのエッ
チング損傷防止に有利に作用する為、一般的にはＩＰＡ
洗浄処理を導入した方が好ましい。ＩＰＡ洗浄処理の
後、所定時間の水洗処理を行うことにより、基板上に付
着しているＩＰＡやレジスト剥離液を徹底的に洗浄し、
最後に基板を乾燥する。尚、当該レジスト剥離工程に於
いては、シリコン系半導体膜の露出が無い為、基本的に
本発明の発明特定事項であるシリコン系半導体膜の露出
面へのレジスト剥離液に対する保護膜の成膜処理は不要
である（図１−Ｃ参照）。
【００３７】次に、当該基板を希フッ酸で所定時間洗浄
することにより、シリコン系半導体膜から成る半導体層
１０５の表面と側壁部に成膜されている膜厚０．５〜５
ｎｍ程度のシリコン酸化膜１０３，１０６を除去する。
その後、半導体層１０５を被覆する様に、膜厚３０〜２
００ｎｍ、好ましくは膜厚８０〜１３０ｎｍのシリコン
酸化膜又はシリコン酸窒化膜から成るゲート絶縁膜１０
７をプラズマＣＶＤ法又は減圧ＣＶＤ法により堆積す
る。本実施形態では、膜厚１００ｎｍのシリコン酸化膜
から成るゲート絶縁膜１０７をプラズマＣＶＤ法で堆積
している。尚、ゲート絶縁膜１０７の膜厚は、後工程で
成膜する上層のゲート電極膜からの応力を回避する為、
８０ｎｍ以上の膜厚が必要であることが知られており、
この点を考慮して設定した（図１−Ｄ参照）。
することにより、シリコン系半導体膜から成る半導体層
１０５の表面と側壁部に成膜されている膜厚０．５〜５
ｎｍ程度のシリコン酸化膜１０３，１０６を除去する。
その後、半導体層１０５を被覆する様に、膜厚３０〜２
００ｎｍ、好ましくは膜厚８０〜１３０ｎｍのシリコン
酸化膜又はシリコン酸窒化膜から成るゲート絶縁膜１０
７をプラズマＣＶＤ法又は減圧ＣＶＤ法により堆積す
る。本実施形態では、膜厚１００ｎｍのシリコン酸化膜
から成るゲート絶縁膜１０７をプラズマＣＶＤ法で堆積
している。尚、ゲート絶縁膜１０７の膜厚は、後工程で
成膜する上層のゲート電極膜からの応力を回避する為、
８０ｎｍ以上の膜厚が必要であることが知られており、
この点を考慮して設定した（図１−Ｄ参照）。
【００３８】次に、ゲート電極用の電極材料を堆積する
為、スパッタ法により膜厚２００〜６００ｎｍ、好まし
くは膜厚３００〜５００ｎｍのアルミニウム系合金膜、
又は高融点金属と高融点金属化合物との積層膜を堆積す
る。アルミニウム系合金膜としては、主成分のアルミニ
ウム（Ａｌ）に１〜３％程度の銅（Ｃｕ）やスカンジウ
ム（Ｓｃ）やネオジム（Ｎｄ）等を含んだ合金が挙げら
れ、高融点金属と高融点金属化合物との積層膜として
は、例えばＷ膜／ＴａＮ膜が挙げられる。本実施形態で
は、銅含有率が０．５％のアルミニウム系合金膜を４０
ｎｍの膜厚で堆積している。此処で堆積しているアルミ
ニウム系合金膜は、アルミニウムの比抵抗値が０〜１０
０℃の温度範囲で２．５〜３．５５μΩｃｍであること
から、電気抵抗が低いという特徴を有している。この
為、ＴＦＴで回路構成される半導体表示装置に於いて、
ゲート配線の信号遅延の抑制に有効である（図１−Ｅ参
照）。
為、スパッタ法により膜厚２００〜６００ｎｍ、好まし
くは膜厚３００〜５００ｎｍのアルミニウム系合金膜、
又は高融点金属と高融点金属化合物との積層膜を堆積す
る。アルミニウム系合金膜としては、主成分のアルミニ
ウム（Ａｌ）に１〜３％程度の銅（Ｃｕ）やスカンジウ
ム（Ｓｃ）やネオジム（Ｎｄ）等を含んだ合金が挙げら
れ、高融点金属と高融点金属化合物との積層膜として
は、例えばＷ膜／ＴａＮ膜が挙げられる。本実施形態で
は、銅含有率が０．５％のアルミニウム系合金膜を４０
ｎｍの膜厚で堆積している。此処で堆積しているアルミ
ニウム系合金膜は、アルミニウムの比抵抗値が０〜１０
０℃の温度範囲で２．５〜３．５５μΩｃｍであること
から、電気抵抗が低いという特徴を有している。この
為、ＴＦＴで回路構成される半導体表示装置に於いて、
ゲート配線の信号遅延の抑制に有効である（図１−Ｅ参
照）。
【００３９】次に、通常のフォトリソグラフィ処理によ
り所定寸法のレジストパターン（図示せず）を形成し、
しかる後にレジストパターン（図示せず）をマスクに膜
厚４０ｎｍのアルミニウム系合金膜から成るゲート電極
膜をドライエッチング処理して所定寸法のゲート電極１
０８を形成する。当該ドライエッチング処理に於いて
は、ＲＩＥ型のドライエッチング装置が適用され、ドラ
イエッチング処理時には、シリコン酸化膜から成るゲー
ト絶縁膜１０７は選択比との関係である程度の膜減りが
進み、ゲート絶縁膜１０９の形状に変形している。その
後、不要なレジストパターン（図示せず）を除去する
為、アッシング工程とレジスト剥離工程を行う。アッシ
ング工程とレジスト剥離工程は、既に記載した半導体層
１０５の形成工程と基本的に同様である（図１−Ｅ参
照）。
り所定寸法のレジストパターン（図示せず）を形成し、
しかる後にレジストパターン（図示せず）をマスクに膜
厚４０ｎｍのアルミニウム系合金膜から成るゲート電極
膜をドライエッチング処理して所定寸法のゲート電極１
０８を形成する。当該ドライエッチング処理に於いて
は、ＲＩＥ型のドライエッチング装置が適用され、ドラ
イエッチング処理時には、シリコン酸化膜から成るゲー
ト絶縁膜１０７は選択比との関係である程度の膜減りが
進み、ゲート絶縁膜１０９の形状に変形している。その
後、不要なレジストパターン（図示せず）を除去する
為、アッシング工程とレジスト剥離工程を行う。アッシ
ング工程とレジスト剥離工程は、既に記載した半導体層
１０５の形成工程と基本的に同様である（図１−Ｅ参
照）。
【００４０】次に、ドーピング装置を使用して、ゲート
電極１０８をマスクにＰ（即ち、リン）元素から成る高
ドーズ量のｎ型不純物をドーピング処理する。当該ドー
ピング処理により、ゲート電極１０８の外側の領域に対
応する半導体層１０５に、ソース領域及びドレイン領域
として機能するｎ型不純物の高濃度不純物領域（ｎ＋領
域）１１０，１１１を形成する。この際、ｎ型不純物の
高濃度不純物領域（ｎ＋領域）１１０，１１１の形成で
は、所謂スルードープ法により上層膜であるゲート絶縁
膜１０９を介してドーピングしている。尚、ドーピング
条件としては、イオン源にホスフィン（ＰＨ3）希釈率
３〜２０％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を
使用し、加速電圧３０〜９０ｋＶでドーズ量６×１０14
〜１．５×１０16atoms／cm2が考えられるが、本実施形
態ではホスフィン（ＰＨ3）希釈率５％濃度のホスフィ
ン（ＰＨ3）／水素（Ｈ2），加速電圧６５ｋＶ，ドーズ
量３×１０15atoms／cm2のドーピング条件でドーピング
している（図１−Ｅ参照）。
電極１０８をマスクにＰ（即ち、リン）元素から成る高
ドーズ量のｎ型不純物をドーピング処理する。当該ドー
ピング処理により、ゲート電極１０８の外側の領域に対
応する半導体層１０５に、ソース領域及びドレイン領域
として機能するｎ型不純物の高濃度不純物領域（ｎ＋領
域）１１０，１１１を形成する。この際、ｎ型不純物の
高濃度不純物領域（ｎ＋領域）１１０，１１１の形成で
は、所謂スルードープ法により上層膜であるゲート絶縁
膜１０９を介してドーピングしている。尚、ドーピング
条件としては、イオン源にホスフィン（ＰＨ3）希釈率
３〜２０％濃度のホスフィン（ＰＨ3）／水素（Ｈ2）を
使用し、加速電圧３０〜９０ｋＶでドーズ量６×１０14
〜１．５×１０16atoms／cm2が考えられるが、本実施形
態ではホスフィン（ＰＨ3）希釈率５％濃度のホスフィ
ン（ＰＨ3）／水素（Ｈ2），加速電圧６５ｋＶ，ドーズ
量３×１０15atoms／cm2のドーピング条件でドーピング
している（図１−Ｅ参照）。
【００４１】次に、膜厚５０〜３００ｎｍ、好ましくは
膜厚１００〜２００ｎｍのシリコン窒化膜又はシリコン
酸窒化膜から成る第１の層間絶縁膜１１３を堆積する。
本実施形態では、膜厚１５０ｎｍのシリコン窒化膜から
成る第１の層間絶縁膜１１３をプラズマＣＶＤ法により
堆積している。その後、半導体層１０５にドーピングさ
れたｎ型不純物（Ｐ元素）の熱活性化の為、ファーネス
炉に於いて、６００℃−１２時間の熱活性化処理を行
う。尚、当該熱活性化処理は第１の層間絶縁膜１１３の
堆積前に行っても良いが、ゲート電極に低電気抵抗を有
するアルミニウム系合金膜を使用しており、ゲート電極
材料の耐熱性が弱い為、第１の層間絶縁膜１１３の堆積
後に行う方が好ましい。当該熱活性化処理に続いて、半
導体層１１３のダングリングボンドを終端させる為、４
１０℃−１時間の水素化処理を水素３％含有の窒素雰囲
気中で行う（図１−Ｆ参照）。
膜厚１００〜２００ｎｍのシリコン窒化膜又はシリコン
酸窒化膜から成る第１の層間絶縁膜１１３を堆積する。
本実施形態では、膜厚１５０ｎｍのシリコン窒化膜から
成る第１の層間絶縁膜１１３をプラズマＣＶＤ法により
堆積している。その後、半導体層１０５にドーピングさ
れたｎ型不純物（Ｐ元素）の熱活性化の為、ファーネス
炉に於いて、６００℃−１２時間の熱活性化処理を行
う。尚、当該熱活性化処理は第１の層間絶縁膜１１３の
堆積前に行っても良いが、ゲート電極に低電気抵抗を有
するアルミニウム系合金膜を使用しており、ゲート電極
材料の耐熱性が弱い為、第１の層間絶縁膜１１３の堆積
後に行う方が好ましい。当該熱活性化処理に続いて、半
導体層１１３のダングリングボンドを終端させる為、４
１０℃−１時間の水素化処理を水素３％含有の窒素雰囲
気中で行う（図１−Ｆ参照）。
【００４２】次に、第１の層間絶縁膜１１３の上に、膜
厚０．７〜３μm、好ましくは膜厚１〜２μmの透明有機
樹脂膜から成る第２の層間絶縁膜１１４を成膜する。本
実施形態では、膜厚１．６μmのアクリル樹脂膜から成
る第２の層間絶縁膜１１４を成膜している。当該アクリ
ル樹脂膜は、スピン塗布法でアクリル樹脂膜を塗布し、
プリベークを行った後、オーブンベーク炉で熱処理する
ことにより成膜される。その後、通常のフォトリソグラ
フィ処理により、コンタクトホール形成用のレジストパ
ターン１１５ａを形成する（図２−Ａ参照）。
厚０．７〜３μm、好ましくは膜厚１〜２μmの透明有機
樹脂膜から成る第２の層間絶縁膜１１４を成膜する。本
実施形態では、膜厚１．６μmのアクリル樹脂膜から成
る第２の層間絶縁膜１１４を成膜している。当該アクリ
ル樹脂膜は、スピン塗布法でアクリル樹脂膜を塗布し、
プリベークを行った後、オーブンベーク炉で熱処理する
ことにより成膜される。その後、通常のフォトリソグラ
フィ処理により、コンタクトホール形成用のレジストパ
ターン１１５ａを形成する（図２−Ａ参照）。
【００４３】次に、レジストパターン１１５ａをマスク
にドライエッチング処理を行い、アクリル樹脂膜から成
る第２の層間絶縁膜１１４とシリコン酸窒化膜から成る
第１の層間絶縁膜１１３、更に下側のシリコン酸化膜か
ら成るゲート絶縁膜１０９を貫通する様に、所定寸法の
コンタクトホール１１６を形成する。当該ドライエッチ
ング処理は、ＲＩＥ型のドライエッチング装置を使用
し、ＣＦ4を添加した酸素プラズマ処理により第２の層
間絶縁膜１１４であるアクリル樹脂膜をエッチングし、
続いてＣＨＦ3プラズマ処理により第１の層間絶縁膜１
１３であるシリコン酸窒化膜とゲート絶縁膜１０９であ
るシリコン酸化膜をエッチングしている。尚、ドライエ
ッチング処理後は、コンタクトホール１１６の底部に於
いて、半導体層１０５であるシリコン系半導体膜の表面
が露出した状態になっている。また、ドライエッチング
処理のマスクとなったレジストパターン１１５ａは、膜
減りが大幅に進んだレジストパターン１１５ｂの形状に
変形している（図２−Ｂ参照）。
にドライエッチング処理を行い、アクリル樹脂膜から成
る第２の層間絶縁膜１１４とシリコン酸窒化膜から成る
第１の層間絶縁膜１１３、更に下側のシリコン酸化膜か
ら成るゲート絶縁膜１０９を貫通する様に、所定寸法の
コンタクトホール１１６を形成する。当該ドライエッチ
ング処理は、ＲＩＥ型のドライエッチング装置を使用
し、ＣＦ4を添加した酸素プラズマ処理により第２の層
間絶縁膜１１４であるアクリル樹脂膜をエッチングし、
続いてＣＨＦ3プラズマ処理により第１の層間絶縁膜１
１３であるシリコン酸窒化膜とゲート絶縁膜１０９であ
るシリコン酸化膜をエッチングしている。尚、ドライエ
ッチング処理後は、コンタクトホール１１６の底部に於
いて、半導体層１０５であるシリコン系半導体膜の表面
が露出した状態になっている。また、ドライエッチング
処理のマスクとなったレジストパターン１１５ａは、膜
減りが大幅に進んだレジストパターン１１５ｂの形状に
変形している（図２−Ｂ参照）。
【００４４】次に、ドライエッチング後のレジストパタ
ーン１１５ｂを除去する為、有機系のレジスト剥離液に
よるレジスト剥離工程を行う。レジストパターンの除去
工程は、通常アッシング工程とレジスト剥離工程とから
成っているが、当該除去工程でアッシング工程を適用す
ると、第２の層間絶縁膜１１４であるアクリル樹脂膜も
同時にアッシング除去される為、当該除去工程ではレジ
スト剥離工程のみでレジストパターン１１５ｂの除去処
理を行っている。従って、コンタクトホール１１６の底
部に露出しているシリコン系半導体膜の表面に、アッシ
ング処理によるシリコン酸化膜が成膜されることもな
い。この為、レジスト剥離液処理時に、コンタクトホー
ル１１６の底部に露出しているシリコン系半導体膜とレ
ジスト剥離液が直に接触することになり、レジスト剥離
液処理の前処理として本発明の発明特定事項であるレジ
スト剥離液に対する保護膜を成膜する必要がある。当該
保護膜としては、レジスト剥離液の吸湿作用により強ア
ルカリ性を示すに至ったレジスト剥離液に対する耐浸食
性が必要で、例えば膜厚０．５〜５ｎｍ程度のシリコン
酸化膜が代表例として挙げられ、本実施形態では、オゾ
ン含有水による処理で膜厚０．５〜５ｎｍ程度のシリコ
ン酸化膜１１７の成膜処理を行っている。また、膜厚
０．５〜５ｎｍ程度のシリコン酸化膜１１７の成膜処理
は、過酸化水素水による処理で成膜しても良いし、酸素
を含む雰囲気中で紫外線を照射し、オゾンを発生させる
ことにより成膜しても構わない（図２−Ｃ参照）。
ーン１１５ｂを除去する為、有機系のレジスト剥離液に
よるレジスト剥離工程を行う。レジストパターンの除去
工程は、通常アッシング工程とレジスト剥離工程とから
成っているが、当該除去工程でアッシング工程を適用す
ると、第２の層間絶縁膜１１４であるアクリル樹脂膜も
同時にアッシング除去される為、当該除去工程ではレジ
スト剥離工程のみでレジストパターン１１５ｂの除去処
理を行っている。従って、コンタクトホール１１６の底
部に露出しているシリコン系半導体膜の表面に、アッシ
ング処理によるシリコン酸化膜が成膜されることもな
い。この為、レジスト剥離液処理時に、コンタクトホー
ル１１６の底部に露出しているシリコン系半導体膜とレ
ジスト剥離液が直に接触することになり、レジスト剥離
液処理の前処理として本発明の発明特定事項であるレジ
スト剥離液に対する保護膜を成膜する必要がある。当該
保護膜としては、レジスト剥離液の吸湿作用により強ア
ルカリ性を示すに至ったレジスト剥離液に対する耐浸食
性が必要で、例えば膜厚０．５〜５ｎｍ程度のシリコン
酸化膜が代表例として挙げられ、本実施形態では、オゾ
ン含有水による処理で膜厚０．５〜５ｎｍ程度のシリコ
ン酸化膜１１７の成膜処理を行っている。また、膜厚
０．５〜５ｎｍ程度のシリコン酸化膜１１７の成膜処理
は、過酸化水素水による処理で成膜しても良いし、酸素
を含む雰囲気中で紫外線を照射し、オゾンを発生させる
ことにより成膜しても構わない（図２−Ｃ参照）。
【００４５】尚、膜厚０．５〜５ｎｍ程度のシリコン酸
化膜１１７以外の保護膜としては、膜厚０．５〜５ｎｍ
程度のシリコン酸窒化膜やシリコン窒化膜も候補として
挙げられる。シリコン酸窒化膜やシリコン窒化膜の成膜
は、露出したシリコン系半導体膜の表面を直接に酸窒化
処理したり窒化処理したりする為、成膜方法に困難が伴
うが、基本的には反応性ガスの雰囲気中でのプラズマ処
理により酸窒化処理や窒化処理を行うことが可能であ
る。シリコン酸窒化膜の場合は、窒素原子と酸素原子を
含む反応性ガスの雰囲気中、例えば窒素酸化物の雰囲気
中でのプラズマ処理により酸窒化処理を行うことができ
る。シリコン窒化膜の場合は、窒素原子を含み酸素原子
を含まない反応性ガスの雰囲気中、例えばアンモニアガ
スの雰囲気中でのプラズマ処理により窒化処理を行うこ
とができる。この際、プラズマ処理の温度は、成膜速度
の点では高い方が好ましいが、高すぎるとレジストパタ
ーンが変質しレジスト剥離液処理で剥離困難となること
が予想される為、１００〜２００℃の温度範囲でプラズ
マ処理する必要がある。
化膜１１７以外の保護膜としては、膜厚０．５〜５ｎｍ
程度のシリコン酸窒化膜やシリコン窒化膜も候補として
挙げられる。シリコン酸窒化膜やシリコン窒化膜の成膜
は、露出したシリコン系半導体膜の表面を直接に酸窒化
処理したり窒化処理したりする為、成膜方法に困難が伴
うが、基本的には反応性ガスの雰囲気中でのプラズマ処
理により酸窒化処理や窒化処理を行うことが可能であ
る。シリコン酸窒化膜の場合は、窒素原子と酸素原子を
含む反応性ガスの雰囲気中、例えば窒素酸化物の雰囲気
中でのプラズマ処理により酸窒化処理を行うことができ
る。シリコン窒化膜の場合は、窒素原子を含み酸素原子
を含まない反応性ガスの雰囲気中、例えばアンモニアガ
スの雰囲気中でのプラズマ処理により窒化処理を行うこ
とができる。この際、プラズマ処理の温度は、成膜速度
の点では高い方が好ましいが、高すぎるとレジストパタ
ーンが変質しレジスト剥離液処理で剥離困難となること
が予想される為、１００〜２００℃の温度範囲でプラズ
マ処理する必要がある。
【００４６】上記の様な方法で膜厚０．５〜５ｎｍ程度
のシリコン酸化膜１１７から成る保護膜を成膜した後、
レジスト剥離液処理を行い、ドライエッチング後のレジ
ストパターン１１５ｂを除去する。当該レジスト剥離液
処理は、６０〜９０℃程度の温度に保持したレジスト剥
離液で所定時間（１０分程度）処理し、レジストパター
ン１１５ｂを完全に除去する処理である。此処で使用す
るレジスト剥離液としては、例えば特開２０００−２４
１９９１号公報、特開２００１−１８３８４９号公報、
特開２００１−１８８３６３号公報、特開２００１−２
０９１９０号公報等に開示されている様なシリコン系半
導体膜に対するエッチング損傷の少ないレジスト剥離液
の方が好ましい。但し、シリコン系半導体膜に対するエ
ッチング損傷の少ないレジスト剥離液は、肝心のレジス
ト剥離性能に問題がある場合が多く、レジスト剥離性能
とシリコン系半導体膜に対するエッチング損傷防止性能
とを共に満足する様なレジスト剥離液が好適である。レ
ジスト剥離液処理の後、ＩＰＡ洗浄処理を行うことによ
り、基板表面に付着しているレジスト剥離液をＩＰＡで
置換する。当該ＩＰＡ洗浄処理は、省略しても弊害が無
い場合に限り省略することも可能であるが、基板表面近
傍での水洗時のレジスト剥離液と純水との混合液の生成
を防止する作用があり、基板上に露出しているシリコン
系半導体膜や金属配線へのエッチング損傷防止に有利に
作用する為、一般的にはＩＰＡ洗浄処理を導入した方が
好ましい。ＩＰＡ洗浄処理の後、所定時間の水洗処理を
行うことにより、基板上に付着しているＩＰＡやレジス
ト剥離液を徹底的に洗浄し、最後に基板を乾燥する（図
２−Ｄ参照）。
のシリコン酸化膜１１７から成る保護膜を成膜した後、
レジスト剥離液処理を行い、ドライエッチング後のレジ
ストパターン１１５ｂを除去する。当該レジスト剥離液
処理は、６０〜９０℃程度の温度に保持したレジスト剥
離液で所定時間（１０分程度）処理し、レジストパター
ン１１５ｂを完全に除去する処理である。此処で使用す
るレジスト剥離液としては、例えば特開２０００−２４
１９９１号公報、特開２００１−１８３８４９号公報、
特開２００１−１８８３６３号公報、特開２００１−２
０９１９０号公報等に開示されている様なシリコン系半
導体膜に対するエッチング損傷の少ないレジスト剥離液
の方が好ましい。但し、シリコン系半導体膜に対するエ
ッチング損傷の少ないレジスト剥離液は、肝心のレジス
ト剥離性能に問題がある場合が多く、レジスト剥離性能
とシリコン系半導体膜に対するエッチング損傷防止性能
とを共に満足する様なレジスト剥離液が好適である。レ
ジスト剥離液処理の後、ＩＰＡ洗浄処理を行うことによ
り、基板表面に付着しているレジスト剥離液をＩＰＡで
置換する。当該ＩＰＡ洗浄処理は、省略しても弊害が無
い場合に限り省略することも可能であるが、基板表面近
傍での水洗時のレジスト剥離液と純水との混合液の生成
を防止する作用があり、基板上に露出しているシリコン
系半導体膜や金属配線へのエッチング損傷防止に有利に
作用する為、一般的にはＩＰＡ洗浄処理を導入した方が
好ましい。ＩＰＡ洗浄処理の後、所定時間の水洗処理を
行うことにより、基板上に付着しているＩＰＡやレジス
ト剥離液を徹底的に洗浄し、最後に基板を乾燥する（図
２−Ｄ参照）。
【００４７】以上の様に、シリコン系半導体膜から成る
半導体層を有するＴＦＴの作製工程でのコンタクトホー
ル形成工程に於いて、本発明のレジスト剥離工程を適用
することが可能である。本発明は、レジスト剥離液処理
の前処理として、シリコン系半導体膜の露出した表面に
レジスト剥離液に対する保護膜を成膜するというもので
あり、本発明の適用によりシリコン系半導体膜のレジス
ト剥離液によるエッチング損傷を確実に防止することが
可能である。従って、本発明の適用は、ＴＦＴの電気特
性の安定化及び半導体装置の歩留向上に有効である。
半導体層を有するＴＦＴの作製工程でのコンタクトホー
ル形成工程に於いて、本発明のレジスト剥離工程を適用
することが可能である。本発明は、レジスト剥離液処理
の前処理として、シリコン系半導体膜の露出した表面に
レジスト剥離液に対する保護膜を成膜するというもので
あり、本発明の適用によりシリコン系半導体膜のレジス
ト剥離液によるエッチング損傷を確実に防止することが
可能である。従って、本発明の適用は、ＴＦＴの電気特
性の安定化及び半導体装置の歩留向上に有効である。
【００４８】〔実施形態２〕本実施形態では、実施形態
１のレジスト剥離工程で使用するレジスト剥離装置につ
いて図５〜７に基づき記載する。尚、図５はレジスト剥
離装置の全体概略を示す平面図で、図６〜７は本発明の
特徴部分を成す保護膜成膜ユニットの具体的構成を示す
側面断面図である。
１のレジスト剥離工程で使用するレジスト剥離装置につ
いて図５〜７に基づき記載する。尚、図５はレジスト剥
離装置の全体概略を示す平面図で、図６〜７は本発明の
特徴部分を成す保護膜成膜ユニットの具体的構成を示す
側面断面図である。
【００４９】図５は実施形態１で記載した本発明のレジ
スト剥離工程を連続処理することのできるレジスト剥離
装置の全体概略を示す平面図で、被処理基板を１枚ずつ
連続的に処理することのできる枚葉処理方式のレジスト
剥離装置２０１を示している。当該レジスト剥離装置２
０１は、複数の被処理基板２０２を収納可能（通常：２
０枚程度収納）なローダー側キャリア２０３と、被処理
基板２０２を処理する為の複数の処理ユニット２０４〜
２０８と、処理済基板２０９を収納可能なアンローダー
側キャリア２１０と、被処理基板２０２を搬送する為の
基板搬送ユニット（図示せず）とから成っており、ロー
ダー側キャリア２０３に収納された被処理基板２０２が
基板搬送ユニット（図示せず）により図中の矢印（→）
で示した方向に１枚ずつ順次搬送され、各処理ユニット
２０４〜２０８で処理される構成になっている。当該レ
ジスト剥離装置２０１の各処理ユニット２０４〜２０８
は、被処理基板２０２上のシリコン系半導体膜の露出し
た表面にレジスト剥離液に対する保護膜を成膜する為の
保護膜成膜ユニット２０４と、被処理基板２０２上のレ
ジストパターンを除去する為のレジスト剥離液処理ユニ
ット２０５と、被処理基板２０２上に付着しているレジ
スト剥離液をＩＰＡで置換洗浄する為のＩＰＡ処理ユニ
ット２０６と、被処理基板２０２を水洗する為の水洗ユ
ニット２０７と、水洗後の被処理基板２０２を乾燥する
為の乾燥ユニット２０８とで構成されている（図５参
照）。
スト剥離工程を連続処理することのできるレジスト剥離
装置の全体概略を示す平面図で、被処理基板を１枚ずつ
連続的に処理することのできる枚葉処理方式のレジスト
剥離装置２０１を示している。当該レジスト剥離装置２
０１は、複数の被処理基板２０２を収納可能（通常：２
０枚程度収納）なローダー側キャリア２０３と、被処理
基板２０２を処理する為の複数の処理ユニット２０４〜
２０８と、処理済基板２０９を収納可能なアンローダー
側キャリア２１０と、被処理基板２０２を搬送する為の
基板搬送ユニット（図示せず）とから成っており、ロー
ダー側キャリア２０３に収納された被処理基板２０２が
基板搬送ユニット（図示せず）により図中の矢印（→）
で示した方向に１枚ずつ順次搬送され、各処理ユニット
２０４〜２０８で処理される構成になっている。当該レ
ジスト剥離装置２０１の各処理ユニット２０４〜２０８
は、被処理基板２０２上のシリコン系半導体膜の露出し
た表面にレジスト剥離液に対する保護膜を成膜する為の
保護膜成膜ユニット２０４と、被処理基板２０２上のレ
ジストパターンを除去する為のレジスト剥離液処理ユニ
ット２０５と、被処理基板２０２上に付着しているレジ
スト剥離液をＩＰＡで置換洗浄する為のＩＰＡ処理ユニ
ット２０６と、被処理基板２０２を水洗する為の水洗ユ
ニット２０７と、水洗後の被処理基板２０２を乾燥する
為の乾燥ユニット２０８とで構成されている（図５参
照）。
【００５０】この様な構成のレジスト剥離装置につい
て、各処理ユニットの具体的構成を処理の流れに沿って
説明する。最初の処理ユニットである保護膜成膜ユニッ
ト２０４は、被処理基板２０２の表面に露出しているシ
リコン系半導体膜とレジスト剥離液が直に接触するのを
防止する為、シリコン系半導体膜の表面にレジスト剥離
液に対する保護膜を成膜する為の処理ユニットである。
当該保護膜としては、レジスト剥離液の吸湿作用により
強アルカリ性を示すに至ったレジスト剥離液に対する耐
浸食性が必要で、例えば膜厚０．５〜５ｎｍ程度のシリ
コン酸化膜が代表例として挙げられる。この為、保護膜
成膜ユニット２０４の装置構成は、図６に示す様にオゾ
ン含有水や過酸化水素水等の酸化作用を及ぼす薬液を被
処理基板２０２（３０７）上にスピン添加するスピン添
加方式３０１の装置構成を適用することができる。ま
た、他の装置構成として、図７に示す様に酸素を含む雰
囲気中で紫外線を照射することによりオゾンを発生さ
せ、オゾンの酸化作用により被処理基板２０２（４０
７）上のシリコン系半導体膜の表面を酸化する紫外線照
射によるオゾン酸化方式４０１の装置構成としても良い
（図６〜７参照）。
て、各処理ユニットの具体的構成を処理の流れに沿って
説明する。最初の処理ユニットである保護膜成膜ユニッ
ト２０４は、被処理基板２０２の表面に露出しているシ
リコン系半導体膜とレジスト剥離液が直に接触するのを
防止する為、シリコン系半導体膜の表面にレジスト剥離
液に対する保護膜を成膜する為の処理ユニットである。
当該保護膜としては、レジスト剥離液の吸湿作用により
強アルカリ性を示すに至ったレジスト剥離液に対する耐
浸食性が必要で、例えば膜厚０．５〜５ｎｍ程度のシリ
コン酸化膜が代表例として挙げられる。この為、保護膜
成膜ユニット２０４の装置構成は、図６に示す様にオゾ
ン含有水や過酸化水素水等の酸化作用を及ぼす薬液を被
処理基板２０２（３０７）上にスピン添加するスピン添
加方式３０１の装置構成を適用することができる。ま
た、他の装置構成として、図７に示す様に酸素を含む雰
囲気中で紫外線を照射することによりオゾンを発生さ
せ、オゾンの酸化作用により被処理基板２０２（４０
７）上のシリコン系半導体膜の表面を酸化する紫外線照
射によるオゾン酸化方式４０１の装置構成としても良い
（図６〜７参照）。
【００５１】スピン添加方式３０１の装置構成は、図６
に示す様に、具体的には処理カップ３０２と処理カップ
３０２内に配設された回転駆動軸３０３で軸支されたス
ピンチャック３０４とオゾン含有水や過酸化水素水等の
酸化作用を及ぼす薬液を供給する為の薬液供給ノズル３
０５と前記薬液を処理カップ３０２の下側に排液する為
の排液管３０６とから成っており、薬液供給ノズル３０
５からオゾン含有水や過酸化水素水等の酸化作用を及ぼ
す薬液がスピンチャック３０４上に載置された被処理基
板２０２（３０７）に供給され、当該薬液は被処理基板
２０２（３０７）上に液盛り状態で保持され、所定時間
経過後に被処理基板２０２（３０７）がスピン乾燥され
る構成となっている。また、紫外線照射によるオゾン酸
化方式４０１の装置構成は、図７に示す様に、具体的に
は処理チャンバ４０２と処理チャンバ４０２内に配設さ
れた基板載置ステージ４０３と基板載置ステージ４０３
の上方に位置する紫外線照射灯４０４と処理チャンバ４
０２に酸素を含むガスを供給する為のガス供給管４０５
と紫外線照射灯４０４に電力を供給する為の電力供給ラ
イン４０６とから成っており、基板載置ステージ４０３
上に載置された被処理基板２０２（４０７）の上方に位
置する紫外線照射灯４０４から紫外線が照射され、同時
にガス供給管４０５から酸素を含むガスが処理チャンバ
４０２内に供給され、紫外線照射により発生したオゾン
が処理チャンバ４０２内に充満することにより、被処理
基板２０２（４０７）の表面のシリコン系半導体膜が表
面酸化される構成となっている（図６〜７参照）。
に示す様に、具体的には処理カップ３０２と処理カップ
３０２内に配設された回転駆動軸３０３で軸支されたス
ピンチャック３０４とオゾン含有水や過酸化水素水等の
酸化作用を及ぼす薬液を供給する為の薬液供給ノズル３
０５と前記薬液を処理カップ３０２の下側に排液する為
の排液管３０６とから成っており、薬液供給ノズル３０
５からオゾン含有水や過酸化水素水等の酸化作用を及ぼ
す薬液がスピンチャック３０４上に載置された被処理基
板２０２（３０７）に供給され、当該薬液は被処理基板
２０２（３０７）上に液盛り状態で保持され、所定時間
経過後に被処理基板２０２（３０７）がスピン乾燥され
る構成となっている。また、紫外線照射によるオゾン酸
化方式４０１の装置構成は、図７に示す様に、具体的に
は処理チャンバ４０２と処理チャンバ４０２内に配設さ
れた基板載置ステージ４０３と基板載置ステージ４０３
の上方に位置する紫外線照射灯４０４と処理チャンバ４
０２に酸素を含むガスを供給する為のガス供給管４０５
と紫外線照射灯４０４に電力を供給する為の電力供給ラ
イン４０６とから成っており、基板載置ステージ４０３
上に載置された被処理基板２０２（４０７）の上方に位
置する紫外線照射灯４０４から紫外線が照射され、同時
にガス供給管４０５から酸素を含むガスが処理チャンバ
４０２内に供給され、紫外線照射により発生したオゾン
が処理チャンバ４０２内に充満することにより、被処理
基板２０２（４０７）の表面のシリコン系半導体膜が表
面酸化される構成となっている（図６〜７参照）。
【００５２】尚、膜厚０．５〜５ｎｍ程度のシリコン酸
化膜以外の保護膜としては、膜厚０．５〜５ｎｍ程度の
シリコン酸窒化膜やシリコン窒化膜も候補として挙げら
れる。シリコン酸窒化膜やシリコン窒化膜の成膜は、露
出したシリコン系半導体膜の表面を直接に酸窒化処理し
たり窒化処理する為、反応性ガスの雰囲気中でのプラズ
マ処理により酸窒化処理や窒化処理する保護膜成膜ユニ
ット２０４がある。保護膜成膜ユニット２０４では、窒
素原子と酸素原子を含む反応性ガスの雰囲気中、例えば
窒素酸化物の雰囲気中でのプラズマ処理によりシリコン
系半導体膜の表面を酸窒化処理し、シリコン酸窒化膜を
成膜することが可能となる。また、保護膜成膜ユニット
２０４では、窒素原子を含み酸素原子を含まない反応性
ガスの雰囲気中、例えばアンモニアガスの雰囲気中での
プラズマ処理によりシリコン系半導体膜の表面を窒化処
理し、シリコン窒化膜を成膜することが可能である。
化膜以外の保護膜としては、膜厚０．５〜５ｎｍ程度の
シリコン酸窒化膜やシリコン窒化膜も候補として挙げら
れる。シリコン酸窒化膜やシリコン窒化膜の成膜は、露
出したシリコン系半導体膜の表面を直接に酸窒化処理し
たり窒化処理する為、反応性ガスの雰囲気中でのプラズ
マ処理により酸窒化処理や窒化処理する保護膜成膜ユニ
ット２０４がある。保護膜成膜ユニット２０４では、窒
素原子と酸素原子を含む反応性ガスの雰囲気中、例えば
窒素酸化物の雰囲気中でのプラズマ処理によりシリコン
系半導体膜の表面を酸窒化処理し、シリコン酸窒化膜を
成膜することが可能となる。また、保護膜成膜ユニット
２０４では、窒素原子を含み酸素原子を含まない反応性
ガスの雰囲気中、例えばアンモニアガスの雰囲気中での
プラズマ処理によりシリコン系半導体膜の表面を窒化処
理し、シリコン窒化膜を成膜することが可能である。
【００５３】次の処理ユニットであるレジスト剥離液処
理ユニット２０５は、被処理基板２０２上のエッチング
や不純物ドーピングのマスクとなった不要なレジストパ
ターンを除去する為の処理ユニットで、適用するレジス
ト剥離液としては有機系のレジスト剥離液が一般的であ
る。また、次の処理ユニットであるＩＰＡ処理ユニット
２０６は、被処理基板２０２上に付着しているレジスト
剥離液をＩＰＡで置換洗浄する為の処理ユニットであ
る。また、次の処理ユニットである水洗ユニット２０７
は、被処理基板２０２上に付着しているレジスト剥離液
やＩＰＡを水洗により徹底的に洗浄する為の処理ユニッ
トである。これらの処理ユニット２０５〜２０７は、当
該レジスト剥離装置２０１に於いては、枚葉処理方式の
処理ユニットで構成されており、具体的な装置構成とし
て連続処理槽の装置構成とスピン処理部の装置構成とが
ある（図５参照）。
理ユニット２０５は、被処理基板２０２上のエッチング
や不純物ドーピングのマスクとなった不要なレジストパ
ターンを除去する為の処理ユニットで、適用するレジス
ト剥離液としては有機系のレジスト剥離液が一般的であ
る。また、次の処理ユニットであるＩＰＡ処理ユニット
２０６は、被処理基板２０２上に付着しているレジスト
剥離液をＩＰＡで置換洗浄する為の処理ユニットであ
る。また、次の処理ユニットである水洗ユニット２０７
は、被処理基板２０２上に付着しているレジスト剥離液
やＩＰＡを水洗により徹底的に洗浄する為の処理ユニッ
トである。これらの処理ユニット２０５〜２０７は、当
該レジスト剥離装置２０１に於いては、枚葉処理方式の
処理ユニットで構成されており、具体的な装置構成とし
て連続処理槽の装置構成とスピン処理部の装置構成とが
ある（図５参照）。
【００５４】特に図示しないが、レジスト剥離液処理ユ
ニット２０５とＩＰＡ処理ユニット２０６に於ける連続
処理槽の装置構成は、具体的には連続処理槽内に充填さ
れたレジスト剥離液やＩＰＡに被処理基板２０２が移動
しながら浸漬され所定時間の連続処理が行われる構成と
なっている。そして、レジスト剥離液処理ユニット２０
５に於いては、連続処理槽に昇温機構が付設されてお
り、連続処理槽内に充填されたレジスト剥離液は６０〜
９０℃程度の所定温度に保持された状態で、被処理基板
２０２が処理される構成となっている。また、水洗ユニ
ット２０７に於ける連続処理槽の装置構成は、連続処理
槽が複数の独立した処理槽に区分され、各処理槽に於い
て、被処理基板２０２が１枚ずつ独立にＱＤＲ（Quick-
Dump-Rinseの略）方式で水洗処理される構成となってい
る。尚、上記に記載した連続処理槽の装置構成は単なる
一例であり、他の具体的構成も考えられることは言うま
でもない（図５参照）。
ニット２０５とＩＰＡ処理ユニット２０６に於ける連続
処理槽の装置構成は、具体的には連続処理槽内に充填さ
れたレジスト剥離液やＩＰＡに被処理基板２０２が移動
しながら浸漬され所定時間の連続処理が行われる構成と
なっている。そして、レジスト剥離液処理ユニット２０
５に於いては、連続処理槽に昇温機構が付設されてお
り、連続処理槽内に充填されたレジスト剥離液は６０〜
９０℃程度の所定温度に保持された状態で、被処理基板
２０２が処理される構成となっている。また、水洗ユニ
ット２０７に於ける連続処理槽の装置構成は、連続処理
槽が複数の独立した処理槽に区分され、各処理槽に於い
て、被処理基板２０２が１枚ずつ独立にＱＤＲ（Quick-
Dump-Rinseの略）方式で水洗処理される構成となってい
る。尚、上記に記載した連続処理槽の装置構成は単なる
一例であり、他の具体的構成も考えられることは言うま
でもない（図５参照）。
【００５５】また、レジスト剥離液処理ユニット２０５
とＩＰＡ処理ユニット２０６と水洗ユニット２０７とに
於ける枚葉処理方式のスピン処理部の装置構成は、保護
膜成膜ユニット２０４に於ける図６の装置構成と基本的
に同じである。レジスト剥離液処理ユニット２０５に於
いては、６０〜９０℃程度の所定温度に保持されたレジ
スト剥離液が、上方に位置する薬液供給ノズルからスピ
ンチャック上に載置された被処理基板２０２上に供給さ
れ、液盛り状態で所定時間保持され、所定時間後に被処
理基板２０２のスピン回転によりレジスト剥離液が被処
理基板２０２の周囲に飛散除去される構成となってい
る。ＩＰＡ処理ユニット２０６に於いては、上方に位置
する薬液供給ノズルからスピン回転状態の被処理基板２
０２上にＩＰＡが供給され、被処理基板２０２上に付着
しているレジスト剥離液がＩＰＡで置換洗浄され、所定
時間後に被処理基板２０２のＩＰＡがスピン乾燥される
構成となっている。水洗ユニット２０７に於いては、上
方に位置する純水供給ノズルからスピン回転状態の被処
理基板２０２上に純水が供給され、被処理基板２０２上
に付着しているレジスト剥離液やＩＰＡが純水で流水洗
浄され、その後被処理基板２０２がスピン乾燥される構
成となっている。尚、水洗ユニット２０７をスピン処理
部で構成する場合は、水洗処理の後に被処理基板２０２
はスピン乾燥される為、後述の乾燥ユニット２０８は省
略可能である（図５参照）。
とＩＰＡ処理ユニット２０６と水洗ユニット２０７とに
於ける枚葉処理方式のスピン処理部の装置構成は、保護
膜成膜ユニット２０４に於ける図６の装置構成と基本的
に同じである。レジスト剥離液処理ユニット２０５に於
いては、６０〜９０℃程度の所定温度に保持されたレジ
スト剥離液が、上方に位置する薬液供給ノズルからスピ
ンチャック上に載置された被処理基板２０２上に供給さ
れ、液盛り状態で所定時間保持され、所定時間後に被処
理基板２０２のスピン回転によりレジスト剥離液が被処
理基板２０２の周囲に飛散除去される構成となってい
る。ＩＰＡ処理ユニット２０６に於いては、上方に位置
する薬液供給ノズルからスピン回転状態の被処理基板２
０２上にＩＰＡが供給され、被処理基板２０２上に付着
しているレジスト剥離液がＩＰＡで置換洗浄され、所定
時間後に被処理基板２０２のＩＰＡがスピン乾燥される
構成となっている。水洗ユニット２０７に於いては、上
方に位置する純水供給ノズルからスピン回転状態の被処
理基板２０２上に純水が供給され、被処理基板２０２上
に付着しているレジスト剥離液やＩＰＡが純水で流水洗
浄され、その後被処理基板２０２がスピン乾燥される構
成となっている。尚、水洗ユニット２０７をスピン処理
部で構成する場合は、水洗処理の後に被処理基板２０２
はスピン乾燥される為、後述の乾燥ユニット２０８は省
略可能である（図５参照）。
【００５６】次の処理ユニットである乾燥ユニット２０
８は被処理基板２０２上に付着している少量の水分を乾
燥させる為の処理ユニットで、枚葉処理方式のエアーナ
イフ乾燥部又はスピン乾燥部で構成されている。スピン
乾燥部については、上記のスピン処理部から成る水洗ユ
ニット２０７と装置構成が同じである為、此処ではエア
ーナイフ乾燥部の装置構成について記載する。特に図示
しないが、エアーナイフ乾燥部から成る乾燥ユニット２
０８に於いては、被処理基板２０２の表面にエアーナイ
フノズルからエアーブローが供給され、エアーブローに
より付着した水分が乾燥される構成となっている（図５
参照）。
８は被処理基板２０２上に付着している少量の水分を乾
燥させる為の処理ユニットで、枚葉処理方式のエアーナ
イフ乾燥部又はスピン乾燥部で構成されている。スピン
乾燥部については、上記のスピン処理部から成る水洗ユ
ニット２０７と装置構成が同じである為、此処ではエア
ーナイフ乾燥部の装置構成について記載する。特に図示
しないが、エアーナイフ乾燥部から成る乾燥ユニット２
０８に於いては、被処理基板２０２の表面にエアーナイ
フノズルからエアーブローが供給され、エアーブローに
より付着した水分が乾燥される構成となっている（図５
参照）。
【００５７】ところで、上記実施形態に於いては、枚葉
処理方式のレジスト剥離装置について具体的に説明した
が、本発明のレジスト剥離装置は上記実施形態に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることは言うまでもない。例えば、特に図示
しないが、バッチ処理方式のレジスト剥離装置も当然に
可能である。この場合、保護膜成膜ユニットは膜厚０．
５〜５ｎｍ程度のシリコン酸化膜を成膜するバッチ処理
方式の処理ユニットとなり、例えばオゾン含有水や過酸
化水素水等の酸化作用を及ぼす薬液が充填された処理槽
内で複数の被処理基板が一括して処理される装置構成
と、酸素を含む雰囲気中で紫外線を照射することにより
オゾンを発生させ、オゾンの酸化作用により複数の被処
理基板（厳密にはシリコン系半導体膜の表面）が一括し
て酸化される装置構成とが考えられる。また、膜厚０．
５〜５ｎｍ程度のシリコン酸窒化膜やシリコン窒化膜を
成膜する為のバッチ処理方式のプラズマ処理部から成る
保護膜成膜ユニットの装置構成も考えられ、複数の被処
理基板がサセプタやボートに載置された状態で、処理チ
ャンバ内に内挿され、反応性ガスの雰囲気中で複数の被
処理基板が一括してプラズマ処理される装置構成が挙げ
られる。尚、反応性ガスとしては、シリコン酸窒化膜を
成膜する為の反応性ガスである窒素原子と酸素原子を含
む反応性ガス（例えば窒素酸化物）と、シリコン窒化膜
を成膜する為の反応性ガスである窒素原子を含み酸素原
子を含まない反応性ガス（例えばアンモニアガス）とが
ある。
処理方式のレジスト剥離装置について具体的に説明した
が、本発明のレジスト剥離装置は上記実施形態に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることは言うまでもない。例えば、特に図示
しないが、バッチ処理方式のレジスト剥離装置も当然に
可能である。この場合、保護膜成膜ユニットは膜厚０．
５〜５ｎｍ程度のシリコン酸化膜を成膜するバッチ処理
方式の処理ユニットとなり、例えばオゾン含有水や過酸
化水素水等の酸化作用を及ぼす薬液が充填された処理槽
内で複数の被処理基板が一括して処理される装置構成
と、酸素を含む雰囲気中で紫外線を照射することにより
オゾンを発生させ、オゾンの酸化作用により複数の被処
理基板（厳密にはシリコン系半導体膜の表面）が一括し
て酸化される装置構成とが考えられる。また、膜厚０．
５〜５ｎｍ程度のシリコン酸窒化膜やシリコン窒化膜を
成膜する為のバッチ処理方式のプラズマ処理部から成る
保護膜成膜ユニットの装置構成も考えられ、複数の被処
理基板がサセプタやボートに載置された状態で、処理チ
ャンバ内に内挿され、反応性ガスの雰囲気中で複数の被
処理基板が一括してプラズマ処理される装置構成が挙げ
られる。尚、反応性ガスとしては、シリコン酸窒化膜を
成膜する為の反応性ガスである窒素原子と酸素原子を含
む反応性ガス（例えば窒素酸化物）と、シリコン窒化膜
を成膜する為の反応性ガスである窒素原子を含み酸素原
子を含まない反応性ガス（例えばアンモニアガス）とが
ある。
【００５８】また、保護膜成膜ユニット以外の処理ユニ
ットであるレジスト剥離液処理ユニットとＩＰＡ処理ユ
ニットと水洗ユニットとしては、各々該当する処理液
（レジスト剥離液又はＩＰＡ又は純水）が充填された処
理槽から成るバッチ処理方式の処理ユニットがある。ま
た、バッチ処理方式の乾燥ユニットとしては、複数の被
処理基板を一括してスピン乾燥させるスピン乾燥部と複
数の被処理基板を一括してＩＰＡ蒸気で乾燥させるＩＰ
Ａ蒸気乾燥部とがある。
ットであるレジスト剥離液処理ユニットとＩＰＡ処理ユ
ニットと水洗ユニットとしては、各々該当する処理液
（レジスト剥離液又はＩＰＡ又は純水）が充填された処
理槽から成るバッチ処理方式の処理ユニットがある。ま
た、バッチ処理方式の乾燥ユニットとしては、複数の被
処理基板を一括してスピン乾燥させるスピン乾燥部と複
数の被処理基板を一括してＩＰＡ蒸気で乾燥させるＩＰ
Ａ蒸気乾燥部とがある。
【００５９】以上の様に構成された枚葉処理方式やバッ
チ処理方式のレジスト剥離装置によると、レジスト剥離
液処理前の保護膜成膜処理とレジスト剥離液処理とを連
続処理で行うことが可能となり、レジスト剥離工程に於
けるシリコン系半導体膜のエッチング損傷を高スループ
ットで確実に防止することができる。ＴＦＴで回路構成
される半導体表示装置の量産工程に於いては、レジスト
剥離工程に於けるシリコン系半導体膜のピンホール状の
露出は、何らかのトラブル等により予期せずに生じるこ
とが考えられ、この場合にもシリコン系半導体膜のエッ
チング損傷を高スループットで確実に防止することがで
きる。この為、本発明のレジスト剥離装置は、半導体表
示装置の量産工程に於けるＴＦＴの電気特性の安定化及
び歩留向上に有効である。
チ処理方式のレジスト剥離装置によると、レジスト剥離
液処理前の保護膜成膜処理とレジスト剥離液処理とを連
続処理で行うことが可能となり、レジスト剥離工程に於
けるシリコン系半導体膜のエッチング損傷を高スループ
ットで確実に防止することができる。ＴＦＴで回路構成
される半導体表示装置の量産工程に於いては、レジスト
剥離工程に於けるシリコン系半導体膜のピンホール状の
露出は、何らかのトラブル等により予期せずに生じるこ
とが考えられ、この場合にもシリコン系半導体膜のエッ
チング損傷を高スループットで確実に防止することがで
きる。この為、本発明のレジスト剥離装置は、半導体表
示装置の量産工程に於けるＴＦＴの電気特性の安定化及
び歩留向上に有効である。
【００６０】〔実施形態３〕本実施形態では、図８〜１
４の液晶表示装置の作製工程を示す工程断面図に基づ
き、ＧＯＬＤ構造ＴＦＴとＬＤＤ構造ＴＦＴとを共に有
するアクティブマトリクス型の液晶表示装置の作製工程
に本発明のレジスト剥離装置を適用した場合について記
載する。尚、本実施形態の液晶表示装置は、ＴＦＴの活
性層である半導体層に触媒元素を利用して結晶化される
結晶質シリコン膜を適用し、ＬＤＤ構造の画素ＴＦＴと
ＧＯＬＤ構造のｎチャネル型又はｐチャネル型駆動回路
とを有する場合を例に記載している。
４の液晶表示装置の作製工程を示す工程断面図に基づ
き、ＧＯＬＤ構造ＴＦＴとＬＤＤ構造ＴＦＴとを共に有
するアクティブマトリクス型の液晶表示装置の作製工程
に本発明のレジスト剥離装置を適用した場合について記
載する。尚、本実施形態の液晶表示装置は、ＴＦＴの活
性層である半導体層に触媒元素を利用して結晶化される
結晶質シリコン膜を適用し、ＬＤＤ構造の画素ＴＦＴと
ＧＯＬＤ構造のｎチャネル型又はｐチャネル型駆動回路
とを有する場合を例に記載している。
【００６１】先ず、ガラス基板５０１上にプラズマＣＶ
Ｄ法により、各々組成比の異なる膜厚５０ｎｍの第１層
目のシリコン酸窒化膜５０２ａと膜厚１００ｎｍの第２
層目のシリコン酸窒化膜５０２ｂを堆積し、下地膜５０
２を成膜する。尚、此処で用いるガラス基板５０１とし
ては、石英ガラス又はバリウムホウケイ酸ガラス又はア
ルミノホウケイ酸ガラス等が有る。次に、前記下地膜５
０２（５０２ａと５０２ｂ）上に、プラズマＣＶＤ法又
は減圧ＣＶＤ法により、膜厚２０〜２００ｎｍ、好まし
くは膜厚３０〜７０ｎｍの非晶質シリコン膜５０３ａを
堆積する。本実施形態では、膜厚５３ｎｍの非晶質シリ
コン膜５０３ａをプラズマＣＶＤ法で堆積している。こ
の際、非晶質シリコン膜５０３ａの表面は、処理雰囲気
中に混入した空気中の酸素の影響により極薄の自然酸化
膜（図示せず）が成膜されている。尚、本実施形態では
プラズマＣＶＤ法で非晶質シリコン膜５０３ａを堆積し
ているが、減圧ＣＶＤ法で堆積しても構わない（図８−
Ａ参照）。
Ｄ法により、各々組成比の異なる膜厚５０ｎｍの第１層
目のシリコン酸窒化膜５０２ａと膜厚１００ｎｍの第２
層目のシリコン酸窒化膜５０２ｂを堆積し、下地膜５０
２を成膜する。尚、此処で用いるガラス基板５０１とし
ては、石英ガラス又はバリウムホウケイ酸ガラス又はア
ルミノホウケイ酸ガラス等が有る。次に、前記下地膜５
０２（５０２ａと５０２ｂ）上に、プラズマＣＶＤ法又
は減圧ＣＶＤ法により、膜厚２０〜２００ｎｍ、好まし
くは膜厚３０〜７０ｎｍの非晶質シリコン膜５０３ａを
堆積する。本実施形態では、膜厚５３ｎｍの非晶質シリ
コン膜５０３ａをプラズマＣＶＤ法で堆積している。こ
の際、非晶質シリコン膜５０３ａの表面は、処理雰囲気
中に混入した空気中の酸素の影響により極薄の自然酸化
膜（図示せず）が成膜されている。尚、本実施形態では
プラズマＣＶＤ法で非晶質シリコン膜５０３ａを堆積し
ているが、減圧ＣＶＤ法で堆積しても構わない（図８−
Ａ参照）。
【００６２】ところで、非晶質シリコン膜５０３ａの堆
積に際しては、空気中に存在する炭素、酸素及び窒素が
混入する可能性がある。これらの不純物ガスの混入は、
最終的に得られるＴＦＴの特性劣化を引き起こすことが
経験的に知られており、前記不純物ガスの混入は結晶化
の阻害要因として作用する。従って、前記不純物ガスの
混入は徹底的に排除すべきであり、具体的には炭素及び
窒素の場合は共に５Ｅ１７atoms／cm3以下に、酸素の場
合は１Ｅ１８atoms／cm3以下に制御することが好ましい
（図８−Ａ参照）。
積に際しては、空気中に存在する炭素、酸素及び窒素が
混入する可能性がある。これらの不純物ガスの混入は、
最終的に得られるＴＦＴの特性劣化を引き起こすことが
経験的に知られており、前記不純物ガスの混入は結晶化
の阻害要因として作用する。従って、前記不純物ガスの
混入は徹底的に排除すべきであり、具体的には炭素及び
窒素の場合は共に５Ｅ１７atoms／cm3以下に、酸素の場
合は１Ｅ１８atoms／cm3以下に制御することが好ましい
（図８−Ａ参照）。
【００６３】次に、当該基板を希フッ酸で所定時間洗浄
することにより、非晶質シリコン膜５０３ａの表面に成
膜されている自然酸化膜（図示せず）を除去する。その
後、オゾン含有水で所定時間の処理を行うことにより、
非晶質シリコン膜５０３ａの表面に膜厚０．５〜５ｎｍ
程度の清浄な極薄のシリコン酸化膜（図示せず）を成膜
する。尚、本実施形態では、オゾン含有水の処理により
当該シリコン酸化膜（図示せず）を成膜しているが、過
酸化水素水による処理で成膜しても構わない。また、当
該シリコン酸化膜（図示せず）は、後に触媒元素溶液で
あるＮｉ（ニッケル）元素水溶液をスピン添加法で添加
する際、Ｎｉ元素を均一に付着させる為、非晶質シリコ
ン膜５０３ａに対する濡れ性を改善する目的で成膜され
る（図８−Ａ参照）。
することにより、非晶質シリコン膜５０３ａの表面に成
膜されている自然酸化膜（図示せず）を除去する。その
後、オゾン含有水で所定時間の処理を行うことにより、
非晶質シリコン膜５０３ａの表面に膜厚０．５〜５ｎｍ
程度の清浄な極薄のシリコン酸化膜（図示せず）を成膜
する。尚、本実施形態では、オゾン含有水の処理により
当該シリコン酸化膜（図示せず）を成膜しているが、過
酸化水素水による処理で成膜しても構わない。また、当
該シリコン酸化膜（図示せず）は、後に触媒元素溶液で
あるＮｉ（ニッケル）元素水溶液をスピン添加法で添加
する際、Ｎｉ元素を均一に付着させる為、非晶質シリコ
ン膜５０３ａに対する濡れ性を改善する目的で成膜され
る（図８−Ａ参照）。
【００６４】次に、非晶質シリコン膜５０３ａ（厳密に
は、極薄のシリコン酸化膜）の全面に、スピン添加法に
より結晶化の助長作用を有する触媒元素溶液であるＮｉ
元素水溶液を添加する。本実施形態では、Ｎｉ化合物で
あるニッケル酢酸塩を純水に溶解し、重量換算で１０pp
mの濃度に調整したものをＮｉ元素水溶液として使用し
ており、非晶質シリコン膜５０３ａ（厳密には極薄のシ
リコン酸化膜）の全面にＮｉ含有層（図示せず）を均一
に付着させている（図８−Ａ参照）。
は、極薄のシリコン酸化膜）の全面に、スピン添加法に
より結晶化の助長作用を有する触媒元素溶液であるＮｉ
元素水溶液を添加する。本実施形態では、Ｎｉ化合物で
あるニッケル酢酸塩を純水に溶解し、重量換算で１０pp
mの濃度に調整したものをＮｉ元素水溶液として使用し
ており、非晶質シリコン膜５０３ａ（厳密には極薄のシ
リコン酸化膜）の全面にＮｉ含有層（図示せず）を均一
に付着させている（図８−Ａ参照）。
【００６５】次に、非晶質シリコン膜５０３ａ中の含有
水素量を５atom％以下に制御する為、非晶質シリコン膜
５０３ａ中の含有水素の脱水素化処理を行う。当該脱水
素化処理は、ファーネス炉を使用して窒素雰囲気中での
４５０℃−１時間の熱処理により行われる。その後、フ
ァーネス炉内で５５０℃−４時間の熱処理を行うことに
より、非晶質シリコン膜５０３ａの結晶化を促進し、膜
厚５０ｎｍの結晶質シリコン膜５０３ｂを成膜する。引
き続き、得られた結晶質シリコン膜５０３ｂの結晶性を
更に改善させる為、パルス発振型のＫｒＦエキシマレー
ザー（波長２４８ｎｍ）照射による結晶化を行う。尚、
本明細書に於いては、触媒元素であるＮｉ元素を利用し
て結晶化される多結晶シリコン膜を通常の多結晶シリコ
ン膜と区別する為に、結晶質シリコン膜と称している。
此処で、多結晶とせずに結晶質と称している理由は、通
常の多結晶シリコン膜と比較し、結晶粒が概略同一方向
に配向しており、高い電界効果移動度を有する等の特徴
がある為、多結晶シリコン膜と区別する趣旨である（図
８−Ａ参照）。
水素量を５atom％以下に制御する為、非晶質シリコン膜
５０３ａ中の含有水素の脱水素化処理を行う。当該脱水
素化処理は、ファーネス炉を使用して窒素雰囲気中での
４５０℃−１時間の熱処理により行われる。その後、フ
ァーネス炉内で５５０℃−４時間の熱処理を行うことに
より、非晶質シリコン膜５０３ａの結晶化を促進し、膜
厚５０ｎｍの結晶質シリコン膜５０３ｂを成膜する。引
き続き、得られた結晶質シリコン膜５０３ｂの結晶性を
更に改善させる為、パルス発振型のＫｒＦエキシマレー
ザー（波長２４８ｎｍ）照射による結晶化を行う。尚、
本明細書に於いては、触媒元素であるＮｉ元素を利用し
て結晶化される多結晶シリコン膜を通常の多結晶シリコ
ン膜と区別する為に、結晶質シリコン膜と称している。
此処で、多結晶とせずに結晶質と称している理由は、通
常の多結晶シリコン膜と比較し、結晶粒が概略同一方向
に配向しており、高い電界効果移動度を有する等の特徴
がある為、多結晶シリコン膜と区別する趣旨である（図
８−Ａ参照）。
【００６６】次に、希フッ酸洗浄とオゾン含有水洗浄に
よる所定時間のチャネルドープ前洗浄を行い、結晶質シ
リコン膜５０３ｂの表面に膜厚０．５〜５ｎｍ程度の清
浄な極薄のシリコン酸化膜（図示せず）を再び成膜す
る。当該シリコン酸化膜（図示せず）は、チャネルドー
プ処理の際に水素イオン（イオン源であるジボラン（B2
H6）と水素との混合ガスから発生）で結晶質シリコン膜
５０３ｂがエッチングされるのを防止する為のものであ
る。その後、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦ
Ｔのしきい値電圧を制御する為、ドーピング装置を使用
して第１のドーピング処理であるチャネルドープ処理を
行う。チャネルドープ処理は、低ドーズ量のｐ型不純物
であるＢ（即ち、ボロン）元素を基板全面にドーピング
することで行われる。この際のドーピング条件として
は、イオン源にジボラン（Ｂ2Ｈ6）希釈率０．０１〜１
％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2）を使用し、
加速電圧５〜３０ｋＶでドーズ量８×１０13〜２×１０
15atoms／cm2が考えられ、本実施例では結晶質シリコン
膜５０３ｂ中のＢ濃度を１×１０17atoms／cm3程度とす
る為、ジボラン（Ｂ2Ｈ6）希釈率０．１％濃度のジボラ
ン（Ｂ2Ｈ6）／水素（Ｈ 2），加速電圧１５ｋＶ，ドー
ズ量４×１０14atoms／cm2のドーピング条件でＢ元素を
ドーピングしている（図８−Ｂ参照）。
よる所定時間のチャネルドープ前洗浄を行い、結晶質シ
リコン膜５０３ｂの表面に膜厚０．５〜５ｎｍ程度の清
浄な極薄のシリコン酸化膜（図示せず）を再び成膜す
る。当該シリコン酸化膜（図示せず）は、チャネルドー
プ処理の際に水素イオン（イオン源であるジボラン（B2
H6）と水素との混合ガスから発生）で結晶質シリコン膜
５０３ｂがエッチングされるのを防止する為のものであ
る。その後、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦ
Ｔのしきい値電圧を制御する為、ドーピング装置を使用
して第１のドーピング処理であるチャネルドープ処理を
行う。チャネルドープ処理は、低ドーズ量のｐ型不純物
であるＢ（即ち、ボロン）元素を基板全面にドーピング
することで行われる。この際のドーピング条件として
は、イオン源にジボラン（Ｂ2Ｈ6）希釈率０．０１〜１
％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2）を使用し、
加速電圧５〜３０ｋＶでドーズ量８×１０13〜２×１０
15atoms／cm2が考えられ、本実施例では結晶質シリコン
膜５０３ｂ中のＢ濃度を１×１０17atoms／cm3程度とす
る為、ジボラン（Ｂ2Ｈ6）希釈率０．１％濃度のジボラ
ン（Ｂ2Ｈ6）／水素（Ｈ 2），加速電圧１５ｋＶ，ドー
ズ量４×１０14atoms／cm2のドーピング条件でＢ元素を
ドーピングしている（図８−Ｂ参照）。
【００６７】次に、チャネルドープ処理の前処理として
成膜した極薄のシリコン酸化膜（図示せず）を希フッ酸
で処理することにより、当該シリコン酸化膜（図示せ
ず）を除去する。その後、オゾン含有水で所定時間の処
理を行うことにより、結晶質シリコン膜５０３ｂの表面
に膜厚０．５〜５ｎｍ程度の極薄のシリコン酸化膜５０
４ａ〜５０８ａを再び成膜する。当該シリコン酸化膜５
０４ａ〜５０８ａは、次に形成するレジストパターンの
密着性改善の為、及び結晶質シリコン膜５０３ｂの疎水
性の改善と汚染防止の為、及び結晶質シリコン膜５０３
ｂの表面の清浄度を保持することにより界面準位の低減
を図る為等の理由で成膜されるが、有機系のレジスト剥
離液からのエッチング損傷の防止機能についても勿論有
している。尚、本実施形態では、膜厚０．５〜５ｎｍ程
度のシリコン酸化膜５０４ａ〜５０８ａをオゾン含有水
による処理で成膜しているが、過酸化水素水で処理して
も良いし、酸素を含む雰囲気中で紫外線を照射すること
によりオゾンを発生させ、オゾンによる酸化作用で結晶
質シリコン膜５０３ｂの表面を酸化しても良い。その
後、通常のフォトリソグラフィ処理により、所定寸法の
レジストパターン（図示せず）を形成する（図８−Ｂ参
照）。
成膜した極薄のシリコン酸化膜（図示せず）を希フッ酸
で処理することにより、当該シリコン酸化膜（図示せ
ず）を除去する。その後、オゾン含有水で所定時間の処
理を行うことにより、結晶質シリコン膜５０３ｂの表面
に膜厚０．５〜５ｎｍ程度の極薄のシリコン酸化膜５０
４ａ〜５０８ａを再び成膜する。当該シリコン酸化膜５
０４ａ〜５０８ａは、次に形成するレジストパターンの
密着性改善の為、及び結晶質シリコン膜５０３ｂの疎水
性の改善と汚染防止の為、及び結晶質シリコン膜５０３
ｂの表面の清浄度を保持することにより界面準位の低減
を図る為等の理由で成膜されるが、有機系のレジスト剥
離液からのエッチング損傷の防止機能についても勿論有
している。尚、本実施形態では、膜厚０．５〜５ｎｍ程
度のシリコン酸化膜５０４ａ〜５０８ａをオゾン含有水
による処理で成膜しているが、過酸化水素水で処理して
も良いし、酸素を含む雰囲気中で紫外線を照射すること
によりオゾンを発生させ、オゾンによる酸化作用で結晶
質シリコン膜５０３ｂの表面を酸化しても良い。その
後、通常のフォトリソグラフィ処理により、所定寸法の
レジストパターン（図示せず）を形成する（図８−Ｂ参
照）。
【００６８】次に、当該レジストパターン（図示せず）
をマスクに結晶質シリコン膜５０３ｂとその表層膜であ
るシリコン酸化膜５０４ａ〜５０８ａをドライエッチン
グ処理し、膜厚５０ｎｍの結晶質シリコン膜５０３ｂか
ら成る島状の半導体層５０４〜５０８を形成する。この
半導体層５０４〜５０８はＴＦＴの活性層となる島状の
領域で、後にＴＦＴのソース領域とドレイン領域が形成
される領域である。ドライエッチング処理の際、ＲＩＥ
型のドライエッチング装置を使用し、エッチングガスで
あるＣＦ4とＯ2のガス流量比が５０：４５のエッチング
条件でドライエッチング処理しており、レジスト後退方
によるテーパーエッチング処理が行われている。この
為、被エッチング膜である半導体層５０４〜５０８の側
壁部には、特に便宜上図示してないが、順テーパー形状
が形成されている（図中では便宜上矩形状で表記）。ま
た、順テーパー形状の側壁部は、エッチングガスに酸素
が含まれている為、ドライエッチング時の側壁保護ポリ
マーの付着は殆ど無く、結晶質シリコン膜５０３ｂの表
面が露出した状態（又は若干のシリコン酸化膜の成膜も
あり得る）になっている。尚、半導体層５０４〜５０８
を順テーパー形状に形成する理由は、後工程で成膜され
るゲート絶縁膜やゲート電極膜の段差部での被覆性を改
善する為である（図８−Ｂ参照）。
をマスクに結晶質シリコン膜５０３ｂとその表層膜であ
るシリコン酸化膜５０４ａ〜５０８ａをドライエッチン
グ処理し、膜厚５０ｎｍの結晶質シリコン膜５０３ｂか
ら成る島状の半導体層５０４〜５０８を形成する。この
半導体層５０４〜５０８はＴＦＴの活性層となる島状の
領域で、後にＴＦＴのソース領域とドレイン領域が形成
される領域である。ドライエッチング処理の際、ＲＩＥ
型のドライエッチング装置を使用し、エッチングガスで
あるＣＦ4とＯ2のガス流量比が５０：４５のエッチング
条件でドライエッチング処理しており、レジスト後退方
によるテーパーエッチング処理が行われている。この
為、被エッチング膜である半導体層５０４〜５０８の側
壁部には、特に便宜上図示してないが、順テーパー形状
が形成されている（図中では便宜上矩形状で表記）。ま
た、順テーパー形状の側壁部は、エッチングガスに酸素
が含まれている為、ドライエッチング時の側壁保護ポリ
マーの付着は殆ど無く、結晶質シリコン膜５０３ｂの表
面が露出した状態（又は若干のシリコン酸化膜の成膜も
あり得る）になっている。尚、半導体層５０４〜５０８
を順テーパー形状に形成する理由は、後工程で成膜され
るゲート絶縁膜やゲート電極膜の段差部での被覆性を改
善する為である（図８−Ｂ参照）。
【００６９】次に、ドライエッチング後のレジストパタ
ーン（図示せず）を除去する為、酸素プラズマ処理であ
るアッシング処理を行う。アッシング処理は、レジスト
パターンの半分程度をアッシングするハーフアッシング
方式を採用している。この為、アッシング処理後のレジ
ストパターン（図示せず）は、半分程度に膜減りが進
み、レジストパターン形状が変形している。このアッシ
ング処理の際、順テーパー形状をしている半導体層５０
４〜５０８の側壁部には、結晶質シリコン膜５０３ｂが
露出している為、膜厚０．５〜５ｎｍ程度のシリコン酸
化膜５０４ｂ〜５０８ｂが成膜される。当該シリコン酸
化膜５０４ｂ〜５０８ｂは、次工程のレジスト剥離液処
理時のレジスト剥離液からのエッチング損傷を防止する
機能を有するものとがある（図８−Ｂ参照）。
ーン（図示せず）を除去する為、酸素プラズマ処理であ
るアッシング処理を行う。アッシング処理は、レジスト
パターンの半分程度をアッシングするハーフアッシング
方式を採用している。この為、アッシング処理後のレジ
ストパターン（図示せず）は、半分程度に膜減りが進
み、レジストパターン形状が変形している。このアッシ
ング処理の際、順テーパー形状をしている半導体層５０
４〜５０８の側壁部には、結晶質シリコン膜５０３ｂが
露出している為、膜厚０．５〜５ｎｍ程度のシリコン酸
化膜５０４ｂ〜５０８ｂが成膜される。当該シリコン酸
化膜５０４ｂ〜５０８ｂは、次工程のレジスト剥離液処
理時のレジスト剥離液からのエッチング損傷を防止する
機能を有するものとがある（図８−Ｂ参照）。
【００７０】次に、残ったレジストパターン（図示せ
ず）を完全に除去する為、本発明のレジスト剥離装置を
使用してレジスト剥離工程を行う。本発明のレジスト剥
離装置はレジスト剥離液処理の前に保護膜成膜処理を行
うことが可能であるが、当該レジスト剥離工程の場合
は、結晶質シリコン膜５０３ｂから成る半導体層５０４
〜５０８の表面と側面に膜厚０．５〜５ｎｍ程度のシリ
コン酸化膜５０４ａ〜５０８ａ，５０４ｂ〜５０８ｂが
既に成膜されている為、半導体層５０４〜５０８に対す
る保護膜の成膜処理は不要である。この場合は、レジス
ト剥離装置の処理プログラムを保護膜成膜処理の無いプ
ログラムに変更して処理することになり、レジスト剥離
工程の一層の高スループット化を図ることが可能であ
る。従って、この場合の当該レジスト剥離装置によるレ
ジスト剥離工程の具体的処理は、レジスト剥離液処理と
ＩＰＡ洗浄処理と水洗処理と乾燥処理とから成る連続処
理で処理されることになる。尚、レジスト剥離液処理の
後、連続的にＩＰＡ洗浄処理が行われるが、当該ＩＰＡ
洗浄処理は省略しても弊害が無い場合に限り省略するこ
とも可能である。但し、当該ＩＰＡ洗浄処理は基板表面
近傍での水洗時のレジスト剥離液と純水との混合液の生
成を防止する作用があり、水分の混入によるレジスト剥
離液の強アルカリ性化を防止する作用がある為、一般的
にはＩＰＡ洗浄処理を導入した方が好ましい（図８−Ｂ
参照）。
ず）を完全に除去する為、本発明のレジスト剥離装置を
使用してレジスト剥離工程を行う。本発明のレジスト剥
離装置はレジスト剥離液処理の前に保護膜成膜処理を行
うことが可能であるが、当該レジスト剥離工程の場合
は、結晶質シリコン膜５０３ｂから成る半導体層５０４
〜５０８の表面と側面に膜厚０．５〜５ｎｍ程度のシリ
コン酸化膜５０４ａ〜５０８ａ，５０４ｂ〜５０８ｂが
既に成膜されている為、半導体層５０４〜５０８に対す
る保護膜の成膜処理は不要である。この場合は、レジス
ト剥離装置の処理プログラムを保護膜成膜処理の無いプ
ログラムに変更して処理することになり、レジスト剥離
工程の一層の高スループット化を図ることが可能であ
る。従って、この場合の当該レジスト剥離装置によるレ
ジスト剥離工程の具体的処理は、レジスト剥離液処理と
ＩＰＡ洗浄処理と水洗処理と乾燥処理とから成る連続処
理で処理されることになる。尚、レジスト剥離液処理の
後、連続的にＩＰＡ洗浄処理が行われるが、当該ＩＰＡ
洗浄処理は省略しても弊害が無い場合に限り省略するこ
とも可能である。但し、当該ＩＰＡ洗浄処理は基板表面
近傍での水洗時のレジスト剥離液と純水との混合液の生
成を防止する作用があり、水分の混入によるレジスト剥
離液の強アルカリ性化を防止する作用がある為、一般的
にはＩＰＡ洗浄処理を導入した方が好ましい（図８−Ｂ
参照）。
【００７１】次に、当該基板を希フッ酸で所定時間洗浄
することにより、結晶質シリコン膜５０３ｂから成る半
導体層５０４〜５０８の表面と側壁部に成膜されている
膜厚０．５〜５ｎｍ程度のシリコン酸化膜５０４ａ〜５
０８ａ，５０４ｂ〜５０８ｂを除去する。その後、半導
体層５０４〜５０８を被覆する様に、膜厚３０〜２００
ｎｍ、好ましくは膜厚８０〜１３０ｎｍのシリコン酸化
膜又はシリコン酸窒化膜から成るゲート絶縁膜５０９を
プラズマＣＶＤ法又は減圧ＣＶＤ法により堆積する。本
実施形態では、膜厚１００ｎｍのシリコン酸化膜から成
るゲート絶縁膜５０９をプラズマＣＶＤ法で堆積してい
る。尚、ゲート絶縁膜５０９の膜厚は、後工程で成膜す
る上層のゲート電極膜からの応力を回避する為、８０ｎ
ｍ以上の膜厚が必要であることが知られており、この点
を考慮して設定している（図９−Ａ参照）。
することにより、結晶質シリコン膜５０３ｂから成る半
導体層５０４〜５０８の表面と側壁部に成膜されている
膜厚０．５〜５ｎｍ程度のシリコン酸化膜５０４ａ〜５
０８ａ，５０４ｂ〜５０８ｂを除去する。その後、半導
体層５０４〜５０８を被覆する様に、膜厚３０〜２００
ｎｍ、好ましくは膜厚８０〜１３０ｎｍのシリコン酸化
膜又はシリコン酸窒化膜から成るゲート絶縁膜５０９を
プラズマＣＶＤ法又は減圧ＣＶＤ法により堆積する。本
実施形態では、膜厚１００ｎｍのシリコン酸化膜から成
るゲート絶縁膜５０９をプラズマＣＶＤ法で堆積してい
る。尚、ゲート絶縁膜５０９の膜厚は、後工程で成膜す
る上層のゲート電極膜からの応力を回避する為、８０ｎ
ｍ以上の膜厚が必要であることが知られており、この点
を考慮して設定している（図９−Ａ参照）。
【００７２】次に、ゲート電極用の電極材料を堆積する
為、スパッタ法により膜厚２００〜６００ｎｍ、好まし
くは膜厚３００〜６００ｎｍのアルミニウム系合金膜、
又は高融点金属と高融点金属窒化物との積層膜を堆積す
る。本実施形態では、第１層ゲート電極膜５１０として
膜厚３０ｎｍのＴａＮ膜を堆積し、その後第２層ゲート
電極膜５１１として膜厚３７０ｎｍのＷ膜とを堆積して
いる。尚、第１層ゲート電極膜５１０であるＴａＮ膜の
膜厚は、ドライエッチング時のテーパー形状領域に於け
る残膜厚の制御性、及びスルードープ法によりＴａＮ膜
を通過させて不純物元素をドーピングする際のドーピン
グ特性の両方を考慮して設定している。また、第２層ゲ
ート電極膜５１１であるＷ膜の膜厚は、不純物元素をド
ーピングする際のＷ膜のチャネリング現象を防止する
為、３４０ｎｍ以上の膜厚が必要なことが知られてお
り、この点を考慮して設定している（図９−Ａ参照）。
為、スパッタ法により膜厚２００〜６００ｎｍ、好まし
くは膜厚３００〜６００ｎｍのアルミニウム系合金膜、
又は高融点金属と高融点金属窒化物との積層膜を堆積す
る。本実施形態では、第１層ゲート電極膜５１０として
膜厚３０ｎｍのＴａＮ膜を堆積し、その後第２層ゲート
電極膜５１１として膜厚３７０ｎｍのＷ膜とを堆積して
いる。尚、第１層ゲート電極膜５１０であるＴａＮ膜の
膜厚は、ドライエッチング時のテーパー形状領域に於け
る残膜厚の制御性、及びスルードープ法によりＴａＮ膜
を通過させて不純物元素をドーピングする際のドーピン
グ特性の両方を考慮して設定している。また、第２層ゲ
ート電極膜５１１であるＷ膜の膜厚は、不純物元素をド
ーピングする際のＷ膜のチャネリング現象を防止する
為、３４０ｎｍ以上の膜厚が必要なことが知られてお
り、この点を考慮して設定している（図９−Ａ参照）。
【００７３】次に、通常のフォトリソグラフィ処理を行
うことにより、上記の金属積層膜上にゲート電極と保持
容量用電極とソース配線等を形成する為の所定寸法のレ
ジストパターン（図示せず）を形成する。その後、レジ
ストパターン（図示せず）をマスクに、膜厚３０ｎｍの
ＴａＮ膜から成る第１層ゲート電極膜５１０と膜厚３７
０ｎｍのＷ膜から成る第２層ゲート電極膜５１１とから
成る金属積層膜をドライエッチング処理する。当該ドラ
イエッチング処理により、第１層ゲート電極５１２ｃ〜
５１５ｃと第２層ゲート電極５１２ｂ〜５１５ｂとから
成る所定寸法のゲート電極を形成し、同時に第１層保持
容量電極５１６ｃと第２層保持容量電極５１６ｂとから
成る所定寸法の保持容量電極、第１層ソース配線用電極
５１７ｃと第２層ソース配線用電極５１７ｂとから成る
所定寸法のソース配線用電極を形成する。当該ドライエ
ッチング工程に於いて、第２層電極５１２ｂ〜５１７ｂ
（第２層ゲート電極５１２ｂ〜５１５ｂと第２層保持容
量電極５１６ｂと第２層ソース配線用電極５１７ｂとか
ら成る電極の総称）は第１層電極５１２ｃ〜５１７ｃ
（第１層ゲート電極５１２ｃ〜５１５ｃと第１層保持容
量電極５１６ｃと第１層ソース配線用電極５１７ｃとか
ら成る電極の総称）よりチャネル方向の寸法が短く形成
されている。また、第２層電極５１２ｂ〜５１７ｂから
の露出領域に該当する第１層電極５１２ｃ〜５１７ｃ
は、端部に近づくにつれ徐々に薄膜化したテーパー形状
に形成されている。尚、現像後のレジストパターン（図
示せず）は、ドライエッチング時の膜減りによりレジス
トパターン５１２ａ〜５１７ａの形状となり、ゲート絶
縁膜５０９はドライエッチング時の膜減りにより、ゲー
ト絶縁膜５１８の形状に変形している（図９−Ｂ参
照）。
うことにより、上記の金属積層膜上にゲート電極と保持
容量用電極とソース配線等を形成する為の所定寸法のレ
ジストパターン（図示せず）を形成する。その後、レジ
ストパターン（図示せず）をマスクに、膜厚３０ｎｍの
ＴａＮ膜から成る第１層ゲート電極膜５１０と膜厚３７
０ｎｍのＷ膜から成る第２層ゲート電極膜５１１とから
成る金属積層膜をドライエッチング処理する。当該ドラ
イエッチング処理により、第１層ゲート電極５１２ｃ〜
５１５ｃと第２層ゲート電極５１２ｂ〜５１５ｂとから
成る所定寸法のゲート電極を形成し、同時に第１層保持
容量電極５１６ｃと第２層保持容量電極５１６ｂとから
成る所定寸法の保持容量電極、第１層ソース配線用電極
５１７ｃと第２層ソース配線用電極５１７ｂとから成る
所定寸法のソース配線用電極を形成する。当該ドライエ
ッチング工程に於いて、第２層電極５１２ｂ〜５１７ｂ
（第２層ゲート電極５１２ｂ〜５１５ｂと第２層保持容
量電極５１６ｂと第２層ソース配線用電極５１７ｂとか
ら成る電極の総称）は第１層電極５１２ｃ〜５１７ｃ
（第１層ゲート電極５１２ｃ〜５１５ｃと第１層保持容
量電極５１６ｃと第１層ソース配線用電極５１７ｃとか
ら成る電極の総称）よりチャネル方向の寸法が短く形成
されている。また、第２層電極５１２ｂ〜５１７ｂから
の露出領域に該当する第１層電極５１２ｃ〜５１７ｃ
は、端部に近づくにつれ徐々に薄膜化したテーパー形状
に形成されている。尚、現像後のレジストパターン（図
示せず）は、ドライエッチング時の膜減りによりレジス
トパターン５１２ａ〜５１７ａの形状となり、ゲート絶
縁膜５０９はドライエッチング時の膜減りにより、ゲー
ト絶縁膜５１８の形状に変形している（図９−Ｂ参
照）。
【００７４】次に、ドライエッチング後のレジストパタ
ーン５１２ａ〜５１７ａを除去する為、ハーフアッシン
グ方式によるアッシング処理を行う。当該アッシング処
理でレジストパターン５１２ａ〜５１７ａを半分程度に
アッシング除去した後、残ったレジストパターン（図示
せず）を完全に除去する為、本発明のレジスト剥離装置
を使用してレジスト剥離工程を行う。本発明のレジスト
剥離装置はレジスト剥離液処理の前に保護膜成膜処理を
行うことが可能であるが、当該レジスト剥離工程の場合
は、半導体層５０４〜５０８を被覆する様にゲート絶縁
膜５１８が存在している為、半導体層５０４〜５０８と
レジスト剥離液が直に接触することは通常あり得ず、保
護膜の成膜処理は不要である。この場合は、レジスト剥
離装置の処理プログラムを保護膜成膜処理の無いプログ
ラムに変更して処理することになり、レジスト剥離工程
の一層の高スループット化を図ることが可能である。従
って、この場合の当該レジスト剥離装置によるレジスト
剥離工程の具体的処理は、レジスト剥離液処理とＩＰＡ
洗浄処理と水洗処理と乾燥処理とから成る連続処理で処
理される。尚、レジスト剥離液処理の後、連続的にＩＰ
Ａ洗浄処理が行われるが、当該ＩＰＡ洗浄処理は省略し
ても弊害が無い場合に限り省略することも可能である。
但し、当該ＩＰＡ洗浄処理は基板表面近傍での水洗時の
レジスト剥離液と純水との混合液の生成を防止する作用
があり、水分の混入によるレジスト剥離液の強アルカリ
性化を防止する作用がある為、一般的にはＩＰＡ洗浄処
理を導入した方が好ましい（図１０−Ａ参照）。
ーン５１２ａ〜５１７ａを除去する為、ハーフアッシン
グ方式によるアッシング処理を行う。当該アッシング処
理でレジストパターン５１２ａ〜５１７ａを半分程度に
アッシング除去した後、残ったレジストパターン（図示
せず）を完全に除去する為、本発明のレジスト剥離装置
を使用してレジスト剥離工程を行う。本発明のレジスト
剥離装置はレジスト剥離液処理の前に保護膜成膜処理を
行うことが可能であるが、当該レジスト剥離工程の場合
は、半導体層５０４〜５０８を被覆する様にゲート絶縁
膜５１８が存在している為、半導体層５０４〜５０８と
レジスト剥離液が直に接触することは通常あり得ず、保
護膜の成膜処理は不要である。この場合は、レジスト剥
離装置の処理プログラムを保護膜成膜処理の無いプログ
ラムに変更して処理することになり、レジスト剥離工程
の一層の高スループット化を図ることが可能である。従
って、この場合の当該レジスト剥離装置によるレジスト
剥離工程の具体的処理は、レジスト剥離液処理とＩＰＡ
洗浄処理と水洗処理と乾燥処理とから成る連続処理で処
理される。尚、レジスト剥離液処理の後、連続的にＩＰ
Ａ洗浄処理が行われるが、当該ＩＰＡ洗浄処理は省略し
ても弊害が無い場合に限り省略することも可能である。
但し、当該ＩＰＡ洗浄処理は基板表面近傍での水洗時の
レジスト剥離液と純水との混合液の生成を防止する作用
があり、水分の混入によるレジスト剥離液の強アルカリ
性化を防止する作用がある為、一般的にはＩＰＡ洗浄処
理を導入した方が好ましい（図１０−Ａ参照）。
【００７５】次に、ドーピング装置を使用して、第１層
電極５１２ｃ〜５１６ｃをマスクに第２のドーピング処
理であるＰ元素から成る低ドーズ量のｎ型不純物をドー
ピングする。当該第２のドーピング処理により、第１層
電極５１２ｃ〜５１６ｃの外側の領域に対応する半導体
層５０４〜５０８にｎ型不純物の低濃度不純物領域（ｎ
−−領域）５１９〜５２３が形成される。この際、低濃
度不純物領域（ｎ−−領域）５１９〜５２３の形成に於
いては、所謂スルードープ法により上層膜であるゲート
絶縁膜５１８を介してドーピングしている。尚、ドーピ
ング条件としては、イオン源にホスフィン（ＰＨ3）希
釈率３〜２０％濃度のホスフィン（ＰＨ3）／水素
（Ｈ2）を使用し、加速電圧３０〜９０ｋＶでドーズ量
６×１０12〜１．５×１０14atoms／cm2が考えられる
が、本実施形態ではホスフィン（ＰＨ3）希釈率５％濃
度のホスフィン（ＰＨ3）／水素（Ｈ2），加速電圧５０
ｋＶ，ドーズ量３×１０13atoms／cm2のドーピング条件
でドーピングしている（図１０−Ｂ参照）。
電極５１２ｃ〜５１６ｃをマスクに第２のドーピング処
理であるＰ元素から成る低ドーズ量のｎ型不純物をドー
ピングする。当該第２のドーピング処理により、第１層
電極５１２ｃ〜５１６ｃの外側の領域に対応する半導体
層５０４〜５０８にｎ型不純物の低濃度不純物領域（ｎ
−−領域）５１９〜５２３が形成される。この際、低濃
度不純物領域（ｎ−−領域）５１９〜５２３の形成に於
いては、所謂スルードープ法により上層膜であるゲート
絶縁膜５１８を介してドーピングしている。尚、ドーピ
ング条件としては、イオン源にホスフィン（ＰＨ3）希
釈率３〜２０％濃度のホスフィン（ＰＨ3）／水素
（Ｈ2）を使用し、加速電圧３０〜９０ｋＶでドーズ量
６×１０12〜１．５×１０14atoms／cm2が考えられる
が、本実施形態ではホスフィン（ＰＨ3）希釈率５％濃
度のホスフィン（ＰＨ3）／水素（Ｈ2），加速電圧５０
ｋＶ，ドーズ量３×１０13atoms／cm2のドーピング条件
でドーピングしている（図１０−Ｂ参照）。
【００７６】次に、通常のフォトリソグラフィ処理によ
り、不純物をドーピング処理する為のマスクであるレジ
ストパターン５２４〜５２５を形成する。当該レジスト
パターン５２４〜５２５は、ＧＯＬＤ構造の駆動回路６
０６であるｐチャネル型ＴＦＴ６０２とＬＤＤ構造の画
素ＴＦＴ６０４の作製領域に形成され、ＧＯＬＤ構造の
駆動回路６０６であるｎチャネル型ＴＦＴ６０１，６０
３並びに保持容量６０５の作製領域には形成されない。
この際、ＧＯＬＤ構造のｐチャネル型ＴＦＴ６０２の作
製領域に於いては、レジストパターン５２４の端部が、
半導体層５０５の外側に位置する様に、即ち半導体層５
０５を完全に被覆する様に形成される。また、ＬＤＤ構
造の画素ＴＦＴ６０４の作製領域に於いては、レジスト
パターン５２５の端部が半導体層５０７の内側で第１層
ゲート電極５１５ｃから所定の距離だけ外側に位置する
様に、即ち第１層ゲート電極５１５ｃの端部からＬｏｆ
ｆ領域（詳細は後の工程で説明）の分だけ外側に位置す
る様に形成される（図１１−Ａ参照）。
り、不純物をドーピング処理する為のマスクであるレジ
ストパターン５２４〜５２５を形成する。当該レジスト
パターン５２４〜５２５は、ＧＯＬＤ構造の駆動回路６
０６であるｐチャネル型ＴＦＴ６０２とＬＤＤ構造の画
素ＴＦＴ６０４の作製領域に形成され、ＧＯＬＤ構造の
駆動回路６０６であるｎチャネル型ＴＦＴ６０１，６０
３並びに保持容量６０５の作製領域には形成されない。
この際、ＧＯＬＤ構造のｐチャネル型ＴＦＴ６０２の作
製領域に於いては、レジストパターン５２４の端部が、
半導体層５０５の外側に位置する様に、即ち半導体層５
０５を完全に被覆する様に形成される。また、ＬＤＤ構
造の画素ＴＦＴ６０４の作製領域に於いては、レジスト
パターン５２５の端部が半導体層５０７の内側で第１層
ゲート電極５１５ｃから所定の距離だけ外側に位置する
様に、即ち第１層ゲート電極５１５ｃの端部からＬｏｆ
ｆ領域（詳細は後の工程で説明）の分だけ外側に位置す
る様に形成される（図１１−Ａ参照）。
【００７７】次に、ドーピング装置を使用して、第３の
ドーピング処理であるＰ元素から成る高ドーズ量のｎ型
不純物をドーピングする。この際、ＧＯＬＤ構造の駆動
回路６０６であるｎチャネル型ＴＦＴ６０１，６０３の
作製領域に於いては、第１層ゲート電極５１２ｃ，５１
４ｃの外側に対応する半導体層５０４，５０６には、既
にｎ型不純物の低濃度不純物領域（ｎ−−領域）５１
９，５２１が形成されているが、その上からｎ型不純物
の高濃度不純物領域（ｎ＋領域）５２６，５２８が形成
され、同時に第１層ゲート電極５１２ｃ，５１４ｃの第
２層ゲート電極５１２ｂ，５１４ｂからの露出領域に対
応する半導体層５０４，５０６に、ｎ型不純物の低濃度
不純物領域（ｎ−領域）５２７，５２９が形成される。
この様にして形成される高濃度不純物領域（ｎ＋領域）
５２６，５２８はＧＯＬＤ構造のソース領域又はドレイ
ン領域としての機能を有し、低濃度不純物領域（ｎ−領
域）５２７，５２９はＧＯＬＤ構造のＬｏｖ領域（ゲー
ト電極とオーバーラップしている電界緩和領域のこと）
である電界緩和領域としての機能を有することになる。
また、保持容量６０５の作製領域に於いても、同様にｎ
型不純物の高濃度不純物領域（ｎ＋領域）５３２と低濃
度不純物領域（ｎ−領域）５３３が形成される。此処で
形成されたｎ型不純物の高濃度不純物領域（ｎ＋領域）
５３２と低濃度不純物領域（ｎ−領域）５３３は、当該
領域がＴＦＴでなく保持容量６０５の作製領域である
為、容量形成用電極の片側としての機能を有している
（図１１−Ａ参照）。
ドーピング処理であるＰ元素から成る高ドーズ量のｎ型
不純物をドーピングする。この際、ＧＯＬＤ構造の駆動
回路６０６であるｎチャネル型ＴＦＴ６０１，６０３の
作製領域に於いては、第１層ゲート電極５１２ｃ，５１
４ｃの外側に対応する半導体層５０４，５０６には、既
にｎ型不純物の低濃度不純物領域（ｎ−−領域）５１
９，５２１が形成されているが、その上からｎ型不純物
の高濃度不純物領域（ｎ＋領域）５２６，５２８が形成
され、同時に第１層ゲート電極５１２ｃ，５１４ｃの第
２層ゲート電極５１２ｂ，５１４ｂからの露出領域に対
応する半導体層５０４，５０６に、ｎ型不純物の低濃度
不純物領域（ｎ−領域）５２７，５２９が形成される。
この様にして形成される高濃度不純物領域（ｎ＋領域）
５２６，５２８はＧＯＬＤ構造のソース領域又はドレイ
ン領域としての機能を有し、低濃度不純物領域（ｎ−領
域）５２７，５２９はＧＯＬＤ構造のＬｏｖ領域（ゲー
ト電極とオーバーラップしている電界緩和領域のこと）
である電界緩和領域としての機能を有することになる。
また、保持容量６０５の作製領域に於いても、同様にｎ
型不純物の高濃度不純物領域（ｎ＋領域）５３２と低濃
度不純物領域（ｎ−領域）５３３が形成される。此処で
形成されたｎ型不純物の高濃度不純物領域（ｎ＋領域）
５３２と低濃度不純物領域（ｎ−領域）５３３は、当該
領域がＴＦＴでなく保持容量６０５の作製領域である
為、容量形成用電極の片側としての機能を有している
（図１１−Ａ参照）。
【００７８】一方、ＬＤＤ構造の画素ＴＦＴ６０４の作
製領域に於いては、当該第３のドーピング処理により、
レジストパターン５２５の外側に対応する半導体層５０
７にｎ型不純物の高濃度不純物領域（ｎ＋領域）５３０
が形成される。当該半導体層５０７には、既にｎ型不純
物の低濃度不純物領域（ｎ−−領域）５２２が形成され
ているが、高濃度不純物領域（ｎ＋領域）５３０の形成
に伴い、当該低濃度不純物領域（ｎ−−領域）５２２
は、高濃度不純物領域（ｎ＋領域）５３０と結果として
形成される低濃度不純物領域（ｎ−−領域）５３１とに
区分されることになる。この様にして形成される高濃度
不純物領域（ｎ＋領域）５３０はＬＤＤ構造のソース領
域又はドレイン領域としての機能を有し、低濃度不純物
領域（ｎ−−領域）５３１はＬＤＤ構造のＬｏｆｆ領域
（ゲート電極とオーバーラップしてない電界緩和領域の
こと）である電界緩和領域としての機能を有することに
なる。尚、ドーピング条件としては、イオン源にホスフ
ィン（ＰＨ3）希釈率３〜２０％濃度のホスフィン（Ｐ
Ｈ3）／水素（Ｈ2）を使用し、加速電圧３０〜９０ｋＶ
でドーズ量６×１０14〜１．５×１０16atoms／cm2が考
えられるが、本実施形態ではホスフィン（ＰＨ3）希釈
率５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2），加速
電圧６５ｋＶ，ドーズ量３×１０15atoms／cm2のドーピ
ング条件でドーピングしている（図１１−Ａ参照）。
製領域に於いては、当該第３のドーピング処理により、
レジストパターン５２５の外側に対応する半導体層５０
７にｎ型不純物の高濃度不純物領域（ｎ＋領域）５３０
が形成される。当該半導体層５０７には、既にｎ型不純
物の低濃度不純物領域（ｎ−−領域）５２２が形成され
ているが、高濃度不純物領域（ｎ＋領域）５３０の形成
に伴い、当該低濃度不純物領域（ｎ−−領域）５２２
は、高濃度不純物領域（ｎ＋領域）５３０と結果として
形成される低濃度不純物領域（ｎ−−領域）５３１とに
区分されることになる。この様にして形成される高濃度
不純物領域（ｎ＋領域）５３０はＬＤＤ構造のソース領
域又はドレイン領域としての機能を有し、低濃度不純物
領域（ｎ−−領域）５３１はＬＤＤ構造のＬｏｆｆ領域
（ゲート電極とオーバーラップしてない電界緩和領域の
こと）である電界緩和領域としての機能を有することに
なる。尚、ドーピング条件としては、イオン源にホスフ
ィン（ＰＨ3）希釈率３〜２０％濃度のホスフィン（Ｐ
Ｈ3）／水素（Ｈ2）を使用し、加速電圧３０〜９０ｋＶ
でドーズ量６×１０14〜１．５×１０16atoms／cm2が考
えられるが、本実施形態ではホスフィン（ＰＨ3）希釈
率５％濃度のホスフィン（ＰＨ3）／水素（Ｈ2），加速
電圧６５ｋＶ，ドーズ量３×１０15atoms／cm2のドーピ
ング条件でドーピングしている（図１１−Ａ参照）。
【００７９】上記の高濃度不純物領域（ｎ＋領域）５２
６，５２８，５３０，５３２と低濃度不純物領域（ｎ−
領域）５２７，５２９，５３３は、上層膜を介してドー
ピングする所謂スルードープ法で形成されている。スル
ードープ法とは上層膜を介して目的物質層に不純物をド
ーピングするドーピング法のことで、上層膜の膜質と膜
厚に依存して目的物質層の不純物濃度を変化できる特徴
がある。従って、同一のドーピング条件で不純物をドー
ピングするにも拘わらず、上層膜がイオン阻止能の小さ
いゲート絶縁膜５１８で構成されている領域に高濃度不
純物領域（ｎ＋領域）５２６，５２８，５３０，５３２
を形成し、上層膜がイオン阻止能の大きい第１層電極
（ＴａＮ膜）５１２ｃ，５１４ｃ，５１６ｃとゲート絶
縁膜５１８との積層膜で構成されている領域に低濃度不
純物領域（ｎ−領域）５２７，５２９，５３３を同時に
形成することが可能となっている（図１１−Ａ参照）。
６，５２８，５３０，５３２と低濃度不純物領域（ｎ−
領域）５２７，５２９，５３３は、上層膜を介してドー
ピングする所謂スルードープ法で形成されている。スル
ードープ法とは上層膜を介して目的物質層に不純物をド
ーピングするドーピング法のことで、上層膜の膜質と膜
厚に依存して目的物質層の不純物濃度を変化できる特徴
がある。従って、同一のドーピング条件で不純物をドー
ピングするにも拘わらず、上層膜がイオン阻止能の小さ
いゲート絶縁膜５１８で構成されている領域に高濃度不
純物領域（ｎ＋領域）５２６，５２８，５３０，５３２
を形成し、上層膜がイオン阻止能の大きい第１層電極
（ＴａＮ膜）５１２ｃ，５１４ｃ，５１６ｃとゲート絶
縁膜５１８との積層膜で構成されている領域に低濃度不
純物領域（ｎ−領域）５２７，５２９，５３３を同時に
形成することが可能となっている（図１１−Ａ参照）。
【００８０】尚、ＧＯＬＤ構造の駆動回路６０６である
ｎチャネル型ＴＦＴ６０１，６０３の作製領域に於いて
は、上記の高濃度不純物領域（ｎ＋領域）５２６，５２
８と低濃度不純物領域（ｎ−領域）５２７，５２９の形
成に伴い、半導体層５０４，５０６に於ける第２層ゲー
ト電極５１２ｂ，５１４ｂと重なる領域に、ＴＦＴのチ
ャネル領域が画定されることになる。また、同様にし
て、ＬＤＤ構造の画素ＴＦＴ６０４の作製領域に於い
て、半導体層５０７に於ける第１層ゲート電極５１５ｃ
と重なる領域に、ＴＦＴのチャネル領域が画定されるこ
とになる（図１１−Ａ参照）。
ｎチャネル型ＴＦＴ６０１，６０３の作製領域に於いて
は、上記の高濃度不純物領域（ｎ＋領域）５２６，５２
８と低濃度不純物領域（ｎ−領域）５２７，５２９の形
成に伴い、半導体層５０４，５０６に於ける第２層ゲー
ト電極５１２ｂ，５１４ｂと重なる領域に、ＴＦＴのチ
ャネル領域が画定されることになる。また、同様にし
て、ＬＤＤ構造の画素ＴＦＴ６０４の作製領域に於い
て、半導体層５０７に於ける第１層ゲート電極５１５ｃ
と重なる領域に、ＴＦＴのチャネル領域が画定されるこ
とになる（図１１−Ａ参照）。
【００８１】次に、ドーピング処理後のレジストパター
ン５２４〜５２５を除去する為、ハーフアッシング方式
によるアッシング処理を行う。当該アッシング処理でレ
ジストパターン５２４〜５２５を半分程度にアッシング
除去した後、残ったレジストパターン（図示せず）を完
全に除去する為、本発明のレジスト剥離装置を使用して
レジスト剥離工程を行う。尚、レジスト剥離工程の詳細
は、上記のドライエッチング処理後の保護膜成膜処理の
無いレジスト剥離工程と同様である為、此処では記載を
省略する。その後、通常のフォトリソグラフィ処理によ
り、不純物をドーピング処理する為のマスクであるレジ
ストパターン５３４〜５３６を形成する。この際、当該
レジストパターン５３４〜５３６は、ＧＯＬＤ構造の駆
動回路６０６であるｐチャネル型ＴＦＴ６０２と保持容
量６０５の作製領域を開口する様に形成される（図１１
−Ｂ参照）。
ン５２４〜５２５を除去する為、ハーフアッシング方式
によるアッシング処理を行う。当該アッシング処理でレ
ジストパターン５２４〜５２５を半分程度にアッシング
除去した後、残ったレジストパターン（図示せず）を完
全に除去する為、本発明のレジスト剥離装置を使用して
レジスト剥離工程を行う。尚、レジスト剥離工程の詳細
は、上記のドライエッチング処理後の保護膜成膜処理の
無いレジスト剥離工程と同様である為、此処では記載を
省略する。その後、通常のフォトリソグラフィ処理によ
り、不純物をドーピング処理する為のマスクであるレジ
ストパターン５３４〜５３６を形成する。この際、当該
レジストパターン５３４〜５３６は、ＧＯＬＤ構造の駆
動回路６０６であるｐチャネル型ＴＦＴ６０２と保持容
量６０５の作製領域を開口する様に形成される（図１１
−Ｂ参照）。
【００８２】次に、ドーピング装置を使用して、第４の
ドーピング処理であるＢ元素から成る高ドーズ量のｐ型
不純物をスルードープ法でドーピングする。当該第４の
ドーピング処理により、ＧＯＬＤ構造の駆動回路６０６
であるｐチャネル型ＴＦＴ６０２の作製領域に於いて
は、第１層ゲート電極５１３ｃの外側に対応する半導体
層５０５に、ｐ型不純物の高濃度不純物領域（ｐ＋領
域）５３７が形成される。また、第１層ゲート電極５１
３ｃの第２層ゲート電極５１３ｂからの露出領域に対応
する半導体層５０５に、ｐ型不純物の低濃度不純物領域
（ｐ−領域）５３８が同時に形成される。この様にして
形成される高濃度不純物領域（ｐ+領域）５３７はＧＯ
ＬＤ構造のソース領域又はドレイン領域としての機能を
有し、低濃度不純物領域（ｐ−領域）５３８はＧＯＬＤ
構造のＬｏｖ領域（ゲート電極とオーバーラップしてい
る電界緩和領域のこと）である電界緩和領域としての機
能を有することになる。一方、保持容量６０５の作製領
域に於いても、同様に、容量形成用電極の片側として機
能する高濃度不純物領域（ｐ＋領域）５３９と低濃度不
純物領域（ｐ−領域）５４０とが形成されている（図１
１−Ｂ参照）。
ドーピング処理であるＢ元素から成る高ドーズ量のｐ型
不純物をスルードープ法でドーピングする。当該第４の
ドーピング処理により、ＧＯＬＤ構造の駆動回路６０６
であるｐチャネル型ＴＦＴ６０２の作製領域に於いて
は、第１層ゲート電極５１３ｃの外側に対応する半導体
層５０５に、ｐ型不純物の高濃度不純物領域（ｐ＋領
域）５３７が形成される。また、第１層ゲート電極５１
３ｃの第２層ゲート電極５１３ｂからの露出領域に対応
する半導体層５０５に、ｐ型不純物の低濃度不純物領域
（ｐ−領域）５３８が同時に形成される。この様にして
形成される高濃度不純物領域（ｐ+領域）５３７はＧＯ
ＬＤ構造のソース領域又はドレイン領域としての機能を
有し、低濃度不純物領域（ｐ−領域）５３８はＧＯＬＤ
構造のＬｏｖ領域（ゲート電極とオーバーラップしてい
る電界緩和領域のこと）である電界緩和領域としての機
能を有することになる。一方、保持容量６０５の作製領
域に於いても、同様に、容量形成用電極の片側として機
能する高濃度不純物領域（ｐ＋領域）５３９と低濃度不
純物領域（ｐ−領域）５４０とが形成されている（図１
１−Ｂ参照）。
【００８３】ところで、ｐチャネル型ＴＦＴ６０２の作
製領域に於けるｐ型不純物の高濃度不純物領域（ｐ＋領
域）５３７には、既にｎ型不純物の低濃度不純物領域
（ｎ−−領域）５２０が形成されているが、ｎ型不純物
の濃度以上のｐ型不純物がドーピングされる為、全体と
してｐ型の導電型を有する高濃度不純物領域（ｐ＋領
域）５３７が形成されることになる。また、保持容量６
０５の作製領域に於いても、既にｎ型不純物の高濃度不
純物領域（ｎ＋領域）５３２と低濃度不純物領域（ｎ−
領域）５３３とが形成されているが、ｎ型不純物の濃度
以上のｐ型不純物がドーピングされる為、全体としてｐ
型の導電型を有する高濃度不純物領域（ｐ＋領域）５３
９と低濃度不純物領域（ｐ−領域）５４０とが形成され
ている。尚、ｐ型不純物の高濃度不純物領域（ｐ＋領
域）５３７，５３９と低濃度不純物領域（ｐ−領域）５
３８，５４０は、ｎ型不純物領域の場合と同様に、上層
膜の膜質や膜厚の違いを利用してスルードープ法により
同時に形成されている。また、この際のドーピング条件
としては、イオン源にジボラン（Ｂ2Ｈ6）希釈率３〜２
０％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2）を使用
し、加速電圧６０〜１００ｋＶでドーズ量４×１０15〜
１×１０17atoms／cm2が考えられるが、本実施形態では
ジボラン（Ｂ2Ｈ6）希釈率５％濃度のジボラン（Ｂ
2Ｈ6）／水素（Ｈ2），加速電圧８０ｋＶ，ドーズ量２
×１０16atoms／cm2のドーピング条件でドーピングして
いる（図１１−Ｂ参照）。
製領域に於けるｐ型不純物の高濃度不純物領域（ｐ＋領
域）５３７には、既にｎ型不純物の低濃度不純物領域
（ｎ−−領域）５２０が形成されているが、ｎ型不純物
の濃度以上のｐ型不純物がドーピングされる為、全体と
してｐ型の導電型を有する高濃度不純物領域（ｐ＋領
域）５３７が形成されることになる。また、保持容量６
０５の作製領域に於いても、既にｎ型不純物の高濃度不
純物領域（ｎ＋領域）５３２と低濃度不純物領域（ｎ−
領域）５３３とが形成されているが、ｎ型不純物の濃度
以上のｐ型不純物がドーピングされる為、全体としてｐ
型の導電型を有する高濃度不純物領域（ｐ＋領域）５３
９と低濃度不純物領域（ｐ−領域）５４０とが形成され
ている。尚、ｐ型不純物の高濃度不純物領域（ｐ＋領
域）５３７，５３９と低濃度不純物領域（ｐ−領域）５
３８，５４０は、ｎ型不純物領域の場合と同様に、上層
膜の膜質や膜厚の違いを利用してスルードープ法により
同時に形成されている。また、この際のドーピング条件
としては、イオン源にジボラン（Ｂ2Ｈ6）希釈率３〜２
０％濃度のジボラン（Ｂ2Ｈ6）／水素（Ｈ2）を使用
し、加速電圧６０〜１００ｋＶでドーズ量４×１０15〜
１×１０17atoms／cm2が考えられるが、本実施形態では
ジボラン（Ｂ2Ｈ6）希釈率５％濃度のジボラン（Ｂ
2Ｈ6）／水素（Ｈ2），加速電圧８０ｋＶ，ドーズ量２
×１０16atoms／cm2のドーピング条件でドーピングして
いる（図１１−Ｂ参照）。
【００８４】次に、ドーピング処理後のレジストパター
ン５３４〜５３６を除去する為、ハーフアッシング方式
によるアッシング処理を行う。当該アッシング処理でレ
ジストパターン５３４〜５３６を半分程度にアッシング
除去した後、残ったレジストパターン（図示せず）を完
全に除去する為、本発明のレジスト剥離装置を使用して
レジスト剥離工程を行う。尚、レジスト剥離工程の詳細
は、上記のドライエッチング処理後の保護膜成膜処理の
無いレジスト剥離工程と同様である為、此処では記載を
省略する。その後、膜厚５０〜３００ｎｍ、好ましくは
膜厚１００〜２００ｎｍのシリコン酸窒化膜又はシリコ
ン窒化膜から成る第１の層間絶縁膜５４１をプラズマＣ
ＶＤ法により堆積する。本実施形態では、膜厚１５０ｎ
ｍのシリコン窒化膜から成る第１の層間絶縁膜５４１を
プラズマＣＶＤ法により堆積している。しかる後に、半
導体層５０４〜５０８にドーピングされたｎ型不純物
（Ｐ元素）又はｐ型不純物（Ｂ元素）の熱活性化の為、
ファーネス炉に於いて、６００℃−１２時間の熱処理を
行う。当該熱処理は、ｎ型又はｐ型不純物の熱活性化処
理の為に行うものであるが、ゲート電極の真下に位置す
るチャネル領域に存在する触媒元素（Ｎｉ元素）を前記
不純物によりゲッタリングする目的も兼ねている。尚、
第１の層間絶縁膜５４１の堆積前に当該熱活性化処理を
行っても良いが、ゲート電極等の配線材料の耐熱性が弱
い場合は、第１の層間絶縁膜５４１の堆積後に行う方が
好ましい。当該熱処理に続いて、半導体層５０４〜５０
８のダングリングボンドを終端させる為、４１０℃−１
時間の水素化処理を水素３％含有の窒素雰囲気中で行う
（図１２−Ａ参照）。
ン５３４〜５３６を除去する為、ハーフアッシング方式
によるアッシング処理を行う。当該アッシング処理でレ
ジストパターン５３４〜５３６を半分程度にアッシング
除去した後、残ったレジストパターン（図示せず）を完
全に除去する為、本発明のレジスト剥離装置を使用して
レジスト剥離工程を行う。尚、レジスト剥離工程の詳細
は、上記のドライエッチング処理後の保護膜成膜処理の
無いレジスト剥離工程と同様である為、此処では記載を
省略する。その後、膜厚５０〜３００ｎｍ、好ましくは
膜厚１００〜２００ｎｍのシリコン酸窒化膜又はシリコ
ン窒化膜から成る第１の層間絶縁膜５４１をプラズマＣ
ＶＤ法により堆積する。本実施形態では、膜厚１５０ｎ
ｍのシリコン窒化膜から成る第１の層間絶縁膜５４１を
プラズマＣＶＤ法により堆積している。しかる後に、半
導体層５０４〜５０８にドーピングされたｎ型不純物
（Ｐ元素）又はｐ型不純物（Ｂ元素）の熱活性化の為、
ファーネス炉に於いて、６００℃−１２時間の熱処理を
行う。当該熱処理は、ｎ型又はｐ型不純物の熱活性化処
理の為に行うものであるが、ゲート電極の真下に位置す
るチャネル領域に存在する触媒元素（Ｎｉ元素）を前記
不純物によりゲッタリングする目的も兼ねている。尚、
第１の層間絶縁膜５４１の堆積前に当該熱活性化処理を
行っても良いが、ゲート電極等の配線材料の耐熱性が弱
い場合は、第１の層間絶縁膜５４１の堆積後に行う方が
好ましい。当該熱処理に続いて、半導体層５０４〜５０
８のダングリングボンドを終端させる為、４１０℃−１
時間の水素化処理を水素３％含有の窒素雰囲気中で行う
（図１２−Ａ参照）。
【００８５】次に、前記第１の層間絶縁膜５４１の上
に、膜厚０．７〜３μm、好ましくは膜厚１〜２μmのア
クリル樹脂膜から成る第２の層間絶縁膜５４２を成膜す
る。本実施形態では、膜厚１．６μmのアクリル樹脂膜
から成る第２の層間絶縁膜５４２を成膜している。当該
アクリル樹脂膜の成膜は、スピン塗布法でアクリル樹脂
膜を塗布した後、オーブンベーク炉で熱処理することに
より成膜される。その後、通常のフォトリソグラフィ処
理により、アクリル樹脂膜から成る第２の層間絶縁膜５
４２上に所定寸法のコンタクトホールを形成する為のレ
ジストパターン５４３ａを形成する（図１２−Ｂ参
照）。
に、膜厚０．７〜３μm、好ましくは膜厚１〜２μmのア
クリル樹脂膜から成る第２の層間絶縁膜５４２を成膜す
る。本実施形態では、膜厚１．６μmのアクリル樹脂膜
から成る第２の層間絶縁膜５４２を成膜している。当該
アクリル樹脂膜の成膜は、スピン塗布法でアクリル樹脂
膜を塗布した後、オーブンベーク炉で熱処理することに
より成膜される。その後、通常のフォトリソグラフィ処
理により、アクリル樹脂膜から成る第２の層間絶縁膜５
４２上に所定寸法のコンタクトホールを形成する為のレ
ジストパターン５４３ａを形成する（図１２−Ｂ参
照）。
【００８６】次に、レジストパターン５４３ａをマスク
に、アクリル樹脂膜から成る第２の層間絶縁膜５４２と
シリコン窒化膜から成る第１の層間絶縁膜５４１とシリ
コン酸化膜から成るゲート絶縁膜５１８の積層膜をドラ
イエッチング処理する。当該ドライエッチング処理によ
り、第２の層間絶縁膜５４２と第１の層間絶縁膜５４１
とゲート絶縁膜５１８とを貫通する様に、所定寸法のコ
ンタクトホール５４４が形成される。この際、当該ドラ
イエッチング処理工程に於いては、酸素とＣＦ 4のガス
流量比が１９：１のガス混合条件でのドライエッチング
処理により第２の層間絶縁膜５４２であるアクリル樹脂
膜がエッチングされ、酸素とＣＦ4のガス流量比が１：
１のガス混合条件でのドライエッチング処理により第１
の層間絶縁膜５４１であるシリコン窒化膜がエッチング
され、ＣＨＦ3ガスによるドライエッチング処理により
ゲート絶縁膜５１８であるシリコン酸化膜がエッチング
処理される。この様に、ドライエッチング処理の最終段
階で、ＣＨＦ3ガスプラズマが適用されている為、コン
タクトホール５４４の底部に存在する結晶質シリコン膜
５０３ｂから成る半導体層５０４〜５０８に対し高選択
比のドライエッチング処理が実現されている。また、ド
ライエッチング後に於いては、レジストパターン５４３
ａは酸素（厳密には５％のＣＦ4含有）プラズマ処理で
大幅に膜減りが進んだ結果、レジストパターン５４３ｂ
の形状に変形している。尚、コンタクトホール５４４
は、ｎ型不純物の高濃度不純物領域（ｎ＋領域）５２
６，５２８，５３０及びｐ型不純物の高濃度不純物領域
（ｐ＋領域）５３７，５３９、更にはソース配線として
機能するソース配線用電極５１７ｂｃ（第１層ソース配
線用電極５１７ｃと第２層ソース配線用電極５１７ｂと
で構成）に接続する様に形成されている（図１３−Ａ参
照）。
に、アクリル樹脂膜から成る第２の層間絶縁膜５４２と
シリコン窒化膜から成る第１の層間絶縁膜５４１とシリ
コン酸化膜から成るゲート絶縁膜５１８の積層膜をドラ
イエッチング処理する。当該ドライエッチング処理によ
り、第２の層間絶縁膜５４２と第１の層間絶縁膜５４１
とゲート絶縁膜５１８とを貫通する様に、所定寸法のコ
ンタクトホール５４４が形成される。この際、当該ドラ
イエッチング処理工程に於いては、酸素とＣＦ 4のガス
流量比が１９：１のガス混合条件でのドライエッチング
処理により第２の層間絶縁膜５４２であるアクリル樹脂
膜がエッチングされ、酸素とＣＦ4のガス流量比が１：
１のガス混合条件でのドライエッチング処理により第１
の層間絶縁膜５４１であるシリコン窒化膜がエッチング
され、ＣＨＦ3ガスによるドライエッチング処理により
ゲート絶縁膜５１８であるシリコン酸化膜がエッチング
処理される。この様に、ドライエッチング処理の最終段
階で、ＣＨＦ3ガスプラズマが適用されている為、コン
タクトホール５４４の底部に存在する結晶質シリコン膜
５０３ｂから成る半導体層５０４〜５０８に対し高選択
比のドライエッチング処理が実現されている。また、ド
ライエッチング後に於いては、レジストパターン５４３
ａは酸素（厳密には５％のＣＦ4含有）プラズマ処理で
大幅に膜減りが進んだ結果、レジストパターン５４３ｂ
の形状に変形している。尚、コンタクトホール５４４
は、ｎ型不純物の高濃度不純物領域（ｎ＋領域）５２
６，５２８，５３０及びｐ型不純物の高濃度不純物領域
（ｐ＋領域）５３７，５３９、更にはソース配線として
機能するソース配線用電極５１７ｂｃ（第１層ソース配
線用電極５１７ｃと第２層ソース配線用電極５１７ｂと
で構成）に接続する様に形成されている（図１３−Ａ参
照）。
【００８７】次に、ドライエッチング処理後の不要なレ
ジストパターン５４３ｂを除去する為、本発明のレジス
ト剥離装置を使用してレジスト剥離工程を行う。此処で
は、第２の層間絶縁膜５４２に有機系のアクリル樹脂膜
が適用されている為、レジスト除去処理にアッシング工
程を導入することができず、レジスト剥離工程のみでレ
ジストパターンの除去処理を行っている。本発明のレジ
スト剥離装置は、レジスト剥離液処理の前に膜厚０．５
〜５ｎｍ程度のシリコン酸化膜から成る保護膜の成膜処
理を行うことが可能で、当該レジスト剥離工程に於いて
は、保護膜成膜処理を有する処理条件でレジスト剥離工
程を処理することになる。当該レジスト剥離装置による
レジスト剥離工程は、レジスト剥離液処理前の保護膜成
膜処理とレジスト剥離液処理とＩＰＡ洗浄処理と水洗処
理と乾燥処理とから成っており、レジスト剥離液処理前
の保護膜成膜である膜厚０．５〜５ｎｍ程度の極薄のシ
リコン酸化膜成膜処理とレジスト剥離液処理とを連続処
理で行うことが可能である。従って、レジスト剥離液処
理前に、コンタクトホール５４４の底部に露出している
結晶質シリコン膜５０３ｂから成る半導体層５０４〜５
０８の表面にレジスト剥離液に対する保護膜５４５であ
る膜厚０．５〜５ｎｍ程度の極薄のシリコン酸化膜を成
膜することができ、レジスト剥離液による結晶質シリコ
ン膜５０３ｂのエッチング損傷を高スループットで確実
に防止することが可能である。尚、此処で使用するレジ
スト剥離液としては、例えば特開２０００−２４１９９
１号公報、特開２００１−１８３８４９号公報、特開２
００１−１８８３６３号公報、特開２００１−２０９１
９０号公報等に開示されている様な結晶質シリコン膜に
対するエッチング損傷の少ないレジスト剥離液の方が好
ましい。但し、結晶質シリコン膜に対するエッチング損
傷の少ないレジスト剥離液は、肝心のレジスト剥離性能
に問題がある場合が多く、レジスト剥離性能とシリコン
系半導体膜に対するエッチング損傷防止性能とを共に満
足する様なレジスト剥離液が好適で、当該レジスト剥離
液を適用することが好ましい。また、レジスト剥離液処
理の後、連続的にＩＰＡ洗浄処理が行われるが、当該Ｉ
ＰＡ洗浄処理は省略しても弊害が無い場合に限り省略す
ることも可能である。但し、当該ＩＰＡ洗浄処理は基板
表面近傍での水洗時のレジスト剥離液と純水との混合液
の生成を防止する作用があり、基板上に露出している結
晶質シリコン膜や金属配線へのエッチング損傷防止に有
利に作用する為、一般的にはＩＰＡ洗浄処理を導入した
方が好ましい（図１３−Ｂ参照）。
ジストパターン５４３ｂを除去する為、本発明のレジス
ト剥離装置を使用してレジスト剥離工程を行う。此処で
は、第２の層間絶縁膜５４２に有機系のアクリル樹脂膜
が適用されている為、レジスト除去処理にアッシング工
程を導入することができず、レジスト剥離工程のみでレ
ジストパターンの除去処理を行っている。本発明のレジ
スト剥離装置は、レジスト剥離液処理の前に膜厚０．５
〜５ｎｍ程度のシリコン酸化膜から成る保護膜の成膜処
理を行うことが可能で、当該レジスト剥離工程に於いて
は、保護膜成膜処理を有する処理条件でレジスト剥離工
程を処理することになる。当該レジスト剥離装置による
レジスト剥離工程は、レジスト剥離液処理前の保護膜成
膜処理とレジスト剥離液処理とＩＰＡ洗浄処理と水洗処
理と乾燥処理とから成っており、レジスト剥離液処理前
の保護膜成膜である膜厚０．５〜５ｎｍ程度の極薄のシ
リコン酸化膜成膜処理とレジスト剥離液処理とを連続処
理で行うことが可能である。従って、レジスト剥離液処
理前に、コンタクトホール５４４の底部に露出している
結晶質シリコン膜５０３ｂから成る半導体層５０４〜５
０８の表面にレジスト剥離液に対する保護膜５４５であ
る膜厚０．５〜５ｎｍ程度の極薄のシリコン酸化膜を成
膜することができ、レジスト剥離液による結晶質シリコ
ン膜５０３ｂのエッチング損傷を高スループットで確実
に防止することが可能である。尚、此処で使用するレジ
スト剥離液としては、例えば特開２０００−２４１９９
１号公報、特開２００１−１８３８４９号公報、特開２
００１−１８８３６３号公報、特開２００１−２０９１
９０号公報等に開示されている様な結晶質シリコン膜に
対するエッチング損傷の少ないレジスト剥離液の方が好
ましい。但し、結晶質シリコン膜に対するエッチング損
傷の少ないレジスト剥離液は、肝心のレジスト剥離性能
に問題がある場合が多く、レジスト剥離性能とシリコン
系半導体膜に対するエッチング損傷防止性能とを共に満
足する様なレジスト剥離液が好適で、当該レジスト剥離
液を適用することが好ましい。また、レジスト剥離液処
理の後、連続的にＩＰＡ洗浄処理が行われるが、当該Ｉ
ＰＡ洗浄処理は省略しても弊害が無い場合に限り省略す
ることも可能である。但し、当該ＩＰＡ洗浄処理は基板
表面近傍での水洗時のレジスト剥離液と純水との混合液
の生成を防止する作用があり、基板上に露出している結
晶質シリコン膜や金属配線へのエッチング損傷防止に有
利に作用する為、一般的にはＩＰＡ洗浄処理を導入した
方が好ましい（図１３−Ｂ参照）。
【００８８】次に、スパッタ前洗浄として希フッ酸処理
を行い、コンタクトホール５４４の底部に露出している
結晶質シリコン膜５０３ｂ表面の保護膜（シリコン酸化
膜）５４５を除去する。その後、Ｔｉ（１００ｎｍ）／
Ａｌ（３５０ｎｍ）／Ｔｉ（１００ｎｍ）の３層膜から
成る金属積層膜をスパッタ法により堆積する。尚、当該
金属積層膜に於いて、膜厚１００ｎｍの１層目のＴｉ膜
はコンタクト抵抗の低抵抗化とシリコンとアルミニウム
の相互拡散を防止する目的で堆積され、膜厚１００ｎｍ
の３層目のＴｉ膜はアルミニウム配線表面のヒロックを
防止する目的で堆積されている。金属積層膜を堆積した
後、通常のフォトリソグラフィ処理により、金属積層膜
上に所定寸法の配線形成用のレジストパターン（図示せ
ず）を形成する（図１４−Ａ参照）。
を行い、コンタクトホール５４４の底部に露出している
結晶質シリコン膜５０３ｂ表面の保護膜（シリコン酸化
膜）５４５を除去する。その後、Ｔｉ（１００ｎｍ）／
Ａｌ（３５０ｎｍ）／Ｔｉ（１００ｎｍ）の３層膜から
成る金属積層膜をスパッタ法により堆積する。尚、当該
金属積層膜に於いて、膜厚１００ｎｍの１層目のＴｉ膜
はコンタクト抵抗の低抵抗化とシリコンとアルミニウム
の相互拡散を防止する目的で堆積され、膜厚１００ｎｍ
の３層目のＴｉ膜はアルミニウム配線表面のヒロックを
防止する目的で堆積されている。金属積層膜を堆積した
後、通常のフォトリソグラフィ処理により、金属積層膜
上に所定寸法の配線形成用のレジストパターン（図示せ
ず）を形成する（図１４−Ａ参照）。
【００８９】次に、塩素系のエッチングガスを使用して
ドライエッチング処理を行うことにより、所定寸法の金
属積層膜配線５４６〜５５１と接続電極５５２，５５
４，５５５とゲート配線５５３とを同時に形成する。金
属積層膜配線５４６〜５５１は、駆動回路６０６の高濃
度不純物領域（ｎ＋領域）５２６，５２８と高濃度不純
物領域（ｐ＋領域）５３７とに電気的に接続する様に形
成されている。また、接続電極５５２は、画素ＴＦＴ６
０４の高濃度不純物領域（ｎ＋領域）５３０とソース配
線として機能する第２層ソース配線用電極５１７ｂとを
電気的に接続する様に形成されている。また、接続電極
５５４は、画素ＴＦＴ６０４の高濃度不純物領域（ｎ＋
領域）５３０と電気的に接続する様に形成されており、
接続電極５５５は保持容量６０５の高濃度不純物領域
（ｐ＋領域）５３９と電気的に接続する様に形成されて
いる。また、ゲート配線５５３は、画素ＴＦＴ６０４の
複数の第２層ゲート電極５１５ｂを電気的に接続する様
に形成されている。ドライエッチング処理の後、不要な
レジストパターン（図示せず）を除去する為、本発明の
レジスト剥離装置を使用してレジスト剥離工程を行う。
此処では、第２の層間絶縁膜５４２に有機系のアクリル
樹脂膜が適用されている為、レジスト除去処理にアッシ
ング工程を導入することができず、レジスト剥離工程の
みでレジストパターンの除去処理を行っている。尚、レ
ジスト剥離工程の詳細は、上記のドライエッチング処理
後のレジスト剥離工程と同様である為、此処では記載を
省略する（図１４−Ａ参照）。
ドライエッチング処理を行うことにより、所定寸法の金
属積層膜配線５４６〜５５１と接続電極５５２，５５
４，５５５とゲート配線５５３とを同時に形成する。金
属積層膜配線５４６〜５５１は、駆動回路６０６の高濃
度不純物領域（ｎ＋領域）５２６，５２８と高濃度不純
物領域（ｐ＋領域）５３７とに電気的に接続する様に形
成されている。また、接続電極５５２は、画素ＴＦＴ６
０４の高濃度不純物領域（ｎ＋領域）５３０とソース配
線として機能する第２層ソース配線用電極５１７ｂとを
電気的に接続する様に形成されている。また、接続電極
５５４は、画素ＴＦＴ６０４の高濃度不純物領域（ｎ＋
領域）５３０と電気的に接続する様に形成されており、
接続電極５５５は保持容量６０５の高濃度不純物領域
（ｐ＋領域）５３９と電気的に接続する様に形成されて
いる。また、ゲート配線５５３は、画素ＴＦＴ６０４の
複数の第２層ゲート電極５１５ｂを電気的に接続する様
に形成されている。ドライエッチング処理の後、不要な
レジストパターン（図示せず）を除去する為、本発明の
レジスト剥離装置を使用してレジスト剥離工程を行う。
此処では、第２の層間絶縁膜５４２に有機系のアクリル
樹脂膜が適用されている為、レジスト除去処理にアッシ
ング工程を導入することができず、レジスト剥離工程の
みでレジストパターンの除去処理を行っている。尚、レ
ジスト剥離工程の詳細は、上記のドライエッチング処理
後のレジスト剥離工程と同様である為、此処では記載を
省略する（図１４−Ａ参照）。
【００９０】次に、膜厚８０〜１３０ｎｍ、好ましくは
膜厚１００〜１２０ｎｍの透明導電膜であるＩＴＯ（In
dium−Ti−Oxideの略）膜をスパッタ法により堆積す
る。本実施形態では、膜厚１１０ｎｍのＩＴＯ膜をスパ
ッタ法により堆積している。その後、通常のフォトリソ
グラフィ処理により、所定寸法の画素電極用のレジスト
パターン（図示せず）を形成する。しかる後、関東化学
（株）製の商品名「ＩＴＯ−０４Ｎ」のエッチング液を
使用して、ウェットエッチング処理を行う。当該ウェッ
トエッチング処理により、ＩＴＯ膜から成る所定寸法の
画素電極５５６が接続電極５５４，５５５に接続される
様に形成される。画素電極５５６は、接続電極５５４を
介して、画素ＴＦＴ６０４のソース領域又はドレイン領
域として機能する高濃度不純物領域（ｎ＋領域）５３０
と電気的に接続されており、更に接続電極５５５を介し
て、保持容量６０５の高濃度不純物領域（ｐ＋領域）５
３９とも電気的に接続されている。ウェットエッチング
処理の後、不要なレジストパターン（図示せず）を除去
する為、本発明のレジスト剥離装置を使用してレジスト
剥離工程を行う。此処では、第２の層間絶縁膜５４２に
有機系のアクリル樹脂膜が適用されている為、レジスト
除去処理にアッシング工程を導入することができず、レ
ジスト剥離工程のみでレジストパターン（図示せず）の
除去処理を行っている。尚、レジスト剥離工程の詳細
は、上記のドライエッチング処理後の保護膜成膜処理の
無いレジスト剥離工程と同様である為、此処では記載を
省略する（図１４−Ｂ参照）。
膜厚１００〜１２０ｎｍの透明導電膜であるＩＴＯ（In
dium−Ti−Oxideの略）膜をスパッタ法により堆積す
る。本実施形態では、膜厚１１０ｎｍのＩＴＯ膜をスパ
ッタ法により堆積している。その後、通常のフォトリソ
グラフィ処理により、所定寸法の画素電極用のレジスト
パターン（図示せず）を形成する。しかる後、関東化学
（株）製の商品名「ＩＴＯ−０４Ｎ」のエッチング液を
使用して、ウェットエッチング処理を行う。当該ウェッ
トエッチング処理により、ＩＴＯ膜から成る所定寸法の
画素電極５５６が接続電極５５４，５５５に接続される
様に形成される。画素電極５５６は、接続電極５５４を
介して、画素ＴＦＴ６０４のソース領域又はドレイン領
域として機能する高濃度不純物領域（ｎ＋領域）５３０
と電気的に接続されており、更に接続電極５５５を介し
て、保持容量６０５の高濃度不純物領域（ｐ＋領域）５
３９とも電気的に接続されている。ウェットエッチング
処理の後、不要なレジストパターン（図示せず）を除去
する為、本発明のレジスト剥離装置を使用してレジスト
剥離工程を行う。此処では、第２の層間絶縁膜５４２に
有機系のアクリル樹脂膜が適用されている為、レジスト
除去処理にアッシング工程を導入することができず、レ
ジスト剥離工程のみでレジストパターン（図示せず）の
除去処理を行っている。尚、レジスト剥離工程の詳細
は、上記のドライエッチング処理後の保護膜成膜処理の
無いレジスト剥離工程と同様である為、此処では記載を
省略する（図１４−Ｂ参照）。
【００９１】以上の様に、アクティブマトリクス型液晶
表示装置のレジスト剥離工程に本発明のレジスト剥離装
置を適用することにより、レジスト剥離液による結晶質
シリコン膜から成る半導体層のエッチング損傷を高スル
ープットで確実に防止することが可能である。尚、レジ
スト剥離工程によっては、結晶質シリコン膜の露出が全
く有り得ない工程もあり、レジスト剥離装置の処理プロ
グラムを保護膜成膜処理の無いプログラムに変更して処
理することが可能である。この様に本発明のレジスト剥
離装置は、レジスト剥離工程により保護膜成膜処理の有
無をプログラム設定で簡単に変更可能で、高スループッ
トを維持した状態で、結晶質シリコン膜から成る半導体
層のエッチング損傷を確実に防止することが可能であ
る。尚、本実施形態に於いては、アクティブマトリクス
型液晶表示装置の作製方法について具体的に説明した
が、アクティブマトリクス型の有機ＥＬ表示装置の作製
方法にも適用可能であることは言うまでもない。
表示装置のレジスト剥離工程に本発明のレジスト剥離装
置を適用することにより、レジスト剥離液による結晶質
シリコン膜から成る半導体層のエッチング損傷を高スル
ープットで確実に防止することが可能である。尚、レジ
スト剥離工程によっては、結晶質シリコン膜の露出が全
く有り得ない工程もあり、レジスト剥離装置の処理プロ
グラムを保護膜成膜処理の無いプログラムに変更して処
理することが可能である。この様に本発明のレジスト剥
離装置は、レジスト剥離工程により保護膜成膜処理の有
無をプログラム設定で簡単に変更可能で、高スループッ
トを維持した状態で、結晶質シリコン膜から成る半導体
層のエッチング損傷を確実に防止することが可能であ
る。尚、本実施形態に於いては、アクティブマトリクス
型液晶表示装置の作製方法について具体的に説明した
が、アクティブマトリクス型の有機ＥＬ表示装置の作製
方法にも適用可能であることは言うまでもない。
【００９２】〔実施形態４〕本実施形態では、本発明の
レジスト剥離工程やレジスト剥離装置を適用して作製さ
れる半導体表示装置を組み込んだ電子機器の具体例につ
いて記載する。当該半導体表示装置としては、アクティ
ブマトリクス型の液晶表示装置及びＥＬ表示装置等があ
り、様々な電子機器の表示部に適用されている。此処で
は、半導体表示装置が表示部に適用された電子機器の具
体例を図１６〜１８に基づき記載する。
レジスト剥離工程やレジスト剥離装置を適用して作製さ
れる半導体表示装置を組み込んだ電子機器の具体例につ
いて記載する。当該半導体表示装置としては、アクティ
ブマトリクス型の液晶表示装置及びＥＬ表示装置等があ
り、様々な電子機器の表示部に適用されている。此処で
は、半導体表示装置が表示部に適用された電子機器の具
体例を図１６〜１８に基づき記載する。
【００９３】尚、半導体表示装置が表示部に適用された
電子機器としては、ビデオカメラとデジタルカメラとプ
ロジェクター（リア型又はフロント型）とヘッドマウン
トディスプレイ（ゴーグル型ディスプレイ）とゲーム機
とカーナビゲーションとパーソナルコンピュータと携帯
情報端末（モバイルコンピュータ，携帯電話，電子書籍
等）等が挙げられる。
電子機器としては、ビデオカメラとデジタルカメラとプ
ロジェクター（リア型又はフロント型）とヘッドマウン
トディスプレイ（ゴーグル型ディスプレイ）とゲーム機
とカーナビゲーションとパーソナルコンピュータと携帯
情報端末（モバイルコンピュータ，携帯電話，電子書籍
等）等が挙げられる。
【００９４】図１６−Ａは、本体１００１と映像入力部
１００２と表示装置１００３とキーボード１００４とで
構成されたパーソナルコンピューターである。当該表示
装置１００３及び他の回路に、本発明の半導体表示装置
を適用することができる。
１００２と表示装置１００３とキーボード１００４とで
構成されたパーソナルコンピューターである。当該表示
装置１００３及び他の回路に、本発明の半導体表示装置
を適用することができる。
【００９５】図１６−Ｂはビデオカメラであり、本体１
１０１と表示装置１１０２と音声入力部１１０３と操作
スイッチ１１０４とバッテリー１１０５と受像部１１０
６とで構成される。当該表示装置１１０２及び他の回路
に、本発明の半導体表示装置を適用することができる。
１０１と表示装置１１０２と音声入力部１１０３と操作
スイッチ１１０４とバッテリー１１０５と受像部１１０
６とで構成される。当該表示装置１１０２及び他の回路
に、本発明の半導体表示装置を適用することができる。
【００９６】図１６−Ｃはモバイルコンピュータ（モー
ビルコンピュータ）であり、本体１２０１とカメラ部１
２０２と受像部１２０３と操作スイッチ１２０４と表示
装置１２０５とで構成される。当該表示装置１２０５及
び他の回路に、本発明の半導体表示装置を適用すること
ができる。
ビルコンピュータ）であり、本体１２０１とカメラ部１
２０２と受像部１２０３と操作スイッチ１２０４と表示
装置１２０５とで構成される。当該表示装置１２０５及
び他の回路に、本発明の半導体表示装置を適用すること
ができる。
【００９７】図１６−Ｄはゴーグル型ディスプレイであ
り、本体１３０１と表示装置１３０２とアーム部１３０
３とで構成される。当該表示装置１３０２及び他の回路
に、本発明の半導体表示装置を適用することができる。
り、本体１３０１と表示装置１３０２とアーム部１３０
３とで構成される。当該表示装置１３０２及び他の回路
に、本発明の半導体表示装置を適用することができる。
【００９８】図１６−Ｅはプログラムを記録した記録媒
体（以下、記録媒体と略記）に用いるプレーヤーであ
り、本体１４０１と表示装置１４０２とスピーカー部１
４０３と記録媒体１４０４と操作スイッチ１４０５とで
構成される。尚、この装置は記録媒体としてＤＶＤ及び
ＣＤ等が用いられ、音楽鑑賞又はゲーム又はインターネ
ットに利用可能である。当該表示装置１４０２及び他の
回路に、本発明の半導体表示装置を適用することができ
る。
体（以下、記録媒体と略記）に用いるプレーヤーであ
り、本体１４０１と表示装置１４０２とスピーカー部１
４０３と記録媒体１４０４と操作スイッチ１４０５とで
構成される。尚、この装置は記録媒体としてＤＶＤ及び
ＣＤ等が用いられ、音楽鑑賞又はゲーム又はインターネ
ットに利用可能である。当該表示装置１４０２及び他の
回路に、本発明の半導体表示装置を適用することができ
る。
【００９９】図１６−Ｆは携帯電話であり、表示用パネ
ル１５０１と操作用パネル１５０２と接続部１５０３と
表示部１５０４と音声出力部１５０５と操作キー１５０
６と電源スイッチ１５０７と音声入力部１５０８とアン
テナ１５０９とで構成される。表示用パネル１５０１と
操作用パネル１５０２は、接続部１５０３で接続されて
いる。表示用パネル１５０１の表示部１５０４が設置さ
れている面と操作用パネル１５０２の操作キー１５０６
が設置されている面との角度θは、接続部１５０３に於
いて任意に変えることができる。尚、当該表示部１５０
４に、本発明の半導体表示装置を適用することができる
（図１６参照）。
ル１５０１と操作用パネル１５０２と接続部１５０３と
表示部１５０４と音声出力部１５０５と操作キー１５０
６と電源スイッチ１５０７と音声入力部１５０８とアン
テナ１５０９とで構成される。表示用パネル１５０１と
操作用パネル１５０２は、接続部１５０３で接続されて
いる。表示用パネル１５０１の表示部１５０４が設置さ
れている面と操作用パネル１５０２の操作キー１５０６
が設置されている面との角度θは、接続部１５０３に於
いて任意に変えることができる。尚、当該表示部１５０
４に、本発明の半導体表示装置を適用することができる
（図１６参照）。
【０１００】図１７−Ａはフロント型プロジェクターで
あり、光源光学系及び表示装置１６０１とスクリーン１
６０２とで構成される。当該表示装置１６０１及び他の
回路に、本発明の半導体表示装置を適用することができ
る。
あり、光源光学系及び表示装置１６０１とスクリーン１
６０２とで構成される。当該表示装置１６０１及び他の
回路に、本発明の半導体表示装置を適用することができ
る。
【０１０１】図１７−Ｂはリア型プロジェクターであ
り、本体１７０１と光源光学系及び表示装置１７０２と
ミラー１７０３〜１７０４とスクリーン１７０５とで構
成される。当該表示装置１７０２及び他の回路に、本発
明の半導体表示装置を適用することができる。
り、本体１７０１と光源光学系及び表示装置１７０２と
ミラー１７０３〜１７０４とスクリーン１７０５とで構
成される。当該表示装置１７０２及び他の回路に、本発
明の半導体表示装置を適用することができる。
【０１０２】尚、図１７−Ｃは、図１７−Ａに示された
光源光学系及び表示装置１６０１と図１７−Ｂに示され
た光源光学系及び表示装置１７０２に於ける構造の一例
を示した図である。光源光学系及び表示装置１６０１，
１７０２は、光源光学系１８０１とミラー１８０２，１
８０４〜１８０６とダイクロイックミラー１８０３と光
学系１８０７と表示装置１８０８と位相差板１８０９と
投射光学系１８１０とで構成される。投射光学系１８１
０は、投射レンズを備えた複数の光学レンズで構成され
る。この構成は、表示装置１８０８を３個使用している
為、三板式と呼ばれている。また、同図の矢印で示した
光路に於いて、光学レンズ及び偏光機能を有するフィル
ム又は位相差を調整する為のフィルム又はＩＲフィルム
等を適宜に配設しても良い。
光源光学系及び表示装置１６０１と図１７−Ｂに示され
た光源光学系及び表示装置１７０２に於ける構造の一例
を示した図である。光源光学系及び表示装置１６０１，
１７０２は、光源光学系１８０１とミラー１８０２，１
８０４〜１８０６とダイクロイックミラー１８０３と光
学系１８０７と表示装置１８０８と位相差板１８０９と
投射光学系１８１０とで構成される。投射光学系１８１
０は、投射レンズを備えた複数の光学レンズで構成され
る。この構成は、表示装置１８０８を３個使用している
為、三板式と呼ばれている。また、同図の矢印で示した
光路に於いて、光学レンズ及び偏光機能を有するフィル
ム又は位相差を調整する為のフィルム又はＩＲフィルム
等を適宜に配設しても良い。
【０１０３】図１７−Ｄは、図１７−Ｃに於ける光源光
学系１８０１の構造の一例を示した図である。本実施例
に於いては、光源光学系１８０１はリフレクター１８１
１と光源１８１２とレンズアレイ１８１３〜１８１４と
偏光変換素子１８１５と集光レンズ１８１６とで構成さ
れる。尚、同図に示した光源光学系１８０１は単なる一
例であり、当該構成に限定されないことは言うまでもな
い。例えば、光源光学系１８０１に、光学レンズ及び偏
光機能を有するフィルム又は位相差を調整するフィルム
又はＩＲフィルム等を適宜に付設しても良い（図１７参
照）。
学系１８０１の構造の一例を示した図である。本実施例
に於いては、光源光学系１８０１はリフレクター１８１
１と光源１８１２とレンズアレイ１８１３〜１８１４と
偏光変換素子１８１５と集光レンズ１８１６とで構成さ
れる。尚、同図に示した光源光学系１８０１は単なる一
例であり、当該構成に限定されないことは言うまでもな
い。例えば、光源光学系１８０１に、光学レンズ及び偏
光機能を有するフィルム又は位相差を調整するフィルム
又はＩＲフィルム等を適宜に付設しても良い（図１７参
照）。
【０１０４】図１８−Ａは、単板式の例を示したもので
ある。同図に示した光源光学系及び表示装置は、光源光
学系１９０１と表示装置１９０２と投射光学系１９０３
と位相差板１９０４とで構成される。投射光学系１９０
３は、投射レンズを備えた複数の光学レンズで構成され
る。同図に示した光源光学系及び表示装置は、図１７−
Ａと図１７−Ｂに於ける光源光学系及び表示装置１６０
１，１７０２に適用できる。また、光源光学系１９０１
は、図１７−Ｄに示した光源光学系を使用しても良い。
尚、表示装置１９０２にはカラーフィルター（図示しな
い）が付設されており、表示映像のカラー化が図られて
いる。
ある。同図に示した光源光学系及び表示装置は、光源光
学系１９０１と表示装置１９０２と投射光学系１９０３
と位相差板１９０４とで構成される。投射光学系１９０
３は、投射レンズを備えた複数の光学レンズで構成され
る。同図に示した光源光学系及び表示装置は、図１７−
Ａと図１７−Ｂに於ける光源光学系及び表示装置１６０
１，１７０２に適用できる。また、光源光学系１９０１
は、図１７−Ｄに示した光源光学系を使用しても良い。
尚、表示装置１９０２にはカラーフィルター（図示しな
い）が付設されており、表示映像のカラー化が図られて
いる。
【０１０５】図１８−Ｂに示した光源光学系及び表示装
置は図１８−Ａの応用例であり、カラーフィルターを付
設する代わりに、ＲＧＢの回転カラーフィルター円板１
９０５を適用して表示映像をカラー化している。同図に
示した光源光学系及び表示装置は、図１７−Ａと図１７
−Ｂに於ける光源光学系及び表示装置１６０１，１７０
２に適用できる。
置は図１８−Ａの応用例であり、カラーフィルターを付
設する代わりに、ＲＧＢの回転カラーフィルター円板１
９０５を適用して表示映像をカラー化している。同図に
示した光源光学系及び表示装置は、図１７−Ａと図１７
−Ｂに於ける光源光学系及び表示装置１６０１，１７０
２に適用できる。
【０１０６】図１８−Ｃに示した光源光学系及び表示装
置は、カラーフィルターレス単板式と呼ばれている。こ
の方式は、表示装置１９１６にマイクロレンズアレイ１
９１５を付設し、ダイクロイックミラー（緑）１９１２
とダイクロイックミラー（赤）１９１３とダイクロイッ
クミラー（青）１９１４とを適用して表示映像をカラー
化している。投射光学系１９１７は、投射レンズを備え
た複数の光学レンズで構成される。同図に示した光源光
学系及び表示装置は、図１７−Ａと図１７−Ｂに於ける
光源光学系及び表示装置１６０１，１７０２に適用でき
る。また、光源光学系１９１１としては、光源の他に結
合レンズ及びコリメーターレンズを用いた光学系を適用
しても良い（図１８参照）。
置は、カラーフィルターレス単板式と呼ばれている。こ
の方式は、表示装置１９１６にマイクロレンズアレイ１
９１５を付設し、ダイクロイックミラー（緑）１９１２
とダイクロイックミラー（赤）１９１３とダイクロイッ
クミラー（青）１９１４とを適用して表示映像をカラー
化している。投射光学系１９１７は、投射レンズを備え
た複数の光学レンズで構成される。同図に示した光源光
学系及び表示装置は、図１７−Ａと図１７−Ｂに於ける
光源光学系及び表示装置１６０１，１７０２に適用でき
る。また、光源光学系１９１１としては、光源の他に結
合レンズ及びコリメーターレンズを用いた光学系を適用
しても良い（図１８参照）。
【０１０７】以上の様に、本発明は、その適用範囲が極
めて広く、アクティブマトリクス型の液晶表示装置及び
ＥＬ表示装置等の半導体表示装置を組み込んだ様々な電
子機器に適用可能である。
めて広く、アクティブマトリクス型の液晶表示装置及び
ＥＬ表示装置等の半導体表示装置を組み込んだ様々な電
子機器に適用可能である。
【０１０８】
【発明の効果】本発明の効果について、以下に列記す
る。第１の効果は、レジスト剥離工程に於いて、レジス
ト剥離液によるＴＦＴのシリコン系半導体膜のエッチン
グ損傷を確実に防止できることである。第２の効果は、
ＴＦＴのシリコン系半導体膜のエッチング損傷を確実に
防止できる為、ＴＦＴの電気特性の安定化と半導体装置
の歩留向上にも有効なことである。第３の効果は、本発
明のレジスト剥離装置を適用することにより、第１の効
果と第２の効果を維持した状態で、レジスト剥離工程の
高スループット化を図ることが可能なことである。
る。第１の効果は、レジスト剥離工程に於いて、レジス
ト剥離液によるＴＦＴのシリコン系半導体膜のエッチン
グ損傷を確実に防止できることである。第２の効果は、
ＴＦＴのシリコン系半導体膜のエッチング損傷を確実に
防止できる為、ＴＦＴの電気特性の安定化と半導体装置
の歩留向上にも有効なことである。第３の効果は、本発
明のレジスト剥離装置を適用することにより、第１の効
果と第２の効果を維持した状態で、レジスト剥離工程の
高スループット化を図ることが可能なことである。
【図１】 ＴＦＴの作製工程を示す工程断面図である。
【図２】 ＴＦＴの作製工程を示す工程断面図である。
【図３】 多結晶シリコン膜の成膜工程を示す工程断面
図である。
図である。
【図４】 触媒元素を利用して得られる結晶質シリコン
膜の成膜工程を示す工程断面図である。
膜の成膜工程を示す工程断面図である。
【図５】 レジスト剥離装置の全体概略を示す平面図で
ある。
ある。
【図６】 保護膜成膜ユニットの具体的構成を示す側面
断面図である。
断面図である。
【図７】 保護膜成膜ユニットの具体的構成を示す側面
断面図である。
断面図である。
【図８】 アクティブマトリクス型液晶表示装置の作製
工程を示す工程断面図である。
工程を示す工程断面図である。
【図９】 アクティブマトリクス型液晶表示装置の作製
工程を示す工程断面図である。
工程を示す工程断面図である。
【図１０】アクティブマトリクス型液晶表示装置の作製
工程を示す工程断面図である。
工程を示す工程断面図である。
【図１１】アクティブマトリクス型液晶表示装置の作製
工程を示す工程断面図である。
工程を示す工程断面図である。
【図１２】アクティブマトリクス型液晶表示装置の作製
工程を示す工程断面図である。
工程を示す工程断面図である。
【図１３】アクティブマトリクス型液晶表示装置の作製
工程を示す工程断面図である。
工程を示す工程断面図である。
【図１４】アクティブマトリクス型液晶表示装置の作製
工程を示す工程断面図である。
工程を示す工程断面図である。
【図１５】ｎチャネル型ＴＦＴの構造を示す断面図及び
平面図である。
平面図である。
【図１６】半導体表示装置を組み込んだ電子機器の例を
示す概略図である。
示す概略図である。
【図１７】半導体表示装置を組み込んだ電子機器の例を
示す概略図である。
示す概略図である。
【図１８】半導体表示装置を組み込んだ電子機器の例を
示す概略図である。
示す概略図である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/30 ５７２Ｂ ５Ｆ１１０
29/786 21/90 Ｃ
Ｆターム(参考） 2H088 FA16 FA18 FA21 FA24 MA20
2H092 JA25 JA34 JA37 JA46 JB01
JB56 JB57 KA04 KA05 KA12
KA18 KB22 MA05 MA08 MA10
MA13 MA15 MA18 MA22 MA23
MA25 MA27 MA30 NA11 NA29
4M104 BB02 BB14 BB32 BB36 CC01
CC05 DD08 DD16 DD18 DD20
DD23 DD37 DD65 DD91 EE03
EE14 EE16 FF17 FF18 FF22
GG09 HH15
5F033 HH08 HH09 HH10 HH18 HH19
HH21 HH32 HH38 JJ01 JJ08
JJ18 KK01 MM05 MM13 NN06
NN07 PP15 QQ08 QQ09 QQ10
QQ11 QQ13 QQ34 QQ37 QQ58
QQ65 QQ73 QQ94 RR04 RR06
RR08 RR21 SS13 SS15 SS22
SS25 VV15 WW02 WW03 XX09
XX16
5F046 MA10
5F110 AA26 BB02 BB04 CC02 DD02
DD03 DD15 DD17 EE01 EE04
EE06 EE14 EE44 FF02 FF04
FF30 FF32 GG02 GG13 GG22
GG25 GG32 GG33 GG34 GG45
GG47 GG51 GG52 HJ01 HJ04
HJ12 HJ23 HL03 HL04 HL12
HL14 HL23 HL26 HM15 NN03
NN04 NN22 NN24 NN27 NN35
NN36 NN73 PP01 PP03 PP04
PP10 PP23 PP29 PP34 PP35
QQ04 QQ11 QQ24 QQ28
Claims (24)
- 【請求項１】基体の表面にシリコン系半導体膜を成膜す
る第１の工程と、前記シリコン系半導体膜をパターン形
成して薄膜トランジスタの活性層となる半導体層を形成
する第２の工程と、前記半導体層を被覆する様にゲート
絶縁膜を堆積する第３の工程と、前記ゲート絶縁膜上に
ゲート電極膜を堆積する第４の工程と、前記ゲート電極
膜をパターン形成してゲート電極を形成する第５の工程
と、一導電型の不純物元素をドーピングすることにより
前記ゲート電極の外側に対応する前記半導体層にソース
領域及びドレイン領域を形成する第６の工程と、前記ゲ
ート電極を被覆する様に第１の層間絶縁膜を堆積する第
７の工程と、前記第１の層間絶縁膜上に第２の層間絶縁
膜を成膜する第８の工程と、前記第２の層間絶縁膜上に
レジストパターンを形成する第９の工程と、前記レジス
トパターンをマスクに前記ゲート絶縁膜と前記第１の層
間絶縁膜と前記第２の層間絶縁膜とから成る積層膜をド
ライエッチング処理しコンタクトホールを形成する第１
０の工程と、有機系のレジスト剥離液により前記レジス
トパターンを剥離する第１１の工程とを備えた半導体装
置の作製方法に於いて、前記第１１の工程は、前処理と
して前記コンタクトホールの底部に存在する前記シリコ
ン系半導体膜の露出した表面に前記レジスト剥離液に対
する保護膜を成膜することを特徴とする半導体装置の作
製方法。 - 【請求項２】請求項１に於いて、前記保護膜として、シ
リコン酸化膜を成膜することを特徴とする半導体装置の
作製方法。 - 【請求項３】請求項２に於いて、前記シリコン酸化膜
は、オゾン含有水で処理することにより成膜することを
特徴とする半導体装置の作製方法。 - 【請求項４】請求項２に於いて、前記シリコン酸化膜
は、過酸化水素水で処理することにより成膜することを
特徴とする半導体装置の作製方法。 - 【請求項５】請求項２に於いて、前記シリコン酸化膜
は、酸素を含む雰囲気中での紫外線照射によるオゾン処
理で成膜することを特徴とする半導体装置の作製方法。 - 【請求項６】請求項１に於いて、前記保護膜として、シ
リコン酸窒化膜を成膜することを特徴とする半導体装置
の作製方法。 - 【請求項７】請求項６に於いて、前記シリコン酸窒化膜
は、窒素原子と酸素原子を含む反応性ガスの雰囲気中で
プラズマ処理することにより成膜することを特徴とする
半導体装置の作製方法。 - 【請求項８】請求項６に於いて、前記シリコン酸窒化膜
は、窒素酸化物の雰囲気中でプラズマ処理することによ
り成膜することを特徴とする半導体装置の作製方法。 - 【請求項９】請求項１に於いて、前記保護膜として、シ
リコン窒化膜を成膜することを特徴とする半導体装置の
作製方法。 - 【請求項１０】請求項９に於いて、前記シリコン窒化膜
は、窒素原子を含み酸素原子を含まない反応性ガスの雰
囲気中でプラズマ処理することにより成膜することを特
徴とする半導体装置の作製方法。 - 【請求項１１】請求項９に於いて、前記シリコン窒化膜
は、アンモニアガスの雰囲気中でプラズマ処理すること
により成膜することを特徴とする半導体装置の作製方
法。 - 【請求項１２】請求項７又は８又は１０又は１１に於い
て、１００〜２００℃の処理温度で前記プラズマ処理を
行うことを特徴とする半導体装置の作製方法。 - 【請求項１３】請求項１に於いて、前記第１の層間絶縁
膜として、膜厚５０〜３００ｎｍ、好ましくは膜厚１０
０〜２００ｎｍのシリコン酸窒化膜又はシリコン窒化膜
を堆積することを特徴とする半導体装置の作製方法。 - 【請求項１４】請求項１に於いて、前記第２の層間絶縁
膜として、膜厚０．７〜３μm、好ましくは膜厚１〜２
μmのアクリル樹脂膜を成膜することを特徴とする半導
体装置の作製方法。 - 【請求項１５】基体の表面にレジスト剥離液に対する保
護膜を成膜する為の成膜手段と、前記基体の表面に形成
されているレジストパターンをレジスト剥離液により除
去する為のレジスト剥離液処理手段とを備えたことを特
徴とするレジスト剥離装置。 - 【請求項１６】請求項１５に於いて、前記基体の表面に
付着している前記レジスト剥離液を洗浄する為の水洗手
段と前記基体を乾燥する為の乾燥手段とを備えたことを
特徴とするレジスト剥離装置。 - 【請求項１７】請求項１５に於いて、前記基体の表面に
付着している前記レジスト剥離液を洗浄する為のイソプ
ロピルアルコール処理手段及び水洗手段と、前記基体を
乾燥する為の乾燥手段とを備えたことを特徴とするレジ
スト剥離装置。 - 【請求項１８】請求項１５に於いて、前記成膜手段は、
オゾン含有水処理部から成るシリコン酸化膜成膜部で構
成されていることを特徴とするレジスト剥離装置。 - 【請求項１９】請求項１５に於いて、前記成膜手段は、
過酸化水素水処理部から成るシリコン酸化膜成膜部で構
成されていることを特徴とするレジスト剥離装置。 - 【請求項２０】請求項１５に於いて、前記成膜手段は、
酸素を含む雰囲気中で紫外線照射処理する紫外線照射処
理部から成るシリコン酸化膜成膜部で構成されているこ
とを特徴とするレジスト剥離装置。 - 【請求項２１】請求項１５に於いて、前記成膜手段は、
窒素原子と酸素原子を含む反応性ガスの雰囲気中でプラ
ズマ処理するプラズマ処理部から成るシリコン酸窒化膜
成膜部で構成されていることを特徴とするレジスト剥離
装置。 - 【請求項２２】請求項１５に於いて、前記成膜手段は、
窒素酸化物の雰囲気中でプラズマ処理するプラズマ処理
部から成るシリコン酸窒化膜成膜部で構成されているこ
とを特徴とするレジスト剥離装置。 - 【請求項２３】請求項１５に於いて、前記成膜手段は、
窒素原子を含み酸素原子を含まない反応性ガスの雰囲気
中でプラズマ処理するプラズマ処理部から成るシリコン
窒化膜成膜部で構成されていることを特徴とするレジス
ト剥離装置。 - 【請求項２４】請求項１５に於いて、前記成膜手段は、
アンモニアガスの雰囲気中でプラズマ処理するプラズマ
処理部から成るシリコン窒化膜成膜部で構成されている
ことを特徴とするレジスト剥離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002064225A JP4275346B2 (ja) | 2002-03-08 | 2002-03-08 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002064225A JP4275346B2 (ja) | 2002-03-08 | 2002-03-08 | 半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003264195A true JP2003264195A (ja) | 2003-09-19 |
| JP2003264195A5 JP2003264195A5 (ja) | 2005-08-25 |
| JP4275346B2 JP4275346B2 (ja) | 2009-06-10 |
Family
ID=29197124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002064225A Expired - Fee Related JP4275346B2 (ja) | 2002-03-08 | 2002-03-08 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4275346B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005043237A1 (ja) * | 2003-10-31 | 2005-05-12 | Arisawa Mfg. Co., Ltd. | リアプロジェクションディスプレイ用スクリーンにおけるマイクロレンズアレイシートの製造方法 |
| JP2005148313A (ja) * | 2003-11-13 | 2005-06-09 | Hoya Corp | マスクブランクスの製造方法及び転写マスクの製造方法 |
| CN100378929C (zh) * | 2004-12-13 | 2008-04-02 | 友达光电股份有限公司 | 薄膜晶体管元件的制造方法 |
| JP2010524217A (ja) * | 2007-04-04 | 2010-07-15 | ケンブリッジ ディスプレイ テクノロジー リミテッド | 有機薄膜トランジスタ |
| JP2010244075A (ja) * | 2010-07-06 | 2010-10-28 | Hoya Corp | マスクブランクスの製造方法及び転写マスクの製造方法 |
| WO2012141089A1 (ja) * | 2011-04-11 | 2012-10-18 | 株式会社日立製作所 | 表示装置およびその製造方法 |
| JP2013080040A (ja) * | 2011-10-03 | 2013-05-02 | Seiko Epson Corp | 電気光学装置、電気光学装置の製造方法、及び電子機器 |
| CN106992116A (zh) * | 2017-04-20 | 2017-07-28 | 京东方科技集团股份有限公司 | 制造半导体器件的方法、阵列基板和显示装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107039351B (zh) * | 2017-04-05 | 2019-10-11 | 武汉华星光电技术有限公司 | Tft基板的制作方法及tft基板 |
| US10181484B2 (en) | 2017-04-05 | 2019-01-15 | Wuhan China Star Optoelectronics Technology Co., Ltd. | TFT substrate manufacturing method and TFT substrate |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09205073A (ja) * | 1996-01-25 | 1997-08-05 | Mitsumi Electric Co Ltd | レジスト剥離装置の制御方法 |
| JP2001085700A (ja) * | 1999-09-17 | 2001-03-30 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001175198A (ja) * | 1999-12-14 | 2001-06-29 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001308342A (ja) * | 2000-02-15 | 2001-11-02 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法および液晶表示装置 |
-
2002
- 2002-03-08 JP JP2002064225A patent/JP4275346B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09205073A (ja) * | 1996-01-25 | 1997-08-05 | Mitsumi Electric Co Ltd | レジスト剥離装置の制御方法 |
| JP2001085700A (ja) * | 1999-09-17 | 2001-03-30 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001175198A (ja) * | 1999-12-14 | 2001-06-29 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001308342A (ja) * | 2000-02-15 | 2001-11-02 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法および液晶表示装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005043237A1 (ja) * | 2003-10-31 | 2005-05-12 | Arisawa Mfg. Co., Ltd. | リアプロジェクションディスプレイ用スクリーンにおけるマイクロレンズアレイシートの製造方法 |
| JP2005148313A (ja) * | 2003-11-13 | 2005-06-09 | Hoya Corp | マスクブランクスの製造方法及び転写マスクの製造方法 |
| JP4566547B2 (ja) * | 2003-11-13 | 2010-10-20 | Ｈｏｙａ株式会社 | マスクブランクスの製造方法及び転写マスクの製造方法 |
| CN100378929C (zh) * | 2004-12-13 | 2008-04-02 | 友达光电股份有限公司 | 薄膜晶体管元件的制造方法 |
| JP2010524217A (ja) * | 2007-04-04 | 2010-07-15 | ケンブリッジ ディスプレイ テクノロジー リミテッド | 有機薄膜トランジスタ |
| JP2010244075A (ja) * | 2010-07-06 | 2010-10-28 | Hoya Corp | マスクブランクスの製造方法及び転写マスクの製造方法 |
| JP4688966B2 (ja) * | 2010-07-06 | 2011-05-25 | Ｈｏｙａ株式会社 | マスクブランクスの製造方法及び転写マスクの製造方法 |
| WO2012141089A1 (ja) * | 2011-04-11 | 2012-10-18 | 株式会社日立製作所 | 表示装置およびその製造方法 |
| JP2013080040A (ja) * | 2011-10-03 | 2013-05-02 | Seiko Epson Corp | 電気光学装置、電気光学装置の製造方法、及び電子機器 |
| CN106992116A (zh) * | 2017-04-20 | 2017-07-28 | 京东方科技集团股份有限公司 | 制造半导体器件的方法、阵列基板和显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4275346B2 (ja) | 2009-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8597427B2 (en) | Method of manufacturing a semiconductor device | |
| US7799515B2 (en) | Method of fabricating semiconductor device, and developing apparatus using the method | |
| TWI452445B (zh) | 光阻剝除劑組合物以及使用該組合物形成導線結構及製造薄膜電晶體基板之方法 | |
| JP5592083B2 (ja) | 基板処理方法およびそれを用いた半導体装置の製造方法 | |
| US7098087B2 (en) | Manufacturing method of semiconductor device | |
| JP5145654B2 (ja) | 基板処理装置及び基板処理方法 | |
| JP2002329666A (ja) | 半導体装置の作製方法 | |
| JP2002280301A (ja) | 半導体装置の作製方法 | |
| JP2003264195A (ja) | 半導体装置の作製方法及びレジスト剥離装置 | |
| JPH11177104A (ja) | 薄膜半導体装置作製方法 | |
| JP4011304B2 (ja) | 半導体装置およびその作製方法 | |
| US7011996B2 (en) | Method of manufacturing thin film transistor | |
| JP4056720B2 (ja) | 結晶質半導体膜の作製方法 | |
| WO2001061760A1 (fr) | Procede de fabrication d'un transistor a couches minces, et ecran a cristaux liquides | |
| US6987036B2 (en) | Method for forming crystalline semiconductor film and apparatus for forming the same | |
| JP4339005B2 (ja) | 半導体装置の作製方法 | |
| JP4401641B2 (ja) | 半導体装置の作製方法 | |
| KR20130062102A (ko) | 다결정 실리콘층의 제조 방법 및 이를 이용한 박막 트랜지스터의 형성방법 | |
| KR100611753B1 (ko) | 박막 트랜지스터의 제조방법 | |
| JP4248987B2 (ja) | アレイ基板の製造方法 | |
| JPH10189532A (ja) | 非晶質シリコン層を形成された基板の食刻剥離装置とその運転方法 | |
| JP4112798B2 (ja) | 結晶質半導体膜の作製方法 | |
| JP2003309116A (ja) | 半導体装置の作製方法 | |
| CN108573856B (zh) | 一种阵列基板的制备方法及清洗液 | |
| JP2004125882A (ja) | 基板洗浄方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050222 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080303 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081216 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090205 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090304 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140313 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |