JP2003229641A

JP2003229641A - 駆動回路

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Publication number: JP2003229641A
Application number: JP2003040254A
Authority: JP
Inventors: Hisaki Nakayama; 寿樹仲山; Kosei Sakuragi; 孝正桜木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2003-02-18
Filing date: 2003-02-18
Publication date: 2003-08-15
Anticipated expiration: 2016-06-11
Also published as: JP3814586B2

Abstract

(57)【要約】【課題】駆動対象素子の出力自身を直接的
にモニタしそのパルス幅を調整すること。【解決手段】モニター回路９３の出力９４をパ
ルス幅判定回路４に入力し、出力９４が所定のパルス幅
となるようにディレイ時間制御回路５によって駆動パル
ス発生回路２の中のディレイを調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は光磁気ディスクやレ
ーザービームプリンタなどに使用されるレーザー駆動回
路のような高速スイッチング用の駆動回路に関するもの
である。

【０００２】

【従来の技術】この種の駆動回路として本願人により特
開平５−２４３６５４が出願されている。図１２に特開
平５−２４３６５４に示されたカソードコモンタイプの
レーザーの駆動回路を示す。図１３にレーザーダイオー
ドの電流と光出力の関係を示す。

【０００３】１００１は、レーザー半導体の駆動電流を
決定するための基準電流源であり、通常レーザー発光素
子の発光量をホトダイオード（図示せず）でモニターし
てその出力電圧（すなわち発光量）が一定となるように
制御される。１００２と１００３は、ＰＭＯＳトランジ
スタと抵抗で構成したカレントミラー回路であり、その
入力は基準電流源１００１が接続され、この電流値が出
力にミラーされる。トランジスタ１００３のドレイン出
力はＮＰＮトランジスタ１００４のコレクタ−ベースシ
ョート端に入力される。ＮＰＮトランジスタ１００５の
ベースはＮＰＮトランジスタ１００４のコレクタ−ベー
スショート端に接続され、両トランジスタ１００４，１
００５はカレントミラーを構成している。ここで両トラ
ンジスタのエミッタ面積の比を１：Ｎにしておくことに
より両トランジスタ１００４，１００５の共通エミッタ
端からはＰＭＯＳトランジスタ１００３のドレイン出力
電流の（１＋Ｎ）倍の電流を出力できる。１００７はレ
ーザーダイオードであり、そのカソードはＧＮＤ（接
地）電位点１００９に接続され、アノードはＮＰＮトラ
ンジスタ１００４と１００５の共通エミッタに接続され
ている。ＮチャンネルのＭＯＳトランジスタ１００６
は、スイッチング用トランジスタであり、制御信号入力
端子１０１０がハイレベルの時オンし、ＰＭＯＳトラン
ジスタ１００３の電流出力を吸い込む。

【０００４】これによりＮＰＮトランジスタ１００４の
コレクタベースショート端には電流は流れず、ＮＰＮト
ランジスタ１００４と１００５によって形成されるカレ
ントミラー回路はオフする。よってレーザーダイオード
１００７の駆動電流は抵抗１０１１で決まるアイドリン
グ電流だけとなり、レーザーは点灯しない。ここでアイ
ドリング電流とは、レーザーダイオード１００７に発光
しない程度の微小な電流（図１３のＩ_ｔｈ以下）を流す
ことによりレーザーダイオード１００７のアノードの電
位を予め高めておき、スイッチングをより高速に行なお
うとするものである。

【０００５】また制御信号入力端子１０１０がローレベ
ルのときＮＭＯＳトランジスタ１００６はオフするため
ＰＭＯＳトランジスタ１００３の電流出力はＮＰＮトラ
ンジスタ１００４と１００５からなるカレントミラー回
路を駆動してレーザーダイオード１００７を駆動する。
そしてこのＮＭＯＳトランジスタ１００６が高速にオン
−オフすることによりレーザーダイオード１００７の光
出力が高速スイッチングされる。

【０００６】

【発明が解決しようとする課題】しかしながら上記従来
例では、図１４に示すようにトランジスタ１００４と１
００５からなるカレントミラー回路のオンとオフのスピ
ードが異なったり、レーザーダイオードに固有なしきい
値電流（図１３のＩ_ｔｈ）に達するまで発光しないとい
う理由により、入力制御パルス幅Ｗ_１とレーザーダイオ
ードの光のパルス幅Ｗ_２が異なってしまうという問題が
ある。

【０００７】このためこの駆動回路を用いてレーザービ
ームプリンター等のレーザーダイオードを駆動した場
合、レーザーの発光するパルス幅が制御信号と異なるた
め、プリントされた出力が所望の線幅と違ってくる（例
えば細くなったりする）という問題が発生する。これは
特に高速でスイッチングする場合や、基準電流源１００
１の電流値が小さいときに顕著になる。

【０００８】そこで本発明の目的は、入力制御信号に忠
実に対応したレーザーダイオード等の駆動パルス、さら
には発光信号を得られるような駆動回路を提供すること
にある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、入力制御信号にディレイを付加
した信号と入力制御信号との論理演算に基づいて制御信
号を発生する駆動パルス発生手段と、該駆動パルス発生
手段からの制御信号に基づいて駆動対象素子の駆動を行
なう駆動手段と、前記入力制御信号にディレイを付加し
た信号と入力制御信号との論理演算を施した信号のパル
ス幅を積分回路とコンパレータとを用いて評価する評価
手段と、該評価手段の評価結果に基づいて前記パルス発
生手段における前記ディレイ時間を制御するディレイ時
間制御手段とを具えたことを特徴とする。

【００１０】請求項２の発明は、請求項１において、前
記駆動パルス発生手段は、１段以上のゲートを有し、前
記ディレイ時間の制御を前記ゲートの段数または前記ゲ
ート１段あたりの遅延時間または両者の組み合わせで行
なうことを特徴とする。

【００１１】請求項３の発明は、請求項１において、前
記評価手段は、パルス幅の評価を前記入力制御信号に対
する、前記入力制御信号にディレイを付加した信号と入
力制御信号との論理演算を施した信号の立ち上りの遅れ
時間または立ち下りの遅れ時間または両者の差を検出す
ることによって行なうことを特徴とする。

【００１２】

【発明の実施の形態】本発明は、従来の駆動回路に加え
て入力制御信号に対してディレイ時間が可変なディレイ
信号を発生し、前記入力制御信号との論理演算を行な
い、駆動回路に制御信号を提供する駆動パルス発生回路
と、駆動回路の出力をモニターし、所望のパルス幅が得
られているかを判定する判定回路と、判定回路の出力を
もとに前記駆動パルス発生回路内のディレイ時間を調整
するディレイ時間制御回路を具備してなることを特徴と
する。

【００１３】上記構成において、駆動パルス発生回路
は、ディレイ時間制御回路の出力に基づき駆動回路の出
力が所望なパルス幅となるように入力制御信号のパルス
幅を増減させた駆動回路の制御信号を生成する。判定回
路は駆動回路の出力のパルス幅が所望の値に対して長い
のか短かいのか、又はどの程度長いのか短かいのかの判
定を行なう。ディレイ時間制御回路は、判定回路の出力
に基づいて駆動パルス発生回路のディレイ時間を調整す
る。

【００１４】

【実施例】（第１の実施例）図１は本発明の特徴を最も
よく表わす図面である。図１において１は駆動対象素子
の駆動を行なうための基本となる入力制御信号である。
２は駆動パルス発生回路であって、入力制御信号に対し
てディレイを付加した信号を生成し、入力制御信号と論
理演算を行ない、実際に駆動対象素子の駆動を行なう駆
動回路３の入力信号を生成するブロックであり、上記デ
ィレイの値を変更できるように構成しているところに特
徴がある。４は駆動回路３が駆動対象素子を実際に駆動
している信号７のパルス幅が所望の値となっているか否
かを判定するパルス幅判定回路であり、パルス幅の所望
の値との差に対応する信号を２の駆動パルス発生回路内
のディレイ値を制御するディレイ時間制御回路５に出力
する。

【００１５】図２に図１に示した実施例のより具体的な
例を示す。図３には、図２の回路を動作させる際のタイ
ミングチャートを示す。図２，図３を用いて詳細な説明
を行なう。

【００１６】図２において、ＶＩＮは入力制御信号１で
あり、駆動パルス発生回路２は、一定のディレイを作る
ためのインバータ３１〜３４と、可変ディレイを作るた
めのインバータ３５，３６，４０，４１，４５，４６
と、アナログスイッチ３７，３８，４２，４３，４７，
４８と、アナログスイッチを逆相で動かすためのインバ
ータ３９，４４，４９と、入力制御信号１（ＶＩＮ）と
ディレイを付加された信号１０（ＶＤＥＬＡＹ）との論
理演算を行なうＡＮＤゲート５０とから構成されてい
る。

【００１７】ここで一定のディレイ値を作るインバータ
３１〜３４は無くても良いし、段数も必要とされるディ
レイの値に応じて増減してもよい。またこの例では可変
ディレイとして３段（インバータ６個）分までのディレ
イを変えられるような例を示したが、必要に応じて段数
は増減して良い。またディレイを発生させるためのゲー
トはインバータに限らずＮＡＮＤやＮＯＲといったゲー
トを用いても良い。

【００１８】ディレイの変更の仕方について説明する。
後述するディレイ時間制御回路５の出力１８〜２０のう
ち１８が“Ｌ”のとき、アナログスイッチ３８がオンし
アナログスイッチ３７はオフする。従ってインバータ３
４の出力はインバータ３５，３６を通り越してインバー
タ４０とアナログスイッチ４３に入力され、インバータ
３５，３６はディレイに寄与しなくなる。

【００１９】これに対して１８が“Ｈ”のとき、アナロ
グスイッチ３８はオフし、アナログスイッチ３７はオン
する。従ってインバータ３４の出力はインバータ３５，
３６を経由してインバータ４０とアナログスイッチ４３
に入力する。このためインバータ２段分のディレイが入
力信号に対して加わることになる。インバータ４０，４
１、及び４５，４６で形成される残りの２段についても
ディレイ時間制御回路５の出力１９，２０の“Ｈ”，
“Ｌ”によりディレイが付加されるか否かが決まる。図
２の例の回路ではインバータ３１〜３４によるインバー
タ４個によるディレイの他に制御信号１８，１９，２０
によりインバータ６個，８個，１０個のディレイを入力
信号に付加するよう調整が可能となっている。

【００２０】なお、インバータ１段あたりのディレイ時
間は現在の半導体の製造プロセスを用いるとおおむね
０．５〜１ｎｓｅｃのオーダーとなるが、この値よりも
細かいステップでディレイの調整を行ないたい場合には
図２中の３５〜３９で構成される１段のディレイ生成回
路の全部または一部を図４，図６のようなユニットに置
換えて、１段あたりの遅延時間を変化させれば良い。

【００２１】図４はインバータの出力に容量を付けるか
否かを切替てインバータの立ち上り立ち下り時間を変化
させディレイ時間を変更する手段である。ディレイ時間
制御回路５の出力はＣＯＮＴ端子７０に入力する。ＣＯ
ＮＴが“Ｌ”のとき、アナログスイッチ７３がオフし、
インバータ７１の出力に容量７４は接続されない。一方
ＣＯＮＴが“Ｈ”のときアナログスイッチ７３がオン
し、容量７４が接続されるため、インバータ７１の出力
７６はなまり（図５の７６の波形参照）、立ち上り立ち
下り時間が増加し、出力７７で観測されるディレイ時間
も増大する。従ってＣＯＮＴ端子の“Ｈ”，“Ｌ”でデ
ィレイの大小を変更できる。

【００２２】図６はインバータの実効的なゲート長を変
えることによりディレイを可変とする構成である。ディ
レイ時間変更回路５の出力がＣＯＮＴ端子８０に入力す
る。ＣＯＮＴが“Ｌ”のときアナログスイッチ８５，８
６がオンするため、インバータを構成するＰＭＯＳのゲ
ート長はＰＭＯＳ８１のゲート長になり、ＮＭＯＳのゲ
ート長はＮＭＯＳ８４のゲート長になる。これに対し
て、ＣＯＮＴ端子８０が“Ｈ”のときアナログスイッチ
８５，８６がオフするためインバータを構成するＰＭＯ
Ｓのゲート長は、ＰＭＯＳ８１と８２のゲート長の和に
なり、ＮＭＯＳのゲート長はＮＭＯＳ８３と８４のゲー
ト長の和になる。従って出力８８の寄生容量や次段のゲ
ート容量を充電する際の時定数はＣＯＮＴ端子８０が
“Ｈ”のときの方が、ＭＯＳの実効ゲート長が長くなり
抵抗成分が大きくなるため長くなる。このため図４で容
量が増加したケースと同様、出力８８がなまりディレイ
は増加する。

【００２３】以上のようにインバータを構成するＭＯＳ
の実効的なゲート長を変化させることにより、ディレイ
時間の変更が可能である。ここではＰＭＯＳとＮＭＯＳ
の両方のゲート長を変化させたが一方のみでも良い。ま
た同様にゲート幅を変化させても同等の効果が得られ
る。

【００２４】図２に戻って、３の駆動回路自体は従来例
と同一なので構成要素に同一番号を付け説明を省略す
る。６の駆動対象素子としてはレーザーダイオードの例
を示す。４のパルス幅判定回路は駆動回路３の出力信号
７の“Ｈ”，“Ｌ”をモニターするためのコンパレータ
５２、後述する積分回路の入力をコンパレータ５２の出
力に基づいて異なる２つの基準電圧Ｖ_ｒｅｆ１＋Ｖ１，
Ｖ_ｒｅｆ１−Ｖ１いずれかを選択するためのアナログス
イッチ５５と５６及びインバータ５３，５４、前記２つ
の基準電圧の一方を入力とし、積分動作を行なうための
オペアンプ５８、抵抗５７、容量５９及び積分回路のリ
セットをリセット信号１５（ＲＥＳＥＴ２）により行な
うスイッチ６０、積分回路の出力と基準電圧Ｖ０を比較
するコンパレータ６１から構成される。

【００２５】ここでコンパレータ５２のリファレンス電
位Ｖ２は駆動回路３が駆動対象素子６を駆動する信号７
の振幅の中間に設定する。この例では信号７は、Ｌｏｗ
レベルがレーザーダイオードのアイドリング時の順方向
電圧Ｖ_Ｆ（ＯＦＦ）、Ｈｉｇｈレベルがレーザーが発光
しているときの順方向電圧Ｖ_Ｆ（ＯＮ）となるので、こ
の間の電圧に設定する。ＶＦは電流値によって変化す
るが、この例ではレーザーダイオードの発光しているパ
ルス幅をモニターしたいわけであるから、レーザーダイ
オードの発光を始める電流Ｉ_ｔｈに対応したＶ_Ｆ（Ｉ＝
Ｉ_ｔｈ）にＶ２を設定すれば良い。このときコンパレー
タ５２はレーザーダイオードが発光しているとき
“Ｈ”、していないとき“Ｌ”を出力する。

【００２６】積分回路の入力はコンパレータ５２の出力
が“Ｈ”のとき（レーザーダイオードがオンのとき）、
Ｖ_ｒｅｆ＋Ｖ１となり、アンプ５８の正転入力端子の入
力がＶ_ｒｅｆであるから積分回路の出力は単位時間あた
りＶ１／ＣＲの割合で減少する。他方、コンパレータ５
２の出力が“Ｌ”のとき（レーザーダイオードがオフの
とき）、積分回路の入力はＶ_ｒｅｆ−Ｖ１となり、積分
回路の出力は単位時間あたりＶ１／ＣＲの割合で増加す
る。

【００２７】このため、リセット信号１５を“Ｈ”とし
積分回路の出力をＶｒｅｆにリセットした後、周期Ｔ
でｎ回入力制御信号を入力したときの積分回路の出力
は、

【００２８】

【数１】

【００２９】となる。ここで、ｔ_１は一周期の中でコン
パレータ５２の出力が“Ｈ”の時間である。つまり、

【００３０】

【数２】

【００３１】がコンパレータ５２の出力が“Ｈ”、即ち
ほぼレーザーダイオードがＯＮしている時間のデューテ
ィーとなる。式又はの中で、Ｃ，Ｒ，Ｖ_ｒｅｆ，Ｖ
１，Ｔ，ｎは設定できるので、積分回路の出力をモニタ
ーすることによって、駆動対象素子の駆動状態（ここで
はレーザーダイオードの発光パルス幅）がわかる。

【００３２】例えば入力制御信号のデューティを５０％
として、式のＶ_ＯＵＴ＝Ｖ_ｒｅｆ − のとき、レーザーダイオードはほぼデューティ５０％で
発光しており、入力制御信号を忠実に反映していること
がわかる。また

【００３３】

【数３】

【００３４】のとき、ｘ＝０．４５となり、デューティ
４５％で発光していて、パルス幅が入力制御信号に対し
て１０％短かくなっていることがわかる。

【００３５】本実施例では積分回路の出力１４（Ｖ
_ＯＵＴ）と基準電圧Ｖ０の比較をコンパレータ６１に
て行ない、その結果に基づいて２の駆動パルス発生回路
内のディレイ時間を調整し所望のパルス幅を得るように
している。

【００３６】Ｖ０は、式又は式を用いて必要な精度
を考慮して決める。上記例を参考にすると、１０ＭＨｚ
で入力制御信号と発光パルスの幅の差を±５ｎｓｅｃ以
上に調整したい場合が、レーザーダイオードの発光パル
ス幅をデューティ４５〜５５％に抑える場合に相当する
ので、式を用いてデューティ４５％に相当する

【００３７】

【数４】

【００３８】と設定しておけばよい。ただし２の駆動パ
ルス発生回路内のディレイの調整が５ｎｓｅｃ×２＝１
０ｎｓｅｃ以下のステップで可能となるようにしておく
必要がある。

【００３９】４のパルス幅判定回路の出力をもとにして
ディレイ時間を調整するのがディレイ時間制御回路５で
あり、本実施例では３つのフリップフロップを用いたシ
フトレジスタより構成されている。パルス幅判定回路４
の出力ＣＯＭＰ２はＣＬＫ１７に同期してフリップフロ
ップに取り込まれる。フリップフロップ６２〜６４の正
転出力１８〜２０のＨ，Ｌにより前述のように２の駆動
パルス発生回路内のディレイが変化する。

【００４０】レーザーダイオードのパルス幅が短かいと
き、リセット後、１サイクルの積分動作を行なった後の
積分回路の出力Ｖ_ＯＵＴは、Ｖ_ｒｅｆより大きくなる。
Ｖ_Ｏ _ＵＴが式のＶ０より大きくなるとコンパレータ６
１の出力ＣＯＭＰ２は“Ｈ”となり、この信号がＣＬＫ
１７によりフリップフロップ６２に取り込まれ、出力１
８はＨとなる。したがってアナログスイッチ３７がオ
ン、３８がオフし、インバータ３５，３６によるディレ
イが付加されパルス幅は延びる。これを繰りかえしてＶ
_ＯＵＴが式のＶ０より小さくなるまで続ければ、レー
ザーダイオードのパルス幅の誤差は式で代表される所
定の誤差以内に収束するよう調整ができる。

【００４１】図３を用いてパルス幅の調整の様子を詳し
く説明する。（１）まず積分回路とフリップフロップのリセットがＲ
ＥＳＥＴ２（１５），ＲＥＳＥＴ１（１６）のパルスに
より実行される。これで積分回路の出力はＶ_ｒｅ _ｆに、
フリップフロップの出力は全て“Ｌ”になり、ディレイ
はインバータ３１〜３４だけに依存し、最も短かくな
る。なお式に応じてＶ０を設定しておく。（２）ＲＥＳＥＴ１，ＲＥＳＥＴ２の立ち下りに略同期
して、入力制御信号ＶＩＮをデューティ５０％で入力す
る。ディレイ回路の出力ＶＤＥＬＡＹはＶＩＮより遅れ
て変化する。

【００４２】ＶＩＮとＶＤＥＬＡＹの論理積をとったＶ
ＤＲＩＶＥはディレイ回路の分、“Ｌ”レベルの幅が伸
びる。駆動回路の出力ＶＭＯＮはＶＤＲＩＶＥが“Ｈ”
のときＮＭＯＳ１００６がＯＮしているため“Ｌ”レベ
ルにある。（３）ＶＤＲＩＶＥが“Ｌ”となると、ＰＭＯＳ１００
３のドレイン電流によってＮＰＮトランジスタ１００５
のコレクタ−ベース容量、ＮＰＮトランジスタ１００４
のコレクタサブ容量等のＶＭＯＮのノードに付く寄生容
量がチャージされ、電位は上昇し電流は指数関数的に増
加し、レーザーダイオードの発光するレベルＩ_ｔｈまで
達すると発光を始め、さらにコンパレータ５２の出力Ｃ
ＯＭＰ１が反転する。（４）ＰＭＯＳ１００３の定電流によるチャージはＮＭ
ＯＳ１００６のドレイン電流によるディスチャージに比
較して遅いため、レーザー光のパルス幅、さらにＣＯＭ
Ｐ１の“Ｈ”レベルの幅はＶＤＲＩＶＥの“Ｈ”レベル
に比較して短かくなる。（５）積分回路の出力Ｖ_ＯＵＴはＣＯＭＰ１が“Ｌ”の
ときＶ_ｒｅｆ−Ｖ１が入力されるため増加し、“Ｈ”の
ときＶ_ｒｅｆ＋Ｖ１が入力されるため減少するが、はじ
めはディレイ時間が最小となっているため、レーザー光
のパルスの細りが顕著でＣＯＭＰ１が“Ｌ”の期間が長
い（実際にはインバータ３１〜３４による最小のディレ
イはレーザー光のパルス幅が入力制御信号より長くなら
ないように設定しておく）。従って、Ｖ_ＯＵＴはＶＩＮ
のパルスの立ち下りに同期したタイミングでみれば必ず
Ｖ_ｒｅｆより大きくなっている。（６）本実施例ではＶＩＮを２サイクル入力した後、Ｖ
ＩＮの立ち下りに略同期してＶ_ＯＵＴのレベルとＶ０の
比較を行ない、コンパレータ６１の出力ＣＯＭＰ２をフ
リップフロップ６２にＣＬＫ１７により取り込んでい
る。ＣＯＭＰ２の出力のサイクルは必ずしも２回である
必要はなく、Ｖ_ＯＵＴが飽和しない範囲で増減して良
い。当然その場合Ｖ０も式を用いて変更する必要があ
る。（７）ここでＶ_ＯＵＴがＶ０より小さければ、レーザー
光のパルス幅の誤差が許容値（本例ではＶＩＮを１０Ｍ
Ｈｚで入力したとき５ｎｓｅｃ）以内ということで、フ
リップフロップ６２には“Ｌ”レベルが取り込まれディ
レイ値は変化しない。

【００４３】図３の例ではＶＯＵＴ＞Ｖ０となってお
り、パルス幅が許容値に入っていないため、フリップフ
ロップには“Ｈ”レベルが取り込まれ、インバータ３
５，３６によるディレイがディレイ回路に付加されディ
レイが増加するよう調整される。（８）次にＲＥＳＥＴ２の信号により積分回路がリセッ
トされたあと、（２）〜（７）が繰り返えされ、フリッ
プフロップの出力６２と６３を決めていく。

【００４４】このとき（７）によりディレイ回路のディ
レイはインバータ２段分増加しているため、１回目より
はレーザー光のパルス幅は増加しており、これに対応し
てＣＯＭＰ１の“Ｈ”レベルの期間も増加する。このた
め、積分回路の出力の増加は抑えられる。（９）本実施例ではＶ_ＯＵＴ＜Ｖ０となり、これ以上デ
ィレイの増加をしなくてもレーザー光のパルス幅は許容
値に入るという例を示した。２回目でＶ_ＯＵＴ＜Ｖ０と
ならなければ、さらにディレイを増やして３回目以降の
調整に入ればよい。

【００４５】本実施例では簡単のためディレイの変更は
３段階までとなる回路構成を示したが、必要に応じて段
数を増やしておけばさらに広い範囲でディレイの調整が
可能である。

【００４６】なお本実施例では入力制御信号と駆動対象
素子の出力が許容範囲内で一致するような例を示した
が、式と式を用いてＶ０の値を調整することによっ
て入力制御信号に対して所定のパルス幅だけずれた駆動
対象素子の出力を得ることも可能である。例えば、前記
の１０ＭＨｚ動作でデューティ５０％の入力信号に対し
て、６５ｎｓｅｃ±５ｎｓｅｃの光出力を得るために
は、積分の周期ｎ＝１のとき許容範囲の最小である６０
ｎｓｅｃのパルス幅に対応する

【００４７】

【数５】

【００４８】式にＶ０を設定すればよい。

【００４９】また、駆動回路の出力としてノード（出
力）７の電圧をコンパレータ５２に入力したが、ＮＰＮ
トランジスタ１００４のコレクタ−ベースショートのノ
ードの電圧を入力しても、Ｖ２をＮＰＮトランジスタの
Ｖ_ＢＥ分高くしておけば同等の結果が得られる。（第２の実施例）図７に第２の実施例を示す。本実施例
は図１の第１の実施例と構成要素は同じであるが、駆動
パルス発生回路２の出力９１がパルス幅判定回路の入力
となっている点が異なる。

【００５０】図１及び図２の第１の実施例ではＰＭＯＳ
１００３の定電流でチャージを行なうＮＰＮトランジス
タ１００４のコレクタ−ベースショートのノードか又は
１００４のエミッタのノードに、コンパレータ５２の入
力が接続される。このためコンパレータ５２の入力容量
分の余分な寄生容量をチャージしなければならないこと
となり、基準電流源１００１の電流が小さいときや高速
にスイッチングを行なう際に誤差を発生させる原因にな
る。これを避けるため、駆動パルス発生回路２の出力９
１が入力制御信号１に対して図１４のＷ１−Ｗ２の分長
くなっているか否かをパルス幅判定回路４で判定し、そ
の結果をもとに駆動パルス発生回路２内のディレイを調
整し出力９１が所定の幅に入るように自動調整しようと
するものである。

【００５１】図８に具体的な回路の例を示す。図２と同
じ部分には同一の番号を付け説明を省略する。違いはＡ
ＮＤ５０の出力がＮＭＯＳ１００６のゲートだけでなく
コンパレータ９２の反転入力端子に入っている点と、基
準電圧Ｖ２がコンパレータ９２の非反転入力端子に接続
されている点と、Ｖ２がＡＮＤ５０の論理振幅の“Ｈ”
レベルと“Ｌ”レベルの中間、望しくはＮＭＯＳ１００
６のＶ_ＴＨ近傍に設定されている点である。

【００５２】ＮＰＮトランジスタ１００４のエミッタと
ＡＮＤ５０の出力は逆相で動くので、図２に対してモニ
ターするＡＮＤ５０の出力をコンパレータ９２の反転入
力端子に入力することで以下の動作は実施例１と同様と
なる。

【００５３】基本動作は実施例１と同じなので省略す
る。動作上の改善点は基準電流源１００１の電流をＰＭ
ＯＳ１００２，１００３のカレントミラー回路でおり返
した電流でチャージするＮＰＮトランジスタ１００４の
コレクタ−ベースショートのノードや、レーザーダイオ
ードのアノードと共通のＮＰＮトランジスタ１００４の
エミッタのノードにコンパレータの入力容量が付かない
ため、誤差が小さくなる点である。これを実現するた
め、駆動回路３の入力とレーザーダイオードの光出力の
パルス幅の差分（図１４のＷ_１−Ｗ_２）を予め求めてお
き、これに合わせてＶ０の値を設定しておく。周期Ｔで
デューティ５０％のＶＩＮをｎ回入力してコンパレータ
６１でパルス幅の判定を行なう場合、レーザーダイオー
ドが発光する、即ちＡＮＤ５０の出力が“Ｌ”であるパ
ルス幅ｔ_１をｔ_１＝｛０．５＋（Ｗ_１−Ｗ_２）｝Ｔ − と伸しておけばよく、コンパレータ６１の比較レベルＶ
０を

【００５４】

【数６】

【００５５】と設定しておけばよい。

【００５６】本実施例では駆動回路３の出力を直接モニ
ターするかわりに駆動パルス発生回路２のパルス幅をモ
ニターし、そのパルス幅を所定値だけ変更することによ
って駆動回路の内部又は出力に余分な寄生容量を付ける
ことなしに好適な駆動対象素子の出力が得られる。（第３の実施例）図９は第３の実施例の特徴を表わす図
面である。実施例１では駆動対象素子６を駆動するパル
ス幅をモニターすることによって駆動対象素子のパルス
幅を調整しようとしたものであるが、本実施例では直接
的に駆動対象素子の出力自身をモニターしそのパルス幅
を調整しようとするものである。

【００５７】このため図９ではモニター回路９３を新た
に設け、モニター回路９３の出力９４をパルス幅判定回
路４に入力し、出力９４が所定のパルス幅となるように
駆動パルス発生回路２の中のディレイを調整する。

【００５８】図１０に本実施例の具体的な回路例を示
す。実施例１，２との違いは・駆動対象素子（この場合レーザーダイオード）の出力
をモニターするため、フォトダイオード１４２，抵抗１
４１，バッファ１４３からなるモニター回路９３が付加
されている。・駆動パルス発生回路２内の可変ディレイ回路がディレ
イを長くするだけでなく短かくすることも可能な構成と
なっている。・入力制御信号に必ずしもデューティ５０％の入力を入
れて、パルス幅の調整をしなくても良いように、入力制
御信号の立ち下りにおける駆動対象素子６の出力の遅れ
時間と入力制御信号の立ち上りにおける駆動対象素子６
の出力の遅れ時間との差をとることによって、出力パル
スの幅を評価する構成となっている。

【００５９】以下図１０の構成の詳細な説明を行ない、
その後図１１のタイミングチャートを用いて実際の動作
の説明を行なう。従来例と同一部分には同一番号を付け
説明を省略する。

【００６０】駆動パルス発生回路２は可変ディレイを作
るためのインバータ１０１，１０２，１０６，１０７，
１１１，１１２，１１６，１１７、アナログスイッチ１
０３，１０４，１０８，１０９，１１３，１１４，１１
８，１１９、ペアとなるアナログスイッチを逆相で動か
すためのインバータ１０５，１１０，１１５，１２０、
入力制御信号１とディレイを付加された信号１０の論理
演算を行なうＡＮＤ（ゲート）５０より構成されてい
る。ここで可変ディレイを作るためのアナログスイッチ
とインバータは２つのグループに分けられ、１０１〜１
１０と１１１〜１２０である。後述する５のパルス幅制
御回路の出力１５１〜１５４はリセット時は全て“Ｌ”
である。従ってアナログスイッチ１０４，１０９，１１
３，１１８はオンとなり、１０３，１０８，１１４，１
１９はオフとなる。このため、インバータ１０１，１０
２，１０６，１０７はディレイに寄与せず、インバータ
１１１，１１２，１１６，１１７がディレイに寄与す
る。

【００６１】つまり、当初は入力制御信号１にインバー
タ４個分のディレイが加わった出力が５０のＡＮＤゲー
トに入力している。この状態で後述するようにパルス幅
の判定を行ない、駆動対象素子６の出力が短かければ、
パルス幅制御回路５の出力１５１や１５３を“Ｈ”と
し、インバータ１０１，１０２，１０６，１０７がディ
レイに寄与するように変更することによって、出力パル
ス幅を調整できる。駆動対象素子６の出力が長ければパ
ルス幅制御回路５の出力１５２や１５４を“Ｈ”とし、
インバータ１１１，１１２，１１６，１１７がディレイ
に寄与しなくなるよう変更することで出力パルス幅を調
整できる。

【００６２】パルス幅判定回路４では、ＡＮＤ１２２と
インバータ１２４を用いて入力制御信号１ＶＩＮの立ち
下りとモニター回路９３の出力１５０の立ち下りの差の
時間（ｔ_３）だけアナログスイッチ５６がオンし、積分
回路の入力がＶ_ｒｅｆ−Ｖ１となるように制御してい
る。またＡＮＤ１２１とインバータ１２３を用いて入力
制御信号ＶＩＮの立ち上りとモニター回路の出力１５０
の立ち上りの差の時間（ｔ_４）だけアナログスイッチ５
５がオンし、積分回路の入力がＶ_ｒｅｆ＋Ｖ１となるよ
う制御している。両アナログスイッチ５５，５６がオフ
のとき、容量５９により積分回路の出力Ｖ_ＯＵＴは一定
値に保たれる。

【００６３】さらにパルス幅判定回路４には、積分回路
の出力１４（Ｖ_ＯＵＴ）と基準電圧Ｖ_２，Ｖ_３（Ｖ_２＞
Ｖ_３）の比較を行なうコンパレータ１２５と１２６が設
けてある。Ｖ_２，Ｖ_３はそれぞれパルス幅の許容値の下
限と上限に対応した基準電圧である。

【００６４】積分回路をリセット後、入力制御信号をｎ
サイクル入力したときのＶ_ＯＵＴは

【００６５】

【数７】

【００６６】となる。（ｔ_３−ｔ_４）が入力制御信号と
モニター回路のパルス幅の差であるから、パルス幅に要
求される精度と式から、Ｖ_２，Ｖ_３が計算できる。

【００６７】コンパレータ１２５，１２６の出力の組み
合わせによりモニター回路のパルス幅が長い（コンパレ
ータ出力“Ｈ”，“Ｈ”）か、許容範囲内（“Ｌ”，
“Ｈ”）か、短い（“Ｌ”，“Ｌ”）かが判かる。

【００６８】ディレイ時間制御回路５では、コンパレー
タ１２５，１２６の出力を受けて、インバータ１２７，
１２８、ＡＮＤ１２９，１３０，１３１により上記３つ
の状態を判定する。（１）モニター出力のパルス幅が所望の値より短いとき
はＡＮＤ１２９の出力が“Ｈ”となり、（２）モニター出力のパルス幅が所望の値に入っている
ときＡＮＤ１３０の出力が“Ｈ”となり、（３）モニター出力のパルス幅が所望の値より長いとき
はＡＮＤ１３１の出力が“Ｈ”となる。

【００６９】入力制御信号の入力のｎサイクル分、積分
を行なった後、ＣＬＫをＨとすることにより、上記３つ
の状態がフリップフロップ１３２，１３５，１３６，１
３７，１３８に取りこまれる。

【００７０】ＡＮＤ１３３は、状態（１）のときＡＮＤ
１２９の出力をフリップフロップ１３５や１３６に取り
込み、フリップフロップ１３７，１３８は変化させない
ための選択回路であり、ＡＮＤ１３４は、状態（３）の
ときＡＮＤ１３１の出力をフリップフロップ１３７，１
３８に取り込み、フリップフロップ１３５，１３６は変
化させないための選択回路である。なお、本例では、デ
ィレイの調整を伸す方向、縮める方向とも２段階で行な
えるようになっているため、フリップフロップ１３５，
１３６及び１３７，１３８で構成するシフトレジスタは
２ｂｉｔであるが、調整範囲に応じて段数は増減してよ
い。

【００７１】それにともなってシフトレジスタの段数も
増減すればよい。

【００７２】シフトレジスタ１３５や１３６に“Ｈ”レ
ベルが取り込まれると、駆動パルス発生回路内のアナロ
グスイッチ１０３や１０８がオンし、１０４や１０９が
オフするため、インバータ１０１，１０２や１０６，１
０７がディレイに寄与することになり、駆動対象素子の
パルス幅は広がる。逆にシフトレジスタ１３７や１３８
に“Ｈ”レベルが取り込まれると、アナログスイッチ１
１４，１１９がオンし、１１３，１１８がオフするた
め、インバータ１１１，１１２や１１６，１１７がディ
レイに寄与しなくなるため、パルス幅は狭まる。

【００７３】パルス幅が許容範囲内に入っているとき、
フリップフロップ１３２の出力が“Ｈ”となるので、調
整の終了が検出される。

【００７４】以上のようにしてパルス幅の調整が自動的
に行なわれる。

【００７５】図１１のタイミングチャートを用いて動作
の説明を行なう。（１）ＲＥＳＥＴ１，ＲＥＳＥＴ２のパルスにより積分
回路とフリップフロップのリセットを実行する。

【００７６】積分回路の出力Ｖ_ＯＵＴは、Ｖ_ｒｅｆとな
り、ディレイ回路ではインバータ１１１，１１２，１１
６，１１７がディレイに寄与した状態で調整がはじま
る。（２）ＲＥＳＥＴ１，ＲＥＳＥＴ２の立ち下りに略同期
して入力制御信号ＶＩＮを入力する。

【００７７】なお、ディレイ回路の出力ＶＤＥＬＡＹと
ＶＤＲＩＶＥ、駆動回路の出力ＶＭＯＮおよびレーザー
の出力については図３と同じなので省略する。（３）レーザーダイオードが発光すると、フォトダイオ
ード１４２に光電流が流れ、モニター回路の出力１５０
は“Ｌ”レベルとなる。１５０とＶＩＮの信号に対して
論理演算を行なったＡＮＤ１２２の出力１５６は、ＶＩ
Ｎの立ち下りから１５０の立ち下りの間“Ｈ”となり、
ＡＮＤ１２１の出力１５７はＶＩＮの立ち上りから１５
０の立ち上りの間“Ｈ”となり、積分回路の入力を切り
替える。（４）１５６が“Ｈ”の間、積分回路の出力ＶＯＵＴ
は上昇し、１５７が“Ｈ”の間は減少する。（５）本実施例ではＶＩＮを２サイクル入力したときＣ
ＬＫを“Ｈ”とする。

【００７８】このときＶ_ＯＵＴは許容範囲を代表するＶ
_３とＶ_２の間に入ってないため、フリップフロップ１３
２の出力ＥＮＤは“Ｈ”とならず（この場合ＡＮＤ１２
９の出力が“Ｈ”の例を示したので）、フリップフロッ
プ１３５の出力が“Ｈ”となり、インバータ１０１，１
０２がディレイに寄与し、パルス幅が伸びるような変更
を行ない、ＲＥＳＥＴ２で積分回路のリセットを行なっ
た後、再度（１）〜（４）を繰り返す。（６）２回目にＣＬＫを“Ｈ”にした状態で、Ｖ_ＯＵＴ
が許容範囲内に入っているため、フリップフロップ１３
２の出力ＥＮＤが“Ｈ”となり、調整は終了する。許容
範囲に入ってなければ同様の調整を繰り返せばよい。

【００７９】なお本実施例ではモニター回路の出力と入
力制御信号の立ち上りの遅れ時間の差と立ち下りの遅れ
時間の差を両方モニターしてパルス幅の比較を行なった
が、必ずしも両方使用する必要はなく一方でも良い。本
例の論理では、入力制御信号の立ち上りに対応する駆動
パルスの立ち上りを変化させているので、立ち上りの遅
れ時間の比較だけでもパルス幅は調整可能である。

【００８０】以上示したように本回路を用いることによ
り、駆動対象素子の出力を直接モニターできるため、そ
のパルス幅と入力制御信号のパルス幅の差を所望の差に
より正確に調整することができる。

【００８１】

【発明の効果】以上説明したように、本発明によれば、
入力制御信号にディレイを付加した信号と入力信号の論
理演算により駆動回路の入力信号を生成し、駆動回路の
出力又は駆動回路の入力又は駆動対象素子の出力をモニ
ターして入力制御信号のパルス幅との差を検出し、その
差分が所定の範囲になるように上記ディレイ値を調整す
ることによって、駆動回路内のカレントミラーのオンと
オフの時間差やレーザーダイオードのしきい値電流のよ
うなパルス幅を変動させる要因があっても、入力制御信
号に忠実に対応した駆動対象素子の駆動パルス、さらに
は駆動対象素子の出力を得られるように制御された駆動
回路が得られる。

【図面の簡単な説明】

【図１】第１の実施例を説明するブロック図である。

【図２】第１の実施例の具体的な回路構成例を示す図で
ある。

【図３】同回路の動作を説明するタイミングチャートで
ある。

【図４】本発明で使われるディレイ回路のその他の回路
例を示す図である。

【図５】図４のディレイ回路の動作を説明するタイミン
グチャートである。

【図６】本発明で使われるディレイ回路の他の回路例を
示す図である。

【図７】第２の実施例を説明するブロック図である。

【図８】第２の実施例の具体的な回路構成例を示す図で
ある。

【図９】第３の実施例を説明するブロック図である。

【図１０】第３の実施例の具体的な回路構成例を示す図
である。

【図１１】同回路の動作を説明するタイミングチャート
である。

【図１２】従来例を説明する図である。

【図１３】従来例を説明する図である。

【図１４】従来例を説明する図である。

【符号の説明】

１入力制御信号２駆動パルス発生回路３駆動回路４パルス幅判定回路５ディレイ時間制御回路６駆動対象回路７駆動回路の出力１２，１３コンパレータ出力１４積分回路１８，１９，２０，１５１，１５２，１５３，１５４
ディレイ制御信号３１，３２，３３，３４，３５，３６，３９，４０，４
１，４４，４５，４６，４９，５３，５４，７１，７
２，８９，１０１，１０２，１０５，１０６，１０７，
１１０，１１１，１１２，１１５，１１６，１１７，１
２０，１２３，１２４，１２７，１２８インバータ３７，３８，４２，４３，４７，４８，５５，５６，６
０，７３，８５，８６，１０３，１０４，１０８，１０
９，１１３，１１４，１１８，１１９アナログスイッ
チ５０，１２１，１２２，１２９，１３０，１３１ＡＮ
Ｄ回路５２，６１，１２５，１２６コンパレータ５７，１０１１，１１４１抵抗５８オペアンプ５９，７４容量６２，６３，６４，１３２，１３５，１３６，１３７，
１３８フリップフロップ８１，８２，１００２，１００３ＰＭＯＳトランジス
タ８３，８４，１００６ＮＭＯＳトランジスタ９３モニター回路１４２フォトダイオード１４３バッファ１００７レーザーダイオード１００１基準電流源１００４，１００５ＮＰＮトランジスタ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F073 BA06 BA07 EA14 GA12 GA25 GA38 5J001 AA01 AA05 AA11 BB05 BB08 BB12 BB14 BB15 DD09 5J050 AA02 CC08 DD00 DD04 DD09 EE32 EE33 EE35 EE36 FF06

Claims

【特許請求の範囲】

【請求項１】入力制御信号にディレイを付加した信号
と入力制御信号との論理演算に基づいて制御信号を発生
する駆動パルス発生手段と、該駆動パルス発生手段から
の制御信号に基づいて駆動対象素子の駆動を行なう駆動
手段と、前記入力制御信号にディレイを付加した信号と
入力制御信号との論理演算を施した信号のパルス幅を積
分回路とコンパレータとを用いて評価する評価手段と、
該評価手段の評価結果に基づいて前記パルス発生手段に
おける前記ディレイ時間を制御するディレイ時間制御手
段とを具えたことを特徴とする駆動回路。
【請求項２】請求項１において、前記駆動パルス発生手段は、１段以上のゲートを有し、
前記ディレイ時間の制御を前記ゲートの段数または前記
ゲート１段あたりの遅延時間または両者の組み合わせで
行なうことを特徴とする駆動回路。
【請求項３】請求項１において、前記評価手段は、パルス幅の評価を前記入力制御信号に
対する、前記入力制御信号にディレイを付加した信号と
入力制御信号との論理演算を施した信号の立ち上りの遅
れ時間または立ち下りの遅れ時間または両者の差を検出
することによって行なうことを特徴とする駆動回路。