JP2003217286A - 不揮発性半導体記憶装置及びそのデータ消去方法 - Google Patents
不揮発性半導体記憶装置及びそのデータ消去方法Info
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Abstract
(57)【要約】
【課題】 データ消去動作の所要時間が短縮された不揮
発性半導体記憶装置及びそのデータ消去方法を得る。 【解決手段】 ステップＳＰ１０１において２回目以降
の消去コマンドが入力されると、ステップＳＰ１０２に
おいて、前回のデータ消去動作における一括書き込みパ
ルスの最終電圧値が、記憶部２ａから読み出される。次
に、ステップＳＰ１０３において、制御部２は、前回の
データ消去動作における一括書き込みパルスの最終電圧
値に基づいて、今回のデータ消去動作における一括書き
込みパルスの開始電圧値を設定する。例えば、前回のデ
ータ消去動作における一括書き込みパルスの最終電圧値
がＶWL＝８．００Ｖ、ＶWell＝ＶSL＝−６．００Ｖであ
った場合は、今回はそれよりも１段階低くして、一括書
き込みパルスの開始電圧値を、ＶWL＝７．７５Ｖ、Ｖ
Well＝ＶSL＝−５．７５Ｖに設定する。
発性半導体記憶装置及びそのデータ消去方法を得る。 【解決手段】 ステップＳＰ１０１において２回目以降
の消去コマンドが入力されると、ステップＳＰ１０２に
おいて、前回のデータ消去動作における一括書き込みパ
ルスの最終電圧値が、記憶部２ａから読み出される。次
に、ステップＳＰ１０３において、制御部２は、前回の
データ消去動作における一括書き込みパルスの最終電圧
値に基づいて、今回のデータ消去動作における一括書き
込みパルスの開始電圧値を設定する。例えば、前回のデ
ータ消去動作における一括書き込みパルスの最終電圧値
がＶWL＝８．００Ｖ、ＶWell＝ＶSL＝−６．００Ｖであ
った場合は、今回はそれよりも１段階低くして、一括書
き込みパルスの開始電圧値を、ＶWL＝７．７５Ｖ、Ｖ
Well＝ＶSL＝−５．７５Ｖに設定する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置及びそのデータ消去方法に関し、特に、フラッ
シュメモリ及びそのデータ消去方法に関するものであ
る。
記憶装置及びそのデータ消去方法に関し、特に、フラッ
シュメモリ及びそのデータ消去方法に関するものであ
る。
【０００２】
【従来の技術】フラッシュメモリは、電気的にデータの
書き込み及び消去が可能な不揮発性半導体記憶装置であ
る。フラッシュメモリは、複数のメモリセルが行列状に
配置されたメモリセルアレイを備えており、各メモリセ
ルは、フローティングゲートを有するメモリセルトラン
ジスタを備えている。フローティングゲート内に電子が
蓄積されているか否かによってメモリセルトランジスタ
のしきい値電圧が変化し、このしきい値電圧の相違によ
ってメモリセルにデータが記憶される。
書き込み及び消去が可能な不揮発性半導体記憶装置であ
る。フラッシュメモリは、複数のメモリセルが行列状に
配置されたメモリセルアレイを備えており、各メモリセ
ルは、フローティングゲートを有するメモリセルトラン
ジスタを備えている。フローティングゲート内に電子が
蓄積されているか否かによってメモリセルトランジスタ
のしきい値電圧が変化し、このしきい値電圧の相違によ
ってメモリセルにデータが記憶される。
【０００３】現在、フラッシュメモリの主流となってい
るのは、ＮＯＲ型のフラッシュメモリである。本明細書
では、ＮＯＲ型のフラッシュメモリの中でも、データ消
去動作において、フローティングゲート内に蓄積されて
いる電子がチャネル領域の全面に引き抜かれる、いわゆ
るチャネル全面引き抜き型のＮＯＲ型フラッシュメモリ
を例にとり説明する。
るのは、ＮＯＲ型のフラッシュメモリである。本明細書
では、ＮＯＲ型のフラッシュメモリの中でも、データ消
去動作において、フローティングゲート内に蓄積されて
いる電子がチャネル領域の全面に引き抜かれる、いわゆ
るチャネル全面引き抜き型のＮＯＲ型フラッシュメモリ
を例にとり説明する。
【０００４】図４７は、従来のフラッシュメモリにおけ
るデータ消去動作を説明するためのフローチャートであ
る。ステップＳＰ１において消去コマンドが入力される
と、ステップＳＰ２において、所定の電圧値及び所定の
パルス幅の一括書き込みパルスが全てのメモリセルトラ
ンジスタに印加される。次に、ステップＳＰ３におい
て、所定の電圧値及び所定のパルス幅の消去パルスが全
てのメモリセルトランジスタに印加される。
るデータ消去動作を説明するためのフローチャートであ
る。ステップＳＰ１において消去コマンドが入力される
と、ステップＳＰ２において、所定の電圧値及び所定の
パルス幅の一括書き込みパルスが全てのメモリセルトラ
ンジスタに印加される。次に、ステップＳＰ３におい
て、所定の電圧値及び所定のパルス幅の消去パルスが全
てのメモリセルトランジスタに印加される。
【０００５】次に、ステップＳＰ４において、全てのメ
モリセルのデータが消去されたか否かを判定する消去ベ
リファイが行われる。データが消去されていないメモリ
セルが一つでも存在する場合、即ちステップＳＰ４にお
ける判定の結果が「ＦＡＩＬ」である場合は、ステップ
ＳＰ５に進み、一括書き込みパルス及び消去パルスの各
電圧値が、パルス強度が強くなるようにそれぞれ更新さ
れる。その後、電圧値がそれぞれ更新された一括書き込
みパルス及び消去パルスが、ステップＳＰ２，ＳＰ３に
おいて再度印加される。全てのメモリセルのデータが消
去されるまで、即ちステップＳＰ４における判定の結果
が「ＰＡＳＳ」となるまで、ステップＳＰ２〜ＳＰ５の
動作が繰り返される。
モリセルのデータが消去されたか否かを判定する消去ベ
リファイが行われる。データが消去されていないメモリ
セルが一つでも存在する場合、即ちステップＳＰ４にお
ける判定の結果が「ＦＡＩＬ」である場合は、ステップ
ＳＰ５に進み、一括書き込みパルス及び消去パルスの各
電圧値が、パルス強度が強くなるようにそれぞれ更新さ
れる。その後、電圧値がそれぞれ更新された一括書き込
みパルス及び消去パルスが、ステップＳＰ２，ＳＰ３に
おいて再度印加される。全てのメモリセルのデータが消
去されるまで、即ちステップＳＰ４における判定の結果
が「ＰＡＳＳ」となるまで、ステップＳＰ２〜ＳＰ５の
動作が繰り返される。
【０００６】ステップＳＰ４における判定の結果が「Ｐ
ＡＳＳ」である場合は、ステップＳＰ６に進み、過剰な
データ消去によって過消去状態となっているメモリセル
トランジスタが存在するか否かを判定する過消去ベリフ
ァイが行われる。過消去状態にあるメモリセルトランジ
スタが存在しない場合、即ちステップＳＰ６における判
定の結果が「ＰＡＳＳ」である場合はステップＳＰ１０
に進み、データ消去動作が終了する。
ＡＳＳ」である場合は、ステップＳＰ６に進み、過剰な
データ消去によって過消去状態となっているメモリセル
トランジスタが存在するか否かを判定する過消去ベリフ
ァイが行われる。過消去状態にあるメモリセルトランジ
スタが存在しない場合、即ちステップＳＰ６における判
定の結果が「ＰＡＳＳ」である場合はステップＳＰ１０
に進み、データ消去動作が終了する。
【０００７】過消去状態にあるメモリセルトランジスタ
が一つでも存在する場合、即ちステップＳＰ６における
判定の結果が「ＦＡＩＬ」である場合はステップＳＰ７
に進み、過消去状態にあるメモリセルトランジスタにビ
ット毎書き戻しパルスが印加される。次に、ステップＳ
Ｐ８において、過消去状態にあった全てのメモリセルト
ランジスタが過消去状態から回復したか否かを判定する
ために、過消去ベリファイが再度行われる。依然として
過消去状態にあるメモリセルトランジスタが一つでも存
在する場合、即ちステップＳＰ８における判定の結果が
「ＦＡＩＬ」である場合はステップＳＰ７に戻り、過消
去状態にあるメモリセルトランジスタにビット毎書き戻
しパルスが再度印加される。過消去状態にあるメモリセ
ルトランジスタが存在しなくなるまで、即ちステップＳ
Ｐ８における判定の結果が「ＰＡＳＳ」となるまで、ス
テップＳＰ７，ＳＰ８の動作が繰り返される。
が一つでも存在する場合、即ちステップＳＰ６における
判定の結果が「ＦＡＩＬ」である場合はステップＳＰ７
に進み、過消去状態にあるメモリセルトランジスタにビ
ット毎書き戻しパルスが印加される。次に、ステップＳ
Ｐ８において、過消去状態にあった全てのメモリセルト
ランジスタが過消去状態から回復したか否かを判定する
ために、過消去ベリファイが再度行われる。依然として
過消去状態にあるメモリセルトランジスタが一つでも存
在する場合、即ちステップＳＰ８における判定の結果が
「ＦＡＩＬ」である場合はステップＳＰ７に戻り、過消
去状態にあるメモリセルトランジスタにビット毎書き戻
しパルスが再度印加される。過消去状態にあるメモリセ
ルトランジスタが存在しなくなるまで、即ちステップＳ
Ｐ８における判定の結果が「ＰＡＳＳ」となるまで、ス
テップＳＰ７，ＳＰ８の動作が繰り返される。
【０００８】ステップＳＰ８における判定の結果が「Ｐ
ＡＳＳ」である場合は、ステップＳＰ９に進み、過剰な
データ書き戻しによって過書き戻し状態となっているメ
モリセルトランジスタが存在するか否かを判定する過書
き戻しベリファイが行われる。過書き戻し状態にあるメ
モリセルトランジスタが存在しない場合、即ちステップ
ＳＰ９における判定の結果が「ＰＡＳＳ」である場合は
ステップＳＰ１０に進み、データ消去動作が終了する。
ＡＳＳ」である場合は、ステップＳＰ９に進み、過剰な
データ書き戻しによって過書き戻し状態となっているメ
モリセルトランジスタが存在するか否かを判定する過書
き戻しベリファイが行われる。過書き戻し状態にあるメ
モリセルトランジスタが存在しない場合、即ちステップ
ＳＰ９における判定の結果が「ＰＡＳＳ」である場合は
ステップＳＰ１０に進み、データ消去動作が終了する。
【０００９】過書き戻し状態にあるメモリセルトランジ
スタが一つでも存在する場合、即ちステップＳＰ９にお
ける判定の結果が「ＦＡＩＬ」である場合はステップＳ
Ｐ２に戻り、ステップＳＰ２以降の動作が改めて実行さ
れる。
スタが一つでも存在する場合、即ちステップＳＰ９にお
ける判定の結果が「ＦＡＩＬ」である場合はステップＳ
Ｐ２に戻り、ステップＳＰ２以降の動作が改めて実行さ
れる。
【００１０】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置及びそのデータ消去方法によると、データ消去
動作の回数に拘わらず、例えば１回目のデータ消去動作
であるか１万回目のデータ消去動作であるかに拘わら
ず、ステップＳＰ１の直後に実行される最初のステップ
ＳＰ２，ＳＰ３においては、所定の電圧値及び所定のパ
ルス幅の一括書き込みパルス及び消去パルスが印加され
る。即ち、一括書き込みパルス及び消去パルスのパルス
強度の開始電圧値が、データ消去動作の回数に拘わらず
一定である。
記憶装置及びそのデータ消去方法によると、データ消去
動作の回数に拘わらず、例えば１回目のデータ消去動作
であるか１万回目のデータ消去動作であるかに拘わら
ず、ステップＳＰ１の直後に実行される最初のステップ
ＳＰ２，ＳＰ３においては、所定の電圧値及び所定のパ
ルス幅の一括書き込みパルス及び消去パルスが印加され
る。即ち、一括書き込みパルス及び消去パルスのパルス
強度の開始電圧値が、データ消去動作の回数に拘わらず
一定である。
【００１１】フラッシュメモリでは、フローティングゲ
ート内に電子を注入することによってメモリセルにデー
タを書き込み、フローティングゲート内から電子を引き
抜くことによってメモリセルのデータを消去するが、デ
ータ消去動作の回数が増えてくるにつれて、電子の注入
効率や引き抜き効率は低下する。
ート内に電子を注入することによってメモリセルにデー
タを書き込み、フローティングゲート内から電子を引き
抜くことによってメモリセルのデータを消去するが、デ
ータ消去動作の回数が増えてくるにつれて、電子の注入
効率や引き抜き効率は低下する。
【００１２】しかしながら従来の不揮発性半導体記憶装
置及びそのデータ消去方法によると、上記の通り、一括
書き込みパルス及び消去パルスのパルス強度の開始電圧
値が、データ消去動作の回数に拘わらず一定である。そ
のため、ある程度多数のデータ消去動作が既に行われた
後のデータ消去動作においては、ステップＳＰ４におけ
る判定の結果が「ＦＡＩＬ」となる可能性が高くなり、
その都度ステップＳＰ２〜ＳＰ４の動作が繰り返される
ため、データ消去の所要時間が長くなるという問題があ
った。
置及びそのデータ消去方法によると、上記の通り、一括
書き込みパルス及び消去パルスのパルス強度の開始電圧
値が、データ消去動作の回数に拘わらず一定である。そ
のため、ある程度多数のデータ消去動作が既に行われた
後のデータ消去動作においては、ステップＳＰ４におけ
る判定の結果が「ＦＡＩＬ」となる可能性が高くなり、
その都度ステップＳＰ２〜ＳＰ４の動作が繰り返される
ため、データ消去の所要時間が長くなるという問題があ
った。
【００１３】本発明はかかる問題を解決するために成さ
れたものであり、データ消去動作の所要時間が短縮され
た不揮発性半導体記憶装置及びそのデータ消去方法を得
ることを目的とするものである。
れたものであり、データ消去動作の所要時間が短縮され
た不揮発性半導体記憶装置及びそのデータ消去方法を得
ることを目的とするものである。
【００１４】
【課題を解決するための手段】この発明のうち請求項１
に記載の不揮発性半導体記憶装置は、メモリセルトラン
ジスタと、記憶部を有し、メモリセルトランジスタに印
加される電圧パルスを制御する制御部とを備え、データ
消去動作において、制御部は、消去パルスを印加する前
に、メモリセルトランジスタにデータが書き込まれるま
で、パルス強度を次第に強めて書き込みパルスを印加
し、記憶部には、前回のデータ消去動作における、書き
込みパルスの最終のパルス強度に関する第１の情報が記
憶されており、制御部は、データ消去動作における書き
込みパルスのパルス強度の開始値を、第１の情報に基づ
いて決定するものである。
に記載の不揮発性半導体記憶装置は、メモリセルトラン
ジスタと、記憶部を有し、メモリセルトランジスタに印
加される電圧パルスを制御する制御部とを備え、データ
消去動作において、制御部は、消去パルスを印加する前
に、メモリセルトランジスタにデータが書き込まれるま
で、パルス強度を次第に強めて書き込みパルスを印加
し、記憶部には、前回のデータ消去動作における、書き
込みパルスの最終のパルス強度に関する第１の情報が記
憶されており、制御部は、データ消去動作における書き
込みパルスのパルス強度の開始値を、第１の情報に基づ
いて決定するものである。
【００１５】また、この発明のうち請求項２に記載の不
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、書き込みパルスのパルス強度は
段階的に強められ、データ消去動作における書き込みパ
ルスのパルス強度の開始値は、前回のデータ消去動作に
おける書き込みパルスの最終のパルス強度よりも、所定
段階低い値に設定されることを特徴とするものである。
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、書き込みパルスのパルス強度は
段階的に強められ、データ消去動作における書き込みパ
ルスのパルス強度の開始値は、前回のデータ消去動作に
おける書き込みパルスの最終のパルス強度よりも、所定
段階低い値に設定されることを特徴とするものである。
【００１６】また、この発明のうち請求項３に記載の不
揮発性半導体記憶装置は、請求項１又は２に記載の不揮
発性半導体記憶装置であって、データ消去動作におい
て、制御部は、メモリセルトランジスタのデータが消去
されるまで、パルス強度を次第に強めて消去パルスを印
加し、記憶部には、前回のデータ消去動作における、消
去パルスの最終のパルス強度に関する第２の情報がさら
に記憶されており、制御部は、データ消去動作における
消去パルスのパルス強度の開始値を、第２の情報に基づ
いて決定することを特徴とするものである。
揮発性半導体記憶装置は、請求項１又は２に記載の不揮
発性半導体記憶装置であって、データ消去動作におい
て、制御部は、メモリセルトランジスタのデータが消去
されるまで、パルス強度を次第に強めて消去パルスを印
加し、記憶部には、前回のデータ消去動作における、消
去パルスの最終のパルス強度に関する第２の情報がさら
に記憶されており、制御部は、データ消去動作における
消去パルスのパルス強度の開始値を、第２の情報に基づ
いて決定することを特徴とするものである。
【００１７】また、この発明のうち請求項４に記載の不
揮発性半導体記憶装置は、請求項１〜３のいずれか一つ
に記載の不揮発性半導体記憶装置であって、データ消去
動作において、制御部は、消去パルスの印加によって過
消去されたメモリセルトランジスタが存在する場合、過
消去されたメモリセルトランジスタにデータが書き戻さ
れるまで、パルス強度を次第に強めて書き戻しパルスを
印加し、記憶部には、前回のデータ消去動作における、
書き戻しパルスの最終のパルス強度に関する第３の情報
がさらに記憶されており、制御部は、データ消去動作に
おける書き戻しパルスのパルス強度の開始値を、第３の
情報に基づいて決定することを特徴とするものである。
揮発性半導体記憶装置は、請求項１〜３のいずれか一つ
に記載の不揮発性半導体記憶装置であって、データ消去
動作において、制御部は、消去パルスの印加によって過
消去されたメモリセルトランジスタが存在する場合、過
消去されたメモリセルトランジスタにデータが書き戻さ
れるまで、パルス強度を次第に強めて書き戻しパルスを
印加し、記憶部には、前回のデータ消去動作における、
書き戻しパルスの最終のパルス強度に関する第３の情報
がさらに記憶されており、制御部は、データ消去動作に
おける書き戻しパルスのパルス強度の開始値を、第３の
情報に基づいて決定することを特徴とするものである。
【００１８】また、この発明のうち請求項５に記載の不
揮発性半導体記憶装置は、メモリセルトランジスタと、
記憶部を有し、メモリセルトランジスタに印加される電
圧パルスを制御する制御部とを備え、データ消去動作に
おいて、制御部は、メモリセルトランジスタのデータが
消去されるまで、パルス強度を次第に強めて消去パルス
を印加し、記憶部には、前回のデータ消去動作におけ
る、消去パルスの最終のパルス強度に関する第１の情報
が記憶されており、制御部は、データ消去動作における
消去パルスのパルス強度の開始値を、第１の情報に基づ
いて決定するものである。
揮発性半導体記憶装置は、メモリセルトランジスタと、
記憶部を有し、メモリセルトランジスタに印加される電
圧パルスを制御する制御部とを備え、データ消去動作に
おいて、制御部は、メモリセルトランジスタのデータが
消去されるまで、パルス強度を次第に強めて消去パルス
を印加し、記憶部には、前回のデータ消去動作におけ
る、消去パルスの最終のパルス強度に関する第１の情報
が記憶されており、制御部は、データ消去動作における
消去パルスのパルス強度の開始値を、第１の情報に基づ
いて決定するものである。
【００１９】また、この発明のうち請求項６に記載の不
揮発性半導体記憶装置は、請求項５に記載の不揮発性半
導体記憶装置であって、消去パルスのパルス強度は段階
的に強められ、データ消去動作における消去パルスのパ
ルス強度の開始値は、前回のデータ消去動作における消
去パルスの最終のパルス強度よりも、所定段階低い値に
設定されることを特徴とするものである。
揮発性半導体記憶装置は、請求項５に記載の不揮発性半
導体記憶装置であって、消去パルスのパルス強度は段階
的に強められ、データ消去動作における消去パルスのパ
ルス強度の開始値は、前回のデータ消去動作における消
去パルスの最終のパルス強度よりも、所定段階低い値に
設定されることを特徴とするものである。
【００２０】また、この発明のうち請求項７に記載の不
揮発性半導体記憶装置は、請求項５又は６に記載の不揮
発性半導体記憶装置であって、データ消去動作におい
て、制御部は、消去パルスの印加によって過消去された
メモリセルトランジスタが存在する場合、過消去された
メモリセルトランジスタにデータが書き戻されるまで、
パルス強度を次第に強めて書き戻しパルスを印加し、記
憶部には、前回のデータ消去動作における、書き戻しパ
ルスの最終のパルス強度に関する第２の情報がさらに記
憶されており、制御部は、データ消去動作における書き
戻しパルスのパルス強度の開始値を、第２の情報に基づ
いて決定することを特徴とするものである。
揮発性半導体記憶装置は、請求項５又は６に記載の不揮
発性半導体記憶装置であって、データ消去動作におい
て、制御部は、消去パルスの印加によって過消去された
メモリセルトランジスタが存在する場合、過消去された
メモリセルトランジスタにデータが書き戻されるまで、
パルス強度を次第に強めて書き戻しパルスを印加し、記
憶部には、前回のデータ消去動作における、書き戻しパ
ルスの最終のパルス強度に関する第２の情報がさらに記
憶されており、制御部は、データ消去動作における書き
戻しパルスのパルス強度の開始値を、第２の情報に基づ
いて決定することを特徴とするものである。
【００２１】また、この発明のうち請求項８に記載の不
揮発性半導体記憶装置は、メモリセルトランジスタと、
記憶部を有し、メモリセルトランジスタに印加される電
圧パルスを制御する制御部とを備え、データ消去動作に
おいて、制御部は、消去パルスの印加によって過消去さ
れたメモリセルトランジスタが存在する場合、過消去さ
れたメモリセルトランジスタにデータが書き戻されるま
で、パルス強度を次第に強めて書き戻しパルスを印加
し、記憶部には、前回のデータ消去動作における、書き
戻しパルスの最終のパルス強度に関する情報が記憶され
ており、制御部は、データ消去動作における書き戻しパ
ルスのパルス強度の開始値を、情報に基づいて決定する
ものである。
揮発性半導体記憶装置は、メモリセルトランジスタと、
記憶部を有し、メモリセルトランジスタに印加される電
圧パルスを制御する制御部とを備え、データ消去動作に
おいて、制御部は、消去パルスの印加によって過消去さ
れたメモリセルトランジスタが存在する場合、過消去さ
れたメモリセルトランジスタにデータが書き戻されるま
で、パルス強度を次第に強めて書き戻しパルスを印加
し、記憶部には、前回のデータ消去動作における、書き
戻しパルスの最終のパルス強度に関する情報が記憶され
ており、制御部は、データ消去動作における書き戻しパ
ルスのパルス強度の開始値を、情報に基づいて決定する
ものである。
【００２２】また、この発明のうち請求項９に記載の不
揮発性半導体記憶装置は、請求項８に記載の不揮発性半
導体記憶装置であって、書き戻しパルスのパルス強度は
段階的に強められ、データ消去動作における書き戻しパ
ルスのパルス強度の開始値は、前回のデータ消去動作に
おける書き戻しパルスの最終のパルス強度よりも、所定
段階低い値に設定されることを特徴とするものである。
揮発性半導体記憶装置は、請求項８に記載の不揮発性半
導体記憶装置であって、書き戻しパルスのパルス強度は
段階的に強められ、データ消去動作における書き戻しパ
ルスのパルス強度の開始値は、前回のデータ消去動作に
おける書き戻しパルスの最終のパルス強度よりも、所定
段階低い値に設定されることを特徴とするものである。
【００２３】また、この発明のうち請求項１０に記載の
不揮発性半導体記憶装置は、請求項１〜９のいずれか一
つに記載の不揮発性半導体記憶装置であって、記憶部
は、不揮発性の半導体メモリであることを特徴とするも
のである。
不揮発性半導体記憶装置は、請求項１〜９のいずれか一
つに記載の不揮発性半導体記憶装置であって、記憶部
は、不揮発性の半導体メモリであることを特徴とするも
のである。
【００２４】また、この発明のうち請求項１１に記載の
不揮発性半導体記憶装置のデータ消去方法は、（ａ）デ
ータ消去動作において、消去パルスを印加する前に、メ
モリセルトランジスタにデータが書き込まれるまで、パ
ルス強度を次第に強めて書き込みパルスを印加する工程
と、（ｂ）データ消去動作における、書き込みパルスの
最終のパルス強度に関する第１の情報を記憶する工程と
を備え、データ消去動作における書き込みパルスのパル
ス強度の開始値は、前回のデータ消去動作時に記憶され
ていた、前回のデータ消去動作に関する第１の情報に基
づいて決定されるものである。
不揮発性半導体記憶装置のデータ消去方法は、（ａ）デ
ータ消去動作において、消去パルスを印加する前に、メ
モリセルトランジスタにデータが書き込まれるまで、パ
ルス強度を次第に強めて書き込みパルスを印加する工程
と、（ｂ）データ消去動作における、書き込みパルスの
最終のパルス強度に関する第１の情報を記憶する工程と
を備え、データ消去動作における書き込みパルスのパル
ス強度の開始値は、前回のデータ消去動作時に記憶され
ていた、前回のデータ消去動作に関する第１の情報に基
づいて決定されるものである。
【００２５】また、この発明のうち請求項１２に記載の
不揮発性半導体記憶装置のデータ消去方法は、請求項１
１に記載の不揮発性半導体記憶装置のデータ消去方法で
あって、書き込みパルスのパルス強度は段階的に強めら
れ、データ消去動作における書き込みパルスのパルス強
度の開始値は、前回のデータ消去動作における書き込み
パルスの最終のパルス強度よりも、所定段階低い値に設
定されることを特徴とするものである。
不揮発性半導体記憶装置のデータ消去方法は、請求項１
１に記載の不揮発性半導体記憶装置のデータ消去方法で
あって、書き込みパルスのパルス強度は段階的に強めら
れ、データ消去動作における書き込みパルスのパルス強
度の開始値は、前回のデータ消去動作における書き込み
パルスの最終のパルス強度よりも、所定段階低い値に設
定されることを特徴とするものである。
【００２６】また、この発明のうち請求項１３に記載の
不揮発性半導体記憶装置のデータ消去方法は、請求項１
１又は１２に記載の不揮発性半導体記憶装置のデータ消
去方法であって、（ｃ）データ消去動作において、メモ
リセルトランジスタのデータが消去されるまで、パルス
強度を次第に強めて消去パルスを印加する工程と、
（ｄ）データ消去動作における、消去パルスの最終のパ
ルス強度に関する第２の情報を記憶する工程とをさらに
備え、データ消去動作における消去パルスのパルス強度
の開始値は、前回のデータ消去動作時に記憶されてい
た、前回のデータ消去動作に関する第２の情報に基づい
て決定されることを特徴とするものである。
不揮発性半導体記憶装置のデータ消去方法は、請求項１
１又は１２に記載の不揮発性半導体記憶装置のデータ消
去方法であって、（ｃ）データ消去動作において、メモ
リセルトランジスタのデータが消去されるまで、パルス
強度を次第に強めて消去パルスを印加する工程と、
（ｄ）データ消去動作における、消去パルスの最終のパ
ルス強度に関する第２の情報を記憶する工程とをさらに
備え、データ消去動作における消去パルスのパルス強度
の開始値は、前回のデータ消去動作時に記憶されてい
た、前回のデータ消去動作に関する第２の情報に基づい
て決定されることを特徴とするものである。
【００２７】また、この発明のうち請求項１４に記載の
不揮発性半導体記憶装置のデータ消去方法は、請求項１
１〜１３のいずれか一つに記載の不揮発性半導体記憶装
置のデータ消去方法であって、（ｅ）データ消去動作に
おいて、消去パルスの印加によって過消去されたメモリ
セルトランジスタが存在する場合、過消去されたメモリ
セルトランジスタにデータが書き戻されるまで、パルス
強度を次第に強めて書き戻しパルスを印加する工程と、
（ｆ）データ消去動作における、書き戻しパルスの最終
のパルス強度に関する第３の情報を記憶する工程とをさ
らに備え、データ消去動作における書き戻しパルスのパ
ルス強度の開始値は、前回のデータ消去動作時に記憶さ
れていた、前回のデータ消去動作に関する第３の情報に
基づいて決定されることを特徴とするものである。
不揮発性半導体記憶装置のデータ消去方法は、請求項１
１〜１３のいずれか一つに記載の不揮発性半導体記憶装
置のデータ消去方法であって、（ｅ）データ消去動作に
おいて、消去パルスの印加によって過消去されたメモリ
セルトランジスタが存在する場合、過消去されたメモリ
セルトランジスタにデータが書き戻されるまで、パルス
強度を次第に強めて書き戻しパルスを印加する工程と、
（ｆ）データ消去動作における、書き戻しパルスの最終
のパルス強度に関する第３の情報を記憶する工程とをさ
らに備え、データ消去動作における書き戻しパルスのパ
ルス強度の開始値は、前回のデータ消去動作時に記憶さ
れていた、前回のデータ消去動作に関する第３の情報に
基づいて決定されることを特徴とするものである。
【００２８】また、この発明のうち請求項１５に記載の
不揮発性半導体記憶装置のデータ消去方法は、（ａ）デ
ータ消去動作において、メモリセルトランジスタのデー
タが消去されるまで、パルス強度を次第に強めて消去パ
ルスを印加する工程と、（ｂ）データ消去動作におけ
る、消去パルスの最終のパルス強度に関する第１の情報
を記憶する工程とを備え、データ消去動作における消去
パルスのパルス強度の開始値は、前回のデータ消去動作
時に記憶されていた、前回のデータ消去動作に関する第
１の情報に基づいて決定されるものである。
不揮発性半導体記憶装置のデータ消去方法は、（ａ）デ
ータ消去動作において、メモリセルトランジスタのデー
タが消去されるまで、パルス強度を次第に強めて消去パ
ルスを印加する工程と、（ｂ）データ消去動作におけ
る、消去パルスの最終のパルス強度に関する第１の情報
を記憶する工程とを備え、データ消去動作における消去
パルスのパルス強度の開始値は、前回のデータ消去動作
時に記憶されていた、前回のデータ消去動作に関する第
１の情報に基づいて決定されるものである。
【００２９】また、この発明のうち請求項１６に記載の
不揮発性半導体記憶装置のデータ消去方法は、請求項１
５に記載の不揮発性半導体記憶装置のデータ消去方法で
あって、消去パルスのパルス強度は段階的に強められ、
データ消去動作における消去パルスのパルス強度の開始
値は、前回のデータ消去動作における消去パルスの最終
のパルス強度よりも、所定段階低い値に設定されること
を特徴とするものである。
不揮発性半導体記憶装置のデータ消去方法は、請求項１
５に記載の不揮発性半導体記憶装置のデータ消去方法で
あって、消去パルスのパルス強度は段階的に強められ、
データ消去動作における消去パルスのパルス強度の開始
値は、前回のデータ消去動作における消去パルスの最終
のパルス強度よりも、所定段階低い値に設定されること
を特徴とするものである。
【００３０】また、この発明のうち請求項１７に記載の
不揮発性半導体記憶装置のデータ消去方法は、請求項１
５又は１６に記載の不揮発性半導体記憶装置のデータ消
去方法であって、（ｃ）データ消去動作において、消去
パルスの印加によって過消去されたメモリセルトランジ
スタが存在する場合、過消去されたメモリセルトランジ
スタにデータが書き戻されるまで、パルス強度を次第に
強めて書き戻しパルスを印加する工程と、（ｄ）データ
消去動作における、書き戻しパルスの最終のパルス強度
に関する第２の情報を記憶する工程とをさらに備え、デ
ータ消去動作における書き戻しパルスのパルス強度の開
始値は、前回のデータ消去動作時に記憶されていた、前
回のデータ消去動作に関する第２の情報に基づいて決定
されることを特徴とするものである。
不揮発性半導体記憶装置のデータ消去方法は、請求項１
５又は１６に記載の不揮発性半導体記憶装置のデータ消
去方法であって、（ｃ）データ消去動作において、消去
パルスの印加によって過消去されたメモリセルトランジ
スタが存在する場合、過消去されたメモリセルトランジ
スタにデータが書き戻されるまで、パルス強度を次第に
強めて書き戻しパルスを印加する工程と、（ｄ）データ
消去動作における、書き戻しパルスの最終のパルス強度
に関する第２の情報を記憶する工程とをさらに備え、デ
ータ消去動作における書き戻しパルスのパルス強度の開
始値は、前回のデータ消去動作時に記憶されていた、前
回のデータ消去動作に関する第２の情報に基づいて決定
されることを特徴とするものである。
【００３１】また、この発明のうち請求項１８に記載の
不揮発性半導体記憶装置のデータ消去方法は、（ａ）デ
ータ消去動作において、消去パルスの印加によって過消
去されたメモリセルトランジスタが存在する場合、過消
去されたメモリセルトランジスタにデータが書き戻され
るまで、パルス強度を次第に強めて書き戻しパルスを印
加する工程と、（ｂ）データ消去動作における、書き戻
しパルスの最終のパルス強度に関する情報を記憶する工
程とを備え、データ消去動作における書き戻しパルスの
パルス強度の開始値は、前回のデータ消去動作時に記憶
されていた、前回のデータ消去動作に関する情報に基づ
いて決定されるものである。
不揮発性半導体記憶装置のデータ消去方法は、（ａ）デ
ータ消去動作において、消去パルスの印加によって過消
去されたメモリセルトランジスタが存在する場合、過消
去されたメモリセルトランジスタにデータが書き戻され
るまで、パルス強度を次第に強めて書き戻しパルスを印
加する工程と、（ｂ）データ消去動作における、書き戻
しパルスの最終のパルス強度に関する情報を記憶する工
程とを備え、データ消去動作における書き戻しパルスの
パルス強度の開始値は、前回のデータ消去動作時に記憶
されていた、前回のデータ消去動作に関する情報に基づ
いて決定されるものである。
【００３２】また、この発明のうち請求項１９に記載の
不揮発性半導体記憶装置のデータ消去方法は、請求項１
８に記載の不揮発性半導体記憶装置のデータ消去方法で
あって、書き戻しパルスのパルス強度は段階的に強めら
れ、データ消去動作における書き戻しパルスのパルス強
度の開始値は、前回のデータ消去動作における書き戻し
パルスの最終のパルス強度よりも、所定段階低い値に設
定されることを特徴とするものである。
不揮発性半導体記憶装置のデータ消去方法は、請求項１
８に記載の不揮発性半導体記憶装置のデータ消去方法で
あって、書き戻しパルスのパルス強度は段階的に強めら
れ、データ消去動作における書き戻しパルスのパルス強
度の開始値は、前回のデータ消去動作における書き戻し
パルスの最終のパルス強度よりも、所定段階低い値に設
定されることを特徴とするものである。
【００３３】また、この発明のうち請求項２０に記載の
不揮発性半導体記憶装置のデータ消去方法は、請求項１
１〜１９のいずれか一つに記載の不揮発性半導体記憶装
置のデータ消去方法であって、記憶する工程は、不揮発
的な記憶工程であることを特徴とするものである。
不揮発性半導体記憶装置のデータ消去方法は、請求項１
１〜１９のいずれか一つに記載の不揮発性半導体記憶装
置のデータ消去方法であって、記憶する工程は、不揮発
的な記憶工程であることを特徴とするものである。
【００３４】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係るフラッシュ型の不揮発性半導体記憶
装置１の構成を概略的に示すブロック図である。不揮発
性半導体記憶装置１は、メモリセルトランジスタに印加
される電圧パルスを制御することにより、データの書き
込み動作及び消去動作を制御する制御部２を備えてい
る。制御部２は、フラッシュメモリ等の不揮発性の半導
体メモリから成る記憶部２ａを有している。
実施の形態１に係るフラッシュ型の不揮発性半導体記憶
装置１の構成を概略的に示すブロック図である。不揮発
性半導体記憶装置１は、メモリセルトランジスタに印加
される電圧パルスを制御することにより、データの書き
込み動作及び消去動作を制御する制御部２を備えてい
る。制御部２は、フラッシュメモリ等の不揮発性の半導
体メモリから成る記憶部２ａを有している。
【００３５】また、不揮発性半導体記憶装置１は、
（Ａ）制御部２からスタンバイ信号ＣＸＨＲＤＹ，チャ
ージポンプ活性化信号ＰＰＵＭＰＥ，ＮＰＵＭＰＥ，及
びリセット信号ＲＳＴＥを入力し、出力電位Ｖout+，Ｖ
out-及びワード線電位ＶWLを発生して出力する電圧発生
部３と、（Ｂ）外部からアドレス信号ＡＤＲを入力し、
内部アドレス信号を生成して出力するアドレスバッファ
１６と、（Ｃ）電圧発生部３から電位の供給を受けると
ともに、アドレスバッファ１６から内部アドレス信号を
入力し、セレクトゲート線ＳＧＬ，ワード線ＷＬ０，Ｗ
Ｌ１，ソース線ＳＬ，及びウェルの各電位を決定するＸ
デコーダ１８と、（Ｄ）外部との間でデータ入出力信号
ＤＩＯの授受を行う入出力バッファ２２と、（Ｅ）アド
レスバッファ１６から内部アドレス信号を受けてデコー
ドするＹデコーダ２０と、（Ｆ）Ｙデコーダ２０の出力
信号及びデータ入出力信号ＤＩＯに応じて、メインビッ
ト線ＭＢＬに高電圧を印加するＹ系制御回路２４とを備
えている。
（Ａ）制御部２からスタンバイ信号ＣＸＨＲＤＹ，チャ
ージポンプ活性化信号ＰＰＵＭＰＥ，ＮＰＵＭＰＥ，及
びリセット信号ＲＳＴＥを入力し、出力電位Ｖout+，Ｖ
out-及びワード線電位ＶWLを発生して出力する電圧発生
部３と、（Ｂ）外部からアドレス信号ＡＤＲを入力し、
内部アドレス信号を生成して出力するアドレスバッファ
１６と、（Ｃ）電圧発生部３から電位の供給を受けると
ともに、アドレスバッファ１６から内部アドレス信号を
入力し、セレクトゲート線ＳＧＬ，ワード線ＷＬ０，Ｗ
Ｌ１，ソース線ＳＬ，及びウェルの各電位を決定するＸ
デコーダ１８と、（Ｄ）外部との間でデータ入出力信号
ＤＩＯの授受を行う入出力バッファ２２と、（Ｅ）アド
レスバッファ１６から内部アドレス信号を受けてデコー
ドするＹデコーダ２０と、（Ｆ）Ｙデコーダ２０の出力
信号及びデータ入出力信号ＤＩＯに応じて、メインビッ
ト線ＭＢＬに高電圧を印加するＹ系制御回路２４とを備
えている。
【００３６】電圧発生部３は、（Ｇ）制御部２からスタ
ンバイ信号ＣＸＨＲＤＹ，チャージポンプ活性化信号Ｐ
ＰＵＭＰＥ，及びリセット信号ＲＳＴＥを入力し、これ
らに基づいて正の出力電位Ｖout+を発生する正電圧発生
回路４と、（Ｈ）制御部２からスタンバイ信号ＣＸＨＲ
ＤＹ，チャージポンプ活性化信号ＮＰＵＭＰＥ，及びリ
セット信号ＲＳＴＥを入力し、これらに基づいて負の出
力電位Ｖout-を発生する負電圧発生回路８と、（Ｉ）ワ
ード線電位ＶWLを発生するＷＬブースト回路１２と、
（Ｊ）制御部２によって制御され、出力電位Ｖout+，Ｖ
out-及びワード線電位ＶWLを各内部回路に分配するディ
ストリビュータ１４とを備えている。
ンバイ信号ＣＸＨＲＤＹ，チャージポンプ活性化信号Ｐ
ＰＵＭＰＥ，及びリセット信号ＲＳＴＥを入力し、これ
らに基づいて正の出力電位Ｖout+を発生する正電圧発生
回路４と、（Ｈ）制御部２からスタンバイ信号ＣＸＨＲ
ＤＹ，チャージポンプ活性化信号ＮＰＵＭＰＥ，及びリ
セット信号ＲＳＴＥを入力し、これらに基づいて負の出
力電位Ｖout-を発生する負電圧発生回路８と、（Ｉ）ワ
ード線電位ＶWLを発生するＷＬブースト回路１２と、
（Ｊ）制御部２によって制御され、出力電位Ｖout+，Ｖ
out-及びワード線電位ＶWLを各内部回路に分配するディ
ストリビュータ１４とを備えている。
【００３７】Ｘデコーダ１８は、ワード線を選択するた
めのＷＬデコーダと、セレクトゲートを選択するための
ＳＧデコーダと、選択されたメモリブロックに対応する
ウェル領域を選択するためのＷＥＬＬデコーダと、ソー
ス線を選択するためのＳＬデコーダ（いずれも図示しな
い）とを備えている。
めのＷＬデコーダと、セレクトゲートを選択するための
ＳＧデコーダと、選択されたメモリブロックに対応する
ウェル領域を選択するためのＷＥＬＬデコーダと、ソー
ス線を選択するためのＳＬデコーダ（いずれも図示しな
い）とを備えている。
【００３８】さらに、不揮発性半導体記憶装置１は、複
数のメモリセルが行列状に配置されたメモリセルアレイ
２６を備えており、メモリセルアレイ２６は、異なるウ
ェル内に形成されることによって互いに分離された複数
のメモリセルブロックＢＬＯＣＫ０〜ＢＬＯＣＫｋに分
割されている。
数のメモリセルが行列状に配置されたメモリセルアレイ
２６を備えており、メモリセルアレイ２６は、異なるウ
ェル内に形成されることによって互いに分離された複数
のメモリセルブロックＢＬＯＣＫ０〜ＢＬＯＣＫｋに分
割されている。
【００３９】メモリセルブロックＢＬＯＣＫ０は、メモ
リセルトランジスタ３０，３２と、セレクトゲート２８
とを有している。メモリセルブロックＢＬＯＣＫ０で
は、Ｘデコーダ１８によって選択されたセレクトゲート
線ＳＧＬ，ワード線ＷＬ０，ＷＬ１，及びソース線ＳＬ
に対応して、２つのメモリセルトランジスタ３０，３２
が選択されている。メモリセルトランジスタ３０，３２
は、データに対応する信号をメインビット線ＭＢＬから
受けて、そのデータを保持する。なお、図１では、選択
されたセレクトゲート線ＳＧＬ，ワード線ＷＬ０，ＷＬ
１，及びソース線ＳＬに対応するセレクトゲート２８，
メモリセルトランジスタ３０，３２のみが代表的に図示
されている。
リセルトランジスタ３０，３２と、セレクトゲート２８
とを有している。メモリセルブロックＢＬＯＣＫ０で
は、Ｘデコーダ１８によって選択されたセレクトゲート
線ＳＧＬ，ワード線ＷＬ０，ＷＬ１，及びソース線ＳＬ
に対応して、２つのメモリセルトランジスタ３０，３２
が選択されている。メモリセルトランジスタ３０，３２
は、データに対応する信号をメインビット線ＭＢＬから
受けて、そのデータを保持する。なお、図１では、選択
されたセレクトゲート線ＳＧＬ，ワード線ＷＬ０，ＷＬ
１，及びソース線ＳＬに対応するセレクトゲート２８，
メモリセルトランジスタ３０，３２のみが代表的に図示
されている。
【００４０】図２〜５は、本実施の形態１に係る不揮発
性半導体記憶装置１における、１回目のデータ消去方法
を説明するためのフローチャートである。また、図６
は、データ消去動作が実行される直前の状態、即ちデー
タ消去時における初期状態でのしきい値電圧の分布を示
す図である。図６の横軸は、メモリセルトランジスタの
しきい値電圧を表しており、縦軸は、横軸の各しきい値
電圧を保持している、メモリセルブロック内のメモリセ
ルトランジスタの数を表している。図６を参照して、デ
ータ消去時における初期状態では、プログラム状態、つ
まりメモリセルトランジスタに“０”が記憶されている
状態と、イレース状態、つまりメモリセルトランジスタ
に“１”が記憶されている状態とが存在している。
性半導体記憶装置１における、１回目のデータ消去方法
を説明するためのフローチャートである。また、図６
は、データ消去動作が実行される直前の状態、即ちデー
タ消去時における初期状態でのしきい値電圧の分布を示
す図である。図６の横軸は、メモリセルトランジスタの
しきい値電圧を表しており、縦軸は、横軸の各しきい値
電圧を保持している、メモリセルブロック内のメモリセ
ルトランジスタの数を表している。図６を参照して、デ
ータ消去時における初期状態では、プログラム状態、つ
まりメモリセルトランジスタに“０”が記憶されている
状態と、イレース状態、つまりメモリセルトランジスタ
に“１”が記憶されている状態とが存在している。
【００４１】図２を参照して、ステップＳＰ５１におい
て１回目の消去コマンドが入力されると、ステップＳＰ
５２において、所定のパルス幅（ここでは１ｍｓとす
る）の一括書き込みパルスが、全てのメモリセルトラン
ジスタに印加される。これにより、ＦＮ（ファウラーノ
ルドハイム）トンネル電流を用いて、メモリセルブロッ
ク単位で一括書き込みが実施される。
て１回目の消去コマンドが入力されると、ステップＳＰ
５２において、所定のパルス幅（ここでは１ｍｓとす
る）の一括書き込みパルスが、全てのメモリセルトラン
ジスタに印加される。これにより、ＦＮ（ファウラーノ
ルドハイム）トンネル電流を用いて、メモリセルブロッ
ク単位で一括書き込みが実施される。
【００４２】図７は、ステップＳＰ５２で一括書き込み
パルスが印加されている状態での印加電圧を説明するた
めの、メモリセルブロックの回路図である。図７を参照
して、メモリセルブロックには、ｎ行ｍ列に配置され
た、合計ｎ×ｍ個のメモリセルトランジスタＭＴが配置
されている。ステップＳＰ５２においては、全てのビッ
ト線ＢＬ１〜ＢＬｍはオープンに設定され、ウェルには
ＶWell＝−４．００Ｖのパルス電圧が印加され、ソース
線ＳＬにはＶSL＝−４．００Ｖのパルス電圧が印加さ
れ、全てのワード線ＷＬ１〜ＷＬｎにはＶWL＝６．００
Ｖのパルス電圧が印加されている。
パルスが印加されている状態での印加電圧を説明するた
めの、メモリセルブロックの回路図である。図７を参照
して、メモリセルブロックには、ｎ行ｍ列に配置され
た、合計ｎ×ｍ個のメモリセルトランジスタＭＴが配置
されている。ステップＳＰ５２においては、全てのビッ
ト線ＢＬ１〜ＢＬｍはオープンに設定され、ウェルには
ＶWell＝−４．００Ｖのパルス電圧が印加され、ソース
線ＳＬにはＶSL＝−４．００Ｖのパルス電圧が印加さ
れ、全てのワード線ＷＬ１〜ＷＬｎにはＶWL＝６．００
Ｖのパルス電圧が印加されている。
【００４３】図２を参照して、ステップＳＰ５２に引き
続き、ステップＳＰ５３において、全てのメモリセルに
データが書き込まれたか否か、具体的には全てのメモリ
セルトランジスタのしきい値電圧が所定値（ここでは
５．５Ｖとする）以上となっているか否かを判定する書
き込みベリファイが行われる。
続き、ステップＳＰ５３において、全てのメモリセルに
データが書き込まれたか否か、具体的には全てのメモリ
セルトランジスタのしきい値電圧が所定値（ここでは
５．５Ｖとする）以上となっているか否かを判定する書
き込みベリファイが行われる。
【００４４】図８は、ステップＳＰ５３で書き込みベリ
ファイが行われている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。ステップＳＰ
５３においては、選択ビットに対応するメモリセルトラ
ンジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬ
ｊにはＶBL(j)＝１．０Ｖのパルス電圧が印加され、ウ
ェルの電位ＶWell及びソース線ＳＬの電位ＶSLはいずれ
も０Ｖに設定され、選択ビットに対応するメモリセルト
ランジスタＭＴ（ｊ，ｉ）に接続されているワード線Ｗ
ＬｉにはＶWL(i)＝５．５Ｖのパルス電圧が印加されて
いる。
ファイが行われている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。ステップＳＰ
５３においては、選択ビットに対応するメモリセルトラ
ンジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬ
ｊにはＶBL(j)＝１．０Ｖのパルス電圧が印加され、ウ
ェルの電位ＶWell及びソース線ＳＬの電位ＶSLはいずれ
も０Ｖに設定され、選択ビットに対応するメモリセルト
ランジスタＭＴ（ｊ，ｉ）に接続されているワード線Ｗ
ＬｉにはＶWL(i)＝５．５Ｖのパルス電圧が印加されて
いる。
【００４５】図２を参照して、データが書き込まれてい
ないメモリセルが一つでも存在する場合、即ちステップ
ＳＰ５３における判定の結果が「ＦＡＩＬ」である場合
は、ステップＳＰ５４に進み、一括書き込みパルスの電
圧値が、パルス強度が強くなるように更新される。その
後、電圧値が更新された一括書き込みパルスが、ステッ
プＳＰ５２において再度印加される。全てのメモリセル
にデータが書き込まれるまで、即ちステップＳＰ５３に
おける判定の結果が「ＰＡＳＳ」となるまで、ステップ
ＳＰ５２〜ＳＰ５４の動作が繰り返される。
ないメモリセルが一つでも存在する場合、即ちステップ
ＳＰ５３における判定の結果が「ＦＡＩＬ」である場合
は、ステップＳＰ５４に進み、一括書き込みパルスの電
圧値が、パルス強度が強くなるように更新される。その
後、電圧値が更新された一括書き込みパルスが、ステッ
プＳＰ５２において再度印加される。全てのメモリセル
にデータが書き込まれるまで、即ちステップＳＰ５３に
おける判定の結果が「ＰＡＳＳ」となるまで、ステップ
ＳＰ５２〜ＳＰ５４の動作が繰り返される。
【００４６】図９は、ステップＳＰ５４における一括書
き込みパルスの電圧値の更新状況を示す図である。ワー
ド線ＷＬに印加されるパルス電圧の電圧値ＶWLは、図７
に示した第１段階ｔ１の６．００Ｖからスタートして、
０．２５Ｖ刻みで、第１７段階ｔ１７の１０．００Ｖま
で上昇される。ウェル及びソース線ＳＬに印加される各
パルス電圧の電圧値ＶWell，ＶSLは、図７に示した第１
段階ｔ１の−４．００Ｖからスタートして、０．２５Ｖ
刻みで、第１７段階ｔ１７の−８．００Ｖまで低下され
る。
き込みパルスの電圧値の更新状況を示す図である。ワー
ド線ＷＬに印加されるパルス電圧の電圧値ＶWLは、図７
に示した第１段階ｔ１の６．００Ｖからスタートして、
０．２５Ｖ刻みで、第１７段階ｔ１７の１０．００Ｖま
で上昇される。ウェル及びソース線ＳＬに印加される各
パルス電圧の電圧値ＶWell，ＶSLは、図７に示した第１
段階ｔ１の−４．００Ｖからスタートして、０．２５Ｖ
刻みで、第１７段階ｔ１７の−８．００Ｖまで低下され
る。
【００４７】図２を参照して、ステップＳＰ５３におけ
る判定の結果が「ＰＡＳＳ」である場合は、ステップＳ
Ｐ５５に進み、一括書き込みパルスの最終的な電圧値、
即ち最終的なＶWL，ＶWell，ＶSLの値が、図１に示した
記憶部２ａに記録される。図９に示した例のように、ス
テップＳＰ５３における判定の結果が第９段階ｔ９で
「ＰＡＳＳ」となった場合は、「一括書き込みパルス：
ＶWL＝８．００Ｖ、ＶWe ll＝ＶSL＝−６．００Ｖ」とい
う情報が記憶部２ａに記録される。
る判定の結果が「ＰＡＳＳ」である場合は、ステップＳ
Ｐ５５に進み、一括書き込みパルスの最終的な電圧値、
即ち最終的なＶWL，ＶWell，ＶSLの値が、図１に示した
記憶部２ａに記録される。図９に示した例のように、ス
テップＳＰ５３における判定の結果が第９段階ｔ９で
「ＰＡＳＳ」となった場合は、「一括書き込みパルス：
ＶWL＝８．００Ｖ、ＶWe ll＝ＶSL＝−６．００Ｖ」とい
う情報が記憶部２ａに記録される。
【００４８】図１０は、ステップＳＰ５３において「Ｐ
ＡＳＳ」と判定された時点でのしきい値電圧の分布を示
す図である。この時点では、メモリセルブロック内の全
てのメモリセルトランジスタのしきい値電圧が、５．５
Ｖ以上となっている。
ＡＳＳ」と判定された時点でのしきい値電圧の分布を示
す図である。この時点では、メモリセルブロック内の全
てのメモリセルトランジスタのしきい値電圧が、５．５
Ｖ以上となっている。
【００４９】図３を参照して、図２に示したステップＳ
Ｐ５５に引き続き、ステップＳＰ５６において、所定の
パルス幅（ここでは１ｍｓとする）の消去パルスが、全
てのメモリセルトランジスタに印加される。これによ
り、ＦＮトンネル電流を用いて、メモリセルブロック単
位で一括消去が実施される。
Ｐ５５に引き続き、ステップＳＰ５６において、所定の
パルス幅（ここでは１ｍｓとする）の消去パルスが、全
てのメモリセルトランジスタに印加される。これによ
り、ＦＮトンネル電流を用いて、メモリセルブロック単
位で一括消去が実施される。
【００５０】図１１は、ステップＳＰ５６で消去パルス
が印加されている状態での印加電圧を説明するための、
メモリセルブロックの回路図である。ステップＳＰ５６
においては、全てのビット線ＢＬ１〜ＢＬｍはオープン
に設定され、ウェルにはＶWe ll＝４．００Ｖのパルス電
圧が印加され、ソース線ＳＬにはＶSL＝４．００Ｖのパ
ルス電圧が印加され、全てのワード線ＷＬ１〜ＷＬｎに
はＶWL＝−６．００Ｖのパルス電圧が印加されている。
が印加されている状態での印加電圧を説明するための、
メモリセルブロックの回路図である。ステップＳＰ５６
においては、全てのビット線ＢＬ１〜ＢＬｍはオープン
に設定され、ウェルにはＶWe ll＝４．００Ｖのパルス電
圧が印加され、ソース線ＳＬにはＶSL＝４．００Ｖのパ
ルス電圧が印加され、全てのワード線ＷＬ１〜ＷＬｎに
はＶWL＝−６．００Ｖのパルス電圧が印加されている。
【００５１】図３を参照して、ステップＳＰ５６に引き
続き、ステップＳＰ５７において、全てのメモリセルの
データが消去されたか否か、具体的には全てのメモリセ
ルトランジスタのしきい値電圧が所定値（ここでは３．
５Ｖとする）よりも低くなっているか否かを判定する消
去ベリファイが行われる。
続き、ステップＳＰ５７において、全てのメモリセルの
データが消去されたか否か、具体的には全てのメモリセ
ルトランジスタのしきい値電圧が所定値（ここでは３．
５Ｖとする）よりも低くなっているか否かを判定する消
去ベリファイが行われる。
【００５２】図１２は、ステップＳＰ５７で消去ベリフ
ァイが行われている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。ステップＳＰ
５７においては、選択ビットに対応するメモリセルトラ
ンジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬ
ｊにはＶBL(j)＝１．０Ｖのパルス電圧が印加され、ウ
ェルの電位ＶWell及びソース線ＳＬの電位ＶSLはいずれ
も０Ｖに設定され、選択ビットに対応するメモリセルト
ランジスタＭＴ（ｊ，ｉ）に接続されているワード線Ｗ
ＬｉにはＶWL(i)＝３．５Ｖのパルス電圧が印加されて
いる。
ァイが行われている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。ステップＳＰ
５７においては、選択ビットに対応するメモリセルトラ
ンジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬ
ｊにはＶBL(j)＝１．０Ｖのパルス電圧が印加され、ウ
ェルの電位ＶWell及びソース線ＳＬの電位ＶSLはいずれ
も０Ｖに設定され、選択ビットに対応するメモリセルト
ランジスタＭＴ（ｊ，ｉ）に接続されているワード線Ｗ
ＬｉにはＶWL(i)＝３．５Ｖのパルス電圧が印加されて
いる。
【００５３】図３を参照して、データが消去されていな
いメモリセルが一つでも存在する場合、即ちステップＳ
Ｐ５７における判定の結果が「ＦＡＩＬ」である場合
は、ステップＳＰ５８に進み、消去パルスの電圧値が、
パルス強度が強くなるように更新される。その後、電圧
値が更新された消去パルスが、ステップＳＰ５６におい
て再度印加される。全てのメモリセルのデータが消去さ
れるまで、即ちステップＳＰ５７における判定の結果が
「ＰＡＳＳ」となるまで、ステップＳＰ５６〜ＳＰ５８
の動作が繰り返される。
いメモリセルが一つでも存在する場合、即ちステップＳ
Ｐ５７における判定の結果が「ＦＡＩＬ」である場合
は、ステップＳＰ５８に進み、消去パルスの電圧値が、
パルス強度が強くなるように更新される。その後、電圧
値が更新された消去パルスが、ステップＳＰ５６におい
て再度印加される。全てのメモリセルのデータが消去さ
れるまで、即ちステップＳＰ５７における判定の結果が
「ＰＡＳＳ」となるまで、ステップＳＰ５６〜ＳＰ５８
の動作が繰り返される。
【００５４】図１３は、ステップＳＰ５８における消去
パルスの電圧値の更新状況を示す図である。ワード線Ｗ
Ｌに印加されるパルス電圧の電圧値ＶWLは、図１１に示
した第１段階ｔ１の−６．００Ｖからスタートして、
０．２５Ｖ刻みで、第１７段階ｔ１７の−１０．００Ｖ
まで低下される。ウェル及びソース線ＳＬに印加される
各パルス電圧の電圧値ＶWell，ＶSLは、図１１に示した
第１段階ｔ１の４．００Ｖからスタートして、０．２５
Ｖ刻みで、第１７段階ｔ１７の８．００Ｖまで上昇され
る。
パルスの電圧値の更新状況を示す図である。ワード線Ｗ
Ｌに印加されるパルス電圧の電圧値ＶWLは、図１１に示
した第１段階ｔ１の−６．００Ｖからスタートして、
０．２５Ｖ刻みで、第１７段階ｔ１７の−１０．００Ｖ
まで低下される。ウェル及びソース線ＳＬに印加される
各パルス電圧の電圧値ＶWell，ＶSLは、図１１に示した
第１段階ｔ１の４．００Ｖからスタートして、０．２５
Ｖ刻みで、第１７段階ｔ１７の８．００Ｖまで上昇され
る。
【００５５】図３を参照して、ステップＳＰ５７におけ
る判定の結果が「ＰＡＳＳ」である場合は、ステップＳ
Ｐ５９に進み、消去パルスの最終的な電圧値、即ち最終
的なＶWL，ＶWell，ＶSLの値が、図１に示した記憶部２
ａに記録される。図１３に示した例のように、ステップ
ＳＰ５７における判定の結果が第５段階ｔ５で「ＰＡＳ
Ｓ」となった場合は、「消去パルス：ＶWL＝−７．００
Ｖ、ＶWell＝ＶSL＝５．００Ｖ」という情報が記憶部２
ａに記録される。
る判定の結果が「ＰＡＳＳ」である場合は、ステップＳ
Ｐ５９に進み、消去パルスの最終的な電圧値、即ち最終
的なＶWL，ＶWell，ＶSLの値が、図１に示した記憶部２
ａに記録される。図１３に示した例のように、ステップ
ＳＰ５７における判定の結果が第５段階ｔ５で「ＰＡＳ
Ｓ」となった場合は、「消去パルス：ＶWL＝−７．００
Ｖ、ＶWell＝ＶSL＝５．００Ｖ」という情報が記憶部２
ａに記録される。
【００５６】図１４は、ステップＳＰ５７において「Ｐ
ＡＳＳ」と判定された時点でのしきい値電圧の分布を示
す図である。この時点では、メモリセルブロック内の全
てのメモリセルトランジスタのしきい値電圧が、３．５
Ｖ未満となっている。
ＡＳＳ」と判定された時点でのしきい値電圧の分布を示
す図である。この時点では、メモリセルブロック内の全
てのメモリセルトランジスタのしきい値電圧が、３．５
Ｖ未満となっている。
【００５７】図３を参照して、ステップＳＰ５９に引き
続き、ステップＳＰ６０において、過剰なデータ消去に
よって過消去状態となっているメモリセルトランジスタ
が存在するか否か、具体的には全てのメモリセルトラン
ジスタのしきい値電圧が所定値（ここでは１．０Ｖとす
る）以上となっているか否かを判定する過消去ベリファ
イが行われる。
続き、ステップＳＰ６０において、過剰なデータ消去に
よって過消去状態となっているメモリセルトランジスタ
が存在するか否か、具体的には全てのメモリセルトラン
ジスタのしきい値電圧が所定値（ここでは１．０Ｖとす
る）以上となっているか否かを判定する過消去ベリファ
イが行われる。
【００５８】図１５は、ステップＳＰ６０で過消去ベリ
ファイが行われている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。ステップＳＰ
６０においては、選択ビットに対応するメモリセルトラ
ンジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬ
ｊにはＶBL(j)＝１．０Ｖのパルス電圧が印加され、ウ
ェルの電位ＶWell及びソース線ＳＬの電位ＶSLはいずれ
も０Ｖに設定され、選択ビットに対応するメモリセルト
ランジスタＭＴ（ｊ，ｉ）に接続されているワード線Ｗ
ＬｉにはＶWL(i)＝１．０Ｖのパルス電圧が印加されて
いる。
ファイが行われている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。ステップＳＰ
６０においては、選択ビットに対応するメモリセルトラ
ンジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬ
ｊにはＶBL(j)＝１．０Ｖのパルス電圧が印加され、ウ
ェルの電位ＶWell及びソース線ＳＬの電位ＶSLはいずれ
も０Ｖに設定され、選択ビットに対応するメモリセルト
ランジスタＭＴ（ｊ，ｉ）に接続されているワード線Ｗ
ＬｉにはＶWL(i)＝１．０Ｖのパルス電圧が印加されて
いる。
【００５９】図３を参照して、過消去状態にあるメモリ
セルトランジスタが存在しない場合、即ちステップＳＰ
６０における判定の結果が「ＰＡＳＳ」である場合は、
図５に示したステップＳＰ６１に進み、１回目のデータ
消去動作が終了する。
セルトランジスタが存在しない場合、即ちステップＳＰ
６０における判定の結果が「ＰＡＳＳ」である場合は、
図５に示したステップＳＰ６１に進み、１回目のデータ
消去動作が終了する。
【００６０】一方、過消去状態にあるメモリセルが一つ
でも存在する場合、即ちステップＳＰ６０における判定
の結果が「ＦＡＩＬ」である場合は、図４に示したステ
ップＳＰ６２に進み、所定のパルス幅（ここでは１μｓ
とする）のビット毎書き戻しパルスが、過消去状態にあ
るメモリセルトランジスタを選択して印加される。これ
により、チャネルホットエレクトロン（ＣＨＥ）を用い
て、ビット毎にデータが書き戻される。
でも存在する場合、即ちステップＳＰ６０における判定
の結果が「ＦＡＩＬ」である場合は、図４に示したステ
ップＳＰ６２に進み、所定のパルス幅（ここでは１μｓ
とする）のビット毎書き戻しパルスが、過消去状態にあ
るメモリセルトランジスタを選択して印加される。これ
により、チャネルホットエレクトロン（ＣＨＥ）を用い
て、ビット毎にデータが書き戻される。
【００６１】図１６は、ステップＳＰ６２でビット毎書
き戻しパルスが印加されている状態での印加電圧を説明
するための、メモリセルブロックの回路図である。ステ
ップＳＰ６２においては、選択ビットに対応するメモリ
セルトランジスタＭＴ（ｊ，ｉ）に接続されているビッ
ト線ＢＬｊにはＶBL(j)＝４．０Ｖのパルス電圧が印加
され、その他のビット線の電位ＶBL、ウェルの電位Ｖ
Well、及びソース線ＳＬの電位ＶSLはいずれも０Ｖに設
定され、選択ビットに対応するメモリセルトランジスタ
ＭＴ（ｊ，ｉ）に接続されているワード線ＷＬｉにはＶ
WL(i)＝１．０Ｖのパルス電圧が印加されている。
き戻しパルスが印加されている状態での印加電圧を説明
するための、メモリセルブロックの回路図である。ステ
ップＳＰ６２においては、選択ビットに対応するメモリ
セルトランジスタＭＴ（ｊ，ｉ）に接続されているビッ
ト線ＢＬｊにはＶBL(j)＝４．０Ｖのパルス電圧が印加
され、その他のビット線の電位ＶBL、ウェルの電位Ｖ
Well、及びソース線ＳＬの電位ＶSLはいずれも０Ｖに設
定され、選択ビットに対応するメモリセルトランジスタ
ＭＴ（ｊ，ｉ）に接続されているワード線ＷＬｉにはＶ
WL(i)＝１．０Ｖのパルス電圧が印加されている。
【００６２】図４を参照して、ステップＳＰ６２に引き
続き、ステップＳＰ６３において、過消去状態にあった
全てのメモリセルトランジスタが過消去状態から回復し
たか否かを判定するために、過消去ベリファイが再度行
われる。ステップＳＰ６３での印加電圧の条件は、ステ
ップＳＰ６０と同様である。
続き、ステップＳＰ６３において、過消去状態にあった
全てのメモリセルトランジスタが過消去状態から回復し
たか否かを判定するために、過消去ベリファイが再度行
われる。ステップＳＰ６３での印加電圧の条件は、ステ
ップＳＰ６０と同様である。
【００６３】依然として過消去状態にあるメモリセルト
ランジスタが一つでも存在する場合、即ちステップＳＰ
６３における判定の結果が「ＦＡＩＬ」である場合は、
ステップＳＰ６４において、ビット毎書き戻しパルスの
電圧値が、パルス強度が強くなるように更新される。そ
の後、過消去状態にあるメモリセルトランジスタに対し
て、電圧値が更新されたビット毎書き戻しパルスが、ス
テップＳＰ６２において再度印加される。過消去状態に
あるメモリセルトランジスタが存在しなくなるまで、即
ちステップＳＰ６３における判定の結果が「ＰＡＳＳ」
となるまで、ステップＳＰ６２〜ＳＰ６４の動作が繰り
返される。
ランジスタが一つでも存在する場合、即ちステップＳＰ
６３における判定の結果が「ＦＡＩＬ」である場合は、
ステップＳＰ６４において、ビット毎書き戻しパルスの
電圧値が、パルス強度が強くなるように更新される。そ
の後、過消去状態にあるメモリセルトランジスタに対し
て、電圧値が更新されたビット毎書き戻しパルスが、ス
テップＳＰ６２において再度印加される。過消去状態に
あるメモリセルトランジスタが存在しなくなるまで、即
ちステップＳＰ６３における判定の結果が「ＰＡＳＳ」
となるまで、ステップＳＰ６２〜ＳＰ６４の動作が繰り
返される。
【００６４】図１７は、ステップＳＰ６４におけるビッ
ト毎書き戻しパルスの電圧値の更新状況を示す図であ
る。ワード線ＷＬに印加されるパルス電圧の電圧値ＶWL
は、図１６に示した第１段階ｔ１の１．０Ｖからスター
トして、０．５Ｖ刻みで、第１３段階ｔ１３の７．０Ｖ
まで上昇される。選択ビットに対応するメモリセルトラ
ンジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬ
ｊに印加されるパルス電圧の電圧値は、ＶBL(j)＝４．
０Ｖで固定である。
ト毎書き戻しパルスの電圧値の更新状況を示す図であ
る。ワード線ＷＬに印加されるパルス電圧の電圧値ＶWL
は、図１６に示した第１段階ｔ１の１．０Ｖからスター
トして、０．５Ｖ刻みで、第１３段階ｔ１３の７．０Ｖ
まで上昇される。選択ビットに対応するメモリセルトラ
ンジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬ
ｊに印加されるパルス電圧の電圧値は、ＶBL(j)＝４．
０Ｖで固定である。
【００６５】図４を参照して、ステップＳＰ６３におけ
る判定の結果が「ＰＡＳＳ」である場合は、ステップＳ
Ｐ６５に進み、ビット毎書き戻しパルスの最終的な電圧
値、即ち最終的なＶWLの値が、図１に示した記憶部２ａ
に記録される。図１７に示した例のように、ステップＳ
Ｐ６３における判定の結果が第７段階ｔ７で「ＰＡＳ
Ｓ」となった場合は、「ビット毎書き戻しパルス：ＶWL
＝４．０Ｖ」という情報が記憶部２ａに記録される。
る判定の結果が「ＰＡＳＳ」である場合は、ステップＳ
Ｐ６５に進み、ビット毎書き戻しパルスの最終的な電圧
値、即ち最終的なＶWLの値が、図１に示した記憶部２ａ
に記録される。図１７に示した例のように、ステップＳ
Ｐ６３における判定の結果が第７段階ｔ７で「ＰＡＳ
Ｓ」となった場合は、「ビット毎書き戻しパルス：ＶWL
＝４．０Ｖ」という情報が記憶部２ａに記録される。
【００６６】次に、ステップＳＰ６６において、過剰な
データ書き戻しによって過書き戻し状態となっているメ
モリセルトランジスタが存在するか否かを判定する過書
き戻しベリファイが行われる。過書き戻し状態にあるメ
モリセルトランジスタが存在しない場合、即ちステップ
ＳＰ６６における判定の結果が「ＰＡＳＳ」である場合
は、図５に示したステップＳＰ６１に進み、１回目のデ
ータ消去動作が終了する。
データ書き戻しによって過書き戻し状態となっているメ
モリセルトランジスタが存在するか否かを判定する過書
き戻しベリファイが行われる。過書き戻し状態にあるメ
モリセルトランジスタが存在しない場合、即ちステップ
ＳＰ６６における判定の結果が「ＰＡＳＳ」である場合
は、図５に示したステップＳＰ６１に進み、１回目のデ
ータ消去動作が終了する。
【００６７】過書き戻し状態にあるメモリセルトランジ
スタが一つでも存在する場合、即ちステップＳＰ６６に
おける判定の結果が「ＦＡＩＬ」である場合は、図３に
示したステップＳＰ５６に戻り、ステップＳＰ５６以降
の動作が改めて実行される。
スタが一つでも存在する場合、即ちステップＳＰ６６に
おける判定の結果が「ＦＡＩＬ」である場合は、図３に
示したステップＳＰ５６に戻り、ステップＳＰ５６以降
の動作が改めて実行される。
【００６８】図１８は、ステップＳＰ６６において「Ｐ
ＡＳＳ」と判定された時点でのしきい値電圧の分布を示
す図である。この時点では、メモリセルブロック内の全
てのメモリセルトランジスタのしきい値電圧が、１．０
Ｖ以上３．５Ｖ未満となっている。
ＡＳＳ」と判定された時点でのしきい値電圧の分布を示
す図である。この時点では、メモリセルブロック内の全
てのメモリセルトランジスタのしきい値電圧が、１．０
Ｖ以上３．５Ｖ未満となっている。
【００６９】図１９〜２２は、本実施の形態１に係る不
揮発性半導体記憶装置１における、２回目以降のデータ
消去方法を説明するためのフローチャートである。図１
９を参照して、ステップＳＰ１０１において２回目以降
の消去コマンドが入力されると、ステップＳＰ１０２に
おいて、前回のデータ消去動作における一括書き込みパ
ルスの最終電圧値が、図１に示した記憶部２ａから読み
出される。
揮発性半導体記憶装置１における、２回目以降のデータ
消去方法を説明するためのフローチャートである。図１
９を参照して、ステップＳＰ１０１において２回目以降
の消去コマンドが入力されると、ステップＳＰ１０２に
おいて、前回のデータ消去動作における一括書き込みパ
ルスの最終電圧値が、図１に示した記憶部２ａから読み
出される。
【００７０】次に、ステップＳＰ１０３において、制御
部２は、前回のデータ消去動作における一括書き込みパ
ルスの最終電圧値に基づいて、今回のデータ消去動作に
おける一括書き込みパルスの開始電圧値を設定する。こ
のとき、一括書き込みパルスのパルス強度が強過ぎると
いう事態を回避するために、前回のデータ消去動作にお
ける一括書き込みパルスの最終のパルス強度よりも、所
定段階（例えば１又は２段階）低い値に設定するのが望
ましい。上記の例では、１回目のデータ消去動作におけ
る一括書き込みパルスの最終電圧値がＶWL＝８．００
Ｖ、ＶWell＝ＶSL＝−６．００Ｖであったため、２回目
のデータ消去動作ではそれよりも１段階低くして、一括
書き込みパルスの開始電圧値を、ＶWL＝７．７５Ｖ、Ｖ
Well＝ＶSL＝−５．７５Ｖに設定する。なお、一括書き
込みパルスのパルス幅は、前回と同様（１ｍｓ）であ
る。
部２は、前回のデータ消去動作における一括書き込みパ
ルスの最終電圧値に基づいて、今回のデータ消去動作に
おける一括書き込みパルスの開始電圧値を設定する。こ
のとき、一括書き込みパルスのパルス強度が強過ぎると
いう事態を回避するために、前回のデータ消去動作にお
ける一括書き込みパルスの最終のパルス強度よりも、所
定段階（例えば１又は２段階）低い値に設定するのが望
ましい。上記の例では、１回目のデータ消去動作におけ
る一括書き込みパルスの最終電圧値がＶWL＝８．００
Ｖ、ＶWell＝ＶSL＝−６．００Ｖであったため、２回目
のデータ消去動作ではそれよりも１段階低くして、一括
書き込みパルスの開始電圧値を、ＶWL＝７．７５Ｖ、Ｖ
Well＝ＶSL＝−５．７５Ｖに設定する。なお、一括書き
込みパルスのパルス幅は、前回と同様（１ｍｓ）であ
る。
【００７１】次に、ステップＳＰ１０４において、ステ
ップＳＰ１０３で設定された電圧値の一括書き込みパル
スが、全てのメモリセルトランジスタに印加される。次
に、ステップＳＰ１０５において書き込みベリファイが
行われる。ステップＳＰ１０５での書き込みベリファイ
における電圧印加条件は、上記のステップＳＰ５３での
書き込みベリファイにおける電圧印加条件と同様であ
る。
ップＳＰ１０３で設定された電圧値の一括書き込みパル
スが、全てのメモリセルトランジスタに印加される。次
に、ステップＳＰ１０５において書き込みベリファイが
行われる。ステップＳＰ１０５での書き込みベリファイ
における電圧印加条件は、上記のステップＳＰ５３での
書き込みベリファイにおける電圧印加条件と同様であ
る。
【００７２】ステップＳＰ１０５における判定の結果が
「ＦＡＩＬ」である場合は、ステップＳＰ１０６に進
み、一括書き込みパルスの電圧値が、パルス強度が強く
なるように図９に従って更新される。その後、電圧値が
更新された一括書き込みパルスが、ステップＳＰ１０４
において再度印加される。ステップＳＰ１０５における
判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ１
０４〜ＳＰ１０６の動作が繰り返される。
「ＦＡＩＬ」である場合は、ステップＳＰ１０６に進
み、一括書き込みパルスの電圧値が、パルス強度が強く
なるように図９に従って更新される。その後、電圧値が
更新された一括書き込みパルスが、ステップＳＰ１０４
において再度印加される。ステップＳＰ１０５における
判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ１
０４〜ＳＰ１０６の動作が繰り返される。
【００７３】ステップＳＰ１０５における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ１０７に進
み、今回のデータ消去動作に関する一括書き込みパルス
の最終的な電圧値が、図１に示した記憶部２ａに記録さ
れる。今回のデータ消去動作に関する一括書き込みパル
スの最終的な電圧値は、次回のデータ消去動作におい
て、制御部２が一括書き込みパルスの開始電圧値を設定
する際に利用される。
「ＰＡＳＳ」である場合は、ステップＳＰ１０７に進
み、今回のデータ消去動作に関する一括書き込みパルス
の最終的な電圧値が、図１に示した記憶部２ａに記録さ
れる。今回のデータ消去動作に関する一括書き込みパル
スの最終的な電圧値は、次回のデータ消去動作におい
て、制御部２が一括書き込みパルスの開始電圧値を設定
する際に利用される。
【００７４】図２０を参照して、次に、ステップＳＰ１
０８において、前回のデータ消去動作における消去パル
スの最終電圧値が、図１に示した記憶部２ａから読み出
される。次に、ステップＳＰ１０９において、制御部２
は、前回のデータ消去動作における消去パルスの最終電
圧値に基づいて、今回のデータ消去動作における消去パ
ルスの開始電圧値を設定する。このとき、消去パルスの
パルス強度が強過ぎるという事態を回避するために、前
回のデータ消去動作における消去パルスの最終のパルス
強度よりも、所定段階低い値に設定するのが望ましい。
上記の例では、１回目のデータ消去動作における消去パ
ルスの最終電圧値がＶWL＝−７．００Ｖ、ＶWell＝ＶSL
＝５．００Ｖであったため、２回目のデータ消去動作で
はそれよりも１段階低くして、消去パルスの開始電圧値
を、ＶWL＝−６．７５Ｖ、ＶWell＝ＶSL＝４．７５Ｖに
設定する。なお、消去パルスのパルス幅は、前回と同様
（１ｍｓ）である。
０８において、前回のデータ消去動作における消去パル
スの最終電圧値が、図１に示した記憶部２ａから読み出
される。次に、ステップＳＰ１０９において、制御部２
は、前回のデータ消去動作における消去パルスの最終電
圧値に基づいて、今回のデータ消去動作における消去パ
ルスの開始電圧値を設定する。このとき、消去パルスの
パルス強度が強過ぎるという事態を回避するために、前
回のデータ消去動作における消去パルスの最終のパルス
強度よりも、所定段階低い値に設定するのが望ましい。
上記の例では、１回目のデータ消去動作における消去パ
ルスの最終電圧値がＶWL＝−７．００Ｖ、ＶWell＝ＶSL
＝５．００Ｖであったため、２回目のデータ消去動作で
はそれよりも１段階低くして、消去パルスの開始電圧値
を、ＶWL＝−６．７５Ｖ、ＶWell＝ＶSL＝４．７５Ｖに
設定する。なお、消去パルスのパルス幅は、前回と同様
（１ｍｓ）である。
【００７５】次に、ステップＳＰ１１０において、ステ
ップＳＰ１０９で設定された電圧値の消去パルスが、全
てのメモリセルトランジスタに印加される。次に、ステ
ップＳＰ１１１において消去ベリファイが行われる。ス
テップＳＰ１１１での消去ベリファイにおける電圧印加
条件は、上記のステップＳＰ５７での消去ベリファイに
おける電圧印加条件と同様である。
ップＳＰ１０９で設定された電圧値の消去パルスが、全
てのメモリセルトランジスタに印加される。次に、ステ
ップＳＰ１１１において消去ベリファイが行われる。ス
テップＳＰ１１１での消去ベリファイにおける電圧印加
条件は、上記のステップＳＰ５７での消去ベリファイに
おける電圧印加条件と同様である。
【００７６】ステップＳＰ１１１における判定の結果が
「ＦＡＩＬ」である場合は、ステップＳＰ１１２に進
み、消去パルスの電圧値が、パルス強度が強くなるよう
に図１３に従って更新される。その後、電圧値が更新さ
れた消去パルスが、ステップＳＰ１１０において再度印
加される。ステップＳＰ１１１における判定の結果が
「ＰＡＳＳ」となるまで、ステップＳＰ１１０〜ＳＰ１
１２の動作が繰り返される。
「ＦＡＩＬ」である場合は、ステップＳＰ１１２に進
み、消去パルスの電圧値が、パルス強度が強くなるよう
に図１３に従って更新される。その後、電圧値が更新さ
れた消去パルスが、ステップＳＰ１１０において再度印
加される。ステップＳＰ１１１における判定の結果が
「ＰＡＳＳ」となるまで、ステップＳＰ１１０〜ＳＰ１
１２の動作が繰り返される。
【００７７】ステップＳＰ１１１における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ１１３に進
み、今回のデータ消去動作に関する消去パルスの最終的
な電圧値が、図１に示した記憶部２ａに記録される。今
回のデータ消去動作に関する消去パルスの最終的な電圧
値は、次回のデータ消去動作において、制御部２が消去
パルスの開始電圧値を設定する際に利用される。
「ＰＡＳＳ」である場合は、ステップＳＰ１１３に進
み、今回のデータ消去動作に関する消去パルスの最終的
な電圧値が、図１に示した記憶部２ａに記録される。今
回のデータ消去動作に関する消去パルスの最終的な電圧
値は、次回のデータ消去動作において、制御部２が消去
パルスの開始電圧値を設定する際に利用される。
【００７８】次に、ステップＳＰ１１４において過消去
ベリファイが行われる。ステップＳＰ１１４での過消去
ベリファイにおける電圧印加条件は、上記のステップＳ
Ｐ６０での過消去ベリファイにおける電圧印加条件と同
様である。ステップＳＰ１１４における判定の結果が
「ＰＡＳＳ」である場合は、図２２に示したステップＳ
Ｐ１１５に進み、今回のデータ消去動作が終了する。
ベリファイが行われる。ステップＳＰ１１４での過消去
ベリファイにおける電圧印加条件は、上記のステップＳ
Ｐ６０での過消去ベリファイにおける電圧印加条件と同
様である。ステップＳＰ１１４における判定の結果が
「ＰＡＳＳ」である場合は、図２２に示したステップＳ
Ｐ１１５に進み、今回のデータ消去動作が終了する。
【００７９】一方、ステップＳＰ１１４における判定の
結果が「ＦＡＩＬ」である場合は、図２１に示したステ
ップＳＰ１１６に進み、前回のデータ消去動作における
ビット毎書き戻しパルスの最終電圧値が、図１に示した
記憶部２ａから読み出される。次に、ステップＳＰ１１
７において、制御部２は、前回のデータ消去動作におけ
るビット毎書き戻しパルスの最終電圧値に基づいて、今
回のデータ消去動作におけるビット毎書き戻しパルスの
開始電圧値を設定する。このとき、ビット毎書き戻しパ
ルスのパルス強度が強過ぎるという事態を回避するため
に、前回のデータ消去動作におけるビット毎書き戻しパ
ルスの最終のパルス強度よりも、所定段階低い値に設定
するのが望ましい。上記の例では、１回目のデータ消去
動作におけるビット毎書き戻しパルスの最終電圧値がＶ
WL＝４．０Ｖであったため、２回目のデータ消去動作で
はそれよりも１段階低くして、ビット毎書き戻しパルス
の開始電圧値を、ＶWL＝３．５Ｖに設定する。なお、ビ
ット毎書き戻しパルスのパルス幅は、前回と同様（１μ
ｓ）である。
結果が「ＦＡＩＬ」である場合は、図２１に示したステ
ップＳＰ１１６に進み、前回のデータ消去動作における
ビット毎書き戻しパルスの最終電圧値が、図１に示した
記憶部２ａから読み出される。次に、ステップＳＰ１１
７において、制御部２は、前回のデータ消去動作におけ
るビット毎書き戻しパルスの最終電圧値に基づいて、今
回のデータ消去動作におけるビット毎書き戻しパルスの
開始電圧値を設定する。このとき、ビット毎書き戻しパ
ルスのパルス強度が強過ぎるという事態を回避するため
に、前回のデータ消去動作におけるビット毎書き戻しパ
ルスの最終のパルス強度よりも、所定段階低い値に設定
するのが望ましい。上記の例では、１回目のデータ消去
動作におけるビット毎書き戻しパルスの最終電圧値がＶ
WL＝４．０Ｖであったため、２回目のデータ消去動作で
はそれよりも１段階低くして、ビット毎書き戻しパルス
の開始電圧値を、ＶWL＝３．５Ｖに設定する。なお、ビ
ット毎書き戻しパルスのパルス幅は、前回と同様（１μ
ｓ）である。
【００８０】次に、ステップＳＰ１１８において、ステ
ップＳＰ１１７で設定された電圧値のビット毎書き戻し
パルスが、過消去状態にあるメモリセルトランジスタを
選択して印加される。次に、ステップＳＰ１１９におい
て、ステップＳＰ１１４と同様の過消去ベリファイが行
われる。
ップＳＰ１１７で設定された電圧値のビット毎書き戻し
パルスが、過消去状態にあるメモリセルトランジスタを
選択して印加される。次に、ステップＳＰ１１９におい
て、ステップＳＰ１１４と同様の過消去ベリファイが行
われる。
【００８１】ステップＳＰ１１９における判定の結果が
「ＦＡＩＬ」である場合は、ステップＳＰ１２０に進
み、ビット毎書き戻しパルスの電圧値が、パルス強度が
強くなるように図１７に従って更新される。その後、電
圧値が更新されたビット毎書き戻しパルスが、ステップ
ＳＰ１１８において再度印加される。ステップＳＰ１１
９における判定の結果が「ＰＡＳＳ」となるまで、ステ
ップＳＰ１１８〜ＳＰ１２０の動作が繰り返される。
「ＦＡＩＬ」である場合は、ステップＳＰ１２０に進
み、ビット毎書き戻しパルスの電圧値が、パルス強度が
強くなるように図１７に従って更新される。その後、電
圧値が更新されたビット毎書き戻しパルスが、ステップ
ＳＰ１１８において再度印加される。ステップＳＰ１１
９における判定の結果が「ＰＡＳＳ」となるまで、ステ
ップＳＰ１１８〜ＳＰ１２０の動作が繰り返される。
【００８２】ステップＳＰ１１９における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ１２１に進
み、今回のデータ消去動作に関するビット毎書き戻しパ
ルスの最終的な電圧値が、図１に示した記憶部２ａに記
録される。今回のデータ消去動作に関するビット毎書き
戻しパルスの最終的な電圧値は、次回のデータ消去動作
において、制御部２がビット毎書き戻しパルスの開始電
圧値を設定する際に利用される。
「ＰＡＳＳ」である場合は、ステップＳＰ１２１に進
み、今回のデータ消去動作に関するビット毎書き戻しパ
ルスの最終的な電圧値が、図１に示した記憶部２ａに記
録される。今回のデータ消去動作に関するビット毎書き
戻しパルスの最終的な電圧値は、次回のデータ消去動作
において、制御部２がビット毎書き戻しパルスの開始電
圧値を設定する際に利用される。
【００８３】次に、ステップＳＰ１２２において過書き
戻しベリファイが行われる。ステップＳＰ１２２での過
書き戻しベリファイにおける電圧印加条件は、上記のス
テップＳＰ６６での過書き戻しベリファイにおける電圧
印加条件と同様である。ステップＳＰ１２２における判
定の結果が「ＰＡＳＳ」である場合は、図２２に示した
ステップＳＰ１１５に進み、今回のデータ消去動作が終
了する。一方、ステップＳＰ１２２における判定の結果
が「ＦＡＩＬ」である場合は、図２０に示したステップ
ＳＰ１１０に戻り、ステップＳＰ１１０以降の動作が改
めて実行される。
戻しベリファイが行われる。ステップＳＰ１２２での過
書き戻しベリファイにおける電圧印加条件は、上記のス
テップＳＰ６６での過書き戻しベリファイにおける電圧
印加条件と同様である。ステップＳＰ１２２における判
定の結果が「ＰＡＳＳ」である場合は、図２２に示した
ステップＳＰ１１５に進み、今回のデータ消去動作が終
了する。一方、ステップＳＰ１２２における判定の結果
が「ＦＡＩＬ」である場合は、図２０に示したステップ
ＳＰ１１０に戻り、ステップＳＰ１１０以降の動作が改
めて実行される。
【００８４】なお、以上の説明では、制御部２は、今回
のデータ消去動作において、一括書き込みパルスの前回
の最終電圧値、消去パルスの前回の最終電圧値、及びビ
ット毎書き戻しパルスの前回の最終電圧値を、それぞれ
ステップＳＰ１０２，ＳＰ１０８，ＳＰ１１６において
別々に読み出した。しかしながら、消去パルス及びビッ
ト毎書き戻しパルスの各前回の最終電圧値は、ステップ
ＳＰ１０２において一括書き込みパルスの前回の最終電
圧値が読み出される際に、併せて読み出されてもよい。
のデータ消去動作において、一括書き込みパルスの前回
の最終電圧値、消去パルスの前回の最終電圧値、及びビ
ット毎書き戻しパルスの前回の最終電圧値を、それぞれ
ステップＳＰ１０２，ＳＰ１０８，ＳＰ１１６において
別々に読み出した。しかしながら、消去パルス及びビッ
ト毎書き戻しパルスの各前回の最終電圧値は、ステップ
ＳＰ１０２において一括書き込みパルスの前回の最終電
圧値が読み出される際に、併せて読み出されてもよい。
【００８５】このように本実施の形態１に係る不揮発性
半導体記憶装置及びそのデータ消去方法によれば、記憶
部２ａには、前回のデータ消去動作における、一括書き
込みパルスの最終のパルス強度に関するデータ（第１の
情報）が記憶されており、制御部２は、今回のデータ消
去動作における一括書き込みパルスのパルス強度の開始
値を、上記第１の情報に基づいて決定する。従って、あ
る程度多数のデータ消去動作が既に行われた後のデータ
消去動作においても、ステップＳＰ１０５における判定
の結果が「ＦＡＩＬ」となる可能性が従来よりも低くな
り、データ消去動作の所要時間の短縮化を図ることがで
きる。
半導体記憶装置及びそのデータ消去方法によれば、記憶
部２ａには、前回のデータ消去動作における、一括書き
込みパルスの最終のパルス強度に関するデータ（第１の
情報）が記憶されており、制御部２は、今回のデータ消
去動作における一括書き込みパルスのパルス強度の開始
値を、上記第１の情報に基づいて決定する。従って、あ
る程度多数のデータ消去動作が既に行われた後のデータ
消去動作においても、ステップＳＰ１０５における判定
の結果が「ＦＡＩＬ」となる可能性が従来よりも低くな
り、データ消去動作の所要時間の短縮化を図ることがで
きる。
【００８６】また、記憶部２ａには、前回のデータ消去
動作における、消去パルスの最終のパルス強度に関する
データ（第２の情報）が記憶されており、制御部２は、
今回のデータ消去動作における消去パルスのパルス強度
の開始値を、上記第２の情報に基づいて決定する。従っ
て、ある程度多数のデータ消去動作が既に行われた後の
データ消去動作においても、ステップＳＰ１１１におけ
る判定の結果が「ＦＡＩＬ」となる可能性が従来よりも
低くなり、データ消去動作の所要時間の短縮化を図るこ
とができる。
動作における、消去パルスの最終のパルス強度に関する
データ（第２の情報）が記憶されており、制御部２は、
今回のデータ消去動作における消去パルスのパルス強度
の開始値を、上記第２の情報に基づいて決定する。従っ
て、ある程度多数のデータ消去動作が既に行われた後の
データ消去動作においても、ステップＳＰ１１１におけ
る判定の結果が「ＦＡＩＬ」となる可能性が従来よりも
低くなり、データ消去動作の所要時間の短縮化を図るこ
とができる。
【００８７】さらに記憶部２ａには、前回のデータ消去
動作における、ビット毎書き戻しパルスの最終のパルス
強度に関するデータ（第３の情報）がさらに記憶されて
おり、制御部２は、今回のデータ消去動作におけるビッ
ト毎書き戻しパルスのパルス強度の開始値を、上記第３
の情報に基づいて決定する。従って、ある程度多数のデ
ータ消去動作が既に行われた後のデータ消去動作におい
ても、ステップＳＰ１１９における判定の結果が「ＦＡ
ＩＬ」となる可能性が従来よりも低くなり、データ消去
動作の所要時間の短縮化を図ることができる。
動作における、ビット毎書き戻しパルスの最終のパルス
強度に関するデータ（第３の情報）がさらに記憶されて
おり、制御部２は、今回のデータ消去動作におけるビッ
ト毎書き戻しパルスのパルス強度の開始値を、上記第３
の情報に基づいて決定する。従って、ある程度多数のデ
ータ消去動作が既に行われた後のデータ消去動作におい
ても、ステップＳＰ１１９における判定の結果が「ＦＡ
ＩＬ」となる可能性が従来よりも低くなり、データ消去
動作の所要時間の短縮化を図ることができる。
【００８８】次に、本実施の形態１の第１の変形例につ
いて説明する。以上の説明では、ステップＳＰ５２，Ｓ
Ｐ１０４において一括書き込みパルスが印加されたが、
ビット毎書き込みパルスが印加されてもよい。
いて説明する。以上の説明では、ステップＳＰ５２，Ｓ
Ｐ１０４において一括書き込みパルスが印加されたが、
ビット毎書き込みパルスが印加されてもよい。
【００８９】図２３は、本実施の形態１の第１の変形例
に係る不揮発性半導体記憶装置１における、１回目のデ
ータ消去方法の一部を説明するためのフローチャートで
ある。ステップＳＰ７１において１回目の消去コマンド
が入力されると、ステップＳＰ７２において、イレース
状態にあるビットを選択してビット毎書き戻しパルスが
印加される。これにより、チャネルホットエレクトロン
を用いて、ビット毎にデータが書き込まれる。
に係る不揮発性半導体記憶装置１における、１回目のデ
ータ消去方法の一部を説明するためのフローチャートで
ある。ステップＳＰ７１において１回目の消去コマンド
が入力されると、ステップＳＰ７２において、イレース
状態にあるビットを選択してビット毎書き戻しパルスが
印加される。これにより、チャネルホットエレクトロン
を用いて、ビット毎にデータが書き込まれる。
【００９０】次に、ステップＳＰ７３において書き込み
ベリファイが行われる。ステップＳＰ７３における判定
の結果が「ＦＡＩＬ」である場合は、ステップＳＰ７４
に進み、ビット毎書き込みパルスの電圧値が、パルス強
度が強くなるように更新される。その後、電圧値が更新
されたビット毎書き込みパルスが、ステップＳＰ７２に
おいて再度印加される。ステップＳＰ７３における判定
の結果が「ＰＡＳＳ」となるまで、ステップＳＰ７２〜
ＳＰ７４の動作が繰り返される。
ベリファイが行われる。ステップＳＰ７３における判定
の結果が「ＦＡＩＬ」である場合は、ステップＳＰ７４
に進み、ビット毎書き込みパルスの電圧値が、パルス強
度が強くなるように更新される。その後、電圧値が更新
されたビット毎書き込みパルスが、ステップＳＰ７２に
おいて再度印加される。ステップＳＰ７３における判定
の結果が「ＰＡＳＳ」となるまで、ステップＳＰ７２〜
ＳＰ７４の動作が繰り返される。
【００９１】ステップＳＰ７３における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ７５に進み、
ビット毎書き込みパルスの最終的な電圧値が、図１に示
した記憶部２ａに記録される。その後の動作は、上記ス
テップＳＰ５６以降の動作と同様である。
「ＰＡＳＳ」である場合は、ステップＳＰ７５に進み、
ビット毎書き込みパルスの最終的な電圧値が、図１に示
した記憶部２ａに記録される。その後の動作は、上記ス
テップＳＰ５６以降の動作と同様である。
【００９２】図２４は、本実施の形態１の第１の変形例
に係る不揮発性半導体記憶装置１における、２回目以降
のデータ消去方法の一部を説明するためのフローチャー
トである。ステップＳＰ１４１において２回目以降の消
去コマンドが入力されると、ステップＳＰ１４２におい
て、前回のデータ消去動作におけるビット毎書き込みパ
ルスの最終電圧値が、図１に示した記憶部２ａから読み
出される。
に係る不揮発性半導体記憶装置１における、２回目以降
のデータ消去方法の一部を説明するためのフローチャー
トである。ステップＳＰ１４１において２回目以降の消
去コマンドが入力されると、ステップＳＰ１４２におい
て、前回のデータ消去動作におけるビット毎書き込みパ
ルスの最終電圧値が、図１に示した記憶部２ａから読み
出される。
【００９３】次に、ステップＳＰ１４３において、制御
部２は、前回のデータ消去動作におけるビット毎書き込
みパルスの最終電圧値に基づいて、今回のデータ消去動
作におけるビット毎書き込みパルスの開始電圧値を設定
する。このとき、ビット毎書き込みパルスのパルス強度
が強過ぎるという事態を回避するために、前回のデータ
消去動作におけるビット毎書き込みパルスの最終のパル
ス強度よりも、所定段階低い値に設定するのが望まし
い。
部２は、前回のデータ消去動作におけるビット毎書き込
みパルスの最終電圧値に基づいて、今回のデータ消去動
作におけるビット毎書き込みパルスの開始電圧値を設定
する。このとき、ビット毎書き込みパルスのパルス強度
が強過ぎるという事態を回避するために、前回のデータ
消去動作におけるビット毎書き込みパルスの最終のパル
ス強度よりも、所定段階低い値に設定するのが望まし
い。
【００９４】次に、ステップＳＰ１４４において、ステ
ップＳＰ１４３で設定された電圧値のビット毎書き込み
パルスが、選択されたメモリセルトランジスタに印加さ
れる。次に、ステップＳＰ１４５において書き込みベリ
ファイが行われる。ステップＳＰ１４５における判定の
結果が「ＦＡＩＬ」である場合は、ステップＳＰ１４６
に進み、ビット毎書き込みパルスの電圧値が、パルス強
度が強くなるように更新される。その後、電圧値が更新
されたビット毎書き込みパルスが、ステップＳＰ１４４
において再度印加される。ステップＳＰ１４５における
判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ１
４４〜ＳＰ１４６の動作が繰り返される。
ップＳＰ１４３で設定された電圧値のビット毎書き込み
パルスが、選択されたメモリセルトランジスタに印加さ
れる。次に、ステップＳＰ１４５において書き込みベリ
ファイが行われる。ステップＳＰ１４５における判定の
結果が「ＦＡＩＬ」である場合は、ステップＳＰ１４６
に進み、ビット毎書き込みパルスの電圧値が、パルス強
度が強くなるように更新される。その後、電圧値が更新
されたビット毎書き込みパルスが、ステップＳＰ１４４
において再度印加される。ステップＳＰ１４５における
判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ１
４４〜ＳＰ１４６の動作が繰り返される。
【００９５】ステップＳＰ１４５における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ１４７に進
み、今回のデータ消去動作に関するビット毎書き込みパ
ルスの最終的な電圧値が、図１に示した記憶部２ａに記
録される。その後の動作は、上記ステップＳＰ１０８以
降の動作と同様である。
「ＰＡＳＳ」である場合は、ステップＳＰ１４７に進
み、今回のデータ消去動作に関するビット毎書き込みパ
ルスの最終的な電圧値が、図１に示した記憶部２ａに記
録される。その後の動作は、上記ステップＳＰ１０８以
降の動作と同様である。
【００９６】次に、本実施の形態１の第２の変形例につ
いて説明する。以上の説明では、ステップＳＰ６２，Ｓ
Ｐ１１８においてビット毎書き戻しパルスが印加された
が、一括書き戻しパルスが印加されてもよい。
いて説明する。以上の説明では、ステップＳＰ６２，Ｓ
Ｐ１１８においてビット毎書き戻しパルスが印加された
が、一括書き戻しパルスが印加されてもよい。
【００９７】図２５は、本実施の形態１の第２の変形例
に係る不揮発性半導体記憶装置１における、１回目のデ
ータ消去方法の一部を説明するためのフローチャートで
ある。図３に示したステップＳＰ６０における判定の結
果が「ＦＡＩＬ」である場合は、ステップＳＰ８０にお
いて、全てのメモリセルトランジスタに一括書き戻しパ
ルスが印加される。これにより、ＦＮトンネル電流を用
いて、全てのメモリセルトランジスタにおいてデータが
書き戻される。
に係る不揮発性半導体記憶装置１における、１回目のデ
ータ消去方法の一部を説明するためのフローチャートで
ある。図３に示したステップＳＰ６０における判定の結
果が「ＦＡＩＬ」である場合は、ステップＳＰ８０にお
いて、全てのメモリセルトランジスタに一括書き戻しパ
ルスが印加される。これにより、ＦＮトンネル電流を用
いて、全てのメモリセルトランジスタにおいてデータが
書き戻される。
【００９８】次に、ステップＳＰ８１において過消去ベ
リファイが行われる。ステップＳＰ８１における判定の
結果が「ＦＡＩＬ」である場合は、ステップＳＰ８２に
おいて、一括書き戻しパルスの電圧値が、パルス強度が
強くなるように更新される。その後、電圧値が更新され
た一括書き戻しパルスが、ステップＳＰ８０において再
度印加される。ステップＳＰ８１における判定の結果が
「ＰＡＳＳ」となるまで、ステップＳＰ８０〜ＳＰ８２
の動作が繰り返される。
リファイが行われる。ステップＳＰ８１における判定の
結果が「ＦＡＩＬ」である場合は、ステップＳＰ８２に
おいて、一括書き戻しパルスの電圧値が、パルス強度が
強くなるように更新される。その後、電圧値が更新され
た一括書き戻しパルスが、ステップＳＰ８０において再
度印加される。ステップＳＰ８１における判定の結果が
「ＰＡＳＳ」となるまで、ステップＳＰ８０〜ＳＰ８２
の動作が繰り返される。
【００９９】図２６は、ステップＳＰ８２における一括
書き戻しパルスの電圧値の更新状況を示す図である。ワ
ード線ＷＬに印加されるパルス電圧の電圧値ＶWLは、第
１段階ｔ１の５．０Ｖからスタートして、０．５Ｖ刻み
で、第１１段階ｔ１１の１０．０Ｖまで上昇される。な
お、ビット線ＢＬ１〜ＢＬｍにはＶBL＝４．０Ｖのパル
ス電圧が印加され、ウェルの電位ＶWell及びソース線Ｓ
Ｌの電位ＶSLはいずれも０Ｖに設定されている。
書き戻しパルスの電圧値の更新状況を示す図である。ワ
ード線ＷＬに印加されるパルス電圧の電圧値ＶWLは、第
１段階ｔ１の５．０Ｖからスタートして、０．５Ｖ刻み
で、第１１段階ｔ１１の１０．０Ｖまで上昇される。な
お、ビット線ＢＬ１〜ＢＬｍにはＶBL＝４．０Ｖのパル
ス電圧が印加され、ウェルの電位ＶWell及びソース線Ｓ
Ｌの電位ＶSLはいずれも０Ｖに設定されている。
【０１００】ステップＳＰ８１における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ８３に進み、
一括書き戻しパルスの最終的な電圧値が、図１に示した
記憶部２ａに記録される。その後の動作は、上記ステッ
プＳＰ６６以降の動作と同様である。
「ＰＡＳＳ」である場合は、ステップＳＰ８３に進み、
一括書き戻しパルスの最終的な電圧値が、図１に示した
記憶部２ａに記録される。その後の動作は、上記ステッ
プＳＰ６６以降の動作と同様である。
【０１０１】図２７は、本実施の形態１の第２の変形例
に係る不揮発性半導体記憶装置１における、２回目以降
のデータ消去方法の一部を説明するためのフローチャー
トである。図２０に示したステップＳＰ１１４における
判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ
１５０に進み、前回のデータ消去動作における一括書き
戻しパルスの最終電圧値が、図１に示した記憶部２ａか
ら読み出される。次に、ステップＳＰ１５１において、
制御部２は、前回のデータ消去動作における一括書き戻
しパルスの最終電圧値に基づいて、今回のデータ消去動
作における一括書き戻しパルスの開始電圧値を設定す
る。このとき、一括書き戻しパルスのパルス強度が強過
ぎるという事態を回避するために、前回のデータ消去動
作における一括書き戻しパルスの最終のパルス強度より
も、所定段階低い値に設定するのが望ましい。
に係る不揮発性半導体記憶装置１における、２回目以降
のデータ消去方法の一部を説明するためのフローチャー
トである。図２０に示したステップＳＰ１１４における
判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ
１５０に進み、前回のデータ消去動作における一括書き
戻しパルスの最終電圧値が、図１に示した記憶部２ａか
ら読み出される。次に、ステップＳＰ１５１において、
制御部２は、前回のデータ消去動作における一括書き戻
しパルスの最終電圧値に基づいて、今回のデータ消去動
作における一括書き戻しパルスの開始電圧値を設定す
る。このとき、一括書き戻しパルスのパルス強度が強過
ぎるという事態を回避するために、前回のデータ消去動
作における一括書き戻しパルスの最終のパルス強度より
も、所定段階低い値に設定するのが望ましい。
【０１０２】次に、ステップＳＰ１５２において、ステ
ップＳＰ１５１で設定された電圧値の一括書き戻しパル
スが、全てのメモリセルトランジスタに印加される。次
に、ステップＳＰ１５３において過消去ベリファイが行
われる。ステップＳＰ１５３における判定の結果が「Ｆ
ＡＩＬ」である場合は、ステップＳＰ１５４に進み、一
括書き戻しパルスの電圧値が、パルス強度が強くなるよ
うに図２６に従って更新される。その後、電圧値が更新
された一括書き戻しパルスが、ステップＳＰ１５２にお
いて再度印加される。ステップＳＰ１５３における判定
の結果が「ＰＡＳＳ」となるまで、ステップＳＰ１５２
〜ＳＰ１５４の動作が繰り返される。
ップＳＰ１５１で設定された電圧値の一括書き戻しパル
スが、全てのメモリセルトランジスタに印加される。次
に、ステップＳＰ１５３において過消去ベリファイが行
われる。ステップＳＰ１５３における判定の結果が「Ｆ
ＡＩＬ」である場合は、ステップＳＰ１５４に進み、一
括書き戻しパルスの電圧値が、パルス強度が強くなるよ
うに図２６に従って更新される。その後、電圧値が更新
された一括書き戻しパルスが、ステップＳＰ１５２にお
いて再度印加される。ステップＳＰ１５３における判定
の結果が「ＰＡＳＳ」となるまで、ステップＳＰ１５２
〜ＳＰ１５４の動作が繰り返される。
【０１０３】ステップＳＰ１５３における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ１５５に進
み、今回のデータ消去動作に関する一括書き戻しパルス
の最終的な電圧値が、図１に示した記憶部２ａに記録さ
れる。その後の動作は、上記ステップＳＰ１２２以降の
動作と同様である。
「ＰＡＳＳ」である場合は、ステップＳＰ１５５に進
み、今回のデータ消去動作に関する一括書き戻しパルス
の最終的な電圧値が、図１に示した記憶部２ａに記録さ
れる。その後の動作は、上記ステップＳＰ１２２以降の
動作と同様である。
【０１０４】第１及び第２の変形例に係る半導体記憶装
置及びそのデータ消去方法によっても、実施の形態１の
上記効果と同様の効果を得ることができる。
置及びそのデータ消去方法によっても、実施の形態１の
上記効果と同様の効果を得ることができる。
【０１０５】実施の形態２．上記実施の形態１では、ス
テップＳＰ５４，ＳＰ１０６で一括書き込みパルスの電
圧値を更新し、ステップＳＰ５８，ＳＰ１１２で消去パ
ルスの電圧値を更新し、ステップＳＰ６４，ＳＰ１２０
でビット毎書き戻しパルスの電圧値を更新したが、パル
ス幅を更新することによってパルス強度を強めてもよ
い。
テップＳＰ５４，ＳＰ１０６で一括書き込みパルスの電
圧値を更新し、ステップＳＰ５８，ＳＰ１１２で消去パ
ルスの電圧値を更新し、ステップＳＰ６４，ＳＰ１２０
でビット毎書き戻しパルスの電圧値を更新したが、パル
ス幅を更新することによってパルス強度を強めてもよ
い。
【０１０６】図２８〜３１は、本実施の形態２に係る不
揮発性半導体記憶装置１における、１回目のデータ消去
方法を説明するためのフローチャートである。図２８を
参照して、ステップＳＰ２０１において１回目の消去コ
マンドが入力されると、ステップＳＰ２０２において、
所定の電圧値の一括書き込みパルスが、全てのメモリセ
ルトランジスタに印加される。
揮発性半導体記憶装置１における、１回目のデータ消去
方法を説明するためのフローチャートである。図２８を
参照して、ステップＳＰ２０１において１回目の消去コ
マンドが入力されると、ステップＳＰ２０２において、
所定の電圧値の一括書き込みパルスが、全てのメモリセ
ルトランジスタに印加される。
【０１０７】図３２は、ステップＳＰ２０２で一括書き
込みパルスが印加されている状態での印加電圧を説明す
るための、メモリセルブロックの回路図である。ステッ
プＳＰ２０２においては、全てのビット線ＢＬ１〜ＢＬ
ｍはオープンに設定され、ウェルにはＶWell＝−７．０
Ｖのパルス電圧が印加され、ソース線ＳＬにはＶSL＝−
７．０Ｖのパルス電圧が印加され、全てのワード線ＷＬ
１〜ＷＬｎにはＶWL＝１０Ｖのパルス電圧が印加されて
いる。
込みパルスが印加されている状態での印加電圧を説明す
るための、メモリセルブロックの回路図である。ステッ
プＳＰ２０２においては、全てのビット線ＢＬ１〜ＢＬ
ｍはオープンに設定され、ウェルにはＶWell＝−７．０
Ｖのパルス電圧が印加され、ソース線ＳＬにはＶSL＝−
７．０Ｖのパルス電圧が印加され、全てのワード線ＷＬ
１〜ＷＬｎにはＶWL＝１０Ｖのパルス電圧が印加されて
いる。
【０１０８】図２８を参照して、ステップＳＰ２０２に
引き続き、ステップＳＰ２０３において書き込みベリフ
ァイが行われる。ステップＳＰ２０３における判定の結
果が「ＦＡＩＬ」である場合は、ステップＳＰ２０４に
進み、一括書き込みパルスのパルス幅が、パルス強度が
強くなるように更新される。その後、パルス幅が更新さ
れた一括書き込みパルスが、ステップＳＰ２０２におい
て再度印加される。ステップＳＰ２０３における判定の
結果が「ＰＡＳＳ」となるまで、ステップＳＰ２０２〜
ＳＰ２０４の動作が繰り返される。
引き続き、ステップＳＰ２０３において書き込みベリフ
ァイが行われる。ステップＳＰ２０３における判定の結
果が「ＦＡＩＬ」である場合は、ステップＳＰ２０４に
進み、一括書き込みパルスのパルス幅が、パルス強度が
強くなるように更新される。その後、パルス幅が更新さ
れた一括書き込みパルスが、ステップＳＰ２０２におい
て再度印加される。ステップＳＰ２０３における判定の
結果が「ＰＡＳＳ」となるまで、ステップＳＰ２０２〜
ＳＰ２０４の動作が繰り返される。
【０１０９】図３３は、ステップＳＰ２０４における一
括書き込みパルスのパルス幅の更新状況を示す図であ
る。ワード線ＷＬ、ウェル、及びソース線ＳＬにそれぞ
れ印加される電圧パルスのパルス幅は、第１段階ｔ１の
１ｍｓからスタートして、１段階進むごとに２倍され
て、第１０段階ｔ１０の５１２ｍｓまで広げられる。
括書き込みパルスのパルス幅の更新状況を示す図であ
る。ワード線ＷＬ、ウェル、及びソース線ＳＬにそれぞ
れ印加される電圧パルスのパルス幅は、第１段階ｔ１の
１ｍｓからスタートして、１段階進むごとに２倍され
て、第１０段階ｔ１０の５１２ｍｓまで広げられる。
【０１１０】図２８を参照して、ステップＳＰ２０３に
おける判定の結果が「ＰＡＳＳ」である場合は、ステッ
プＳＰ２０５に進み、一括書き込みパルスの最終的なパ
ルス幅が、図１に示した記憶部２ａに記録される。図３
３に示した例のように、ステップＳＰ２０３における判
定の結果が第４段階ｔ４で「ＰＡＳＳ」となった場合
は、「一括書き込みパルス：８ｍｓ」という情報が記憶
部２ａに記録される。
おける判定の結果が「ＰＡＳＳ」である場合は、ステッ
プＳＰ２０５に進み、一括書き込みパルスの最終的なパ
ルス幅が、図１に示した記憶部２ａに記録される。図３
３に示した例のように、ステップＳＰ２０３における判
定の結果が第４段階ｔ４で「ＰＡＳＳ」となった場合
は、「一括書き込みパルス：８ｍｓ」という情報が記憶
部２ａに記録される。
【０１１１】図２９を参照して、図２８に示したステッ
プＳＰ２０５に引き続き、ステップＳＰ２０６におい
て、所定の電圧値の消去パルスが、全てのメモリセルト
ランジスタに印加される。
プＳＰ２０５に引き続き、ステップＳＰ２０６におい
て、所定の電圧値の消去パルスが、全てのメモリセルト
ランジスタに印加される。
【０１１２】図３４は、ステップＳＰ２０６で消去パル
スが印加されている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。ステップＳＰ
２０６においては、全てのビット線ＢＬ１〜ＢＬｍはオ
ープンに設定され、ウェルにはＶWell＝７．０Ｖのパル
ス電圧が印加され、ソース線ＳＬにはＶSL＝７．０Ｖの
パルス電圧が印加され、全てのワード線ＷＬ１〜ＷＬｎ
にはＶWL＝−１０Ｖのパルス電圧が印加されている。
スが印加されている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。ステップＳＰ
２０６においては、全てのビット線ＢＬ１〜ＢＬｍはオ
ープンに設定され、ウェルにはＶWell＝７．０Ｖのパル
ス電圧が印加され、ソース線ＳＬにはＶSL＝７．０Ｖの
パルス電圧が印加され、全てのワード線ＷＬ１〜ＷＬｎ
にはＶWL＝−１０Ｖのパルス電圧が印加されている。
【０１１３】図２９を参照して、ステップＳＰ２０６に
引き続き、ステップＳＰ２０７において消去ベリファイ
が行われる。ステップＳＰ２０７における判定の結果が
「ＦＡＩＬ」である場合は、ステップＳＰ２０８に進
み、消去パルスのパルス幅が、パルス強度が強くなるよ
うに更新される。その後、パルス幅が更新された消去パ
ルスが、ステップＳＰ２０６において再度印加される。
ステップＳＰ２０７における判定の結果が「ＰＡＳＳ」
となるまで、ステップＳＰ２０６〜ＳＰ２０８の動作が
繰り返される。
引き続き、ステップＳＰ２０７において消去ベリファイ
が行われる。ステップＳＰ２０７における判定の結果が
「ＦＡＩＬ」である場合は、ステップＳＰ２０８に進
み、消去パルスのパルス幅が、パルス強度が強くなるよ
うに更新される。その後、パルス幅が更新された消去パ
ルスが、ステップＳＰ２０６において再度印加される。
ステップＳＰ２０７における判定の結果が「ＰＡＳＳ」
となるまで、ステップＳＰ２０６〜ＳＰ２０８の動作が
繰り返される。
【０１１４】図３５は、ステップＳＰ２０８における消
去パルスのパルス幅の更新状況を示す図である。ワード
線ＷＬ、ウェル、及びソース線ＳＬにそれぞれ印加され
る電圧パルスのパルス幅は、第１段階ｔ１の１ｍｓから
スタートして、１段階進むごとに２倍されて、第１０段
階ｔ１０の５１２ｍｓまで広げられる。
去パルスのパルス幅の更新状況を示す図である。ワード
線ＷＬ、ウェル、及びソース線ＳＬにそれぞれ印加され
る電圧パルスのパルス幅は、第１段階ｔ１の１ｍｓから
スタートして、１段階進むごとに２倍されて、第１０段
階ｔ１０の５１２ｍｓまで広げられる。
【０１１５】図２９を参照して、ステップＳＰ２０７に
おける判定の結果が「ＰＡＳＳ」である場合は、ステッ
プＳＰ２０９に進み、消去パルスの最終的なパルス幅
が、図１に示した記憶部２ａに記録される。図３５に示
した例のように、ステップＳＰ２０７における判定の結
果が第４段階ｔ４で「ＰＡＳＳ」となった場合は、「消
去パルス：８ｍｓ」という情報が記憶部２ａに記録され
る。
おける判定の結果が「ＰＡＳＳ」である場合は、ステッ
プＳＰ２０９に進み、消去パルスの最終的なパルス幅
が、図１に示した記憶部２ａに記録される。図３５に示
した例のように、ステップＳＰ２０７における判定の結
果が第４段階ｔ４で「ＰＡＳＳ」となった場合は、「消
去パルス：８ｍｓ」という情報が記憶部２ａに記録され
る。
【０１１６】次に、ステップＳＰ２１０において過消去
ベリファイが行われる。ステップＳＰ２１０における判
定の結果が「ＰＡＳＳ」である場合は、図３１に示した
ステップＳＰ２１１に進み、１回目のデータ消去動作が
終了する。一方、ステップＳＰ２１０における判定の結
果が「ＦＡＩＬ」である場合は、図３０に示したステッ
プＳＰ２１２に進み、所定の電圧値のビット毎書き戻し
パルスが、過消去状態にあるメモリセルトランジスタを
選択して印加される。
ベリファイが行われる。ステップＳＰ２１０における判
定の結果が「ＰＡＳＳ」である場合は、図３１に示した
ステップＳＰ２１１に進み、１回目のデータ消去動作が
終了する。一方、ステップＳＰ２１０における判定の結
果が「ＦＡＩＬ」である場合は、図３０に示したステッ
プＳＰ２１２に進み、所定の電圧値のビット毎書き戻し
パルスが、過消去状態にあるメモリセルトランジスタを
選択して印加される。
【０１１７】図３６は、ステップＳＰ２１２でビット毎
書き戻しパルスが印加されている状態での印加電圧を説
明するための、メモリセルブロックの回路図である。ス
テップＳＰ２１２においては、選択ビットに対応するメ
モリセルトランジスタＭＴ（ｊ，ｉ）に接続されている
ビット線ＢＬｊにはＶBL(j)＝４．０Ｖのパルス電圧が
印加され、その他のビット線の電位ＶBL、ウェルの電位
ＶWell、及びソース線ＳＬの電位ＶSLはいずれも０Ｖに
設定され、選択ビットに対応するメモリセルトランジス
タＭＴ（ｊ，ｉ）に接続されているワード線ＷＬｉには
ＶWL(i)＝５．０Ｖのパルス電圧が印加されている。
書き戻しパルスが印加されている状態での印加電圧を説
明するための、メモリセルブロックの回路図である。ス
テップＳＰ２１２においては、選択ビットに対応するメ
モリセルトランジスタＭＴ（ｊ，ｉ）に接続されている
ビット線ＢＬｊにはＶBL(j)＝４．０Ｖのパルス電圧が
印加され、その他のビット線の電位ＶBL、ウェルの電位
ＶWell、及びソース線ＳＬの電位ＶSLはいずれも０Ｖに
設定され、選択ビットに対応するメモリセルトランジス
タＭＴ（ｊ，ｉ）に接続されているワード線ＷＬｉには
ＶWL(i)＝５．０Ｖのパルス電圧が印加されている。
【０１１８】図３０を参照して、ステップＳＰ２１２に
引き続き、ステップＳＰ２１３において過消去ベリファ
イが再度行われる。ステップＳＰ２１３における判定の
結果が「ＦＡＩＬ」である場合は、ステップＳＰ２１４
において、ビット毎書き戻しパルスのパルス幅が、パル
ス強度が強くなるように更新される。その後、過消去状
態にあるメモリセルトランジスタに対して、パルス幅が
更新されたビット毎書き戻しパルスが、ステップＳＰ２
１２において再度印加される。ステップＳＰ２１３にお
ける判定の結果が「ＰＡＳＳ」となるまで、ステップＳ
Ｐ２１２〜ＳＰ２１４の動作が繰り返される。
引き続き、ステップＳＰ２１３において過消去ベリファ
イが再度行われる。ステップＳＰ２１３における判定の
結果が「ＦＡＩＬ」である場合は、ステップＳＰ２１４
において、ビット毎書き戻しパルスのパルス幅が、パル
ス強度が強くなるように更新される。その後、過消去状
態にあるメモリセルトランジスタに対して、パルス幅が
更新されたビット毎書き戻しパルスが、ステップＳＰ２
１２において再度印加される。ステップＳＰ２１３にお
ける判定の結果が「ＰＡＳＳ」となるまで、ステップＳ
Ｐ２１２〜ＳＰ２１４の動作が繰り返される。
【０１１９】図３７は、ステップＳＰ２１４におけるビ
ット毎書き戻しパルスのパルス幅の更新状況を示す図で
ある。ワード線ＷＬに印加される電圧パルスのパルス幅
は、第１段階ｔ１の０．５μｓからスタートして、１段
階進むごとに２倍されて、第６段階ｔ６の１６．０μｓ
まで広げられる。
ット毎書き戻しパルスのパルス幅の更新状況を示す図で
ある。ワード線ＷＬに印加される電圧パルスのパルス幅
は、第１段階ｔ１の０．５μｓからスタートして、１段
階進むごとに２倍されて、第６段階ｔ６の１６．０μｓ
まで広げられる。
【０１２０】図３０を参照して、ステップＳＰ２１３に
おける判定の結果が「ＰＡＳＳ」である場合は、ステッ
プＳＰ２１５に進み、ビット毎書き戻しパルスの最終的
なパルス幅が、図１に示した記憶部２ａに記録される。
図３７に示した例のように、ステップＳＰ２１３におけ
る判定の結果が第４段階ｔ４で「ＰＡＳＳ」となった場
合は、「ビット毎書き戻しパルス：４．０μｓ」という
情報が記憶部２ａに記録される。
おける判定の結果が「ＰＡＳＳ」である場合は、ステッ
プＳＰ２１５に進み、ビット毎書き戻しパルスの最終的
なパルス幅が、図１に示した記憶部２ａに記録される。
図３７に示した例のように、ステップＳＰ２１３におけ
る判定の結果が第４段階ｔ４で「ＰＡＳＳ」となった場
合は、「ビット毎書き戻しパルス：４．０μｓ」という
情報が記憶部２ａに記録される。
【０１２１】次に、ステップＳＰ２１６において過書き
戻しベリファイが行われる。ステップＳＰ２１６におけ
る判定の結果が「ＰＡＳＳ」である場合は、図３１に示
したステップＳＰ２１１に進み、１回目のデータ消去動
作が終了する。一方、ステップＳＰ２１６における判定
の結果が「ＦＡＩＬ」である場合は、図２９に示したス
テップＳＰ２０６に戻り、ステップＳＰ２０６以降の動
作が改めて実行される。
戻しベリファイが行われる。ステップＳＰ２１６におけ
る判定の結果が「ＰＡＳＳ」である場合は、図３１に示
したステップＳＰ２１１に進み、１回目のデータ消去動
作が終了する。一方、ステップＳＰ２１６における判定
の結果が「ＦＡＩＬ」である場合は、図２９に示したス
テップＳＰ２０６に戻り、ステップＳＰ２０６以降の動
作が改めて実行される。
【０１２２】図３８〜４１は、本実施の形態２に係る不
揮発性半導体記憶装置１における、２回目以降のデータ
消去方法を説明するためのフローチャートである。図３
８を参照して、ステップＳＰ２５１において２回目以降
の消去コマンドが入力されると、ステップＳＰ２５２に
おいて、前回のデータ消去動作における一括書き込みパ
ルスの最終パルス幅が、図１に示した記憶部２ａから読
み出される。
揮発性半導体記憶装置１における、２回目以降のデータ
消去方法を説明するためのフローチャートである。図３
８を参照して、ステップＳＰ２５１において２回目以降
の消去コマンドが入力されると、ステップＳＰ２５２に
おいて、前回のデータ消去動作における一括書き込みパ
ルスの最終パルス幅が、図１に示した記憶部２ａから読
み出される。
【０１２３】次に、ステップＳＰ２５３において、制御
部２は、前回のデータ消去動作における一括書き込みパ
ルスの最終パルス幅に基づいて、今回のデータ消去動作
における一括書き込みパルスの開始パルス幅を設定す
る。上記の例では、１回目のデータ消去動作における一
括書き込みパルスの最終パルス幅が８ｍｓであったた
め、２回目のデータ消去動作ではそれよりも１段階低く
して、一括書き込みパルスの開始パルス幅を４ｍｓに設
定する。なお、一括書き込みパルスの電圧値は前回と同
様である。
部２は、前回のデータ消去動作における一括書き込みパ
ルスの最終パルス幅に基づいて、今回のデータ消去動作
における一括書き込みパルスの開始パルス幅を設定す
る。上記の例では、１回目のデータ消去動作における一
括書き込みパルスの最終パルス幅が８ｍｓであったた
め、２回目のデータ消去動作ではそれよりも１段階低く
して、一括書き込みパルスの開始パルス幅を４ｍｓに設
定する。なお、一括書き込みパルスの電圧値は前回と同
様である。
【０１２４】次に、ステップＳＰ２５４において、ステ
ップＳＰ２５３で設定されたパルス幅の一括書き込みパ
ルスが、全てのメモリセルトランジスタに印加される。
次に、ステップＳＰ２５５において書き込みベリファイ
が行われる。ステップＳＰ２５５における判定の結果が
「ＦＡＩＬ」である場合は、ステップＳＰ２５６に進
み、一括書き込みパルスのパルス幅が、パルス強度が強
くなるように図３３に従って更新される。その後、パル
ス幅が更新された一括書き込みパルスが、ステップＳＰ
２５４において再度印加される。ステップＳＰ２５５に
おける判定の結果が「ＰＡＳＳ」となるまで、ステップ
ＳＰ２５４〜ＳＰ２５６の動作が繰り返される。
ップＳＰ２５３で設定されたパルス幅の一括書き込みパ
ルスが、全てのメモリセルトランジスタに印加される。
次に、ステップＳＰ２５５において書き込みベリファイ
が行われる。ステップＳＰ２５５における判定の結果が
「ＦＡＩＬ」である場合は、ステップＳＰ２５６に進
み、一括書き込みパルスのパルス幅が、パルス強度が強
くなるように図３３に従って更新される。その後、パル
ス幅が更新された一括書き込みパルスが、ステップＳＰ
２５４において再度印加される。ステップＳＰ２５５に
おける判定の結果が「ＰＡＳＳ」となるまで、ステップ
ＳＰ２５４〜ＳＰ２５６の動作が繰り返される。
【０１２５】ステップＳＰ２５５における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ２５７に進
み、今回のデータ消去動作に関する一括書き込みパルス
の最終的なパルス幅が、図１に示した記憶部２ａに記録
される。
「ＰＡＳＳ」である場合は、ステップＳＰ２５７に進
み、今回のデータ消去動作に関する一括書き込みパルス
の最終的なパルス幅が、図１に示した記憶部２ａに記録
される。
【０１２６】図３９を参照して、次に、ステップＳＰ２
５８において、前回のデータ消去動作における消去パル
スの最終パルス幅が、図１に示した記憶部２ａから読み
出される。次に、ステップＳＰ２５９において、制御部
２は、前回のデータ消去動作における消去パルスの最終
パルス幅に基づいて、今回のデータ消去動作における消
去パルスの開始パルス幅を設定する。上記の例では、１
回目のデータ消去動作における消去パルスの最終パルス
幅が８ｍｓであったため、２回目のデータ消去動作では
それよりも１段階低くして、消去パルスの開始パルス幅
を４ｍｓに設定する。なお、消去パルスの電圧値は前回
と同様である。
５８において、前回のデータ消去動作における消去パル
スの最終パルス幅が、図１に示した記憶部２ａから読み
出される。次に、ステップＳＰ２５９において、制御部
２は、前回のデータ消去動作における消去パルスの最終
パルス幅に基づいて、今回のデータ消去動作における消
去パルスの開始パルス幅を設定する。上記の例では、１
回目のデータ消去動作における消去パルスの最終パルス
幅が８ｍｓであったため、２回目のデータ消去動作では
それよりも１段階低くして、消去パルスの開始パルス幅
を４ｍｓに設定する。なお、消去パルスの電圧値は前回
と同様である。
【０１２７】次に、ステップＳＰ２６０において、ステ
ップＳＰ２５９で設定された電圧値の消去パルスが、全
てのメモリセルトランジスタに印加される。次に、ステ
ップＳＰ２６１において消去ベリファイが行われる。ス
テップＳＰ２６１における判定の結果が「ＦＡＩＬ」で
ある場合は、ステップＳＰ２６２に進み、消去パルスの
パルス幅が、パルス強度が強くなるように図３５に従っ
て更新される。その後、パルス幅が更新された消去パル
スが、ステップＳＰ２６０において再度印加される。ス
テップＳＰ２６１における判定の結果が「ＰＡＳＳ」と
なるまで、ステップＳＰ２６０〜ＳＰ２６２の動作が繰
り返される。
ップＳＰ２５９で設定された電圧値の消去パルスが、全
てのメモリセルトランジスタに印加される。次に、ステ
ップＳＰ２６１において消去ベリファイが行われる。ス
テップＳＰ２６１における判定の結果が「ＦＡＩＬ」で
ある場合は、ステップＳＰ２６２に進み、消去パルスの
パルス幅が、パルス強度が強くなるように図３５に従っ
て更新される。その後、パルス幅が更新された消去パル
スが、ステップＳＰ２６０において再度印加される。ス
テップＳＰ２６１における判定の結果が「ＰＡＳＳ」と
なるまで、ステップＳＰ２６０〜ＳＰ２６２の動作が繰
り返される。
【０１２８】ステップＳＰ２６１における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ２６３に進
み、今回のデータ消去動作に関する消去パルスの最終的
なパルス幅が、図１に示した記憶部２ａに記録される。
「ＰＡＳＳ」である場合は、ステップＳＰ２６３に進
み、今回のデータ消去動作に関する消去パルスの最終的
なパルス幅が、図１に示した記憶部２ａに記録される。
【０１２９】次に、ステップＳＰ２６４において過消去
ベリファイが行われる。ステップＳＰ２６４における判
定の結果が「ＰＡＳＳ」である場合は、図４１に示した
ステップＳＰ２６５に進み、今回のデータ消去動作が終
了する。一方、ステップＳＰ２６４における判定の結果
が「ＦＡＩＬ」である場合は、図４０に示したステップ
ＳＰ２６６に進み、前回のデータ消去動作におけるビッ
ト毎書き戻しパルスの最終パルス幅が、図１に示した記
憶部２ａから読み出される。
ベリファイが行われる。ステップＳＰ２６４における判
定の結果が「ＰＡＳＳ」である場合は、図４１に示した
ステップＳＰ２６５に進み、今回のデータ消去動作が終
了する。一方、ステップＳＰ２６４における判定の結果
が「ＦＡＩＬ」である場合は、図４０に示したステップ
ＳＰ２６６に進み、前回のデータ消去動作におけるビッ
ト毎書き戻しパルスの最終パルス幅が、図１に示した記
憶部２ａから読み出される。
【０１３０】次に、ステップＳＰ２６７において、制御
部２は、前回のデータ消去動作におけるビット毎書き戻
しパルスの最終パルス幅に基づいて、今回のデータ消去
動作におけるビット毎書き戻しパルスの開始パルス幅を
設定する。上記の例では、１回目のデータ消去動作にお
けるビット毎書き戻しパルスの最終パルス幅が４．０μ
ｓであったため、２回目のデータ消去動作ではそれより
も１段階低くして、ビット毎書き戻しパルスの開始パル
ス幅を２．０μｓに設定する。なお、ビット毎書き戻し
パルスの電圧値は前回と同様である。
部２は、前回のデータ消去動作におけるビット毎書き戻
しパルスの最終パルス幅に基づいて、今回のデータ消去
動作におけるビット毎書き戻しパルスの開始パルス幅を
設定する。上記の例では、１回目のデータ消去動作にお
けるビット毎書き戻しパルスの最終パルス幅が４．０μ
ｓであったため、２回目のデータ消去動作ではそれより
も１段階低くして、ビット毎書き戻しパルスの開始パル
ス幅を２．０μｓに設定する。なお、ビット毎書き戻し
パルスの電圧値は前回と同様である。
【０１３１】次に、ステップＳＰ２６８において、ステ
ップＳＰ２６７で設定されたパルス幅のビット毎書き戻
しパルスが、過消去状態にあるメモリセルトランジスタ
を選択して印加される。次に、ステップＳＰ２６９にお
いて過消去ベリファイが行われる。ステップＳＰ２６９
における判定の結果が「ＦＡＩＬ」である場合は、ステ
ップＳＰ２７０に進み、ビット毎書き戻しパルスのパル
ス幅が、パルス強度が強くなるように図３７に従って更
新される。その後、パルス幅が更新されたビット毎書き
戻しパルスが、ステップＳＰ２６８において再度印加さ
れる。ステップＳＰ２６９における判定の結果が「ＰＡ
ＳＳ」となるまで、ステップＳＰ２６８〜ＳＰ２７０の
動作が繰り返される。
ップＳＰ２６７で設定されたパルス幅のビット毎書き戻
しパルスが、過消去状態にあるメモリセルトランジスタ
を選択して印加される。次に、ステップＳＰ２６９にお
いて過消去ベリファイが行われる。ステップＳＰ２６９
における判定の結果が「ＦＡＩＬ」である場合は、ステ
ップＳＰ２７０に進み、ビット毎書き戻しパルスのパル
ス幅が、パルス強度が強くなるように図３７に従って更
新される。その後、パルス幅が更新されたビット毎書き
戻しパルスが、ステップＳＰ２６８において再度印加さ
れる。ステップＳＰ２６９における判定の結果が「ＰＡ
ＳＳ」となるまで、ステップＳＰ２６８〜ＳＰ２７０の
動作が繰り返される。
【０１３２】ステップＳＰ２６９における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ２７１に進
み、今回のデータ消去動作に関するビット毎書き戻しパ
ルスの最終的なパルス幅が、図１に示した記憶部２ａに
記録される。
「ＰＡＳＳ」である場合は、ステップＳＰ２７１に進
み、今回のデータ消去動作に関するビット毎書き戻しパ
ルスの最終的なパルス幅が、図１に示した記憶部２ａに
記録される。
【０１３３】次に、ステップＳＰ２７２において過書き
戻しベリファイが行われる。ステップＳＰ２７２におけ
る判定の結果が「ＰＡＳＳ」である場合は、図４１に示
したステップＳＰ２６５に進み、今回のデータ消去動作
が終了する。一方、ステップＳＰ２７２における判定の
結果が「ＦＡＩＬ」である場合は、図３９に示したステ
ップＳＰ２６０に戻り、ステップＳＰ２６０以降の動作
が改めて実行される。
戻しベリファイが行われる。ステップＳＰ２７２におけ
る判定の結果が「ＰＡＳＳ」である場合は、図４１に示
したステップＳＰ２６５に進み、今回のデータ消去動作
が終了する。一方、ステップＳＰ２７２における判定の
結果が「ＦＡＩＬ」である場合は、図３９に示したステ
ップＳＰ２６０に戻り、ステップＳＰ２６０以降の動作
が改めて実行される。
【０１３４】なお、以上の説明では、制御部２は、２回
目以降のデータ消去動作において、一括書き込みパルス
の前回の最終パルス幅、消去パルスの前回の最終パルス
幅、及びビット毎書き戻しパルスの前回の最終パルス幅
を、それぞれステップＳＰ２５２，ＳＰ２５８，ＳＰ２
６６において別々に読み出した。しかしながら、消去パ
ルス及びビット毎書き戻しパルスの各前回の最終パルス
幅は、ステップＳＰ２５２において一括書き込みパルス
の前回の最終パルス幅が読み出される際に、併せて読み
出されてもよい。
目以降のデータ消去動作において、一括書き込みパルス
の前回の最終パルス幅、消去パルスの前回の最終パルス
幅、及びビット毎書き戻しパルスの前回の最終パルス幅
を、それぞれステップＳＰ２５２，ＳＰ２５８，ＳＰ２
６６において別々に読み出した。しかしながら、消去パ
ルス及びビット毎書き戻しパルスの各前回の最終パルス
幅は、ステップＳＰ２５２において一括書き込みパルス
の前回の最終パルス幅が読み出される際に、併せて読み
出されてもよい。
【０１３５】本実施の形態２に係る半導体記憶装置のデ
ータ消去方法のように、電圧値ではなくパルス幅を広げ
ることによっても、パルス強度を強めることができる。
従って、上記実施の形態１と同様に、ある程度多数のデ
ータ消去動作が既に行われた後のデータ消去動作におい
ても、ステップＳＰ２５５，ＳＰ２６１，ＳＰ２６９に
おける各判定の結果が「ＦＡＩＬ」となる可能性が従来
よりも低くなり、データ消去動作の所要時間の短縮化を
図ることができる。
ータ消去方法のように、電圧値ではなくパルス幅を広げ
ることによっても、パルス強度を強めることができる。
従って、上記実施の形態１と同様に、ある程度多数のデ
ータ消去動作が既に行われた後のデータ消去動作におい
ても、ステップＳＰ２５５，ＳＰ２６１，ＳＰ２６９に
おける各判定の結果が「ＦＡＩＬ」となる可能性が従来
よりも低くなり、データ消去動作の所要時間の短縮化を
図ることができる。
【０１３６】次に、本実施の形態２の第１の変形例につ
いて説明する。以上の説明では、ステップＳＰ２０２，
ＳＰ２５４において一括書き込みパルスが印加された
が、ビット毎書き込みパルスが印加されてもよい。
いて説明する。以上の説明では、ステップＳＰ２０２，
ＳＰ２５４において一括書き込みパルスが印加された
が、ビット毎書き込みパルスが印加されてもよい。
【０１３７】図４２は、本実施の形態２の第１の変形例
に係る不揮発性半導体記憶装置１における、１回目のデ
ータ消去方法の一部を説明するためのフローチャートで
ある。ステップＳＰ３００において１回目の消去コマン
ドが入力されると、ステップＳＰ３０１において、イレ
ース状態にあるビットを選択してビット毎書き戻しパル
スが印加される。
に係る不揮発性半導体記憶装置１における、１回目のデ
ータ消去方法の一部を説明するためのフローチャートで
ある。ステップＳＰ３００において１回目の消去コマン
ドが入力されると、ステップＳＰ３０１において、イレ
ース状態にあるビットを選択してビット毎書き戻しパル
スが印加される。
【０１３８】次に、ステップＳＰ３０２において書き込
みベリファイが行われる。ステップＳＰ３０２における
判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ
３０３に進み、ビット毎書き込みパルスのパルス幅が、
パルス強度が強くなるように更新される。その後、パル
ス幅が更新されたビット毎書き込みパルスが、ステップ
ＳＰ３０１において再度印加される。ステップＳＰ３０
２における判定の結果が「ＰＡＳＳ」となるまで、ステ
ップＳＰ３０１〜ＳＰ３０３の動作が繰り返される。
みベリファイが行われる。ステップＳＰ３０２における
判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ
３０３に進み、ビット毎書き込みパルスのパルス幅が、
パルス強度が強くなるように更新される。その後、パル
ス幅が更新されたビット毎書き込みパルスが、ステップ
ＳＰ３０１において再度印加される。ステップＳＰ３０
２における判定の結果が「ＰＡＳＳ」となるまで、ステ
ップＳＰ３０１〜ＳＰ３０３の動作が繰り返される。
【０１３９】ステップＳＰ３０２における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ３０４に進
み、ビット毎書き込みパルスの最終的なパルス幅が、図
１に示した記憶部２ａに記録される。その後の動作は、
上記ステップＳＰ２０６以降の動作と同様である。
「ＰＡＳＳ」である場合は、ステップＳＰ３０４に進
み、ビット毎書き込みパルスの最終的なパルス幅が、図
１に示した記憶部２ａに記録される。その後の動作は、
上記ステップＳＰ２０６以降の動作と同様である。
【０１４０】図４３は、本実施の形態２の第１の変形例
に係る不揮発性半導体記憶装置１における、２回目以降
のデータ消去方法の一部を説明するためのフローチャー
トである。ステップＳＰ３２０において２回目以降の消
去コマンドが入力されると、ステップＳＰ３２１におい
て、前回のデータ消去動作におけるビット毎書き込みパ
ルスの最終パルス幅が、図１に示した記憶部２ａから読
み出される。
に係る不揮発性半導体記憶装置１における、２回目以降
のデータ消去方法の一部を説明するためのフローチャー
トである。ステップＳＰ３２０において２回目以降の消
去コマンドが入力されると、ステップＳＰ３２１におい
て、前回のデータ消去動作におけるビット毎書き込みパ
ルスの最終パルス幅が、図１に示した記憶部２ａから読
み出される。
【０１４１】次に、ステップＳＰ３２２において、制御
部２は、前回のデータ消去動作におけるビット毎書き込
みパルスの最終パルス幅に基づいて、今回のデータ消去
動作におけるビット毎書き込みパルスの開始パルス幅を
設定する。
部２は、前回のデータ消去動作におけるビット毎書き込
みパルスの最終パルス幅に基づいて、今回のデータ消去
動作におけるビット毎書き込みパルスの開始パルス幅を
設定する。
【０１４２】次に、ステップＳＰ３２３において、ステ
ップＳＰ３２２で設定されたパルス幅のビット毎書き込
みパルスが、選択されたメモリセルトランジスタに印加
される。次に、ステップＳＰ３２４において書き込みベ
リファイが行われる。ステップＳＰ３２４における判定
の結果が「ＦＡＩＬ」である場合は、ステップＳＰ３２
５に進み、ビット毎書き込みパルスのパルス幅が、パル
ス強度が強くなるように更新される。その後、パルス幅
が更新されたビット毎書き込みパルスが、ステップＳＰ
３２３において再度印加される。ステップＳＰ３２４に
おける判定の結果が「ＰＡＳＳ」となるまで、ステップ
ＳＰ３２３〜ＳＰ３２５の動作が繰り返される。
ップＳＰ３２２で設定されたパルス幅のビット毎書き込
みパルスが、選択されたメモリセルトランジスタに印加
される。次に、ステップＳＰ３２４において書き込みベ
リファイが行われる。ステップＳＰ３２４における判定
の結果が「ＦＡＩＬ」である場合は、ステップＳＰ３２
５に進み、ビット毎書き込みパルスのパルス幅が、パル
ス強度が強くなるように更新される。その後、パルス幅
が更新されたビット毎書き込みパルスが、ステップＳＰ
３２３において再度印加される。ステップＳＰ３２４に
おける判定の結果が「ＰＡＳＳ」となるまで、ステップ
ＳＰ３２３〜ＳＰ３２５の動作が繰り返される。
【０１４３】ステップＳＰ３２４における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ３２６に進
み、今回のデータ消去動作に関するビット毎書き込みパ
ルスの最終的なパルス幅が、図１に示した記憶部２ａに
記録される。その後の動作は、上記ステップＳＰ２５８
以降の動作と同様である。
「ＰＡＳＳ」である場合は、ステップＳＰ３２６に進
み、今回のデータ消去動作に関するビット毎書き込みパ
ルスの最終的なパルス幅が、図１に示した記憶部２ａに
記録される。その後の動作は、上記ステップＳＰ２５８
以降の動作と同様である。
【０１４４】次に、本実施の形態２の第２の変形例につ
いて説明する。以上の説明では、ステップＳＰ２１２，
ＳＰ２６８においてビット毎書き戻しパルスが印加され
たが、一括書き戻しパルスが印加されてもよい。
いて説明する。以上の説明では、ステップＳＰ２１２，
ＳＰ２６８においてビット毎書き戻しパルスが印加され
たが、一括書き戻しパルスが印加されてもよい。
【０１４５】図４４は、本実施の形態２の第２の変形例
に係る不揮発性半導体記憶装置１における、１回目のデ
ータ消去方法の一部を説明するためのフローチャートで
ある。図２９に示したステップＳＰ２１０における判定
の結果が「ＦＡＩＬ」である場合は、ステップＳＰ４０
０において、全てのメモリセルトランジスタに一括書き
戻しパルスが印加される。
に係る不揮発性半導体記憶装置１における、１回目のデ
ータ消去方法の一部を説明するためのフローチャートで
ある。図２９に示したステップＳＰ２１０における判定
の結果が「ＦＡＩＬ」である場合は、ステップＳＰ４０
０において、全てのメモリセルトランジスタに一括書き
戻しパルスが印加される。
【０１４６】次に、ステップＳＰ４０１において過消去
ベリファイが行われる。ステップＳＰ４０１における判
定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ４
０２において、一括書き戻しパルスのパルス幅が、パル
ス強度が強くなるように更新される。その後、パルス幅
が更新された一括書き戻しパルスが、ステップＳＰ４０
０において再度印加される。ステップＳＰ４０１におけ
る判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ
４００〜ＳＰ４０２の動作が繰り返される。
ベリファイが行われる。ステップＳＰ４０１における判
定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ４
０２において、一括書き戻しパルスのパルス幅が、パル
ス強度が強くなるように更新される。その後、パルス幅
が更新された一括書き戻しパルスが、ステップＳＰ４０
０において再度印加される。ステップＳＰ４０１におけ
る判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ
４００〜ＳＰ４０２の動作が繰り返される。
【０１４７】図４５は、ステップＳＰ４０２における一
括書き戻しパルスのパルス幅の更新状況を示す図であ
る。ワード線ＷＬに印加される電圧パルスのパルス幅
は、第１段階ｔ１の１ｍｓからスタートして、１段階進
むごとに２倍されて、第７段階ｔ７の６４ｍｓまで広げ
られる。
括書き戻しパルスのパルス幅の更新状況を示す図であ
る。ワード線ＷＬに印加される電圧パルスのパルス幅
は、第１段階ｔ１の１ｍｓからスタートして、１段階進
むごとに２倍されて、第７段階ｔ７の６４ｍｓまで広げ
られる。
【０１４８】図４４を参照して、ステップＳＰ４０１に
おける判定の結果が「ＰＡＳＳ」である場合は、ステッ
プＳＰ４０３に進み、一括書き戻しパルスの最終的なパ
ルス幅が、図１に示した記憶部２ａに記録される。その
後の動作は、上記ステップＳＰ２１６以降の動作と同様
である。
おける判定の結果が「ＰＡＳＳ」である場合は、ステッ
プＳＰ４０３に進み、一括書き戻しパルスの最終的なパ
ルス幅が、図１に示した記憶部２ａに記録される。その
後の動作は、上記ステップＳＰ２１６以降の動作と同様
である。
【０１４９】図４６は、本実施の形態２の第２の変形例
に係る不揮発性半導体記憶装置１における、２回目以降
のデータ消去方法の一部を説明するためのフローチャー
トである。図３９に示したステップＳＰ２６４における
判定の結果が「ＦＡＩＬ」である場合、ステップＳＰ４
２０において、前回のデータ消去動作における一括書き
戻しパルスの最終パルス幅が、図１に示した記憶部２ａ
から読み出される。次に、ステップＳＰ４２１におい
て、制御部２は、前回のデータ消去動作における一括書
き戻しパルスの最終パルス幅に基づいて、今回のデータ
消去動作における一括書き戻しパルスの開始パルス幅を
設定する。
に係る不揮発性半導体記憶装置１における、２回目以降
のデータ消去方法の一部を説明するためのフローチャー
トである。図３９に示したステップＳＰ２６４における
判定の結果が「ＦＡＩＬ」である場合、ステップＳＰ４
２０において、前回のデータ消去動作における一括書き
戻しパルスの最終パルス幅が、図１に示した記憶部２ａ
から読み出される。次に、ステップＳＰ４２１におい
て、制御部２は、前回のデータ消去動作における一括書
き戻しパルスの最終パルス幅に基づいて、今回のデータ
消去動作における一括書き戻しパルスの開始パルス幅を
設定する。
【０１５０】次に、ステップＳＰ４２２において、ステ
ップＳＰ４２１で設定されたパルス幅の一括書き戻しパ
ルスが、全てのメモリセルトランジスタに印加される。
次に、ステップＳＰ４２３において過消去ベリファイが
行われる。ステップＳＰ４２３における判定の結果が
「ＦＡＩＬ」である場合は、ステップＳＰ４２４に進
み、一括書き戻しパルスのパルス幅が、パルス強度が強
くなるように図４５に従って更新される。その後、パル
ス幅が更新された一括書き戻しパルスが、ステップＳＰ
４２２において再度印加される。ステップＳＰ４２３に
おける判定の結果が「ＰＡＳＳ」となるまで、ステップ
ＳＰ４２２〜ＳＰ４２４の動作が繰り返される。
ップＳＰ４２１で設定されたパルス幅の一括書き戻しパ
ルスが、全てのメモリセルトランジスタに印加される。
次に、ステップＳＰ４２３において過消去ベリファイが
行われる。ステップＳＰ４２３における判定の結果が
「ＦＡＩＬ」である場合は、ステップＳＰ４２４に進
み、一括書き戻しパルスのパルス幅が、パルス強度が強
くなるように図４５に従って更新される。その後、パル
ス幅が更新された一括書き戻しパルスが、ステップＳＰ
４２２において再度印加される。ステップＳＰ４２３に
おける判定の結果が「ＰＡＳＳ」となるまで、ステップ
ＳＰ４２２〜ＳＰ４２４の動作が繰り返される。
【０１５１】ステップＳＰ４２３における判定の結果が
「ＰＡＳＳ」である場合は、ステップＳＰ４２５に進
み、今回のデータ消去動作に関する一括書き戻しパルス
の最終的なパルス幅が、図１に示した記憶部２ａに記録
される。その後の動作は、上記ステップＳＰ２７２以降
の動作と同様である。
「ＰＡＳＳ」である場合は、ステップＳＰ４２５に進
み、今回のデータ消去動作に関する一括書き戻しパルス
の最終的なパルス幅が、図１に示した記憶部２ａに記録
される。その後の動作は、上記ステップＳＰ２７２以降
の動作と同様である。
【０１５２】第１及び第２の変形例に係る半導体記憶装
置及びそのデータ消去方法によっても、実施の形態２の
上記効果と同様の効果を得ることができる。
置及びそのデータ消去方法によっても、実施の形態２の
上記効果と同様の効果を得ることができる。
【０１５３】
【発明の効果】この発明のうち請求項１に係るものによ
れば、制御部は、今回のデータ消去動作における書き込
みパルスのパルス強度の開始値を、記憶部に記憶されて
いる第１の情報に基づいて、適切な値に決定することが
できる。従って、ある程度多数のデータ消去動作が既に
行われた後のデータ消去動作においても、書き込みパル
スの強度を強める回数を少なくすることができ、データ
消去動作の所要時間の短縮化を図ることができる。
れば、制御部は、今回のデータ消去動作における書き込
みパルスのパルス強度の開始値を、記憶部に記憶されて
いる第１の情報に基づいて、適切な値に決定することが
できる。従って、ある程度多数のデータ消去動作が既に
行われた後のデータ消去動作においても、書き込みパル
スの強度を強める回数を少なくすることができ、データ
消去動作の所要時間の短縮化を図ることができる。
【０１５４】また、この発明のうち請求項２に係るもの
によれば、今回のデータ消去動作において、書き込みパ
ルスのパルス強度の開始値が過大になることを回避する
ことができる。
によれば、今回のデータ消去動作において、書き込みパ
ルスのパルス強度の開始値が過大になることを回避する
ことができる。
【０１５５】また、この発明のうち請求項３に係るもの
によれば、制御部は、今回のデータ消去動作における消
去パルスのパルス強度の開始値を、記憶部に記憶されて
いる第２の情報に基づいて、適切な値に決定することが
できる。従って、ある程度多数のデータ消去動作が既に
行われた後のデータ消去動作においても、消去パルスの
強度を強める回数を少なくすることができ、データ消去
動作の所要時間をさらに短縮することができる。
によれば、制御部は、今回のデータ消去動作における消
去パルスのパルス強度の開始値を、記憶部に記憶されて
いる第２の情報に基づいて、適切な値に決定することが
できる。従って、ある程度多数のデータ消去動作が既に
行われた後のデータ消去動作においても、消去パルスの
強度を強める回数を少なくすることができ、データ消去
動作の所要時間をさらに短縮することができる。
【０１５６】また、この発明のうち請求項４に係るもの
によれば、制御部は、今回のデータ消去動作における書
き戻しパルスのパルス強度の開始値を、記憶部に記憶さ
れている第３の情報に基づいて、適切な値に決定するこ
とができる。従って、ある程度多数のデータ消去動作が
既に行われた後のデータ消去動作においても、書き戻し
パルスの強度を強める回数を少なくすることができ、デ
ータ消去動作の所要時間をさらに短縮することができ
る。
によれば、制御部は、今回のデータ消去動作における書
き戻しパルスのパルス強度の開始値を、記憶部に記憶さ
れている第３の情報に基づいて、適切な値に決定するこ
とができる。従って、ある程度多数のデータ消去動作が
既に行われた後のデータ消去動作においても、書き戻し
パルスの強度を強める回数を少なくすることができ、デ
ータ消去動作の所要時間をさらに短縮することができ
る。
【０１５７】また、この発明のうち請求項５に係るもの
によれば、制御部は、今回のデータ消去動作における消
去パルスのパルス強度の開始値を、記憶部に記憶されて
いる第１の情報に基づいて、適切な値に決定することが
できる。従って、ある程度多数のデータ消去動作が既に
行われた後のデータ消去動作においても、消去パルスの
強度を強める回数を少なくすることができ、データ消去
動作の所要時間の短縮化を図ることができる。
によれば、制御部は、今回のデータ消去動作における消
去パルスのパルス強度の開始値を、記憶部に記憶されて
いる第１の情報に基づいて、適切な値に決定することが
できる。従って、ある程度多数のデータ消去動作が既に
行われた後のデータ消去動作においても、消去パルスの
強度を強める回数を少なくすることができ、データ消去
動作の所要時間の短縮化を図ることができる。
【０１５８】また、この発明のうち請求項６に係るもの
によれば、今回のデータ消去動作において、消去パルス
のパルス強度の開始値が過大になることを回避すること
ができる。
によれば、今回のデータ消去動作において、消去パルス
のパルス強度の開始値が過大になることを回避すること
ができる。
【０１５９】また、この発明のうち請求項７に係るもの
によれば、制御部は、今回のデータ消去動作における書
き戻しパルスのパルス強度の開始値を、記憶部に記憶さ
れている第２の情報に基づいて、適切な値に決定するこ
とができる。従って、ある程度多数のデータ消去動作が
既に行われた後のデータ消去動作においても、書き戻し
パルスの強度を強める回数を少なくすることができ、デ
ータ消去動作の所要時間をさらに短縮することができ
る。
によれば、制御部は、今回のデータ消去動作における書
き戻しパルスのパルス強度の開始値を、記憶部に記憶さ
れている第２の情報に基づいて、適切な値に決定するこ
とができる。従って、ある程度多数のデータ消去動作が
既に行われた後のデータ消去動作においても、書き戻し
パルスの強度を強める回数を少なくすることができ、デ
ータ消去動作の所要時間をさらに短縮することができ
る。
【０１６０】また、この発明のうち請求項８に係るもの
によれば、制御部は、今回のデータ消去動作における書
き戻しパルスのパルス強度の開始値を、記憶部に記憶さ
れている情報に基づいて、適切な値に決定することがで
きる。従って、ある程度多数のデータ消去動作が既に行
われた後のデータ消去動作においても、書き戻しパルス
の強度を強める回数を少なくすることができ、データ消
去動作の所要時間の短縮化を図ることができる。
によれば、制御部は、今回のデータ消去動作における書
き戻しパルスのパルス強度の開始値を、記憶部に記憶さ
れている情報に基づいて、適切な値に決定することがで
きる。従って、ある程度多数のデータ消去動作が既に行
われた後のデータ消去動作においても、書き戻しパルス
の強度を強める回数を少なくすることができ、データ消
去動作の所要時間の短縮化を図ることができる。
【０１６１】また、この発明のうち請求項９に係るもの
によれば、今回のデータ消去動作において、書き戻しパ
ルスのパルス強度の開始値が過大になることを回避する
ことができる。
によれば、今回のデータ消去動作において、書き戻しパ
ルスのパルス強度の開始値が過大になることを回避する
ことができる。
【０１６２】また、この発明のうち請求項１０に係るも
のによれば、前回のデータ消去動作と今回のデータ消去
動作との間に装置の電源が一旦オフされた場合であって
も、記憶部の記憶内容を保持することができる。
のによれば、前回のデータ消去動作と今回のデータ消去
動作との間に装置の電源が一旦オフされた場合であって
も、記憶部の記憶内容を保持することができる。
【０１６３】また、この発明のうち請求項１１に係るも
のによれば、今回のデータ消去動作における書き込みパ
ルスのパルス強度の開始値を、工程（ｂ）で記憶された
第１の情報に基づいて、適切な値に決定することができ
る。従って、ある程度多数のデータ消去動作が既に行わ
れた後のデータ消去動作においても、書き込みパルスの
強度を強める回数を少なくすることができ、データ消去
動作の所要時間の短縮化を図ることができる。
のによれば、今回のデータ消去動作における書き込みパ
ルスのパルス強度の開始値を、工程（ｂ）で記憶された
第１の情報に基づいて、適切な値に決定することができ
る。従って、ある程度多数のデータ消去動作が既に行わ
れた後のデータ消去動作においても、書き込みパルスの
強度を強める回数を少なくすることができ、データ消去
動作の所要時間の短縮化を図ることができる。
【０１６４】また、この発明のうち請求項１２に係るも
のによれば、今回のデータ消去動作において、書き込み
パルスのパルス強度の開始値が過大になることを回避す
ることができる。
のによれば、今回のデータ消去動作において、書き込み
パルスのパルス強度の開始値が過大になることを回避す
ることができる。
【０１６５】また、この発明のうち請求項１３に係るも
のによれば、今回のデータ消去動作における消去パルス
のパルス強度の開始値を、工程（ｄ）で記憶された第２
の情報に基づいて、適切な値に決定することができる。
従って、ある程度多数のデータ消去動作が既に行われた
後のデータ消去動作においても、消去パルスの強度を強
める回数を少なくすることができ、データ消去動作の所
要時間をさらに短縮することができる。
のによれば、今回のデータ消去動作における消去パルス
のパルス強度の開始値を、工程（ｄ）で記憶された第２
の情報に基づいて、適切な値に決定することができる。
従って、ある程度多数のデータ消去動作が既に行われた
後のデータ消去動作においても、消去パルスの強度を強
める回数を少なくすることができ、データ消去動作の所
要時間をさらに短縮することができる。
【０１６６】また、この発明のうち請求項１４に係るも
のによれば、今回のデータ消去動作における書き戻しパ
ルスのパルス強度の開始値を、工程（ｆ）で記憶された
第３の情報に基づいて、適切な値に決定することができ
る。従って、ある程度多数のデータ消去動作が既に行わ
れた後のデータ消去動作においても、書き戻しパルスの
強度を強める回数を少なくすることができ、データ消去
動作の所要時間をさらに短縮することができる。
のによれば、今回のデータ消去動作における書き戻しパ
ルスのパルス強度の開始値を、工程（ｆ）で記憶された
第３の情報に基づいて、適切な値に決定することができ
る。従って、ある程度多数のデータ消去動作が既に行わ
れた後のデータ消去動作においても、書き戻しパルスの
強度を強める回数を少なくすることができ、データ消去
動作の所要時間をさらに短縮することができる。
【０１６７】また、この発明のうち請求項１５に係るも
のによれば、今回のデータ消去動作における消去パルス
のパルス強度の開始値を、工程（ｂ）で記憶された第１
の情報に基づいて、適切な値に決定することができる。
従って、ある程度多数のデータ消去動作が既に行われた
後のデータ消去動作においても、消去パルスの強度を強
める回数を少なくすることができ、データ消去動作の所
要時間の短縮化を図ることができる。
のによれば、今回のデータ消去動作における消去パルス
のパルス強度の開始値を、工程（ｂ）で記憶された第１
の情報に基づいて、適切な値に決定することができる。
従って、ある程度多数のデータ消去動作が既に行われた
後のデータ消去動作においても、消去パルスの強度を強
める回数を少なくすることができ、データ消去動作の所
要時間の短縮化を図ることができる。
【０１６８】また、この発明のうち請求項１６に係るも
のによれば、今回のデータ消去動作において、消去パル
スのパルス強度の開始値が過大になることを回避するこ
とができる。
のによれば、今回のデータ消去動作において、消去パル
スのパルス強度の開始値が過大になることを回避するこ
とができる。
【０１６９】また、この発明のうち請求項１７に係るも
のによれば、今回のデータ消去動作における書き戻しパ
ルスのパルス強度の開始値を、工程（ｄ）で記憶された
第２の情報に基づいて、適切な値に決定することができ
る。従って、ある程度多数のデータ消去動作が既に行わ
れた後のデータ消去動作においても、書き戻しパルスの
強度を強める回数を少なくすることができ、データ消去
動作の所要時間をさらに短縮することができる。
のによれば、今回のデータ消去動作における書き戻しパ
ルスのパルス強度の開始値を、工程（ｄ）で記憶された
第２の情報に基づいて、適切な値に決定することができ
る。従って、ある程度多数のデータ消去動作が既に行わ
れた後のデータ消去動作においても、書き戻しパルスの
強度を強める回数を少なくすることができ、データ消去
動作の所要時間をさらに短縮することができる。
【０１７０】また、この発明のうち請求項１８に係るも
のによれば、今回のデータ消去動作における書き戻しパ
ルスのパルス強度の開始値を、工程（ｂ）で記憶された
情報に基づいて、適切な値に決定することができる。従
って、ある程度多数のデータ消去動作が既に行われた後
のデータ消去動作においても、書き戻しパルスの強度を
強める回数を少なくすることができ、データ消去動作の
所要時間の短縮化を図ることができる。
のによれば、今回のデータ消去動作における書き戻しパ
ルスのパルス強度の開始値を、工程（ｂ）で記憶された
情報に基づいて、適切な値に決定することができる。従
って、ある程度多数のデータ消去動作が既に行われた後
のデータ消去動作においても、書き戻しパルスの強度を
強める回数を少なくすることができ、データ消去動作の
所要時間の短縮化を図ることができる。
【０１７１】また、この発明のうち請求項１９に係るも
のによれば、今回のデータ消去動作において、書き戻し
パルスのパルス強度の開始値が過大になることを回避す
ることができる。
のによれば、今回のデータ消去動作において、書き戻し
パルスのパルス強度の開始値が過大になることを回避す
ることができる。
【０１７２】また、この発明のうち請求項２０に係るも
のによれば、前回のデータ消去動作と今回のデータ消去
動作との間に装置の電源が一旦オフされた場合であって
も、記憶内容を保持することができる。
のによれば、前回のデータ消去動作と今回のデータ消去
動作との間に装置の電源が一旦オフされた場合であって
も、記憶内容を保持することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る不揮発性半導体
記憶装置の構成を概略的に示すブロック図である。
記憶装置の構成を概略的に示すブロック図である。
【図２】 本発明の実施の形態１に係る不揮発性半導体
記憶装置における、１回目のデータ消去方法を説明する
ためのフローチャートである。
記憶装置における、１回目のデータ消去方法を説明する
ためのフローチャートである。
【図３】 本発明の実施の形態１に係る不揮発性半導体
記憶装置における、１回目のデータ消去方法を説明する
ためのフローチャートである。
記憶装置における、１回目のデータ消去方法を説明する
ためのフローチャートである。
【図４】 本発明の実施の形態１に係る不揮発性半導体
記憶装置における、１回目のデータ消去方法を説明する
ためのフローチャートである。
記憶装置における、１回目のデータ消去方法を説明する
ためのフローチャートである。
【図５】 本発明の実施の形態１に係る不揮発性半導体
記憶装置における、１回目のデータ消去方法を説明する
ためのフローチャートである。
記憶装置における、１回目のデータ消去方法を説明する
ためのフローチャートである。
【図６】 データ消去時における初期状態でのしきい値
電圧の分布を示す図である。
電圧の分布を示す図である。
【図７】 ステップＳＰ５２で一括書き込みパルスが印
加されている状態での印加電圧を説明するための、メモ
リセルブロックの回路図である。
加されている状態での印加電圧を説明するための、メモ
リセルブロックの回路図である。
【図８】 ステップＳＰ５３で書き込みベリファイが行
われている状態での印加電圧を説明するための、メモリ
セルブロックの回路図である。
われている状態での印加電圧を説明するための、メモリ
セルブロックの回路図である。
【図９】 ステップＳＰ５４における一括書き込みパル
スの電圧値の更新状況を示す図である。
スの電圧値の更新状況を示す図である。
【図１０】 ステップＳＰ５３において「ＰＡＳＳ」と
判定された時点でのしきい値電圧の分布を示す図であ
る。
判定された時点でのしきい値電圧の分布を示す図であ
る。
【図１１】 ステップＳＰ５６で消去パルスが印加され
ている状態での印加電圧を説明するための、メモリセル
ブロックの回路図である。
ている状態での印加電圧を説明するための、メモリセル
ブロックの回路図である。
【図１２】 ステップＳＰ５７で消去ベリファイが行わ
れている状態での印加電圧を説明するための、メモリセ
ルブロックの回路図である。
れている状態での印加電圧を説明するための、メモリセ
ルブロックの回路図である。
【図１３】 ステップＳＰ５８における消去パルスの電
圧値の更新状況を示す図である。
圧値の更新状況を示す図である。
【図１４】 ステップＳＰ５７において「ＰＡＳＳ」と
判定された時点でのしきい値電圧の分布を示す図であ
る。
判定された時点でのしきい値電圧の分布を示す図であ
る。
【図１５】 ステップＳＰ６０で過消去ベリファイが行
われている状態での印加電圧を説明するための、メモリ
セルブロックの回路図である。
われている状態での印加電圧を説明するための、メモリ
セルブロックの回路図である。
【図１６】 ステップＳＰ６２でビット毎書き戻しパル
スが印加されている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。
スが印加されている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。
【図１７】 ステップＳＰ６４におけるビット毎書き戻
しパルスの電圧値の更新状況を示す図である。
しパルスの電圧値の更新状況を示す図である。
【図１８】 ステップＳＰ６６において「ＰＡＳＳ」と
判定された時点でのしきい値電圧の分布を示す図であ
る。
判定された時点でのしきい値電圧の分布を示す図であ
る。
【図１９】 本発明の実施の形態１に係る不揮発性半導
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
【図２０】 本発明の実施の形態１に係る不揮発性半導
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
【図２１】 本発明の実施の形態１に係る不揮発性半導
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
【図２２】 本発明の実施の形態１に係る不揮発性半導
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
【図２３】 本発明の実施の形態１の第１の変形例に係
る不揮発性半導体記憶装置における、１回目のデータ消
去方法の一部を説明するためのフローチャートである。
る不揮発性半導体記憶装置における、１回目のデータ消
去方法の一部を説明するためのフローチャートである。
【図２４】 本発明の実施の形態１の第１の変形例に係
る不揮発性半導体記憶装置における、２回目以降のデー
タ消去方法の一部を説明するためのフローチャートであ
る。
る不揮発性半導体記憶装置における、２回目以降のデー
タ消去方法の一部を説明するためのフローチャートであ
る。
【図２５】 本発明の実施の形態１の第２の変形例に係
る不揮発性半導体記憶装置における、１回目のデータ消
去方法の一部を説明するためのフローチャートである。
る不揮発性半導体記憶装置における、１回目のデータ消
去方法の一部を説明するためのフローチャートである。
【図２６】 ステップＳＰ８２における一括書き戻しパ
ルスの電圧値の更新状況を示す図である。
ルスの電圧値の更新状況を示す図である。
【図２７】 本発明の実施の形態１の第２の変形例に係
る不揮発性半導体記憶装置における、２回目以降のデー
タ消去方法の一部を説明するためのフローチャートであ
る。
る不揮発性半導体記憶装置における、２回目以降のデー
タ消去方法の一部を説明するためのフローチャートであ
る。
【図２８】 本発明の実施の形態２に係る不揮発性半導
体記憶装置における、１回目のデータ消去方法を説明す
るためのフローチャートである。
体記憶装置における、１回目のデータ消去方法を説明す
るためのフローチャートである。
【図２９】 本発明の実施の形態２に係る不揮発性半導
体記憶装置における、１回目のデータ消去方法を説明す
るためのフローチャートである。
体記憶装置における、１回目のデータ消去方法を説明す
るためのフローチャートである。
【図３０】 本発明の実施の形態２に係る不揮発性半導
体記憶装置における、１回目のデータ消去方法を説明す
るためのフローチャートである。
体記憶装置における、１回目のデータ消去方法を説明す
るためのフローチャートである。
【図３１】 本発明の実施の形態２に係る不揮発性半導
体記憶装置における、１回目のデータ消去方法を説明す
るためのフローチャートである。
体記憶装置における、１回目のデータ消去方法を説明す
るためのフローチャートである。
【図３２】 ステップＳＰ２０２で一括書き込みパルス
が印加されている状態での印加電圧を説明するための、
メモリセルブロックの回路図である。
が印加されている状態での印加電圧を説明するための、
メモリセルブロックの回路図である。
【図３３】 ステップＳＰ２０４における一括書き込み
パルスのパルス幅の更新状況を示す図である。
パルスのパルス幅の更新状況を示す図である。
【図３４】 ステップＳＰ２０６で消去パルスが印加さ
れている状態での印加電圧を説明するための、メモリセ
ルブロックの回路図である。
れている状態での印加電圧を説明するための、メモリセ
ルブロックの回路図である。
【図３５】 ステップＳＰ２０８における消去パルスの
パルス幅の更新状況を示す図である。
パルス幅の更新状況を示す図である。
【図３６】 ステップＳＰ２１２でビット毎書き戻しパ
ルスが印加されている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。
ルスが印加されている状態での印加電圧を説明するため
の、メモリセルブロックの回路図である。
【図３７】 ステップＳＰ２１４におけるビット毎書き
戻しパルスのパルス幅の更新状況を示す図である。
戻しパルスのパルス幅の更新状況を示す図である。
【図３８】 本発明の実施の形態２に係る不揮発性半導
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
【図３９】 本発明の実施の形態２に係る不揮発性半導
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
【図４０】 本発明の実施の形態２に係る不揮発性半導
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
【図４１】 本発明の実施の形態２に係る不揮発性半導
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
体記憶装置における、２回目以降のデータ消去方法を説
明するためのフローチャートである。
【図４２】 本発明の実施の形態２の第１の変形例に係
る不揮発性半導体記憶装置における、１回目のデータ消
去方法の一部を説明するためのフローチャートである。
る不揮発性半導体記憶装置における、１回目のデータ消
去方法の一部を説明するためのフローチャートである。
【図４３】 本発明の実施の形態２の第１の変形例に係
る不揮発性半導体記憶装置における、２回目以降のデー
タ消去方法の一部を説明するためのフローチャートであ
る。
る不揮発性半導体記憶装置における、２回目以降のデー
タ消去方法の一部を説明するためのフローチャートであ
る。
【図４４】 本発明の実施の形態２の第２の変形例に係
る不揮発性半導体記憶装置における、１回目のデータ消
去方法の一部を説明するためのフローチャートである。
る不揮発性半導体記憶装置における、１回目のデータ消
去方法の一部を説明するためのフローチャートである。
【図４５】 ステップＳＰ４０２における一括書き戻し
パルスのパルス幅の更新状況を示す図である。
パルスのパルス幅の更新状況を示す図である。
【図４６】 本発明の実施の形態２の第２の変形例に係
る不揮発性半導体記憶装置における、２回目以降のデー
タ消去方法の一部を説明するためのフローチャートであ
る。
る不揮発性半導体記憶装置における、２回目以降のデー
タ消去方法の一部を説明するためのフローチャートであ
る。
【図４７】 従来の半導体記憶装置におけるデータ消去
動作を説明するためのフローチャートである。
動作を説明するためのフローチャートである。
１ 不揮発性半導体記憶装置、２ 制御部、２ａ 記憶
部、２６ メモリセルアレイ、３０，３２ メモリセル
トランジスタ。
部、２６ メモリセルアレイ、３０，３２ メモリセル
トランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 友枝 光弘
東京都千代田区大手町二丁目６番２号 三
菱電機エンジニアリング株式会社内
Ｆターム(参考） 5B025 AA01 AD04 AD08 AE05
Claims (20)
- 【請求項１】 メモリセルトランジスタと、 記憶部を有し、前記メモリセルトランジスタに印加され
る電圧パルスを制御する制御部とを備え、 データ消去動作において、前記制御部は、消去パルスを
印加する前に、前記メモリセルトランジスタにデータが
書き込まれるまで、パルス強度を次第に強めて書き込み
パルスを印加し、 前記記憶部には、前回のデータ消去動作における、前記
書き込みパルスの最終のパルス強度に関する第１の情報
が記憶されており、 前記制御部は、前記データ消去動作における前記書き込
みパルスのパルス強度の開始値を、前記第１の情報に基
づいて決定する不揮発性半導体記憶装置。 - 【請求項２】 前記書き込みパルスの前記パルス強度は
段階的に強められ、 前記データ消去動作における前記書き込みパルスの前記
パルス強度の前記開始値は、前記前回のデータ消去動作
における前記書き込みパルスの前記最終のパルス強度よ
りも、所定段階低い値に設定される、請求項１に記載の
不揮発性半導体記憶装置。 - 【請求項３】 前記データ消去動作において、前記制御
部は、前記メモリセルトランジスタのデータが消去され
るまで、パルス強度を次第に強めて前記消去パルスを印
加し、 前記記憶部には、前記前回のデータ消去動作における、
前記消去パルスの最終のパルス強度に関する第２の情報
がさらに記憶されており、 前記制御部は、前記データ消去動作における前記消去パ
ルスのパルス強度の開始値を、前記第２の情報に基づい
て決定する、請求項１又は２に記載の不揮発性半導体記
憶装置。 - 【請求項４】 前記データ消去動作において、前記制御
部は、前記消去パルスの印加によって過消去されたメモ
リセルトランジスタが存在する場合、前記過消去された
メモリセルトランジスタにデータが書き戻されるまで、
パルス強度を次第に強めて書き戻しパルスを印加し、 前記記憶部には、前記前回のデータ消去動作における、
前記書き戻しパルスの最終のパルス強度に関する第３の
情報がさらに記憶されており、 前記制御部は、前記データ消去動作における前記書き戻
しパルスのパルス強度の開始値を、前記第３の情報に基
づいて決定する、請求項１〜３のいずれか一つに記載の
不揮発性半導体記憶装置。 - 【請求項５】 メモリセルトランジスタと、 記憶部を有し、前記メモリセルトランジスタに印加され
る電圧パルスを制御する制御部とを備え、 データ消去動作において、前記制御部は、前記メモリセ
ルトランジスタのデータが消去されるまで、パルス強度
を次第に強めて消去パルスを印加し、 前記記憶部には、前回のデータ消去動作における、前記
消去パルスの最終のパルス強度に関する第１の情報が記
憶されており、 前記制御部は、前記データ消去動作における前記消去パ
ルスのパルス強度の開始値を、前記第１の情報に基づい
て決定する不揮発性半導体記憶装置。 - 【請求項６】 前記消去パルスの前記パルス強度は段階
的に強められ、 前記データ消去動作における前記消去パルスの前記パル
ス強度の前記開始値は、前記前回のデータ消去動作にお
ける前記消去パルスの前記最終のパルス強度よりも、所
定段階低い値に設定される、請求項５に記載の不揮発性
半導体記憶装置。 - 【請求項７】 前記データ消去動作において、前記制御
部は、前記消去パルスの印加によって過消去されたメモ
リセルトランジスタが存在する場合、前記過消去された
メモリセルトランジスタにデータが書き戻されるまで、
パルス強度を次第に強めて書き戻しパルスを印加し、 前記記憶部には、前記前回のデータ消去動作における、
前記書き戻しパルスの最終のパルス強度に関する第２の
情報がさらに記憶されており、 前記制御部は、前記データ消去動作における前記書き戻
しパルスのパルス強度の開始値を、前記第２の情報に基
づいて決定する、請求項５又は６に記載の不揮発性半導
体記憶装置。 - 【請求項８】 メモリセルトランジスタと、 記憶部を有し、前記メモリセルトランジスタに印加され
る電圧パルスを制御する制御部とを備え、 データ消去動作において、前記制御部は、消去パルスの
印加によって過消去されたメモリセルトランジスタが存
在する場合、前記過消去されたメモリセルトランジスタ
にデータが書き戻されるまで、パルス強度を次第に強め
て書き戻しパルスを印加し、 前記記憶部には、前回のデータ消去動作における、前記
書き戻しパルスの最終のパルス強度に関する情報が記憶
されており、 前記制御部は、前記データ消去動作における前記書き戻
しパルスのパルス強度の開始値を、前記情報に基づいて
決定する不揮発性半導体記憶装置。 - 【請求項９】 前記書き戻しパルスの前記パルス強度は
段階的に強められ、 前記データ消去動作における前記書き戻しパルスの前記
パルス強度の前記開始値は、前記前回のデータ消去動作
における前記書き戻しパルスの前記最終のパルス強度よ
りも、所定段階低い値に設定される、請求項８に記載の
不揮発性半導体記憶装置。 - 【請求項１０】 前記記憶部は、不揮発性の半導体メモ
リである、請求項１〜９のいずれか一つに記載の不揮発
性半導体記憶装置。 - 【請求項１１】 （ａ）データ消去動作において、消去
パルスを印加する前に、メモリセルトランジスタにデー
タが書き込まれるまで、パルス強度を次第に強めて書き
込みパルスを印加する工程と、 （ｂ）前記データ消去動作における、前記書き込みパル
スの最終のパルス強度に関する第１の情報を記憶する工
程とを備え、 前記データ消去動作における前記書き込みパルスのパル
ス強度の開始値は、前回のデータ消去動作時に記憶され
ていた、前記前回のデータ消去動作に関する前記第１の
情報に基づいて決定される、不揮発性半導体記憶装置の
データ消去方法。 - 【請求項１２】 前記書き込みパルスの前記パルス強度
は段階的に強められ、 前記データ消去動作における前記書き込みパルスの前記
パルス強度の前記開始値は、前記前回のデータ消去動作
における前記書き込みパルスの前記最終のパルス強度よ
りも、所定段階低い値に設定される、請求項１１に記載
の不揮発性半導体記憶装置のデータ消去方法。 - 【請求項１３】 （ｃ）前記データ消去動作において、
前記メモリセルトランジスタのデータが消去されるま
で、パルス強度を次第に強めて前記消去パルスを印加す
る工程と、 （ｄ）前記データ消去動作における、前記消去パルスの
最終のパルス強度に関する第２の情報を記憶する工程と
をさらに備え、 前記データ消去動作における前記消去パルスのパルス強
度の開始値は、前記前回のデータ消去動作時に記憶され
ていた、前記前回のデータ消去動作に関する前記第２の
情報に基づいて決定される、請求項１１又は１２に記載
の不揮発性半導体記憶装置のデータ消去方法。 - 【請求項１４】 （ｅ）前記データ消去動作において、
前記消去パルスの印加によって過消去されたメモリセル
トランジスタが存在する場合、前記過消去されたメモリ
セルトランジスタにデータが書き戻されるまで、パルス
強度を次第に強めて書き戻しパルスを印加する工程と、 （ｆ）前記データ消去動作における、前記書き戻しパル
スの最終のパルス強度に関する第３の情報を記憶する工
程とをさらに備え、 前記データ消去動作における前記書き戻しパルスのパル
ス強度の開始値は、前記前回のデータ消去動作時に記憶
されていた、前記前回のデータ消去動作に関する前記第
３の情報に基づいて決定される、請求項１１〜１３のい
ずれか一つに記載の不揮発性半導体記憶装置のデータ消
去方法。 - 【請求項１５】 （ａ）データ消去動作において、メモ
リセルトランジスタのデータが消去されるまで、パルス
強度を次第に強めて消去パルスを印加する工程と、 （ｂ）前記データ消去動作における、前記消去パルスの
最終のパルス強度に関する第１の情報を記憶する工程と
を備え、 前記データ消去動作における前記消去パルスのパルス強
度の開始値は、前回のデータ消去動作時に記憶されてい
た、前記前回のデータ消去動作に関する前記第１の情報
に基づいて決定される、不揮発性半導体記憶装置のデー
タ消去方法。 - 【請求項１６】 前記消去パルスの前記パルス強度は段
階的に強められ、 前記データ消去動作における前記消去パルスの前記パル
ス強度の前記開始値は、前記前回のデータ消去動作にお
ける前記消去パルスの前記最終のパルス強度よりも、所
定段階低い値に設定される、請求項１５に記載の不揮発
性半導体記憶装置のデータ消去方法。 - 【請求項１７】 （ｃ）前記データ消去動作において、
前記消去パルスの印加によって過消去されたメモリセル
トランジスタが存在する場合、前記過消去されたメモリ
セルトランジスタにデータが書き戻されるまで、パルス
強度を次第に強めて書き戻しパルスを印加する工程と、 （ｄ）前記データ消去動作における、前記書き戻しパル
スの最終のパルス強度に関する第２の情報を記憶する工
程とをさらに備え、 前記データ消去動作における前記書き戻しパルスのパル
ス強度の開始値は、前記前回のデータ消去動作時に記憶
されていた、前記前回のデータ消去動作に関する前記第
２の情報に基づいて決定される、請求項１５又は１６に
記載の不揮発性半導体記憶装置のデータ消去方法。 - 【請求項１８】 （ａ）データ消去動作において、消去
パルスの印加によって過消去されたメモリセルトランジ
スタが存在する場合、前記過消去されたメモリセルトラ
ンジスタにデータが書き戻されるまで、パルス強度を次
第に強めて書き戻しパルスを印加する工程と、 （ｂ）前記データ消去動作における、前記書き戻しパル
スの最終のパルス強度に関する情報を記憶する工程とを
備え、 前記データ消去動作における前記書き戻しパルスのパル
ス強度の開始値は、前回のデータ消去動作時に記憶され
ていた、前記前回のデータ消去動作に関する前記情報に
基づいて決定される、不揮発性半導体記憶装置のデータ
消去方法。 - 【請求項１９】 前記書き戻しパルスの前記パルス強度
は段階的に強められ、 前記データ消去動作における前記書き戻しパルスの前記
パルス強度の前記開始値は、前記前回のデータ消去動作
における前記書き戻しパルスの前記最終のパルス強度よ
りも、所定段階低い値に設定される、請求項１８に記載
の不揮発性半導体記憶装置のデータ消去方法。 - 【請求項２０】 前記記憶する工程は、不揮発的な記憶
工程である、請求項１１〜１９のいずれか一つに記載の
不揮発性半導体記憶装置のデータ消去方法。
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|---|---|---|---|
| JP2002008640A JP4071967B2 (ja) | 2002-01-17 | 2002-01-17 | 不揮発性半導体記憶装置及びそのデータ消去方法 |
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| US10/187,981 US6781882B2 (en) | 2002-01-17 | 2002-07-03 | Nonvolatile semiconductor storage device having a shortened time required for a data erasing operation and data erasing method thereof |
| KR10-2002-0056491A KR100455098B1 (ko) | 2002-01-17 | 2002-09-17 | 불휘발성 반도체 기억장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002008640A JP4071967B2 (ja) | 2002-01-17 | 2002-01-17 | 不揮発性半導体記憶装置及びそのデータ消去方法 |
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|---|---|
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