JP2003196154A - Ｆｉｆｏメモリ回路及びその制御方法並びに画像形成装置 - Google Patents

Abstract

(57)【要約】 【課題】 安価で、メモリチップ面積の小さなＦＩＦＯ
メモリを構成でき、また、安価で小さなラインメモリ回
路を有した画像形成装置が得られるようにする。 【解決手段】 ＦＩＦＯメモリをアドレス方向に複数の
サブメモリブロックに分割して、該ＦＩＦＯメモリに入
力されたデータが上記複数のサブメモリブロックに分割
されるように構成し、且つ、各々のサブメモリブロック
をシングルポートメモリもしくはデュアルポートメモリ
から構成し、その内の少なくとも一つのサブメモリブロ
ックをシングルポートメモリとする。また、データの書
込み中に書込みアドレスに対応したサブメモリブロック
を選択するとともに、データの読出し中に読出しアドレ
スに対応したサブメモリブロックを選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの先入れ先
出し（ＦＩＦＯ）機能を有するＦＩＦＯメモリ回路及び
その制御方法と該ＦＩＦＯメモリ回路をラインメモリに
使用したレーザプリンタ等の画像形成装置に関するもの
である。

【０００２】

【従来の技術】レーザによる走査光学系を有する画像形
成装置おいては、１ライン分の画像データを保持可能な
ラインメモリから読出される画像データに応じてレーザ
を変調し、そのレーザ光で感光体を露光することにより
像形成を行うようにしている。従来、この画像データを
記憶するラインメモリは、デュアルポートメモリを使用
したＦＩＦＯメモリで構成されている。

【０００３】

【発明が解決しようとする課題】しかしながら、デュア
ルポートメモリはシングルポートメモリに比べて、同じ
メモリ容量当たりのチップ面積が大きく、コストが高い
という問題があった。

【０００４】本発明は、上記のような問題点に鑑みてな
されたもので、安価で、メモリチップ面積の小さなＦＩ
ＦＯメモリ回路及びその制御方法並びにそのＦＩＦＯメ
モリ回路を使用した画像形成装置を提供することを目的
としている。

【０００５】

【課題を解決するための手段】本発明に係るＦＩＦＯメ
モリ回路及びその制御方法並びに画像形成装置は、次の
ように構成したものである。

【０００６】（１）書込みクロックに同期してＦＩＦＯ
メモリにデータの書込みを行うとともに、読出しクロッ
クに同期して前記ＦＩＦＯメモリに書込まれたデータの
読出しを行うＦＩＦＯメモリ回路において、前記ＦＩＦ
Ｏメモリを複数のサブメモリブロックに分割して、該Ｆ
ＩＦＯメモリに入力されたデータが前記複数のサブメモ
リブロックに分割されるように構成し、且つ、各々のサ
ブメモリブロックをシングルポートメモリもしくはデュ
アルポートメモリから構成し、その内の少なくとも一つ
のサブメモリブロックをシングルポートメモリとした。

【０００７】（２）書込みクロックに同期してＦＩＦＯ
メモリにデータの書込みを行うとともに、読出しクロッ
クに同期して前記ＦＩＦＯメモリに書込まれたデータの
読出しを行うＦＩＦＯメモリ回路において、前記ＦＩＦ
Ｏメモリを複数のサブメモリブロックに分割して、該Ｆ
ＩＦＯメモリに入力されたデータが前記複数のサブメモ
リブロックに分割されるように構成し、且つ、各々のサ
ブメモリブロックをシングルポートメモリから構成し
た。

【０００８】（３）上記（１）または（２）において、
データの書込み中に書込みアドレスに対応したサブメモ
リブロックを選択して書込み制御信号を生成する書込み
制御回路と、データの書込み開始に先だって前記書込み
アドレスをリセットする書込みアドレス初期化回路と、
データの読出し中に読出しアドレスに対応したサブメモ
リブロックを選択して読出し制御信号を生成する読出し
制御回路と、データの読出し開始に先だって前記読出し
アドレスをリセットする読出しアドレス初期化回路とを
備えた。

【０００９】（４）上記（１）ないし（３）何れかにお
いて、ＦＩＦＯメモリはアドレス方向に複数のサブメモ
リブロックに分割した。

【００１０】（５）書込みクロックに同期してＦＩＦＯ
メモリにデータの書込みを行うとともに、読出しクロッ
クに同期して前記ＦＩＦＯメモリに書込まれたデータの
読出しを行うＦＩＦＯメモリ回路の制御方法において、
前記ＦＩＦＯメモリに入力されたデータを、該ＦＩＦＯ
メモリに分割構成した複数のシングルポートメモリもし
くはデュアルポートメモリからなるサブメモリブロック
に分割して書込むようにした。

【００１１】（６）上記（５）において、データの書込
み開始に先だって書込みアドレスをリセットし、データ
の書込み中に前記書込みアドレスに対応したサブメモリ
ブロックを選択するとともに、データの読出し開始に先
だって読出しアドレスをリセットし、データの読出し中
に前記読出しアドレスに対応したサブメモリブロックを
選択するようにした。

【００１２】（７）画像形成装置において、上記（１）
ないし（４）何れかのＦＩＦＯメモリ回路をラインメモ
リ回路に使用した。

【００１３】

【発明の実施の形態】本発明に係るＦＩＦＯメモリ回路
は、書込みクロックに同期してＦＩＦＯメモリにデータ
の書込みを行うとともに、読出しクロックに同期して前
記ＦＩＦＯメモリに書込まれたデータの読出しを行うＦ
ＩＦＯメモリ回路であり、図１に示すように、ＦＩＦＯ
メモリをアドレス方向に複数のサブメモリブロックに分
割して、該ＦＩＦＯメモリに入力されたデータが上記複
数のサブメモリブロックに分割されるように構成し、且
つ、各々のサブメモリブロックをシングルポートメモリ
もしくはデュアルポートメモリから構成し、その内の少
なくとも一つのサブメモリブロックをシングルポートメ
モリとしている。

【００１４】また、データの書込み中に書込みアドレス
に対応したサブメモリブロックを選択して書込み制御信
号を生成する書込み制御回路と、データの書込み開始に
先だって上記書込みアドレスをリセットする書込みアド
レス初期化回路と、データの読出し中に読出しアドレス
に対応したサブメモリブロックを選択して読出し制御信
号を生成する読出し制御回路と、データの読出し開始に
先だって上記読出しアドレスをリセットする読出しアド
レス初期化回路とを備えている。

【００１５】以下、添付図面に基づいて本発明の実施例
を詳細に説明する。

【００１６】先ず、本発明に係るＦＩＦＯメモリ回路を
ラインメモリ回路に使用した画像形成装置１に関して図
２に基づき説明する。図２は画像形成装置１の概略構成
を示す断面図であり、ここでは電子写真方式のレーザビ
ームプリンタの例を示している。

【００１７】上記画像形成装置１は、原稿自動送り装置
２により原稿台ガラス３の所定位置をシートスルーした
原稿（図示せず）、及び順次送られ原稿台ガラス３上に
載置された原稿（図示せず）の画像データを、例えばハ
ロゲンランプ等にて構成された原稿照明ランプ４が露光
あるいは露光走査するように設定されている。

【００１８】上記原稿照明ランプ４は、露光あるいは露
光走査にて得られた反射光像の軌道を反射により変更す
るための走査ミラー５、６、７と共に、画像形成装置１
に紙面の法線方向及び水平方向に自在に支持された光学
走査ユニットに保持されており、光学走査ユニットが上
記法線方向及び水平方向への往復運動を繰り返すことに
より、原稿の全画像データが原稿照明ランプ４にて露光
走査されることとなる。

【００１９】そして、このようにして得られた反射光像
は、走査ミラー５、６、７にて軌道を変更された後、ア
ナログデータをデジタルデータに変換するためのＣＣＤ
ユニット８へ導かれる。

【００２０】上記ＣＣＤユニット８は、例えば周知のＣ
ＣＤ等から構成される撮像素子９と、得られた反射光像
を撮像素子９に結像する結像レンズ１０と、撮像素子９
を駆動するＣＣＤドライバ１１とを有し、得られた反射
光像に応じて撮像素子９から出力される出力信号を、対
応するデジタルデータ、例えば８ビットのデジタルデー
タに変換した後、画像形成装置１に備えられたコントロ
ーラ部１２に入力するようになっている。

【００２１】上記原稿照明ランプ４の露光走査によって
得られた反射光像はＣＣＤユニット８内の撮像素子９に
結像されるが、原稿照明ランプ４の長手方向の配光分布
や撮像素子９の感度ムラ等の影響を排除するため白色板
が備えられている。この白色板は、原稿照明ランプ４に
て読み取る面に白色の塗装がなされており、その反射光
像を撮像素子９に結像させ、このときのデジタルデータ
をコントロール部１２に入力する。

【００２２】また、上記画像形成装置１は、円筒状ある
いは円柱状の潜像坦持体としての感光ドラム１４と、感
光ドラム１４の外周面を除電して次なる画像形成に備え
る前露光ランプ１５と、感光ドラム１４の外周面を所定
電位分布に帯電せしめて潜像形成に備える一次帯電器１
６と、例えば周知の半導体レーザ等により構成された二
つの光源を有するレーザユニット１７と、感光ドラム１
４の外周面上に形成された静電潜像を現像剤（トナー）
を付与して顕像（トナー像）へと現像する現像手段たる
現像器１８とを備えている。

【００２３】上記レーザユニット１７は、一次帯電器１
６の帯電処理を受けた感光ドラム１４の外周面をコント
ロール部１２から入力されたデジタルデータに基づいて
露光し、これにより、与えられた画像データに応じた静
電潜像を感光ドラム１４の外周面上に形成する。

【００２４】また、感光ドラム１４の周囲には、前露光
ランプ１５と、一次帯電器１６と、現像器１８と、転写
前に感光ドラム１４の外周面上の顕像に高圧を付与する
転写前帯電器１９と、例えば周知のコロナ放電等にて顕
像を記録紙Ｐへ転写する転写帯電器２０と、転写処理の
終了した記録紙Ｐを感光ドラム１４の外周面から分離す
る分離帯電器２１と、転写終了後に感光ドラム１４の外
周面上に残留した現像剤を除去して回収するクリーナ２
２とが設けられている。

【００２５】すなわち、上記感光ドラム１４の外周面上
に形成されたトナー像は、先ず転写前帯電器１９にて高
圧が付与され、次に複数枚の記録紙Ｐを例えばサイズご
とに分類して収納する給紙ユニット２３、２４、２５の
何れかから、転写処理される記録紙Ｐがレジストローラ
２６によるタイミング設定等を経て、感光ドラム１４と
転写帯電器２０との間の転写領域に搬送される。そし
て、転写領域に達した記録紙Ｐは、転写帯電器２０のコ
ロナ放電等により感光ドラム１４の外周面上のトナー像
が転写された後、分離帯電器２１により感光ドラム１４
の外周面から分離されることとなる。

【００２６】一方、転写処理の終了した感光ドラム１４
は、外周面上に残留した現像剤がクリーナ２２により除
去されることにより、次なる画像形成に備えられる。

【００２７】更に、上記画像形成装置１は、熱供給及び
圧力付与により定着処理を行う定着器２７と、上記転写
領域にてトナー像が転写された記録紙Ｐを定着器２７へ
搬送する搬送ベルト２８と、フラッパ２９と、中間トレ
イ３０と、ステイプルソータ３１あるいは製本装置であ
るグルーバインダ３２の何れか一方の装置を備えてい
る。

【００２８】上記フラッパ２９は、コントロール部１２
の制御に基づき、定着器２７にて定着処理のなされた記
録紙Ｐを中間トレイ３０あるいはステイプルソータ３１
（画像形成装置１にグルーバインダ３２が備えられてい
るときにはグルーバインダ３２）の何れか一方に搬送す
るようになっている。

【００２９】上記中間トレイ３０は、搬送ローラ３３、
３４、３５、３６を介して搬送されてきた記録紙Ｐを、
同一面上に複数の画像を形成するモード、所謂多重転写
モードが実行されている場合には、表裏反転せずに再搬
送ローラ３７へ搬送し、一方、同一の記録紙Ｐの両面に
画像を形成するモード、所謂両面複写モードが実行され
ている場合には、表裏反転して再搬送ローラ３７へ搬送
するようになっている。

【００３０】上記再搬送ローラ３７は、中間トレイ３０
から搬送されてきた記録紙Ｐをレジストローラ２６へ搬
送するようになっている。そして、レジストローラ２６
に達した記録紙Ｐは、再度転写領域へ搬送されて転写処
理がなされ、次に搬送ベルト２８にて定着器２７へ搬送
されて定着処理がなされた後、ステイプルソータ３１あ
るいはグルーバインダ３２に排紙される。

【００３１】上記ステイプルソータ３１は、複数枚の記
録紙Ｐを連続して画像を形成するモード、所謂、連続複
写モードが実行されているときなどに、所定枚数の範囲
内において、定着処理のなされた複数枚の記録紙Ｐを各
ビン３１Ａごとに一枚ずつ仕分け可能な装置であり、こ
のステイプルソータ３１が画像形成装置１に備えられて
いる場合には、ステイプル部３１Ｂがコントロール部１
２の制御に基づいてステイプルの実行を行うように設定
される。

【００３２】一方、上記グルーバインダ３２は、定着処
理のなされた複数枚の記録紙Ｐを製本可能な装置であ
り、このグルーバインダ３２が画像形成装置１に備えら
れた場合には、バインダ部３２Ａがコントロール部１２
の制御に基づいて定着処理のなされた複数枚の記録紙Ｐ
より成る紙束に背表紙を糊付けして製本し、スタッカ３
２Ｂに貯えるよう設定される。

【００３３】次に、上記画像形成装置１に備えられたコ
ントロール部１２に関して図３に基づき説明する。図３
はコントロール部１２の構成を示すブロック図である。

【００３４】上記コントロール部１２は、画像形成装置
全体の制御を行うとともに、使用者による操作パネル１
３の手動操作にそって、ＣＣＤユニット８から入力され
たデジタルデータを画像処理するものであり、画像形成
装置全体の制御を主として担うＣＰＵ３８と、装置全体
の制御手順（制御プログラム）等が予め記憶されている
ＲＯＭ３９と、入力データの記憶や作業記憶領域等とし
て用いられる主記憶装置たるＲＡＭ４０と、装置間のイ
ンターフェースをなすＩ／Ｏポート４１と、使用者の操
作パネル１３の手動操作に基づいてＣＣＤユニット８か
ら入力されたデジタルデータの画像処理を行う画像処理
部４２とを有している。

【００３５】上記ＣＰＵ３８のアドレスバス（図示せ
ず）及びデータバス（図示せず）は、バスドライバ・ア
ドレスデコーダ回路４３を介してＲＯＭ３９、ＲＡＭ４
０、Ｉ／Ｏポート４１及び画像処理部４２と接続されて
いる。

【００３６】上記Ｉ／Ｏポート４１は、操作パネル１３
と、画像形成装置１に備えられた光学走査ユニットなど
主な装置を駆動するためのモータ類４４、電磁クラッチ
類４５及び電磁ソレノイド類４６と、例えば上記転写領
域へ搬送される記録紙Ｐを検知するための紙検知センサ
類４７と、現像器１８のトナーの収容量を検知するため
のトナー残量検知センサ４８と、一次帯電器１６、転写
前帯電器１９、転写帯電器２０及び分離帯電器２１へ高
圧を出力するための高圧ユニット５１と、感光ドラム１
４の外周面の非画像領域に設けられてレーザユニット１
７から照射されたレーザＬａを受光するためのビーム検
知センサ５２とに接続されている。

【００３７】次に、上記コントロール部１２の有する画
像処理部４２に関して図４に基づき説明する。図４は画
像処理部４２の構成を示すブロック図である。

【００３８】上記画像処理部４２は、先ずＣＣＤユニッ
ト８によりアナログデータからデジタルデータに変換さ
れた画像データに対してシェーディング回路５３にて画
素間のバラツキを補正した後、変倍回路５４により記録
紙Ｐに画像を形成するモードが縮小コピーモードである
場合には、デジタルデータの間引き処理を行い、一方記
録紙Ｐに画像を形成するモードが拡大コピーモードの場
合には、デジタルデータの補間処理を行う。また、シェ
ーディング回路５３からはエラー信号がＩ／Ｏポート４
１に対して出力される。

【００３９】上記変倍回路５４にて間引き処理あるいは
補間処理の何れかがなされたデジタルデータは、エッジ
強調回路５５により、例えば５×５のウインドウで２次
微分が行われて、画像のエッジが強調される。このエッ
ジ強調回路５５にてエッジ強調されたデジタルデータは
輝度データであることから、レーザユニット１７にデジ
タルデータを出力するためには濃度データに変換する必
要があり、更に中間濃度等の階調表現を記録紙Ｐに画像
を形成するモードに応じて変更するために、γ変換回路
５６のテーブルサーチにより輝度データから濃度データ
へ変換し、その後２値化回路５７を通して合成回路５８
に入力する。

【００４０】上記合成回路５８は、入力されたデジタル
データと例えばＤＲＡＭ等により構成された画像用メモ
リ５９内の画像データとを、選択的にあるいはＯＲ条件
を採って、データ変換回路（ＰＷＭ回路）６０へ出力す
る。画像用メモリ５９に対するリードライト制御は、メ
モリ制御部６１により行われるように設定されている。

【００４１】したがって、上記データ変換回路６０に入
力されたデジタルデータは、使用者の操作パネル１３の
手動操作に基づいて設定された画像形成のモードに応じ
たパルスを有するとともに、レーザユニット１７のそれ
ぞれの光源に対応するようにデジタルデータが生成さ
れ、レーザユニット１７へ出力される。

【００４２】次に、上記画像形成装置１に備えられた操
作パネル１３に関して図５に基づき説明する。図５は操
作パネル１３の構成を示す平面図である。

【００４３】上記操作パネル１３は、使用者が手動操作
にて、転写及び定着に関するモード、画像形成のなされ
るシート状の転写材としての記録紙Ｐの枚数、あるいは
記録紙Ｐに形成される画像の濃度等を設定することによ
り、コントロール部１２が行う画像処理の指示をなすた
めのものである。

【００４４】このため、上記操作パネル１３は周知のタ
ッチパネル形態が採られており、表示手段たる表示部６
３と、テンキー６４と、スタートキー６５と、リセット
キー６６と、ストップキー６７と、クリアキー６８と、
＃キー６９と、ＩＤキー７０と、余熱キー７１と、割り
込みキー７２と、電源表示ランプ７３と、電源スイッチ
７４とが設けられている。

【００４５】上記表示部６３は、使用者への指示をメッ
セージ等にて表示可能となっており、テンキー６４は、
使用者がコピー枚数等を入力するためのキーである。ス
タートキー６５は、画像形成装置１に画像形成の開始を
指示するためのキーであり、リセットキー６６は、モー
ド等の設定を初期設定に戻すためのキーである。

【００４６】また、ストップキー６７は、画像形成装置
１の全動作を中断させるためのキーであり、クリアキー
６８は、テンキー６４にて入力されたコピー枚数等を初
期設定値に戻すためのキーである。＃キー６９は、画像
形成装置１の付属のオプションにて使用するためのキー
であり、ＩＤキー７０は、特定の使用者のみに対して操
作可能にする機能、所謂ＩＤ機能を有するキーである。

【００４７】また、余熱キー７１は、余熱モードのＯＮ
／ＯＦＦを設定するためのキーであり、割り込みキー７
２は、複写動作中途に割り込んで別の画像形成をなすた
めのキーであり、電源表示ランプ７３は、画像形成装置
１への通電がなされていないことを「光」にて知らせる
ためのものである。

【００４８】また、電源スイッチ７４は、画像形成装置
１のＯＦＦ時には、ＤＣ電源（図示せず）及びこのＤＣ
電源に接続されている２次側回路（図示せず）を通電状
態とし、且つＤＣ電源に接続されている１次側回路（図
示せず）及び表示部６３をＯＦＦ状態とし、一方、画像
形成装置１のＯＮ時には、ＤＣ電源、１次側回路、２次
側回路、及び表示部６３を全てＯＮ状態とするためのも
のである。

【００４９】次に、上記画像形成装置１に備えられたレ
ーザユニット１７等について図６に基づき説明する。図
６はレーザユニット１７等の構成を示す斜視図である。

【００５０】上記レーザユニット１７は、コントロール
部１２によって生成されたデジタルデータを光ビームに
変換し、この光ビームを走査露光してデジタルデータに
対応した潜像を形成するための装置である。

【００５１】このため、レーザユニット１７は、レーザ
発光部８１と、ポリゴンミラー８２と、ポリゴンミラー
８２を回転させるためのポリゴンモータ８３と、結像レ
ンズ８４と、反射ミラー８５と、ビーム検知センサ５２
にレーザ発光部８１のレーザ光を入射させるためのＢＤ
反射ミラー８７を有している。そして、反射ミラー８５
で反射されたレーザ光は感光ドラム１４を露光走査し、
感光ドラム１４に潜像を形成する。

【００５２】上記レーザ発光部８１には、８０μｍ間隔
で二つの発光部を持つ半導体レーザが、感光ドラム１４
上で２本のレーザ光（Ａレーザ、Ｂレーザ）の走査線間
隔が所定の値となるように傾けて配置されている。

【００５３】次に、画像処理部４２の有するデータ変換
回路６０に関して図７に基づき説明する。図７はデータ
変換回路６０の構成を示すブロック図である。

【００５４】合成回路５８より出力されたデジタルデー
タ及び書込みクロック（３３ＭＨｚ）は、ラインメモリ
（ＦＩＦＯメモリ）であるメモリ９０及びメモリ９１に
入力される。このとき、ビーム検知センサ５２によって
生成されたＢＤ信号を基にタイミング生成回路９４によ
って生成された書込み区間Ａ信号に応じてメモリ９０
に、書込み区間Ｂ信号に応じてメモリ９１に書込まれ
る。

【００５５】上記メモリ９０及び９１は、４ｂｉｔデー
タで約３０５ｍｍの画像幅に対して６００ＤＰＩの画像
を記憶できるように、４ｂｉｔ×７２００ｗｏｒｄのメ
モリ容量を持っている。

【００５６】また、タイミング生成回路９４から出力さ
れた読出し区間Ａ信号に応じてメモリ９０に記憶された
デジタルデータは、読出しクロックＡ信号（２０ＭＨ
ｚ）に同期して読出され、変調回路９２により使用者の
操作パネル１３の手動操作に基づいて設定された画像形
成のモードに応じたパルスを有するように変調され、レ
ーザユニット１７へ出力される。

【００５７】同様に、タイミング生成回路９４から出力
された読出し区間Ｂ信号に応じてメモリ９１に記憶され
たデジタルデータは、読出しクロックＢ信号（２０ＭＨ
ｚ）に同期して読出され、変調回路９３を経て、レーザ
ユニット１７へ出力される。

【００５８】次に、タイミング生成回路９４から出力さ
れる信号のタイミングに関して図８に基づき説明する。
図８はメモリ９０と９１の動作タイミングを示すタイミ
ング図である。

【００５９】ＢＤ信号以外は“Ｈ”（高レベル）のとき
がイネーブル状態で、上述のメモリ９０、メモリ９１に
対する読出し、書込みが行われる。ＢＤ信号は“Ｌ”
（低レベル）のときがビーム検知センサ５２にレーザ発
光部８１のレーザ素子からの光ビームが入力したことを
示す。

【００６０】そして、ＢＤ信号が“Ｌ”になってから、
記録紙Ｐに画像を形成するための所定のタイミングで読
出し区間Ａ信号及び読出し区間Ｂ信号が“Ｈ”となり、
２本のレーザ光に対応したデジタルデータの供給が開始
される。

【００６１】データ書込みタイミング信号は、ＢＤ信号
１回に対して２回、パルスが等間隔で発生するように生
成され、一方のＢＤ信号と同じタイミングで生成された
データ書込みタイミング信号に続いて書込み区間Ａ信号
が“Ｈ”となってメモリ９０に対する書込みが行われ、
他方のデータ書込みタイミング信号に続いて書込み区間
Ｂ信号が“Ｈ”となってメモリ９１に対する書込みが行
われる。

【００６２】また、メモリ９０に対する書込みは、読出
しクロック（２０ＭＨｚ）よりも速い周波数の書込みク
ロック（３３ＭＨｚ）に基づいて行われ、読出し区間Ａ
より所定時間だけ早く生成された書込み区間Ａにより行
われるメモリ９０に対する書込みは、図示のように読出
し区間Ａの中程で終了する。

【００６３】ここで、読出しデータＡを先頭からＡ１，
Ａ２，Ａ３，Ａ４の４つのサブブロックに分割し、書込
み区間Ａにおいて書込まれる書込みデータと対応づけて
みると、ブロックＡ１に対しては書込みと読出しが同時
に行われるものの、Ａ２〜Ａ３はそれぞれのブロックに
対する読出しが始まる前に書込みが完全に終了してお
り、各ブロックへの書込みと読出しが同時に起こらない
ことが分かる。よって、Ａ１〜Ａ４を個別のメモリ素子
として考えると、Ａ１についてはデュアルポートメモリ
が必要であるが、Ａ２〜Ａ４は書込みと読出しが同時に
起こらないのであるから、シングルポートメモリで構成
できる。

【００６４】同様に、メモリ９１に対する書込みは、読
出し区間Ｂが終了する直前に次のラインの書込みが始ま
る。ここで、読出しデータＢを先頭からＢ１，Ｂ２の２
つのサブブロックに分割し、書込み区間Ｂにおいて書込
まれる書込みデータと対応づけてみると、ブロックＢ
１、Ｂ２共に各ブロックへの書込みと読出しが同時に起
こらないことが分かる。よって、Ｂ１、Ｂ２はシングル
ポートメモリで構成できる。

【００６５】次に、メモリ９０の構成を図９を用いて説
明する。図９はメモリ９０の構成を示すブロック図であ
る。

【００６６】図９中、１０１〜１０４はそれぞれメモリ
ブロック（サブメモリブロック）であり、図８における
書込みデータＡ１〜Ａ４に対応している。メモリブロッ
ク１０１はデュアルポートメモリで構成され、書込みと
読出しを同時に行うことができる。一方、メモリブロッ
ク１０２〜１０４はシングルポートメモリで構成され、
書込みと読出しを同時に行うことができない。

【００６７】１０５は書込みアドレスカウンタ（書込み
制御回路）であり、図外の書込みアドレス初期化回路か
らＷＲリセット信号が入るとカウント値が“０”にリセ
ットされ、書込み区間Ａ信号が“Ｈ”の間、書込みクロ
ック（ＷＣＫ）が入るたびに１ずつ加算されていく。１
０６はデコーダであり、書込みアドレスカウンタ１０５
からのカウント値に応じて、書込み区間Ａ信号が“Ｈ”
の間、例えばカウント値が０〜１７９９であればメモリ
ブロック（Ａ１）のチップセレクト信号（ＷＣＳ）を
“Ｌ”にするというようにメモリブロック（Ａ１〜Ａ
４）のどれか一つをアクティブにする信号を生成する。
１０７はアドレス変換回路であり、書込みアドレスカウ
ンタ１０５のカウント値からメモリブロック（Ａ１〜Ａ
４）に応じた値を減算し、それぞれのメモリブロックに
対する書込みアドレスを生成する。

【００６８】１０８は読出しアドレスカウンタ（読出し
制御回路）であり、図外の読出しアドレス初期化回路か
らＲＤリセット信号が入るとカウント値が“０”にリセ
ットされ、読出し区間Ａ信号が“Ｈ”の間、読出しクロ
ック（ＲＣＫ）が入るたびに１ずつ加算されていく。１
０９はデコーダ・データセレクタであり、読出しアドレ
スカウンタ１０８からのカウント値に応じて、読出し区
間Ａ信号が“Ｈ”の間、例えばカウント値が０〜１７９
９であればメモリブロック（Ａ１）のチップセレクト信
号（ＲＣＳ）を“Ｌ”にするというようにメモリブロッ
ク（Ａ１〜Ａ４）のどれか一つをアクティブにする信号
を生成するとともに、読出されたデータを選択して出力
する。１１０はアドレス変換回路であり、読出しアドレ
スカウンタ１０８のカウント値からメモリブロック（Ａ
１〜Ａ４）に応じた値を減算し、それぞれのメモリブロ
ックに対する読出しアドレスを生成する。

【００６９】図８のタイミング図に示すように、メモリ
ブロック（Ａ１）へのアクセスは書込みと読出しが同時
に行われるが、メモリブロック（Ａ２〜Ａ４）において
は書込みと読出しが同時に行われない。よって、各メモ
リブロックのＷＣＳとＲＣＳが同時に“Ｌ”になること
はなく、ＷＣＳが“Ｌ”のときにはＷＡＤに入力された
アドレスに対してＷＣＫに同期して書込みが行われ、Ｒ
ＣＳが“Ｌ”のときにはＲＡＤに入力されたアドレスに
対してＲＣＫに同期して読出しが行われる。

【００７０】次に、メモリ９１の構成を図１０を用いて
説明する。図１０はメモリ９１の構成を示すブロック図
である。

【００７１】図１０中、１１１、１１２はそれぞれメモ
リブロック（サブメモリブロック）であり、図８におけ
る書込みデータＢ１、Ｂ２に対応している。メモリブロ
ック１１１、１１２はシングルポートメモリで構成さ
れ、書込みと読出しを同時に行うことができない。

【００７２】１１３は書込みアドレスカウンタ（書込み
制御回路）であり、図外の書込みアドレス初期化回路か
らＷＲリセット信号が入るとカウント値が“０”にリセ
ットされ、書込み区間Ｂ信号が“Ｈ”の間、書込みクロ
ックが入るたびに１ずつ加算されていく。１１４はデコ
ーダであり、書込みアドレスカウンタ１１３からのカウ
ント値に応じて、書込み区間Ｂ信号が“Ｈ”の間、例え
ばカウント値が０〜３５９９であればメモリブロック
（Ｂ１）のチップセレクト信号（ＷＣＳ）を“Ｌ”にす
るというようにメモリブロック（Ｂ１、Ｂ２）のどれか
一つをアクティブにする信号を生成する。１１５はアド
レス変換回路であり、書込みアドレスカウンタ１１３の
カウント値からメモリブロック（Ｂ１、Ｂ２）に応じた
値を減算し、それぞれのメモリブロックに対する書込み
アドレスを生成する。

【００７３】１１６は読出しアドレスカウンタ（読出し
制御回路）であり、図外の読出しアドレス初期化回路か
らＲＤリセット信号が入るとカウント値が“０”にリセ
ットされ、読出し区間Ｂ信号が“Ｈ”の間、読出しクロ
ックが入るたびに１ずつ加算されていく。１１７はデコ
ーダ・データセレクタであり、読出しアドレスカウンタ
１１６からのカウント値に応じて、読出し区間Ｂ信号が
“Ｈ”の間、例えばカウント値が０〜３５９９であれば
メモリブロック（Ｂ１）のチップセレクト信号（ＲＣ
Ｓ）を“Ｌ”にするというようにメモリブロック（Ｂ
１、Ｂ２）のどれか一つをアクティブにする信号を生成
するとともに、読出されたデータを選択して出力する。
１１８はアドレス変換回路であり、読出しアドレスカウ
ンタ１１６のカウント値からメモリブロック（Ｂ１、Ｂ
２）に応じた値を減算し、それぞれのメモリブロックに
対する読出しアドレスを生成する。

【００７４】図８のタイミング図に示すように、メモリ
ブロック（Ｂ１、Ｂ２）においては書込みと読出しが同
時に行われない。よって、各メモリブロックのＷＣＳと
ＲＣＳが同時に“Ｌ”になることはなく、ＷＣＳが
“Ｌ”のときにはＷＡＤに入力されたアドレスに対して
ＷＣＫに同期して書込みが行われ、ＲＣＳが“Ｌ”のと
きにはＲＡＤに入力されたアドレスに対してＲＣＫに同
期して読出しが行われる。

【００７５】このように、本実施例によれば、ラインメ
モリを構成するのに必要なメモリ９０、９１をアドレス
方向に複数のサブブロックに分割し、それらのサブブロ
ックの全て、もしくは一部のサブブロックをシングルポ
ートメモリで構成することで、全体をデュアルポートメ
モリで構成した場合に比べて安価に、且つメモリチップ
面積が小さく、小型なＦＩＦＯメモリ回路を構成するこ
とができる。

【００７６】

【発明の効果】以上説明したように、本発明によれば、
安価で、メモリチップ面積の小さなＦＩＦＯメモリを構
成することができる。

【００７７】また、このＦＩＦＯメモリを画像形成装置
のラインメモリに使用することで、メモリ回路を安価且
つ小型に構成することができる。

【図面の簡単な説明】

【図１】 本発明に係るＦＩＦＯメモリ回路の基本構成
を示すブロック図

【図２】 本発明に係る画像形成装置の概略構成を示す
断面図

【図３】 画像形成装置のコントロール部の構成を示す
ブロック図

【図４】 コントロール部の画像処理部の構成を示すブ
ロック図

【図５】 画像形成装置の操作パネルの構成を示す平面
図

【図６】 画像形成装置のレーザユニットの構成を示す
斜視図

【図７】 画像処理部のデータ変換回路の構成を示すブ
ロック図

【図８】 本発明の実施例のメモリの動作を示すタイミ
ング図

【図９】 データ変換回路のメモリの構成を示すブロッ
ク図

【図１０】 データ変換回路のメモリの構成を示すブロ
ック図

【符号の説明】

１ 画像形成装置 ２ 原稿自動送り装置 ３ 原稿台ガラス ４ 原稿照明ランプ ５ 走査ミラー ６ 走査ミラー ７ 走査ミラー ８ ＣＣＤユニット ９ 撮像素子 １０ 結像レンズ １１ ＣＣＤドライバ １２ コントロール部 １３ 操作パネル １４ 感光ドラム １５ 前露光ランプ １６ 一次帯電器 １７ レーザユニット １８ 現像器 １９ 転写前帯電器 ２０ 転写帯電器 ２１ 分離帯電器 ２２ クリーナ ２３ 給紙ユニット ２４ 給紙ユニット ２５ 給紙ユニット ２６ レジストローラ ２７ 定着器 ２８ 搬送ベルト ２９ フラッパ ３０ 中間トレイ ３１ ステイプルソータ ３２ グルーバインダ ３３ 搬送ローラ ３４ 搬送ローラ ３５ 搬送ローラ ３６ 搬送ローラ ３７ 再搬送ローラ ３８ ＣＰＵ ３９ ＲＯＭ ４０ ＲＡＭ ４１ Ｉ／Ｏポート ４２ 画像処理部 ４３ バスドライバ・アドレスデコーダ回路 ４４ モータ類 ４５ 電磁クラッチ類 ４６ 電磁ソレイド類 ４７ 紙検知センサ類 ４８ トナー残量検知センサ ５１ 高圧ユニット ５２ ビーム検知センサ ５３ シェーディング回路 ５４ 変倍回路 ５５ エッジ強調回路 ５６ γ変換回路 ５７ ２値化回路 ５８ 合成回路 ５９ 画像用メモリ ６０ データ変換回路 ６１ メモリ制御部 ６３ 表示部 ６４ テンキー ６５ スタートキー ６６ リセットキー ６７ ストップキー ６８ クリアキー ６９ ＃キー ７０ ＩＤキー ７１ 余熱キー ７２ 割り込みキー ７３ 電源表示ランプ ７４ 電源スイッチ ８１ レーザ発光部 ８２ ポリゴンミラー ８３ ポリゴンモータ ８４ 結像レンズ ８５ 反射ミラー ８７ ＢＤ反射ミラー ９０ メモリ（ＦＩＦＯメモリ） ９１ メモリ（ＦＩＦＯメモリ） ９２ 変調回路 ９３ 変調回路 ９４ タイミング生成回路 １０１ メモリブロック（サブメモリブロック） １０２ メモリブロック（サブメモリブロック） １０３ メモリブロック（サブメモリブロック） １０４ メモリブロック（サブメモリブロック） １０５ 書込みアドレスカウンタ（書込み制御回路） １０６ デコーダ １０７ アドレス変換回路 １０８ 読出しアドレスカウンタ（読出し制御回路） １０９ デコーダ・データセレクタ １１０ アドレス変換回路 １１１ メモリブロック（サブメモリブロック） １１２ メモリブロック（サブメモリブロック） １１３ 書込みアドレスカウンタ（書込み制御回路） １１４ デコーダ １１５ アドレス変換回路 １１６ 読出しアドレスカウンタ（読出し制御回路） １１７ デコーダ・データセレクタ １１８ アドレス変換回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 書込みクロックに同期してＦＩＦＯメモ
   リにデータの書込みを行うとともに、読出しクロックに
   同期して前記ＦＩＦＯメモリに書込まれたデータの読出
   しを行うＦＩＦＯメモリ回路において、 前記ＦＩＦＯメモリを複数のサブメモリブロックに分割
   して、該ＦＩＦＯメモリに入力されたデータが前記複数
   のサブメモリブロックに分割されるように構成し、 且つ、各々のサブメモリブロックをシングルポートメモ
   リもしくはデュアルポートメモリから構成し、 その内の少なくとも一つのサブメモリブロックをシング
   ルポートメモリとしたことを特徴とするＦＩＦＯメモリ
   回路。
2. 【請求項２】 書込みクロックに同期してＦＩＦＯメモ
   リにデータの書込みを行うとともに、読出しクロックに
   同期して前記ＦＩＦＯメモリに書込まれたデータの読出
   しを行うＦＩＦＯメモリ回路において、 前記ＦＩＦＯメモリを複数のサブメモリブロックに分割
   して、該ＦＩＦＯメモリに入力されたデータが前記複数
   のサブメモリブロックに分割されるように構成し、 且つ、各々のサブメモリブロックをシングルポートメモ
   リから構成したことを特徴とするＦＩＦＯメモリ回路。
3. 【請求項３】 データの書込み中に書込みアドレスに対
   応したサブメモリブロックを選択して書込み制御信号を
   生成する書込み制御回路と、 データの書込み開始に先だって前記書込みアドレスをリ
   セットする書込みアドレス初期化回路と、 データの読出し中に読出しアドレスに対応したサブメモ
   リブロックを選択して読出し制御信号を生成する読出し
   制御回路と、 データの読出し開始に先だって前記読出しアドレスをリ
   セットする読出しアドレス初期化回路とを備えたことを
   特徴とする請求項１または２記載のＦＩＦＯメモリ回
   路。
4. 【請求項４】 ＦＩＦＯメモリはアドレス方向に複数の
   サブメモリブロックに分割したことを特徴とする請求項
   １ないし３何れか記載のＦＩＦＯメモリ回路。
5. 【請求項５】 書込みクロックに同期してＦＩＦＯメモ
   リにデータの書込みを行うとともに、読出しクロックに
   同期して前記ＦＩＦＯメモリに書込まれたデータの読出
   しを行うＦＩＦＯメモリ回路の制御方法において、 前記ＦＩＦＯメモリに入力されたデータを、該ＦＩＦＯ
   メモリに分割構成した複数のシングルポートメモリもし
   くはデュアルポートメモリからなるサブメモリブロック
   に分割して書込むようにしたことを特徴とするＦＩＦＯ
   メモリ回路の制御方法。
6. 【請求項６】 データの書込み開始に先だって書込みア
   ドレスをリセットし、データの書込み中に前記書込みア
   ドレスに対応したサブメモリブロックを選択するととも
   に、 データの読出し開始に先だって読出しアドレスをリセッ
   トし、データの読出し中に前記読出しアドレスに対応し
   たサブメモリブロックを選択するようにしたことを特徴
   とする請求項５記載のＦＩＦＯメモリ回路の制御方法。
7. 【請求項７】 請求項１ないし４何れか記載のＦＩＦＯ
   メモリ回路をラインメモリ回路に使用したことを特徴と
   する画像形成装置。