JP2003188331A - リードフレームおよびこれを用いた半導体装置 - Google Patents

リードフレームおよびこれを用いた半導体装置

Info

Publication number
JP2003188331A
JP2003188331A JP2001386338A JP2001386338A JP2003188331A JP 2003188331 A JP2003188331 A JP 2003188331A JP 2001386338 A JP2001386338 A JP 2001386338A JP 2001386338 A JP2001386338 A JP 2001386338A JP 2003188331 A JP2003188331 A JP 2003188331A
Authority
JP
Japan
Prior art keywords
lead frame
lead
semiconductor device
protrusion
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001386338A
Other languages
English (en)
Other versions
JP3606837B2 (ja
Inventor
Hisashi Yasunaga
尚志 安永
Takahiro Ishibashi
貴弘 石橋
Hiroaki Narimatsu
宏顕 成松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tec Inc
Original Assignee
Mitsui High Tec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tec Inc filed Critical Mitsui High Tec Inc
Priority to JP2001386338A priority Critical patent/JP3606837B2/ja
Priority to US10/322,900 priority patent/US6756660B2/en
Publication of JP2003188331A publication Critical patent/JP2003188331A/ja
Application granted granted Critical
Publication of JP3606837B2 publication Critical patent/JP3606837B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 強度を低下させることなく、特性が良好でか
つボンディング性に優れたリードフレームを提供する。 【解決手段】 半導体チップ搭載領域から所定の間隔を
隔てて形成され、少なくとも先端部分で他端部分よりも
肉薄となるように形成された複数のリードを具備し、前
記リードは、少なくともボンディング領域の裏面側で、
裏面側に突出する盛り上がり領域を形成してなることを
特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、リードフレームお
よびこれを用いた半導体装置にかかり、特に、リードフ
レーム、TAB(Tape Automated Bonding)テープを
使用するTBGA、フレキシブルなプリント基板を使用
するPBGAやCSPに用いられる実装用基板における
パイロット穴の形成に関するものである。
【0002】
【従来の技術】近年、電子機器に装着される半導体装置
は、携帯電話、PDAなどの携帯用端末等に採用される
ため、小型化、薄型化、軽量化が求められている。
【0003】そしてその小型化、薄型化および軽量化、
さらには高集積化を実現すべく、半導体装置の実装にお
いては種々の提案がなされており、TAB(テープオー
トメイティドボンディング)、BGA(ボールグリッド
アレイ)、最近ではCSP(チップサイズパッケージ)
と呼ばれる、チップのサイズと同等のウェハスケールC
SP、またはチップサイズよりも若干大きいサイズのC
SPなどが開発されている。
【0004】ところで、このような実装方法に用いられ
るリードフレームのひとつにQFNタイプとSONタイ
プとが提案されている。このようなリードフレームで
は、モールド樹脂との密着性を向上させる目的により、
図7(a)に示すようにリード1の先端にハーフエッチ
を施し、肉薄部を形成したリードフレームが提案されて
いる。また図9(a)および(b)に要部断面図を示
す。図9(b)は図9(a)のA−A断面図である。
【0005】このリードフレームは図10(a)乃至
(c)にその製造工程図を示すように、パターンエッチ
ング後、リード先端部のレジストを除去し裏面からハー
フエッチングを行うことによって、肉薄部の形成をおこ
なっている。
【0006】すなわちまず図10(a)に示すように、
リードフレーム形成用の条材1の表面および裏面にパタ
ーン形成用のレジストパターンR1,R2を形成する。
このとき裏面側のレジストパターンR2は肉薄部形成領
域には形成されない。そしてこの状態で、エッチングを
行い、図10(b)に示すように、表面側のリード間領
域11に相当する部分に溝を形成すると共に裏面側からの
エッチングにより肉薄部形成用溝12を形成する。そし
てさらにエッチングを続行し、リード間領域11が貫通す
るまでエッチングを行う。このようにして図7および図9
に示したような先端部に肉薄部を有するリードフレーム
が形成される。
【0007】このようなリードフレームを用いてワイヤ
ボンディングを用いる場合、図7(b)に示すようにリ
ード1の先端がキャピラリCの衝撃によって変形し、荷
重および超音波の伝達効率が悪くなり安定した強度を得
ることができないという問題があった。そこで図8に示
すように、ワイヤボンダーのヒートブロック10をワイ
ヤボンディング領域に相当して突出させ段10Sを有す
る断付きヒートブロックを構成している。
【0008】
【発明が解決しようとする課題】しかしながら、このよ
うな段付きヒートブロックではリードフレームのタイプ
毎に段を選択する必要があり、汎用性にかけるという問
題があった。
【0009】特にまた、一括モールド(MAP:Mold
Array Package)タイプのリードフレームにおいては、
モールド樹脂の漏れを防止するテープを貼着するため、
ヒートブロックを段付きにすることができず、ワイヤボ
ンディング不良が生じ易いという問題があった。
【0010】本発明は前記実情に鑑みてなされたもの
で、強度を低下させることなく、特性が良好でかつボン
ディング性に優れたリードフレームを提供することを目
的とする。
【0011】
【課題を解決するための手段】そこで本発明では、半導
体チップ搭載領域から所定の間隔を隔てて形成され、少
なくとも先端部分で他端部分よりも肉薄となるように形
成された複数のリードを具備し、前記リードは、少なく
ともボンディング領域の裏面側で、裏面側に突出する盛
り上がり領域を形成してなることを特徴とする。
【0012】かかる構成によれば、ワイヤボンディング
に際しては、リードのたわみが裏面の盛り上がり部でと
まるため、リードの変形がなくなり、安定した強度を得
ることが可能となる。また先端部の肉薄部でワイヤボン
ディングを行うことができるため、ワイヤ長を短くする
ことができ、伝送損失を低減することができる。これ
は、高周波用に特に有効である。
【0013】またワイヤ長を短くすることができること
からモールド工程においてワイヤスイープを低減するこ
とができる。
【0014】望ましくは、前記リードは、ボンディング
領域近傍の裏面に、盛り上がり部を具備し、前記盛り上
がり部とボンディング領域との間に肉薄部が形成されて
いることを特徴とする。かかる構成によれば、上記効果
に加えて、盛り上がり部とボンディング領域との間に形
成された肉薄部に封止樹脂が入り込むため樹脂抜けが防
止され信頼性の高い半導体装置を提供することが可能な
リードフレームを提供することができる。
【0015】望ましくは、前記リードは、肉薄部全体に
わたって、ほぼ中心線に沿って突出する突出部を具備し
てなることを特徴とする。かかる構成によれば、より強
固なリードフレームを提供することが可能となる。
【0016】望ましくは、前記突出部の高さは前記他端
部分よりも低くなるように形成されていることを特徴と
する。かかる構成によれば、MAPタイプの半導体装置
を形成する場合にもリード導出部が良好に形成される。
【0017】また、本発明の半導体装置は、半導体チッ
プ搭載領域から所定の間隔を隔てて形成され、少なくと
も先端部分で他端部分よりも肉薄となるように形成され
た複数のリードを具備し、前記リードは、少なくともボ
ンディング領域の裏面側で、裏面側に突出する盛り上が
り領域を形成したリードフレームと、前記半導体チップ
搭載領域に搭載され、前記リードの各ボンディング領域
とワイヤボンディングにより接続された半導体チップ
と、少なくとも前記リードの前記他端部分の裏面側が露
呈するように前記半導体チップおよび前記リードの先端
部分を被覆する封止容器とを具備してなることを特徴と
する。かかる構成によれば、ワイヤボンディングにおけ
るリードの変形がなく、安定した強度でかつ伝送損失が
少なく歩留まりの高い半導体装置を提供することが可能
となる。
【0018】望ましくは、前記リードは、ボンディング
領域近傍の裏面に、盛り上がり部を具備し、前記盛り上
がり部とボンディング領域との間に肉薄部が形成されて
いることを特徴とする。望ましくは、前記リードは、ボ
ンディング領域近傍の裏面に、盛り上がり部を具備し、
前記盛り上がり部とボンディング領域との間に肉薄部が
形成されていることを特徴とする。
【0019】また望ましくは、前記リードは、肉薄部全
体にわたって、ほぼ中心線に沿って突出する突出部を具
備してなることを特徴とする。更に望ましくは、前記突
出部の高さは前記他端部分よりも低くなるように形成さ
れており、前記突出部の側面および突出面全体は前記封
止樹脂で被覆されていることを特徴とする。
【0020】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。本発明の第1の実
施の形態のリードフレームおよびこれを用いた半導体装
置について説明する。図1(a)に本発明の第1の実施
の形態のリードフレーム、図1(b)にこれを用いた半
導体装置を示す。このリードフレームはMAPタイプの
リードフレームであり、図1(a)に示すように、板厚
0.2mmの銅あるいは鉄−ニッケル製条材をエッチン
グすることにより形成されたもので、ダイパッド2の周
りに、所定の間隔を隔てて多数のリード1を配列したも
ので、リード1は長さ0.4mmの本体部1aとこの本
体部の先端に設けられ、徐々に湾曲して薄くなる長さ
0.4mmの肉薄部1bとからなり、この肉薄部1b全
体にわたって、ほぼ中心線に沿って突出高さ15から3
0ミクロン程度突出する突出部1sを形成してなること
を特徴とするものである。ここで先端部の板厚は0.1
mmとする。また図2にこのリードの部分斜視図、図3
(a)および(b)に要部断面図を示す。図3(b)は
図3(a)のA−A断面図である。このリードフレーム
は他の部分については通常のMAPタイプのリードフレ
ームである。
【0021】このリードフレームの製造に際しては、図
4(a)乃至(c)にその製造工程図を示すように、パ
ターンエッチング後、リード先端部のレジストを除去し
裏面からハーフエッチングを行うことによって肉薄部の
形成を行うが、この例では、裏面側に微細なレジストパ
ターンを残しておくことによって容易に突出部1Sを形
成するものである。
【0022】すなわちまず図4(a)に示すように、リ
ードフレーム形成用の条材1の表面および裏面にパター
ン形成用のレジストパターンR1,R2を形成するとと
もに、肉薄部の突出部を形成すべき領域に微細パターン
R3を形成した点が従来例のエッチング工程と異なる点
である。他はまったく同様に形成される。
【0023】そしてこの状態で、エッチングを行い、図
4(b)に示すように、表面側のリード間領域11に相当
する部分に溝を形成すると共に裏面側からのエッチング
により微細パターンR3によって保護された部分を残す
ように肉薄部形成用溝14を形成する。そしてさらにエ
ッチングを続行し、リード間領域11が貫通するまでエッ
チングを行う。このようにして図2および図3に示した
ような先端部に突出部1Sを備えた肉薄部1bを有する
リードフレームが形成される。
【0024】このリードフレームのダイパッド2に、半
導体チップ3を搭載し、通常の段なしのヒートブロック
を用いてワイヤボンディングを行い、通常の方法で樹脂
封止を行い、図1に示したような半導体装置を得る。こ
こでは通常は図1(a)に示したようなリードフレーム
に半導体チップの搭載およびワイヤボンディングを行
い、一体的に樹脂封止を行った後、個々の半導体装置に
分割する。なお、このようにして形成されたリードフレ
ームを用いてボンディングを行ったあとのプルテストの
結果を下表に示す。なお、従来技術によるハーフエッチ
タイプリードフレームではワイヤボンディング自体が不
可能であるために計測不可能であった。
【表1】 この表から明らかなように、本発明ではハーフエッチな
しのリードフレームと同等のワイヤボンディング性を得
ることができる。かかる構成によれば、実装が容易で信
頼性の高い半導体装置を提供することが可能となる。
【0025】次に、本発明の第2の実施の形態について
説明する。本発明の第2の実施の形態のリードフレーム
について説明する。この例では、図5に示すように、肉
薄部1bに形成される突起部をボンディング領域のみに
形成している。他については前記第1の実施の形態とま
ったく同様に形成する。かかる構成によればボンディン
グ領域の突起部1Sとの間に形成された肉薄部に封止樹
脂が入り込むため樹脂抜けが防止され信頼性の高い半導
体装置を提供することが可能なリードフレームを提供す
ることができる。
【0026】次に、本発明の第3の実施の形態について
説明する。本発明の第3の実施の形態のリードフレーム
について説明する。この例では、図6に示すように、肉
薄部1bに形成される突起部1Sをボンディング領域以
外にも設け、計2個の突起部1Sを設けている。他につ
いては前記第1および第2の実施の形態とまったく同様
に形成する。かかる構成によればボンディング領域の突
起部1Sとの間に形成された肉薄部に封止樹脂が入り込
むため封止樹脂とリードとの接触面積が増大し、樹脂抜
けが防止されさらに信頼性の高い半導体装置を提供する
ことが可能なリードフレームを提供することができる。
【0027】
【発明の効果】以上説明してきたように、本発明によれ
ば、リードの変形がなくなりワイヤボンディング工程に
おいて安定した強度を得ることができるリードフレーム
を提供することができる。また本発明によれば、ワイヤ
長を短くすることが出来伝送損失の低減を図ることがで
き信頼性の高い半導体装置を提供することが可能とな
る。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態のリードフレームお
よびこれを用いた半導体装置を示す図。
【図2】本発明の第1の実施の形態のリードフレームの
要部斜視図。
【図3】本発明の第1の実施の形態のリードフレームの
断面図図。
【図4】本発明の第1の実施の形態のリードフレームの
製造工程図。
【図5】本発明の第2の実施の形態のリードフレームを
示す図。
【図6】本発明の第3の実施の形態のリードフレームを
示す図。
【図7】従来例のリードフレームを用いた実装工程を示
す説明図。
【図8】従来例のリードフレームを用いた実装工程を示
す説明図。
【図9】従来例のリードフレームを示す図。
【図10】従来例のリードフレームの製造工程図。
【符号の説明】
1 リード 1a 本体部 1b 肉薄部 1S 突起部 2 ダイパッド 3 チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 成松 宏顕 福岡県北九州市八幡西区小嶺二丁目10番1 号 株式会社三井ハイテック内 Fターム(参考) 5F067 AA01 AA05 AA10 BA02 BB04 DA17 DA18 DF02 EA02

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップ搭載領域から所定の間隔を
    隔てて形成され、少なくとも先端部分で他端部分よりも
    肉薄となるように形成された複数のリードを具備し、 前記リードは、少なくともボンディング領域の裏面側
    で、裏面側に突出する盛り上がり領域を形成してなるこ
    とを特徴とするリードフレーム。
  2. 【請求項2】 前記リードは、肉薄部全体にわたって、
    ほぼ中心線に沿って突出する突出部を具備してなること
    を特徴とする請求項1に記載のリードフレーム。
  3. 【請求項3】 前記突出部の高さは前記他端部分よりも
    低くなるように形成されていることを特徴とする請求項
    1または2に記載のリードフレーム。
  4. 【請求項4】 半導体チップ搭載領域から所定の間隔を
    隔てて形成され、少なくとも先端部分で他端部分よりも
    肉薄となるように形成された複数のリードを具備し、 前記リードは、少なくともボンディング領域の裏面側
    で、裏面側に突出する盛り上がり領域を形成したリード
    フレームと、 前記半導体チップ搭載領域に搭載され、前記リードの各
    ボンディング領域とワイヤボンディングにより接続され
    た半導体チップと、 少なくとも前記リードの前記他端部分の裏面側が露呈す
    るように前記半導体チップおよび前記リードの先端部分
    を被覆する封止容器とを具備してなることを特徴とする
    半導体装置。
  5. 【請求項5】 前記リードは、肉薄部全体にわたって、
    ほぼ中心線に沿って突出する突出部を具備してなること
    を特徴とする請求項4に記載の半導体装置。
  6. 【請求項6】 前記突出部の高さは前記他端部分よりも
    低くなるように形成されており、前記突出部の側面およ
    び突出面全体は前記封止樹脂で被覆されていることを特
    徴とする請求項4または5に記載の半導体装置。
JP2001386338A 2001-12-19 2001-12-19 リードフレームおよびこれを用いた半導体装置 Expired - Fee Related JP3606837B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001386338A JP3606837B2 (ja) 2001-12-19 2001-12-19 リードフレームおよびこれを用いた半導体装置
US10/322,900 US6756660B2 (en) 2001-12-19 2002-12-18 Lead frame for a semiconductor device and a semiconductor device incorporating the lead frame

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001386338A JP3606837B2 (ja) 2001-12-19 2001-12-19 リードフレームおよびこれを用いた半導体装置

Publications (2)

Publication Number Publication Date
JP2003188331A true JP2003188331A (ja) 2003-07-04
JP3606837B2 JP3606837B2 (ja) 2005-01-05

Family

ID=27595512

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001386338A Expired - Fee Related JP3606837B2 (ja) 2001-12-19 2001-12-19 リードフレームおよびこれを用いた半導体装置

Country Status (2)

Country Link
US (1) US6756660B2 (ja)
JP (1) JP3606837B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192509A (ja) * 2009-02-16 2010-09-02 Dainippon Printing Co Ltd 樹脂封止型半導体装置、リードフレーム、リードフレームの製造方法、および樹脂封止型半導体装置の製造方法
JP2013118215A (ja) * 2011-12-01 2013-06-13 Renesas Electronics Corp 半導体装置
JP2014064031A (ja) * 2013-12-10 2014-04-10 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法
US9362473B2 (en) 2010-11-02 2016-06-07 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
JP2016520988A (ja) * 2013-03-15 2016-07-14 アレグロ・マイクロシステムズ・エルエルシー 電子回路のためのパッケージング
JP2017228795A (ja) * 2017-09-05 2017-12-28 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
US9887331B2 (en) 2010-03-30 2018-02-06 Dai Nippon Printing Co., Ltd. LED leadframe or LED substrate, semiconductor device, and method for manufacturing LED leadframe or LED substrate
JP2018137315A (ja) * 2017-02-21 2018-08-30 大日本印刷株式会社 リードフレームおよび半導体装置
CN108878393A (zh) * 2017-05-15 2018-11-23 新光电气工业株式会社 引线框架及其制造方法
US10345343B2 (en) 2013-03-15 2019-07-09 Allegro Microsystems, Llc Current sensor isolation
JP2020088210A (ja) * 2018-11-27 2020-06-04 大日本印刷株式会社 リードフレームおよび半導体装置
US11768230B1 (en) 2022-03-30 2023-09-26 Allegro Microsystems, Llc Current sensor integrated circuit with a dual gauge lead frame

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237814A1 (en) * 2007-03-26 2008-10-02 National Semiconductor Corporation Isolated solder pads
GB2451077A (en) * 2007-07-17 2009-01-21 Zetex Semiconductors Plc Semiconductor chip package
US7705476B2 (en) * 2007-11-06 2010-04-27 National Semiconductor Corporation Integrated circuit package
US20090160039A1 (en) * 2007-12-20 2009-06-25 National Semiconductor Corporation Method and leadframe for packaging integrated circuits
US7619303B2 (en) * 2007-12-20 2009-11-17 National Semiconductor Corporation Integrated circuit package
US8829685B2 (en) * 2009-03-31 2014-09-09 Semiconductor Components Industries, Llc Circuit device having funnel shaped lead and method for manufacturing the same
TWI455269B (zh) 2011-07-20 2014-10-01 Chipmos Technologies Inc 晶片封裝結構及其製作方法
US9117820B2 (en) * 2012-08-08 2015-08-25 United Microelectronics Corp. Conductive line of semiconductor device
US8710636B1 (en) 2013-02-04 2014-04-29 Freescale Semiconductor, Inc. Lead frame array package with flip chip die attach
JP5851439B2 (ja) 2013-03-07 2016-02-03 株式会社東芝 高周波半導体用パッケージ
US11545418B2 (en) * 2018-10-24 2023-01-03 Texas Instruments Incorporated Thermal capacity control for relative temperature-based thermal shutdown

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2035857A1 (en) * 1990-02-06 1991-08-07 Kikuo Ichigi Leadframe
US6448633B1 (en) * 1998-11-20 2002-09-10 Amkor Technology, Inc. Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant
US6525406B1 (en) * 1999-10-15 2003-02-25 Amkor Technology, Inc. Semiconductor device having increased moisture path and increased solder joint strength

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192509A (ja) * 2009-02-16 2010-09-02 Dainippon Printing Co Ltd 樹脂封止型半導体装置、リードフレーム、リードフレームの製造方法、および樹脂封止型半導体装置の製造方法
US9887331B2 (en) 2010-03-30 2018-02-06 Dai Nippon Printing Co., Ltd. LED leadframe or LED substrate, semiconductor device, and method for manufacturing LED leadframe or LED substrate
US9412923B2 (en) 2010-11-02 2016-08-09 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
US9899583B2 (en) 2010-11-02 2018-02-20 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
US9362473B2 (en) 2010-11-02 2016-06-07 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
US9773960B2 (en) 2010-11-02 2017-09-26 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
US9553247B2 (en) 2010-11-02 2017-01-24 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
JP2013118215A (ja) * 2011-12-01 2013-06-13 Renesas Electronics Corp 半導体装置
US10345343B2 (en) 2013-03-15 2019-07-09 Allegro Microsystems, Llc Current sensor isolation
US10753963B2 (en) 2013-03-15 2020-08-25 Allegro Microsystems, Llc Current sensor isolation
US9865807B2 (en) 2013-03-15 2018-01-09 Allegro Microsystems, Llc Packaging for an electronic device
JP2016520988A (ja) * 2013-03-15 2016-07-14 アレグロ・マイクロシステムズ・エルエルシー 電子回路のためのパッケージング
JP2014064031A (ja) * 2013-12-10 2014-04-10 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法
JP2018137315A (ja) * 2017-02-21 2018-08-30 大日本印刷株式会社 リードフレームおよび半導体装置
CN108878393A (zh) * 2017-05-15 2018-11-23 新光电气工业株式会社 引线框架及其制造方法
JP2018195808A (ja) * 2017-05-15 2018-12-06 新光電気工業株式会社 リードフレーム及びその製造方法
JP7182374B2 (ja) 2017-05-15 2022-12-02 新光電気工業株式会社 リードフレーム及びその製造方法
CN108878393B (zh) * 2017-05-15 2023-03-28 新光电气工业株式会社 引线框架及其制造方法
JP2017228795A (ja) * 2017-09-05 2017-12-28 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2020088210A (ja) * 2018-11-27 2020-06-04 大日本印刷株式会社 リードフレームおよび半導体装置
JP7215110B2 (ja) 2018-11-27 2023-01-31 大日本印刷株式会社 リードフレームおよび半導体装置
US11768230B1 (en) 2022-03-30 2023-09-26 Allegro Microsystems, Llc Current sensor integrated circuit with a dual gauge lead frame

Also Published As

Publication number Publication date
JP3606837B2 (ja) 2005-01-05
US6756660B2 (en) 2004-06-29
US20030155634A1 (en) 2003-08-21

Similar Documents

Publication Publication Date Title
JP2003188331A (ja) リードフレームおよびこれを用いた半導体装置
US6762118B2 (en) Package having array of metal pegs linked by printed circuit lines
US6420779B1 (en) Leadframe based chip scale package and method of producing the same
US7285855B2 (en) Packaged device and method of forming same
US7339259B2 (en) Semiconductor device
US20110186976A1 (en) Method of manufacturing a semiconductor device
US20020030289A1 (en) Wire arrayed chip size package and fabrication method thereof
US7056766B2 (en) Method of forming land grid array packaged device
JPH1167809A (ja) 半導体装置
JP2005531137A (ja) 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法
US7851902B2 (en) Resin-sealed semiconductor device, manufacturing method thereof, base material for the semiconductor device, and layered and resin-sealed semiconductor device
US5382546A (en) Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same
JP3638136B2 (ja) リードフレームおよびこれを用いた半導体装置
JPH07161876A (ja) 半導体集積回路装置およびその製造方法ならびにその製造に用いるモールド金型
JP2000114426A (ja) 片面樹脂封止型半導体装置
JPH11260990A (ja) リードフレーム,樹脂封止型半導体装置及びその製造方法
JP2005191158A (ja) 半導体装置及びその製造方法
JP2002033345A (ja) 樹脂封止型半導体装置の製造方法
JPH11260989A (ja) 樹脂封止型半導体装置及びその製造方法
JPH11111750A (ja) 半導体装置
JPH10200036A (ja) 集積回路用超ファインピッチリードフレーム
JP2001135767A (ja) 半導体装置およびその製造方法
US20020145186A1 (en) Method of forming HSQFN type package
JPH07335682A (ja) 半導体装置及びその製造方法
KR100321149B1 (ko) 칩사이즈 패키지

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040929

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041005

R150 Certificate of patent or registration of utility model

Ref document number: 3606837

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071015

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081015

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091015

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101015

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111015

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111015

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121015

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121015

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131015

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees