JP2003167555A

JP2003167555A - 表示制御装置、及びこれを備えている表示装置

Info

Publication number: JP2003167555A
Application number: JP2001365224A
Authority: JP
Inventors: Sumihisa Oishi; 純久大石; Hiroyuki Nitta; 博幸新田; Takeshi Maeda; 武前田; Tomohide Ohira; 智秀大平
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-29
Filing date: 2001-11-29
Publication date: 2003-06-13
Anticipated expiration: 2021-11-29
Also published as: US20030122854A1; KR20030044766A; KR100538723B1; CN1421840A; JP3749473B2; US7164415B2; CN1255776C; TWI227455B

Abstract

(57)【要約】【課題】良好な動画表示が可能である上に、メモリの
記憶容量を小さくすることができる。【解決手段】データ変換回路１１２は、外部からのｎ
フレーム目の表示データ１０２と、メモリ１０４に記憶
されていた（ｎ−１）フレーム目の表示データ１１６と
を比較して、ドライバに渡す駆動データ信号１１７を生
成する。メモリ制御回路１０３は、（ｎ−１）フレーム
目の表示データ１１６のうちの２０画素相当分の表示デ
ータq0,q5,q10,q15をメモリ１０４から読み出す毎に、
外部からのｎフレーム目の表示データ１０２のうちの２
０画素分の表示データd0〜d19を圧縮して、d0,d5,d10,d
15を生成して、これを（ｎ−１）フレーム目の表示デー
タq0,q5,q10,q15が記憶されていた領域と同じ領域に記
憶する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部からの表示デ
ータに応じて表示部のドライバ回路へ駆動信号を出力す
る表示制御装置に係り、特に動画表示性能を高めるも
の、及びこの表示制御装置を備えている表示装置に関す
る。

【０００２】

【従来の技術】アクティブ・マトリックス液晶表示装置
では、外部システムから入力される表示データを階調電
圧に変換し、この階調電圧をドレイン電圧として液晶表
示パネルに供給することで、階調表示を実現している。
近年、このようなアクティブ・マトリックス液晶表示装
置において、液晶パネルの大画面化、高色純度化が進ん
できる。

【０００３】しかしながら、現在一般的なTFT液晶材料
の応答速度は20〜40ms程度であり、このことが動画表示
において残像感が残る要因となっており、十分な表示性
能が得られていないのが現状である。特に、“白から
黒”若しくは“黒から白”へ表示が変化する場合よりも
“中間調から中間調”へ変化する場合の方が液晶の応答
速度は一般的に遅く、場合によっては３倍から４倍もの
時間がかかってしまう。

【０００４】この問題を解決する方法としては、例え
ば、特開２０００−２２１４７５号公報に示されるよう
に、１フレーム（フィールド）前の表示データをメモリ
に格納し、次のフレームにおいて格納された表示データ
と新しく外部システムから入力される表示データとを比
較し、この比較結果に応じて、表示データを変換し、こ
の変換された表示データに応じて階調表示を実現する方
法が知られている。

【０００５】

【発明が解決しようとする課題】上記技術を用いれば、
中間調表示における応答速度は改善することができ、見
かけ上、以前よりも良好な表示品質を得ることが可能と
なる。

【０００６】しかしながら、上記従来技術では、１フレ
ーム分の表示データを常に保持する必要がある上に、メ
モリに対するリード動作とライト動作を同時に行う必要
があるため、２フレーム分のメモリ容量を必要とする。
その結果、基板実装面積の大型化、消費電力増大、高価
格化等の課題を引き起こしてしまうという問題点があ
る。

【０００７】本発明の目的は、上記従来技術の問題点を
鑑み、メモリ実装面積及び消費電力の増加、さらには価
格の増大を抑えつつ、動画表示においても残像感がなく
良好な表示品質を得ることができる表示制御装置、及び
これを備えている表示装置を提供することである。

【０００８】

【課題を解決するための手段】前記目的を達成するため
の表示制御装置は、外部からの表示データに応じて表示
部のドライバ回路へ駆動信号を出力する表示制御装置に
おいて、前記表示データを格納するメモリと、外部から
のｎ（ｎは自然数）フレーム目の表示データと、前記メ
モリに一旦格納された（ｎ−１）フレーム目の表示デー
タとを比較し、該比較結果に応じて、ｎフレーム目を表
示するための前記駆動データ信号を作成し、該駆動デー
タ信号を前記ドライバ回路へ出力する表示データ変換手
段と、前記（ｎ−１）フレーム目のＮ（Ｎは１より大き
な自然数）画素分の表示データを前記メモリから読み出
して、前記表示データ変換手段に与え、該（ｎ−１）フ
レーム目のＮ画素分の表示データの読み出しに応じて、
該（ｎ−１）フレーム目のＮ画素分の表示データを読み
出した該メモリ中の領域に、前記ｎフレーム目のＮ画素
分の表示データを書き込むメモリ制御手段と、を備えて
いることを特徴とするものである。

【０００９】また、前記目的を達成するための表示装置
は、前記表示制御装置と、前記表示制御回路の前記表示
データ変換手段が生成した前記駆動データ信号を受信す
る前記ドライバ回路と、前記ドライバ回路により駆動す
る前記表示部と、を備えていることを特徴とするもので
ある。

【００１０】

【発明の実施の形態】以下、本発明に係る各種実施形態
について、図面を用いて説明する。

【００１１】まず、図１〜図１０，図２１及び図２２を
用いて、本発明に係る第１の実施形態としての液晶表示
装置について説明する。

【００１２】本実施形態の液晶表示装置は、液晶表示パ
ネル１２０と、この液晶表示パネル２０を駆動させるド
ライバ１２１，１２２と、ドライバ１２１，１２２へ信
号を出力する制御回路１００と、を備えている。

【００１３】液晶表示パネル１２０は、図示されていな
いが、互いに直交する複数のドレイン線及び複数のゲー
ト線と、この交差部に対応して設けられている画素電極
と、を有している。この液晶表示パネル１２０の画素数
は、本実施形態において、１０２４×３×７６８で、各
画素には８ビット分の表示信号が入力する。

【００１４】ドライバ１２１，１２２としては、液晶表
示パネル１２０の複数のドレイン線に電圧をかけるドレ
インドライバ１２１と、液晶表示パネル１２０の複数の
ゲート線に電圧をかけるゲートドライバ１２２とがあ
る。

【００１５】制御回路１００は、外部からの表示データ
１０２ａ等を液晶表示パネル１０９の駆動に対応した駆
動データ信号等に変換するTCON（Timing Convertor）
回路１１０と、外部から電力を受けて各部に電力を供給
する電源回路１１１と、を有している。TCON回路１１０
及び電源回路１１１は、一枚の制御基板上に形成されて
いる。また、TCON回路１１０は、１チップ化されてい
る。

【００１６】TCON回路１１０は、外部からの差動信号と
しての表示データ１０２ａ等をCMOS信号としての表示デ
ータ１０２等に変換するレベル変換回路１０９と、CMOS
信号としての表示データ１０２を１フレーム分格納する
表示データメモリ１０４と、この表示データメモリ１０
４へのデータ書き込み及び読み出しを制御するメモリ制
御回路（メモリ制御手段、データ圧縮手段）１０３と、
レベル変換回路１０９からのｎフレーム目の表示データ
１０２及び表示データメモリ１０４に格納されている
（ｎ−１）フレーム目の表示データ１１６から駆動デー
タ信号１１７を生成する表示データ変換回路（表示デー
タ変換手段、データ伸張手段）１１２と、外部からの制
御信号１０１に基づいて各種タイミング信号１１３，１
１４，１１５を生成するタイミング信号生成回路１０８
と、を有している。なお、ここでは、差動信号としての
表示データ１０２ａが外部から入力することにしている
が、これがCMOS信号としての表示データである場合に
は、当然、レベル変換回路１０９は不要である。また、
差動信号やCMOS信号以外のかたちで外部から表示データ
が入力する場合には、この信号に応じたトランスミッタ
ーＩＣをレベル変換回路に用いればよい。

【００１７】制御回路１００が形成されている制御基板
には、図１及び図２１に示すように、外部と信号接続す
るための入力コネクタ１３１と、ドレインドライバ１２
１と信号接続するためのドレインドライバFPCC（Flexib
le Printed Circuit）１３２と、ゲートドライバ１２
２と信号接続するためのゲートドライバFPCC（Flexible
Printed Circuit）１３３とが設けられている。入力
コネクタ１３１には、外部からの表示データ１０２ａ及
び制御信号１０１ａの他、外部からの電力１１１ａも通
る。また、ドレインドライバFPCC１３２には、駆動デー
タ信号１１７及びタイミング信号１１４が通り、ゲート
ドライバFPCC１３３にはタイミング信号１１３が通る。
なお、図２１は、液晶表示パネル１２０を裏側から見た
図である。

【００１８】メモリ制御回路１０３と表示データメモリ
１０４とは、１６ビット幅のデータバス１０７で接続さ
れている。このように表示データメモリ１０４のデータ
バス幅は１６ビットであるのに対して、外部からの表示
データ１０２が２４ビット（＝８ビット×３）であるこ
とから、メモリ制御回路１０３は、表示データ１０２を
１６ビットの表示データに変換する機能を有している。

【００１９】メモリ制御回路１０３は、図２に示すよう
に、制御信号１０１からメモリ制御タイミング信号１０
５を生成するメモリ制御信号生成回路２０１と、制御信
号１０１中に含まれている同期信号２０２をカウントし
てカウント信号（０，１，２，３，０，１，…）２０５
を生成する４進カウンタ２０４と、１画素当たり２４ビ
ットの表示データを１６ビットの表示データに圧縮する
表示データ圧縮回路（深さ方向圧縮手段）２０９と、同
期信号２０２に基づいて圧縮された表示データ２０７−
０を４クロック分ずつ位相遅れにする４つのシフト回路
２０６−１，〜，２０６−４と、カウント信号２０５が
示すカウント値に応じて複数のシフト回路２０６−１，
〜，２０６−４のうちの一つからの出力を選択する選択
回路２０８と、選択回路２０８からの出力を一時的に蓄
えて、これをライト表示データ１０６として表示データ
メモリ１０４に書き込むライト表示データバッファ２１
０と、表示データメモリ１０４に記憶されている表示デ
ータを読み出して、これを一時的に蓄えてデータ変換回
路１１２へ出力するリード表示データバッファ２１１
と、を有している。４つのシフト回路２０６−１，〜，
２０６−４は、互いに直列的に接続され、それぞれは、
図３に示すように、同期信号２０２に応じて表示データ
を１クロック分保持する４つのラッチ回路３０１，３０
１，…を有している。

【００２０】なお、本実施形態において、時間軸方向圧
縮手段は、メモリ制御回路１０３の構成要素のうち、４
進カウンタ２０４と４つのシフト回路２０６−１，〜，
２０６−４と選択回路２０８とを有して構成されてい
る。

【００２１】表示データ変換回路１１２は、図５に示す
ように、タイミング信号生成回路１０８（図１）からの
タイミング信号１１５に基づいてラッチ信号５０２−
１，〜５０２−４及び選択信号（０，１，２，３，４，
０，１，…）５０３を生成するデータ選択信号生成回路
５０１と、メモリ制御回路１０３からのリード表示デー
タ１１６をラッチ信号５０２−１，〜５０２−４に従っ
て保持する４つのラッチ回路５０２−１〜５０２−４
と、選択信号５０３が示す値に応じて複数のラッチ回路
５０２−１〜５０２−４のうちの一つからの出力を選択
する選択回路５０６と、この選択回路５０６からの（ｎ
−１）フレーム目の表示データと外部からのｎフレーム
目の表示データ１０２とを比較して駆動データ信号１１
７を作成するデータ補正回路５０８と、を有している。

【００２２】なお、本実施形態において、データ伸張手
段は、表示データ変換回路１１２の構成要素のうち、デ
ータ選択信号生成回路５０１と４つのラッチ回路５０２
−１〜５０２−４と選択回路５０６とを有して構成され
ている。

【００２３】次に、以上で説明した液晶表示装置の動作
について説明する。

【００２４】図１に示すように、外部からの表示データ
１０２ａ及び制御信号１０１ａは、TCON回路１１０内の
レベル変換回路１０９でレベル変換される。レベル変換
された制御信号１０１は、メモリ制御回路１０３及びタ
イミング信号生成回路１０８へ送られ、レベル変換され
た表示データ１０２は、メモリ制御回路１０３及び表示
データ変換回路１１２へ送られる。

【００２５】図２に示すように、表示データ１０２は、
メモリ制御回路１０３のデータ圧縮回路（深さ方向圧縮
手段）２０９に入力し、そこで、１画素当たり２４（＝
８×３）ビットの表示データ１０２がメモリデータバス
１０７のバス幅に一致した１６ビットの表示データ２０
７−０に圧縮される、つまり表示データが深さ方向に圧
縮される。具体的には、例えば、Ｒ（赤）の８ビットデ
ータのうちの上位５ビットを用い、Ｇ（緑）の８ビット
データのうちの上位６ビットを用い、Ｂ（青）の８ビッ
トデータのうちの上位５ビットを用いることで、２４ビ
ットの表示データ１０２を２／３の１６ビットの表示デ
ータ２０７−０に圧縮する。

【００２６】メモリ制御回路１０３のメモリ制御信号生
成回路２０１は、制御信号１０１からメモリ制御タイミ
ング信号１０５を生成する。また、４進カウンタ２０４
は、制御信号１０１中に含まれている１水平期間毎の開
始タイミングを示す表示タイミング信号２０３を受け付
けると、図４に示すように、制御信号１０１中に含まれ
ている同期信号２０２を０，１，２，３，０，１，２，
…とカウントしてカウント信号（０，１，２，３，０，
１，２，…）２０５を生成する。

【００２７】メモリ制御回路１０３の各シフト回路２０
６−１〜２０６−４は、表示データ２０７−０，〜,２
０７−３が入力すると、これを同期信号２０２に基づい
て４クロック分保持してから、出力する。このため、第
１シフト回路２０６−１では、図４に示すように、入力
表示データ２０７−０を４クロック分位相を遅らせたシ
フト表示データ２０７−１を出力し、このシフト表示デ
ータ２０７−１が入力する第２シフト回路２０６−２で
は、これをさらに４クロック分位相を遅らせて、最終的
に、第４シフト回路２０６−４では、入力表示データ２
０７−０に対して１６クロック分位相が遅れたシフト表
示データ２０７−４を出力する。このため、例えば、各
画素毎の入力表示データ２０７−０をｄ０，ｄ１，ｄ
２，…とした場合、第４シフト回路２０６−４からの出
力であるシフト表示データ２０７−４がｄ０，ｄ１，…
のときには、第３シフト回路２０６−３からの出力であ
るシフト表示データ２０７−３が４クロック分シフトし
たｄ４，ｄ５，…となり、第２シフト回路２０６−２か
らの出力であるシフト表示データ２０７−２がさらに４
クロック分シフトしたｄ８，ｄ９，…となり、第１シフ
ト回路２０６−１からの出力であるシフト表示データ２
０７−１がさらに４クロック分シフトしたｄ１２，ｄ１
３，…となる。

【００２８】メモリ制御回路１０３の選択回路２０８
は、カウント信号２０５が示すカウント値に応じて複数
のシフト回路２０６−１，〜，２０６−４のうちの一つ
からの出力を選択する。具体的には、図４に示すよう
に、カウント信号２０５が０を示している際には、第４
シフト回路２０６−４からのシフト表示データ２０７−
４であるｄ０を選択し、次に、カウント信号が１を示す
と、このときの第３シフト回路２０６−３からのシフト
表示データ２０７−３であるｄ５を選択し、さらに次
に、カウント信号が２を示すと、このときの第２シフト
回路２０６−２からのシフト表示データ２０７−２であ
るｄ１０を選択し、さらに次に、カウント信号が３を示
すと、このときの第１シフト回路２０６−１からのシフ
ト表示データ２０７−１であるｄ１５を選択する。すな
わち、選択回路２０８からの出力は、ｄ０〜ｄ１９の２
０画素の表示データのうち、５（後述するＮ₀の値）画
素の表示データ毎に１画素分の表示データｄ０，ｄ５，
ｄ１０，ｄ１５を抽出したものになり、入力表示データ
２０７−０は、時間軸方向に１／５に圧縮される。

【００２９】ライト表示データバッファ２１０は、選択
回路２０８からの表示データが２０画素相当分（ｄ０，
ｄ５，ｄ１０，ｄ１５）溜まると、これをライト表示デ
ータ１０６として、メモリ制御タイミング信号１０５に
含まれているライトタイミング信号２１３に従って、メ
モリ１０４に書き込む。この際、ライト表示データバッ
ファ２１０は、メモリ制御タイミング信号１０５に含ま
れているアドレス信号２１５に応じたメモリ１０４中の
領域に、このライト表示データ１０６を書き込む。この
表示データメモリ１０４の記憶容量は、１フレームの表
示データ分である。但し、外部からの表示データ１０２
を１フレーム分記憶する容量は不要で、前述したよう
に、このメモリ１０４に表示データを記憶させる前段階
で、外部からの表示データを深さ方向に２／３に圧縮
し、時間軸方向に１／５に圧縮しているので、このメモ
リ１０４の記憶容量は、外部からの表示データ１０２を
１フレーム分記憶する容量の２／１５（＝２／３×１／
５）の容量で足りる。

【００３０】メモリ制御回路１０３のメモリアクセス
は、図４に示すように、２０クロックを１サイクルとし
て実行され、この１サイクルの後半部に、以上で説明し
たライト表示データ１０６のメモリ１０４への書き込み
が実行される。一方、１サイクル中の前半部では、メモ
リ１０４中の１フレーム前の表示データがリード表示デ
ータバッファ２１１により読み取られる。リード表示デ
ータバッファ２１１は、メモリ制御タイミング信号１０
５に含まれているリードタイミング信号２１４に従っ
て、同じくメモリ制御タイミング信号１０５に含まれて
いるアドレス信号２１５に応じたメモリ１０４中の領域
から、１フレーム前の２０画素相当分の表示データｑ
０，ｑ５，ｑ１０，ｑ１５を順次読み込み、２０画素相
当分の表示データが溜まった時点で、これをデータ変換
回路１１２へ送る。１サイクル中のリード／ライト動作
で用いられるアドレス信号２１５は、メモリ１０４中の
同じ領域を示している。従って、１サイクルの前半部で
メモリ１０４から（ｎ−１）フレーム目の先頭部分の２
０画素相当分の表示データｑ０，ｑ５，ｑ１０，ｑ１５
が読み出されると、このサイクルの後半部で、（ｎ−
１）フレーム目の表示データｑ０，ｑ５，ｑ１０，ｑ１
５の記憶領域と同じ領域に、ｎフレーム目の先頭部分の
２０画素相当分の表示データｄ０，ｄ５，ｄ１０，ｄ１
５が書き込まれる。さらに、次のサイクルでは、前半部
で、メモリ１０４から（ｎ−１）フレーム目の２０画素
相当分の表示データｑ２０，ｑ２５，ｑ３０，ｑ３５が
読み取られ、後半部で、（ｎ−１）フレーム目の表示デ
ータｑ２０，ｑ２５，ｑ３０，ｑ３５の記憶領域と同じ
領域に、ｎフレーム目の２０画素相当分の表示データｄ
２０，ｄ２５，ｄ３０，ｄ３５が書き込まれる。

【００３１】以上のように、本実施形態では、（ｎ−
１）フレーム目のＮ（本実施形態では、Ｎは２０）画素
相当分の表示データ１０６を表示データメモリ１１６か
ら順次読み出して、表示データ変換回路１１２に与え、
（ｎ−１）フレーム目のＮ画素分の表示データ１１６を
読み出す毎に、このリード表示データ１１６を読み出し
たメモリ１０４中の領域に、ｎフレーム目のＮ画素分の
表示データ１０６を順次書き込んでいるので、メモリの
記憶容量として２フレーム分の容量は不要で、１フレー
ム分の容量で足りる。このように、記憶容量を１フレー
ム分で足りるようにするために、Ｎ画素分の表示データ
の読み込みと、その領域への書き込みとを交互に繰り返
して行えるのは、本実施形態のように、メモリに記憶さ
せるデータが規則正しく順序だっており、しかもこれを
順番に記憶させればよい上に、記憶した順に順次読み出
せばよいという特殊環境下で初めて可能なことであり、
一般的なコンピュータのメモリの使用環境のように、不
規則なタイミングで不規則なデータを記憶し、不規則な
タイミングで特定のデータのみを読み出すような環境下
では、当然、不可能なことである。

【００３２】図５に示すように、データ変換回路１１２
のデータ選択信号生成回路５０１では、タイミング信号
生成回路１０８（図１）からのタイミング信号１１５に
基づいてラッチ信号５０２−１，〜５０２−４及び選択
信号（０，１，２，３，４，０，１，…）５０３を生成
する。ラッチ信号５０２−１，〜５０２−４は、メモリ
制御回路１０３からの前フレームの２０画素相当分のリ
ード表示データ１１６をそれぞれラッチ表示データ５０
５−１，〜，５０５−４として、同期信号２０２の２０
クロック分だけ保持できるタイミングで発生する。従っ
て、各ラッチ回路５０４−１〜５０４−４は、対応する
各ラッチ信号５０２−１，〜５０２−４に従って、メモ
リ制御回路１０３からの前フレームの２０画素相当分の
リード表示データ１１６をそれぞれラッチ表示データ５
０５−１，〜，５０５−４として同期信号２０２の２０
クロック分だけ保持する。

【００３３】データ選択信号生成回路５０１は、図９に
示すように、さらにタイミング信号１１５に含まれてい
る同期信号２０２を５クロック毎にカウントアップし、
カウント値が４になると再度０からカウントして、この
カウント値（０，１，２，３，４，０，１，…）を選択
信号５０３として、選択回路５０６へ出力する。選択回
路５０６は、選択信号５０３が示すカウント値に応じて
複数のラッチ回路５０４−１〜５０４−４のうちの一つ
からの出力を選択する。従って、例えば、データ変換回
路１１２に入力したリード表示データ１１６がｑ０，ｑ
５，ｑ１０，ｑ１５である場合、選択回路５０６は、ま
ず、第１ラッチ回路５０４−１が保持しているｑ０をデ
ータ補正回路５０８へ５クロック分出力し、次に、第２
ラッチ回路５０４−２が保持しているｑ５を５クロック
分出力し、最後に、第４ラッチ回路５０４−４が保持し
ているｑ１５を５クロック分出力する。このため、選択
回路５０６からの表示データ５０７が入力するデータ補
正回路５０８は、表示開始位置の第０画素の表示データ
から第４画素の表示データまでは、ｑ０として認識し、
第５画素の表示データから第９画素の表示データまで
は、ｑ５として認識し、以下、５画素分の表示データ毎
に、ｑ１０，ｑ１５と認識する。

【００３４】データ補正回路５０８は、以上のように入
力する（ｎ−１）フレーム目の表示データ５０７と、ｎ
フレーム目の表示データ１０２とを比較して、駆動デー
タ信号１１７を生成し、これをドレインドライバ１１７
（図１）に与える。

【００３５】ここで、データ補正回路５０８による駆動
データ信号１１７の作成手順について、図６及び図７に
示すフローチャートに従って説明する。なお、これらの
フローチャートでは、表示開始位置からＸ番目の表示デ
ータに関する処理を示しており、d(X)は表示開始位置か
らＸ番目の入力表示データ１０２を示し、q(X)は表示開
始位置からＸ番目の前フレームの表示データ５０７を示
し、D（X）は表示開始位置からＸ番目の画素に対する駆
動データ信号１１７に対応する表示データを示してい
る。

【００３６】図６のフローチャートに示すように、デー
タ補正回路５０８は、入力表示データd(X)及び前フレー
ム表示データq(X)が入力すると（ステップ１）、両者の
差dif（X）を演算する（ステップ２）。前フレーム表示
データq(X)は、前述したように、５画素毎に変化するた
め、q(5*INT(X/5))と記述できる。但しINT(X)はXを0に
近い整数に丸めた値を意味する。従って、このステップ
２では、dif（X）＝d(X)−q(5*INT(X/5))を演算する。
この際、前フレーム表示データq(X)は、ＲとＢが５ビッ
ト、Ｇが６ビットに圧縮したものであるのに対して、入
力表示データd(X)はＲＧＢそれぞれが８ビットであるの
で、この入力表示データd(X)も、ＲとＢが５ビット、Ｇ
が６ビットとして、以上の演算を実行する。

【００３７】次に、差dif（X）の絶対値が１より大きい
か否かを判断し（ステップ３）、差dif（X）の絶対値が
１以下である場合には、前フレーム表示データに対する
階調変化が殆ど無い、言い換えると、ほぼ静止画像であ
ると判断し、入力表示データd（X）をそのまま駆動デー
タ信号対応の表示データD（X）として、この表示データ
D（X）を駆動データ信号１１７に変換し、ドレインドラ
イバ１１７（図１）に与える（ステップ４）。一方、差
dif（X）の絶対値が１より大きい場合には、階調変化が
ある動画像であると判断して、補正アルゴリズムを実行
する（ステップ５）。なお、ここでは、差dif（X）の絶
対値に対して１を基準に、大小の判断を行っているが、
この基準値は、液晶パネルの特性に応じて、２，３等の
値を用いてもよい。

【００３８】この補正アルゴリズムでは、まず、図７の
フローチャートに示すように、データ補正回路５０８
は、差dif（X）が０より小さいか否か、言い換えると、
階調度が前フレームより小さくなったか否か、さらに言
い換えると、輝度が下がったか否かを判断する（ステッ
プ１１）。

【００３９】そして、(A)dif(X)>0の場合、つまり、輝
度が上がった場合には、ステップ１２〜ステップ１６を
実行して、以下の（1）〜（3）に場合分けして、各場合
の駆動データ信号D（X）を定める。

【００４０】 (1)d(X)≧limit2（ステップ13でNO）：D(X)=d(X)

【００４１】(2)Limit2>d(X)≧Limit1（ステップ13でYE
S）：D(X)=d(X)+kr2×dif(X)

【００４２】(3)Limit1>d(X)>0（ステップ12でYES）：D
(X)=d(X)+kr1×dif(X)

【００４３】また、(B)dif(X)<0の場合、つまり、輝度
が下がった場合には、ステップ１７〜ステップ１９を実
行して、以下の（１）,（２）に場合分けして、各場合
の駆動データ信号D（X）を定める。

【００４４】(1)d(X)≧Limit1（ステップ17でNO）：D
(X)=d(X)+kf2×dif(X)

【００４５】(2)Limit1>d(X)>0（ステップ17でYES）：D
(X)=d(X)+kf1×dif(X)

【００４６】なお、以上において、制限値Limit1，制限
値Limit2，変換係数kr1，変換係数kr2，変換係数kf1，
変換係数kf2は、例えば、図８に示すような値をとる。
なお、同図に示す各値に関しても、液晶パネルの特性や
階調電圧等に応じて適宜変更することが好ましい。ま
た、これらの変換係数を適宜変更できるように、液晶表
示装置のいずれかに係数変スイッチを設け、この係数変
更スイッチからの信号を受けて、データ補正回路５０８
がこの信号に応じて変換係数を変えるようにしてもよ
い。

【００４７】次に、ある表示パターンに対して、具体的
にどのようなデータ補正が行われるかについて、図１０
を用いて説明する。

【００４８】例えば、（ｎ−１）フレーム目の入力表示
データのパターンが図１０Ａに示すようなものである場
合、メモリ１０４には、（ｎ−１）フレーム目の第０列
目と第５列目が記憶され、第１列目〜第４列目は第０列
目と同じ表示データとして扱われ、第６列目〜第９列目
は第５列目と同じ表示データとして扱われるため、（ｎ
−１）フレーム目のメモリデータを表示すると、図１０
Ｂのようになる。また、ｎフレーム目の入力表示データ
のパターンが、図１０Ｃに示すように、（ｎ−１）フレ
ーム目の入力表示データのパターンに対して３画素分右
側にズラしたパターンである場合でも、メモリ１０４に
は、ｎフレーム目の第０列目と第５列目が記憶され、第
１列目〜第４列目は第０列目と同じ表示データとして扱
われ、第６列目〜第９列目は第５列目と同じ表示データ
として扱われるため、ｎフレーム目のメモリデータを表
示すると、図１０Ｄのようになる。

【００４９】仮に、（ｎ−１）フレーム目のメモリデー
タ（図１０Ｂ）とｎフレーム目の入力表示データ（図１
０Ｃ）とを用いて、ｎフレーム目の駆動データ信号（図
１０Ｅ）を生成するとする。この場合、（ｎ−１）フレ
ーム目のメモリデータとｎフレーム目の入力表示データ
とは、（Ａ，０）〜（Ａ，４），（Ａ，６）〜（Ａ，
９），（Ｂ，０）〜（Ｂ，３），（Ｂ，７）〜（Ｂ，
９），（Ｃ，８），（Ｃ，９），（Ｄ，９），（Ｅ，
０）〜（Ｅ，３），（Ｆ，０）〜（Ｆ，３）が、いずれ
の表示データもＢａであるため、これらの領域のｎフレ
ーム目の入力表示データは補正されることがなく、その
まま、これらの領域のｎフレーム目の駆動データ信号に
変換される。さらに、（ｎ−１）フレーム目のメモリデ
ータとｎフレーム目の入力表示データとは、（Ｂ，
４），（Ｃ，３），（Ｃ，４），（Ｄ，３）〜（Ｄ，
８），（Ｅ，４）〜（Ｅ，９），（Ｆ，４）〜（Ｆ，
９）が、いずれの表示データもＢｂであるため、これら
の領域のｎフレーム目の入力表示データも補正されるこ
とがなく、そのまま、これらの領域のｎフレーム目の駆
動データ信号に変換される。

【００５０】一方、（Ｃ，０）〜（Ｃ，２），（Ｄ，
０）〜（Ｄ，２）の領域では、（Ｎ−１）フレーム目の
メモリデータがＢｂであるのに対して、Ｎフレーム目の
表示データがＢａと明るくなっているため、表示データ
Ｂａよりも明るいＢｂａをこの領域の表示データとさ
れ、この表示データが駆動データ信号に変換される。ま
た、（Ａ，５），（Ｂ，５），（Ｂ，６），（Ｃ，５）
〜（Ｃ，７）の領域では、（Ｎ−１）フレーム目のメモ
リデータがＢａであるのに対して、Ｎフレーム目の表示
データがＢｂと暗くなっているため、表示データＢｂよ
りも暗いＢａｂをこの領域の表示データとされ、この表
示データが駆動データ信号に変換される。

【００５１】すなわち、本実施形態では、表示データが
前フレームの表示データよりも明るくなる場合には、こ
の表示データよりも明るい表示を実行させる駆動データ
信号を生成し、表示データが前フレームの表示データよ
りも暗くなる場合には、この表示データよりも暗い表示
を実行させる駆動データ信号を生成することで、目視で
の応答速度を高めている。例えば、図２２に示すよう
に、前フレーム表示データの示す輝度が図中の「変化
前」で、今回の表示データの示す輝度が図中の「目標」
の値であり、前回よりも輝度アップし、且つ両者の輝度
差が以上で説明した補正を行う輝度差以上である場合に
は、図中の「設定１」「設定２」「設定３」のように、
目標輝度より高く輝度になるように駆動データ信号を生
成することにより、「変化前」の輝度から「目標」の輝
度に達する時間を短くすることができる。なお、「設定
１」「設定２」「設定３」は、先に述べた変換係数の値
を変えた場合のそれぞれの状態を示している。

【００５２】以上のように、本実施形態では、表示デー
タを前フレームの表示データと比較して、駆動データ信
号を定めているので、目視での応答速度を高めることが
できる。また、本実施形態では、前述したように、前フ
レームの表示データを記憶するメモリ１０４へのアクセ
ス形式を工夫して、メモリの記憶容量として１フレーム
分の表示データの記憶容量で足りるようにした上に、表
示データを２／１５にデータ圧縮してメモリに記憶して
いるので、メモリの記憶容量を非常に少なくすることが
できる。この結果、基板実装面積の小型化、表示電力の
低減化、低コスト化を図ることができる。さらに、メモ
リ１０４の小型化を図ることができるため、図１に示す
ように、このメモリ１０４を含むTCON回路１１０を１チ
ップ化することができるようになり、より小型化、省電
力化、さらには高速処理化を図ることができる。また、
本実施形態では、（ｎ−１）フレーム目の表示データと
ｎフレーム目の表示データとの偏差が予め定められた値
以下である場合には、ｎフレーム目の表示データに対す
る補正を実行していないので、静止画像又はほぼ静止画
像の状態での色ズレを抑えることもできる。

【００５３】なお、本実施形態では、レベル変換回路１
０９をTCON回路１１０内に収めているが、これをTCON回
路１１０外に出してもよい。

【００５４】次に、図１１〜図１３を用いて、本発明に
係る第２の実施形態としての液晶表示装置につい説明す
る。

【００５５】本実施形態は、メモリ１０４へのライトタ
イミングの位相、及びリードタイミングの位相をズラし
たもので、その他の構成及び動作は、基本的に第１の実
施形態と同様である。

【００５６】第１の実施形態では、入力表示データがｑ
０，ｑ１，ｑ２，ｑ３，ｑ５，ｑ６,…の場合、表示開
始位置のデータであるｑ０を基準にして、５画素分のデ
ータ毎のデータｑ０,ｑ５,ｑ１０,…をメモリ１０４に
記憶したが、本実施形態では、表示開始位置のデータか
ら２画素分ズラれたｑ２を基準にして、５画素分のデー
タ毎のデータｑ２,ｑ７,ｑ１２,…をメモリ１０４に記
憶するようにしている。

【００５７】さらに、図１２に示すように、表示開始位
置の第０画素から第４画素までのデータをｑ２として、
第５画素から第９画素までの表示データをｑ７として、
第１０画素から第１４画素までのデータをｑ１２とし
て、データ補正回路５０８へ与えるようにしている。言
い換えると、データ補正回路５０８は、図１１に示すフ
ローチャートのように、入力表示データd(X)及び前フレ
ーム表示データq(X)が入力して（ステップ１）、両者の
差dif（X）を演算する段階（ステップ２ａ）で、q(X)を
q(5*INT(X/5)+2)として扱っている。

【００５８】このため、（ｎ−１）フレーム目の入力表
示データのパターン、ｎフレーム目の入力表示データの
パターンが、それぞれ、図１３Ａ及び図１３Ｃに示すよ
うなものである場合、メモリ１０４には、第２列目と第
７列目が記憶され、第０列目〜第４列目は第２列目と同
じ表示データとして扱われ、第５列目〜第９列目は第７
列目と同じ表示データとして扱われるため、これらのメ
モリデータを表示すると、それぞれ、図１３Ｂ及び図１
３Ｄのようになる。当然、本実施形態では、第１の実施
形態と同じ入力表示パターンであっても（図１０Ａ，
Ｃ）、これと比較するメモリデータの表示パターンが異
なるため、駆動データ信号のパターン（図１３Ｅ）も、
第１の実施形態と異なることになる。

【００５９】ここで、第１の実施形態及び第２の実施形
態におけるデータの時間軸方向圧縮についてまとめる
と、外部から順次入力する表示データｄ（０）,ｄ
（１）,ｄ（２）,ｄ（３）,…をとした場合、これらの
入力表示データは、ｄ（０・Ｎ₀＋ｍ），ｄ（１・Ｎ₀＋
ｍ），ｄ（２・Ｎ₀＋ｍ），…，ｄ（ｋ・Ｎ₀＋ｍ），…
としてメモリ１０４に記憶される。なお、Ｎ₀は、メモ
リ１０４への読み書きの単位となる前記Ｎ（＝２０）画
素相当分のＮの自然数分の１で且つ自然数であり、第１
及び第２実施形態では５である。言い換えると、Ｎ₀を
自然数倍したものがＮになる。またた、ｋ，ｍは、いず
れも０以上の整数で、Ｎ₀＞ｍであり、ｍは、第１の実
施形態において０、第２の実施形態において２である。

【００６０】次に、本発明に係る第３の実施形態として
の液晶表示装置について、図１４〜図１６を用いて説明
する。

【００６１】以上の実施形態は、いずれも、５（前述の
Ｎ₀の値）画素分の入力表示データのうち、１画素分の
表示データを代表値としてメモリに記憶し、メモリ表示
データを使用する際には、５画素の表示データの全て
を、メモリに記憶した代表値と同じものとして使用して
いる。これに対して、本実施形態では、５画素分の入力
表示データの平均値を求め、この平均値を代表値として
メモリに記憶し、メモリ表示データを使用する際には、
５画素の入力表示データの全てを、メモリに記憶した代
表値としての平均値と同じものとして使用するものであ
る。

【００６２】このため、本実施形態では、メモリ１０４
への表示データ書き込み制御を行うメモリ制御回路１０
３ａが第１の実施形態と異なり、その他は基本的に第１
の実施形態と同じである。

【００６３】このメモリ制御回路１０３ａは、図１４に
示すように、互いに直列接続された４つのシフト・平均
化回路１４０１−１，〜，１４０１−４と、各シフト・
平均化回路１４０１−１，〜，１４０１−４の出力側に
接続されているラッチ回路１４０４と、を有している。
各シフト・平均化回路１４０１−１，〜，１４０１−４
は、図１５に示すように、互いに直接接続された５つの
ラッチ回路１５０１−１，〜，１５０１−４と、各ラッ
チ回路１５０１−１，〜，１５０１−４で保持された表
示データの平均値を求める平均値算出回路１５０２と、
を有している。例えば、あるシフト・平均化回路１４０
１−Ｎに、表示データとして、ｄ０，ｄ１，ｄ２，ｄ
３，ｄ４が入力し、第５ラッチ回路１５０１−５がｄ４
を保持している場合、第４ラッチ回路１５０１−４、第
３ラッチ回路１５０１−３、第２ラッチ回路１５０１−
２、第１ラッチ回路１５０１−１は、それぞれ、ｄ３，
ｄ２，ｄ１，ｄ０を保持していることになる。平均値算
出回路１５０２では、各ラッチ回路１５０１−１，〜，
１５０１−４で保持された表示データｄ０，〜，ｄ４の
平均値Ａ０を求め、この平均値Ａ０を選択回路２０８へ
与える。また、第５ラッチ回路１５０１−１は、ｄ４を
隣りのシフト・平均化回路１４０１−（Ｎ＋１）へ与え
る。

【００６４】図１４に示すように、２４ビットの表示デ
ータ１０２は、メモリ制御回路１０３ａのデータ圧縮回
路２０９で１６ビットの表示データに変換されてから、
第１シフト・平均化回路１４０１−１に入力する。第１
シフト・平均化回路１４０１−１は、前述したように、
入力してきた５画素分の表示データの平均値を求め、こ
れを選択回路２０８へ出力すると共に、表示データを５
画素分シフトさせて、この表示データ１４０２−１を第
２シフト・平均化回路１４０２へ渡す。以下、各シフト
・平均化回路１４０１−２,−３，−４も同様の処理を
行う。

【００６５】仮に、図１６に示すように、第４シフト・
平均化回路１４０１−４が選択回路２０８へアベレージ
表示データ１４０３−４としてＡ４を出力しているとす
ると、このとき、第３シフト・平均化回路１４０１−３
は、５画素分後の平均表示データＡ９を保持しているこ
とになり、選択回路２０８には、１つのラッチ回路１４
０４を介しているので、アベレージ表示データ１４０３
−３としてＡ８が入力することになる。同様に、第２シ
フト・平均化回路１４０１−２は、２つのラッチ回路１
４０４を介して、選択回路２０８へアベレージ表示デー
タ１４０３−２としてＡ１２を出力し、第１シフト・平
均化回路１４０１−１は、３つのラッチ回路１４０４を
介して、選択回路２０８へアベレージ表示データ１４０
３−１としてＡ１６を出力する。

【００６６】選択回路２０８は、第１の実施形態と同様
に、４進カウンタ２０４からのカウント信号が示すカウ
ント値に応じて、各シフト・平均化回路１４０１−１，
〜，１４０１−４からのアベレージ表示データ１４０３
−１，〜，１４０３−４のうちの１つを選択する。選択
回路２０８は、図１６に示すように、カウント値が０の
ときには、第４シフト・平均化回路１４０１−４からの
アベレージ表示データ１４０３−４を選択する。この選
択したアベレージ表示データ１４０３−４がＡ４とする
と、選択回路２０８は、次に、カウント値１を受信し
て、第３シフト・平均化回路１４０１−３からのアベレ
ージ表示データ１４０３−３として、Ａ９を選択する。
以下、選択回路２０８は、カウント値２，３を順次受信
する毎に、アベレージ表示データ１４０３−２としてＡ
１４、アベレージ表示データ１４０３−１としてＡ１９
を選択する。

【００６７】選択回路２０８で選択されたアベレージ表
示データ１４０３−１，〜，１４０３−４としてのＡ
４，Ａ９，Ａ１４，Ａ１９は、第１の実施形態と同様
に、ライト表示データバッファ２１０に一時的に蓄えら
れて、メモリ１０４に記憶される。

【００６８】ここで、図１７を用いて、本実施形態の入
力表示データに対するメモリ表示データ及び駆動データ
信号について説明する。

【００６９】（ｎ−１）フレーム目の入力表示データの
パターン、ｎフレーム目の入力表示データのパターン
が、それぞれ、図１７Ａ及び図１７Ｃに示すようなもの
である場合、メモリ１０４には、第０列目から第４列目
までの表示データの平均値と、第５列目から第９列目ま
での表示データの平均値とが記憶されるので、これらの
メモリ表示データを表示すると、それぞれ、図１７Ｂ及
び図１７Ｄのようになる。

【００７０】仮に、図１７Ａ，Ｂに示すように、Ａ行の
第０列から第４列目及びＤ行の第５列から第９列目まで
の表示データの平均値をＢｃ１、Ｂ行の第１列から第４
列目及びＦ行の第５列から第９列目までの表示データの
平均値をＢｃ３、Ｃ行及びＤ行の第０列から第４列目ま
での表示データの平均値をＢｂ、Ｅ行及びＦ行の第０列
から第４列目までの表示データの平均値をＢｃ４、Ａ行
〜Ｃ行の第５列から第９列目までの表示データの平均値
をＢａとする。このとき、平均表示データの階調は、Ｂ
ａ，Ｂｃ１，Ｂｃ２，Ｂｃ３，Ｂｃ４，Ｂｂの順で明→
暗になっており、（ｎ−１）フレーム目の表示データと
ｎフレーム目の表示データとを比較して補正する際、こ
の順序で３順以上離れている表示データに関して補正を
行い、２順序以下しか離れていない場合には、補正しな
いとする。例えば、（ｎ−１）フレーム目の表示データ
Ｂａで、ｎフレーム目の表示データがＢｃ３，Ｂｃ４，
Ｂｂの場合には、補正を行い、（ｎ−１）フレーム目の
表示データＢａで、ｎフレーム目の表示データがＢａ，
Ｂｃ１，Ｂｃ２の場合には、補正しないとする。

【００７１】以上のような仮定の元で、図１７Ｂに示す
（ｎ−１）フレーム目のメモリ表示データと、図１７Ｃ
に示すｎフレーム目の入力表示データとで、駆動データ
信号を作成する場合、ｎフレーム目の入力表示データの
うち、Ａ行の全て、Ｂ行の全て、Ｃ行の第３列〜第９
列、Ｄ行の第３列及び第４列、Ｅ行及びＦ行の第５列〜
第９列は、補正することなく、そのまま、図１７Ｅに示
すように駆動データ信号となる。これに対して、（ｎ−
１）フレーム目のＣ行及びＤ行の第０列から第３列のメ
モリデータＢｂと、ｎフレーム目のＣ行及びＤ行の第０
列から第３列の入力表示データＢａとは、前述した明暗
順序での３順以上離れているため、（ｎ−１）フレーム
目のメモリデータＢｂに基づいて、ｎフレーム目の入力
表示データＢａを補正して、図１７Ｅに示すように、駆
動データ信号Ｂｂａを得る。以下同様に、残りの領域に
関しても、ｎフレーム目の入力表示データＢａ，Ｂｂ,
Ｂａを補正して、駆動データ信号Ｂｃ４ａ，Ｂｃ４ｂ，
Ｂｃ１ａを得る。

【００７２】次に、本発明に係る第４の実施形態として
の液晶表示装置について、図１８〜図２０を用いて説明
する。

【００７３】第１、第２及び第３の実施形態は、いずれ
も、５画素分の入力表示データのち、１画素分相当の表
示データを代表値としてメモリに記憶し、メモリ表示デ
ータを使用する際には、５画素の表示データの全てを、
メモリに記憶した１画素分相当の代表値と同じものとし
て使用している。これに対して、本実施形態では、５画
素分の入力表示データのうち、１画素分の表示データを
代表値としてメモリに記憶し、メモリ表示データを使用
する際には、メモリに記憶した１画素分相当の代表値に
対して重み付けしたものを５画素分の表示データとして
使用するものである。

【００７４】このため、本実施形態では、メモリ１０４
から読み出したメモリ表示データを扱うデータ変換回路
１１２ａが第１の実施形態と異なる。

【００７５】このデータ変換回路１１２ａは、図１８に
示すように、第１の実施形態におけるデータ変換回路１
１２（図５）の選択回路５０６とデータ補正回路５０８
との間に、重み付け回路１８１２とラッチ回路１８１０
とを設けたものである。このため、選択回路５０６まで
の動作は、第１の実施形態と同様である。

【００７６】図１９に示すように、第１の実施形態と同
様、メモリリード表示データ１１６がｑ０，ｑ５，ｑ１
０，ｑ１５である場合、各ラッチ回路５０４−１，〜，
５０４−４からのラッチデータ１８０７−１，〜，１８
０７−４は、１サイクルに相当する２０クロック分の期
間、ｑ０，ｑ５，ｑ１０，ｑ１５となる。選択回路５０
６は、データ選択信号生成回路１８０１からのカウント
信号Ａ１８０４（０，１，２，３，０，１，…）に従っ
て、選択表示データ１８０９として、順次、ｑ０，ｑ
５，ｑ１０，ｑ１５をそれぞれ５クロック分、重み付け
回路１８１２及びラッチ回路１８１０へ出力する。この
選択表示データ１８０９は、ラッチ回路１８１０で５ク
ロック分位相が遅れて、遅延表示データ１８１１とし
て、重み付け回路１８１２へ出力される。重み付け回路
１８１２では、データ選択信号生成回路からのカウント
信号Ｂ１８０５（０，１，２，３，４，０，１，…）と
選択表示データ１８０９と遅延表示データ１８１１と
で、データ補正回路５０８に渡す表示データ５０７を生
成する。なお、選択表示データ１８０９が第０画素から
第４画素までの表示データの代表値である第０画素の表
示データｑ０の場合、遅延表示データ１８１１は、第５
画素から第９画素までの表示データの代表値である第５
画素の表示データｑ５となる。

【００７７】重み付け回路１８１２では、図２０に示す
ように、データ選択信号生成回路からのカウント信号Ｂ
１８０５（０，１，２，３，４，０，１，…）が示すカ
ウント値が何であるかを判断し、カウント値が０である
場合には、選択表示データ１８０９としてのｑ（X）を
そのまま表示データｑ'（X）としてデータ補正回路５０
８へ与える。また、カウント値が１である場合には、選
択表示データ１８０９としてのｑ（X）を３／４倍し、
遅延表示データとしてのｑ（X+5）を１／４倍し、両者
を加算したものを表示データｑ'（X）（＝3／4×ｑ
（X）+1／4×ｑ（X+5））としてデータ補正回路５０８
へ与える。以下、カウント値が２及び３である場合に
は、選択表示データ１８０９としてのｑ（X）を２／４
倍し、遅延表示データとしてのｑ（X+5）を２／４倍
し、両者を加算したものを表示データｑ'（X）（＝1／2
×ｑ（X）+1／2×ｑ（X+5））としてデータ補正回路５
０８へ与え、カウント値が４である場合には、選択表示
データ１８０９としてのｑ（X）を１／４倍し、遅延表
示データとしてのｑ（X+5）を３／４倍し、両者を加算
したものを表示データｑ'（X）（＝1／4×ｑ（X）+3／4
×ｑ（X+5））としてデータ補正回路５０８へ与える。
重み付け回路１８１２は、例えば、選択表示データ１８
０９としてｑ０が入力し、遅延表示データとしてｑ５が
入力した場合、カウント値が０のとき、第０画素の表示
データとしてｑ０を出力し、カウント値が１のとき、第
１画素の表示データとして（3／4・ｑ０＋1／4・ｑ５）
を出力し、カウント値が２，３のとき、第３画素及び第
４画素の表示データとして（＝1／2・ｑ０＋1／2×ｑ
５）を出力し、カウント値が４のとき、第４画素の表示
データとして（1／4・ｑ０＋3／4・ｑ５）を出力する。

【００７８】なお、本実施形態は、第１の実施形態での
メモリ記憶形式のときに、メモリに記憶された代表値か
ら５画素分の表示データを生成しているが、第２及び第
３の実施形態でのメモリ記憶形式のときも、本実施形態
と同様に、メモリに記憶された代表値から５画素分の表
示データを生成してもよい。

【００７９】また、以上の全ての実施形態は、いずれも
液晶表示装置を対象にするものであるが、本発明は、こ
れに限定されるものではなく、例えば、プラズマ表示装
置やＥＬ（Electro Luminescence）表示装置等に適用
してもよい。

【００８０】

【発明の効果】本発明によれば、ｎフレーム目の表示デ
ータと（ｎ−１）フレーム目の表示データとを比較し、
この比較結果に応じて、ｎフレーム目を表示するための
駆動データ信号を生成しているので、動画表示において
残像感がなく良好な表示品質を得ることができる。

【００８１】また、本発明では、（ｎ−１）フレーム目
のＮ画素分の表示データをメモリから順次読み出して、
この（ｎ−１）フレーム目のＮ画素分の表示データを読
み出す毎に、（ｎ−１）フレーム目のＮ画素分の表示デ
ータを読み出したメモリ中の領域に、ｎフレーム目のＮ
画素分の表示データを順次書き込んでいるので、メモリ
の記憶容量として２フレーム分の容量が不要になり、１
フレーム分の容量で足りるようになる、つまりメモリの
記憶容量を少なくすることができる。このため、メモリ
実装面積及び消費電力の増加、さらには価格の増大を最
小限に抑えることができる。特に、表示データを圧縮し
てメモリに記憶するものでは、この効果がより増大す
る。さらに、メモリの小型化により、メモリと表示デー
タ変換手段とメモリ制御手段とを、１つの回路チップ内
に形成でき、表示制御装置のさらなる小型化、低コスト
化を図ることができると共に、高速処理化を図ることも
できる。

【図面の簡単な説明】

【図１】本発明に係る第１の実施形態としての液晶表示
装置の回路ブロック図である。

【図２】本発明に係る第１の実施形態としてのメモリ制
御回路の回路ブロック図である。

【図３】本発明に係る第１の実施形態としてのシフト回
路の回路ブロック図である。

【図４】本発明に係る第１の実施形態としてのメモリ制
御回路の各種動作のタイミングを示すタイミング図であ
る。

【図５】本発明に係る第１の実施形態としてのデータ変
換回路の回路ブロック図である。

【図６】本発明に係る第１の実施形態としてのデータ補
正回路の動作を示すフローチャートである。

【図７】図６に示す補正アルゴリズムのフローチャート
である。

【図８】本発明に係る第１の実施形態としてのデータ補
正における制限値及び係数を示す説明図である。

【図９】本発明に係る第１の実施形態としてのデータ変
換回路の各種動作のタイミングを示すタイミング図であ
る。

【図１０】本発明に係る第１の実施形態における各種状
態での表示パターンを示す説明図である。

【図１１】本発明に係る第２の実施形態としてのデータ
補正回路の動作を示すフローチャートである。

【図１２】本発明に係る第２の実施形態としてのデータ
変換回路の各種動作のタイミングを示すタイミング図で
ある。

【図１３】本発明に係る第２の実施形態における各種状
態での表示パターンを示す説明図である。

【図１４】本発明に係る第３の実施形態としてのメモリ
制御回路の回路ブロック図である。

【図１５】本発明に係る第３の実施形態としてのシフト
回路の回路ブロック図である。

【図１６】本発明に係る第３の実施形態としてのメモリ
制御回路の各種動作のタイミングを示すタイミング図で
ある。

【図１７】本発明に係る第３の実施形態における各種状
態での表示パターンを示す説明図である。

【図１８】本発明に係る第４の実施形態としてのデータ
変換回路の回路ブロック図である。

【図１９】本発明に係る第４の実施形態としてのデータ
変換回路の各種動作のタイミングを示すタイミング図で
ある。

【図２０】本発明に係る第４の実施形態としての重み付
け回路及びデータ補正回路の動作を示すフローチャート
である。

【図２１】本発明に係る第１の実施形態としての液晶パ
ネルの背面図である。

【図２２】本発明に係る第１の実施形態における表示デ
ータ補正を行った場合と行わなかった場合とにおける輝
度変化を示す説明図である。

【符号の説明】

101…制御信号、102…入力表示データ、103…メモリ制
御回路、104…表示データメモリ、105…メモリタイミン
グ信号、106…メモリライトデータ、107…データバス、
108…タイミング生成回路、1112…データ変換回路、113
〜115…タイミング信号、116…メモリリードデータ、11
7…駆動データ信号、20…液晶表示パネル、121…ゲート
ドライバ、122…ドレインドライバ、201…メモリ制御信
号生成回路、202…データ同期信号、203…ディスプレイ
信号、204…４進カウンタ、205…カウント信号、206-1
〜206-4…シフト回路、207-1〜207-4…シフトデータ、2
08…選択回路、209…データ圧縮回路、301-1〜301-4…
ラッチ回路、501…データ選択信号生成回路、502-1〜50
2-4…ラッチ信号、503…選択信号、504-1〜504-4…ラッ
チ回路、505-1〜505-4…ラッチデータ、507…前フレー
ム表示データ、508…データ補正回路、1401-1〜1401-4
…シフト・平均化回路、1402-1〜1402-4…シフトデー
タ、1403…ラッチ回路、1404-1〜1404-4…アベレージデ
ータ、1501…ラッチ回路、1502…平均値算出回路、1801
…データ選択信号生成回路、1803…選択信号、1804…カ
ウント信号A、1805…カウント信号B、1806-1〜1806-4…
ラッチ回路、1807-1〜1807-4…ラッチデータ、1809…選
択データ、1810…ラッチ回路、1811…遅延データ、1812
…重み付け回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６６０Ｇ０９Ｇ 3/20 ６６０ＶＨ０４Ｎ 5/66 １０２Ｈ０４Ｎ 5/66 １０２Ｂ (72)発明者前田武神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内 (72)発明者大平智秀千葉県茂原市早野3300番地株式会社日立製作所ディスプレイグループ内Ｆターム(参考） 2H093 NA16 NA53 NC13 NC29 NC49 NC65 ND33 ND50 ND54 ND55 ND60 5C006 AA01 AF03 AF04 AF11 AF19 AF44 AF46 AF51 AF53 AF61 AF71 AF84 BB16 BC12 BC16 BF01 BF03 BF22 BF24 FA29 FA44 FA47 FA51 5C058 AA06 BA01 BA35 BB13 5C080 AA10 BB05 DD03 DD22 DD26 DD27 EE19 EE28 FF11 GG12 JJ02 JJ04 JJ05 JJ07

Claims

【特許請求の範囲】

【請求項１】外部からの表示データに応じて表示部のド
ライバ回路へ駆動データ信号を出力する表示制御装置に
おいて、前記表示データを格納するメモリと、外部からのｎ（ｎは自然数）フレーム目の表示データ
と、前記メモリに一旦格納された（ｎ−１）フレーム目
の表示データとを比較し、該比較結果に応じて、ｎフレ
ーム目を表示するための前記駆動データ信号を作成し、
該駆動データ信号を前記ドライバ回路へ出力する表示デ
ータ変換手段と、前記（ｎ−１）フレーム目のＮ（Ｎは１より大きな自然
数）画素分の表示データを前記メモリから読み出して、
前記表示データ変換手段に与え、該（ｎ−１）フレーム
目のＮ画素分の表示データの読み出しに応じて、該（ｎ
−１）フレーム目のＮ画素分の表示データを読み出した
該メモリ中の領域に、前記ｎフレーム目のＮ画素分の表
示データを書き込むメモリ制御手段と、を備えていることを特徴とする表示制御装置。
【請求項２】請求項１に記載の表示制御装置において、前記メモリに書き込む前記表示データを圧縮するデータ
圧縮手段を備えている、ことを特徴とする表示制御装置。
【請求項３】請求項２に記載の表示制御装置において、前記データ圧縮手段は、表示データの１画素当たりのデ
ータ量を圧縮する深さ方向圧縮手段を有している、ことを特徴とする表示制御装置。
【請求項４】請求項２及び３のいずれか一項に記載の表
示制御装置において、前記データ圧縮手段は、表示データの時間軸方向のデー
タ量を圧縮する時間軸方向圧縮手段を有し、前記時間軸方向圧縮手段で圧縮されて前記メモリに記憶
されていた前記表示データを伸張するデータ伸張手段を
備えている、ことを特徴とする表示制御装置。
【請求項５】請求項４に記載の表示制御装置において、時間軸方向圧縮手段は、外部から順次入力する表示デー
タｄ（０）,ｄ（１）,ｄ（２）,ｄ（３）,…をとする
と、ｄ（０・Ｎ₀＋ｍ），ｄ（１・Ｎ₀＋ｍ），ｄ（２・
Ｎ₀＋ｍ），…，ｄ（ｋ・Ｎ₀＋ｍ），…のそれぞれを、
Ｎ₀画素分の表示データの代表値とし、該代表値を前記
メモリに記憶する表示データとし、ｋ，ｍは、いずれも０以上の整数であり、Ｎ₀は、前記
Ｎ画素分のＮの自然数分の１で且つ自然数であり、Ｎ₀
＞ｍである、ことを特徴とする表示制御装置。
【請求項６】請求項４に記載の表示制御装置において、前記時間軸方向圧縮手段は、Ｎ₀（Ｎ₀は、前記Ｎ画素分
のＮの自然数分の１で且つ自然数である）画素分の表示
データの平均値を、該Ｎ₀画素分の表示データの代表値
とし、該代表値を前記メモリに記憶する表示データとす
る、ことを特徴とする表示制御装置。
【請求項７】請求項５及び６のいずれか一項に記載の表
示制御装置において、前記データ伸張手段は、前記時間軸方向圧縮手段で圧縮
されて得られた前記Ｎ ₀画素分の表示データの前記代表
値を、該Ｎ₀画素分の表示データを構成するＮ₀個の各画
素の表示データとする、ことを特徴とする表示制御装置。
【請求項８】請求項５及び６のいずれか一項に記載の表
示制御装置において、前記データ伸張手段は、前記時間軸方向圧縮手段で圧縮
されて得られた前記Ｎ ₀画素分の表示データ（以下、伸
張対象表示データ群とする）の代表値と、外部からの表
示データの入力順序に対応して、前記伸張対象表示デー
タ群の次のＮ₀画素分の表示データの代表値と、前記伸
張対象表示データ群を構成するＮ₀個の各画素の表示デ
ータ毎に各代表値に対して予め定められた重み付け係数
とを用いて、該伸張対象表示データ群を構成するＮ₀個
の各画素の表示データを求める、ことを特徴とする表示制御装置。
【請求項９】請求項１から８のいずれか一項に記載の表
示制御装置において、前記表示データ変換手段は、外部からの前記ｎフレーム
目の表示データをｄ（X）とし、前記メモリに一旦格納
された前記（ｎ−１）フレーム目の表示データのうち、
該ｄ（X）に対応する表示データをｑ（X）とし、該ｄ
（X）に対応し前記駆動信号対応の表示データをＤ（X）
とし、ｋ（ｄ,ｑ）をｄ（X）及びｑ（X）に依存する０
以上の実数とすると、Ｄ（X）＝ｄ（X）＋ｋ（ｄ,ｑ）×（ｄ（X）−ｑ
（X））以上の式で、前記駆動データ信号対応の前記表示データ
Ｄ（X）を求める、ことを特徴とする表示制御装置。
【請求項１０】請求項９に記載の表示制御装置におい
て、前記ｋ（ｄ,ｑ）の値を変える係数変換手段を備えてい
る、ことを特徴とする表示制御装置。
【請求項１１】請求項１から１０のいずれか一項に記載
の表示制御装置において、前記表示データ変換手段は、外部からの前記ｎフレーム
目の表示データと、前記メモリに一旦格納された前記
（ｎ−１）フレーム目の表示データとの偏差が、予め定
められた値以内であるとき、該（ｎ−１）フレーム目の
表示データに基づく補正をすることなく、該ｎフレーム
目の表示データをそのままｎフレーム目を表示するため
の前記駆動信号に変換する、ことを特徴とする表示制御装置。
【請求項１２】請求項１から１１のいずれか一項に記載
の表示制御装置において、前記メモリと前記表示データ変換手段と前記メモリ制御
手段とは、１つの回路チップ内に形成されている、ことを特徴とする表示制御装置。
【請求項１３】請求項１から１２のいずれか一項に記載
の表示制御装置と、前記表示制御回路の前記表示データ変換手段が生成した
前記駆動データ信号を受信する前記ドライバ回路と、前記ドライバ回路により駆動する前記表示部と、を備えていることを特徴とする表示装置。