KR100538723B1 - 표시 장치 - Google Patents

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오오이시요시히사
니따히로유끼
마에다다께시
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 양호한 동화상 표시가 가능한 데다가 메모리의 기억 용량을 작게 하는 것을 목적으로 한다. 데이터 변환 회로(112)는 외부로부터의 n 프레임째의 표시 데이터(102)와 메모리(104)에 기억되어 있던 (n-1) 프레임째의 표시 데이터(116)를 비교하여, 드라이버에 전달하는 구동 데이터 신호(117)를 생성한다. 메모리 제어 회로(103)는 (n-1) 프레임째의 표시 데이터(116) 중 20 화소 상당분의 표시 데이터 q0, q5, q10, q15를 메모리(104)로부터 판독할 때마다, 외부로부터의 n 프레임째의 표시 데이터(102) 중 20 화소분의 표시 데이터 d0∼d19를 압축하여, d0, d5, d10, d15를 생성하고, 이것을 (n-1) 프레임째의 표시 데이터 q0, q5, q10, q15가 기억되어 있던 영역과 동일한 영역에 기억한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 외부로부터의 표시 데이터에 따라서 표시부의 드라이버 회로에 구동 신호를 출력하는 표시 제어 장치에 관한 것으로, 특히 동화상 표시 성능을 높이는 것과 이 표시 제어 장치를 구비하고 있는 표시 장치에 관한 것이다.
액티브 매트릭스 액정 표시 장치에서는, 외부 시스템으로부터 입력되는 표시 데이터를 계조 전압으로 변환하고, 이 계조 전압을 드레인 전압으로서 액정 표시 패널에 공급함으로써, 계조 표시를 실현하고 있다. 최근, 이러한 액티브 매트릭스 액정 표시 장치에서, 액정 패널의 대화면화, 고색 순도화가 진행되고 있다.
그러나, 현재 일반적인 TFT 액정 재료의 응답 속도는 20∼40㎳ 정도로서, 이 것이 동화상 표시에 있어서 잔상감이 남는 요인으로 되어, 충분한 표시 성능이 얻어지고 있지 않은 것이 현상이다. 특히, "백으로부터 흑" 혹은 "흑으로부터 백"으로 표시가 변화하는 경우보다도 "중간조로부터 중간조"로 변화하는 경우 쪽이 액정의 응답 속도는 일반적으로 느리고, 경우에 따라서는 3배 내지 4배 정도의 시간이 걸리게 된다.
이 문제를 해결하는 방법으로는, 예를 들면 특개 2000-221475호 공보에 도시된 바와 같이, 1 프레임(필드) 전의 표시 데이터를 메모리에 저장하고, 다음의 프레임에 있어서 저장된 표시 데이터와 새롭게 외부 시스템으로부터 입력되는 표시 데이터를 비교하며, 그 비교 결과에 따라 표시 데이터를 변환하고, 그 변환된 표시 데이터에 따라 계조 표시를 실현하는 방법이 알려져 있다.
상기 기술을 이용하면, 중간조 표시에서의 응답 속도는 개선할 수 있어, 외관상, 이전보다도 양호한 표시 품질을 얻는 것이 가능해진다.
그러나, 상기 종래 기술에서는 1 프레임분의 표시 데이터를 항상 보유할 필요가 있는 데다가, 메모리에 대한 리드 동작과 라이트 동작을 동시에 행할 필요가 있기 때문에, 2 프레임분의 메모리 용량을 필요로 한다. 그 결과, 기판 실장 면적의 대형화, 소비 전력 증대, 고가격화 등의 과제를 야기시킨다는 문제점이 있다.
본 발명의 목적은, 상기 종래 기술의 문제점을 감안하여, 메모리 실장 면적 및 소비 전력의 증가, 나아가서는 가격의 증대를 억제하면서, 동화상 표시에 있어서도 잔상감이 없어 양호한 표시 품질을 얻을 수 있는 표시 제어 장치와 이것을 구비하고 있는 표시 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 표시 제어 장치는, 외부로부터의 표시 데이터에 따라 표시부의 드라이버 회로에 구동 신호를 출력하는 표시 제어 장치로서, 상기 표시 데이터를 저장하는 메모리와, 외부로부터의 n(n은 자연수) 프레임째의 표시 데이터와, 상기 메모리에 일단 저장된 (n-1) 프레임째의 표시 데이터를 비교하고, 해당 비교 결과에 따라 n 프레임째를 표시하기 위한 상기 구동 데이터 신호를 작성하고, 그 구동 데이터 신호를 상기 드라이버 회로에 출력하는 표시 데이터 변환 수단과, 상기 (n-1) 프레임째의 N(N은 1보다 큰 자연수) 화소분의 표시 데이터를 상기 메모리로부터 판독하여, 상기 표시 데이터 변환 수단에 공급하고, 그 (n-1) 프레임째의 N 화소분의 표시 데이터의 판독에 따라서, 상기 (n-1) 프레임째의 N 화소분의 표시 데이터를 판독한 해당 메모리 내의 영역에, 상기 n 프레임째의 N 화소분의 표시 데이터를 기입하는 메모리 제어 수단을 포함하는 것을 특징으로 하는 것이다.
또한, 상기 목적을 달성하기 위한 표시 장치는, 상기 표시 제어 장치와, 상기 표시 제어 회로의 상기 표시 데이터 변환 수단이 생성한 상기 구동 데이터 신호를 수신하는 상기 드라이버 회로와, 상기 드라이버 회로에 의해 구동되는 상기 표시부를 구비하는 것을 특징으로 하는 것이다.
이상의 발명에 따르면, n 프레임째의 표시 데이터와 (n-1) 프레임째의 표시 데이터를 비교하고, 그 비교 결과에 따라 n 프레임째를 표시하기 위한 구동 데이터 신호를 생성하고 있기 때문에, 동화상 표시에 있어서 잔상감이 없어 양호한 표시 품질을 얻을 수 있다.
또한, 본 발명에서는, (n-1) 프레임째의 N 화소분의 표시 데이터를 메모리로부터 순차적으로 판독하여, 이 (n-1) 프레임째의 N 화소분의 표시 데이터를 판독할 때마다, (n-1) 프레임째의 N 화소분의 표시 데이터를 판독한 메모리 내의 영역에, n 프레임째의 N 화소분의 표시 데이터를 순차적으로 기입하고 있기 때문에, 메모리의 기억 용량으로서 2 프레임분의 용량이 불필요하게 되어, 1 프레임분의 용량으로 충분하게 되는, 즉 메모리의 기억 용량을 적게 할 수 있다. 이 때문에, 메모리 실장 면적 및 소비 전력의 증가, 나아가서는 가격의 증대를 최소한으로 억제할 수 있다. 특히, 표시 데이터를 압축하여 메모리에 기억하는 것에서는 이 효과가 보다 증대된다. 또한, 메모리의 소형화에 의해, 메모리와 표시 데이터 변환 수단과 메모리 제어 수단을 하나의 회로 칩 내에 형성할 수 있어, 표시 제어 장치의 한층 더 소형화, 저비용화를 도모할 수 있을 뿐만아니라, 고속 처리화를 도모할 수도 있다.
<발명의 실시예>
이하, 본 발명에 따른 각종 실시예에 대하여, 도면을 이용하여 설명한다.
우선, 도 1∼도 10, 도 21 및 도 22를 이용하여, 본 발명에 따른 제1 실시예로서의 액정 표시 장치에 대하여 설명한다.
본 실시예의 액정 표시 장치는 액정 표시 패널(120)과, 이 액정 표시 패널(120)을 구동시키는 드라이버(121, 122)와, 드라이버(121, 122)에 신호를 출력하는 제어 회로(100)를 구비하고 있다.
액정 표시 패널(120)은, 도시되어 있지 않지만, 상호 직교하는 복수의 드레인선 및 복수의 게이트선과, 이 교차부에 대응하여 설치되어 있는 화소 전극을 갖고 있다. 이 액정 표시 패널(120)의 화소수는 본 실시예에 있어서 1024×3×768로, 각 화소에는 8 비트분의 표시 신호가 입력된다.
드라이버(121, 122)로서는 액정 표시 패널(120)의 복수의 드레인선에 전압을 거는 드레인 드라이버(121)와, 액정 표시 패널(120)의 복수의 게이트선에 전압을 거는 게이트 드라이버(122)가 있다.
제어 회로(100)는 외부로부터의 표시 데이터(102a) 등을 액정 표시 패널(120)의 구동에 대응한 구동 데이터 신호 등으로 변환하는 TCON(Timing Convertor) 회로(110)와, 외부로부터 전력을 받아 각부에 전력을 공급하는 전원 회로(111)를 갖고 있다. TCON 회로(110) 및 전원 회로(111)는 한장의 제어 기판 상에 형성되어 있다. 또한, TCON 회로(110)는 1칩화되어 있다.
TCON 회로(110)는 외부로부터의 차동 신호로서의 표시 데이터(102a) 등을 CMOS 신호로서의 표시 데이터(102) 등으로 변환하는 레벨 변환 회로(109)와, CMOS 신호로서의 표시 데이터(102)를 1 프레임분 저장하는 표시 데이터 메모리(104)와, 이 표시 데이터 메모리(104)에 대한 데이터 기입 및 판독을 제어하는 메모리 제어 회로(메모리 제어 수단, 데이터 압축 수단)(103)와, 레벨 변환 회로(109)로부터의 n 프레임째의 표시 데이터(102) 및 표시 데이터 메모리(104)에 저장되어 있는 (n-1) 프레임째의 표시 데이터(116)로부터 구동 데이터 신호(117)를 생성하는 표시 데이터 변환 회로(표시 데이터 변환 수단, 데이터 신장 수단)(112)와, 외부로부터의 제어 신호(101)에 기초하여 각종 타이밍 신호(113, 114, 115)를 생성하는 타이밍 신호 생성 회로(108)를 갖고 있다. 또, 여기서는 차동 신호로서의 표시 데이터(102a)가 외부로부터 입력하는 것으로 하고 있지만, 이것이 CMOS 신호로서의 표시 데이터인 경우에는, 당연히 레벨 변환 회로(109)는 불필요하다. 또한, 차동 신호나 CMOS 신호 이외의 형태로 외부로부터 표시 데이터가 입력되는 경우에는, 이 신호에 따른 트랜스미터 IC를 레벨 변환 회로로 이용하면 된다.
제어 회로(100)가 형성되어 있는 제어 기판에는 도 1 및 도 21에 도시한 바와 같이, 외부와 신호 접속하기 위한 입력 커넥터(131)와, 드레인 드라이버(121)와 신호 접속하기 위한 드레인 드라이버 FPCC(Flexible Printed Circuit)(132)와, 게이트 드라이버(122)와 신호 접속하기 위한 게이트 드라이버 FPCC(Flexible Printed Circuit)(133)가 설치되어 있다. 입력 커넥터(131)에는 외부로부터의 표시 데이터(102a) 및 제어 신호(101a) 외에, 외부로부터의 전력(111a)도 통과한다. 또한, 드레인 드라이버 FPCC(132)에는 구동 데이터 신호(117) 및 타이밍 신호(114)가 통과하고, 게이트 드라이버 FPCC(133)에는 타이밍 신호(113)가 통과한다. 또, 도 21은 액정 표시 패널(120)을 이면에서 본 도면이다.
메모리 제어 회로(103)와 표시 데이터 메모리(104)는, 16 비트 폭의 데이터 버스(107)로 접속되어 있다. 이와 같이 표시 데이터 메모리(104)의 데이터 버스폭은 16 비트인 데 대하여, 외부로부터의 표시 데이터(102)가 24 비트(=8 비트×3)이기 때문에, 메모리 제어 회로(103)는 표시 데이터(102)를 16비트의 표시 데이터로 변환하는 기능을 갖고 있다.
메모리 제어 회로(103)는 도 2에 도시한 바와 같이, 제어 신호(101)로부터 메모리 제어 타이밍 신호(105)를 생성하는 메모리 제어 신호 생성 회로(201)와, 제어 신호(101) 중에 포함되어 있는 동기 신호(202)를 카운트하여 카운트 신호(0, 1, 2, 3, 0, 1, …)(205)를 생성하는 4진 카운터(204)와, 1 화소당 24비트의 표시 데이터를 16비트의 표시 데이터로 압축하는 표시 데이터 압축 회로(깊이 방향 압축 수단)(209)와, 동기 신호(202)에 기초하여 압축된 표시 데이터(207-0)를 4 클럭분씩 위상 지연으로 하는 4개의 시프트 회로(206-1∼206-4)와, 카운트 신호(205)가 나타내는 카운트 값에 따라서 복수의 시프트 회로(206-1∼206-4) 중의 어느 하나로부터의 출력을 선택하는 선택 회로(208)와, 선택 회로(208)로부터의 출력을 일시적으로 저장하고, 이것을 라이트 표시 데이터(106)로서 표시 데이터 메모리(104)에 기입하는 라이트 표시 데이터 버퍼(210)와, 표시 데이터 메모리(104)에 기억되어 있는 표시 데이터를 판독하여, 이것을 일시적으로 저장하여 데이터 변환 회로(112)에 출력하는 리드 표시 데이터 버퍼(211)를 갖고 있다. 4개의 시프트 회로(206-1∼206-4)는 상호 직렬적으로 접속되고, 각각은 도 3에 도시한 바와 같이 동기 신호(202)에 따라서 표시 데이터를 1클럭분 보유하는 4개의 래치 회로(301, 301, …)를 갖고 있다.
또, 본 실시예에 있어서, 시간 축 방향 압축 수단은 메모리 제어 회로(103)의 구성 요소 중, 4진 카운터(204)와 4개의 시프트 회로(206-1∼206-4)와 선택 회로(208)를 구비하여 구성되어 있다.
표시 데이터 변환 회로(112)는 도 5에 도시한 바와 같이, 타이밍 신호 생성 회로(108)(도 1)로부터의 타이밍 신호(115)에 기초하여 래치 신호(502-1∼502-4) 및 선택 신호(0, 1, 2, 3, 4, 0, 1, …)(503)를 생성하는 데이터 선택 신호 생성 회로(501)와, 메모리 제어 회로(103)로부터의 리드 표시 데이터(116)를 래치 신호(502-1∼502-4)에 따라 보유하는 4개의 래치 회로(502-1∼502-4)와, 선택 신호(503)가 나타내는 값에 따라 복수의 래치 회로(502-1∼502-4) 중의 어느 하나로부터의 출력을 선택하는 선택 회로(506)와, 이 선택 회로(506)로부터의 (n-1) 프레임째의 표시 데이터와 외부로부터의 n 프레임째의 표시 데이터(102)를 비교하여 구동 데이터 신호(117)를 작성하는 데이터 보정 회로(508)를 갖고 있다.
또, 본 실시예에 있어서, 데이터 신장 수단은 표시 데이터 변환 회로(112)의 구성 요소 중, 데이터 선택 신호 생성 회로(501)와 4개의 래치 회로(502-1∼502-4)와 선택 회로(506)를 가지고 구성되어 있다.
다음에, 상기에서 설명한 액정 표시 장치의 동작에 대하여 설명한다.
도 1에 도시한 바와 같이, 외부로부터의 표시 데이터(102a) 및 제어 신호(101a)는 TCON 회로(110) 내의 레벨 변환 회로(109)에서 레벨 변환된다. 레벨 변환된 제어 신호(101)는 메모리 제어 회로(103) 및 타이밍 신호 생성 회로(108)로 보내지고, 레벨 변환된 표시 데이터(102)는 메모리 제어 회로(103) 및 표시 데이터 변환 회로(112)로 보내진다.
도 2에 도시한 바와 같이, 표시 데이터(102)는 메모리 제어 회로(103)의 데이터 압축 회로(깊이 방향 압축 수단)(209)에 입력되고, 여기서 1 화소당 24(=8×3) 비트의 표시 데이터(102)가 메모리 데이터 버스(107)의 버스폭에 일치한 16 비트의 표시 데이터(207-0)로 압축되는, 즉 표시 데이터가 깊이 방향으로 압축된다. 구체적으로는, 예를 들면 R(적)의 8 비트 데이터 중 상위 5 비트를 이용하고, G(녹)의 8 비트 데이터 중 상위 6 비트를 이용하고, B(청)의 8 비트 데이터 중 상위 5 비트를 이용함으로써, 24 비트의 표시 데이터(102)를 2/3의 16 비트의 표시 데이터(207-0)로 압축한다.
메모리 제어 회로(103)의 메모리 제어 신호 생성 회로(201)는, 제어 신호(101)로부터 메모리 제어 타이밍 신호(105)를 생성한다. 또한, 4진 카운터(204)는 제어 신호(101) 중에 포함되어 있는 1수평 기간마다의 개시 타이밍을 나타내는 표시 타이밍 신호(203)를 접수하면, 도 4에 도시한 바와 같이, 제어 신호(101) 중에 포함되어 있는 동기 신호(202)를 0, 1, 2, 3, 0, 1, 2, …로 카운트하여 카운트 신호(0, 1, 2, 3, 0, 1, 2, …)(205)를 생성한다.
메모리 제어 회로(103)의 각 시프트 회로(206-1∼206-4)는 표시 데이터(207-0∼207-3)가 입력되면, 이것을 동기 신호(202)에 기초하여 4 클럭분 보유하고나서 출력한다. 이 때문에, 제1 시프트 회로(206-1)에서는 도 4에 도시한 바와 같이 입력 표시 데이터(207-0)를 4 클럭분 위상을 지연시킨 시프트 표시 데이터(207-1)를 출력하고, 이 시프트 표시 데이터(207-1)가 입력되는 제2 시프트 회로(206-2)에서는 이것을 또한 4 클럭분 위상을 지연시켜, 최종적으로 제4 시프트 회로(206-4)에서는 입력 표시 데이터(207-0)에 대하여 16 클럭분 위상이 지연된 시프트 표시 데이터(207-4)를 출력한다. 이 때문에, 예를 들면 각 화소마다의 입력 표시 데이터(207-0)를 d0, d1, d2, …로 한 경우, 제4 시프트 회로(206-4)로부터의 출력인 시프트 표시 데이터(207-4)가 d0, d1, …일 때에는, 제3 시프트 회로(206-3)로부터의 출력인 시프트 표시 데이터(207-3)가 4 클럭분 시프트한 d4, d5, …가 되고, 제2 시프트 회로(206-2)로부터의 출력인 시프트 표시 데이터(207-2)가 또한 4 클럭분 시프트한 d8, d9, …가 되고, 제1 시프트 회로(206-1)로부터의 출력인 시프트 표시 데이터(207-1)가 또한 4 클럭분 시프트한 d12, d13, …이 된다.
메모리 제어 회로(103)의 선택 회로(208)는, 카운트 신호(205)가 나타내는 카운트 값에 따라 복수의 시프트 회로(206-1∼206-4) 중의 어느 하나로부터의 출력을 선택한다. 구체적으로는, 도 4에 도시한 바와 같이, 카운트 신호(205)가 0을 나타내고 있을 때는, 제4 시프트 회로(206-4)로부터의 시프트 표시 데이터(207-4)인 d0을 선택하고, 다음에 카운트 신호가 1을 나타내면, 이 때의 제3 시프트 회로(206-3)로부터의 시프트 표시 데이터(207-3)인 d5를 선택하고, 또한 다음에 카운트 신호가 2를 나타내면, 이 때의 제2 시프트 회로(206-2)로부터의 시프트 표시 데이터(207-2)인 d10을 선택하고, 또한 다음에 카운트 신호가 3을 나타내면, 이 때의 제1 시프트 회로(206-1)로부터의 시프트 표시 데이터(207-1)인 d15를 선택한다. 즉, 선택 회로(208)로부터의 출력은 d0∼d19의 20 화소의 표시 데이터 중, 5(후술하는 N0의 값) 화소의 표시 데이터마다 1 화소분의 표시 데이터 d0, d5, d10, d15를 추출한 것으로, 입력 표시 데이터(207-0)는 시간 축 방향으로 1/5로 압축된다.
라이트 표시 데이터 버퍼(210)는 선택 회로(208)로부터의 표시 데이터가 20 화소 상당분(d0, d5, d10, d15) 축적되면, 이것을 라이트 표시 데이터(106)로서 메모리 제어 타이밍 신호(105)에 포함되어 있는 라이트 타이밍 신호(213)에 따라, 메모리(104)에 기입한다. 이 때, 라이트 표시 데이터 버퍼(210)는 메모리 제어 타이밍 신호(105)에 포함되어 있는 어드레스 신호(215)에 대응한 메모리(104) 내의 영역에 이 라이트 표시 데이터(106)를 기입한다. 이 표시 데이터 메모리(104)의 기억 용량은 1 프레임의 표시 데이터분이다. 단, 외부로부터의 표시 데이터(102)를 1 프레임분 기억하는 용량은 불필요하고, 상술한 바와 같이 메모리(104)에 표시 데이터를 기억시키는 전 단계에서, 외부로부터의 표시 데이터를 깊이 방향으로 2/3로 압축하고 시간 축 방향으로 1/5로 압축하고 있기 때문에, 이 메모리(104)의 기억 용량은 외부로부터의 표시 데이터(102)를 1 프레임분 기억하는 용량의 2/15(=2/3×1/5)의 용량으로 충분하다.
메모리 제어 회로(103)의 메모리 액세스는 도 4에 도시한 바와 같이, 20 클럭을 1 사이클로 하여 실행되고, 이 1 사이클의 후반부에 상기에서 설명한 라이트 표시 데이터(106)의 메모리(104)에의 기입이 실행된다. 한편, 1 사이클 중 전반부에서는 메모리(104) 내의 1 프레임 전의 표시 데이터가 리드 표시 데이터 버퍼(211)에 의해 판독된다. 리드 표시 데이터 버퍼(211)는 메모리 제어 타이밍 신호(105)에 포함되어 있는 리드 타이밍 신호(214)에 따라, 동일하게 메모리 제어 타이밍 신호(105)에 포함되어 있는 어드레스 신호(215)에 대응한 메모리(104) 내의 영역으로부터, 1 프레임 전의 20 화소 상당분의 표시 데이터 q0, q5, q10, q15를 순차적으로 판독하여, 20 화소 상당분의 표시 데이터가 축적된 시점에서, 이것을 데이터 변환 회로(112)로 보낸다. 1 사이클 중의 리드/라이트 동작에서 이용되는 어드레스 신호(215)는 메모리(104) 내의 동일 영역을 보이고 있다. 따라서, 1 사이클의 전반부에서 메모리(104)로부터 (n-1) 프레임째의 선두 부분의 20 화소 상당분의 표시 데이터 q0, q5, q10, q15이 판독되면, 이 사이클의 후반부에서 (n-1) 프레임째의 표시 데이터 q0, q5, q10, q15의 기억 영역과 동일한 영역에, n 프레임째의 선두 부분의 20 화소 상당분의 표시 데이터 d0, d5, d10, d15가 기입된다. 또한, 다음의 사이클에서는 전반부에서 메모리(104)로부터 (n-1) 프레임째의 20 화소 상당분의 표시 데이터 q20, q25, q30, q35가 판독되고, 후반부에서, (n-1) 프레임째의 표시 데이터 q20, q25, q30, q35의 기억 영역과 동일한 영역에, n 프레임째의 20 화소 상당분의 표시 데이터 d20, d25, d30, d35가 기입된다.
이상과 같이, 본 실시예에서는 (n-1) 프레임째의 N(본 실시예에서는, 20) 화소 상당분의 표시 데이터(106)를 표시 데이터 메모리(116)로부터 순차적으로 판독하여, 표시 데이터 변환 회로(112)에 공급하고, (n-1) 프레임째의 N 화소분의 표시 데이터(116)를 판독할 때마다 이 리드 표시 데이터(116)를 판독한 메모리(104) 내의 영역에, n 프레임째의 N 화소분의 표시 데이터(106)를 순차적으로 기입하고 있기 때문에, 메모리의 기억 용량으로서 2 프레임분의 용량은 불필요하고, 1 프레임분의 용량으로도 충분하다. 이와 같이, 기억 용량을 1 프레임분으로 충분하도록 하기 위해서, N 화소분의 표시 데이터의 판독과, 그 영역에의 기입을 교대로 반복하여 행할 수 있는 것은, 본 실시예와 같이, 메모리에 기억시키는 데이터가 규칙 바르게 순서화되어 있고, 더구나 이것을 순서대로 기억시키면 되고 또한, 기억한 순서로 순차적으로 판독하면 된다는 특수 환경 하에서 비로서 가능한 것으로, 일반적인 컴퓨터의 메모리의 사용 환경과 같이, 불규칙한 타이밍에서 불규칙한 데이터를 기억하고, 불규칙한 타이밍에서 특정한 데이터만을 판독하도록 하는 환경 하에서는, 당연히 불가능한 것이다.
도 5에 도시한 바와 같이, 데이터 변환 회로(112)의 데이터 선택 신호 생성 회로(501)에서는 타이밍 신호 생성 회로(108)(도 1)로부터의 타이밍 신호(115)에 기초하여 래치 신호(502-1∼502-4) 및 선택 신호(0, 1, 2, 3, 4, 0, 1, …)(503)를 생성한다. 래치 신호(502-1∼502-4)는 메모리 제어 회로(103)로부터의 전 프레임의 20 화소 상당분의 리드 표시 데이터(116)를 각각 래치 표시 데이터(505-1∼505-4)로서 동기 신호(202)의 20 클럭분만큼 보유할 수 있는 타이밍에서 발생된다. 따라서, 각 래치 회로(504-1∼504-4)는 대응하는 각 래치 신호(502-1∼502-4)에 따라 메모리 제어 회로(103)로부터의 전 프레임의 20 화소 상당분의 리드 표시 데이터(116)를 각각 래치 표시 데이터(505-1∼505-4)로서 동기 신호(202)의 20 클럭분만큼 보유한다.
또한, 데이터 선택 신호 생성 회로(501)는, 도 9에 도시한 바와 같이, 타이밍 신호(115)에 포함되어 있는 동기 신호(202)를 5 클럭마다 카운트 업하고, 그 카운트 값이 4가 되면 재차 0부터 카운트하고, 그 카운트 값(0, 1, 2, 3, 4, 0, 1, …)을 선택 신호(503)로서 선택 회로(506)에 출력한다. 선택 회로(506)는 선택 신호(503)가 나타내는 카운트 값에 따라 복수의 래치 회로(504-1∼504-4) 중의 어느 하나로부터의 출력을 선택한다. 따라서, 예를 들면 데이터 변환 회로(112)에 입력된 리드 표시 데이터(116)가 q0, q5, q10, q15인 경우, 선택 회로(506)는, 우선 제1 래치 회로(504-1)가 보유하고 있는 q0을 데이터 보정 회로(508)에 5 클럭분 출력하고, 다음에 제2 래치 회로(504-2)가 보유하고 있는 q5를 5 클럭분 출력하고, 마지막으로 제4 래치 회로(504-4)가 보유하고 있는 q15를 5 클럭분 출력한다. 이 때문에, 선택 회로(506)로부터의 표시 데이터(507)가 입력되는 데이터 보정 회로(508)는, 표시 개시 위치의 제0 화소의 표시 데이터로부터 제4 화소의 표시 데이터까지는 q0으로서 인식하고, 제5 화소의 표시 데이터로부터 제9 화소의 표시 데이터까지는 q5로서 인식하고, 이하 5 화소분의 표시 데이터마다 q10, q15라고 인식한다.
데이터 보정 회로(508)는 이상과 같이 입력되는 (n-1) 프레임째의 표시 데이터(507)와 n 프레임째의 표시 데이터(102)를 비교하여, 구동 데이터 신호(117)를 생성하고, 이것을 드레인 드라이버(117)(도 1)에 공급한다.
여기서, 데이터 보정 회로(508)에 의한 구동 데이터 신호(117)의 작성 수순에 대하여, 도 6 및 도 7에 도시하는 흐름도를 참조하여 설명한다. 또, 이들 흐름도에서는, 표시 개시 위치로부터 X 번째의 표시 데이터에 관한 처리를 나타내고 있고, d(X)는 표시 개시 위치로부터 X 번째의 입력 표시 데이터(102)를 나타내고, q(X)는 표시 개시 위치로부터 X 번째의 전 프레임의 표시 데이터(507)를 나타내고, D(X)는 표시 개시 위치로부터 X 번째의 화소에 대한 구동 데이터 신호(117)에 대응하는 표시 데이터를 나타내고 있다.
도 6의 흐름도에 도시한 바와 같이, 데이터 보정 회로(508)는 입력 표시 데이터 d(X) 및 전 프레임 표시 데이터 q(X)가 입력되면(단계 1), 이들 간의 차분 dif(X)를 연산한다(단계 2). 전 프레임 표시 데이터 q(X)는, 상술한 바와 같이, 5 화소마다 변화하기 때문에, q(5*INT(X/5))로 기술할 수 있다. 단지 INT(X)는 X를 0에 가까운 정수로 사사오입한 값을 의미한다. 따라서, 이 단계 2에서는 dif(X)=d(X)-q(5* INT(X/5))를 연산한다. 이 때, 전 프레임 표시 데이터 q(X)는 R과 B가 5 비트, G가 6비트로 압축한 것인 데 대하여, 입력 표시 데이터 d(X)는 RGB 각각이 8 비트이기 때문에, 이 입력 표시 데이터 d(X)도 R과 B가 5 비트, G가 6 비트로서, 이상의 연산을 실행한다.
다음에, 차분 dif(X)의 절대치가 1보다 큰지의 여부를 판단하고(단계 3), 차분 dif(X)의 절대치가 1 이하인 경우에는, 전 프레임 표시 데이터에 대한 계조 변화가 거의 없는, 다시 말해서, 거의 정지 화상이라고 판단하고, 입력 표시 데이터 d(X)를 그대로 구동 데이터 신호 대응의 표시 데이터 D(X)로 하여, 이 표시 데이터 D(X)를 구동 데이터 신호(117)로 변환하여, 드레인 드라이버(117)(도 1)에 공급한다(단계 4). 한편, 차분 dif(X)의 절대치가 1보다 큰 경우에는, 계조 변화가 있는 동화상이라고 판단하고, 보정 알고리즘을 실행한다(단계 5). 또, 여기서는 차분 dif(X)의 절대치에 대하여 1을 기준으로, 대소의 판단을 행하고 있지만, 이 기준치는 액정 패널의 특성에 따라 2, 3 등의 값을 이용해도 된다.
이 보정 알고리즘에서는, 우선 도 7의 흐름도에 도시한 바와 같이, 데이터 보정 회로(508)는, 차분 dif(X)가 0보다 작은지의 여부, 구체적으로는 계조도가 전 프레임보다 작아졌는지의 여부, 보다 구체적으로는 휘도가 내려갔는지의 여부를 판단한다(단계 11).
그리고, (A) dif(X)>0인 경우, 즉 휘도가 올라간 경우에는, 단계 12∼단계 16을 실행하여, 이하의 (1)∼(3)의 경우로 나누어서 각 경우의 구동 데이터 신호 D(X)를 정한다.
(1) d(X)≥limit2(단계 13에서 NO) : D(X)=d(X)
(2) Limit2>d(X)≥Limit1(단계 13에서 YES) : D(X)=d(X)+kr2×dif(X)
(3) Limit1>d(X)>0(단계 12에서 YES) : D(X)=d(X)+kr1×dif(X)
또한, (B) dif(X)<0인 경우, 즉 휘도가 내려 간 경우에는, 단계 17∼단계 19를 실행하고, 이하의 (1), (2)의 경우로 나누어서, 각 경우의 구동 데이터 신호 D(X)를 정한다.
(1) d(X)≥Limit1(단계 17에서 NO) : D(X)=d(X)+kf2×dif(X)
(2) Limit1>d(X)>0(단계 17에서 YES) : D(X)=d(X)+kf1×dif(X)
또, 이상에 있어서, 제한치 Limit1, 제한치 Limit2, 변환 계수 kr1, 변환 계수 kr2, 변환 계수 kf1, 변환 계수 kf2는, 예를 들면 도 8에 도시한 바와 같은 값을 취한다. 또, 도 8에 도시한 각 값에 대해서도, 액정 패널의 특성이나 계조 전압 등에 따라 적절하게 변경하는 것이 바람직하다. 또한, 이들 변환 계수를 적절하게 변경할 수 있도록, 액정 표시 장치의 어느 위치에 계수 변경 스위치를 설치하고, 이 계수 변경 스위치로부터의 신호를 받아, 데이터 보정 회로(508)가 이 신호에 따라 변환 계수를 바꾸도록 해도 된다.
다음에, 임의의 표시 패턴에 대하여, 구체적으로 어떠한 데이터 보정이 행해질지에 대하여, 도 10을 이용하여 설명한다.
예를 들면, (n-1) 프레임째의 입력 표시 데이터의 패턴이 도 10의 (a)에 도시한 바와 같은 것인 경우, 메모리(104)에는 (n-1) 프레임째의 제0열째와 제5열째가 기억되고, 제1열째∼제4열째는 제0열째와 동일한 표시 데이터로서 취급되고, 제6열째∼제9열째는 제5열째와 동일한 표시 데이터로서 취급되기 때문에, (n-1) 프레임째의 메모리 데이터를 표시하면, 도 10의 (b)와 같이 된다. 또한, n 프레임째의 입력 표시 데이터의 패턴이 도 10의 (c)에 도시한 바와 같이, (n-1) 프레임째의 입력 표시 데이터의 패턴에 대하여 3 화소분 우측으로 어긋난 패턴인 경우에도, 메모리(104)에는 n 프레임째의 제0열째와 제5열째가 기억되고, 제1열째∼제4열째는 제0열째와 동일한 표시 데이터로서 취급되고, 제6열째∼제9열째는 제5열째와 동일한 표시 데이터로서 취급되기 때문에, n 프레임째의 메모리 데이터를 표시하면, 도 10의 (d)와 같이 된다.
가령, (n-1) 프레임째의 메모리 데이터(도 10의 (b))와 n 프레임째의 입력 표시 데이터(도 10의 (c))를 이용하여, n 프레임째의 구동 데이터 신호(도 10의 (e))를 생성하는 것으로 한다. 이 경우, (n-1) 프레임째의 메모리 데이터와 n 프레임째의 입력 표시 데이터는 모두 (A, 0)∼(A, 4) ,(A, 6)∼(A, 9), (B, 0)∼(B, 3), (B, 7)∼(B, 9), (C, 8), (C, 9), (D, 9) ,(E, 0)∼(E, 3), (F, 0)∼(F, 3) 영역에서 Ba이기 때문에, 이들 영역의 n 프레임째의 입력 표시 데이터는 보정되지 않고, 그대로 이들 영역의 n 프레임째의 구동 데이터 신호로 변환된다. 또한, (n-1) 프레임째의 메모리 데이터와 n 프레임째의 입력 표시 데이터는 모두 (B, 4), (C, 3), (C, 4), (D, 3)∼(D, 8), (E, 4)∼(E, 9) ,(F, 4)∼(F, 9) 영역에서 Bb이기 때문에, 이들 영역의 n 프레임째의 입력 표시 데이터도 보정되지 않고, 그대로 이들 영역의 n 프레임째의 구동 데이터 신호로 변환된다.
한편, (C, 0)∼(C, 2), (D, 0)∼(D, 2)의 영역에서는, (N-1) 프레임째의 메모리 데이터가 Bb인 데 대하여, N 프레임째의 표시 데이터가 Ba로 밝게 되어 있기 때문에, 표시 데이터 Ba 보다도 밝은 Bba를 이 영역의 표시 데이터로 되고, 이 표시 데이터가 구동 데이터 신호로 변환된다. 또한, (A, 5), (B, 5), (B, 6), (C, 5)∼(C, 7)의 영역에서는 (N-1) 프레임째의 메모리 데이터가 Ba인 데 대하여, N 프레임째의 표시 데이터가 Bb로 어둡게 되어 있기 때문에, 표시 데이터 Bb보다도 어두운 Bab를 이 영역의 표시 데이터로 되어, 이 표시 데이터가 구동 데이터 신호로 변환된다.
즉, 본 실시예에서는 표시 데이터가 전 프레임의 표시 데이터보다도 밝게 되는 경우에는, 이 표시 데이터보다도 밝은 표시를 실행시키는 구동 데이터 신호를 생성하고, 표시 데이터가 전 프레임의 표시 데이터보다도 어둡게 되는 경우에는, 이 표시 데이터보다도 어두운 표시를 실행시키는 구동 데이터 신호를 생성함으로써, 육안으로 볼 때의 응답 속도를 높이고 있다. 예를 들면, 도 22에 도시한 바와 같이, 전 프레임 표시 데이터가 나타내는 휘도가 도 22에서의 「변화 전」이고, 금회의 표시 데이터가 나타내는 휘도가 도 22에서의 「목표」의 값이고, 전회보다도 휘도 업되고, 또한 이들 간의 휘도차가 상기에서 설명한 보정을 행하는 휘도차 이상인 경우에는, 도 22에서의 「설정 1」 「설정 2」 「설정 3」과 같이, 목표 휘도보다 높은 휘도가 되도록 구동 데이터 신호를 생성함으로써, 「변화 전」의 휘도로부터 「목표」의 휘도에 달하는 시간을 짧게 할 수 있다. 또, 「설정 1」 「설정 2」 「설정 3」 은 앞서 설명한 변환 계수의 값을 바꾼 경우의 각각의 상태를 나타내고 있다.
이상과 같이, 본 실시예에서는 표시 데이터를 전 프레임의 표시 데이터와 비교하여, 구동 데이터 신호를 정하고 있기 때문에, 육안으로 볼 때의 응답 속도를 높일 수 있다. 또한, 본 실시예에서는, 상술한 바와 같이, 전 프레임의 표시 데이터를 기억하는 메모리(104)에의 액세스 형식을 궁리하여, 메모리의 기억 용량으로서 1 프레임분의 표시 데이터의 기억 용량으로 충분하도록 한 데다가, 표시 데이터를 2/15로 데이터 압축하여 메모리에 기억하고 있기 때문에, 메모리의 기억 용량을 매우 적게 할 수 있다. 그 결과, 기판 실장 면적의 소형화, 표시 전력의 저감화, 저비용화를 도모할 수 있다. 또한, 메모리(104)의 소형화를 도모할 수 있기 때문에, 도 1에 도시한 바와 같이, 이 메모리(104)를 포함하는 TCON 회로(110)를 1칩화할 수 있게 되어, 소형화, 전력 절약화, 나아가서는 고속 처리화를 더욱 도모할 수 있다. 또한, 본 실시예에서는 (n-1) 프레임째의 표시 데이터와 n 프레임째의 표시 데이터와의 편차가 사전에 정해진 값 이하인 경우에는, n 프레임째의 표시 데이터에 대한 보정을 실행하지 않기 때문에, 정지 화상 또는 거의 정지 화상의 상태에서의 색어긋남(color drift)을 억제할 수도 있다.
또, 본 실시예에서는, 레벨 변환 회로(109)를 TCON 회로(110) 내에 내장되어 있지만, 이것을 TCON 회로(110) 외부에 설치하여도 된다.
다음에, 도 11∼도 13을 이용하여, 본 발명에 따른 제2 실시예로서의 액정 표시 장치에 대해서 설명한다.
본 실시예는 메모리(104)에의 라이트 타이밍의 위상 및 리드 타이밍의 위상을 어긋나게 한 것으로, 그 밖의 구성 및 동작은 기본적으로 제1 실시예와 마찬가지이다.
제1 실시예에서는, 입력 표시 데이터가 q0, q1, q2, q3, q5, q6, …인 경우, 표시 개시 위치의 데이터인 q0을 기준으로 하여, 5 화소분의 데이터마다의 데이터 q0, q5, q10, …을 메모리(104)에 기억하였지만, 본 실시예에서는 표시 개시 위치의 데이터로부터 2 화소분 어긋나게 한 q2를 기준으로 하여, 5 화소분의 데이터마다의 데이터 q2, q7, q12, …를 메모리(104)에 기억하도록 하고 있다.
또한, 도 12에 도시한 바와 같이, 표시 개시 위치의 제0화소부터 제4화소까지의 데이터를 q2로 하고, 제5화소부터 제9화소까지의 표시 데이터를 q7로 하고, 제10화소부터 제14화소까지의 데이터를 q12로 하여, 데이터 보정 회로(508)에 공급하도록 하고 있다. 다시 말해서, 데이터 보정 회로(508)는 도 11에 도시한 흐름도와 같이, 입력 표시 데이터 d(X) 및 전 프레임 표시 데이터 q(X)를 입력으로 하고(단계 1), 이들 간의 차분 dif(X)를 연산하는 단계(단계 2a)에서, q(X)를 q(5*INT(X/5)+2)로서 취급하고 있다.
이 때문에, (n-1) 프레임째의 입력 표시 데이터의 패턴, n 프레임째의 입력 표시 데이터의 패턴이 각각, 도 13의 (a) 및 도 13의 (c)에 도시한 바와 같은 것인 경우, 메모리(104)에는 제2열째와 제7열째가 기억되고, 제0열째∼제4열째는 제2열째와 동일한 표시 데이터로서 취급되고, 제5열째∼제9열째는 제7열째와 동일한 표시 데이터로서 취급되기 때문에, 이들 메모리 데이터를 표시하면, 각각, 도 13의 (b) 및 도 13의 (d)와 같이 된다. 당연히, 본 실시예에서는 제1 실시예와 동일한 입력 표시 패턴이어도(도 10의 (a), 도 10의 (c)), 이것과 비교하는 메모리 데이터의 표시 패턴이 다르기 때문에, 구동 데이터 신호의 패턴(도 13의 (e))도, 제1 실시예와 다르게 된다.
여기서, 제1 실시예 및 제2 실시예에서의 데이터의 시간 축 방향 압축에 대하여 정리하면, 외부로부터 순차적으로 입력되는 표시 데이터를 d(0), d(1), d(2), d(3), …로 한 경우, 이들 입력 표시 데이터는 d(0·N0+m), d(1·N0+m), d(2·N0+m), …, d(k·N0+m), …로서 메모리(104)에 기억된다. 또, N0은 메모리(104)에의 기입 및 판독의 단위가 되는 상기 N(=20) 화소 상당분인 N의 자연수분의 1이고 또한 자연수 자체이며, 제1 및 제2 실시예에서는 5이다. 다시 말해서, N0을 자연수배한 것이 N이 된다. 또한, k, m은 모두 0 이상의 정수로, N0>m이고, m은 제1 실시예에 있어서 0, 제2 실시예에 있어서 2이다.
다음에, 본 발명에 따른 제3 실시예로서의 액정 표시 장치에 대하여, 도 14∼도 16을 이용하여 설명한다.
이상의 실시예는, 모두 5(전술한 N0의 값) 화소분의 입력 표시 데이터 중, 1 화소분의 표시 데이터를 대표치로서 메모리에 기억하고, 메모리 표시 데이터를 사용할 때에는, 5 화소의 표시 데이터의 모두를 메모리에 기억한 대표치와 동일한 것으로서 사용하고 있다. 이에 대하여, 본 실시예에서는, 5 화소분의 입력 표시 데이터의 평균치를 구하고, 그 평균치를 대표치로서 메모리에 기억하고, 메모리 표시 데이터를 사용할 때에는 5 화소의 입력 표시 데이터의 모두를 메모리에 기억한 대표치로서의 평균치와 동일한 것으로서 사용하는 것이다.
이 때문에, 본 실시예에서는 메모리(104)에의 표시 데이터 기입 제어를 행하는 메모리 제어 회로(103a)가 제1 실시예와 다르고, 그 외에는 기본적으로 제1 실시예와 동일하다.
이 메모리 제어 회로(103a)는 도 14에 도시한 바와 같이, 상호 직렬 접속된 4개의 시프트·평균화 회로(1401-1∼1401-4)와, 각 시프트·평균화 회로(1401-1∼1401-4)의 출력측에 접속되어 있는 래치 회로(1404)를 갖고 있다. 각 시프트· 평균화 회로(1401-1∼1401-4)는 도 15에 도시한 바와 같이, 상호 직접 접속된 5개의 래치 회로(1501-1∼1501-4)와, 각 래치 회로(1501-1∼1501-4)에서 보유된 표시 데이터의 평균치를 구하는 평균치 산출 회로(1502)를 갖고 있다. 예를 들면, 임의의 시프트·평균화 회로(1401-N)에 표시 데이터로서, d0, d1, d2, d3, d4가 입력되고, 제5 래치 회로(1501-5)가 d4를 보유하고 있는 경우, 제4 래치 회로(1501-4), 제3 래치 회로(1501-3), 제2 래치 회로(1501-2), 제1 래치 회로(1501-1)는 각각, d3, d2, d1, d0을 보유하게 된다. 평균치 산출 회로(1502)에서는, 각 래치 회로(1501-1∼1501-4)에서 보유된 표시 데이터 d0∼d4의 평균치 A0을 구하고, 이 평균치 A0을 선택 회로(208)에 공급한다. 또한, 제5 래치 회로(1501-1)는 d4에 이웃하는 시프트·평균화 회로(1401-(N+1))에 공급한다.
도 14에 도시한 바와 같이, 24 비트의 표시 데이터(102)는 메모리 제어 회로(103a)의 데이터 압축 회로(209)에서 16 비트의 표시 데이터로 변환되고나서, 제1 시프트·평균화 회로(1401-1)에 입력된다. 제1 시프트·평균화 회로(1401-1)는 상술한 바와 같이, 입력된 5 화소분의 표시 데이터의 평균치를 구하고, 이것을 선택 회로(208)에 출력함과 함께, 표시 데이터를 5 화소분 시프트시켜, 이 표시 데이터(1402-1)를 제2 시프트·평균화 회로(1402)에 전달한다. 이하, 각 시프트·평균화 회로(1401-2, 1401-3, 1401-4)도 마찬가지의 처리를 행한다.
가령, 도 16에 도시한 바와 같이, 제4 시프트·평균화 회로(1401-4)가 선택 회로(208)에 애버리지 표시 데이터(1403-4)로서 A4를 출력하고 있다면, 이 때, 제3 시프트·평균화 회로(1401-3)는 5 화소분 후의 평균 표시 데이터 A9를 보유하고 있게 되어, 선택 회로(208)에는 하나의 래치 회로(1404)를 통해 있기 때문에, 애버리지 표시 데이터(1403-3)로서 A8이 입력되게 된다. 마찬가지로, 제2 시프트·평균화 회로(1401-2)는 2개의 래치 회로(1404)를 통해, 선택 회로(208)에 애버리지 표시 데이터(1403-2)로서 A12를 출력하고, 제1 시프트·평균화 회로(1401-1)는 3개의 래치 회로(1404)를 통해, 선택 회로(208)에 애버리지 표시 데이터(1403-1)로서 A16을 출력한다.
선택 회로(208)는 제1 실시예와 마찬가지로, 4진 카운터(204)로부터의 카운트 신호가 나타내는 카운트 값에 따라서, 각 시프트·평균화 회로(1401-1∼1401-4)로부터의 애버리지 표시 데이터(1403-1∼1403-4) 중 하나를 선택한다. 선택 회로(208)는 도 16에 도시한 바와 같이, 카운트 값이 0일 때에는, 제4 시프트·평균화 회로(1401-4)로부터의 애버리지 표시 데이터(1403-4)를 선택한다. 이 선택한 애버리지 표시 데이터(1403-4)가 A4로 하면, 선택 회로(208)는, 다음에 카운트 값 1을 수신하고, 제3 시프트·평균화 회로(1401-3)로부터의 애버리지 표시 데이터(1403-3)로서 A9를 선택한다. 이하, 선택 회로(208)는 카운트 값 2, 3을 순차적으로 수신할 때마다 애버리지 표시 데이터(1403-2)로서 A14, 애버리지 표시 데이터(1403-1)로서 A19를 선택한다.
선택 회로(208)에서 선택된 애버리지 표시 데이터(1403-1∼1403-4)로서의 A4, A9, A14, A19는 제1 실시예와 마찬가지로, 라이트 표시 데이터 버퍼(210)에 일시적으로 저장되고 메모리(104)에 기억된다.
여기서, 도 17을 이용하여, 본 실시예의 입력 표시 데이터에 대한 메모리 표시 데이터 및 구동 데이터 신호에 대하여 설명한다.
(n-1) 프레임째의 입력 표시 데이터의 패턴, n 프레임째의 입력 표시 데이터의 패턴이, 각각 도 17의 (a) 및 도 17의 (c)에 도시한 바와 같은 것인 경우, 메모리(104)에는 제0열째부터 제4열째까지의 표시 데이터의 평균치와, 제5열째부터 제9열째까지의 표시 데이터의 평균치가 기억되기 때문에, 이들 메모리 표시 데이터를 표시하면, 각각 도 17의 (b) 및 도 17의 (d)와 같이 된다.
가령, 도 17의 (a) 및 도 17의 (b)에 도시한 바와 같이, A행의 제0열부터 제4열째까지 및 D행의 제5열부터 제9열째까지의 표시 데이터의 평균치를 Bc1, B행의 제1열부터 제4열째까지 및 F행의 제5열부터 제9열째까지의 표시 데이터의 평균치를 Bc3, C행 및 D행의 제0열부터 제4열째까지의 표시 데이터의 평균치를 Bb, E행 및 F행의 제0열부터 제4열째까지의 표시 데이터의 평균치를 Bc4, A행∼C행의 제5열부터 제9열째까지의 표시 데이터의 평균치를 Ba로 한다. 이 때, 평균 표시 데이터의 계조는 Ba, Bc1, Bc2, Bc3, Bc4, Bb의 순서로 명→암으로 되고 있고, (n-1) 프레임째의 표시 데이터와 n 프레임째의 표시 데이터를 비교하여 보정할 때, 이 순서로 3순 이상 떨어져 있는 표시 데이터에 관하여 보정을 행하고, 2 순서 이하밖에 떨어져 있지 않는 경우에는, 보정하지 않는 것으로 한다. 예를 들면, (n-1) 프레임째의 표시 데이터 Ba에서, n 프레임째의 표시 데이터가 Bc3, Bc4, Bb인 경우에는 보정을 행하고, (n-1) 프레임째의 표시 데이터 Ba에서, n 프레임째의 표시 데이터가 Ba, Bc1, Bc2의 경우에는 보정하지 않는 것으로 한다.
이상과 같은 가정 하에서, 도 17의 (b)에 도시한 (n-1) 프레임째의 메모리 표시 데이터와 도 17의 (c)에 도시한 n 프레임째의 입력 표시 데이터로 구동 데이터 신호를 작성하는 경우, n 프레임째의 입력 표시 데이터 중, A행의 전부, B행의 전부, C행의 제3열∼제9열, D행의 제3열 및 제4열, E행 및 F행의 제5열∼제9열은 보정하지 않고, 그대로 도 17의 (e)에 도시한 바와 같이 구동 데이터 신호가 된다. 이것에 대하여, (n-1) 프레임째의 C행 및 D행의 제0열부터 제3열의 메모리 데이터 Bb와, n 프레임째의 C행 및 D행의 제0열 내지 제3열의 입력 표시 데이터 Ba는, 상술한 명암 순서에서의 3순 이상 떨어져 있기 때문에, (n-1) 프레임째의 메모리 데이터 Bb에 기초하여, n 프레임째의 입력 표시 데이터 Ba를 보정하고, 도 17의 (e)에 도시한 바와 같이, 구동 데이터 신호 Bba를 얻는다. 이하 마찬가지로, 남은 영역에 대해서도 n 프레임째의 입력 표시 데이터 Ba, Bb, Ba를 보정하여, 구동 데이터 신호 Bc4a, Bc4b, Bc1a를 얻는다.
다음에, 본 발명에 따른 제4 실시예로서의 액정 표시 장치에 대하여, 도 18∼도 20을 이용하여 설명한다.
제1, 제2 및 제3 실시예는, 모두 5 화소분의 입력 표시 데이터 후, 1 화소분 상당의 표시 데이터를 대표치로서 메모리에 기억하고, 메모리 표시 데이터를 사용할 때에는, 5 화소의 표시 데이터의 모두를, 메모리에 기억한 1 화소분 상당의 대표치와 같은 것으로서 사용하고 있다. 이것에 대하여, 본 실시예에서는 5 화소분의 입력 표시 데이터 중, 1 화소분의 표시 데이터를 대표치로서 메모리에 기억하고, 메모리 표시 데이터를 사용할 때에는, 메모리에 기억한 1 화소분 상당의 대표치에 대하여 가중치를 부여한 것을 5 화소분의 표시 데이터로서 사용하는 것이다.
이 때문에, 본 실시예에서는 메모리(104)로부터 판독한 메모리 표시 데이터를 처리하는 데이터 변환 회로(112a)가 제1 실시예와 다르다.
이 데이터 변환 회로(112a)는, 도 18에 도시한 바와 같이, 제1 실시예에서의 데이터 변환 회로(112)(도 5)의 선택 회로(506)와 데이터 보정 회로(508) 사이에, 가중치 부여 회로(1812)와 래치 회로(1810)를 설치한 것이다. 이 때문에, 선택 회로(506)까지의 동작은 제1 실시예와 마찬가지이다.
도 19에 도시한 바와 같이, 제1 실시예와 마찬가지로, 메모리 리드 표시 데이터(116)가 q0, q5, q10, q15인 경우, 각 래치 회로(504-1∼504-4)로부터의 래치 데이터(1807-1∼1807-4)는 1 사이클에 상당하는 20 클럭분의 기간, q0, q5, q10, q15가 된다. 선택 회로(506)는 데이터 선택 신호 생성 회로(1801)로부터의 카운트 신호 A1804(0, 1, 2, 3, 0, 1, …)에 따라서 선택 표시 데이터(1809)로서 순차적으로, q0, q5, q10, q15를 각각 5 클럭분, 가중치 부여 회로(1812) 및 래치 회로(1810)에 출력한다. 이 선택 표시 데이터(1809)는 래치 회로(1810)에서 5 클럭분 위상이 지연되어, 지연 표시 데이터(1811)로서, 가중치 부여 회로(1812)에 출력된다. 가중치 부여 회로(1812)에서는 데이터 선택 신호 생성 회로로부터의 카운트 신호 B1805(0, 1, 2, 3, 4, 0, 1, …)와 선택 표시 데이터(1809)와 지연 표시 데이터(1811)로, 데이터 보정 회로(508)에 전달하는 표시 데이터(507)를 생성한다. 또, 선택 표시 데이터(1809)가 제0화소부터 제4화소까지의 표시 데이터의 대표치인 제0 화소의 표시 데이터 q0인 경우, 지연 표시 데이터(1811)는 제5화소부터 제9화소까지의 표시 데이터의 대표치인 제5 화소의 표시 데이터 q5가 된다.
가중치 부여 회로(1812)에서는, 도 20에 도시한 바와 같이, 데이터 선택 신호 생성 회로로부터의 카운트 신호 B1805(0, 1, 2, 3, 4, 0, 1, …)가 나타내는 카운트 값이 어떤 것인지를 판단하고, 카운트 값이 0인 경우에는 선택 표시 데이터(1809)로서의 q(X)를 그대로 표시 데이터 q'(X)로서 데이터 보정 회로(508)에 공급한다. 또한, 카운트 값이 1인 경우에는 선택 표시 데이터(1809)로서의 q(X)를 3/4배로 하고, 지연 표시 데이터로서의 q(X+5)를 1/4배로 하고, 이들을 가산한 것을 표시 데이터 q'(X) (=3/4×q(X)+1/4×q(X+5))로서 데이터 보정 회로(508)에 공급한다. 이하, 카운트 값이 2 및 3인 경우에는 선택 표시 데이터(1809)로서의 q(X)를 2/4배로 하고, 지연 표시 데이터로서의 q(X+5) 를 2/4배로 하고, 이들을 가산한 것을 표시 데이터 q'(X)(=1/2×q(X)+1/2×q(X+5))로서 데이터 보정 회로(508)에 공급하고, 카운트 값이 4인 경우에는 선택 표시 데이터(1809)로서의 q(X)를 1/4배로 하고, 지연 표시 데이터로서의 q(X+5)를 3/4배로 하고, 이들을 가산한 것을 표시 데이터 q'(X)(=1/4×q(X)+3/4×q(X+5))로서 데이터 보정 회로(508)에 공급한다. 가중치 부여 회로(1812)는, 예를 들면 선택 표시 데이터(1809)로서 q0이 입력되고, 지연 표시 데이터로서 q5가 입력된 경우, 카운트 값이 0일 때, 제0화소의 표시 데이터로서 q0을 출력하고, 카운트값이 1일 때, 제1 화소의 표시 데이터로서 (3/4·q0+1/4·q5)를 출력하고, 카운트 값이 2, 3일 때, 제3 화소 및 제4 화소의 표시 데이터로서 (=1/2·q 0+1/2×q5) 를 출력하고, 카운트 값이 4일 때, 제4 화소의 표시 데이터로서 (1/4·q0+3/4·q5)를 출력한다.
또, 본 실시예는 제1 실시예에서의 메모리 기억 형식일 때에, 메모리에 기억된 대표치로부터 5 화소분의 표시 데이터를 생성하고 있지만, 제2 및 제3 실시예에서의 메모리 기억 형식일 때도, 본 실시예와 마찬가지로, 메모리에 기억된 대표치로부터 5 화소분의 표시 데이터를 생성해도 된다.
또한, 이상의 모든 실시예는, 모두 액정 표시 장치를 대상으로 하는 것이지만, 본 발명은 이것에 한정되지 않고, 예를 들면 플라즈마 표시 장치나 EL(Electro Luminescence) 표시 장치 등에 적용해도 된다.
따라서, 본 발명에 따르면, n 프레임째의 표시 데이터와 (n-1) 프레임째의 표시 데이터를 비교하고, 그 비교 결과에 따라 n 프레임째를 표시하기 위한 구동 데이터 신호를 생성하고 있기 때문에, 동화상 표시에 있어서 잔상감이 없어 양호한 표시 품질을 얻을 수 있다.
또한, 본 발명에서는, (n-1) 프레임째의 N 화소분의 표시 데이터를 메모리로부터 순차적으로 판독하여, 이 (n-1) 프레임째의 N 화소분의 표시 데이터를 판독할 때마다, (n-1) 프레임째의 N 화소분의 표시 데이터를 판독한 메모리 내의 영역에, n 프레임째의 N 화소분의 표시 데이터를 순차적으로 기입하고 있기 때문에, 메모리의 기억 용량으로서 2 프레임분의 용량이 불필요하게 되어, 1 프레임분의 용량으로 충분하게 되는, 즉 메모리의 기억 용량을 적게 할 수 있다. 이 때문에, 메모리 실장 면적 및 소비 전력의 증가, 나아가서는 가격의 증대를 최소한으로 억제할 수 있다. 특히, 표시 데이터를 압축하여 메모리에 기억하는 것에서는 이 효과가 보다 증대된다. 또한, 메모리의 소형화에 의해, 메모리와 표시 데이터 변환 수단과 메모리 제어 수단을 하나의 회로 칩 내에 형성할 수 있어, 표시 제어 장치의 한층 더 소형화, 저비용화를 도모할 수 있을 뿐만아니라, 고속 처리화를 도모할 수도 있다.
도 1은 본 발명에 따른 제1 실시예로서의 액정 표시 장치의 회로 블록도.
도 2는 본 발명에 따른 제1 실시예로서의 메모리 제어 회로의 회로 블록도.
도 3은 본 발명에 따른 제1 실시예로서의 시프트 회로의 회로 블록도.
도 4는 본 발명에 따른 제1 실시예로서의 메모리 제어 회로의 각종 동작의 타이밍을 도시하는 타이밍도.
도 5는 본 발명에 따른 제1 실시예로서의 데이터 변환 회로의 회로 블록도.
도 6은 본 발명에 따른 제1 실시예로서의 데이터 보정 회로의 동작을 도시하는 흐름도.
도 7은 도 6에 도시한 보정 알고리즘의 흐름도.
도 8은 본 발명에 따른 제1 실시예로서의 데이터 보정에서의 제한치 및 계수를 도시하는 설명도.
도 9는 본 발명에 따른 제1 실시예로서의 데이터 변환 회로의 각종 동작의 타이밍을 도시하는 타이밍도.
도 10은 본 발명에 따른 제1 실시예에서의 각종 상태에서의 표시 패턴을 도시하는 설명도.
도 11은 본 발명에 따른 제2 실시예로서의 데이터 보정 회로의 동작을 도시하는 흐름도.
도 12는 본 발명에 따른 제2 실시예로서의 데이터 변환 회로의 각종 동작의 타이밍을 도시하는 타이밍도.
도 13은 본 발명에 따른 제2 실시예에서의 각종 상태에서의 표시 패턴을 도시하는 설명도.
도 14는 본 발명에 따른 제3 실시예로서의 메모리 제어 회로의 회로 블록도.
도 15는 본 발명에 따른 제3 실시예로서의 시프트 회로의 회로 블록도.
도 16은 본 발명에 따른 제3 실시예로서의 메모리 제어 회로의 각종 동작의 타이밍을 도시하는 타이밍도.
도 17은 본 발명에 따른 제3 실시예에서의 각종 상태에서의 표시 패턴을 도시하는 설명도.
도 18은 본 발명에 따른 제4 실시예로서의 데이터 변환 회로의 회로 블록도.
도 19는 본 발명에 따른 제4 실시예로서의 데이터 변환 회로의 각종 동작의 타이밍을 도시하는 타이밍도.
도 20은 본 발명에 따른 제4 실시예로서의 가중치 부여 회로 및 데이터 보정 회로의 동작을 도시하는 흐름도.
도 21은 본 발명에 따른 제1 실시예로서의 액정 패널의 배면도.
도 22는 본 발명에 따른 제1 실시예에서의 표시 데이터 보정을 행한 경우와 행하지 않은 경우에서의 휘도 변화를 도시하는 설명도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제어 회로
101 : 제어 신호
102, 102a : 표시 데이터
103 : 메모리 제어 회로
104 : 표시 데이터 메모리
105 : 메모리 제어 타이밍 신호
107 : 데이터 버스
110 : TCON 회로
111 : 전원 회로
120 : 액정 표시 패널
121, 122 : 드라이버
201 : 메모리 제어 신호 생성 회로
202 : 동기 신호
204 : 4진 카운터
205 : 카운트 신호
209 : 표시 데이터 압축 회로(깊이 방향 압축 수단)

Claims (18)

  1. 삭제
  2. 표시 데이터를 표시하는 표시부와,
    상기 표시 데이터를 저장하는 메모리와,
    상기 표시부를 구동하는 드라이버 회로와,
    외부로부터의 n(n은 자연수) 프레임째의 표시 데이터와, 상기 메모리에 일단 저장된 (n-1) 프레임째의 표시 데이터를 비교하고, 이 비교 결과에 따라 n 프레임째를 표시하기 위한 구동 데이터 신호를 작성하고, 해당 구동 데이터 신호를 상기 드라이버 회로에 출력하는 표시 데이터 변환 수단과,
    상기 (n-1) 프레임째의 N(N은 1보다 큰 자연수) 화소분의 표시 데이터를 상기 메모리로부터 판독하여, 상기 표시 데이터 변환 수단에 공급하고, 그 (n-1) 프레임째의 N 화소분의 표시 데이터의 판독에 따라서, 상기 (n-1) 프레임째의 N 화소분의 표시 데이터를 판독한 해당 메모리 내의 영역에 상기 n 프레임째의 N 화소분의 표시 데이터를 기입하는 메모리 제어 수단과,
    상기 메모리에 기입하는 상기 표시 데이터를 압축하는 데이터 압축 수단을 포함하고,
    상기 표시 데이터 변환 수단은, 상기 외부로부터의 n 프레임째의 표시 데이터와 상기 메모리에 일단 저장된 (n-1) 프레임째의 표시 데이터의 편차가 사전에 정해진 값보다 큰 경우에, 상기 편차에 따라 상기 외부로부터의 n 프레임째의 표시 데이터를 보정하고, 보정된 상기 표시 데이터를 상기 구동 데이터 신호로서 작성하고, 상기 외부로부터의 n 프레임째의 표시 데이터와 상기 메모리에 일단 저장된 (n-1) 프레임째의 표시 데이터의 편차가 사전에 정해진 값 이내인 경우에, 상기 외부로부터의 n 프레임째의 표시 데이터를 보정하지 않고, 상기 외부로부터의 n 프레임째의 표시 데이터를 상기 구동 데이터 신호로서 작성하고, 상기 사전에 정해진 값은 0이 아닌 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서,
    상기 데이터 압축 수단은, 표시 데이터의 1 화소당의 데이터량을 압축하는 깊이 방향 압축 수단을 구비하는 것을 특징으로 하는 표시 장치.
  4. 제2항에 있어서,
    상기 데이터 압축 수단은, 표시 데이터의 시간 축 방향의 데이터량을 압축하는 시간 축 방향 압축 수단과,
    상기 시간 축 방향 압축 수단에 의해 압축되어 상기 메모리에 기억되어 있던 상기 표시 데이터를 신장하는 데이터 신장 수단을 구비하는 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서,
    상기 시간 축 방향 압축 수단은, 외부로부터 순차적으로 입력되는 표시 데이터를 d(0), d(1), d(2), d(3), …이라고 하면, d(0·N0+m), d(1·N0+m), d(2·N0+m), …, d(k·N0+m), … 각각을, N0 화소분의 표시 데이터의 대표치로 하고, 그 대표치를 상기 메모리에 기억하는 표시 데이터로 하고,
    k, m은 모두 0 이상의 정수이고, N0은 상기 N 화소분의 N의 자연수분의 1이고 또한 자연수이며, N0>m인 것을 특징으로 하는 표시 장치.
  6. 제4항에 있어서,
    상기 시간 축 방향 압축 수단은, N0(N0은 상기 N 화소분의 N의 자연수분의 1이고 또한 자연수임) 화소분의 표시 데이터의 평균치를, 그 N0 화소분의 표시 데이터의 대표치로 하고, 그 대표치를 상기 메모리에 기억하는 표시 데이터로 하는 것을 특징으로 하는 표시 장치.
  7. 제5항에 있어서,
    상기 데이터 신장 수단은, 상기 시간 축 방향 압축 수단에 의해 압축되어 얻어진 상기 N0 화소분의 표시 데이터의 상기 대표치를, 그 N0 화소분의 표시 데이터를 구성하는 N0개의 각 화소의 표시 데이터로 하는 것을 특징으로 하는 표시 장치.
  8. 제6항에 있어서,
    상기 데이터 신장 수단은, 상기 시간 축 방향 압축 수단에 의해 압축되어 얻어진 상기 N0 화소분의 표시 데이터의 상기 대표치를, 그 N0 화소분의 표시 데이터를 구성하는 N0개의 각 화소의 표시 데이터로 하는 것을 특징으로 하는 표시 장치.
  9. 제5항에 있어서,
    상기 데이터 신장 수단은, 상기 시간 축 방향 압축 수단에 의해 압축되어 얻어진 상기 N0 화소분의 표시 데이터(이하, 신장 대상 표시 데이터군으로 함)의 대표치와, 외부로부터의 표시 데이터의 입력 순서에 대응하여, 상기 신장 대상 표시 데이터군의 다음의 N0 화소분의 표시 데이터의 대표치와, 상기 신장 대상 표시 데이터군을 구성하는 N0개의 각 화소의 표시 데이터마다 각 대표치에 대하여 사전에 정해진 가중 계수를 이용하여, 해당 신장 대상 표시 데이터군을 구성하는 N0개의 각 화소의 표시 데이터를 구하는 것을 특징으로 하는 표시 장치.
  10. 제6항에 있어서,
    상기 데이터 신장 수단은, 상기 시간 축 방향 압축 수단에 의해 압축되어 얻어진 상기 N0 화소분의 표시 데이터(이하, 신장 대상 표시 데이터군으로 함)의 대표치와, 외부로부터의 표시 데이터의 입력 순서에 대응하여, 상기 신장 대상 표시 데이터군의 다음의 N0 화소분의 표시 데이터의 대표치와, 상기 신장 대상 표시 데이터군을 구성하는 N0개의 각 화소의 표시 데이터마다 각 대표치에 대하여 사전에 정해진 가중 계수를 이용하여, 해당 신장 대상 표시 데이터군을 구성하는 N0개의 각 화소의 표시 데이터를 구하는 것을 특징으로 하는 표시 장치.
  11. 표시 데이터를 표시하는 표시부와,
    상기 표시 데이터를 저장하는 메모리와,
    상기 표시부를 구동하는 드라이버 회로와,
    외부로부터의 n(n은 자연수) 프레임째의 표시 데이터와, 상기 메모리에 일단 저장된 (n-1) 프레임째의 표시 데이터를 비교하고, 이 비교 결과에 따라 n 프레임째를 표시하기 위한 구동 데이터 신호를 작성하고, 해당 구동 데이터 신호를 상기 드라이버 회로에 출력하는 표시 데이터 변환 수단과,
    상기 (n-1) 프레임째의 N(N은 1보다 큰 자연수) 화소분의 표시 데이터를 상기 메모리로부터 판독하여, 상기 표시 데이터 변환 수단에 공급하고, 그 (n-1) 프레임째의 N 화소분의 표시 데이터의 판독에 따라서, 상기 (n-1) 프레임째의 N 화소분의 표시 데이터를 판독한 해당 메모리 내의 영역에 상기 n 프레임째의 N 화소분의 표시 데이터를 기입하는 메모리 제어 수단을 포함하고,
    상기 표시 데이터 변환 수단은, 외부로부터의 상기 n 프레임째의 표시 데이터를 d(X)로 하고, 상기 메모리에 일단 저장된 상기 (n-1) 프레임째의 표시 데이터 중, 해당 d(X)에 대응하는 표시 데이터를 q(X)로 하고, 그 d(X)에 대응하여 상기 구동 신호 대응의 표시 데이터를 D(X)로 하고, k(d, q)를 d(X) 및 q(X)에 의존하는 0 이상의 실수라고 하면,
    상기의 식을 이용하여, 상기 구동 데이터 신호 대응의 상기 표시 데이터 D(X)를 구하고,
    상기 표시 데이터 변환 수단은, 상기 외부로부터의 n 프레임째의 표시 데이터와 상기 메모리에 일단 저장된 (n-1) 프레임째의 표시 데이터의 편차가 사전에 정해진 값보다 큰 경우에, 상기 편차에 따라 상기 외부로부터의 n 프레임째의 표시 데이터를 보정하고, 보정된 상기 표시 데이터를 상기 구동 데이터 신호로서 작성하고, 상기 외부로부터의 n 프레임째의 표시 데이터와 상기 메모리에 일단 저장된 (n-1) 프레임째의 표시 데이터의 편차가 사전에 정해진 값 이내인 경우에, 상기 외부로부터의 n 프레임째의 표시 데이터를 보정하지 않고, 상기 외부로부터의 n 프레임째의 표시 데이터를 상기 구동 데이터 신호로서 작성하고, 상기 사전에 정해진 값은 0이 아닌 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서,
    상기 k(d, q)의 값을 바꾸는 계수 변환 수단을 포함하고 있는 것을 특징으로 하는 표시 장치.
  13. 표시 데이터를 표시하는 표시부와,
    상기 표시 데이터를 저장하는 메모리와,
    상기 표시부를 구동하는 드라이버 회로와,
    외부로부터의 n(n은 자연수) 프레임째의 표시 데이터와, 상기 메모리에 일단 저장된 (n-1) 프레임째의 표시 데이터를 비교하고, 이 비교 결과에 따라 n 프레임째를 표시하기 위한 구동 데이터 신호를 작성하고, 해당 구동 데이터 신호를 상기 드라이버 회로에 출력하는 표시 데이터 변환 수단과,
    상기 (n-1) 프레임째의 N(N은 1보다 큰 자연수) 화소분의 표시 데이터를 상기 메모리로부터 판독하여, 상기 표시 데이터 변환 수단에 공급하고, 그 (n-1) 프레임째의 N 화소분의 표시 데이터의 판독에 따라서, 상기 (n-1) 프레임째의 N 화소분의 표시 데이터를 판독한 해당 메모리 내의 영역에 상기 n 프레임째의 N 화소분의 표시 데이터를 기입하는 메모리 제어 수단을 포함하고,
    상기 표시 데이터 변환 수단은, 외부로부터의 상기 n 프레임째의 표시 데이터와, 상기 메모리에 일단 저장된 상기 (n-1) 프레임째의 표시 데이터와의 편차가 사전에 정해진 값 이내일 때, 그 (n-1) 프레임째의 표시 데이터에 기초하는 보정을 하지 않고, 상기 n 프레임째의 표시 데이터를 그대로 n 프레임째를 표시하기 위한 상기 구동 신호로 변환하는 것을 특징으로 하는 표시 장치.
  14. 삭제
  15. 삭제
  16. 표시 데이터를 저장하기 위한 메모리와,
    외부로부터의 n(n은 자연수) 프레임째의 표시 데이터와, 상기 메모리에 일단 저장된 (n-1) 프레임째의 표시 데이터를 비교하고, 이 비교 결과에 따라 n 프레임째를 표시하기 위한 구동 데이터 신호를 작성하기 위한 표시 데이터 변환 회로와,
    상기 표시 데이터 변환 회로에 의해 작성된 상기 구동 데이터 신호를 수신하는 드라이버 회로와,
    상기 드라이버 회로에 의해 구동되는 표시 패널을 포함하고,
    상기 표시 데이터 변환 회로는, 상기 외부로부터의 n 프레임째의 표시 데이터와 상기 메모리에 일단 저장된 (n-1) 프레임째의 표시 데이터의 편차가 사전에 정해진 값보다 큰 경우에, 상기 편차에 따라 상기 외부로부터의 n 프레임째의 표시 데이터를 보정하고, 보정된 상기 표시 데이터를 상기 구동 데이터 신호로서 작성하고, 상기 외부로부터의 n 프레임째의 표시 데이터와 상기 메모리에 일단 저장된 (n-1) 프레임째의 표시 데이터의 편차가 사전에 정해진 값 이내인 경우에, 상기 외부로부터의 n 프레임째의 표시 데이터를 보정하지 않고, 상기 외부로부터의 n 프레임째의 표시 데이터를 상기 구동 데이터 신호로서 작성하고,
    상기 사전에 정해진 값은 0이 아닌 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 사전에 정해진 값은, 상기 표시 데이터가 정지 화상인 경우에, 색 어긋남을 억제하는 값인 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서,
    상기 드라이버 회로는, 상기 구동 데이터 신호에 따라, 상기 표시 패널에 접속된 복수의 드라이버선에 전압을 인가하기 위한 드레인 드라이버 회로와,
    상기 표시 패널에 접속된 복수의 게이트선으로서, 복수의 드레인선과 교차하는 상기 복수의 게이트 선에 전압을 인가하기 위한 게이트 드라이버 회로를 구비하는 표시 장치.
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