JP2003164170A - 圧電アクチュエータ装置 - Google Patents

Abstract

(57)【要約】 【課題】圧電アクチュエータにおける変位量のヒステリ
シスを低減し得、システム構成を簡略化し得、かつ、高
電圧印加が不要な圧電アクチュエータ装置を提供する。 【解決手段】第１の回路１は、圧電アクチュエータ素子
１１及び第１の抵抗回路１２を含み、圧電アクチュエー
タ素子１１及び第１の抵抗回路１２が互いに並列に接続
されている。第２の回路２は、キャパシタ回路２１及び
第２の抵抗回路２２を含み、キャパシタ回路２１及び第
２の抵抗回路２２が互いに並列に接続されている。第１
の回路１及び第２の回路２は、互いに直列に接続されて
直列回路を構成し、その直列回路の両端が１対の入力端
子Ｔ１、Ｔ２に導かれている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、圧電アクチュエー
タ素子を含む圧電アクチュエータ装置に関する。

【０００２】

【従来の技術】一般に、圧電アクチュエータ素子は、電
圧を印加すると、伸縮して印加電圧にほぼ比例した変位
を生じることから、容積コントロール、スイッチまたは
インクジェット量コントロール等に利用されている。

【０００３】しかし、この種の圧電アクチュエータ素子
に電圧を直接に印加した場合、印加電圧を増大させてい
く過程と、印加電圧を減少させていく過程とで圧電アク
チュエータの変位量が大きく異なる。すなわち、圧電ア
クチュエータ素子の変位量に大きなヒステリシスが生じ
る。このため、印加電圧に対する圧電アクチュエータ素
子の変位量が確定できない。

【０００４】上述した問題点の解決手段として、例え
ば、特開平９−３２７１８１号公報、特許第２８３６３
２８号公報等は、圧電アクチュエータ素子の変位量を検
出し、この検出信号により圧電アクチュエータ素子をフ
ィードバック制御する技術を開示している。しかし、こ
の従来技術では、フィードバック制御回路が必要とな
り、システム構成が複雑化する。

【０００５】また、もう一つの解決手段として、特開昭
６３−２０４７２号公報、特開平１−２０２１７８号公
報等は、圧電アクチュエータ素子に直列にコンデンサを
接続した構成を開示している。しかし、この従来技術の
場合、圧電アクチュエータ素子に対する通常の印加電圧
よりも非常に高い電圧、例えば、数倍または数十倍の高
電圧を、圧電アクチュエータ素子とコンデンサとの直列
回路に印加しなければならない。このような高電圧印加
には特別な構成が必要となり、小型化が妨げられる。

【０００６】

【発明が解決しようとする課題】本発明の課題は、圧電
アクチュエータにおける変位量のヒステリシスを低減し
得る圧電アクチュエータ装置を提供することである。

【０００７】本発明のもう一つの課題は、システム構成
を簡略化し得る圧電アクチュエータ装置を提供すること
である。

【０００８】本発明の更にもう一つの課題は、高電圧印
加が不要な圧電アクチュエータ装置を提供することであ
る。

【０００９】

【課題を解決するための手段】上述した課題を解決する
ため、本発明に係る圧電アクチュエータ装置は、第１の
回路と、第２の回路とを含む。

【００１０】前記第１の回路は、圧電アクチュエータ素
子及び第１の抵抗回路を含み、前記圧電アクチュエータ
素子及び前記第１の抵抗回路が互いに並列に接続されて
いる。

【００１１】前記第２の回路は、キャパシタ回路及び第
２の抵抗回路を含み、前記キャパシタ回路及び前記第２
の抵抗回路が互いに並列に接続されている。

【００１２】前記第１の回路及び前記第２の回路は、互
いに直列に接続されて直列回路を構成し、その直列回路
の両端が１対の入力端子に導かれている。

【００１３】上述した本発明に係る圧電アクチュエータ
装置において、第１の回路は、互いに並列に接続された
圧電アクチュエータ素子及び第１の抵抗回路を含んでい
るから、圧電アクチュエータ素子の容量値Ｃａ及び第１
の抵抗回路の抵抗値Ｒ１に応じてインピーダンスＺ１が
生じる。

【００１４】同様に、第２の回路は、互いに並列に接続
されたキャパシタ回路及び第２の抵抗回路を含んでいる
から、キャパシタ回路の容量値Ｃ１及び第２の抵抗回路
の抵抗値Ｒ２に応じてインピーダンスＺ２が生じる。

【００１５】これら第１、第２の回路は、互いに直列に
接続されて直列回路を構成し、その直列回路の両端が１
対の入力端子に導かれている。従って、入力端子間に直
流電圧（以下入力直流電圧と称する）を印加すると、こ
の入力直流電圧が、第２の回路に対する第１の回路のイ
ンピーダンス比｜Ｚ１／Ｚ２｜に応じて第１の回路に分
圧され、第１の回路に含まれる圧電アクチュエータ素子
にも、上記入力直流電圧に応じた電圧が印加される。従
って、入力端子間の入力直流電圧を変化させることによ
り、圧電アクチュエータ素子に印加される電圧を変化さ
せ、圧電アクチュエータ素子の変位量を制御することが
できる。

【００１６】上述のように入力直流電圧を変化させる
と、圧電アクチュエータ素子に印加される電圧は定常状
態から変化し、この電圧が安定化されるまで過渡状態が
生じる。

【００１７】本発明においては、圧電アクチュエータ素
子の容量値Ｃａ、第１の抵抗回路の抵抗値Ｒ１、キャパ
シタ回路の容量値Ｃ１及び第２の抵抗回路の抵抗値Ｒ２
を、適切な値に設定すればよい。これにより、上述のイ
ンピーダンス比｜Ｚ１／Ｚ２｜が、周波数成分をほとん
ど含まない定常状態よりも周波数成分を含む過渡状態で
大きくなるように設定される。従って、圧電アクチュエ
ータ素子の変位量を制御する上で入力直流電圧を変化さ
せたとき、第１の回路には、定常状態での印加電圧より
も大きな電圧が一時的に印加され、圧電アクチュエータ
素子にも、必要電圧を越えた電圧が一時的に印加され
る。このため、圧電アクチュエータ素子の変位量におけ
るヒステリシスが低減される。

【００１８】更に、本発明によれば、フィードバック制
御回路等を設けることなしに圧電アクチュエータ素子の
変位量を制御することが可能となり、システム構成が簡
略化される。

【００１９】更に、本発明によれば、高電圧を印加せず
に圧電アクチュエータ素子の変位量を制御することが可
能となる。従って、高電圧印加のための特別な構成が不
要となり、小型化が容易となる。

【００２０】好ましくは、圧電アクチュエータ素子の容
量値Ｃａ、第１の抵抗回路の抵抗値Ｒ１、キャパシタ回
路の容量値Ｃ１及び第２の抵抗回路の抵抗値Ｒ２は、次
の条件式（１） Ｃａ・Ｒ１＜Ｃ１・Ｒ２ （１） を満たすように設定すればよい。この条件式（１）を満
たすと、上述のインピーダンス比｜Ｚ１／Ｚ２｜が、周
波数成分をほとんど含まない定常状態よりも周波数成分
を含む過渡状態で大きくなる。

【００２１】本発明の他の目的、構成及び利点について
は、実施例である添付図面を参照して、更に具体的に説
明する。図は単なる例示に過ぎない。

【００２２】

【発明の実施の形態】図１は本発明に係る圧電アクチュ
エータ装置の回路構成を示す回路図である。図１に示す
ように、本発明に係る圧電アクチュエータ装置８は、第
１の回路１と、第２の回路２とを含む。

【００２３】第１の回路１は、圧電アクチュエータ素子
１１及び第１の抵抗回路１２を含む。圧電アクチュエー
タ素子１１及び第１の抵抗回路１２は互いに並列に接続
されて並列回路を構成する。第１の抵抗回路１２の抵抗
値（合成抵抗値）をＲ１とする。また、圧電アクチュエ
ータ素子１１は単層型圧電アクチュエータ素子であって
もよいし、積層型圧電アクチュエータ素子であってもよ
い。

【００２４】第２の回路２は、キャパシタ回路２１及び
第２の抵抗回路２２を含む。キャパシタ回路２１及び第
２の抵抗回路２２は互いに並列に接続されて並列回路を
構成する。キャパシタ回路２１の容量値（合成容量値）
をＣ１とし、第２の抵抗回路２２の抵抗値（合成抵抗
値）をＲ２とする。

【００２５】第１の回路１及び第２の回路２は、互いに
直列に接続されて直列回路を構成し、その直列回路の両
端が１対の入力端子Ｔ１、Ｔ２に導かれている。図示の
回路構成は、圧電アクチュエータ素子１１及び第１の抵
抗回路１２による並列回路の一端と、キャパシタ回路２
１及び第２の抵抗回路２２による並列回路の一端とが互
いに接続されているとみることができる。更に、圧電ア
クチュエータ素子１１及び第１の抵抗回路１２による並
列回路の他端が一方の入力端子Ｔ１に接続され、キャパ
シタ回路２１及び第２の抵抗回路２２による並列回路の
他端が他方の入力端子Ｔ２に接続されている。

【００２６】これらの入力端子Ｔ１、Ｔ２の間には電源
９が接続される。電源９は、入力端子Ｔ１、Ｔ２間に入
力直流電圧Ｖｉｎを印加する。入力直流電圧Ｖｉｎの極
性は、入力端子Ｔ２に対して入力端子Ｔ１の電位を高く
する向きである。電源９としては、例えば、可変の直流
電圧源を用いる。

【００２７】図２は、図１に示した回路構成の等価回路
図である。等価回路で見ると、圧電アクチュエータ素子
１１はキャパシタＣａで表される。以下、キャパシタＣ
ａの容量値、すなわち、圧電アクチュエータ素子１１の
容量値も同じＣａで表す。

【００２８】実施例において、第１の抵抗回路１２は１
つの抵抗素子Ｒ１のみにより構成されており、同様に、
第２の抵抗回路２２も１つの抵抗素子Ｒ２のみにより構
成され、キャパシタ回路２１も１つのキャパシタＣ１の
みにより構成されている。

【００２９】このような実施例と異なり、第１の抵抗回
路または第２の抵抗回路は、複数の抵抗素子を用いて構
成してもよい。例えば、複数の抵抗素子を互いに直列ま
たは並列に接続して構成してもよい。同様に、キャパシ
タ回路も、複数のキャパシタを用いて構成してもよい。
例えば、複数のキャパシタを互いに直列または並列に接
続して構成してもよい。

【００３０】圧電アクチュエータ素子１１の容量値Ｃ
ａ、第１の抵抗回路１２の抵抗値Ｒ１、キャパシタ回路
２１の容量値Ｃ１及び第２の抵抗回路２２の抵抗値Ｒ２
は、適切な値に設定される。好ましくは、これらの容量
値Ｃａ、抵抗値Ｒ１、容量値Ｃ１及び抵抗値Ｒ２は、前
述の条件式（１） Ｃａ・Ｒ１＜Ｃ１・Ｒ２ （１） を満たすように設定される。但し、この条件式（１）の
適用にあたり、容量値Ｃａと容量値Ｃ１とで単位を揃
え、抵抗値Ｒ１と抵抗値Ｒ２とでも単位を揃えることに
する。条件式（１）を満たす具体例は、次の通りであ
る。

【００３１】＜例１＞ Ｃａ＝１６μＦ Ｒ１＝５１０ｋΩ Ｃ１＝２２０μＦ Ｒ２＝１８０ｋΩ 上記例１は、例えば、圧電アクチュエータ素子１１の容
量値Ｃａを測定し、測定された容量値Ｃａに対し条件式
（１）を満たすように、第１の抵抗回路１２の抵抗値Ｒ
１、キャパシタ回路２１の容量値Ｃ１及び第２の抵抗回
路２２の抵抗値Ｒ２を設定することにより得ることがで
きる。

【００３２】図１、図２を参照して説明したように、第
１の回路１は、互いに並列に接続された圧電アクチュエ
ータ素子１１及び第１の抵抗回路１２を含んでいるか
ら、圧電アクチュエータ素子１１の容量値Ｃａ及び第１
の抵抗回路１２の抵抗値Ｒ１に応じてインピーダンスＺ
１が生じる。具体的には、インピーダンスＺ１は、容量
値Ｃａ及び抵抗値Ｒ１から次の式（２）で与えられる。 但し、上記式（２）において、ωは角周波数である。周
波数をｆとしたとき、角周波数ωは２π・ｆで与えられ
る。

【００３３】更に、インピーダンスＺ１の大きさ｜Ｚ１
｜は、上述の式（２）から次の式（３）で与えられる。

【００３４】上述した第１の回路１と同様に、第２の回
路２は、互いに並列に接続されたキャパシタ回路２１及
び第２の抵抗回路２２を含んでいるから、キャパシタ回
路２１の容量値Ｃ１及び第２の抵抗回路２２の抵抗値Ｒ
２に応じてインピーダンスＺ２が生じる。具体的には、
インピーダンスＺ２は、容量値Ｃ１及び抵抗値Ｒ２から
次の式（４）で与えられる。

【００３５】更に、インピーダンスＺ２の大きさ｜Ｚ２
｜は、上述の式（４）から次の式（５）で与えられる。

【００３６】これら第１、第２の回路１、２は、互いに
直列に接続されて直列回路を構成し、その直列回路の両
端が１対の入力端子Ｔ１、Ｔ２に導かれている。従っ
て、電源９により入力端子Ｔ１、Ｔ２間に入力直流電圧
Ｖｉｎを印加すると、この入力直流電圧Ｖｉｎが、第２
の回路２に対する第１の回路１のインピーダンス比｜Ｚ
１／Ｚ２｜に応じて第１の回路１に分圧される。具体的
には、比｜Ｚ１／Ｚ２｜は、前述の式（３）、（５）か
ら次の式（６）で与えられる。

【００３７】このように入力直流電圧Ｖｉｎが第１の回
路１に分圧されるから、第１の回路１に含まれる圧電ア
クチュエータ素子１１にも、入力直流電圧Ｖｉｎに応じ
た電圧Ｖ１が印加される。従って、入力端子Ｔ１、Ｔ２
間の入力直流電圧Ｖｉｎを変化させることにより、圧電
アクチュエータ素子１１に印加される電圧Ｖ１を変化さ
せ、圧電アクチュエータ素子１１の変位量を制御するこ
とができる。図示実施例では、第１の回路１と圧電アク
チュエータ素子１１とに同じ電圧Ｖ１が印加される。

【００３８】上述のように入力端子Ｔ１、Ｔ２間の入力
直流電圧Ｖｉｎを変化させると、圧電アクチュエータ素
子１１に印加される電圧Ｖ１は定常状態から変化し、こ
の電圧Ｖ１が安定化されるまで過渡状態が生じる。

【００３９】本発明においては、第１の回路１に含まれ
る圧電アクチュエータ素子１１の容量値Ｃａ及び第１の
抵抗回路１２の抵抗値Ｒ１、並びに、第２の回路２に含
まれるキャパシタ回路２１の容量値Ｃ１及び第２の抵抗
回路２２の抵抗値Ｒ２を、適切な値に設定すればよい。
例えば、前述の条件式（１） Ｃａ・Ｒ１＜Ｃ１・Ｒ２ （１） を満たすように設定すればよい。

【００４０】これにより、上述のインピーダンス比｜Ｚ
１／Ｚ２｜が、周波数成分をほとんど含まない定常状態
よりも周波数成分を含む過渡状態で大きくなるように設
定される。例えば、条件式（１）を満たす上述の例１の
場合、前述の式（６）に例１の各数値を代入すると、イ
ンピーダンス比｜Ｚ１／Ｚ２｜は、周波数成分をほとん
ど含まない定常状態（周波数ｆ＝０Ｈｚ）での値αが約
３となり、周波数成分を含む過渡状態（周波数ｆ≧１Ｈ
ｚ）での値βが約１３となる。従って、インピーダンス
比｜Ｚ１／Ｚ２｜は、定常状態での値αに比較して、過
渡状態での値βが４倍以上大きくなる。

【００４１】従って、圧電アクチュエータ素子１１の変
位量を制御する上で入力直流電圧Ｖｉｎを変化させたと
き、第１の回路１には、定常状態での印加電圧よりも大
きな電圧が一時的に印加され、圧電アクチュエータ素子
１１にも、必要電圧を越えた電圧が一時的に印加され
る。これにより、圧電アクチュエータ素子１１の変位量
におけるヒステリシスが低減される。

【００４２】図３は、入力直流電圧と圧電アクチュエー
タ素子の変位量との関係を示す実験データである。この
実験データは上述の例１による実験データであり、横軸
は圧電アクチュエータ素子１１の変位量［μｍ］を示
し、縦軸は入力端子Ｔ１、Ｔ２間の入力直流電圧Ｖｉｎ
［Ｖ］を示している。図３において、実線で示された特
性Ｕ１は、入力直流電圧Ｖｉｎを０Ｖから６０Ｖに増大
させた過程（電圧増大過程）での特性であり、破線で示
された特性Ｕ２は、入力直流電圧Ｖｉｎを６０Ｖから０
Ｖに減少させた過程（電圧減少過程）での特性である。
図３を参照すると、電圧増大過程での特性Ｕ１と、電圧
減少過程での特性Ｕ２との差はごく僅かとなり、入力直
流電圧Ｖｉｎに対する変位量のヒステリシスはごく小さ
くなっている。

【００４３】更に、本発明によれば、フィードバック制
御回路等を設けることなしに圧電アクチュエータ素子１
１の変位量を制御することが可能となり、システム構成
が簡略化される。

【００４４】更に、本発明によれば、高電圧を印加せず
に圧電アクチュエータ素子１１の変位量を制御すること
が可能となる。従って、高電圧印加のための特別な構成
が不要となり、小型化が容易となる。

【００４５】好ましくは、第１、第２の回路１、２のイ
ンピーダンスＺ１、Ｚ２は、それらの大きさ｜Ｚ１｜、
｜Ｚ２｜が次の条件式（７） ｜Ｚ１｜＞｜Ｚ２｜ （７） を満たすように設定される。例えば、先の例１の場合、
前述したように、インピーダンス比｜Ｚ１／Ｚ２｜は、
周波数成分をほとんど含まない定常状態（周波数ｆ＝０
Ｈｚ）での値αが約３となり、周波数成分を含む過渡状
態（周波数ｆ≧１Ｈｚ）での値βが約１３となるから、
上記条件式（７）を満たす。

【００４６】条件式（７）を満たすように第１、第２の
回路１、２のインピーダンスＺ１、Ｚ２を設定すると、
第１の回路１の圧電アクチュエータ素子１１に、充分な
電圧Ｖ１が印加される。これにより、圧電アクチュエー
タ素子１１の変位量を充分に制御できる。

【００４７】更に、図１を参照すると、圧電アクチュエ
ータ素子１１は、一方の電極１１１が１つの入力端子Ｔ
１に導かれ、他方の電極１１２が第２の回路２を介して
もう１つの入力端子Ｔ２に導かれている。前述のよう
に、これらの入力端子Ｔ１、Ｔ２の間には入力直流電圧
Ｖｉｎが印加され、入力直流電圧Ｖｉｎの極性は、入力
端子Ｔ２に対して入力端子Ｔ１の電位を高くする向きで
ある。従って、圧電アクチュエータ素子１１に印加され
る電圧Ｖ１の極性は、電極１１２に対して電極１１１の
電位を高くする向きとなる。

【００４８】図４は本発明に係る圧電アクチュエータ装
置の別の実施例における回路構成を示す回路図である。
図示において、図１、図２に図示した構成部分と同一の
構成部分には同一の参照符号を付し、説明を省略する。

【００４９】この実施例の特徴は、整流回路４を備えて
いることである。整流回路４は、圧電アクチュエータ素
子１１に並列に接続されている。具体的には、圧電アク
チュエータ素子１１の一方の電極１１１に整流回路４の
一端を接続して１つの接続点Ｐ１を構成しており、更
に、アクチュエータ素子１１の他方の電極１１２に整流
回路４の他端を接続してもう１つの接続点Ｐ２を構成し
ている。これらの接続点Ｐ１、Ｐ２で見ると、圧電アク
チュエータ素子１１に印加される電圧Ｖ１の極性は、接
続点Ｐ２に対して接続点Ｐ１の電位を高くする向きとみ
ることができる。

【００５０】更に、整流回路４は、圧電アクチュエータ
素子１１に印加されるべき電圧Ｖ１の極性とは逆方向に
方向付けられている。詳しくは、整流回路４は、接続点
Ｐ２から整流回路４を経由して接続点Ｐ１に電流を流す
方向に方向付けられている。

【００５１】図示実施例では、整流回路４は１つの整流
素子４１のみにより構成されており、整流素子４１は、
圧電アクチュエータ素子１１に印加されるべき電圧Ｖ１
の極性とは逆方向に方向付けられている。整流素子４１
は、例えばダイオードである。図示実施例と異なり、整
流回路は、複数の整流素子を用いて構成してもよい。例
えば、複数の整流素子を互いに直列または並列に接続し
て構成してもよい。

【００５２】ところで、圧電アクチュエータ素子に大き
な逆電圧が印加されると、分極の消滅や特性劣化等を生
じる恐れがある。特に、積層型の圧電アクチュエータ素
子の場合、一枚あたりの素子厚みが薄いので、分極消滅
や特性劣化等の恐れは大きい。

【００５３】この実施例では、整流回路４が圧電アクチ
ュエータ素子１１に並列に接続され、圧電アクチュエー
タ素子１１に印加されるべき電圧Ｖ１の極性とは逆方向
に方向付けられている。この整流回路４により、圧電ア
クチュエータ素子１１は、大きな逆電圧が印加されない
ように保護される。従って、圧電アクチュエータ素子１
１の分極消滅や特性劣化等が防止される。

【００５４】

【発明の効果】以上述べたように、本発明によれば、次
のような効果が得られる。 （ａ）圧電アクチュエータにおける変位量のヒステリシ
スを低減し得る圧電アクチュエータ装置を提供すること
ができる。 （ｂ）システム構成を簡略化し得る圧電アクチュエータ
装置を提供することができる。 （ｃ）高電圧印加が不要な圧電アクチュエータ装置を提
供することができる。

【図面の簡単な説明】

【図１】本発明に係る圧電アクチュエータ装置の回路構
成を示す回路図である。

【図２】図１に示した回路構成の等価回路図である。

【図３】入力直流電圧と圧電アクチュエータ素子の変位
量との関係を示す実験データである。

【図４】本発明に係る圧電アクチュエータ装置の別の実
施例における回路構成を示す回路図である。

【符号の説明】

８ 本発明に係る圧電アクチュエータ装置 １ 第１の回路 １１ 圧電アクチュエータ素子 １２ 第１の抵抗回路 ２ 第２の回路 ２１ キャパシタ回路 ２２ 第２の抵抗回路 Ｔ１、Ｔ２ 入力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の回路と、第２の回路とを含む圧電
   アクチュエータ装置であって、 前記第１の回路は、圧電アクチュエータ素子及び第１の
   抵抗回路を含み、前記圧電アクチュエータ素子及び前記
   第１の抵抗回路が互いに並列に接続されており、 前記第２の回路は、キャパシタ回路及び第２の抵抗回路
   を含み、前記キャパシタ回路及び前記第２の抵抗回路が
   互いに並列に接続されており、 前記第１の回路及び前記第２の回路は、互いに直列に接
   続されて直列回路を構成し、その直列回路の両端が１対
   の入力端子に導かれている圧電アクチュエータ装置。
2. 【請求項２】 請求項１に記載された圧電アクチュエー
   タ装置であって、 前記圧電アクチュエータ素子の容量値をＣａ、前記第１
   の抵抗回路の抵抗値をＲ１、前記キャパシタ回路の容量
   値をＣ１、前記第２の抵抗回路の抵抗値をＲ２としたと
   き、次の条件式 Ｃａ・Ｒ１＜Ｃ１・Ｒ２ を満たす圧電アクチュエータ装置。
3. 【請求項３】 請求項１または２の何れかに記載された
   圧電アクチュエータ装置であって、更に、整流回路を含
   み、 前記整流回路は、前記圧電アクチュエータ素子に並列に
   接続され、前記圧電アクチュエータ素子に印加されるべ
   き電圧の極性とは逆方向に方向付けられている圧電アク
   チュエータ装置。