JP2003158267A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 炭化珪素を用いた半導体装置の電極取り出し
部においてｐ型領域のコンタクト抵抗を低減する。 【解決手段】 炭化珪素よりなる第１導電型の半導体基
板１と、半導体基板１の主表面上に形成された炭化珪素
エピタキシャル層２と、炭化珪素エピタキシャル層２の
表層部の所定領域に形成され、所定深さを有する第２導
電型のベース領域３と、ベース領域の表層部の所定領域
に形成され、ベース領域の深さよりも浅い第１導電型の
ソース領域４と、ベース領域あるいはソース領域のうち
ｐ型半導体からなる領域の表面上に選択エピタキシャル
成長により形成されたｐ型半導体からなる選択エピ層７
と、選択エピ層と、ベース領域あるいはソース領域のう
ちｎ型半導体からなる領域との双方に接触するように形
成された取り出し電極８とを設ける。選択エピ層は３Ｃ
の炭化珪素から構成する。
部においてｐ型領域のコンタクト抵抗を低減する。 【解決手段】 炭化珪素よりなる第１導電型の半導体基
板１と、半導体基板１の主表面上に形成された炭化珪素
エピタキシャル層２と、炭化珪素エピタキシャル層２の
表層部の所定領域に形成され、所定深さを有する第２導
電型のベース領域３と、ベース領域の表層部の所定領域
に形成され、ベース領域の深さよりも浅い第１導電型の
ソース領域４と、ベース領域あるいはソース領域のうち
ｐ型半導体からなる領域の表面上に選択エピタキシャル
成長により形成されたｐ型半導体からなる選択エピ層７
と、選択エピ層と、ベース領域あるいはソース領域のう
ちｎ型半導体からなる領域との双方に接触するように形
成された取り出し電極８とを設ける。選択エピ層は３Ｃ
の炭化珪素から構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素（Ｓｉ
Ｃ）を用いた半導体装置の電極取り出し部におけるコン
タクト抵抗を低減した半導体装置及びその製造方法に関
する。
Ｃ）を用いた半導体装置の電極取り出し部におけるコン
タクト抵抗を低減した半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】炭化珪素はバンドギャップが大きいた
め、ｐ型の低抵抗コンタクトを作ることが難しい。この
ためＳｉＣのＭＯＳＦＥＴで、１種類の電極材でソース
領域とベース領域のコンタクトを形成した場合には、ｐ
型領域にオーミックコンタクトを形成することが困難で
ある。このため従来では、２種類の電極材を用い、ソー
ス領域およびベース領域それぞれに対して別々に電極を
形成していた。
め、ｐ型の低抵抗コンタクトを作ることが難しい。この
ためＳｉＣのＭＯＳＦＥＴで、１種類の電極材でソース
領域とベース領域のコンタクトを形成した場合には、ｐ
型領域にオーミックコンタクトを形成することが困難で
ある。このため従来では、２種類の電極材を用い、ソー
ス領域およびベース領域それぞれに対して別々に電極を
形成していた。
【０００３】
【発明が解決しようとする課題】ところが、２種類の電
極材を用いた場合には、セルの微細化が困難となる。電
極を１メタル化するためには、ｐ型領域に対する低抵抗
化が必要である。また、ｎ型領域とｐ型領域を別々の電
極材料を用いる場合であっても、ｐ型領域のコンタクト
抵抗率を低減することが重要である。
極材を用いた場合には、セルの微細化が困難となる。電
極を１メタル化するためには、ｐ型領域に対する低抵抗
化が必要である。また、ｎ型領域とｐ型領域を別々の電
極材料を用いる場合であっても、ｐ型領域のコンタクト
抵抗率を低減することが重要である。
【０００４】本発明は、上記点に鑑み、炭化珪素を用い
た半導体装置の電極取り出し部においてｐ型領域のコン
タクト抵抗を低減することを目的とする。
た半導体装置の電極取り出し部においてｐ型領域のコン
タクト抵抗を低減することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、炭化珪素からなり、ｐ
型半導体領域（３、２２）が形成された半導体基板
（１、２０）と、ｐ型半導体領域の表面上に選択エピタ
キシャル成長により形成されたｐ型半導体からなる選択
エピ層（７、２３）と、少なくとも選択エピ層に接触す
るように形成された取り出し電極（８、２４）とを備え
ていることを特徴としている。
め、請求項１に記載の発明では、炭化珪素からなり、ｐ
型半導体領域（３、２２）が形成された半導体基板
（１、２０）と、ｐ型半導体領域の表面上に選択エピタ
キシャル成長により形成されたｐ型半導体からなる選択
エピ層（７、２３）と、少なくとも選択エピ層に接触す
るように形成された取り出し電極（８、２４）とを備え
ていることを特徴としている。
【０００６】このようにｐ型半導体領域上にｐ型選択エ
ピ層を選択エピタキシャル成長させることで、良好な結
晶を得ることができると共に高濃度層を形成できる。こ
れにより、電極とｐ型領域との障壁を薄くすることがで
き、コンタクト抵抗を低減できる。
ピ層を選択エピタキシャル成長させることで、良好な結
晶を得ることができると共に高濃度層を形成できる。こ
れにより、電極とｐ型領域との障壁を薄くすることがで
き、コンタクト抵抗を低減できる。
【０００７】さらに、請求項３に記載の発明のように、
選択エピ層として低温成長できる３Ｃの炭化珪素を用い
ることで、ドーパントの取り込み量が増大するため、不
純物濃度をより高濃度化することが可能となる。これに
より、さらにコンタクト抵抗を低減できる。また、３Ｃ
の炭化珪素はバンドギャップが小さいので、電極とｐ型
領域との障壁を小さくすることができ、コンタクト抵抗
を低減できる。
選択エピ層として低温成長できる３Ｃの炭化珪素を用い
ることで、ドーパントの取り込み量が増大するため、不
純物濃度をより高濃度化することが可能となる。これに
より、さらにコンタクト抵抗を低減できる。また、３Ｃ
の炭化珪素はバンドギャップが小さいので、電極とｐ型
領域との障壁を小さくすることができ、コンタクト抵抗
を低減できる。
【０００８】本発明の炭化珪素半導体装置として、ｐｎ
ダイオードや、請求項２に記載の発明のような、炭化珪
素よりなる第１導電型の半導体基板（１）と、半導体基
板の主表面上に形成された第１導電型の炭化珪素エピタ
キシャル層（２）と、炭化珪素エピタキシャル層の表層
部の所定領域に形成され、所定深さを有する第２導電型
のベース領域（３）と、ベース領域の表層部の所定領域
に形成され、該ベース領域の深さよりも浅い第１導電型
のソース領域（４）と、ベース領域あるいはソース領域
のうちｐ型半導体からなる領域の表面上に選択エピタキ
シャル成長により形成されたｐ型半導体からなる選択エ
ピ層（７）と、選択エピ層と、ベース領域あるいはソー
ス領域のうちｎ型半導体からなる領域との双方に接触す
るように形成された取り出し電極（８）とを備えている
ＭＯＳＦＥＴに適用することができる。
ダイオードや、請求項２に記載の発明のような、炭化珪
素よりなる第１導電型の半導体基板（１）と、半導体基
板の主表面上に形成された第１導電型の炭化珪素エピタ
キシャル層（２）と、炭化珪素エピタキシャル層の表層
部の所定領域に形成され、所定深さを有する第２導電型
のベース領域（３）と、ベース領域の表層部の所定領域
に形成され、該ベース領域の深さよりも浅い第１導電型
のソース領域（４）と、ベース領域あるいはソース領域
のうちｐ型半導体からなる領域の表面上に選択エピタキ
シャル成長により形成されたｐ型半導体からなる選択エ
ピ層（７）と、選択エピ層と、ベース領域あるいはソー
ス領域のうちｎ型半導体からなる領域との双方に接触す
るように形成された取り出し電極（８）とを備えている
ＭＯＳＦＥＴに適用することができる。
【０００９】また、請求項４に記載の発明では、炭化珪
素よりなる第１導電型の半導体基板（１）を用意する工
程と、半導体基板の主表面上に、半導体基板よりも低い
ドーパント濃度を有する第１導電型の炭化珪素エピタキ
シャル層（２）をエピタキシャル成長させる工程と、炭
化珪素エピタキシャル層の表層部の所定領域に、第２導
電型のベース領域（３）を形成する工程と、ベース領域
の表層部の所定領域に、該ベース領域の深さよりも浅い
第１導電型のソース領域（４）を形成する工程と、ベー
ス領域あるいはソース領域のうちｐ型半導体からなるｐ
型領域の表面上に、ｐ型の選択エピ層（７）を選択エピ
タキシャル成長により形成する工程と、選択エピ層と、
ベース領域あるいはソース領域のうちｎ型半導体からな
るｎ型領域との双方に接触するように取り出し電極
（８）を形成する工程とを備えていることを特徴として
いる。これにより、請求項３に記載の炭化珪素半導体装
置を製造することができる。
素よりなる第１導電型の半導体基板（１）を用意する工
程と、半導体基板の主表面上に、半導体基板よりも低い
ドーパント濃度を有する第１導電型の炭化珪素エピタキ
シャル層（２）をエピタキシャル成長させる工程と、炭
化珪素エピタキシャル層の表層部の所定領域に、第２導
電型のベース領域（３）を形成する工程と、ベース領域
の表層部の所定領域に、該ベース領域の深さよりも浅い
第１導電型のソース領域（４）を形成する工程と、ベー
ス領域あるいはソース領域のうちｐ型半導体からなるｐ
型領域の表面上に、ｐ型の選択エピ層（７）を選択エピ
タキシャル成長により形成する工程と、選択エピ層と、
ベース領域あるいはソース領域のうちｎ型半導体からな
るｎ型領域との双方に接触するように取り出し電極
（８）を形成する工程とを備えていることを特徴として
いる。これにより、請求項３に記載の炭化珪素半導体装
置を製造することができる。
【００１０】また、請求項５に記載の発明では、ベース
領域はｐ型半導体から構成されており、ベース領域の表
層部の所定領域に、該ベース領域の深さより浅いととも
にベース領域より不純物濃度の高い高濃度ｐ型層（６）
をイオン注入により形成する工程をさらに備え、選択エ
ピタキシャル成長により選択エピ層を形成する工程で
は、高濃度ｐ型層の表面上に選択エピ層を形成すること
を特徴としている。これにより、ベース領域と結晶多形
の異なる選択エピ層を形成した場合においても、選択エ
ピ層とベース層との界面の障壁を低減できるため、シー
ト抵抗が増加しない。
領域はｐ型半導体から構成されており、ベース領域の表
層部の所定領域に、該ベース領域の深さより浅いととも
にベース領域より不純物濃度の高い高濃度ｐ型層（６）
をイオン注入により形成する工程をさらに備え、選択エ
ピタキシャル成長により選択エピ層を形成する工程で
は、高濃度ｐ型層の表面上に選択エピ層を形成すること
を特徴としている。これにより、ベース領域と結晶多形
の異なる選択エピ層を形成した場合においても、選択エ
ピ層とベース層との界面の障壁を低減できるため、シー
ト抵抗が増加しない。
【００１１】また、請求項６に記載の発明では、選択エ
ピタキシャル成長により選択エピ層を形成する工程で
は、高濃度ｐ型層をイオン注入により形成する工程にお
けるイオン注入に用いたマスクを用いて、選択エピタキ
シャル成長を行うことを特徴としている。これにより、
選択エピタキシャル成長のためにマスク材を用意する必
要がなくなり、製造工程を簡略化することができる。
ピタキシャル成長により選択エピ層を形成する工程で
は、高濃度ｐ型層をイオン注入により形成する工程にお
けるイオン注入に用いたマスクを用いて、選択エピタキ
シャル成長を行うことを特徴としている。これにより、
選択エピタキシャル成長のためにマスク材を用意する必
要がなくなり、製造工程を簡略化することができる。
【００１２】また、請求項７に記載の発明では、選択エ
ピタキシャル成長により選択エピ層を形成する工程で
は、レジストを炭化して形成したレジスト炭化層（１０
２）をマスクとして用いて選択エピタキシャル成長を行
うことを特徴としている。これにより、選択エピタキシ
ャル成長をより高温で行うことができる。
ピタキシャル成長により選択エピ層を形成する工程で
は、レジストを炭化して形成したレジスト炭化層（１０
２）をマスクとして用いて選択エピタキシャル成長を行
うことを特徴としている。これにより、選択エピタキシ
ャル成長をより高温で行うことができる。
【００１３】また、請求項８に記載の発明では、選択エ
ピ層を選択エピタキシャル成長により形成する工程で
は、表面側に位置している炭化珪素層の表層部からＳｉ
を昇華させて形成したＳｉＣ炭化層（１０４）をマスク
として用いて選択エピタキシャル成長を行うことを特徴
としている。これにより、レジストをマスクとして用い
た場合に比較して、エピタキシャル成長装置の汚染を防
止できる。
ピ層を選択エピタキシャル成長により形成する工程で
は、表面側に位置している炭化珪素層の表層部からＳｉ
を昇華させて形成したＳｉＣ炭化層（１０４）をマスク
として用いて選択エピタキシャル成長を行うことを特徴
としている。これにより、レジストをマスクとして用い
た場合に比較して、エピタキシャル成長装置の汚染を防
止できる。
【００１４】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１５】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態における炭化珪素半導体装置として、蓄
積型チャネルを利用したプレーナ型の縦型パワーＭＯＳ
ＦＥＴの断面構成を示す。以下、図１に基づいて縦型パ
ワーＭＯＳＦＥＴの構成の説明を行う。
の第１実施形態における炭化珪素半導体装置として、蓄
積型チャネルを利用したプレーナ型の縦型パワーＭＯＳ
ＦＥＴの断面構成を示す。以下、図１に基づいて縦型パ
ワーＭＯＳＦＥＴの構成の説明を行う。
【００１６】４Ｈ−ＳｉＣからなるｎ+型半導体基板
（以下、ｎ+型基板という）１の主表面上１ａには、基
板１よりも低いドーパント濃度を有し、基板１と同じ結
晶構造の炭化珪素エピタキシャル層であるｎ-型エピ層
２が積層されている。ｎ-型エピ層２は、ｎ+型基板１よ
り高抵抗となっている。
（以下、ｎ+型基板という）１の主表面上１ａには、基
板１よりも低いドーパント濃度を有し、基板１と同じ結
晶構造の炭化珪素エピタキシャル層であるｎ-型エピ層
２が積層されている。ｎ-型エピ層２は、ｎ+型基板１よ
り高抵抗となっている。
【００１７】ｎ-型エピ層２の表層部における所定領域
には、所定深さを有する複数のｐ型ベース領域３が離間
して形成されている。また、各ｐ型ベース領域３の表層
部の所定領域には、ｐ型ベース領域３よりも浅いｎ+型
ソース領域４が形成されている。
には、所定深さを有する複数のｐ型ベース領域３が離間
して形成されている。また、各ｐ型ベース領域３の表層
部の所定領域には、ｐ型ベース領域３よりも浅いｎ+型
ソース領域４が形成されている。
【００１８】そして、ｎ+型ソース領域４の間における
ｎ-型エピ層２およびｐ型ベース領域３の表面部にはｎ-
型ＳｉＣ層５が延設されている。つまり、ｐ型ベース領
域３の表面部においてｎ+型ソース領域４とｎ-型エピ層
２とを繋ぐようにｎ-型ＳｉＣ層５が配置されている。
このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成
されたものであり、ｎ-型エピ層２と同じ結晶構造のＳ
ｉＣで構成されている。なお、このｎ-型ＳｉＣ層５
は、デバイスの動作時にデバイス表面においてチャネル
形成層として機能する。以下、ｎ-型ＳｉＣ層５を表面
チャネル層という。
ｎ-型エピ層２およびｐ型ベース領域３の表面部にはｎ-
型ＳｉＣ層５が延設されている。つまり、ｐ型ベース領
域３の表面部においてｎ+型ソース領域４とｎ-型エピ層
２とを繋ぐようにｎ-型ＳｉＣ層５が配置されている。
このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成
されたものであり、ｎ-型エピ層２と同じ結晶構造のＳ
ｉＣで構成されている。なお、このｎ-型ＳｉＣ層５
は、デバイスの動作時にデバイス表面においてチャネル
形成層として機能する。以下、ｎ-型ＳｉＣ層５を表面
チャネル層という。
【００１９】ｐ型ベース領域３の表面部には、ｐ型ベー
ス領域３より高いドーパント濃度を有するｐ+コンタク
ト領域６が形成されている。ｐ+コンタクト領域６の上
面には、ｐ++型選択エピ層７が選択エピタキシャル成長
により形成されている。ｎ+型ソース領域４およびｐ++
型選択エピ層７の上面には、ｎ+型ソース領域４および
ｐ+型コンタクト領域６と電気的に接続された取り出し
電極としてのソース電極８が形成されている。
ス領域３より高いドーパント濃度を有するｐ+コンタク
ト領域６が形成されている。ｐ+コンタクト領域６の上
面には、ｐ++型選択エピ層７が選択エピタキシャル成長
により形成されている。ｎ+型ソース領域４およびｐ++
型選択エピ層７の上面には、ｎ+型ソース領域４および
ｐ+型コンタクト領域６と電気的に接続された取り出し
電極としてのソース電極８が形成されている。
【００２０】表面チャネル層５の上面およびｎ+型ソー
ス領域４の上面にはゲート酸化膜（ゲート絶縁膜）９が
形成され、このゲート酸化膜９の上にゲート電極１０が
形成されている。ゲート電極１０は、ＬＴＯ（Low Temp
erature Oxide）等で構成された層間絶縁膜１１で覆わ
れている。
ス領域４の上面にはゲート酸化膜（ゲート絶縁膜）９が
形成され、このゲート酸化膜９の上にゲート電極１０が
形成されている。ゲート電極１０は、ＬＴＯ（Low Temp
erature Oxide）等で構成された層間絶縁膜１１で覆わ
れている。
【００２１】そして、ｎ+型基板１の裏面１ｂ側にドレ
イン電極１２が形成され、縦型パワーＭＯＳＦＥＴが構
成されている。
イン電極１２が形成され、縦型パワーＭＯＳＦＥＴが構
成されている。
【００２２】続いて、図１に示す縦型パワーＭＯＳＦＥ
Ｔの製造方法について、図２に示す製造工程図を用いて
説明する。 〔図２（ａ）に示す工程〕まず、主表面１ａおよび裏面
１ｂを有する４Ｈ−ＳｉＣからなるｎ+型基板１を用意
して、このｎ+型基板１の主表面１ａ側にｎ+型基板１と
同じ結晶構造のＳｉＣからなるｎ-型エピ層２をエピタ
キシャル成長させる。そして、ｎ-型エピ層２の表面の
所定領域にＬＴＯ膜１００を配置し、このＬＴＯ膜１０
０をマスクとしてＢ（ボロンイオン）をドーズ量１×１
０19ｃｍ-2、Ｃ（炭素イオン）をドーズ量１×１０20ｃ
ｍ-2でイオン注入する。これにより、ｎ-型エピ層２の
表層部にｐ型ベース領域３を形成する。 〔図２（ｂ）に示す工程〕次に、ＬＴＯ膜１００をフッ
酸（ＨＦ）を用いて除去し、１６００℃で３０分間アル
ゴン雰囲気にて活性化処理を行う。そして、犠牲酸化処
理を１０８０℃で２４０分間行った後、ｎ-型エピ層２
およびｐ型ベース領域３の表面に、ｎ-エピ層２と同じ
結晶構造のＳｉＣからなるｎ-型の表面チャネル層５を
エピタキシャル成長させる。 〔図２（ｃ）に示す工程〕次に、表面チャネル層５の表
面の所定領域にＬＴＯ膜１０１を配置し、このＬＴＯ膜
１０１をマスクとしてアルミニウムイオンをドーズ量１
×１０19ｃｍ-2でイオン注入する。これにより、表面チ
ャネル層５およびｐ型ベース領域３表層部の所定領域に
ｐ+型コンタクト領域６を形成する。 〔図２（ｄ）に示す工程〕次に、ＬＴＯ膜１０１をフッ
酸（ＨＦ）を用いて除去し、表面チャネル層５およびｐ
+コンタクト領域６の表面にレジスト１０２を成膜した
後、レジスト１０２を露光して所定領域を開口させる。
そして、アルゴン雰囲気にて１０００℃で熱処理を行い
レジスト１０２を炭化させる。このレジスト炭化層１０
２をマスクとして用い、ｐ+コンタクト領域６の表面に
ｐ++型選択エピ層７を選択エピタキシャル成長させる。
ｐ++型選択エピ層７は０．３μｍの厚みで形成する。ド
ーパントとしてアルミニウムイオンを１×１０20ｃｍ-3
で供給する。
Ｔの製造方法について、図２に示す製造工程図を用いて
説明する。 〔図２（ａ）に示す工程〕まず、主表面１ａおよび裏面
１ｂを有する４Ｈ−ＳｉＣからなるｎ+型基板１を用意
して、このｎ+型基板１の主表面１ａ側にｎ+型基板１と
同じ結晶構造のＳｉＣからなるｎ-型エピ層２をエピタ
キシャル成長させる。そして、ｎ-型エピ層２の表面の
所定領域にＬＴＯ膜１００を配置し、このＬＴＯ膜１０
０をマスクとしてＢ（ボロンイオン）をドーズ量１×１
０19ｃｍ-2、Ｃ（炭素イオン）をドーズ量１×１０20ｃ
ｍ-2でイオン注入する。これにより、ｎ-型エピ層２の
表層部にｐ型ベース領域３を形成する。 〔図２（ｂ）に示す工程〕次に、ＬＴＯ膜１００をフッ
酸（ＨＦ）を用いて除去し、１６００℃で３０分間アル
ゴン雰囲気にて活性化処理を行う。そして、犠牲酸化処
理を１０８０℃で２４０分間行った後、ｎ-型エピ層２
およびｐ型ベース領域３の表面に、ｎ-エピ層２と同じ
結晶構造のＳｉＣからなるｎ-型の表面チャネル層５を
エピタキシャル成長させる。 〔図２（ｃ）に示す工程〕次に、表面チャネル層５の表
面の所定領域にＬＴＯ膜１０１を配置し、このＬＴＯ膜
１０１をマスクとしてアルミニウムイオンをドーズ量１
×１０19ｃｍ-2でイオン注入する。これにより、表面チ
ャネル層５およびｐ型ベース領域３表層部の所定領域に
ｐ+型コンタクト領域６を形成する。 〔図２（ｄ）に示す工程〕次に、ＬＴＯ膜１０１をフッ
酸（ＨＦ）を用いて除去し、表面チャネル層５およびｐ
+コンタクト領域６の表面にレジスト１０２を成膜した
後、レジスト１０２を露光して所定領域を開口させる。
そして、アルゴン雰囲気にて１０００℃で熱処理を行い
レジスト１０２を炭化させる。このレジスト炭化層１０
２をマスクとして用い、ｐ+コンタクト領域６の表面に
ｐ++型選択エピ層７を選択エピタキシャル成長させる。
ｐ++型選択エピ層７は０．３μｍの厚みで形成する。ド
ーパントとしてアルミニウムイオンを１×１０20ｃｍ-3
で供給する。
【００２３】このｐ++型選択エピ層７はいずれの結晶型
のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば１
５５０℃で選択エピタキシャル成長を行い、３Ｃ−Ｓｉ
Ｃであれば１２００℃で選択エピタキシャル成長を行
う。本第１実施形態では、ｐ++型選択エピ層７として３
Ｃ−ＳｉＣを形成している。 〔図２（ｅ）に示す工程〕次に、犠牲酸化を１０８０℃
で２４０分間行い、レジスト炭化層１０２を除去する。
そして、表面チャネル層５およびｐ+型コンタクト領域
６の表面における所定領域にＬＴＯ膜１０３を配置し、
このＬＴＯ膜１０３をマスクとして、窒素イオンを注入
する。これにより、表面チャネル層５およびｐ型ベース
層３に、ｎ +型ソース領域４を形成する。 〔図２（ｆ）に示す工程〕次に、ＬＴＯ膜１０３をフッ
酸（ＨＦ）を用いて除去した後、活性化熱処理をアルゴ
ン雰囲気にて１４００℃で３０分間行う。そして、ｎ+
型ソース領域４の上にゲート絶縁膜（ゲート酸化膜）９
を形成し、ゲート絶縁膜９の上にポリシリコンゲート電
極１０を堆積する。ゲート絶縁膜９の不要部分を除去し
た後、気相成長法（例えば化学蒸着法）等によりＬＴＯ
からなる層間絶縁膜１１を形成し、ゲート電極１０を覆
う。フォトエッチングによって、絶縁膜１１の所定領域
にｎ +ソース領域４に連通するコンタクトホールを選択
的に形成する。 〔図２（ｇ）に示す工程〕次に、ｐ++型選択エピ層７上
を含むｎ+ソース領域４の表面に、例えばＮｉからなる
ソース電極８を形成する。さらにｎ+型炭化珪素基板１
の裏面１ｂに例えばＮｉからなるドレイン電極１２を形
成する。そして、１０００℃で１０分間、電極シンター
を行い、オーミック電極を形成する。以上の工程によ
り、図１に示す構成を有する縦型パワーＭＯＳＦＥＴが
完成する。
のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば１
５５０℃で選択エピタキシャル成長を行い、３Ｃ−Ｓｉ
Ｃであれば１２００℃で選択エピタキシャル成長を行
う。本第１実施形態では、ｐ++型選択エピ層７として３
Ｃ−ＳｉＣを形成している。 〔図２（ｅ）に示す工程〕次に、犠牲酸化を１０８０℃
で２４０分間行い、レジスト炭化層１０２を除去する。
そして、表面チャネル層５およびｐ+型コンタクト領域
６の表面における所定領域にＬＴＯ膜１０３を配置し、
このＬＴＯ膜１０３をマスクとして、窒素イオンを注入
する。これにより、表面チャネル層５およびｐ型ベース
層３に、ｎ +型ソース領域４を形成する。 〔図２（ｆ）に示す工程〕次に、ＬＴＯ膜１０３をフッ
酸（ＨＦ）を用いて除去した後、活性化熱処理をアルゴ
ン雰囲気にて１４００℃で３０分間行う。そして、ｎ+
型ソース領域４の上にゲート絶縁膜（ゲート酸化膜）９
を形成し、ゲート絶縁膜９の上にポリシリコンゲート電
極１０を堆積する。ゲート絶縁膜９の不要部分を除去し
た後、気相成長法（例えば化学蒸着法）等によりＬＴＯ
からなる層間絶縁膜１１を形成し、ゲート電極１０を覆
う。フォトエッチングによって、絶縁膜１１の所定領域
にｎ +ソース領域４に連通するコンタクトホールを選択
的に形成する。 〔図２（ｇ）に示す工程〕次に、ｐ++型選択エピ層７上
を含むｎ+ソース領域４の表面に、例えばＮｉからなる
ソース電極８を形成する。さらにｎ+型炭化珪素基板１
の裏面１ｂに例えばＮｉからなるドレイン電極１２を形
成する。そして、１０００℃で１０分間、電極シンター
を行い、オーミック電極を形成する。以上の工程によ
り、図１に示す構成を有する縦型パワーＭＯＳＦＥＴが
完成する。
【００２４】このように完成した炭化珪素半導体装置
は、以下に述べるように電極８のｐ型領域３に対するコ
ンタクト抵抗率の低減を可能としている。すなわち、ｐ
型領域３に対する低抵抗化は、電極８とｐ型領域３と
の、（１）障壁を小さくする、（２）障壁を薄くするこ
との２点が重要となる。
は、以下に述べるように電極８のｐ型領域３に対するコ
ンタクト抵抗率の低減を可能としている。すなわち、ｐ
型領域３に対する低抵抗化は、電極８とｐ型領域３と
の、（１）障壁を小さくする、（２）障壁を薄くするこ
との２点が重要となる。
【００２５】上記（１）に対し、本第１実施形態では、
ｐ型領域３上にバンドギャップの小さい３Ｃ−ＳｉＣか
らなる選択エピ層７を形成している。これにより、電極
とｐ型領域との障壁を小さくすることができ、コンタク
ト抵抗を低減できる。
ｐ型領域３上にバンドギャップの小さい３Ｃ−ＳｉＣか
らなる選択エピ層７を形成している。これにより、電極
とｐ型領域との障壁を小さくすることができ、コンタク
ト抵抗を低減できる。
【００２６】上記（２）に対し、本第１実施形態では、
ｐ型ベース領域３上にｐ型の選択エピ層７を選択エピタ
キシャル成長させて、その上にソース電極８を形成して
いる。イオン注入法は活性化率が悪く、高ドーズでイオ
ン注入すると結晶欠陥が増大するため、コンタクト抵抗
の低抵抗化を阻害する。これに対し、本第１実施形態の
ようにエピタキシャル成長を行うことにより、良好な結
晶を得ることができると共に、活性化率が高いため不純
物濃度を高くでき、高濃度層を形成できる。これによ
り、電極８とｐ型領域３との障壁を薄くすることがで
き、コンタクト抵抗を低減できる。
ｐ型ベース領域３上にｐ型の選択エピ層７を選択エピタ
キシャル成長させて、その上にソース電極８を形成して
いる。イオン注入法は活性化率が悪く、高ドーズでイオ
ン注入すると結晶欠陥が増大するため、コンタクト抵抗
の低抵抗化を阻害する。これに対し、本第１実施形態の
ようにエピタキシャル成長を行うことにより、良好な結
晶を得ることができると共に、活性化率が高いため不純
物濃度を高くでき、高濃度層を形成できる。これによ
り、電極８とｐ型領域３との障壁を薄くすることがで
き、コンタクト抵抗を低減できる。
【００２７】また、３Ｃ−ＳｉＣは低温成長でき、ドー
パントの取り込み量が増大するため、固溶限が高い。こ
のため、選択エピ層７として３Ｃ−ＳｉＣを選択エピタ
キシャル成長させることにより、不純物濃度をより高濃
度化することが可能となり、さらにコンタクト抵抗を低
減できる。
パントの取り込み量が増大するため、固溶限が高い。こ
のため、選択エピ層７として３Ｃ−ＳｉＣを選択エピタ
キシャル成長させることにより、不純物濃度をより高濃
度化することが可能となり、さらにコンタクト抵抗を低
減できる。
【００２８】さらに、本第１実施形態のＭＯＳＦＥＴで
は、ｐ型ベース領域３の所定領域に不純物濃度の高いｐ
+型コンタクト領域６を形成し、その上にｐ++型選択エ
ピ層７を形成しているので、ベース領域と選択エピ層の
結晶多形の異なる場合、ベース領域と選択エピ層との障
壁が低減でき、シート抵抗が低減する。
は、ｐ型ベース領域３の所定領域に不純物濃度の高いｐ
+型コンタクト領域６を形成し、その上にｐ++型選択エ
ピ層７を形成しているので、ベース領域と選択エピ層の
結晶多形の異なる場合、ベース領域と選択エピ層との障
壁が低減でき、シート抵抗が低減する。
【００２９】また、本第１実施形態のように、レジスト
１０２を炭化させたレジスト炭化層１０２をマスクとし
て選択エピタキシャル成長を行うことで、高温で選択エ
ピタキシャル成長を行うことが可能となる。これにより
工程が簡単になる。
１０２を炭化させたレジスト炭化層１０２をマスクとし
て選択エピタキシャル成長を行うことで、高温で選択エ
ピタキシャル成長を行うことが可能となる。これにより
工程が簡単になる。
【００３０】以上により、ｎ型領域とｐ型領域に対して
１種類の電極材料からなる電極でコンタクトを形成した
場合であっても、ｐ型領域に対しオーミックコンタクト
を形成することができる。これにより、本第１実施形態
の炭化珪素ＭＯＳＦＥＴでは、電極の１メタル化が可能
となり、セルを微細化することが可能となる。
１種類の電極材料からなる電極でコンタクトを形成した
場合であっても、ｐ型領域に対しオーミックコンタクト
を形成することができる。これにより、本第１実施形態
の炭化珪素ＭＯＳＦＥＴでは、電極の１メタル化が可能
となり、セルを微細化することが可能となる。
【００３１】（第２実施形態）次に、本発明の第２実施
形態について図３に基づいて説明する。本第２実施形態
は、上記第１実施形態に比較して、選択エピ層７を形成
する際のマスクが異なるものである。上記第１実施形態
と同様の部分については、同一の符号を付して説明を省
略する。
形態について図３に基づいて説明する。本第２実施形態
は、上記第１実施形態に比較して、選択エピ層７を形成
する際のマスクが異なるものである。上記第１実施形態
と同様の部分については、同一の符号を付して説明を省
略する。
【００３２】図３は、本第２実施形態の縦型パワーＭＯ
ＳＦＥＴの製造工程図である。以下、本第２実施形態の
縦型パワーＭＯＳＦＥＴの製造方法を説明する。 〔図３（ａ）〜（ｃ）に示す工程〕上記第１実施形態に
おける図２（ａ）〜（ｃ）で示した工程と同様であるの
で、説明を省略する。 〔図３（ｄ）に示す工程〕次に、ＬＴＯ膜１０１をフッ
酸（ＨＦ）を用いて除去する。そして、活性化熱処理を
例えば１５００℃で３０分間行い、表面側に位置してい
る表面チャネル層５およびｐ+コンタクト領域６よりな
るＳｉＣ層の表層部からＳｉを昇華させる。これによ
り、ＳｉＣ層５、６の表層部にはＳｉＣの炭素成分のみ
が残ったＳｉＣ炭化層１０４が形成される。 〔図３（ｅ）に示す工程〕次に、ＬＴＯ膜１０５を成膜
するとともにレジストマスクを用いたドライエッチング
によりパターニングし、レジストを除去する。そして、
ＬＴＯ膜１０５をマスクとして、ＳｉＣ炭化層１０４を
エッチングする。 〔図３（ｆ）に示す工程〕次に、ＬＴＯ膜１０５をフッ
酸（ＨＦ）を用いて除去し、ＳｉＣ炭化層１０４をマス
クとして用い、ｐ+型コンタクト領域６の表面にｐ++型
選択エピ層７を選択エピタキシャル成長させる。ドーパ
ントとしてアルミニウムイオンを１×１０ 20ｃｍ-3で供
給する。
ＳＦＥＴの製造工程図である。以下、本第２実施形態の
縦型パワーＭＯＳＦＥＴの製造方法を説明する。 〔図３（ａ）〜（ｃ）に示す工程〕上記第１実施形態に
おける図２（ａ）〜（ｃ）で示した工程と同様であるの
で、説明を省略する。 〔図３（ｄ）に示す工程〕次に、ＬＴＯ膜１０１をフッ
酸（ＨＦ）を用いて除去する。そして、活性化熱処理を
例えば１５００℃で３０分間行い、表面側に位置してい
る表面チャネル層５およびｐ+コンタクト領域６よりな
るＳｉＣ層の表層部からＳｉを昇華させる。これによ
り、ＳｉＣ層５、６の表層部にはＳｉＣの炭素成分のみ
が残ったＳｉＣ炭化層１０４が形成される。 〔図３（ｅ）に示す工程〕次に、ＬＴＯ膜１０５を成膜
するとともにレジストマスクを用いたドライエッチング
によりパターニングし、レジストを除去する。そして、
ＬＴＯ膜１０５をマスクとして、ＳｉＣ炭化層１０４を
エッチングする。 〔図３（ｆ）に示す工程〕次に、ＬＴＯ膜１０５をフッ
酸（ＨＦ）を用いて除去し、ＳｉＣ炭化層１０４をマス
クとして用い、ｐ+型コンタクト領域６の表面にｐ++型
選択エピ層７を選択エピタキシャル成長させる。ドーパ
ントとしてアルミニウムイオンを１×１０ 20ｃｍ-3で供
給する。
【００３３】このｐ++型選択エピ層７はいずれの結晶型
のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば１
５５０℃で選択エピタキシャル成長を行い、３Ｃ−Ｓｉ
Ｃであれば１２００℃で選択エピタキシャル成長を行
う。本第２実施形態では、ｐ++型選択エピ層７として３
Ｃ−ＳｉＣを形成している。 〔図３（ｇ）に示す工程〕次に、犠牲酸化を１０８０℃
で２４０分間行い、ＳｉＣ炭化層１０４を除去する。そ
して、表面チャネル層５およびｐ+型コンタクト領域６
の表面における所定領域にＬＴＯ膜１０３を配置し、こ
のＬＴＯ膜１０３をマスクとして、窒素イオンを注入す
る。これにより、表面チャネル層５およびｐ型ベース層
３に、ｎ+型ソース領域４を形成する。 〔図３（ｈ）（ｉ）に示す工程〕上記第１実施形態にお
ける図２（ｆ）（ｇ）で示した工程と同様であるので、
説明を省略する。以上の工程により、図１に示す構成を
有する縦型パワーＭＯＳＦＥＴが完成する。
のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば１
５５０℃で選択エピタキシャル成長を行い、３Ｃ−Ｓｉ
Ｃであれば１２００℃で選択エピタキシャル成長を行
う。本第２実施形態では、ｐ++型選択エピ層７として３
Ｃ−ＳｉＣを形成している。 〔図３（ｇ）に示す工程〕次に、犠牲酸化を１０８０℃
で２４０分間行い、ＳｉＣ炭化層１０４を除去する。そ
して、表面チャネル層５およびｐ+型コンタクト領域６
の表面における所定領域にＬＴＯ膜１０３を配置し、こ
のＬＴＯ膜１０３をマスクとして、窒素イオンを注入す
る。これにより、表面チャネル層５およびｐ型ベース層
３に、ｎ+型ソース領域４を形成する。 〔図３（ｈ）（ｉ）に示す工程〕上記第１実施形態にお
ける図２（ｆ）（ｇ）で示した工程と同様であるので、
説明を省略する。以上の工程により、図１に示す構成を
有する縦型パワーＭＯＳＦＥＴが完成する。
【００３４】以上のように、ＳｉＣ層の表層部からＳｉ
を昇華除去して形成したＳｉＣ炭化層１０４をマスクと
して用いることで、上記第１実施形態と同様に、高温で
選択エピタキシャル成長を行うことが可能となる。ま
た、本第２実施形態では、有機物等の不純物を含んだレ
ジストをマスクとして用いないため、エピタキシャル成
長装置の汚染を防止できる。
を昇華除去して形成したＳｉＣ炭化層１０４をマスクと
して用いることで、上記第１実施形態と同様に、高温で
選択エピタキシャル成長を行うことが可能となる。ま
た、本第２実施形態では、有機物等の不純物を含んだレ
ジストをマスクとして用いないため、エピタキシャル成
長装置の汚染を防止できる。
【００３５】（第３実施形態）次に、本発明の第３実施
形態について図４に基づいて説明する。本第３実施形態
は、上記第１実施形態に比較して、選択エピ層７を形成
する際のマスクが異なるものである。上記第１実施形態
と同様の部分については、同一の符号を付して説明を省
略する。
形態について図４に基づいて説明する。本第３実施形態
は、上記第１実施形態に比較して、選択エピ層７を形成
する際のマスクが異なるものである。上記第１実施形態
と同様の部分については、同一の符号を付して説明を省
略する。
【００３６】図４は、本第３実施形態の縦型パワーＭＯ
ＳＦＥＴの製造工程図である。以下、本第３実施形態の
縦型パワーＭＯＳＦＥＴの製造方法を説明する。 〔図４（ａ）〜（ｃ）に示す工程〕上記第１実施形態に
おける図２（ａ）〜（ｃ）で示した工程と同様であるの
で、説明を省略する。 〔図４（ｄ）に示す工程〕次に、イオン注入により表面
チャネル層５にｐ+型コンタクト領域６を形成する際に
マスクとして用いたＬＴＯ膜１０１を利用して、ｐ+型
コンタクト領域６の表面にｐ++型選択エピ層７を選択エ
ピタキシャル成長させる。ドーパントとしてアルミニウ
ムイオンを１×１０20ｃｍ-3で供給する。本第３実施形
態では、選択エピタキシャル成長として３Ｃ−ＳｉＣを
用い、温度条件は１２００℃で行う。 〔図４（ｅ）に示す工程〕次に、ＬＴＯ膜１０１をフッ
酸（ＨＦ）を用いて除去し、表面チャネル層５およびｐ
+型コンタクト領域６の表面における所定領域に新たに
ＬＴＯ膜１０３を配置する。このＬＴＯ膜１０３をマス
クとして、窒素イオンを注入する。これにより、表面チ
ャネル層５およびｐ型ベース領域３に、ｎ+型ソース領
域４を形成する。
ＳＦＥＴの製造工程図である。以下、本第３実施形態の
縦型パワーＭＯＳＦＥＴの製造方法を説明する。 〔図４（ａ）〜（ｃ）に示す工程〕上記第１実施形態に
おける図２（ａ）〜（ｃ）で示した工程と同様であるの
で、説明を省略する。 〔図４（ｄ）に示す工程〕次に、イオン注入により表面
チャネル層５にｐ+型コンタクト領域６を形成する際に
マスクとして用いたＬＴＯ膜１０１を利用して、ｐ+型
コンタクト領域６の表面にｐ++型選択エピ層７を選択エ
ピタキシャル成長させる。ドーパントとしてアルミニウ
ムイオンを１×１０20ｃｍ-3で供給する。本第３実施形
態では、選択エピタキシャル成長として３Ｃ−ＳｉＣを
用い、温度条件は１２００℃で行う。 〔図４（ｅ）に示す工程〕次に、ＬＴＯ膜１０１をフッ
酸（ＨＦ）を用いて除去し、表面チャネル層５およびｐ
+型コンタクト領域６の表面における所定領域に新たに
ＬＴＯ膜１０３を配置する。このＬＴＯ膜１０３をマス
クとして、窒素イオンを注入する。これにより、表面チ
ャネル層５およびｐ型ベース領域３に、ｎ+型ソース領
域４を形成する。
【００３７】なお、フッ酸によりＬＴＯ膜１０１を除去
する前に、例えば１０８０℃で２４０分間犠牲酸化を行
い、ＬＴＯ膜１０１表面の堆積物を除去する工程を行っ
てもよい。これにより、選択エピタキシャル成長によっ
てＬＴＯ膜１０１表面に堆積したＳｉＣを除去でき、フ
ッ酸によるＬＴＯ膜１０１除去を容易に行うことができ
るようになる。 〔図４（ｆ）（ｇ）に示す工程〕上記第１実施形態にお
ける図２（ｆ）（ｇ）で示した工程と同様であるので、
説明を省略する。以上の工程により、図１に示す構成を
有する縦型パワーＭＯＳＦＥＴが完成する。
する前に、例えば１０８０℃で２４０分間犠牲酸化を行
い、ＬＴＯ膜１０１表面の堆積物を除去する工程を行っ
てもよい。これにより、選択エピタキシャル成長によっ
てＬＴＯ膜１０１表面に堆積したＳｉＣを除去でき、フ
ッ酸によるＬＴＯ膜１０１除去を容易に行うことができ
るようになる。 〔図４（ｆ）（ｇ）に示す工程〕上記第１実施形態にお
ける図２（ｆ）（ｇ）で示した工程と同様であるので、
説明を省略する。以上の工程により、図１に示す構成を
有する縦型パワーＭＯＳＦＥＴが完成する。
【００３８】以上のように、イオン注入に用いたマスク
を利用して選択エピタキシャル成長を行うことで、選択
エピタキシャル成長用に新たにマスクを形成する必要が
なくなり、工程を簡略化することができる。
を利用して選択エピタキシャル成長を行うことで、選択
エピタキシャル成長用に新たにマスクを形成する必要が
なくなり、工程を簡略化することができる。
【００３９】（第４実施形態）次に、本発明の第４実施
形態について図５に基づいて説明する。本第４実施形態
は、炭化珪素半導体装置としてｐｎダイオードを適用し
たものである。
形態について図５に基づいて説明する。本第４実施形態
は、炭化珪素半導体装置としてｐｎダイオードを適用し
たものである。
【００４０】図５は本第４実施形態のｐｎダイオードの
製造工程を示している。以下、本第４実施形態のｐｎダ
イオードの製造方法を図５に基づいて説明する。 〔図５（ａ）に示す工程〕まず、主表面２０ａおよび裏
面２０ｂを有する４Ｈ−ＳｉＣからなるｎ+型基板２０
を用意して、このｎ+型基板２０の主表面２０ａ側にｎ+
型基板２０と同じ結晶構造のＳｉＣからなるｎ-型エピ
層２１をエピタキシャル成長させる。 〔図５（ｂ）に示す工程〕次に、ｎ-型エピ層２１の表
面の所定領域に配置したＬＴＯ膜をマスクとして、ｎ-
型エピ層２１にアルミニウムイオンをドーズ量１×１０
19ｃｍ-2でイオン注入する。これにより、ｎ-型エピ層
２１の表層部にｐ型領域２２を形成する。そして、１６
００℃で３０分間アルゴン雰囲気にて活性化処理を行
う。 〔図５（ｃ）に示す工程〕次に、ｎ-型エピ層２１およ
びｐ型領域２２の表面にレジスト２００を成膜した後、
露光して所定領域を開口させる。そして、アルゴン雰囲
気にて１０００℃で熱処理を行いレジスト２００を炭化
させる。 〔図５（ｄ）に示す工程〕次に、レジスト炭化層２００
をマスクとして用い、ｐ+領域２２の表面にｐ++型選択
エピ層２３を選択エピタキシャル成長させる。ドーパン
トとしてアルミニウムイオンを１×１０20ｃｍ-3で供給
する。
製造工程を示している。以下、本第４実施形態のｐｎダ
イオードの製造方法を図５に基づいて説明する。 〔図５（ａ）に示す工程〕まず、主表面２０ａおよび裏
面２０ｂを有する４Ｈ−ＳｉＣからなるｎ+型基板２０
を用意して、このｎ+型基板２０の主表面２０ａ側にｎ+
型基板２０と同じ結晶構造のＳｉＣからなるｎ-型エピ
層２１をエピタキシャル成長させる。 〔図５（ｂ）に示す工程〕次に、ｎ-型エピ層２１の表
面の所定領域に配置したＬＴＯ膜をマスクとして、ｎ-
型エピ層２１にアルミニウムイオンをドーズ量１×１０
19ｃｍ-2でイオン注入する。これにより、ｎ-型エピ層
２１の表層部にｐ型領域２２を形成する。そして、１６
００℃で３０分間アルゴン雰囲気にて活性化処理を行
う。 〔図５（ｃ）に示す工程〕次に、ｎ-型エピ層２１およ
びｐ型領域２２の表面にレジスト２００を成膜した後、
露光して所定領域を開口させる。そして、アルゴン雰囲
気にて１０００℃で熱処理を行いレジスト２００を炭化
させる。 〔図５（ｄ）に示す工程〕次に、レジスト炭化層２００
をマスクとして用い、ｐ+領域２２の表面にｐ++型選択
エピ層２３を選択エピタキシャル成長させる。ドーパン
トとしてアルミニウムイオンを１×１０20ｃｍ-3で供給
する。
【００４１】このｐ++型選択エピ層２３はいずれの結晶
型のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば
１５５０℃で選択エピタキシャル成長を行い、３Ｃ−Ｓ
ｉＣであれば１２００℃で選択エピタキシャル成長を行
う。本第４実施形態では、ｐ ++型選択エピ層２３として
３Ｃ−ＳｉＣを形成している。 〔図５（ｅ）に示す工程〕次に、犠牲酸化を１０８０℃
で２４０分間行い、レジスト炭化層２００を除去する。 〔図５（ｆ）に示す工程〕次に、ｐ++型選択エピ層２３
の表面に、例えばＮｉからなる電極２４を形成する。さ
らにｎ+型炭化珪素基板２０の裏面２０ｂに例えばＮｉ
からなるドレイン電極２５を形成する。そして、１００
０℃で１０分間、電極シンターを行い、オーミック電極
を形成する。以上の工程により、ｐｎダイオードが完成
する。
型のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば
１５５０℃で選択エピタキシャル成長を行い、３Ｃ−Ｓ
ｉＣであれば１２００℃で選択エピタキシャル成長を行
う。本第４実施形態では、ｐ ++型選択エピ層２３として
３Ｃ−ＳｉＣを形成している。 〔図５（ｅ）に示す工程〕次に、犠牲酸化を１０８０℃
で２４０分間行い、レジスト炭化層２００を除去する。 〔図５（ｆ）に示す工程〕次に、ｐ++型選択エピ層２３
の表面に、例えばＮｉからなる電極２４を形成する。さ
らにｎ+型炭化珪素基板２０の裏面２０ｂに例えばＮｉ
からなるドレイン電極２５を形成する。そして、１００
０℃で１０分間、電極シンターを行い、オーミック電極
を形成する。以上の工程により、ｐｎダイオードが完成
する。
【００４２】以上のように、ｐｎダイオードのｐ+型領
域２２上にバンドギャップの小さい３Ｃ−ＳｉＣを形成
することで、電極とｐ型領域との障壁を小さくすること
ができ、コンタクト抵抗を低減できる。
域２２上にバンドギャップの小さい３Ｃ−ＳｉＣを形成
することで、電極とｐ型領域との障壁を小さくすること
ができ、コンタクト抵抗を低減できる。
【００４３】また、ｐ+型領域２２上に選択エピタキシ
ャル成長させた選択エピ層２３上に電極２４を形成する
ことにより、電極２４とｐ型領域２２との障壁を薄くす
ることができ、コンタクト抵抗を低減できる。さらに、
３Ｃ−ＳｉＣを選択エピタキシャル成長させることで、
ドーパントの取り込み量が増大するため、さらにコンタ
クト抵抗を低減できる。
ャル成長させた選択エピ層２３上に電極２４を形成する
ことにより、電極２４とｐ型領域２２との障壁を薄くす
ることができ、コンタクト抵抗を低減できる。さらに、
３Ｃ−ＳｉＣを選択エピタキシャル成長させることで、
ドーパントの取り込み量が増大するため、さらにコンタ
クト抵抗を低減できる。
【００４４】また、本第４実施形態のように、レジスト
２００を炭化させたレジスト炭化層２００をマスクとし
て選択エピタキシャル成長を行うことで、高温で選択エ
ピタキシャル成長を行うことが可能となる。これにより
工程が簡単になる。
２００を炭化させたレジスト炭化層２００をマスクとし
て選択エピタキシャル成長を行うことで、高温で選択エ
ピタキシャル成長を行うことが可能となる。これにより
工程が簡単になる。
【００４５】（他の実施形態）なお、上記各実施形態で
は、炭化珪素基板１、２０として４Ｈ−ＳｉＣを用いた
が、これに限らず、炭化珪素基板１、２０として例えば
６Ｈ、３Ｃ、１５Ｒ等の他の結晶型の炭化珪素を用いる
こともできる。
は、炭化珪素基板１、２０として４Ｈ−ＳｉＣを用いた
が、これに限らず、炭化珪素基板１、２０として例えば
６Ｈ、３Ｃ、１５Ｒ等の他の結晶型の炭化珪素を用いる
こともできる。
【００４６】また、上記第１〜第３実施形態では、本発
明をｎチャネル型ＭＯＳＦＥＴに適用したが、これに限
らず、ｐチャネル型ＭＯＳＦＥＴに適用することもでき
る。この場合には、ｐ型ソース領域上にｐ型選択エピ層
を形成すればよい。
明をｎチャネル型ＭＯＳＦＥＴに適用したが、これに限
らず、ｐチャネル型ＭＯＳＦＥＴに適用することもでき
る。この場合には、ｐ型ソース領域上にｐ型選択エピ層
を形成すればよい。
【００４７】また、上記第１〜第３実施形態では、チャ
ネル層を有する蓄積型ＭＯＳＦＥＴについて説明した
が、これに限らず、チャネル層を有しない反転型ＭＯＳ
ＦＥＴに適用することもできる。
ネル層を有する蓄積型ＭＯＳＦＥＴについて説明した
が、これに限らず、チャネル層を有しない反転型ＭＯＳ
ＦＥＴに適用することもできる。
【００４８】また、上記第１〜第３実施形態では、ｐ型
ベース領域３の所定領域にｐ+型コンタクト領域６を形
成したが、ｐ+型コンタクト領域６を形成せずｐ型ベー
ス領域３の表面にｐ型選択エピ層７を選択エピタキシャ
ル成長させる場合であっても、本発明の効果を得ること
ができる。
ベース領域３の所定領域にｐ+型コンタクト領域６を形
成したが、ｐ+型コンタクト領域６を形成せずｐ型ベー
ス領域３の表面にｐ型選択エピ層７を選択エピタキシャ
ル成長させる場合であっても、本発明の効果を得ること
ができる。
【００４９】また、上記第３実施形態では、イオン注入
に用いたＬＴＯ膜マスクを選択エピタキシャル成長にも
用いたが、ＬＴＯ膜に代えて、ＨＴＯ（High Temperatu
re Oxide）膜、熱酸化膜を用いてもよい。
に用いたＬＴＯ膜マスクを選択エピタキシャル成長にも
用いたが、ＬＴＯ膜に代えて、ＨＴＯ（High Temperatu
re Oxide）膜、熱酸化膜を用いてもよい。
【図１】第１実施形態の縦型パワーＭＯＳＥＴの模式断
面図である。
面図である。
【図２】図１に示す縦型パワーＭＯＳＥＴの製造工程図
である。
である。
【図３】第２実施形態の縦型パワーＭＯＳＥＴの製造工
程図である。
程図である。
【図４】第３実施形態の縦型パワーＭＯＳＥＴの製造工
程図である。
程図である。
【図５】第４実施形態のｐｎダイオードの製造工程図で
ある。
ある。
１…ｎ+型炭化珪素半導体基板、２…ｎ-型エピ層、３…
ｐ型ベース領域、４…ｎ+型ソース領域、５…ｎ-型表面
チャネル層、６…ｐ+型コンタクト領域、７…ｐ++選択
エピ層、８…ソース電極、９…ゲート酸化膜、１０…ゲ
ート電極、１１…層間絶縁膜、１２…ドレイン電極、２
０…ｎ+型炭化珪素半導体基板、２１…ｎ-型エピ層、２
２…ｐ+型層、２３…ｐ++型選択エピ層、２４、２５…
電極。
ｐ型ベース領域、４…ｎ+型ソース領域、５…ｎ-型表面
チャネル層、６…ｐ+型コンタクト領域、７…ｐ++選択
エピ層、８…ソース電極、９…ゲート酸化膜、１０…ゲ
ート電極、１１…層間絶縁膜、１２…ドレイン電極、２
０…ｎ+型炭化珪素半導体基板、２１…ｎ-型エピ層、２
２…ｐ+型層、２３…ｐ++型選択エピ層、２４、２５…
電極。
Claims (8)
- 【請求項１】 炭化珪素からなり、ｐ型半導体領域
（３、２２）が形成された半導体基板（１、２０）と、 前記ｐ型半導体領域の表面上に選択エピタキシャル成長
により形成されたｐ型半導体からなる選択エピ層（７、
２３）と、 少なくとも前記選択エピ層に接触するように形成された
取り出し電極（８、２４）とを備えていることを特徴と
する炭化珪素半導体装置。 - 【請求項２】 炭化珪素よりなる第１導電型の半導体基
板（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも低いドーパント濃度を有する第１導電型の炭化珪
素エピタキシャル層（２）と、 前記炭化珪素エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する第２導電型のベース領域
（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域あるいは前記ソース領域のうちｐ型半導
体からなる領域の表面上に選択エピタキシャル成長によ
り形成されたｐ型半導体からなる選択エピ層（７）と、 前記選択エピ層と、前記ベース領域あるいは前記ソース
領域のうちｎ型半導体からなる領域との双方に接触する
ように形成された取り出し電極（８）とを備えているこ
とを特徴とする炭化珪素半導体装置。 - 【請求項３】 前記選択エピ層は、３Ｃの炭化珪素から
なることを特徴とする請求項１または請求項２に記載の
炭化珪素半導体装置。 - 【請求項４】 炭化珪素よりなる第１導電型の半導体基
板（１）を用意する工程と、 前記半導体基板の主表面上に、前記半導体基板よりも低
いドーパント濃度を有する第１導電型の炭化珪素エピタ
キシャル層（２）をエピタキシャル成長させる工程と、 前記炭化珪素エピタキシャル層の表層部の所定領域に、
第２導電型のベース領域（３）を形成する工程と、 前記ベース領域の表層部の所定領域に、該ベース領域の
深さよりも浅い第１導電型のソース領域（４）を形成す
る工程と、 前記ベース領域あるいは前記ソース領域のうちｐ型半導
体からなるｐ型領域の表面上に、ｐ型の選択エピ層
（７）を選択エピタキシャル成長により形成する工程
と、 前記選択エピ層と、前記ベース領域あるいは前記ソース
領域のうちｎ型半導体からなるｎ型領域との双方に接触
するように取り出し電極（８）を形成する工程とを備え
ていることを特徴とする炭化珪素半導体基板の製造方
法。 - 【請求項５】 前記ベース領域はｐ型半導体から構成さ
れており、 前記ベース領域の表層部の所定領域に、該ベース領域の
深さより浅いとともに前記ベース領域より不純物濃度の
高い高濃度ｐ型層（６）をイオン注入により形成する工
程をさらに備え、 前記選択エピタキシャル成長により選択エピ層を形成す
る工程では、前記高濃度ｐ型層の表面上に前記選択エピ
層を形成することを特徴とする請求項４に記載の炭化珪
素半導体基板の製造方法。 - 【請求項６】 前記選択エピタキシャル成長により選択
エピ層を形成する工程では、前記高濃度ｐ型層をイオン
注入により形成する工程におけるイオン注入に用いたマ
スクを用いて、前記選択エピタキシャル成長を行うこと
を特徴とする請求項５に記載の炭化珪素半導体基板の製
造方法。 - 【請求項７】 前記選択エピタキシャル成長により選択
エピ層を形成する工程では、レジストを炭化して形成し
たレジスト炭化層（１０２）をマスクとして用いて前記
選択エピタキシャル成長を行うことを特徴とする請求項
４または請求項５に記載の炭化珪素半導体基板の製造方
法。 - 【請求項８】 前記選択エピ層を選択エピタキシャル成
長により形成する工程では、表面側に位置している炭化
珪素層の表層部からＳｉを昇華させて形成したＳｉＣ炭
化層（１０４）をマスクとして用いて前記選択エピタキ
シャル成長を行うことを特徴とする請求項４または請求
項５に記載の炭化珪素半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001357448A JP3707424B2 (ja) | 2001-11-22 | 2001-11-22 | 炭化珪素半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001357448A JP3707424B2 (ja) | 2001-11-22 | 2001-11-22 | 炭化珪素半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158267A true JP2003158267A (ja) | 2003-05-30 |
| JP3707424B2 JP3707424B2 (ja) | 2005-10-19 |
Family
ID=19168794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001357448A Expired - Fee Related JP3707424B2 (ja) | 2001-11-22 | 2001-11-22 | 炭化珪素半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3707424B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005310886A (ja) * | 2004-04-19 | 2005-11-04 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2008294048A (ja) * | 2007-05-22 | 2008-12-04 | Mitsubishi Electric Corp | 炭化珪素半導体装置の製造方法及びこの製造方法を用いて製造された炭化珪素半導体装置 |
| US7968892B2 (en) | 2004-04-19 | 2011-06-28 | Denso Corporation | Silicon carbide semiconductor device |
| JP2014033223A (ja) * | 2013-10-15 | 2014-02-20 | Fuji Electric Co Ltd | 炭化珪素半導体装置およびその製造方法 |
| JP2022508324A (ja) * | 2018-12-07 | 2022-01-19 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | 縦型炭化珪素パワーｍｏｓｆｅｔおよびｉｇｂｔならびにその製造方法 |
| CN114284359A (zh) * | 2021-12-23 | 2022-04-05 | 无锡新洁能股份有限公司 | 低阻碳化硅mosfet器件及其制造方法 |
-
2001
- 2001-11-22 JP JP2001357448A patent/JP3707424B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005310886A (ja) * | 2004-04-19 | 2005-11-04 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP4635470B2 (ja) * | 2004-04-19 | 2011-02-23 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| US7968892B2 (en) | 2004-04-19 | 2011-06-28 | Denso Corporation | Silicon carbide semiconductor device |
| JP2008294048A (ja) * | 2007-05-22 | 2008-12-04 | Mitsubishi Electric Corp | 炭化珪素半導体装置の製造方法及びこの製造方法を用いて製造された炭化珪素半導体装置 |
| JP2014033223A (ja) * | 2013-10-15 | 2014-02-20 | Fuji Electric Co Ltd | 炭化珪素半導体装置およびその製造方法 |
| JP2022508324A (ja) * | 2018-12-07 | 2022-01-19 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | 縦型炭化珪素パワーｍｏｓｆｅｔおよびｉｇｂｔならびにその製造方法 |
| JP7100769B2 (ja) | 2018-12-07 | 2022-07-13 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | 縦型炭化珪素パワーｍｏｓｆｅｔおよびｉｇｂｔならびにその製造方法 |
| US11967616B2 (en) | 2018-12-07 | 2024-04-23 | Hitachi Energy Ltd | Vertical silicon carbide power MOSFET and IGBT and a method of manufacturing the same |
| CN114284359A (zh) * | 2021-12-23 | 2022-04-05 | 无锡新洁能股份有限公司 | 低阻碳化硅mosfet器件及其制造方法 |
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