JP2003152170A - 赤外線センサ - Google Patents

Abstract

(57)【要約】 【課題】 撮像領域とデジタル回路との間隔を広く取ら
なくても熱伝達を防止してシェーディングを防ぐことが
できチップサイズを低減することが可能な赤外線センサ
を提供する。 【解決手段】 撮像領域３を含むアナログ回路と、周辺
回路４０であるデジタル回路との間に溝３０１を設け
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は赤外線センサ、特に
熱型赤外線センサに関する。

【０００２】

【従来の技術】赤外線センサは、被写体の温度測定を可
能とするものであり、昼夜にかかわらず撮像可能であ
る。また、赤外線は、可視光よりも煙、霧に対して透過
性が高いという特徴があることから、防衛分野をはじめ
監視カメラや火災検知カメラとして広い応用範囲を有す
る。

【０００３】従来主流であった量子型赤外線センサは、
室温以下の低温において動作させなければならないため
冷却機構を必要としていた。しかしながらこのような冷
却機構は部品点数の増加を招くため、高コスト化及び素
子を小型化できないという問題がある。

【０００４】そこで、近年冷却機構を必要としない熱型
赤外線センサの開発が盛んになってきている。

【０００５】熱型赤外線センサは、波長１０μｍ程度の
入射赤外線を感熱部により熱に変換した上で、この微弱
な温度変化を熱電変換手段により電気的信号に変換し、
この電気的信号を読み出すことで赤外線画像情報を得る
ものである。

【０００６】このような熱型赤外線センサの一つとし
て、シリコン基板上に絶縁膜が形成され、この上にシリ
コン層が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板のうち、絶縁膜上に形成された
シリコン層（ＳＯＩ）領域に形成した素子が報告されて
いる（Ｔｏｍｏｈｉｒｏ Ｉｓｈｉｋａｗａ， ｅｔａ
ｌ．，Ｐｒｏｃ． ＳＰＩＥ Ｖｏｌ．３６９８，
ｐ．５５６， １９９９）。この素子はシリコンｐｎ接
合に一定の順方向電流を流して温度変化を電圧変化に変
換するものである。

【０００７】このようなシリコンｐｎ接合を用いた赤外
線センサは、シリコンＬＳＩ製造工程を用いて製造する
ことが可能であることから量産性に優れた素子である。

【０００８】ところで、このような赤外線センサは、撮
像領域全面においてＳＯＩ領域を支持しているバルクシ
リコン基板の温度が均一であることが非常に重要であ
る。なぜなら赤外線検出画素の温度は、入射赤外線を吸
収することによって発生した熱による温度上昇量を、バ
ルクシリコン基板の温度とを比較して決定するためであ
る。

【０００９】しかしながら、現実には撮像領域に隣接配
置されている行選択回路や列選択回路或いはタイミング
ジェネレータ等のデジタル回路における発熱の影響で、
撮像領域の周辺部では、バルクシリコン基板の温度が上
昇してしまい、赤外線により発生した温度上昇量を正確
に比較できないといういわゆるシェーディングが発生す
る。

【００１０】したがって、従来は、隣接するデジタル回
路の発熱に起因するシェーディングを防止するために
は、熱が伝わらないように撮像領域とデジタル回路との
間隔を広く設計することが行われてきた。

【００１１】しかしながら、このような熱型赤外線セン
サにおいても、通常のＬＳＩチップと同様にさらなるチ
ップサイズを低減することが要求されており、上述した
撮像領域とデジタル回路との間隔を広くする設計は、チ
ップサイズを低減するためには逆行し問題とされてきて
いる。

【００１２】

【発明が解決しようとする課題】このように従来の熱型
赤外線センサは、撮像領域とデジタル回路との間隔を広
くする設計によってこれらの間の熱伝達を防止してシェ
ーディングを防いでいた。しかしながらチップサイズを
低減するという要求には、この方法は逆行し問題とされ
ている。

【００１３】本発明は、上記問題に鑑みて成されたもの
で、撮像領域とデジタル回路との間隔を広く取らなくて
も熱伝達を防止してシェーディングを防ぐことができチ
ップサイズを低減することが可能な赤外線センサを提供
することを目的とする

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の行および列のマトリクス状に配列
され、入射赤外線光を吸収することで発生した熱を熱電
変換し抵抗値の変化として取出す複数個の熱電変換画素
と、前記熱電変換画素の各行または各列のいずれか一方
にそれぞれ接続される複数の選択線と、前記熱電変換画
素の各行または各列の他方にそれぞれ接続される複数の
信号線と、前記各選択線に接続され前記熱電変換画素に
選択線ごとに選択的に読み出し電圧を付与して前記信号
線に電気信号を発生させる画素選択回路と、前記各信号
線に接続され該信号線に発生した電気信号を読み出す信
号読み出し回路とが半導体基板上に配置され、前記熱電
変換画素が配置された領域と前記画素選択回路及び前記
信号読み出し回路の少なくとも一方が配置された領域と
の間の前記半導体基板の表面に溝が設けられていること
を特徴とする赤外線センサを提供する。

【００１５】このとき、前記熱電変換画素が配置された
領域と前記溝との間における前記半導体基板の表面若し
くはその上に、前記半導体基板よりも熱伝導率の高い材
料が設けられていることが好ましい。

【００１６】また、前記画素選択回路及び前記信号読み
出し回路の少なくとも一方が配置された領域と前記溝と
の間における前記半導体基板の表面若しくはその上に、
前記半導体基板よりも熱伝導率の高い材料が設けられて
いることが好ましい。

【００１７】また、前記溝が、前記熱電変換画素が配置
された領域の周囲を囲んで設けられていることが好まし
い。

【００１８】また、前記半導体基板がＳＯＩ基板である
ことが好ましい。

【００１９】また、前記熱電変換画素は、前記ＳＯＩ基
板のＳＯＩ領域に形成されたｐｎ接合を備え、該ｐｎ接
合により熱電変換が行われることが好ましい。

【００２０】本発明によれば、基板温度の均一性が要求
される撮像領域と、発熱源であるデジタル回路との間
に、溝を設けることによって、これらの間を熱分離でき
る。こうすることでシェーディングを防止しつつ且つチ
ップサイズを低減することが可能となる。

【００２１】

【発明の実施の形態】以下、本発明の実施形態について
図面に基づいて説明する。なお、以下に示す実施形態
は、この発明の技術思想を具体化する素子について例示
するものであって、この発明の素子の構造を、下記のも
のに限定するものではなく、種々の変更を加えることが
できるものである。

【００２２】（実施形態１）図１は、本発明の実施形態
１に係る赤外線センサのｍ行ｎ列（ｍ×ｎ画素）の２次
元マトリクス構成を示す図である。ここでｍ、ｎは２以
上の自然数である。

【００２３】図１に示すように、入射赤外線光を電気信
号に変換する赤外線検出画素１が半導体基板２上に２次
元的に配置され撮像領域３を構成している。赤外線検出
画素１は、赤外線が照射されることで温度上昇し、この
温度上昇を電気信号に変換するものである。ここではシ
リコンｐｎ接合領域１１５を有するダイオードが形成さ
れている。

【００２４】撮像領域３内部には、平行方向の行選択線
４（４−１，４−２…）と垂直方向の列信号線５（５−
１，５−２…）が設けられている。行選択線４（４−
１，４−２…）は、それぞれ赤外線検出画素１のｐｎ接
合領域の一方に接続されている。また、それぞれ列信号
線５（５−１，５−２…）は、赤外検出画素１のｐｎ接
合領域の他方に接続されている。

【００２５】撮像領域３内の任意の赤外線検出画素１を
選択できるように、行選択線４（４−１，４−２…）
は、行選択回路４０と接続され、列選択線５（５−１，
５−２…）は、増幅回路９を介して列選択回路７０と接
続されている。また、行選択線４（４−１，４−２…）
は撮像領域３の行方向に隣接するように配置され、列選
択線５（５−１，５−２…）は、撮像領域３の列方向に
隣接するように配置されている。

【００２６】赤外線検出画素１からの出力電圧を得るた
めの定電流源８０として、各列の列信号線５には、負荷
ＭＯＳトランジスタ８−１，８−２…が接続されてい
る。

【００２７】図１では、負荷ＭＯＳトランジスタのソー
スには基板電圧：Ｖｓが印加されているが、必要に応じ
て、そのソース電圧を調整することも可能であり、より
好ましい。

【００２８】行選択回路４０により選択された行選択線
４例えば４−１には電源電圧：Ｖｄが印加され、行選択
回路４０により選択されない行選択線にはＶｓが印加さ
れる。その結果、選択された行選択線４−１の赤外線検
出画素１内部のｐｎ接合領域１１５、…が順バイアスと
なりバイアス電流が流れ、赤外線検出画素１の内部に存
在するｐｎ接合領域１１５の温度と順バイアス電流とに
より動作点が決まり、各列の列信号線５−１，５−２に
赤外線検出用画素１の信号となる出力電圧が発生する。
このとき、選択回路４０によって選択されない赤外線検
出用画素１のｐｎ接合領域１１５ａ、…は逆バイアスと
なる。すなわち、赤外線検出用画素の内部に存在するｐ
ｎ接合領域１１５は画素選択の機能を持っている。

【００２９】このとき列信号線５に発生する電圧は、き
わめて低電圧である。被写体の温度変化：ｄＴｓと画素
温度変化：ｄＴｄとの比として５×１０^−３を仮定し、
この値と画素のｐｎ接合が８個のｐｎ接合を直列接続し
た場合の熱電変換感度：ｄＶ／ｄＴｄ＝１０［ｍＶ／
Ｋ］とにより、ｄＴｓ＝０．１［Ｋ］のときには、わず
かに５［μＶ］であることがわかる。

【００３０】したがって、この被写体温度差を認識する
ためには、列信号線に発生する雑音を５［μＶ］以下に
することが必要になる。この雑音の値は、ＭＯＳ型の可
視光イメージセンサであるＣＭＯＳセンサの雑音の約１
／８０と非常に低い。

【００３１】このため各信号線５−１，５−２と列選択
トランジスタ回路６０間にはカラム増幅回路９が接続さ
れている。この増幅回路９の増幅用ＭＯＳトランジスタ
１０のゲート１０ｇに各信号線が接続される。このＭＯ
Ｓトランジスタ１０のドレイン１０ｄ側には、電流増幅
した信号電流を積分し蓄積するための蓄積容量１２が接
続されている。信号電流を積分する蓄積時間は、行選択
回路４０により行選択線４に印加される行選択パルスに
より決定される。

【００３２】蓄積容量１２には、蓄積容量の電圧をリセ
ットするためのリセットトランジスタ１４が接続され、
列選択トランジスタ６による信号電圧の読み出しが完了
した後にリセット動作を行う。端子２４は出力端子であ
る。

【００３３】ここで、行選択回路４０、列選択回路７０
は、いわゆるデジタル回路であり、その他の回路はアナ
ログ回路である。

【００３４】また、図１では、行選択回路４０が撮像領
域３の右側のみに隣接配置された構造を示したが、同一
の動作をする行選択回路を撮像領域３の左側にも隣接配
置し、いわゆる両側駆動することも可能であり、行選択
回路４０への負荷を低減することもできる。

【００３５】さらに、この赤外線センサを簡便に使用で
きるようにするために、基準クロック信号、スタートパ
ルス、電源電圧およびグラウンド等の数少ない入力を与
えるだけでセンサ出力を得ることも可能である。その場
合には、チップ内部でデジタル回路駆動のための各種パ
ルスを発生させるタイミングジェネレータを撮像領域３
の上部に配置することも可能である。もちろん、このタ
イミングジェネレータはデジタル回路である。

【００３６】本発明では、タイミングジェネレータのあ
る行選択回路４０と撮像領域３との間に溝が設けられて
いる。このように発熱源である行選択回路４０と撮像領
域３との間に溝を設けることで熱が撮像領域３に伝導す
ることを防ぐことができる。

【００３７】また、列選択回路７０も発熱源であるが間
に増幅回路９及び選択トランジスタ回路６０が存在する
ので、行選択回路４０からよりは熱は伝わり難い。しか
し列選択回路７０と撮像領域３との間にも溝が形成され
ている方が好ましい。この場合、列選択回路７０と選択
トランジスタ回路６０との間、選択トランジスタ回路６
０と増幅回路９との間、増幅回路９と撮像領域３との間
のいずれに溝が形成されていてもよい。

【００３８】次に、図２に、図１に示した赤外線センサ
の赤外線検出画素１の構造を示す。ここで、図２（ａ）
は平面図、図２（ｂ）は断面図である。

【００３９】図２に示すように、この赤外線検出画素１
は、熱電変換のためのｐｎ接合領域１１５を含むもの
で、単結晶シリコン半導体基板２内部に形成された中空
構造１０７の上に、赤外線吸収部１１８、１２０と、熱
電変換のために形成されたＳＯＩ層１０８内部に形成さ
れたｐｎ接合領域１１５、これらを接続する配線１１
７、このＳＯＩ層１０８の下面に形成された埋め込みシ
リコン酸化膜１１４とから成る。ここでＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とは、シリ
コン基板と、このシリコン基板上に形成された酸化シリ
コン等の絶縁層と、この絶縁膜上に形成された単結晶シ
リコン層とを具備する基板である。典型的には絶縁層は
シリコン基板上に形成される。このＳＯＩ基板を用いる
ことによって、素子容量を小さくでき高速化、低雑音化
を図ることが可能である。ＳＯＩ層とは、ＳＯＩ基板の
うち絶縁膜上に形成された単結晶シリコン層のことであ
る。

【００４０】図２では説明上、ｐｎ接合領域を２個直列
に配置したダイオード構造を示す。さらに赤外線検出画
素１を中空構造である中空底部１０７、中空側部１１９
を介して支持するとともに赤外線検出画素１からの電気
信号を出力するための支持部１１１が設けられている。
この支持部を介して赤外線検出画素１と列信号線５及び
行選択線４とが接続される。

【００４１】赤外線検出画素１及び支持部１１１が中空
構造１０７上に設けられることにより、赤外線検出画素
１の熱放散が緩慢となり、入射赤外線による赤外線検出
画素１の温度の変調を効率良く行う構造になっている。

【００４２】次に、図３に、このような赤外線センサの
チップ全体を上から見た上面図を示す。

【００４３】図３に示すように、この赤外線センサは、
多結晶シリコン基板２上に撮像領域３が形成されてい
る。この撮像領域の左右に隣接する位置には、行選択回
路４０が形成されている。これにより両側駆動する。

【００４４】撮像領域３の図下側に隣接する位置には、
列選択回路７０が形成されている。また撮像領域３の図
上側に隣接する位置には、タイミングジェネレータ９０
が形成されている。

【００４５】図３に示すように、この赤外線センサは、
アナログ回路である撮像領域３及び左右両側に配置され
たデジタル回路である行選択回路４０間の基板２の表面
に、熱分離のための溝３０１が設けられている。

【００４６】溝のない構造では、デジタル回路４０等で
発熱した熱により、撮像領域３の行選択回路４０に隣接
する周辺部で、バルクシリコン基板温度が上昇する。

【００４７】本実施形態では、図３に示すように、行選
択回路４０及び撮像領域３間の基板２の表面に、断熱用
の溝を形成することによって、周辺に配置した回路によ
る撮像領域３内部のバルクシリコン基板温度の上昇が抑
制される。このために入射赤外線に起因する発熱のみを
測定することが可能となり、シェーディング現象を抑え
ることができる。

【００４８】図４に、本実施形態の別の例を示す。

【００４９】この例では、図３に示したような撮像領域
３及び行選択回路４０間の基板２の表面に溝を設ける他
に、撮像領域３及び列選択回路７０間、さらに撮像領域
３及びタイミングジェネレータ９０間に溝を設けたもの
である。すなわち基板２の表面でアナログ回路領域であ
る撮像領域３を、完全に囲むように閉曲線状に溝３０２
を形成している。

【００５０】こうすることによって、行選択回路４０か
らの発熱の影響だけでなく、列選択回路７０及びタイミ
ングジェネレータ９０からの発熱の影響まで含めて、デ
ジタル回路からの発熱の影響を実質的に完全に排除で
き、垂直方向のシェーディングもなくすことができる。

【００５１】図５及び図６に、実施形態１に係る赤外線
センサについて、上述した溝周面部の構造を具体的に示
す。図５（ａ）は上面図であり、図５（ｂ）はそのＡ−
Ａ'断面図である。図６（ａ）は上面図であり、図６
（ｂ）はそのＡ−Ａ'断面図である。

【００５２】先ず、図５（ａ）に示すように、撮像領域
３及び行選択回路４０間に溝３０１が形成されている。
また、撮像領域３から行選択回路４０には、行選択線４
が設けられている。このように溝３０１は、配線４の部
分には形成されず、ここでは井戸状に分散配置されてい
る。この場合も溝として表す。

【００５３】次に、図５（ｂ）に、図５（ａ）の行選択
線４が設けられていない部分で、溝３０１が設けられて
いる部分であるＡ−Ａ'断面図を示す。

【００５４】図５（ｂ）に示すように、溝３０１は、バ
ルクシリコン基板２に達するまで掘られている。

【００５５】この溝３０１は、赤外線検出画素１におけ
る中空構造１０７（図２）の形成工程時に同時に形成す
ることができる。すなわち、赤外線吸収部である酸化シ
リコン膜１２０及び窒化シリコン膜１１８を堆積した後
に、赤外線検出画素１におけるエッチングホール１１９
（図２）の形成と同時に、熱分離構造３００も形成す
る。そして、それに引き続きＴＭＡＨ等のシリコン異方
性エッチングを行うことで、赤外線検出画素１の中空構
造１０７（図２）の形成と同時に溝３０１が完成する。

【００５６】ここで符号１５０はＣＭＯＳトランジスタ
のゲート配線、符号５は列選択線、符号１１４は、埋め
込み絶縁膜である。

【００５７】図６（ａ）は、図５（ａ）に対応する図で
ある。

【００５８】図６（ｂ）に、図６（ａ）の行選択線４が
設けられている部分であるＡ−Ａ'断面図を示す。

【００５９】図６（ｂ）に示すように、行選択配線４の
下には、溝３０１は形成されていない。こうすることで
行選択配線４の段切れを防止することができる。

【００６０】ここで、図６（ｂ）に示すように、デジタ
ル回路である行選択回路４０からの行選択線４が存在す
る領域では溝３０１は形成されていないが、一般的な画
素サイズが４０ミクロン程度であるのに対して、行選択
線４の幅が１ミクロン以下であることから、断熱に関し
ては事実上問題が無い。

【００６１】（実施形態２）次に、本発明の実施形態２
について説明する。

【００６２】図７及び図８に、実施形態２に係る赤外線
センサについて、上述した溝周面部の構造を具体的に示
す。本実施形態では、溝とデジタル回路領域間にシリコ
ン基板よりも熱伝導の高い材料を埋め込んだものであ
る。

【００６３】図７（ａ）は上面図であり、図７（ｂ）は
そのＡ−Ａ'断面図である。図８（ａ）は上面図であ
り、図８（ｂ）はそのＡ−Ａ'断面図である。本実施形
態においても、図３及び図４のように溝３０１を配置す
ることができる。

【００６４】先ず、図７（ａ）に示すように、撮像領域
３及び行選択回路４０間に溝３０１が形成されている。
そして溝３０１及び行選択回路４０間には、シリコン基
板２よりも熱伝導率が高い金属からなるヒートシンク１
５０'及び１１７'が埋め込まれている。ヒートシンク１
５０'は、ゲート配線１５０を形成するときに同時に形
成することができる。また、ヒートシンク１１７'は、
配線１１７を形成するときに同時に形成することができ
る。また、ヒートシンク１１７'や１５０'は基板表面ま
で配線されて金属プレート等によって放熱されるように
してもよい。また、ヒートシンク１５０'を基板２表面
まで配線して放熱してもよい。基板２はパッケージ上に
マウントすることによって放熱される。

【００６５】また、撮像領域３から行選択回路４０に
は、行選択線４が設けられている。また、ヒートシンク
１５０'の下には、単結晶シリコンからなるヒートシン
ク３１０も埋め込まれている。このヒートシンク３１０
も上記のように放熱することができる。また、ヒートシ
ンク３１０は酸化シリコン等の絶縁膜３２０に囲まれて
絶縁されている。その他の構造は、図５と同じである。

【００６６】図８（ａ）は、図７（ａ）に対応する図で
ある。

【００６７】図８（ｂ）に、図７（ａ）の行選択線４０
が設けられている部分であるＡ−Ａ'断面図を示す。

【００６８】図８（ｂ）に示すように、行配線４の下に
は、溝３０１は形成されていない。こうすることで行配
線４の段切れを防止することができる。しかしこの場合
行選択線４の下においても、ヒートシンク１１７'、１
５０'、３１０が埋め込まれている。

【００６９】こうすることで、デジタル回路における発
熱を溝３０１によって断熱するだけでなく、さらにヒー
トシンク１１７'、１５０'、３１０によって、チップ外
部に逃がすことによりさらにシェーディング現象の発生
を防止することが可能である。

【００７０】そして赤外線センサの特性をフルに発揮で
きるようなアナログ回路設計、および駆動が可能である
ので高感度化が可能である。

【００７１】さらに、製造工程において、フォトリソグ
ラフィー工程におけるマスクパターンの変更のみで、上
記の効果を得ることが可能であり、プロセスコストの増
加を招くことなく、低コストで高感度の赤外線センサを
得ることができる。

【００７２】なお、図１においては出力信号増幅器とし
て、第１入力をゲートとし、第２入力をソースとする単
一増幅ＭＯＳトランジスタで構成するカラム増幅回路で
説明した。この増幅回路は簡単な構成のため、製造上好
ましいものである。しかし、２入力を持つものであれ
ば、他の増幅回路例えば差動増幅器を用いることができ
る。

【００７３】また、熱電変換画素についても、シリコン
ｐｎ接合を用いて説明したが、本発明はそれに限定され
るものではなく、例えば酸化バナジウム等のボロメータ
を用いた熱電変換画素からなる赤外線センサ装置にも適
用可能である。

【００７４】その場合には、各画素内に画素選択のため
の選択トランジスタが必要となることは言うまでも無
い。

【００７５】

【発明の効果】本発明によれば、撮像領域とデジタル回
路との間隔を広く取らなくても熱伝達を防止してシェー
ディングを防ぐことができチップサイズを低減すること
が可能な赤外線センサを提供することができる。

【図面の簡単な説明】

【図１】 本発明の実施形態１に係る赤外線センサの上
面図。

【図２】 本発明の実施形態１に係る赤外線センサの熱
電変換画素を説明するもので、（ａ）は平面図、（ｂ）
は（ａ）のＡ−Ａ'線に沿った断面図。

【図３】 本発明の実施形態１に係る赤外線センサのチ
ップ全体を示す上面図。

【図４】 本発明の実施形態１に係る別の赤外線センサ
のチップ全体を示す上面図。

【図５】 本発明の実施形態１に係る赤外線センサの溝
周辺の構造を説明するための拡大図で、（ａ）は上面
図、（ｂ）は（ａ）のＡ−Ａ'線に沿った断面図。

【図６】 本発明の実施形態１に係る赤外線センサの溝
周辺の構造を説明するための拡大図で、（ａ）は上面
図、（ｂ）は（ａ）のＡ−Ａ'線に沿った断面図。

【図７】 本発明の実施形態２に係る赤外線センサの溝
周辺の構造を説明するための拡大図で、（ａ）は上面
図、（ｂ）は（ａ）のＡ−Ａ'線に沿った断面図。

【図８】 本発明の実施形態２に係る赤外線センサの溝
周辺の構造を説明するための拡大図で、（ａ）は上面
図、（ｂ）は（ａ）のＡ−Ａ'線に沿った断面図。

【符号の説明】

１…赤外線検出画素 ２…半導体基板 ３…撮像領域 ４…行選択線 ５…列信号線 ６…列選択トランジスタ ７…列選択線 ８…負荷トランジスタ ９…カラム増幅回路 １０…ＭＯＳ増幅トランジスタ １２…蓄積容量 １４…リセットトランジスタ ２２…増幅トランジスタのソース電圧入力部 ４０…行選択回路 ６０…列選択トランジスタ群 ７０…列選択回路 ８０…定電流回路 ９０…タイミングジェネレ−タ １０７…中空底部 １０８…ＳＯＩ層 １１１…支持脚 １１４…埋め込み酸化膜 １１５…ｐｎ接合領域 １１８…赤外線吸収部 １１９…中空側部 １２０…赤外線吸収部 １５０…ＭＯＳトランジスタゲートおよびゲート配線 ３００…溝 ３０１…溝 ３０２…溝 ３１０…ヒートシンク ３２０…絶縁膜 １１７'…ヒートシンク １５０'…ヒートシンク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 真塩 尚哉 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 4M118 AB01 BA06 BA14 CA02 CA03 CA32 CB12 FA06 FA25 FA27 5C024 AX06 CX03 HX17 HX35

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数の行および列のマトリクス状に配列さ
   れ、入射赤外線光を吸収することで発生した熱を熱電変
   換し抵抗値の変化として取出す複数個の熱電変換画素
   と、 前記熱電変換画素の各行または各列のいずれか一方にそ
   れぞれ接続される複数の選択線と、 前記熱電変換画素の各行または各列の他方にそれぞれ接
   続される複数の信号線と、 前記各選択線に接続され前記熱電変換画素に選択線ごと
   に選択的に読み出し電圧を付与して前記信号線に電気信
   号を発生させる画素選択回路と、 前記各信号線に接続され該信号線に発生した電気信号を
   読み出す信号読み出し回路とが半導体基板上に配置さ
   れ、 前記熱電変換画素が配置された領域と前記画素選択回路
   及び前記信号読み出し回路の少なくとも一方が配置され
   た領域との間の前記半導体基板の表面に溝が設けられて
   いることを特徴とする赤外線センサ。
2. 【請求項２】前記熱電変換画素が配置された領域と前記
   溝との間における前記半導体基板の表面若しくはその上
   に、前記半導体基板よりも熱伝導率の高い材料が設けら
   れていることを特徴とする請求項１記載の赤外線セン
   サ。
3. 【請求項３】前記画素選択回路及び前記信号読み出し回
   路の少なくとも一方が配置された領域と前記溝との間に
   おける前記半導体基板の表面若しくはその上に、前記半
   導体基板よりも熱伝導率の高い材料が設けられているこ
   とを特徴とする請求項１又は２記載の赤外線センサ。
4. 【請求項４】前記溝が、前記熱電変換画素が配置された
   領域の周囲を囲んで設けられていることを特徴とする請
   求項１乃至３のいずれかに記載の赤外線センサ。
5. 【請求項５】前記半導体基板がＳＯＩ基板であることを
   特徴とする請求項１乃至請求項４のいずれかに記載の赤
   外線センサ。
6. 【請求項６】前記熱電変換画素は、前記ＳＯＩ基板のＳ
   ＯＩ領域に形成されたｐｎ接合を備え、該ｐｎ接合によ
   り熱電変換が行われることを特徴とする請求項５記載の
   赤外線センサ。