JP2003098230A - 半導体試験装置 - Google Patents
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Abstract
(57)【要約】
【課題】 この発明は、多値出力のパス／フェールを試
験する試験時間を短縮した半導体試験装置を提供するこ
とを課題とする。 【解決手段】 この発明は、Ａ／Ｄコンバータ１１によ
りディジタルデータに変換された多値出力と、パターン
ジェネレータ１２で発生されたディジタルデータの判定
レベルとを、ディジタルデータ比較回路１４により多値
出力のレベル毎に順次比較して、多値出力のパス／フェ
ールを判定するように構成される。
験する試験時間を短縮した半導体試験装置を提供するこ
とを課題とする。 【解決手段】 この発明は、Ａ／Ｄコンバータ１１によ
りディジタルデータに変換された多値出力と、パターン
ジェネレータ１２で発生されたディジタルデータの判定
レベルとを、ディジタルデータ比較回路１４により多値
出力のレベル毎に順次比較して、多値出力のパス／フェ
ールを判定するように構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、多値出力の半導
体デバイスにおけるファンクションテストのパス（PAS
S）／フェール（FAIL）を判定する半導体試験装置に関
する。
体デバイスにおけるファンクションテストのパス（PAS
S）／フェール（FAIL）を判定する半導体試験装置に関
する。
【０００２】
【従来の技術】従来、この種の半導体試験装置として
は、例えば図７に示すものが知られている。図７におい
て、半導体試験装置では、被試験対象の半導体デバイス
７０から出力されたロジック信号のパス／フェール判定
を行なう場合に、Ｈ（ハイ）レベルを判定するために、
コンパレータ（CMP ）７１の判定レベルＶＯＨをレジス
タ７２に設定し、Ｌ（ロウ）レベルを判定するために、
コンパレータ（CMP ）７３の判定レベルＶＯＬをレジス
タ７４に設定する。パス／フェール判定を行なう半導体
デバイス７０のロジック信号は、タイミングジェネレー
タ７５からコンパレータに与えられる比較タイミング
で、ＶＯＨレベルとコンパレータ７１により比較され、
かつＶＯＬレベルとコンパレータ７３により比較され
る。
は、例えば図７に示すものが知られている。図７におい
て、半導体試験装置では、被試験対象の半導体デバイス
７０から出力されたロジック信号のパス／フェール判定
を行なう場合に、Ｈ（ハイ）レベルを判定するために、
コンパレータ（CMP ）７１の判定レベルＶＯＨをレジス
タ７２に設定し、Ｌ（ロウ）レベルを判定するために、
コンパレータ（CMP ）７３の判定レベルＶＯＬをレジス
タ７４に設定する。パス／フェール判定を行なう半導体
デバイス７０のロジック信号は、タイミングジェネレー
タ７５からコンパレータに与えられる比較タイミング
で、ＶＯＨレベルとコンパレータ７１により比較され、
かつＶＯＬレベルとコンパレータ７３により比較され
る。
【０００３】コンパレータ７１、７３のそれぞれで比較
された比較結果は、タイミングジェネレータ７５からパ
ターンジェネレータ７６に与えられるタイミングで、半
導体デバイス７０が出力すると期待されるデータ（以
下、期待値と称す）を発生するパターンジェネレータ７
６から出力される期待値とディジタルコンパレータ７７
により比較される。パターンジェネレータ７６への期待
値の設定は、テストパターンとして設定される。ディジ
タルコンパレータ７７における比較結果のパス／フェー
ルの情報は、データフェイルメモリ７８に与えられて記
憶され、またＣＰＵ７９へ与えられる。
された比較結果は、タイミングジェネレータ７５からパ
ターンジェネレータ７６に与えられるタイミングで、半
導体デバイス７０が出力すると期待されるデータ（以
下、期待値と称す）を発生するパターンジェネレータ７
６から出力される期待値とディジタルコンパレータ７７
により比較される。パターンジェネレータ７６への期待
値の設定は、テストパターンとして設定される。ディジ
タルコンパレータ７７における比較結果のパス／フェー
ルの情報は、データフェイルメモリ７８に与えられて記
憶され、またＣＰＵ７９へ与えられる。
【０００４】このような半導体試験装置では、レジスタ
７２に設定されるＶＯＨレベルよりも高いレベルである
Ｈレベル、レジスタ７４に設定されるＶＯＬレベルより
も低いレベルであるＬレベル、ＶＯＨレベルとＶＯＬレ
ベルの間のレベルであるＺレベルの３種類のレベルしか
判定できなかった。このため、試験時に半導体デバイス
７０から出力される、例えば図８に示すような多値（図
８では４値）出力波形８１を、図８に示す（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）のタイミングでパス／
フェールの判定を行なう場合には、図８に示すように、
まず（ａ）、（ｅ）のタイミングで半導体デバイス７０
から出力される多値出力におけるＡレベルを判定するた
めに、まずＡレベルを挟み込むようなコンパレータ７
１、７３のＶＯＨレベル、ＶＯＬレベルの設定を行
ない、（ａ）、（ｅ）のタイミングではＺ期待値、
（ｂ）〜（ｄ）のタイミングではＨ期待値となるような
期待値をテストパターンとしてパターンジェネレータ７
６に設定し、半導体デバイス７０から出力される図８に
示す多値出力のパス／フェール判定を行なう。
７２に設定されるＶＯＨレベルよりも高いレベルである
Ｈレベル、レジスタ７４に設定されるＶＯＬレベルより
も低いレベルであるＬレベル、ＶＯＨレベルとＶＯＬレ
ベルの間のレベルであるＺレベルの３種類のレベルしか
判定できなかった。このため、試験時に半導体デバイス
７０から出力される、例えば図８に示すような多値（図
８では４値）出力波形８１を、図８に示す（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）のタイミングでパス／
フェールの判定を行なう場合には、図８に示すように、
まず（ａ）、（ｅ）のタイミングで半導体デバイス７０
から出力される多値出力におけるＡレベルを判定するた
めに、まずＡレベルを挟み込むようなコンパレータ７
１、７３のＶＯＨレベル、ＶＯＬレベルの設定を行
ない、（ａ）、（ｅ）のタイミングではＺ期待値、
（ｂ）〜（ｄ）のタイミングではＨ期待値となるような
期待値をテストパターンとしてパターンジェネレータ７
６に設定し、半導体デバイス７０から出力される図８に
示す多値出力のパス／フェール判定を行なう。
【０００５】次に、（ｂ）のタイミングで半導体デバイ
ス７０から出力される多値出力におけるＢレベルを判定
するために、Ｂレベルを挟み込むようなコンパレータ７
１、７３のＶＯＨレベル、ＶＯＬレベルの設定を行
ない、（ａ）、（ｅ）のタイミングではＬ期待値、
（ｂ）のタイミングではＺ期待値、（ｃ）、（ｄ）のタ
イミングではＨ期待値となるような期待値をテストパタ
ーンとしてパターンジェネレータ７６に設定し、半導体
デバイス７０から図８に示す多値出力を出力してパス／
フェール判定を行なう。
ス７０から出力される多値出力におけるＢレベルを判定
するために、Ｂレベルを挟み込むようなコンパレータ７
１、７３のＶＯＨレベル、ＶＯＬレベルの設定を行
ない、（ａ）、（ｅ）のタイミングではＬ期待値、
（ｂ）のタイミングではＺ期待値、（ｃ）、（ｄ）のタ
イミングではＨ期待値となるような期待値をテストパタ
ーンとしてパターンジェネレータ７６に設定し、半導体
デバイス７０から図８に示す多値出力を出力してパス／
フェール判定を行なう。
【０００６】次に、（ｃ）のタイミングで半導体デバイ
ス７０から出力される多値出力におけるＣレベルを判定
するために、Ｃレベルを挟み込むようなコンパレータ７
１、７３のＶＯＨレベル、ＶＯＬレベルの設定を行
ない、（ａ）、（ｂ）、（ｅ）のタイミングではＬ期待
値、（ｃ）のタイミングではＺ期待値、（ｄ）のタイミ
ングではＨ期待値となるような期待値をテストパターン
としてパターンジェネレータ７６に設定し、半導体デバ
イス７０から図８に示す多値出力を出力してパス／フェ
ール判定を行なう。
ス７０から出力される多値出力におけるＣレベルを判定
するために、Ｃレベルを挟み込むようなコンパレータ７
１、７３のＶＯＨレベル、ＶＯＬレベルの設定を行
ない、（ａ）、（ｂ）、（ｅ）のタイミングではＬ期待
値、（ｃ）のタイミングではＺ期待値、（ｄ）のタイミ
ングではＨ期待値となるような期待値をテストパターン
としてパターンジェネレータ７６に設定し、半導体デバ
イス７０から図８に示す多値出力を出力してパス／フェ
ール判定を行なう。
【０００７】最後に、（ｄ）のタイミングで半導体デバ
イス７０から出力される多値出力におけるＤレベルを判
定するために、Ｄレベルを挟み込むようなコンパレータ
７１、７３のＶＯＨレベル、ＶＯＬレベルの設定を
行ない、（ａ）、（ｂ）、（ｃ）、（ｅ）のタイミング
ではＬ期待値、（ｄ）のタイミングではＺ期待値となる
ような期待値をテストパターンとしてパターンジェネレ
ータ７６へ設定し、半導体デバイス７０から図８に示す
多値出力を出力してパス／フェール判定を行なう。
イス７０から出力される多値出力におけるＤレベルを判
定するために、Ｄレベルを挟み込むようなコンパレータ
７１、７３のＶＯＨレベル、ＶＯＬレベルの設定を
行ない、（ａ）、（ｂ）、（ｃ）、（ｅ）のタイミング
ではＬ期待値、（ｄ）のタイミングではＺ期待値となる
ような期待値をテストパターンとしてパターンジェネレ
ータ７６へ設定し、半導体デバイス７０から図８に示す
多値出力を出力してパス／フェール判定を行なう。
【０００８】このように、コンパレータ７１、７３のＶ
ＯＨレベル、ＶＯＬレベルの設定、テストパターンによ
るパターンジェネレータ７６の期待値の設定を４回行な
い、半導体デバイス７０から図８２に示す多値出力波形
を４回出力し、多値出力におけるＡ〜Ｄレベルのパス／
フェール判定が終了する。
ＯＨレベル、ＶＯＬレベルの設定、テストパターンによ
るパターンジェネレータ７６の期待値の設定を４回行な
い、半導体デバイス７０から図８２に示す多値出力波形
を４回出力し、多値出力におけるＡ〜Ｄレベルのパス／
フェール判定が終了する。
【０００９】上記のように、図７に示す従来の半導体試
験装置において、多値出力波形のパス／フェール判定を
行なう場合には、コンパレータ７１、７３のＶＯＨレベ
ル、ＶＯＬレベルの設定、ならびにパターンジェネレー
タ７６の期待値の設定を多値出力波形の段数分（上記従
来例の図８に示す多値出力波形では４段分）の設定を行
なう必要があった。また、パターンジェネレータ７６に
期待値の設定を行なうためのテストパターンは、上記と
同様に多値出力波形の段数分の数を用意し、半導体デバ
イス７０から多値出力波形を上記と同様に多値出力波形
の段数分の数（上記従来例の図８に示す多値出力波形で
は４回）出力して、それぞれ対応したテストパターンと
比較してパス／フェール判定を行う必要があった。この
ため、多値出力波形の段数の数が増えるほど、ＶＯＬレ
ベル、ＶＯＨレベルならびに期待値の設定回数が増え、
かつ比較回数も増加するため、試験時間が長くなってい
た。
験装置において、多値出力波形のパス／フェール判定を
行なう場合には、コンパレータ７１、７３のＶＯＨレベ
ル、ＶＯＬレベルの設定、ならびにパターンジェネレー
タ７６の期待値の設定を多値出力波形の段数分（上記従
来例の図８に示す多値出力波形では４段分）の設定を行
なう必要があった。また、パターンジェネレータ７６に
期待値の設定を行なうためのテストパターンは、上記と
同様に多値出力波形の段数分の数を用意し、半導体デバ
イス７０から多値出力波形を上記と同様に多値出力波形
の段数分の数（上記従来例の図８に示す多値出力波形で
は４回）出力して、それぞれ対応したテストパターンと
比較してパス／フェール判定を行う必要があった。この
ため、多値出力波形の段数の数が増えるほど、ＶＯＬレ
ベル、ＶＯＨレベルならびに期待値の設定回数が増え、
かつ比較回数も増加するため、試験時間が長くなってい
た。
【００１０】
【発明が解決しようとする課題】以上説明したように、
多値出力を与える半導体デバイスを試験する従来の半導
体試験装置において、半導体デバイスから出力される多
値出力のＬレベル、Ｈレベルを判定する判定レベルの設
定、ならびにＬレベル、Ｈレベルの判定結果と比較され
る期待値の設定は、多値出力の段数が増加するにともな
って増えていた。また、半導体デバイスの多値出力の出
力回数、ならびに半導体デバイスの多値出力のＬレベ
ル、Ｈレベルの判定結果と期待値との比較回数も、多値
出力の段数が増加するにともなって増えていた。このた
め、多くの試験時間がかかるといった不具合を招いてい
た。
多値出力を与える半導体デバイスを試験する従来の半導
体試験装置において、半導体デバイスから出力される多
値出力のＬレベル、Ｈレベルを判定する判定レベルの設
定、ならびにＬレベル、Ｈレベルの判定結果と比較され
る期待値の設定は、多値出力の段数が増加するにともな
って増えていた。また、半導体デバイスの多値出力の出
力回数、ならびに半導体デバイスの多値出力のＬレベ
ル、Ｈレベルの判定結果と期待値との比較回数も、多値
出力の段数が増加するにともなって増えていた。このた
め、多くの試験時間がかかるといった不具合を招いてい
た。
【００１１】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、多値出力のパ
ス／フェールを試験する試験時間を短縮した半導体試験
装置を提供することにある。
たものであり、その目的とするところは、多値出力のパ
ス／フェールを試験する試験時間を短縮した半導体試験
装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する手段は、被試験デバイスからアナロ
グデータとして出力され、複数の異なるレベルを有する
多値出力を受けて、該多値出力をディジタルデータに変
換するＡ／Ｄコンバータと、前記多値出力のそれぞれの
レベル毎に設定され、前記多値出力のパス／フェールを
判定するディジタルデータの判定レベルを発生するパタ
ーンジェネレータと、前記Ａ／Ｄコンバータで得られた
前記多値出力のディジタルデータと、前記パターンジェ
ネレータで発生された判定レベルとを、前記多値出力の
それぞれのレベル毎に比較し、比較結果にしたがって前
記多値出力のパス／フェールの判定結果を与えるディジ
タルデータ比較回路と、前記Ａ／Ｄコンバータに前記多
値出力のそれぞれのレベル毎にＡ／Ｄ変換のタイミング
を指示し、前記パターンジェネレータにディジタルデー
タに変換された前記多値出力のそれぞれのレベルと、対
応する判定レベルとを比較するタイミングを指示するタ
イミングジェネレータとを有することを特徴とする。
に、課題を解決する手段は、被試験デバイスからアナロ
グデータとして出力され、複数の異なるレベルを有する
多値出力を受けて、該多値出力をディジタルデータに変
換するＡ／Ｄコンバータと、前記多値出力のそれぞれの
レベル毎に設定され、前記多値出力のパス／フェールを
判定するディジタルデータの判定レベルを発生するパタ
ーンジェネレータと、前記Ａ／Ｄコンバータで得られた
前記多値出力のディジタルデータと、前記パターンジェ
ネレータで発生された判定レベルとを、前記多値出力の
それぞれのレベル毎に比較し、比較結果にしたがって前
記多値出力のパス／フェールの判定結果を与えるディジ
タルデータ比較回路と、前記Ａ／Ｄコンバータに前記多
値出力のそれぞれのレベル毎にＡ／Ｄ変換のタイミング
を指示し、前記パターンジェネレータにディジタルデー
タに変換された前記多値出力のそれぞれのレベルと、対
応する判定レベルとを比較するタイミングを指示するタ
イミングジェネレータとを有することを特徴とする。
【００１３】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【００１４】図１はこの発明の一実施形態に係る半導体
試験装置の構成を示す図である。図１において、この実
施形態の半導体試験装置は、被試験対象の半導体デバイ
ス１０から出力される多値出力を受けるＡ／Ｄコンバー
タ１１、半導体デバイス１０の出力の期待値となるテス
トパターンを出力するパターンジェネレータ１２、Ａ／
Ｄコンバータ１１にＡ／Ｄ変換のタイミングを指示する
タイミング信号を与え、かつパターンジェネレータ１２
にテストパターンの出力タイミングを指示するタイミン
グ信号を与えるタイミングジェネレータ１３、Ａ／Ｄコ
ンバータ１１の出力とパターンジェネレータ１２の出力
を比較するディジタルデータ比較回路１４、ディジタル
データ比較回路１４の比較結果のパス／フェール判定結
果を記憶するディジタルフェールメモリ１５ならびにＣ
ＰＵ１６を備えて構成される。
試験装置の構成を示す図である。図１において、この実
施形態の半導体試験装置は、被試験対象の半導体デバイ
ス１０から出力される多値出力を受けるＡ／Ｄコンバー
タ１１、半導体デバイス１０の出力の期待値となるテス
トパターンを出力するパターンジェネレータ１２、Ａ／
Ｄコンバータ１１にＡ／Ｄ変換のタイミングを指示する
タイミング信号を与え、かつパターンジェネレータ１２
にテストパターンの出力タイミングを指示するタイミン
グ信号を与えるタイミングジェネレータ１３、Ａ／Ｄコ
ンバータ１１の出力とパターンジェネレータ１２の出力
を比較するディジタルデータ比較回路１４、ディジタル
データ比較回路１４の比較結果のパス／フェール判定結
果を記憶するディジタルフェールメモリ１５ならびにＣ
ＰＵ１６を備えて構成される。
【００１５】上記構成において、半導体デバイス１０か
ら出力された多値出力は、Ａ／Ｄコンバータ１１によっ
てタイミングジェネレータ１３から与えられるタイミン
グでディジタルデータに変換される。Ａ／Ｄコンバータ
１１によって得られたディジタルデータは、タイミング
ジェネレータ１３から与えられるタイミングでパターン
ジェネレータ１２から発生される判定レベルデータ（期
待値）とディジタルデータ比較回路１４で比較される。
比較結果のパス／フェールの情報は、データフェールメ
モリ１５、ＣＰＵ１６へ与えられる。
ら出力された多値出力は、Ａ／Ｄコンバータ１１によっ
てタイミングジェネレータ１３から与えられるタイミン
グでディジタルデータに変換される。Ａ／Ｄコンバータ
１１によって得られたディジタルデータは、タイミング
ジェネレータ１３から与えられるタイミングでパターン
ジェネレータ１２から発生される判定レベルデータ（期
待値）とディジタルデータ比較回路１４で比較される。
比較結果のパス／フェールの情報は、データフェールメ
モリ１５、ＣＰＵ１６へ与えられる。
【００１６】図２はディジタルデータ比較回路１４の構
成を示す図である。図２において、ディジタルデータ比
較回路１４は、４つの比較回路１４１−１、１４１−
２、１４１−３、１４１−４と、Ｈ側判定回路１４２な
らびにＬ側判定回路１４３を備えて構成されている。
成を示す図である。図２において、ディジタルデータ比
較回路１４は、４つの比較回路１４１−１、１４１−
２、１４１−３、１４１−４と、Ｈ側判定回路１４２な
らびにＬ側判定回路１４３を備えて構成されている。
【００１７】図３は比較回路１４１−１〜１４１−４の
論理図を示し、図４は図３の真理値図を示し、図５は図
３の回路構成を示す図である。
論理図を示し、図４は図３の真理値図を示し、図５は図
３の回路構成を示す図である。
【００１８】図３に示す論理図は、図４の真理値に示す
ように、Ａ、Ｂ、Ｃとある３入力の論理データの比較を
行なうもので、Ａ＞Ｂの条件の時に出力Ｗが“１”、Ａ
＝Ｂの条件の時に出力Ｘが“１”、Ｂ＝Ｃの条件の時に
出力Ｙが“１”、Ｂ＞Ｃの条件の時に出力Ｚが“１”と
なるものである。このような論理演算は、図５に示すよ
うな論理ゲートの組み合わせ構成によって実現される。
ように、Ａ、Ｂ、Ｃとある３入力の論理データの比較を
行なうもので、Ａ＞Ｂの条件の時に出力Ｗが“１”、Ａ
＝Ｂの条件の時に出力Ｘが“１”、Ｂ＝Ｃの条件の時に
出力Ｙが“１”、Ｂ＞Ｃの条件の時に出力Ｚが“１”と
なるものである。このような論理演算は、図５に示すよ
うな論理ゲートの組み合わせ構成によって実現される。
【００１９】次に、図２に戻って、ディジタルデータ比
較回路１４の比較動作について説明する。
較回路１４の比較動作について説明する。
【００２０】Ａ／Ｄコンバータ１１でディジタルデータ
に変換された半導体デバイス１０の多値出力は、パター
ンジェネレータ１２のＨ側判定データ発生部１２−１、
Ｌ側判定データ発生部１２−２に設定されてテストパタ
ーンとなるそれぞれのディジタルデータと、比較回路１
４１−１〜１４１−４で各ビット毎に比較される。それ
ぞれの比較回路１４１−１〜１４１−４の比較結果出力
の出力Ｗ、出力Ｘは、Ｈ側判定回路１４２へ入力され、
比較結果出力の出力Ｙ、出力Ｚは、Ｌ側判定回路１４３
へ入力され、Ｈ側判定回路１４２、Ｌ側判定回路１４３
の判定結果でパス／フェールが判定される。
に変換された半導体デバイス１０の多値出力は、パター
ンジェネレータ１２のＨ側判定データ発生部１２−１、
Ｌ側判定データ発生部１２−２に設定されてテストパタ
ーンとなるそれぞれのディジタルデータと、比較回路１
４１−１〜１４１−４で各ビット毎に比較される。それ
ぞれの比較回路１４１−１〜１４１−４の比較結果出力
の出力Ｗ、出力Ｘは、Ｈ側判定回路１４２へ入力され、
比較結果出力の出力Ｙ、出力Ｚは、Ｌ側判定回路１４３
へ入力され、Ｈ側判定回路１４２、Ｌ側判定回路１４３
の判定結果でパス／フェールが判定される。
【００２１】例えば４ビットのＡ／Ｄコンバータ１１を
使用し、Ａ／Ｄコンバータ１１のアナログ基準電圧を
２．５Ｖに設定すると、変換されるＤＣレベルが１．０
Ｖの場合に、Ａ／Ｄコンバータ１１の出力で得られるデ
ィジタルデータは“０１１０”または“０１１１”とな
る。このようなＡ／Ｄコンバータ１１を使用した場合
に、パスと判定する判定レベルをＬ側レベル：０．７８
Ｖ、Ｈ側レベル：１．２５Ｖに設定すると、判定レベル
を４ビットで表したディジタルデータは、Ｌ側：“０１
０１”、Ｈ側“１０００”となる。これがテストパター
ンとして、パターンジェネレータ１２のＨ側判定データ
発生部１２−１と、Ｌ側判定データ発生部１２−２に設
定される。
使用し、Ａ／Ｄコンバータ１１のアナログ基準電圧を
２．５Ｖに設定すると、変換されるＤＣレベルが１．０
Ｖの場合に、Ａ／Ｄコンバータ１１の出力で得られるデ
ィジタルデータは“０１１０”または“０１１１”とな
る。このようなＡ／Ｄコンバータ１１を使用した場合
に、パスと判定する判定レベルをＬ側レベル：０．７８
Ｖ、Ｈ側レベル：１．２５Ｖに設定すると、判定レベル
を４ビットで表したディジタルデータは、Ｌ側：“０１
０１”、Ｈ側“１０００”となる。これがテストパター
ンとして、パターンジェネレータ１２のＨ側判定データ
発生部１２−１と、Ｌ側判定データ発生部１２−２に設
定される。
【００２２】Ａ／Ｄコンバータ１１から出力されるディ
ジタルデータが、“０１１０”の場合には、比較回路１
４１−１の入力は入力Ａ：“１”、入力Ｂ：“０”、入
力Ｃ：“０”となり、比較回路１４１−２の入力データ
は入力Ａ、Ｂ、Ｃがそれぞれ“０”、“１”、“１”と
なり、比較回路１４１−３の入力データは入力Ａ、Ｂ、
Ｃがそれぞれ“０”、“１”、“０”となり、比較回路
１４１−４の入力データは入力Ａ、Ｂ、Ｃがそれぞれ
“０”、“０”、“１”となる。
ジタルデータが、“０１１０”の場合には、比較回路１
４１−１の入力は入力Ａ：“１”、入力Ｂ：“０”、入
力Ｃ：“０”となり、比較回路１４１−２の入力データ
は入力Ａ、Ｂ、Ｃがそれぞれ“０”、“１”、“１”と
なり、比較回路１４１−３の入力データは入力Ａ、Ｂ、
Ｃがそれぞれ“０”、“１”、“０”となり、比較回路
１４１−４の入力データは入力Ａ、Ｂ、Ｃがそれぞれ
“０”、“０”、“１”となる。
【００２３】比較回路１４１−１の比較結果の出力は出
力Ｗ：“１”、出力Ｘ：“０”となり、比較回路１３１
−２の出力は出力Ｗ、Ｘがそれぞれ“０”、“０”とな
り、比較回路１４１−３の出力は出力Ｗ、Ｘがそれぞれ
“０”、“０”となり、比較回路１４１−４の出力は出
力Ｗ、Ｘがそれぞれ“０”、“１”となる。比較回路１
４１−１〜１４１−４のそれぞれの出力Ｗ、Ｘは、Ｈ側
判定回路１４２へ入力され、Ｈ側判定回路１４２の出力
は“０”となる。
力Ｗ：“１”、出力Ｘ：“０”となり、比較回路１３１
−２の出力は出力Ｗ、Ｘがそれぞれ“０”、“０”とな
り、比較回路１４１−３の出力は出力Ｗ、Ｘがそれぞれ
“０”、“０”となり、比較回路１４１−４の出力は出
力Ｗ、Ｘがそれぞれ“０”、“１”となる。比較回路１
４１−１〜１４１−４のそれぞれの出力Ｗ、Ｘは、Ｈ側
判定回路１４２へ入力され、Ｈ側判定回路１４２の出力
は“０”となる。
【００２４】また、比較回路１４１−１の出力は出力
Ｙ：“１”、出力Ｚ：“０”となり、比較回路１４１−
２の出力は出力Ｙ、Ｚがそれぞれ“１”、“０”とな
り、比較回路１４１−３の出力は出力Ｙ、Ｚがそれぞれ
“０”、“１”となり、比較回路１４１−４の出力は出
力Ｙ、Ｚがそれぞれ“０”、“０”となる。比較回路１
４１−１〜１４１−４のそれぞれの出力Ｙ、Ｚは、Ｌ側
判定回路１４３へ入力され、Ｌ側判定回路１４３の出力
は“０”となる。したがって、Ｈ側判定回路１４２、Ｌ
側判定回路１４３の出力の判定データが共に“０”とな
るため、パス判定となる。また、Ａ／Ｄコンバータ１１
で変換される１．０ＶのＤＣレベルが、“０１１１”に
変換されたディジタルデータの場合であっても、Ｈ側判
定回路１４２、Ｌ側判定回路１４３の出力の判定データ
が共に“０”となるため、パス判定となる。
Ｙ：“１”、出力Ｚ：“０”となり、比較回路１４１−
２の出力は出力Ｙ、Ｚがそれぞれ“１”、“０”とな
り、比較回路１４１−３の出力は出力Ｙ、Ｚがそれぞれ
“０”、“１”となり、比較回路１４１−４の出力は出
力Ｙ、Ｚがそれぞれ“０”、“０”となる。比較回路１
４１−１〜１４１−４のそれぞれの出力Ｙ、Ｚは、Ｌ側
判定回路１４３へ入力され、Ｌ側判定回路１４３の出力
は“０”となる。したがって、Ｈ側判定回路１４２、Ｌ
側判定回路１４３の出力の判定データが共に“０”とな
るため、パス判定となる。また、Ａ／Ｄコンバータ１１
で変換される１．０ＶのＤＣレベルが、“０１１１”に
変換されたディジタルデータの場合であっても、Ｈ側判
定回路１４２、Ｌ側判定回路１４３の出力の判定データ
が共に“０”となるため、パス判定となる。
【００２５】次に、フェールと判定されるＤＣレベルが
１．４５Ｖの場合には、Ａ／Ｄコンバータ１１で得られ
たディジタルデータは“１００１”となり、比較回路１
４１−１の出力は出力Ｗ、Ｘがそれぞれ“０”、“１”
となり、比較回路１４１−２の出力は出力Ｗ、Ｘがそれ
ぞれ“０”、“１”となり、比較回路１４１−３の出力
は出力Ｗ、Ｘがそれぞれ“０”、“１”となり、比較回
路１４１−４の出力は出力Ｗ、Ｘがそれぞれ“０”、
“０”となる。これにより、Ｈ側判定回路１４２の出力
の判定データは“１”となる。
１．４５Ｖの場合には、Ａ／Ｄコンバータ１１で得られ
たディジタルデータは“１００１”となり、比較回路１
４１−１の出力は出力Ｗ、Ｘがそれぞれ“０”、“１”
となり、比較回路１４１−２の出力は出力Ｗ、Ｘがそれ
ぞれ“０”、“１”となり、比較回路１４１−３の出力
は出力Ｗ、Ｘがそれぞれ“０”、“１”となり、比較回
路１４１−４の出力は出力Ｗ、Ｘがそれぞれ“０”、
“０”となる。これにより、Ｈ側判定回路１４２の出力
の判定データは“１”となる。
【００２６】また、比較回路１４１−１の出力は出力
Ｙ、Ｚがそれぞれ“０”、“１”となり、比較回路１４
１−２の出力は出力Ｙ、Ｚがそれぞれ“０”、“０”と
なり、比較回路１４１−３の出力は出力Ｙ、Ｚがそれぞ
れ“１”、“０”となり、比較回路１４１−４の出力は
出力Ｙ、Ｚがそれぞれ“１”、“０”となる。これによ
り、Ｌ側判定回路１４３の出力の判定データが“０”と
なる。したがって、Ｈ側判定回路１４２の出力の判定デ
ータが“１”、Ｌ側判定回路１４３の出力の判定データ
が“０”となるため、Ｈ側でフェール判定となる。
Ｙ、Ｚがそれぞれ“０”、“１”となり、比較回路１４
１−２の出力は出力Ｙ、Ｚがそれぞれ“０”、“０”と
なり、比較回路１４１−３の出力は出力Ｙ、Ｚがそれぞ
れ“１”、“０”となり、比較回路１４１−４の出力は
出力Ｙ、Ｚがそれぞれ“１”、“０”となる。これによ
り、Ｌ側判定回路１４３の出力の判定データが“０”と
なる。したがって、Ｈ側判定回路１４２の出力の判定デ
ータが“１”、Ｌ側判定回路１４３の出力の判定データ
が“０”となるため、Ｈ側でフェール判定となる。
【００２７】一方、フェールとなるＤＣレベルが０．４
７Ｖの場合には、Ａ／Ｄコンバータ１１で得られたディ
ジタルデータは“００１１”となり、比較回路１４１−
１の出力は出力Ｗ、Ｘがそれぞれ“１”、“０”とな
り、比較回路１４１−２の出力は出力Ｗ、Ｘがそれぞれ
“０”、“１”となり、比較回路１４１−３の出力は出
力Ｗ、Ｘがそれぞれ“０”、“０”となり、比較回路１
４１−４の出力は出力Ｗ、Ｘがそれぞれ“０”、“０”
となる。これにより、Ｈ側判定回路１４２の出力の判定
データは“０”となる。
７Ｖの場合には、Ａ／Ｄコンバータ１１で得られたディ
ジタルデータは“００１１”となり、比較回路１４１−
１の出力は出力Ｗ、Ｘがそれぞれ“１”、“０”とな
り、比較回路１４１−２の出力は出力Ｗ、Ｘがそれぞれ
“０”、“１”となり、比較回路１４１−３の出力は出
力Ｗ、Ｘがそれぞれ“０”、“０”となり、比較回路１
４１−４の出力は出力Ｗ、Ｘがそれぞれ“０”、“０”
となる。これにより、Ｈ側判定回路１４２の出力の判定
データは“０”となる。
【００２８】また、比較回路１４１−１の出力は出力
Ｙ、Ｚがそれぞれ“１”、“０”となり、比較回路１４
１−２の出力は出力Ｙ、Ｚがそれぞれ“０”、“０”と
なり、比較回路１４１−３の出力は出力Ｙ、Ｚがそれぞ
れ“０”、“１”となり、比較回路１４１−４の出力は
出力Ｙ、Ｚがそれぞれ“１”、“０”となる。これによ
り、Ｌ側判定回路１４３の出力の判定データは“１”と
なる。したがって、Ｈ側判定回路１４２の出力の判定デ
ータが“０”、Ｌ側判定回路１４３の出力の判定データ
が“１”となるため、Ｌ側でフェール判定となる。
Ｙ、Ｚがそれぞれ“１”、“０”となり、比較回路１４
１−２の出力は出力Ｙ、Ｚがそれぞれ“０”、“０”と
なり、比較回路１４１−３の出力は出力Ｙ、Ｚがそれぞ
れ“０”、“１”となり、比較回路１４１−４の出力は
出力Ｙ、Ｚがそれぞれ“１”、“０”となる。これによ
り、Ｌ側判定回路１４３の出力の判定データは“１”と
なる。したがって、Ｈ側判定回路１４２の出力の判定デ
ータが“０”、Ｌ側判定回路１４３の出力の判定データ
が“１”となるため、Ｌ側でフェール判定となる。
【００２９】このような、Ｈ側判定回路１４２、Ｌ側判
定回路１４３の判定結果をデータフェールメモリ１５に
それぞれ記憶しておけば、フェール原因の解析におい
て、Ｈ側／Ｌ側のどちら側でフェールしたかを把握する
ことができる。また、フェール時に、ＣＰＵ１６の所定
のフラグを立て、フェールした以降のテストを中断する
するようにＣＰＵ１６がテストルーチンを制御するよう
にしてもよい。
定回路１４３の判定結果をデータフェールメモリ１５に
それぞれ記憶しておけば、フェール原因の解析におい
て、Ｈ側／Ｌ側のどちら側でフェールしたかを把握する
ことができる。また、フェール時に、ＣＰＵ１６の所定
のフラグを立て、フェールした以降のテストを中断する
するようにＣＰＵ１６がテストルーチンを制御するよう
にしてもよい。
【００３０】次に、８ビットのＡ／Ｄコンバータ１１を
アナログ基準電圧を２．５Ｖで使用した場合に、図６に
示す半導体デバイス１０の多値出力波形６１をタイミン
グジェネレータ１３から与えられる（ａ）、（ｂ）、
（ｃ）、（ｄ），（ｅ）のタイミングでパス／フェール
の判定を行う実施形態について説明する。
アナログ基準電圧を２．５Ｖで使用した場合に、図６に
示す半導体デバイス１０の多値出力波形６１をタイミン
グジェネレータ１３から与えられる（ａ）、（ｂ）、
（ｃ）、（ｄ），（ｅ）のタイミングでパス／フェール
の判定を行う実施形態について説明する。
【００３１】このような実施形態においては、半導体デ
バイス１０から出力される多値出力波形６１のタイミン
グ（ａ）、（ｅ）における出力レベル（Ａレベル）は、
０．５Ｖであり、このＡレベルの８ビットディジタルデ
ータは、“００１１００１１”となり、多値出力波形６
１のタイミング（ｂ）における出力レベル（Ｂレベル）
は、１．０Ｖであり、このＢレベルの８ビットディジタ
ルデータは、“０１１００１１０となり、多値出力波形
６１のタイミング（ｃ）における出力レベル（Ｃレベ
ル）は、１．５Ｖであり、このＣレベルの８ビットディ
ジタルデータは、“１００１１０１０”となり、多値出
力波形６１のタイミング（ｄ）における出力レベル（Ｄ
レベル）は、２．０Ｖであり、このＤレベルの８ビット
ディジタルデータは、“１１００１１０１”となる。
バイス１０から出力される多値出力波形６１のタイミン
グ（ａ）、（ｅ）における出力レベル（Ａレベル）は、
０．５Ｖであり、このＡレベルの８ビットディジタルデ
ータは、“００１１００１１”となり、多値出力波形６
１のタイミング（ｂ）における出力レベル（Ｂレベル）
は、１．０Ｖであり、このＢレベルの８ビットディジタ
ルデータは、“０１１００１１０となり、多値出力波形
６１のタイミング（ｃ）における出力レベル（Ｃレベ
ル）は、１．５Ｖであり、このＣレベルの８ビットディ
ジタルデータは、“１００１１０１０”となり、多値出
力波形６１のタイミング（ｄ）における出力レベル（Ｄ
レベル）は、２．０Ｖであり、このＤレベルの８ビット
ディジタルデータは、“１１００１１０１”となる。
【００３２】また、タイミング（ａ）、（ｅ）における
Ａレベルに対するＬ側の判定Ｌレベルは０．３５Ｖ
（８ビットのディジタルデータは“０１００００１
１”）に設定され、Ｈ側の判定Ｈレベルは０．６５Ｖ
（８ビットのディジタルデータは“００１００１０
０”）に設定され、タイミング（ｂ）におけるＢレベル
に対するＬ側の判定Ｌレベルは０．８５Ｖ（８ビット
のディジタルデータは“０１０１０１１１”）に設定さ
れ、Ｈ側の判定Ｈレベルは１．１５Ｖ（８ビットのデ
ィジタルデータは“０１１１０１１０”）に設定され、
タイミング（ｃ）におけるＣレベルに対するＬ側の判定
Ｌレベルは１．３５Ｖ（８ビットのディジタルデータ
は“１０００１０１０”）に設定され、Ｈ側の判定Ｈレ
ベルは１．６５Ｖ（８ビットのディジタルデータは
“１０１０１００１”）に設定され、タイミング（ｄ）
におけるＤレベルに対するＬ側の判定Ｌレベルは１．
８５Ｖ（８ビットのディジタルデータは“１０１１１１
０１”）に設定され、Ｈ側の判定Ｈレベルは２．１５
Ｖ（８ビットのディジタルデータは“１１０１１１０
０”）に設定される。
Ａレベルに対するＬ側の判定Ｌレベルは０．３５Ｖ
（８ビットのディジタルデータは“０１００００１
１”）に設定され、Ｈ側の判定Ｈレベルは０．６５Ｖ
（８ビットのディジタルデータは“００１００１０
０”）に設定され、タイミング（ｂ）におけるＢレベル
に対するＬ側の判定Ｌレベルは０．８５Ｖ（８ビット
のディジタルデータは“０１０１０１１１”）に設定さ
れ、Ｈ側の判定Ｈレベルは１．１５Ｖ（８ビットのデ
ィジタルデータは“０１１１０１１０”）に設定され、
タイミング（ｃ）におけるＣレベルに対するＬ側の判定
Ｌレベルは１．３５Ｖ（８ビットのディジタルデータ
は“１０００１０１０”）に設定され、Ｈ側の判定Ｈレ
ベルは１．６５Ｖ（８ビットのディジタルデータは
“１０１０１００１”）に設定され、タイミング（ｄ）
におけるＤレベルに対するＬ側の判定Ｌレベルは１．
８５Ｖ（８ビットのディジタルデータは“１０１１１１
０１”）に設定され、Ｈ側の判定Ｈレベルは２．１５
Ｖ（８ビットのディジタルデータは“１１０１１１０
０”）に設定される。
【００３３】８ビットのＡ／Ｄコンバータ１１を使用す
ることで、図２に示すパターンジェネレータ１２は、図
示しないがＨ側判定データ発生部１２−１ならびにＬ側
判定データ発生部１２−２がそれぞれ８ビットに拡張さ
れる。また、図２に示すディジタルデータ比較回路１４
は、４つの比較回路１４１−５〜１４１−８（図示せ
ず）がさらに拡張され、それに伴って、図示しないがＨ
側判定回路１４２ならびにＬ側判定回路１４３の論理ゲ
ートも拡張される。すなわち、８ビットのデータの８ビ
ット目をＭＳＢ、１ビット目をＬＳＢとすると、比較回
路１４１−１の入力ＡにＨ側判定データ発生部１２−１
で発生されたテストパターンの８ビット目が与えられ、
入力ＢにＡ／Ｄコンバータ１１の８ビット目のディジタ
ルデータが与えられ、入力ＣにＬ側判定データ発生部１
２−２で発生されたテストパターンの８ビット目が与え
られ、比較回路１４１−２の入力ＡにＨ側判定データ発
生部１２−１で発生されたテストパターンの７ビット目
が与えられ、入力ＢにＡ／Ｄコンバータ１１の７ビット
目のディジタルデータが与えられ、入力ＣにＬ側判定デ
ータ発生部１２−２で発生されたテストパターンの７ビ
ット目が与えられ、比較回路１４１−３の入力ＡにＨ側
判定データ発生部１２−１で発生されたテストパターン
の６ビット目が与えられ、入力ＢにＡ／Ｄコンバータ１
１の６ビット目のディジタルデータが与えられ、入力Ｃ
にＬ側判定データ発生部１２−２で発生されたテストパ
ターンの６ビット目が与えられ、比較回路１４１−４の
入力ＡにＨ側判定データ発生部１２−１で発生されたテ
ストパターンの５ビット目が与えられ、入力ＢにＡ／Ｄ
コンバータ１１の５ビット目のディジタルデータが与え
られ、入力ＣにＬ側判定データ発生部１２−２で発生さ
れたテストパターンの５ビット目が与えられる。
ることで、図２に示すパターンジェネレータ１２は、図
示しないがＨ側判定データ発生部１２−１ならびにＬ側
判定データ発生部１２−２がそれぞれ８ビットに拡張さ
れる。また、図２に示すディジタルデータ比較回路１４
は、４つの比較回路１４１−５〜１４１−８（図示せ
ず）がさらに拡張され、それに伴って、図示しないがＨ
側判定回路１４２ならびにＬ側判定回路１４３の論理ゲ
ートも拡張される。すなわち、８ビットのデータの８ビ
ット目をＭＳＢ、１ビット目をＬＳＢとすると、比較回
路１４１−１の入力ＡにＨ側判定データ発生部１２−１
で発生されたテストパターンの８ビット目が与えられ、
入力ＢにＡ／Ｄコンバータ１１の８ビット目のディジタ
ルデータが与えられ、入力ＣにＬ側判定データ発生部１
２−２で発生されたテストパターンの８ビット目が与え
られ、比較回路１４１−２の入力ＡにＨ側判定データ発
生部１２−１で発生されたテストパターンの７ビット目
が与えられ、入力ＢにＡ／Ｄコンバータ１１の７ビット
目のディジタルデータが与えられ、入力ＣにＬ側判定デ
ータ発生部１２−２で発生されたテストパターンの７ビ
ット目が与えられ、比較回路１４１−３の入力ＡにＨ側
判定データ発生部１２−１で発生されたテストパターン
の６ビット目が与えられ、入力ＢにＡ／Ｄコンバータ１
１の６ビット目のディジタルデータが与えられ、入力Ｃ
にＬ側判定データ発生部１２−２で発生されたテストパ
ターンの６ビット目が与えられ、比較回路１４１−４の
入力ＡにＨ側判定データ発生部１２−１で発生されたテ
ストパターンの５ビット目が与えられ、入力ＢにＡ／Ｄ
コンバータ１１の５ビット目のディジタルデータが与え
られ、入力ＣにＬ側判定データ発生部１２−２で発生さ
れたテストパターンの５ビット目が与えられる。
【００３４】また、比較回路１４１−５の入力ＡにＨ側
判定データ発生部１２−１で発生されたテストパターン
の４ビット目が与えられ、入力ＢにＡ／Ｄコンバータ１
１の４ビット目のディジタルデータが与えられ、入力Ｃ
にＬ側判定データ発生部１２−２で発生されたテストパ
ターンの４ビット目が与えられ、比較回路１４１−６の
入力ＡにＨ側判定データ発生部１２−１で発生されたテ
ストパターンの３ビット目が与えられ、入力ＢにＡ／Ｄ
コンバータ１１の３ビット目のディジタルデータが与え
られ、入力ＣにＬ側判定データ発生部１２−２で発生さ
れたテストパターンの３ビット目が与えられ、比較回路
１４１−７の入力ＡにＨ側判定データ発生部１２−１で
発生されたテストパターンの２ビット目が与えられ、入
力ＢにＡ／Ｄコンバータ１１の２ビット目のディジタル
データが与えられ、入力ＣにＬ側判定データ発生部１２
−２で発生されたテストパターンの２ビット目が与えら
れ、比較回路１４１−８の入力ＡにＨ側判定データ発生
部１２−１で発生されたテストパターンの１ビット目が
与えられ、入力ＢにＡ／Ｄコンバータ１１の１ビット目
のディジタルデータが与えられ、入力ＣにＬ側判定デー
タ発生部１２−２で発生されたテストパターンの１ビッ
ト目が与えられる。
判定データ発生部１２−１で発生されたテストパターン
の４ビット目が与えられ、入力ＢにＡ／Ｄコンバータ１
１の４ビット目のディジタルデータが与えられ、入力Ｃ
にＬ側判定データ発生部１２−２で発生されたテストパ
ターンの４ビット目が与えられ、比較回路１４１−６の
入力ＡにＨ側判定データ発生部１２−１で発生されたテ
ストパターンの３ビット目が与えられ、入力ＢにＡ／Ｄ
コンバータ１１の３ビット目のディジタルデータが与え
られ、入力ＣにＬ側判定データ発生部１２−２で発生さ
れたテストパターンの３ビット目が与えられ、比較回路
１４１−７の入力ＡにＨ側判定データ発生部１２−１で
発生されたテストパターンの２ビット目が与えられ、入
力ＢにＡ／Ｄコンバータ１１の２ビット目のディジタル
データが与えられ、入力ＣにＬ側判定データ発生部１２
−２で発生されたテストパターンの２ビット目が与えら
れ、比較回路１４１−８の入力ＡにＨ側判定データ発生
部１２−１で発生されたテストパターンの１ビット目が
与えられ、入力ＢにＡ／Ｄコンバータ１１の１ビット目
のディジタルデータが与えられ、入力ＣにＬ側判定デー
タ発生部１２−２で発生されたテストパターンの１ビッ
ト目が与えられる。
【００３５】また、Ｈ側判定回路１４２には、比較回路
１４１−１〜１４１−４の出力Ｗの反転値と比較回路１
４１−５の出力Ｗ、Ｘの反転値を入力する論理（否定論
理積）ゲートと、比較回路１４１−１〜１４１−５の出
力Ｗの反転値と比較回路１４１−６の出力Ｗ、Ｘの反転
値を入力する論理（否定論理積）ゲートと、比較回路１
４１−１〜１４１−６の出力Ｗの反転値と比較回路１４
１−７の出力Ｗ、Ｘの反転値を入力する論理（否定論理
積）ゲートと、比較回路１４１−１〜１４１−７の出力
Ｗの反転値と比較回路１４１−８の出力Ｗ、Ｘの反転値
を入力する論理（否定論理積）ゲートが拡張される。
１４１−１〜１４１−４の出力Ｗの反転値と比較回路１
４１−５の出力Ｗ、Ｘの反転値を入力する論理（否定論
理積）ゲートと、比較回路１４１−１〜１４１−５の出
力Ｗの反転値と比較回路１４１−６の出力Ｗ、Ｘの反転
値を入力する論理（否定論理積）ゲートと、比較回路１
４１−１〜１４１−６の出力Ｗの反転値と比較回路１４
１−７の出力Ｗ、Ｘの反転値を入力する論理（否定論理
積）ゲートと、比較回路１４１−１〜１４１−７の出力
Ｗの反転値と比較回路１４１−８の出力Ｗ、Ｘの反転値
を入力する論理（否定論理積）ゲートが拡張される。
【００３６】Ｌ側判定回路１４３には、比較回路１４１
−１〜１４１−４の出力Ｚの反転値と比較回路１４１−
５の出力Ｙ、Ｚの反転値を入力する論理（否定論理積）
ゲートと、比較回路１４１−１〜１４１−５の出力Ｚの
反転値と比較回路１４１−６の出力Ｙ、Ｚの反転値を入
力する論理（否定論理積）ゲートと、比較回路１４１−
１〜１４１−６の出力Ｚの反転値と比較回路１４１−７
の出力Ｙ、Ｚの反転値を入力する論理（否定論理積）ゲ
ートと、比較回路１４１−１〜１４１−７の出力Ｚの反
転値と比較回路１４１−８の出力Ｙ、Ｚの反転値を入力
する論理（否定論理積）ゲートが拡張される。
−１〜１４１−４の出力Ｚの反転値と比較回路１４１−
５の出力Ｙ、Ｚの反転値を入力する論理（否定論理積）
ゲートと、比較回路１４１−１〜１４１−５の出力Ｚの
反転値と比較回路１４１−６の出力Ｙ、Ｚの反転値を入
力する論理（否定論理積）ゲートと、比較回路１４１−
１〜１４１−６の出力Ｚの反転値と比較回路１４１−７
の出力Ｙ、Ｚの反転値を入力する論理（否定論理積）ゲ
ートと、比較回路１４１−１〜１４１−７の出力Ｚの反
転値と比較回路１４１−８の出力Ｙ、Ｚの反転値を入力
する論理（否定論理積）ゲートが拡張される。
【００３７】このような構成において、図６に示すよう
に、まず（ａ）のタイミングで多値出力波形のＡレベル
の０．５ＶがＡ／Ｄコンバータ１１でディジタルデータ
“００１１００１１”に変換される。次に、パターンジ
ェネレータ１２において一連のテストパターンとして設
定されているＨ側判定レベル“０１００００１１”
（０．６５Ｖ）、Ｌ側判定レベル“００１００１０
０”（０．３５Ｖ）の各ビットデータが、（ａ）のタイ
ミングでディジタルデータに変換されたＡレベルの各ビ
ットデータとディジタルデータ比較器回路１４の対応す
る比較回路１４１−１〜１４１−８で比較される。比較
結果はＨ側判定回路１４２、Ｌ側判定回路１４３でＡレ
ベルがパス、又はＨ側のフェール、Ｌ側のフェールが判
定される。
に、まず（ａ）のタイミングで多値出力波形のＡレベル
の０．５ＶがＡ／Ｄコンバータ１１でディジタルデータ
“００１１００１１”に変換される。次に、パターンジ
ェネレータ１２において一連のテストパターンとして設
定されているＨ側判定レベル“０１００００１１”
（０．６５Ｖ）、Ｌ側判定レベル“００１００１０
０”（０．３５Ｖ）の各ビットデータが、（ａ）のタイ
ミングでディジタルデータに変換されたＡレベルの各ビ
ットデータとディジタルデータ比較器回路１４の対応す
る比較回路１４１−１〜１４１−８で比較される。比較
結果はＨ側判定回路１４２、Ｌ側判定回路１４３でＡレ
ベルがパス、又はＨ側のフェール、Ｌ側のフェールが判
定される。
【００３８】続いて、図６に示すように、（ｂ）のタイ
ミングで多値出力波形のＢレベルの１．０ＶがＡ／Ｄコ
ンバータ１１でディジタルデータ“０１１００１１０”
に変換される。次に、パターンジェネレータ１２におい
て一連のテストパターンとして設定されているＨ側判定
レベル“０１１１０１１０”（１．１５Ｖ）、Ｌ側判
定レベル“０１０１０１１１”（０．６５Ｖ）の各ビ
ットデータが、（ｂ）のタイミングでディジタルデータ
に変換されたＢレベルの各ビットデータとディジタルデ
ータ比較器回路１４の対応する比較回路１４１−１〜１
４１−８で比較される。比較結果はＨ側判定回路１４
２、Ｌ側判定回路１４３でＢレベルがパス、又はＨ側の
フェール、Ｌ側のフェールが判定される。
ミングで多値出力波形のＢレベルの１．０ＶがＡ／Ｄコ
ンバータ１１でディジタルデータ“０１１００１１０”
に変換される。次に、パターンジェネレータ１２におい
て一連のテストパターンとして設定されているＨ側判定
レベル“０１１１０１１０”（１．１５Ｖ）、Ｌ側判
定レベル“０１０１０１１１”（０．６５Ｖ）の各ビ
ットデータが、（ｂ）のタイミングでディジタルデータ
に変換されたＢレベルの各ビットデータとディジタルデ
ータ比較器回路１４の対応する比較回路１４１−１〜１
４１−８で比較される。比較結果はＨ側判定回路１４
２、Ｌ側判定回路１４３でＢレベルがパス、又はＨ側の
フェール、Ｌ側のフェールが判定される。
【００３９】続いて、図６に示すように、（ｃ）のタイ
ミングで多値出力波形のＣレベルの１．５ＶがＡ／Ｄコ
ンバータ１１でディジタルデータ“１００１１０１０”
に変換される。次に、パターンジェネレータ１２におい
て一連のテストパターンとして設定されているＨ側判定
レベル“１０１０１００１”（１．６５Ｖ）、Ｌ側判
定レベル“１０００１０１０”（１．３５Ｖ）の各ビ
ットデータが、（ｃ）のタイミングでディジタルデータ
に変換されたＣレベルの各ビットデータとディジタルデ
ータ比較器回路１４の対応する比較回路１４１−１〜１
４１−８で比較される。比較結果はＨ側判定回路１４
２、Ｌ側判定回路１４３でＣレベルがパス、又はＨ側の
フェール、Ｌ側のフェールが判定される。
ミングで多値出力波形のＣレベルの１．５ＶがＡ／Ｄコ
ンバータ１１でディジタルデータ“１００１１０１０”
に変換される。次に、パターンジェネレータ１２におい
て一連のテストパターンとして設定されているＨ側判定
レベル“１０１０１００１”（１．６５Ｖ）、Ｌ側判
定レベル“１０００１０１０”（１．３５Ｖ）の各ビ
ットデータが、（ｃ）のタイミングでディジタルデータ
に変換されたＣレベルの各ビットデータとディジタルデ
ータ比較器回路１４の対応する比較回路１４１−１〜１
４１−８で比較される。比較結果はＨ側判定回路１４
２、Ｌ側判定回路１４３でＣレベルがパス、又はＨ側の
フェール、Ｌ側のフェールが判定される。
【００４０】続いて、図６に示すように、（ｄ）のタイ
ミングで多値出力波形のＤレベルの２．０ＶがＡ／Ｄコ
ンバータ１１でディジタルデータ“１１００１１０１”
に変換される。次に、パターンジェネレータ１２におい
て一連のテストパターンとして設定されているＨ側判定
レベル“１１０１１１００”（２．１５Ｖ）、Ｌ側判
定レベル“１０１１１１０１”（１．８５Ｖ）の各ビ
ットデータが、（ｄ）のタイミングでディジタルデータ
に変換されたＤレベルの各ビットデータとディジタルデ
ータ比較器回路１４の対応する比較回路１４１−１〜１
４１−８で比較される。比較結果はＨ側判定回路１４
２、Ｌ側判定回路１４３でＤレベルがパス、又はＨ側の
フェール、Ｌ側のフェールが判定される。
ミングで多値出力波形のＤレベルの２．０ＶがＡ／Ｄコ
ンバータ１１でディジタルデータ“１１００１１０１”
に変換される。次に、パターンジェネレータ１２におい
て一連のテストパターンとして設定されているＨ側判定
レベル“１１０１１１００”（２．１５Ｖ）、Ｌ側判
定レベル“１０１１１１０１”（１．８５Ｖ）の各ビ
ットデータが、（ｄ）のタイミングでディジタルデータ
に変換されたＤレベルの各ビットデータとディジタルデ
ータ比較器回路１４の対応する比較回路１４１−１〜１
４１−８で比較される。比較結果はＨ側判定回路１４
２、Ｌ側判定回路１４３でＤレベルがパス、又はＨ側の
フェール、Ｌ側のフェールが判定される。
【００４１】最後に、図６に示すように、（ｅ）のタイ
ミングで多値出力波形のＡレベルの０．５ＶがＡ／Ｄコ
ンバータ１１でディジタルデータ“００１１００１１”
に変換される。次に、パターンジェネレータ１２におい
て一連のテストパターンとして設定されているＨ側判定
レベル“０１００００１１”（０．６５Ｖ）、Ｌ側判
定レベル“００１００１００”（０．３５Ｖ）の各ビ
ットデータが、（ｅ）のタイミングでディジタルデータ
に変換されたＡレベルの各ビットデータとディジタルデ
ータ比較器回路１４の対応する比較回路１４１−１〜１
４１−８で比較される。比較結果はＨ側判定回路１４
２、Ｌ側判定回路１４３でＡレベルがパス、又はＨ側の
フェール、Ｌ側のフェールが判定される。
ミングで多値出力波形のＡレベルの０．５ＶがＡ／Ｄコ
ンバータ１１でディジタルデータ“００１１００１１”
に変換される。次に、パターンジェネレータ１２におい
て一連のテストパターンとして設定されているＨ側判定
レベル“０１００００１１”（０．６５Ｖ）、Ｌ側判
定レベル“００１００１００”（０．３５Ｖ）の各ビ
ットデータが、（ｅ）のタイミングでディジタルデータ
に変換されたＡレベルの各ビットデータとディジタルデ
ータ比較器回路１４の対応する比較回路１４１−１〜１
４１−８で比較される。比較結果はＨ側判定回路１４
２、Ｌ側判定回路１４３でＡレベルがパス、又はＨ側の
フェール、Ｌ側のフェールが判定される。
【００４２】このように、（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）の各タイミングでの各レベル毎の判定レ
ベルとなるテストパターンの設定を、パターンジェネレ
ータ１２において１回行ない、上記各タイミングにおい
てパス／フェール判定するだけで、半導体デバイス１０
の多値出力波形６１における各レベルの判定を行うこと
が可能となる。
（ｄ）、（ｅ）の各タイミングでの各レベル毎の判定レ
ベルとなるテストパターンの設定を、パターンジェネレ
ータ１２において１回行ない、上記各タイミングにおい
てパス／フェール判定するだけで、半導体デバイス１０
の多値出力波形６１における各レベルの判定を行うこと
が可能となる。
【００４３】このように、Ｎ段のレベルがある多値出力
波形のパス／フェール判定を行なうには、従来技術では
パターンジェネレータと判定レベルであるコンパレータ
のＶＯＨ、ＶＯＬの設定、ならびにテストパターンのパ
ス／フェール判定をＮ回行なっていたが、上記実施形態
においては、１回のテストパターンの設定で、かつ半導
体デバイスから多値出力を１回出力するだけで、多値出
力のそれぞれのレベル毎のパス／フェール判定を行うこ
とが可能となる。このため、テストタイムは従来に比べ
て（Ｎ−１）／Ｎに短縮することができる。これは、多
値出力波形の段数（Ｎ）が増えるほど、テスト時間の短
縮効果が大きくなる。また、作成するテストパターンの
数もＮ本から１本に減らすことができる。
波形のパス／フェール判定を行なうには、従来技術では
パターンジェネレータと判定レベルであるコンパレータ
のＶＯＨ、ＶＯＬの設定、ならびにテストパターンのパ
ス／フェール判定をＮ回行なっていたが、上記実施形態
においては、１回のテストパターンの設定で、かつ半導
体デバイスから多値出力を１回出力するだけで、多値出
力のそれぞれのレベル毎のパス／フェール判定を行うこ
とが可能となる。このため、テストタイムは従来に比べ
て（Ｎ−１）／Ｎに短縮することができる。これは、多
値出力波形の段数（Ｎ）が増えるほど、テスト時間の短
縮効果が大きくなる。また、作成するテストパターンの
数もＮ本から１本に減らすことができる。
【００４４】なお、上実施形態では、４ビットもしくは
８ビットのＡ／Ｄコンバータでアナログ基準電圧を２．
５Ｖに設定した例で説明したが、判定精度を向上せせる
ためには、Ａ／Ｄコンバータの分解能を高め、アナログ
基準電圧を大きくし、また判定レベルのビット数を増や
すようにすればよい。例えばｎ（ｎ＞８）ビットのＡ／
Ｄコンバータを使用し、アナログ基準電圧の設定電圧を
Ｖref に設定し、判定レベルもｎビットのディジタルデ
ータに設定し、ｎ個分のディジタルデータ比較回路を用
意することで、判定しようとする多値出力波形のＤＣレ
ベルがＶref まで判定できるようになり、判定精度もＶ
ref／２ｎに向上させることができる。
８ビットのＡ／Ｄコンバータでアナログ基準電圧を２．
５Ｖに設定した例で説明したが、判定精度を向上せせる
ためには、Ａ／Ｄコンバータの分解能を高め、アナログ
基準電圧を大きくし、また判定レベルのビット数を増や
すようにすればよい。例えばｎ（ｎ＞８）ビットのＡ／
Ｄコンバータを使用し、アナログ基準電圧の設定電圧を
Ｖref に設定し、判定レベルもｎビットのディジタルデ
ータに設定し、ｎ個分のディジタルデータ比較回路を用
意することで、判定しようとする多値出力波形のＤＣレ
ベルがＶref まで判定できるようになり、判定精度もＶ
ref／２ｎに向上させることができる。
【００４５】
【発明の効果】以上説明したように、この発明によれ
ば、ディジタルデータに変換された多値出力とディジタ
ルデータの判定レベルとを、多値出力のレベル毎に順次
比較して、多値出力のパス／フェールを判定するように
したので、多値出力のパス／フェールを試験する試験時
間を短縮することができる。また、テストパターンの数
を削減することが可能となる。
ば、ディジタルデータに変換された多値出力とディジタ
ルデータの判定レベルとを、多値出力のレベル毎に順次
比較して、多値出力のパス／フェールを判定するように
したので、多値出力のパス／フェールを試験する試験時
間を短縮することができる。また、テストパターンの数
を削減することが可能となる。
【図１】この発明の一実施形態に係る半導体試験装置の
構成を示す図である。
構成を示す図である。
【図２】ディジタルデータ比較回路の構成を示す図であ
る。
る。
【図３】比較回路の論理構成を示す図である。
【図４】図３の真理値を示す図である。
【図５】図３の回路構成を示す図である。
【図６】多値出力の試験の一例を示す図である。
【図７】従来の半導体試験装置の構成を示す図である。
【図８】従来の半導体試験装置における多値出力の試験
の一例を示す図である。
の一例を示す図である。
１０ 半導体デバイス
１１ Ａ／Ｄコンバータ
１２ パターンジェネレータ
１３ タイミングジェネレータ
１４ ディジタルデータ比較回路
１５ ディジタルフェールメモリ
１６ ＣＰＵ
Claims (3)
- 【請求項１】 被試験デバイスからアナログデータとし
て出力され、複数の異なるレベルを有する多値出力を受
けて、該多値出力をディジタルデータに変換するＡ／Ｄ
コンバータと、 前記多値出力のそれぞれのレベル毎に設定され、前記多
値出力のパス／フェールを判定するディジタルデータの
判定レベルを発生するパターンジェネレータと、 前記Ａ／Ｄコンバータで得られた前記多値出力のディジ
タルデータと、前記パターンジェネレータで発生された
判定レベルとを、前記多値出力のそれぞれのレベル毎に
比較し、比較結果にしたがって前記多値出力のパス／フ
ェールの判定結果を与えるディジタルデータ比較回路
と、 前記Ａ／Ｄコンバータに前記多値出力のそれぞれのレベ
ル毎にＡ／Ｄ変換のタイミングを指示し、前記パターン
ジェネレータにディジタルデータに変換された前記多値
出力のそれぞれのレベルと、対応する判定レベルとを比
較するタイミングを指示するタイミングジェネレータと
を有することを特徴とする半導体試験装置。 - 【請求項２】 前記ディジタルデータ比較回路のパス／
フェールの判定結果を記憶するディジタルフェールメモ
リと、 前記ディジタルデータ比較回路のパス／フェールの判定
結果を受けて、前記被試験デバイスがフェールした時
に、フェール時以降の試験を中止制御するＣＰＵとを有
することを特徴とする請求項１記載の半導体試験装置。 - 【請求項３】 前記ディジタルデータ比較回路は、 前記多値出力のパス／フェールの判定において、フェー
ル時に前記多値出力が判定レベルに対してハイレベル側
でフェールしたか、あるいはロウレベル側でフェールし
たかの情報を与えることを特徴とする請求項１又は２記
載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293937A JP2003098230A (ja) | 2001-09-26 | 2001-09-26 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293937A JP2003098230A (ja) | 2001-09-26 | 2001-09-26 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003098230A true JP2003098230A (ja) | 2003-04-03 |
Family
ID=19115623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001293937A Withdrawn JP2003098230A (ja) | 2001-09-26 | 2001-09-26 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003098230A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007255961A (ja) * | 2006-03-22 | 2007-10-04 | Yokogawa Electric Corp | Ｉｃテスタ |
| US8896332B2 (en) | 2011-12-09 | 2014-11-25 | Advantest Corporation | Test apparatus with voltage margin test |
| JP2017512017A (ja) * | 2014-01-17 | 2017-04-27 | テクトロニクス・インコーポレイテッドＴｅｋｔｒｏｎｉｘ，Ｉｎｃ． | パルス振幅変調（ｐａｍ）ビット・エラーの試験及び測定 |
-
2001
- 2001-09-26 JP JP2001293937A patent/JP2003098230A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007255961A (ja) * | 2006-03-22 | 2007-10-04 | Yokogawa Electric Corp | Ｉｃテスタ |
| US8896332B2 (en) | 2011-12-09 | 2014-11-25 | Advantest Corporation | Test apparatus with voltage margin test |
| JP2017512017A (ja) * | 2014-01-17 | 2017-04-27 | テクトロニクス・インコーポレイテッドＴｅｋｔｒｏｎｉｘ，Ｉｎｃ． | パルス振幅変調（ｐａｍ）ビット・エラーの試験及び測定 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081202 |