JP2003086782A - 破壊電圧を高めたｃｃｄデバイスの横型オーバーフロードレイン及びブルーミング防止構造 - Google Patents
破壊電圧を高めたｃｃｄデバイスの横型オーバーフロードレイン及びブルーミング防止構造Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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Abstract
(57)【要約】
【課題】 破壊電圧が大きく、ＬＯＤのドーズ量を増大
させ、コンダクタンス及びブルーミング保護を改善す
る。 【解決手段】 ブルーミング防止構造を有するイメージ
センサ。イメージセンサは、第1の導電型の半導体基板
と、第1の薄い部分と第2の厚い部分とを有する誘電体
と、前記基板内部において実質的に前記第1の薄い部分
にわたって延びる第２の導電型の埋め込みチャネルと、
実質的にその全体が前記第2の厚い部分の一部にわたっ
て配置され、光生成された過剰電荷を収集してブルーミ
ングを防止する、第2の導電型の横型オーバーフロード
レイン領域とを含む。
させ、コンダクタンス及びブルーミング保護を改善す
る。 【解決手段】 ブルーミング防止構造を有するイメージ
センサ。イメージセンサは、第1の導電型の半導体基板
と、第1の薄い部分と第2の厚い部分とを有する誘電体
と、前記基板内部において実質的に前記第1の薄い部分
にわたって延びる第２の導電型の埋め込みチャネルと、
実質的にその全体が前記第2の厚い部分の一部にわたっ
て配置され、光生成された過剰電荷を収集してブルーミ
ングを防止する、第2の導電型の横型オーバーフロード
レイン領域とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にイメージセ
ンサの分野に関し、より特定的には厚い電界誘電体（fi
eld dielectric）の実質的下部に位置する横型オーバー
フロードレインを有するイメージセンサに関する。
ンサの分野に関し、より特定的には厚い電界誘電体（fi
eld dielectric）の実質的下部に位置する横型オーバー
フロードレインを有するイメージセンサに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】フルフ
レームタイプの電荷結合デバイス（ＣＣＤ）のイメージ
センサにおいては、横型オーバーフロードレイン（ＬＯ
Ｄ）構造が垂直ＣＣＤシフトレジスタとともに形成され
て、過剰電荷を撮像領域から遠ざける方向に運ぶ手段を
提供する。このような電荷の除去は、ＣＣＤ画素におけ
るブルーミングとして知られるイメージ欠陥を防ぐため
に必要である。このような欠陥では、コラムが部分的に
あるいは完全に電荷で溢れ、意図されるイメージを破壊
する。図1には、従来の横型オーバーフロードレイン構
造が、隣合う2つのコラムの中心で示されている。ＬＯ
Ｄを形成するために、ｎ型不純物から成る埋め込み物
（implant）をデバイスの活性領域の端部において薄い
ゲート誘電体を介して形成し、これを、撮像領域の垂直
ＣＣＤコラムどうしの電気的絶縁を提供するために成長
させた厚い電界酸化物の領域と整合させる。電界酸化物
の下部にｐ型埋め込み物を形成することによっても電気
的絶縁は提供される。アレイを発光させると、光生成さ
れた（photogenerated）電荷は、ｎ型埋め込みチャネル
領域に収集される。高い発光レベルでのブルーミングを
防ぐため、埋め込みチャネルの一部の領域をｐ型不純物
で補償してＬＯＤに対する静電ポテンシャル障壁を形成
する。このように、通常であれば埋め込みチャネル領域
から溢れてコラムのブルーミングを引き起こす過剰電荷
は、ＬＯＤ障壁を超えてｎ型ＬＯＤドレインに排出さ
れ、ここで、撮像領域から遠ざかる方向に安全に移動が
可能である。一般的な動作条件において、構造の位置に
対する静電電位またはチャネル電位が図２に示されてい
る。
レームタイプの電荷結合デバイス（ＣＣＤ）のイメージ
センサにおいては、横型オーバーフロードレイン（ＬＯ
Ｄ）構造が垂直ＣＣＤシフトレジスタとともに形成され
て、過剰電荷を撮像領域から遠ざける方向に運ぶ手段を
提供する。このような電荷の除去は、ＣＣＤ画素におけ
るブルーミングとして知られるイメージ欠陥を防ぐため
に必要である。このような欠陥では、コラムが部分的に
あるいは完全に電荷で溢れ、意図されるイメージを破壊
する。図1には、従来の横型オーバーフロードレイン構
造が、隣合う2つのコラムの中心で示されている。ＬＯ
Ｄを形成するために、ｎ型不純物から成る埋め込み物
（implant）をデバイスの活性領域の端部において薄い
ゲート誘電体を介して形成し、これを、撮像領域の垂直
ＣＣＤコラムどうしの電気的絶縁を提供するために成長
させた厚い電界酸化物の領域と整合させる。電界酸化物
の下部にｐ型埋め込み物を形成することによっても電気
的絶縁は提供される。アレイを発光させると、光生成さ
れた（photogenerated）電荷は、ｎ型埋め込みチャネル
領域に収集される。高い発光レベルでのブルーミングを
防ぐため、埋め込みチャネルの一部の領域をｐ型不純物
で補償してＬＯＤに対する静電ポテンシャル障壁を形成
する。このように、通常であれば埋め込みチャネル領域
から溢れてコラムのブルーミングを引き起こす過剰電荷
は、ＬＯＤ障壁を超えてｎ型ＬＯＤドレインに排出さ
れ、ここで、撮像領域から遠ざかる方向に安全に移動が
可能である。一般的な動作条件において、構造の位置に
対する静電電位またはチャネル電位が図２に示されてい
る。
【０００３】十分なレベルの導電性を提供し、高性能イ
メージングアプリケーションに一般に求められる大量の
オーバーフロー電流を処理するには、通常大ドーズ量の
ｎ型不純物を注入してＬＯＤを形成することが必要であ
る。しかしながら、シリコン表面に生成される電界が十
分に高くなり、衝撃イオン化メカニズム（アバランシェ
破壊（avalanche breakdown）としても知られる）によ
って、または量子力学的バンド−バンド間トンネル現象
（band-to-band tunneling）によってＬＯＤの電気的破
壊を生じると、埋め込むことのできるｎ型不純物の量
（ひいては横型オーバーフロードレインの導電性の上
限）が実際の限界に達することが図１に示すデバイスの
数値シミュレーションからわかる。簡単に言えば、電気
的破壊の結果、望ましくない大きな電流が生成される。
破壊状態は、デバイス電極への印加バイアスが増すと、
通常生成される。アバランシェ破壊の条件は動作の蓄積
モードに対して最も厳しく、ゲート電極が通常−１０ボ
ルトに設定されることが当業者には明らかである。横型
オーバーフロードレインは通常１０ボルトでバイアスを
かけられるので、合計２０ボルトが薄いゲート誘電体間
にかけられ、最大の電界が、横型オーバーフロードレイ
ン埋め込み物の中央の上方でシリコン表面において発生
する。表面電界強度を位置に対して示した図が、図１に
含まれている。
メージングアプリケーションに一般に求められる大量の
オーバーフロー電流を処理するには、通常大ドーズ量の
ｎ型不純物を注入してＬＯＤを形成することが必要であ
る。しかしながら、シリコン表面に生成される電界が十
分に高くなり、衝撃イオン化メカニズム（アバランシェ
破壊（avalanche breakdown）としても知られる）によ
って、または量子力学的バンド−バンド間トンネル現象
（band-to-band tunneling）によってＬＯＤの電気的破
壊を生じると、埋め込むことのできるｎ型不純物の量
（ひいては横型オーバーフロードレインの導電性の上
限）が実際の限界に達することが図１に示すデバイスの
数値シミュレーションからわかる。簡単に言えば、電気
的破壊の結果、望ましくない大きな電流が生成される。
破壊状態は、デバイス電極への印加バイアスが増すと、
通常生成される。アバランシェ破壊の条件は動作の蓄積
モードに対して最も厳しく、ゲート電極が通常−１０ボ
ルトに設定されることが当業者には明らかである。横型
オーバーフロードレインは通常１０ボルトでバイアスを
かけられるので、合計２０ボルトが薄いゲート誘電体間
にかけられ、最大の電界が、横型オーバーフロードレイ
ン埋め込み物の中央の上方でシリコン表面において発生
する。表面電界強度を位置に対して示した図が、図１に
含まれている。
【０００４】したがって、破壊電圧が表面限度よりもは
るかに高く、ＬＯＤのドーズ量が増加してコンダクタン
ス及びブルーミング保護の量を改善できる、ＣＣＤ Ｌ
ＯＤブルーミング防止構造を求める要望がある。
るかに高く、ＬＯＤのドーズ量が増加してコンダクタン
ス及びブルーミング保護の量を改善できる、ＣＣＤ Ｌ
ＯＤブルーミング防止構造を求める要望がある。
【０００５】
【課題を解決するための手段】本発明は、上記の問題の
1つ以上を解決することを目的とする。簡単に要約する
と、本発明の１態様によれば、本発明は、ブルーミング
防止構造を有するイメージセンサであって、（ａ）第１
の導電型の半導体基板と、（ｂ）第１の薄い部分と第２
の厚い部分とを有する誘電体と、（ｃ）前記基板内部に
おいて実質的に前記第１の薄い部分にわたって延びる第
２の導電型の埋め込みチャネルと、（ｄ）実質的にその
全体が前記第２の厚い部分の一部にわたって配置され、
光生成された過剰電荷を収集してブルーミングを防止す
る、第２の導電型の横型オーバーフロードレイン領域と
を含む、イメージセンサを提供する。
1つ以上を解決することを目的とする。簡単に要約する
と、本発明の１態様によれば、本発明は、ブルーミング
防止構造を有するイメージセンサであって、（ａ）第１
の導電型の半導体基板と、（ｂ）第１の薄い部分と第２
の厚い部分とを有する誘電体と、（ｃ）前記基板内部に
おいて実質的に前記第１の薄い部分にわたって延びる第
２の導電型の埋め込みチャネルと、（ｄ）実質的にその
全体が前記第２の厚い部分の一部にわたって配置され、
光生成された過剰電荷を収集してブルーミングを防止す
る、第２の導電型の横型オーバーフロードレイン領域と
を含む、イメージセンサを提供する。
【０００６】本発明の上記の、及び他の態様、目的、特
性及び効果については、好ましい実施形態の以下に示す
詳細な記載及び請求の範囲を理解し、添付の図面を参照
することによってより明確に理解され、認識される。
性及び効果については、好ましい実施形態の以下に示す
詳細な記載及び請求の範囲を理解し、添付の図面を参照
することによってより明確に理解され、認識される。
【０００７】
【発明の実施の形態】以下の好ましい実施形態におい
て、「下方に（underneath）」、「真下に（beneat
h）」などの用語は、便宜上の言葉であり、限定的な用
語として解釈されるものではない。また、ここで使用さ
れるように、厚い電界誘電体とは、活性領域誘電体より
厚い電界誘電体層を意味する。
て、「下方に（underneath）」、「真下に（beneat
h）」などの用語は、便宜上の言葉であり、限定的な用
語として解釈されるものではない。また、ここで使用さ
れるように、厚い電界誘電体とは、活性領域誘電体より
厚い電界誘電体層を意味する。
【０００８】図３には、ＣＣＤ及びその横型オーバーフ
ロードレインブルーミング防止構造１０が示されてい
る。ＣＣＤ１０は、電子の形で入射光を収集する複数の
ｎ型埋め込みチャネル３０を有するｐ型基板を含む。基
板２０内に設けられた複数の障壁４０は、埋め込みチャ
ネル３０における電荷収集のための最大エネルギレベル
を定め、光生成された（photogenerated）過剰電荷は埋
め込みチャネル３０から流れ出る。
ロードレインブルーミング防止構造１０が示されてい
る。ＣＣＤ１０は、電子の形で入射光を収集する複数の
ｎ型埋め込みチャネル３０を有するｐ型基板を含む。基
板２０内に設けられた複数の障壁４０は、埋め込みチャ
ネル３０における電荷収集のための最大エネルギレベル
を定め、光生成された（photogenerated）過剰電荷は埋
め込みチャネル３０から流れ出る。
【０００９】埋め込みチャネル３０の上部には誘電体５
０が形成され（蒸着または成長され）、障壁４０、横型
オーバーフロードレイン６０及びチャネルストップ７０
を覆って延びている。横型オーバーフロードレイン６０
及びチャネルストップ７０については、いずれも以下に
詳細に説明する。誘電体５０は、埋め込みチャネル３０
及び障壁４０の実質的に上部に位置する薄い活性領域誘
電体領域８０を含み、さらに、離間した埋め込みチャネ
ル３０間に実質的に位置する厚い誘電体領域９０を含
む。ゲート電極１００は、誘電体５０の全体の真上に設
けられている。活性領域誘電体８０は、好ましくは、酸
化物／窒化物／酸化物（ＯＮＯ）、酸化物／窒化物（Ｏ
Ｎ）、または酸化物で構成され、厚い誘電体９０は、好
ましくは酸化物で構成されるが、これは製造工程を簡単
にするためである。
０が形成され（蒸着または成長され）、障壁４０、横型
オーバーフロードレイン６０及びチャネルストップ７０
を覆って延びている。横型オーバーフロードレイン６０
及びチャネルストップ７０については、いずれも以下に
詳細に説明する。誘電体５０は、埋め込みチャネル３０
及び障壁４０の実質的に上部に位置する薄い活性領域誘
電体領域８０を含み、さらに、離間した埋め込みチャネ
ル３０間に実質的に位置する厚い誘電体領域９０を含
む。ゲート電極１００は、誘電体５０の全体の真上に設
けられている。活性領域誘電体８０は、好ましくは、酸
化物／窒化物／酸化物（ＯＮＯ）、酸化物／窒化物（Ｏ
Ｎ）、または酸化物で構成され、厚い誘電体９０は、好
ましくは酸化物で構成されるが、これは製造工程を簡単
にするためである。
【００１０】ｎ型ドレイン６０は、実質的に（完全にま
たは大体において）その全体が厚い電界誘電体９０の一
部の真下に位置し、障壁４０をあふれて流れる光生成さ
れた過剰電荷を収集する。ｐ型チャネルストップ７０
は、好ましくは横型オーバーフロードレイン６０の隣に
同じく実質的にその全体が厚い電界誘電体９０の一部の
真下に位置し、ドレイン領域６０の境界を形成する。こ
こで、ｐ型チャネルは厚い電界誘電体の下部に配置する
必要はなく、別の位置でも実行可能であることに注目す
べきである。
たは大体において）その全体が厚い電界誘電体９０の一
部の真下に位置し、障壁４０をあふれて流れる光生成さ
れた過剰電荷を収集する。ｐ型チャネルストップ７０
は、好ましくは横型オーバーフロードレイン６０の隣に
同じく実質的にその全体が厚い電界誘電体９０の一部の
真下に位置し、ドレイン領域６０の境界を形成する。こ
こで、ｐ型チャネルは厚い電界誘電体の下部に配置する
必要はなく、別の位置でも実行可能であることに注目す
べきである。
【００１１】ここで、横型オーバーフロードレイン６０
は厚い誘電体層９０（例えば、従来技術における５００
オングストロームに比べて３０００〜４０００オングス
トロームの酸化物である）によりゲート電極１００から
絶縁されているので、シリコン表面において発生する電
界は、はるかに小さい。本発明のＣＣＤ及びそのブルー
ミング防止構造１０の、位置に対する表面電界強度を表
す図が図３に含まれ、これが図１に示す従来の横型オー
バーフロードレイン構造の場合と比較される。ここで重
要なのは、電界がより小さいということは、より大量の
ｎ型不純物をＬＯＤの形成に使用できることを意味し、
これにより、従来の設計と比較した場合にコンダクタン
スを実質的に改善することができる。さらに、改善され
たコンダクタンスによって、ＬＯＤの幅を相当に小さく
し、その結果画素の充電容量を損なうことなく、より高
解像度の（すなわちより小さい画素の）イメージングア
レイの設計が可能になる。あるいは、ゲート及びＬＯＤ
電極への印加電圧のより大きな動作範囲を許可すること
により、この新しい構造のより高い破壊電圧を使用して
デバイス歩留まりを向上させることもできる。
は厚い誘電体層９０（例えば、従来技術における５００
オングストロームに比べて３０００〜４０００オングス
トロームの酸化物である）によりゲート電極１００から
絶縁されているので、シリコン表面において発生する電
界は、はるかに小さい。本発明のＣＣＤ及びそのブルー
ミング防止構造１０の、位置に対する表面電界強度を表
す図が図３に含まれ、これが図１に示す従来の横型オー
バーフロードレイン構造の場合と比較される。ここで重
要なのは、電界がより小さいということは、より大量の
ｎ型不純物をＬＯＤの形成に使用できることを意味し、
これにより、従来の設計と比較した場合にコンダクタン
スを実質的に改善することができる。さらに、改善され
たコンダクタンスによって、ＬＯＤの幅を相当に小さく
し、その結果画素の充電容量を損なうことなく、より高
解像度の（すなわちより小さい画素の）イメージングア
レイの設計が可能になる。あるいは、ゲート及びＬＯＤ
電極への印加電圧のより大きな動作範囲を許可すること
により、この新しい構造のより高い破壊電圧を使用して
デバイス歩留まりを向上させることもできる。
【００１２】本発明の横型オーバーフロードレイン構造
の別の重要な効果は、ｎ型ドーパントとして燐の不純物
ではなく砒素の不純物を優先的に使用することである。
従来のＬＯＤ構造においては、砒素に比べコンダクタン
スが高く、破壊電圧が高いために燐が好まれていた。し
かしながら、燐の問題点は、その拡散距離が長いために
ＬＯＤのポテンシャル障壁が下方に引き下げられ、充電
容量が低下することである。このような燐による引き下
げ効果に対処するためには、燐とともにホウ素を埋め込
むか、ＬＯＤ障壁埋め込み物ドーズ量を調整するかの少
なくともいずれかが要求され、デバイスプロセスの複雑
さが増す。チャネルストップ領域におけるポテンシャル
も同様に、燐の不純物で形成されたＬＯＤによって引き
下げを受ける。これに対し、電界誘電体の下部に砒素の
不純物で形成したＬＯＤは、燐の不純物で形成したＬＯ
Ｄに比べてはるかに低速に拡散するため、画素における
付近のポテンシャルに対する影響がはるかに小さくな
る。よって、燐の不純物の存在を補償するためにともに
埋め込まれるホウ素の不純物が不要になり、ドレインの
導電性がさらに高まる。あるいは、障壁埋め込みの調整
の必要も減少する。要するに、ＬＯＤの形成に砒素を使
用することは、画像解像度の向上を意図した画素スケー
リングの試み（effort）にとっては明らかに好ましい。
の別の重要な効果は、ｎ型ドーパントとして燐の不純物
ではなく砒素の不純物を優先的に使用することである。
従来のＬＯＤ構造においては、砒素に比べコンダクタン
スが高く、破壊電圧が高いために燐が好まれていた。し
かしながら、燐の問題点は、その拡散距離が長いために
ＬＯＤのポテンシャル障壁が下方に引き下げられ、充電
容量が低下することである。このような燐による引き下
げ効果に対処するためには、燐とともにホウ素を埋め込
むか、ＬＯＤ障壁埋め込み物ドーズ量を調整するかの少
なくともいずれかが要求され、デバイスプロセスの複雑
さが増す。チャネルストップ領域におけるポテンシャル
も同様に、燐の不純物で形成されたＬＯＤによって引き
下げを受ける。これに対し、電界誘電体の下部に砒素の
不純物で形成したＬＯＤは、燐の不純物で形成したＬＯ
Ｄに比べてはるかに低速に拡散するため、画素における
付近のポテンシャルに対する影響がはるかに小さくな
る。よって、燐の不純物の存在を補償するためにともに
埋め込まれるホウ素の不純物が不要になり、ドレインの
導電性がさらに高まる。あるいは、障壁埋め込みの調整
の必要も減少する。要するに、ＬＯＤの形成に砒素を使
用することは、画像解像度の向上を意図した画素スケー
リングの試み（effort）にとっては明らかに好ましい。
【００１３】例えば、ｐ型のシリコン基板及びチャネル
ストップを、ｎ型の埋め込みチャネル及びオーバーフロ
ードレインとともに用いて本発明を説明したが、ｎ型の
基板を用いて、他の種々の埋め込み物に逆の導電性の型
を用いることもできる。図にはＣＣＤを１つのみと対応
する横型オーバーフロードレインが示されるが、このよ
うなＣＣＤが複数と対応する横型オーバーフロードレイ
ン、ブルーミング防止構造が設けられていてもよい。
ストップを、ｎ型の埋め込みチャネル及びオーバーフロ
ードレインとともに用いて本発明を説明したが、ｎ型の
基板を用いて、他の種々の埋め込み物に逆の導電性の型
を用いることもできる。図にはＣＣＤを１つのみと対応
する横型オーバーフロードレインが示されるが、このよ
うなＣＣＤが複数と対応する横型オーバーフロードレイ
ン、ブルーミング防止構造が設けられていてもよい。
【００１４】
【発明の効果】本発明は、横型オーバーフロードレイン
を厚い誘電体層の下部に設け、シリコン表面に発生する
実質的により低い電界によって、より大量のｎ型不純物
を使用してコンダクタンスを高めることができるという
効果を有する。
を厚い誘電体層の下部に設け、シリコン表面に発生する
実質的により低い電界によって、より大量のｎ型不純物
を使用してコンダクタンスを高めることができるという
効果を有する。
【図面の簡単な説明】
【図１】 従来技術の電荷結合デバイス及びそのブルー
ミング防止構造の垂直断面図及び、表面電界を示す図で
ある。
ミング防止構造の垂直断面図及び、表面電界を示す図で
ある。
【図２】 図１の従来技術のＣＣＤ及びブルーミング防
止構造における、位置に対する静電ポテンシャル最大値
を示す図である。
止構造における、位置に対する静電ポテンシャル最大値
を示す図である。
【図３】 本発明の電荷結合デバイス及びブルーミング
防止構造の垂直断面図及びその表面電界を示す図であ
る。
防止構造の垂直断面図及びその表面電界を示す図であ
る。
１０ ＣＣＤ及びそのブルーミング防止構造、２０ 基
板、３０ 埋め込みチャネル、４０ 障壁、５０ 誘電
体、６０ 横型オーバーフロードレイン、７０チャネル
ストップ、８０ 薄い活性領域誘電体、９０ 厚い電界
誘電体、１００ ゲート電極。
板、３０ 埋め込みチャネル、４０ 障壁、５０ 誘電
体、６０ 横型オーバーフロードレイン、７０チャネル
ストップ、８０ 薄い活性領域誘電体、９０ 厚い電界
誘電体、１００ ゲート電極。
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Ｆターム(参考） 4M118 AA05 AA10 BA12 DA03 FA15
FA19 FA24 FA26 FA28
Claims (3)
- 【請求項１】 ブルーミング防止構造を有するイメージ
センサであって、 （ａ）第1の導電型の半導体基板と、 （ｂ）第1の薄い部分と第２の厚い部分とを有する誘電
体と、 （ｃ）前記基板内部において実質的に前記第1の薄い部
分にわたって延びる第２の導電型の埋め込みチャネル
と、 （ｄ）実質的にその全体が前記第２の厚い部分の一部に
わたって配置され、光生成された過剰電荷を収集してブ
ルーミングを防止する、第2の導電型の横型オーバーフ
ロードレイン領域と、 を含む、イメージセンサ。 - 【請求項２】 請求項１に記載のイメージセンサであっ
て、前記横型オーバーフロードレインに隣接し、前記第
２の厚い部分の一部にわたって配置された、第1の導電
型のチャネルストップをさらに含むイメージセンサ。 - 【請求項３】 請求項１に記載のイメージセンサであっ
て、前記横型オーバーフロードレインに隣接して配置さ
れた障壁領域をさらに含むイメージセンサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/945,034 US6624453B2 (en) | 2001-08-31 | 2001-08-31 | Lateral overflow drain, anti-blooming structure for CCD devices having improved breakdown voltage |
| US09/945,034 | 2001-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086782A true JP2003086782A (ja) | 2003-03-20 |
| JP2003086782A5 JP2003086782A5 (ja) | 2006-01-19 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002240045A Pending JP2003086782A (ja) | 2001-08-31 | 2002-08-21 | 破壊電圧を高めたｃｃｄデバイスの横型オーバーフロードレイン及びブルーミング防止構造 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6624453B2 (ja) |
| EP (1) | EP1289020B1 (ja) |
| JP (1) | JP2003086782A (ja) |
| DE (1) | DE60233371D1 (ja) |
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-
2001
- 2001-08-31 US US09/945,034 patent/US6624453B2/en not_active Expired - Lifetime
-
2002
- 2002-08-19 DE DE60233371T patent/DE60233371D1/de not_active Expired - Lifetime
- 2002-08-19 EP EP02078413A patent/EP1289020B1/en not_active Expired - Lifetime
- 2002-08-21 JP JP2002240045A patent/JP2003086782A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
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| DE60233371D1 (de) | 2009-10-01 |
| US20030042510A1 (en) | 2003-03-06 |
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| EP1289020A2 (en) | 2003-03-05 |
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