JP2009177018A

JP2009177018A - 固体撮像素子及びその製造方法

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Publication number: JP2009177018A
Application number: JP2008015314A
Authority: JP
Inventors: Takayuki Kaida; 孝行海田; Kazutaka Henmi; 一隆逸見; Akihiro Kuroda; 晃弘黒田
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2008-01-25
Filing date: 2008-01-25
Publication date: 2009-08-06

Abstract

【課題】横型オーバーフロードレイン（ＬＯＤ）構造を備えた固体撮像素子において、受光部等に隣接するバリア領域と、これに接するｎ^＋領域であるドレイン領域との接合部分の近傍での界面準位等を低減し、画素特性を向上させる。
【解決手段】信号電荷を蓄積するＮウェル３６に隣接して、Ｎウェル３６の信号電荷を排出するドレイン領域４０と、Ｎウェル３６とドレイン領域４０との間に位置し電位障壁を形成するバリア領域４２とを有するＬＯＤ構造２６が設けられる。当該ＬＯＤ構造２６には、ドレイン領域４０より低濃度のバッファ領域４４が、バリア領域４２とドレイン領域４０との境界部分に設けられ、バリア領域４２とドレイン領域４０との間の不純物濃度変化を緩やかにする。これにより、電子シャッタ動作でのバリア領域４２とドレイン領域４０との間の電界強度が緩和され、ホットホールに起因する界面準位の発生が抑制される。
【選択図】図２

Description

本発明は、横型オーバーフロードレイン構造を有する固体撮像素子及びその製造方法に関する。

ＣＣＤイメージセンサ等の固体撮像素子は入射光量が多い画素にてブルーミングを生じる。このブルーミングを抑制する手段として、受光部や垂直ＣＣＤシフトレジスタ等における過剰な信号電荷を排出するオーバーフロードレイン（Overflow Drain：ＯＦＤ）構造が設けられる。オーバーフロードレイン構造は、露光期間の開始に際して全画素から信号電荷を一旦排出する電子シャッタ動作にも用いられる。オーバーフロードレイン構造には、大きく、横型オーバーフロードレイン（Lateral Overflow Drain：ＬＯＤ）構造と、縦型オーバーフロードレイン（Vertical Overflow Drain：ＶＯＤ）構造との２種類がある。

図５は、従来のＬＯＤ構造を説明するＣＣＤイメージセンサの断面図であり、同図には、フレーム転送型のＣＣＤイメージセンサについての行方向に平行な垂直断面の一部を拡大して表している。ｐ型シリコン基板からなる半導体基板２の表面に、受光部を兼ねる垂直ＣＣＤシフトレジスタ４とＬＯＤ構造６とが画素列毎に形成され、また、半導体基板２の表面にはゲート絶縁膜等のシリコン酸化膜８が形成される。なお、シリコン酸化膜８上にはさらに転送電極や層間絶縁膜等の積層構造が形成されるが、ここでは図示を省略している。

半導体基板２そのもののｐ型領域であるＰ−ｓｕｂ層１０の表面に、垂直ＣＣＤシフトレジスタ４のチャネル領域を構成するＮウェル１２と、ＬＯＤ構造６のドレイン領域１４とが間隔を置いて形成される。Ｎウェル１２とドレイン領域１４との間に置かれるｐ型不純物領域（Ｐ−ｓｕｂ層１０）はバリア領域１６を構成し、チャネル領域からドレイン領域１４へ不要に信号電荷が流れることを阻止する電位障壁（バリアポテンシャル）を形成する。

例えば、過大な光が照射されてチャネル領域に大量の情報電荷が発生した場合、チャネル領域の蓄積許容量を超える電荷がバリア領域１６の電位障壁を越えてドレイン領域１４へ流出して排出される。これにより、余剰電荷が周辺画素に漏れ出して画像を乱すブルーミング現象が抑制される。

一方、電子シャッタ動作では、ドレイン領域１４に比較的高い正電圧を印加してバリア領域１６の電位を深くすると共に、垂直ＣＣＤシフトレジスタ４の転送電極に負電圧を印加してＮウェル１２側の電位を浅くして、電位障壁を消失させる。これにより、チャネル領域の全信号電荷が電位勾配に沿ってドレイン領域１４へ移動し排出される。
特開平６−８９９９８号公報特開２００４−１７２６６２号公報

ドレイン領域１４は信号電荷を円滑に排出するように高濃度の不純物を導入され、例えば、図５に示すように、ｎ型不純物を高濃度に拡散したｎ^＋領域がドレイン領域１４として設けられる。よって、ドレイン領域１４とバリア領域１６との接合境界部分では不純物濃度が急峻に変化し得る。また、電子シャッタ動作では、上述のように、ドレイン領域１４は正電圧を印加され、一方、半導体基板２の表面は転送電極に印加される負電圧の影響を受けるので、ドレイン領域１４とバリア領域１６との電位差が大きくなる。その結果、電子シャッタ動作におけるドレイン領域１４とバリア領域１６との接合部分は高電界となる。特に、転送電極の電位の影響を強く受ける半導体基板２の表面近くの接合部分にて高電界が生じやすい。

この高電界は、バンド間トンネル現象に起因するホットホールの発生を容易とする。発生したホットホールはインパクトイオン化を引き起こす。その結果、従来のＬＯＤ構造を有する固体撮像素子においては、界面準位及びゲート絶縁膜中に固定電荷が形成され、画素特性を劣化させるという問題があった。

本発明は上記問題点を解決するためになされたものであり、画素特性の劣化が抑制されるＬＯＤ構造を有する固体撮像素子、及びその製造方法を提供することを目的とする。

本発明に係る固体撮像素子は、半導体基板の表面に形成された第１導電型の半導体領域からなる電荷蓄積領域と、前記電荷蓄積領域に隣接して前記半導体基板の表面に設けられ、前記電荷蓄積領域から不要な信号電荷を排出するオーバーフロードレイン構造と、を有し、前記オーバーフロードレイン構造が、印加される電圧に応じて電位を制御可能な第１導電型のドレイン領域と、前記電荷蓄積領域と前記ドレイン領域との間に前記ドレイン領域の電位に応じた電位障壁を形成する第２導電型のバリア領域と、前記バリア領域と前記ドレイン領域との境界部分に設けられ、前記バリア領域と前記ドレイン領域との間の不純物濃度変化を緩やかにするバッファ領域と、を有する。

本発明に係る固体撮像素子の製造方法は、上記固体撮像素子を製造する製造方法であって、前記ドレイン領域を形成する領域に対応した開口を有するレジスト層を前記半導体基板の表面に形成するマスク形成工程と、前記レジスト層をマスクとして前記半導体基板に第１導電型の不純物イオンを高濃度に注入して前記ドレイン領域を形成するドレイン領域形成工程と、前記レジスト層をマスクとして前記半導体基板に第１導電型の不純物イオンを前記ドレイン領域形成工程よりも低濃度に注入する工程であって、イオン注入方向を前記ドレイン領域形成工程におけるイオン注入方向よりも前記バリア領域へ向けて傾斜させ、前記ドレイン領域よりも前記バリア領域寄りの領域にイオン注入を行い、前記バッファ領域を形成するバッファ領域形成工程と、を有する方法である。

また、本発明に係る固体撮像素子の他の製造方法は、前記ドレイン領域を形成する領域に対応した開口を有するレジスト層を前記半導体基板の表面に形成するマスク形成工程と、前記レジスト層をマスクとして前記半導体基板に第１導電型の不純物イオンを高濃度に注入して前記ドレイン領域を形成するドレイン領域形成工程と、前記ドレイン領域形成工程後、前記レジスト層に対するエッチング処理を行い、前記レジスト層の前記開口を前記バリア領域へ向けて拡大するマスク開口拡大工程と、前記マスク開口拡大工程後、前記レジスト層をマスクとして前記半導体基板に第１導電型の不純物イオンを前記ドレイン領域形成工程よりも低濃度に注入して前記バッファ領域を形成するバッファ領域形成工程と、を有する方法である。

本発明によれば、ＬＯＤ構造を構成するドレイン領域とバリア領域との接合部分における不純物の濃度勾配が緩和され、それに応じて電子シャッタ動作での当該接合部分での電界を緩やかにすることができる。その結果、高電界に起因して生じる界面準位等の固定電荷が抑制され、画素特性の劣化が低減される。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

図１は、実施形態であるフレーム転送型のＣＣＤイメージセンサ２０の模式的な平面図である。ＣＣＤイメージセンサ２０は、半導体基板表面に形成された撮像部２０ｉ、蓄積部２０ｓ、水平転送部２０ｈ及び出力部２０ｄを備える。

撮像部２０ｉには入射光量に応じた信号電荷を発生する受光画素が複数、行列配置される。撮像部２０ｉに行列配置された受光画素の各列に対応して、垂直ＣＣＤシフトレジスタ２２が設けられ、垂直ＣＣＤシフトレジスタ２２の各ビットが受光画素に対応する。本ＣＣＤイメージセンサ２０はＬＯＤ構造を備える。図１には示していないが、ＬＯＤ構造は各垂直ＣＣＤシフトレジスタ２２間の領域に配置される。

蓄積部２０ｓは遮光膜で覆われ、光の入射による電荷発生を防止される。蓄積部２０ｓは、行方向に複数配列された垂直ＣＣＤシフトレジスタ２４を備える。垂直ＣＣＤシフトレジスタ２４は、撮像部２０ｉの垂直ＣＣＤシフトレジスタ２２それぞれに対応して設けられる。撮像部２０ｉと蓄積部２０ｓとの互いに対応する垂直ＣＣＤシフトレジスタ２２，２４はチャネルが連続し、両シフトレジスタを同期させて駆動することにより、撮像部２０ｉで蓄積された信号電荷を蓄積部２０ｓへ転送することができる。

水平転送部２０ｈはＣＣＤシフトレジスタ（水平ＣＣＤシフトレジスタ）であり、各ビットが蓄積部２０ｓの各垂直ＣＣＤシフトレジスタ２４の出力に接続され、蓄積部２０ｓのライン転送動作により各列から並列して出力される信号電荷を受け取る。水平転送部２０ｈは、蓄積部２０ｓからライン転送された情報電荷を順次、出力部２０ｄに転送する。

出力部２０ｄは、電気的に独立した容量及びその電位変化を取り出すアンプからなり、水平転送部２０ｈから出力される信号電荷を１ビット単位で容量に受けて電圧値に変換し、時系列の画像信号として出力する。

図２は、ＣＣＤイメージセンサ２０の垂直断面の一部を拡大して示す模式的な断面図である。この断面図は撮像部２０ｉにおける行方向に平行な垂直断面を示している。半導体基板３０の表面に、受光部を兼ねる垂直ＣＣＤシフトレジスタ２２とＬＯＤ構造２６とが画素列毎に形成され、また、半導体基板３０の表面にはゲート絶縁膜等のシリコン酸化膜３２が形成される。なお、シリコン酸化膜３２上にはさらに転送電極、配線、層間絶縁膜等の積層構造が形成されるが、ここでは図示を省略している。

半導体基板３０としてｐ型シリコン基板が用いられ、当該基板本来の領域であるＰ−ｓｕｂ層３４の表面に、垂直ＣＣＤシフトレジスタ２２のチャネル領域（電荷蓄積領域）を構成するＮウェル３６が設けられ、ＬＯＤ構造２６はＮウェル３６に隣接して形成される。また、垂直ＣＣＤシフトレジスタ２２及びＬＯＤ構造２６の対を有した各画素列の相互間には、ｐ型不純物を高濃度に拡散したｐ^＋領域が分離領域３８として形成される。

ＬＯＤ構造２６は、ｎ型不純物を高濃度に拡散したｎ^＋領域であるドレイン領域４０と、Ｎウェル３６及びドレイン領域４０の間に設けられるｐ型不純物領域であるバリア領域４２と、バリア領域４２及びドレイン領域４０相互の境界部分に設けられたｎ型不純物領域であるバッファ領域４４とを含んで構成される。

ドレイン領域４０は、シリコン酸化膜３２上に形成される配線にコンタクトを介して接続され、駆動回路から当該配線を介して電圧を印加され、電位を可変制御される。垂直ＣＣＤシフトレジスタ２２における信号電荷の蓄積時及び転送時には、ブルーミングを抑制するために、ドレイン領域４０には数ボルトの正電圧が印加される。また、電子シャッタ動作では、ブルーミング抑制動作よりも高い正電圧がドレイン領域４０に印加される。このドレイン領域４０は、後述するように、イオン注入により形成される。

バリア領域４２は、Ｎウェル３６が形成されたチャネル領域からドレイン領域４０へ不要に信号電荷が流れることを阻止する電位障壁を形成する。バリア領域４２は、Ｎウェル３６、ドレイン領域４０、バッファ領域４４を形成後に半導体基板３０表面に残るＰ−ｓｕｂ層３４を用いて構成することができる。また、バリア領域４２に追加のｐ型不純物をイオン注入して、電位障壁の高さを調整してもよい。

バッファ領域４４は、後述するように、ドレイン領域４０を形成するイオン注入とは別途のイオン注入工程により形成される。バッファ領域４４のイオン注入量は、ドレイン領域４０よりも少ない値に設定される。これにより、バッファ領域４４は、バリア領域４２とドレイン領域４０との間の不純物の濃度勾配を緩やかにする。その結果、電子シャッタ動作にてバリア領域４２とドレイン領域４０との電位差が大きくなる場合でも、それらの間での電界強度が緩和され、ホットホールが生じにくくなる。なお、バッファ領域４４は上述の不純物濃度の勾配の低下を目的とし、バッファ領域４４の幅（本実施形態において行方向の寸法）はもっぱらこの点から定められる。基本的にバッファ領域４４はドレイン領域４０とＮウェル３６との間の基板表面のうちドレイン領域４０側のみに設けられれば良い。この構成により、ドレイン領域４０とＮウェル３６との間の基板表面の一部が電位の浅いバリア領域４２として残り、例えば、当該バリア領域４２の機能の低下が防止される。

次に、ＣＣＤイメージセンサ２０の製造方法について説明する。本発明に係る製造方法は、ＣＣＤイメージセンサ２０のＬＯＤ構造の形成方法に特徴がある。図３は、ＬＯＤ構造形成の主要な工程でのＣＣＤイメージセンサ２０の模式的な垂直断面図である。

半導体基板３０の表面にフォトレジスト膜５０を形成する。当該フォトレジスト膜５０をフォトリソグラフィ技術によりパターニングして、ドレイン領域４０を形成する領域に開口部５２を形成する（図３（ａ））。なお、ここでは、薄い酸化膜３２ａが形成された半導体基板３０の表面にフォトレジスト膜５０を形成しているが、酸化膜３２ａを形成しない状態にてフォトレジスト膜５０を形成してもよい。

フォトレジスト膜５０をマスクとして、半導体基板３０の法線方向からイオン注入処理を行い、開口部５２内の半導体基板３０表面に選択的にｎ型不純物を導入して、ドレイン領域４０となるｎ^＋領域を形成する（第１イオン注入工程、図３（ｂ））。

ドレイン領域４０の形成後、フォトレジスト膜５０に対するエッチング処理を行い、開口部５２の端部を後退させ、拡大された開口部５２ａを形成する（図３（ｃ））。すなわち、ここでのエッチング処理では、フォトレジスト膜５０を除去しないようにエッチング時間やエッチャント等の条件が設定される。図３（ｃ）には、当初の開口部５２を点線で示している。開口部５２から開口部５２ａへの後退距離は、バッファ領域４４の設計幅に対応した値に設定される。バッファ領域４４の幅は例えば、０．１μｍ程度とすることができる。

エッチング後のフォトレジスト膜５０ａをマスクとして、半導体基板３０の法線方向からイオン注入処理を行い（第２イオン注入工程）、開口部５２ａ内の半導体基板３０表面に選択的にｎ型不純物を導入する。第２イオン注入工程でのイオン注入量は、ドレイン領域４０とバッファ領域４４との不純物濃度差に対応して、第１イオン注入工程よりも少なく設定される。これにより、ドレイン領域４０の外側にドレイン領域４０よりｎ型不純物濃度が低いｎ領域であるバッファ領域４４が形成される（図３（ｄ））。

ここで、開口部５２を拡大する際のエッチングにより、フォトレジスト膜５０ａは当初の膜厚より薄くなり得る。当初のフォトレジスト膜５０の膜厚は、薄くなったフォトレジスト膜５０ａが図３（ｄ）の工程で行われるイオン注入に対してマスクとして機能するように設定される。

バッファ領域４４の形成後、フォトレジスト膜５０ａを除去し、別途のフォトレジスト膜で形成されたマスクを用いてイオン注入を行い分離領域３８が形成される（図３（ｅ））。

ここで、バッファ領域４４の幅が微細である場合、第１イオン注入工程及び第２イオン注入工程それぞれのレジストマスクの相互の位置関係には比較的高い精度が要求される。この点、上述のＬＯＤ構造の形成方法では、ドレイン領域４０を形成する第１イオン注入工程のレジストマスクの開口部５２を基準にして第２イオン注入工程のレジストマスクの開口部５２ａの位置が決まるので、精度確保が比較的容易である。なお、第２イオン注入に対するマスクは、第１イオン注入に対するレジストマスクを剥離した後、改めて形成してもよい。

次に図４を用いて、本発明に係るＬＯＤ構造の他の形成方法を説明する。図４は、図３と同様、ＬＯＤ構造形成の主要な工程でのＣＣＤイメージセンサ２０の模式的な垂直断面図である。ドレイン領域４０を形成する第１イオン注入工程まで（図４（ａ）及び図４（ｂ））は、図３（ａ）及び図３（ｂ）を用いて説明した上述の方法と同様である。

ドレイン領域４０の形成後、フォトレジスト膜５０をマスクとしてバッファ領域４４を形成するための第２イオン注入工程が行われる。本工程でのイオン注入の向きは、半導体基板３０の法線方向から所定角度θだけ傾斜させる（図４（ｃ））。これにより、ドレイン領域４０の外側領域に不純物を導入することができる。ちなみに、本形成方法における第２イオン注入工程でのイオン注入量も、上述の形成方法と同様、ドレイン領域４０とバッファ領域４４との不純物濃度差に対応して、第１イオン注入工程よりも少なく設定される。このようにして、ドレイン領域４０の外側にドレイン領域４０より低濃度のｎ領域であるバッファ領域４４が形成される（図４（ｃ））。

ここで、第１イオン注入工程での注入領域（ドレイン領域４０）に対する第２イオン注入工程での注入領域の拡大幅ｗがバッファ領域４４の幅となる。すなわち、第２イオン注入工程の条件は、拡大幅ｗがバッファ領域４４の設計値となるように定められ、角度θはこの観点から定められる。拡大幅ｗに影響を与える他の要因として、注入エネルギーや、酸化膜３２ａの厚みなど存在する。また、開口部５２の側面の下部に入射するイオンは、フォトレジスト膜５０内を通過する距離がその膜厚以下となり得るため、半導体基板３０表面に注入されて拡大幅ｗを増加させ得る。これらの要因を考慮に入れて、角度θは設定される。

バッファ領域４４の形成後、フォトレジスト膜５０を除去し、別途のフォトレジスト膜で形成されたマスクを用いてイオン注入を行い分離領域３８が形成される（図４（ｄ））。

なお、図２に示すようにドレイン領域４０と分離領域３８とが接する構造では、当該境界部分の不純物濃度差が大きくなる。また、分離領域３８は基本的に０Ｖを印加される。そのため、例えば、電子シャッタ動作によりドレイン領域４０に高い正電圧が印加されると、ドレイン領域４０と分離領域３８との間は、負電圧を印加されるＮウェル３６との間と同程度の電位差となる。よって、当該境界部分でも、不純物濃度差と電位差とに応じて高電界強度となりホットホールが生じる可能性がある。そこで、当該境界部分で界面準位等が画素特性に悪影響を与えるおそれがある場合は、ドレイン領域４０と分離領域３８との境界に、追加の不純物注入を行って、当該境界での不純物濃度勾配を緩やかにするバッファ領域を形成してもよい。

その際、ドレイン領域４０に隣接する分離領域３８の一部にｎ型不純物を導入してバッファ領域とする構成だけでなく、分離領域３８に隣接するドレイン領域４０の一部にｐ型不純物を導入してバッファ領域とする構成も可能である。しかし、ドレイン領域４０と分離領域３８との間のバッファ領域をｎ型不純物のイオン注入で形成する前者の構成は、上述のようにドレイン領域４０とバリア領域４２との間にバッファ領域４４を設ける場合には、それと共通のプロセスで同時に形成できる点で、より好都合である。例えば、図３に示す製造方法では、フォトレジスト膜５０の開口部５２を拡大する際、開口部５２ａは両側に広がる。そのため、フォトレジスト膜５０ａをマスクとした第２イオン注入により、図３（ｄ）に示すように、ドレイン領域４０の両側にｎ型不純物濃度が低いｎ領域が同時に形成され、これにより、バッファ領域４４だけでなく、図には表していないが、ドレイン領域４０と分離領域３８との間のバッファ領域も形成される。また、図４に示す製造方法では、第２イオン注入は、イオンの照射方向に対してウェハを傾斜させることで斜め注入とすることができる。その際、その傾斜状態にてウェハをその面法線の回りに回転させることで、ドレイン領域４０の両側にｎ型不純物濃度が低いｎ領域を一回のイオン注入工程で形成することができる。

ちなみに、図３及び図４を用いて説明した上記２つのＬＯＤ構造形成方法のいずれにおいても、分離領域３８を形成した後に、上述のドレイン領域４０及びバッファ領域４４の形成を行うようにすることもできるし、また、ドレイン領域４０及びバッファ領域４４を形成した後にＮウェル３６を形成するようにもできる。また、必要に応じて、イオン注入により形成された各不純物領域を熱拡散する処理を行ってもよい。

上記実施形態では、フレーム転送型のＣＣＤイメージセンサ２０に本発明を適用した場合を説明したが、本発明は、他の構成の固体撮像素子にも適用することができる。例えば、インターライン転送型ＣＣＤイメージセンサやＣＭＯＳイメージセンサのフォトダイオードを構成するＮウェルに隣接してＬＯＤ構造を設けることができ、そのＬＯＤ構造に本発明を適用することができる。

フレーム転送型のＣＣＤイメージセンサの模式的な平面図である。本発明の実施形態であるＬＯＤ構造を有したＣＣＤイメージセンサの垂直断面の一部を拡大して示す模式的な断面図である。本発明に係るＬＯＤ構造の形成方法の主要工程でのＣＣＤイメージセンサの模式的な垂直断面図である。本発明に係るＬＯＤ構造の他の形成方法の主要工程でのＣＣＤイメージセンサの模式的な垂直断面図である。従来のＬＯＤ構造を説明するＣＣＤイメージセンサの断面図である。

符号の説明

２０ＣＣＤイメージセンサ、２０ｉ撮像部、２０ｓ蓄積部、２０ｈ水平転送部、２０ｄ出力部、２２，２４垂直ＣＣＤシフトレジスタ、２６ＬＯＤ構造、３０半導体基板、３２シリコン酸化膜、３２ａ酸化膜、３４Ｐ−ｓｕｂ層、３６Ｎウェル、３８分離領域、４０ドレイン領域、４２バリア領域、４４バッファ領域、５０，５０ａフォトレジスト膜、５２，５２ａ開口部。

Claims

半導体基板の表面に形成された第１導電型の半導体領域からなる電荷蓄積領域と、
前記電荷蓄積領域に隣接して前記半導体基板の表面に設けられ、前記電荷蓄積領域から不要な信号電荷を排出するオーバーフロードレイン構造と、
を有し、
前記オーバーフロードレイン構造は、
印加される電圧に応じて電位を制御可能な第１導電型のドレイン領域と、
前記電荷蓄積領域と前記ドレイン領域との間に前記ドレイン領域の電位に応じた電位障壁を形成する第２導電型のバリア領域と、
前記バリア領域と前記ドレイン領域との境界部分に設けられ、前記バリア領域と前記ドレイン領域との間の不純物濃度変化を緩やかにするバッファ領域と、
を有すること、
を特徴とする固体撮像素子。
請求項１に記載の固体撮像素子において、
前記電荷蓄積領域は、フォトダイオード又はＣＣＤシフトレジスタのチャネルを構成する不純物拡散層であること、を特徴とする固体撮像素子。
請求項１又は請求項２に記載の固体撮像素子を製造する製造方法であって、
前記ドレイン領域を形成する領域に対応した開口を有するレジスト層を前記半導体基板の表面に形成するマスク形成工程と、
前記レジスト層をマスクとして前記半導体基板に第１導電型の不純物イオンを高濃度に注入して前記ドレイン領域を形成するドレイン領域形成工程と、
前記レジスト層をマスクとして前記半導体基板に第１導電型の不純物イオンを前記ドレイン領域形成工程よりも低濃度に注入する工程であって、イオン注入方向を前記ドレイン領域形成工程におけるイオン注入方向よりも前記バリア領域へ向けて傾斜させ、前記ドレイン領域よりも前記バリア領域寄りの領域にイオン注入を行い、前記バッファ領域を形成するバッファ領域形成工程と、
を有することを特徴とする固体撮像素子の製造方法。
請求項１又は請求項２に記載の固体撮像素子を製造する製造方法であって、
前記ドレイン領域を形成する領域に対応した開口を有するレジスト層を前記半導体基板の表面に形成するマスク形成工程と、
前記レジスト層をマスクとして前記半導体基板に第１導電型の不純物イオンを高濃度に注入して前記ドレイン領域を形成するドレイン領域形成工程と、
前記ドレイン領域形成工程後、前記レジスト層に対するエッチング処理を行い、前記レジスト層の前記開口を前記バリア領域へ向けて拡大するマスク開口拡大工程と、
前記マスク開口拡大工程後、前記レジスト層をマスクとして前記半導体基板に第１導電型の不純物イオンを前記ドレイン領域形成工程よりも低濃度に注入して前記バッファ領域を形成するバッファ領域形成工程と、
を有することを特徴とする固体撮像素子の製造方法。