JP2003084732A - マトリクス型表示装置とその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＦＲＣによる階調表現とパルス幅変調法また
はパルス高さ変調法による階調表現方式の組み合わせに
より表示階調数の増加によるフレームレートの上昇を抑
え、低電力かつ多色表示可能な表示装置を実現すること
を目的とする。 【解決手段】 Ｍビットの映像信号に対し、下位Ｎビッ
トを用いて１フレームでパルス幅またはパルス高さ変調
法による階調表現を行い、上位Ｍ−Ｎビットを用いて更
に２^Ｍ−Ｎ−１フレームを用いて本発明のＦＲＣによる
階調表示を行い、ＦＲＣで必要なフレーム数を削減する
ことでフレーム周波数を低下させ、低電力でフリッカの
少ない階調表示を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマトリクス状の画素
構造を有する表示装置とその駆動方法などに関する。

【０００２】

【従来の技術】階調表示方式のひとつとして複数のフレ
ームを用いて、フレームごとに列電圧を制御することに
より階調表現を行うフレームレートコントロール方式
（ＦＲＣ）がある。フレームレートコントロールにより
階調表示を行う場合には、オンとオフのパターンの数が
フレームごとで変化しないようにしてフリッカを低減さ
せている。

【０００３】

【発明が解決しようとする課題】ＦＲＣ（Ｆｒａｍｅ
Ｒａｔｅ Ｃｏｎｔｒｏｌ）により階調表現を行う場合
において、表示階調数が増加するとオンの回数とオフの
回数の比が小さくなる階調が発生するためフリッカが発
生しやすくなる。フレームレートを増加させて、フリッ
カを低減させる方法があるが、消費電力が増加する。例
えば２５６色表示では７フレームで階調をあらわすのに
対し、４０９６色表示では原理的には１５フレーム必要
であり、単純にフリッカレベルを同一にするためには、
フレームレートを約２倍にしなければならない。

【０００４】一方で、携帯電話をはじめとする移動体端
末では電源が限られており、消費電力を低減することが
求められている。また、表示装置の狭額縁化、コスト削
減の要求からもフリッカ対策の回路はシンプルである必
要がある。更に多色化を行うとなると、フレーム周波数
は２００Ｈｚを超え、ＦＲＣによる低電力化を実現する
ことは不可能となる。

【０００５】また、パルス幅変調法による多色化におい
ては、１水平走査期間に印加するパルス数が増加するこ
とにより、セグメント信号線の充放電回数の増加による
電力増大や、表示装置が一般に容量性負荷でありパルス
幅が狭くなることにより、配線抵抗との容量と抵抗の積
による波形のなまりが階調性を悪くするという問題が発
生する。

【０００６】本発明は上記従来の問題点を解決し、低フ
レーム周波数駆動のために、ＦＲＣにおいてはＮライン
ごと、フレームごと、表示色ごと及び偶数行と奇数行で
異なるオンオフパターンとする。多色化及び低電力化を
図るためＦＲＣによる階調表現とパルス幅変調法（Ｐｕ
ｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）
もしくはパルス高さ変調法（ＰＨＭ）による階調表現方
式を組み合わせることで、表示階調数の増加によるフレ
ームレートの上昇をおさえ、低電力かつ多色表示可能な
表示装置を実現することを目的とする。

【０００７】

【課題を解決するための手段】この目的を達成するため
に、本発明の第１の態様によるマトリクス型表示装置
は、第１にフレームレートコントロールにより階調表示
を行う、少なくとも２色の異なる色を表示するマトリク
ス型表示装置であって、階調レジスタ部は行ごともしく
はフレームごとに制御信号に基づいてシフト処理され、
表示色数−１個のシフト処理部により表示色ごとに前記
階調レジスタ部の出力をシフト処理により変化させ、セ
グメント信号線ごとに設けられた階調選択回路と前記シ
フト処理部もしくは前記レジスタ部の出力が接続され、
前記階調選択回路は同時刻の前記シフト処理部もしくは
前記レジスタ部の出力を用いて表示色ごとに異なる表示
パターンにより階調表示を行うことを特徴とする。

【０００８】本発明の第２の態様によるマトリクス型表
示装置の駆動方法は、フレームレートコントロールによ
り階調表示を行うマトリクス型表示装置の駆動方法であ
って、階調ごとに設けられた階調レジスタはＮ行ごとも
しくはフレームごとにシフト処理され、前記階調レジス
タの出力にシフト部が接続されＮ行のうちの偶数行に対
応するデータに対しては更にシフト処理を行い、奇数行
に対応するデータに対しては前記階調レジスタ出力をそ
のまま出力し、各セグメント信号線ごとに設けられた階
調選択回路で、同時刻の階調レジスタの出力を用いて階
調処理を行い、Ｎ行の組のうちの偶数行と奇数行で異な
るオンオフパターンを表示することを特徴とする。

【０００９】本発明の第３の態様によるマトリクス型表
示装置の駆動方法は、フレームレートコントロールによ
り階調表示を行う、少なくとも２色の異なる色を表示す
るマトリクス型表示装置の駆動方法であって、階調レジ
スタ部はＮ行ごともしくはフレームごとに制御信号に基
づいてシフト処理され、前記階調レジスタの出力に第１
のシフト部が接続されＮ行のうちの偶数行に対応するデ
ータに対しては更にシフト処理を行い、奇数行に対応す
るデータに対しては前記階調レジスタ出力をそのまま出
力し、前記第１のシフト部に対し表示色数−１個の第２
のシフト処理部により表示色ごとにシフト処理を行う。
セグメント信号線ごとに設けられた階調選択回路と前記
第２のシフト処理部もしくは第１の出力が接続され、前
記階調選択回路は同時刻の前記シフト処理部もしくは前
記レジスタ部の出力を用いて表示色ごとに更にＮ行の組
のうちの偶数行と奇数行で異なる表示パターンにより階
調表示を行うことを特徴とする。

【００１０】本発明の第４の態様によるマトリクス型表
示装置は、階調レジスタと、前記階調レジスタをＮ行ご
ともしくはフレームごとにシフト処理させるシフト制御
信号と、前記階調レジスタの出力に対しＮ行の組のうち
の偶数行のデータに対しシフト処理を行う第１のシフト
部と、前記第１のシフト部の出力が表示色（Ｘ色）に応
じて分配され、Ｘ個に分配された前記第１のシフト部の
出力に対し、少なくともＸ−１個の出力に対しシフト処
理を行う第２のシフト部と、前記第２のシフト部もしく
は第１のシフト部の出力が接続されたセグメント信号線
ごとに設けられた階調選択回路を具備し、前記階調選択
回路は同時刻の前記第１のシフト部もしくは前記第２シ
フト部の出力を用いて階調表示を行うことでＮ行ごと、
フレームごと、Ｎ行の組のうちの偶数行と奇数行、表示
色ごとに異なる表示パターンを用いて階調表示を行うこ
とを特徴とする。

【００１１】本発明の第５の態様によるマトリクス型表
示装置の駆動方法は、複数のビット幅（Ｍビット）のデ
ータ入力を持つマトリクス型表示装置の駆動方法であっ
て、Ｍ、ＮはＭ＞Ｎでありかつ自然数とし、前記Ｍビッ
トのデータ入力に対し、上位Ｍ−Ｎビット入力を用いて
２^Ｍ−Ｎ−１フレームでフレームレートコントロールに
よる階調処理を行い、前記２^Ｍ−Ｎ−１フレームとは異
なる１フレームには入力下位Ｎビットを用いてパルス幅
変調もしくはパルス高さ変調による階調処理を行うこと
を特徴とする。

【００１２】本発明の第６の態様によるマトリクス型表
示装置の駆動用半導体回路は、複数のビット幅（Ｍビッ
ト）のデータ入力を持つマトリクス型表示装置の駆動用
半導体回路であって、Ｍ、ＮはＭ＞Ｎでありかつ自然数
とし、前記Ｍビットのデータ入力に対し、複数のレジス
タから成る階調レジスタ回路と、前記階調レジスタ回路
の階調レジスタを水平同期信号及び垂直同期信号によっ
てシフト処理する階調制御部と、Ｍビットのデータ入力
をＮビットデータに変換するデータデコード部を具備
し、前記データデコード部は前記階調レジスタ回路と上
位Ｍ−Ｎビット入力を用いて２^Ｍ−Ｎ−１フレームでフ
レームレートコントロールによる階調処理を行い、前記
２^Ｍ−Ｎ−１フレームとは異なる１フレームには入力下
位Ｎビットを用いてパルス幅変調もしくはパルス高さ変
調による階調処理を行うことで、２ ^Ｍ−Ｎフレームを用
いて階調表示を行うことを特徴とする。

【００１３】本発明の第７の態様によるマトリクス型表
示装置は、Ｍビットのデータ入力を持ち、同時に複数行
（Ｌ行）のコモン信号線を選択するマトリクス型表示装
置であって、複数の階調レジスタ回路と、前記階調レジ
スタ回路の階調レジスタを水平同期信号もしくは垂直同
期信号によってシフト処理する階調制御部と、Ｍビット
のデータを前記階調レジスタ回路の出力によりフレーム
間引きを行うことでＮビットに変換するデータデコード
部と、直交関数生成部と前記直交関数と前記Ｎビットデ
ータとを演算する各セグメント信号線に対しＮ個の演算
部と、前記Ｎ個の演算部の出力のうち１つを選択する選
択部と、Ｌ行の組のうちの偶数行および奇数行のうち少
なくとも一方のシフト量を保持するＲＡＭと、Ｌ行の組
みごとにシフトするＲＡＭと、前記ＲＡＭを書きかえる
データ書き換え手段と、前記演算部の出力としてＬ＋１
個のＮビットレジスタを具備し、前記演算部の演算結果
により、Ｌ＋１個のレジスタの入力ビットの重みに対応
したビットのうちのいずれか１つを１とし、他を０とし
て、前記選択部においては、Ｌ＋１個のレジスタ値を参
照し、レジスタ値に応じて１水平走査期間内にセグメン
ト電圧値の大きい順もしくは小さい順に前記演算部の出
力を選択することを特徴とする。

【００１４】本発明の第８の態様による表示装置の駆動
方法は、Ｍビットの入力データを用いて階調表示を行う
表示装置の駆動方法であって、Ｎ（Ｎ＜Ｍ）ビットデー
タを用いる第１のフレームと、Ｍ−Ｎビットデータを用
いる複数の第２のフレームとを実施し、第１のフレーム
と第２のフレームを加えたフレーム数Ｆが２^Ｍ−Ｎで、
第１のフレームの階調数は、第２の各フレームの階調数
−１であることを特徴とする。

【００１５】本発明の第９の態様による表示装置の駆動
方法は、Ｍビットの入力データを用いて階調表示を行う
表示装置の駆動方法であって、Ｎ（Ｎ＜Ｍ）ビットデー
タを用いる第１のフレームと、Ｍ−Ｎビットデータを用
いる複数の第２のフレームとを実施し、第１のフレーム
と第２のフレームを加えたフレーム数Ｆが２^Ｍ−Ｎで、
第１のフレームの階調数は、第２の各フレームの階調数
−１であり、前記第１のフレームの階調表示法がパルス
幅変調法もしくはパルス高さ変調法であり、前記第２の
フレームの階調表示法がフレームレートコントロールで
あることを特徴とする。

【００１６】本発明の第１０の態様によるマトリクス型
表示装置の駆動方法は、複数のビット幅（Ｍビット）の
データ入力を持つマトリクス型表示装置の駆動方法であ
って、Ｍ、ＮはＭ＞Ｎでありかつ整数とし、前記Ｍビッ
トのデータ入力に対し、複数のレジスタから成る階調レ
ジスタ回路と、Ｍビットのデータ入力をＮビットデータ
に変換するデータデコード部を具備し、前記データデコ
ード部は前記階調レジスタ回路と上位Ｍ−Ｎビット入力
を用いて、２^Ｍ−Ｎ−１フレームでフレームレートコン
トロールによる階調処理を行い、前記２^Ｍ−Ｎ−１フレ
ームとは異なる１フレームには入力Ｎビットを用いて、
パルス幅変調による階調処理を行い、更に前記Ｎビット
出力とは異なる１ビットを出力し、前記１ビット出力
は、フレームレートコントロールによる階調処理を行う
間は前記フレームレートコントロール出力の１ビットと
同一出力をし、パルス幅変調による階調処理を行うとき
には０を出力し、１フレーム内を２^Ｎ分割し、２^Ｎ−１
個の期間においては前記Ｎビット出力に基づく階調表示
を行い、２^Ｎ−１個の期間とは異なる１期間において前
記１ビット出力に基づいて表示を行うことで２^Ｍ−Ｎフ
レームを用いて２^Ｍ階調表示を行うことを特徴とする。

【００１７】本発明の第１１の態様によるマトリクス型
表示装置は、複数のビット幅（Ｍビット）のデータ入力
を持ち、同時に複数行（Ｌ行、Ｌは２以上の整数）のコ
モン信号線を選択するマトリクス型表示装置の駆動方法
であって、１つもしくは複数の階調レジスタ回路と、前
記階調レジスタ回路の出力によりフレームレートコント
ロールを行うかを判別するＦＲＣ判定手段と、Ｍビット
のデータをＮビットに変換するデータデコード部と、直
交関数の各要素を生成する直交関数生成部と前記直交関
数と前記Ｎビットデータとを演算する各セグメント信号
線に対しＮ個の演算部と、あらかじめ計算されたＬ個の
データ０とＬ個の前記直交関数要素、Ｌ個のデータ１と
Ｌ個の前記直交関数要素の演算結果を格納するＲＯＭ
と、前記Ｎ個の演算部の出力もしくは前記ＲＯＭのうち
の１つを選択する選択部を具備し、前記選択部は、前記
ＦＲＣ判定手段の結果により、前記複数の演算器のうち
の１つの出力を１フレーム間出力するか、１フレームの
（２^Ｎ−１）／２^Ｎ期間は前記複数の演算器の出力を前
記演算器の入力である前記Ｎビットデータの重みに応じ
て選択出力し、かつ１フレームの１／２^Ｎ期間は前記Ｒ
ＯＭを選択出力するようにしたことを特徴とする。

【００１８】本発明の第１２の態様によるマトリクス型
表示装置は、複数のビット幅（Ｍビット）のデータ入力
を持つマトリクス型表示装置の駆動方法であって、１つ
もしくは複数の階調レジスタ回路と、前記階調レジスタ
回路の出力によりフレームレートコントロールを行うか
を判別するＦＲＣ判定手段と、ＭビットのデータをＮビ
ットに変換するデータデコード部と、直交関数生成部と
前記直交関数と前記Ｎビットデータとを演算する各セグ
メント信号線に対しＮ個の演算部と、前記Ｎ個の演算部
からの出力のうち１つを選択する選択部を具備し、前記
選択部は、前記ＦＲＣ判定手段の結果により、前記複数
の演算器のうちの１つの出力を１フレーム間出力する
か、前記複数の演算器の出力を前記演算器の入力である
前記Ｎビットデータの重みに応じて選択出力し、かつ１
フレームの１／２^Ｎ期間はコモン信号線の非選択時電圧
を印加するように選択出力するようにしたことを特徴と
する。

【００１９】本発明の第１３の態様による表示装置の駆
動方法は、Ｍビットの入力データを用いて階調表示を行
う表示装置の駆動方法であって、Ｎ（Ｎ＜Ｍ）ビットデ
ータを用いる第１のフレームと、Ｍ−Ｎビットデータを
用いる複数の第２のフレームとを実施し、第１のフレー
ムと第２のフレームを加えたフレーム数Ｆが２
^Ｍ−Ｎで、第１のフレームの階調数は、第２の各フレー
ムの階調数−１であり、前記第２の各フレームの階調数
−１階調分のデータとは異なる１階調分のデータを用い
て、前記表示装置の表示部に印加される電圧値を変化さ
せることで、全表示階調の輝度を変化させることを特徴
とする。

【００２０】本発明の第１４の態様による表示装置の駆
動方法は、Ｍビットの入力データを用いて階調表示を行
う表示装置の駆動方法であって、Ｎ（Ｎ＜Ｍ）ビットデ
ータを用いる第１のフレームと、Ｍ−Ｎビットデータを
用いる複数の第２のフレームとを実施し、第１のフレー
ムと第２のフレームを加えたフレーム数Ｆが２
^Ｍ−Ｎで、前記第１のフレームで表示可能な階調数は２
^Ｎ＋１であり、前記２^Ｎ＋１の階調数のうち前記Ｎビッ
トデータを用いて表現可能な２^Ｎ個の階調を前記表示装
置及び異なる表示色に応じて任意に選択し、階調対輝度
特性を調節できるようにしたことを特徴とする。

【００２１】本発明の第１５の態様による表示装置の駆
動方法は、Ｍビットの入力データを用いて階調表示を行
う表示装置の駆動方法であって、Ｎ（Ｎ＜Ｍ）ビットデ
ータを用いる第１のフレームと、Ｍ−Ｎビットデータを
用いる複数の第２のフレームとを実施し、第１のフレー
ムと第２のフレームを加えたフレーム数Ｆが２
^Ｍ−Ｎで、第１のフレームの階調数は、第２の各フレー
ムの階調数−１であり、前記第２の各フレームの階調数
−１階調分のデータとは異なる１階調分のデータを用
い、表示階調によらない電圧を印加することで、同一階
調におけるセグメント信号線およびコモン信号線に印加
する電圧値を変化させることを特徴とする。

【００２２】本発明の第１６の態様による表示装置の駆
動方法は、Ｍビットの入力データを用いて階調表示を行
う表示装置の駆動方法であって、Ｎ（Ｎ＜Ｍ）ビットデ
ータを用いる第１のフレームと、Ｍ−Ｎビットデータを
用いる複数の第２のフレームとを実施し、第１のフレー
ムと第２のフレームを加えたフレーム数Ｆが２
^Ｍ−Ｎで、第１のフレームの階調数は、第２の各フレー
ムの階調数−１であり、前記第２の各フレームの階調数
−１階調分のデータとは異なる１階調分のデータに表示
原色ごとに異なる値を入力し、前記表示装置の表示部に
印加される電圧値を表示原色ごとに変化させることで、
異なる表示原色間での輝度を調節することを特徴とす
る。

【００２３】本発明の第１７の態様によるマトリクス型
表示装置は、Ｍビットのデータ入力を持つマトリクス型
表示装置であって、少なくとも２^{Ｍ−Ｎ−１}個の複数の
階調レジスタと、前記階調レジスタにシフト制御信号に
よりシフト量指示信号に基づいたシフト処理を行う階調
レジスタ回路と、ＭビットのデータをＮビットのデータ
に変換する階調デコード部を具備し、前記複数の階調レ
ジスタは０と１の割合が１対２^Ｍ−Ｎ−１から１対１ま
で順に１つずつ１もしくは０のビットの数が異なり、１
がオン、０がオフを示すとすると前記階調デコード部は
前記Ｍビット入力データの上位Ｍ−Ｎビットデータが０
または２^Ｍ−Ｎ−１以外の場合には前記複数の階調レジ
スタのうち１の個数が前記上位Ｍ−Ｎビットデータの値
と等しい階調レジスタＡと、１の個数が前記上位Ｍ−Ｎ
ビットデータの値よりも１つ多い階調レジスタＢの値を
参照し、前記階調レジスタＡと前記階調レジスタＢの値
が等しくなければ前記Ｍビットデータの下位Ｎビットの
値を出力する。前記階調レジスタＡと前記階調レジスタ
Ｂの値が等しければ、前記Ｍビット入力データの最上位
ビットが０の時には前記階調レジスタＡもしくは前記階
調レジスタＢと同じ値をＮビット全てに出力し、前記Ｍ
ビット入力データの最上位ビットが１の時には前記階調
レジスタＡもしくは前記階調レジスタＢと反転した値を
Ｎビット全てに出力し、１の個数が１個である前記複数
の階調レジスタを階調レジスタＣとすると、前記Ｍビッ
ト入力データが０の場合には前記階調レジスタＣの値が
１のときに前記Ｍビット入力データの下位Ｎビットを出
力し、０のときにＮビット全て０を出力し、前記Ｍビッ
ト入力データが１の場合には前記階調レジスタＣの値が
０のときに前記Ｍビット入力データの下位Ｎビットを出
力し、１のときにＮビット全て１を出力し、前記階調デ
コード部のＮビット出力をパルス幅変調もしくはパルス
高さ変調により階調表示を行うことを特徴とする。

【００２４】本発明の第１８の態様によるマトリクス型
表示装置の駆動方法は、複数のビット幅（Ｍビット）の
データ入力を持つマトリクス型表示装置の駆動方法であ
って、Ｍ、ＮはＭ＞Ｎでありかつ整数とし、前記Ｍビッ
トのデータ入力に対し、複数のレジスタから成る階調レ
ジスタ回路と、前記階調レジスタ回路の階調レジスタを
水平同期信号もしくは垂直同期信号によってシフト処理
する階調制御部と、Ｍビットのデータ入力をＮビットデ
ータに変換するデータデコード部を具備し、前記データ
デコード部は前記階調レジスタ回路と上位Ｍ−Ｎビット
入力を用いて、２^Ｍ−Ｎ−１フレームでフレームレート
コントロールによる階調処理を行い、前記２^Ｍ−Ｎ−１
フレームとは異なる１フレームには入力Ｎビットを用い
て、パルス高さ変調による階調処理を行い、更に前記Ｎ
ビット出力とは異なる１ビットを出力し、前記１ビット
出力は、フレームレートコントロールによる階調処理を
行う間は前記フレームレートコントロール出力の１ビッ
トと同一出力を出力し、パルス高さ変調による階調処理
を行うときには０を出力し、セグメント信号線へ出力す
る信号の強度が前記Ｎビット出力と前記１ビット出力と
の和によりきめられることを特徴とする。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付の図面を参照しながら詳細に説明する。なお、添
付の図面において同様の構成要素については同一の参照
番号で示すものとする。

【００２６】(実施の形態１)図１は映像信号入力１３に
対し、フレーム変調（ＦＲＣ）による階調表示を行うた
めのセグメント信号線にオンもしくはオフの信号を出力
するためのブロック図を示したものである。

【００２７】１２は各階調に対応したＦＲＣデータを出
力するための階調レジスタ回路、１４は階調選択部、１
５は表示データ線である。階調レジスタ回路１２は、図
２に示すように、階調パターンデータ２３を発生する階
調レジスタ部２１（２１ａ，２１ｂ，２１ｃ）と参照位
置変更部２２（２２ａ〜２２ｆ）を備える。即ち、階調
ごともしくはオンとオフのフレームの比が異なるごとに
異なるレジスタを持ち、そのレジスタはフレームごとも
しくはラインごとにフレームシフト制御信号２４もしく
はラインシフト制御信号２５によりレジスタをシフトさ
せる量を指定するシフト量指示信号２６であるフレーム
シフトもしくはラインシフトで与えられたビットだけシ
フトする。本発明ではシフト量は右にシフトした量で説
明を行うが左にシフトさせても同様な効果を得られる。
これは（左シフトの量）＝（全ビット数）−（右シフト
量）となり単なる数字の表現の違いにすぎないためであ
る。

【００２８】図３にレジスタがシフトされる様子を示
す。これは図２中の階調レジスタ部２１で行われる動作
を示している。ここでは階調が１／７の場合で、ライン
ごとのシフト量（ラインシフト）が１、フレームシフト
が３の場合で示す。また、簡単にするため表示色ごとの
シフトについては無視し、Ｒ出力単色で説明する。同図
において、白丸３１はオンの画素、斜線黒丸３２はオフ
の画素を示す。

【００２９】階調が１／７であることから７フレーム中
１回オンとなる階調であるためレジスタはフレーム数と
同じビット幅を持つ。また、オンを示す１を１つ持つ
（もちろんオンを０として１と０の数を逆にしても構わ
ない）。

【００３０】１行目を出力した後、ラインシフト制御信
号２５によりラインシフトがシフト量指示信号２６であ
る階調に対応したラインシフトの量だけレジスタが右に
シフトされる。図３においても（ａ）から（ｂ）に示す
ように右に１つシフトされる。２行目から３行目におい
ても（ｂ）から（ｃ）に示すように３行目では２行目に
対し１シフトされる。この操作が１行目から最終行まで
繰り返し行われる。つまり、ラインシフト量をＬとする
とＮ行目のレジスタ出力はＮ−１行目のレジスタ出力か
らＬビット右にシフトされたものとなる（Ｎは２以上表
示行数以下の自然数）。

【００３１】一方、１フレーム目最終行から２フレーム
目の１行目でのレジスタ出力の変化は図３に示すように
１フレーム前の１行目のレジスタ出力からフレームシフ
ト量だけ変化させたものとなる（（ａ）から（ｄ）への
変化）。一般に、第Ｍフレーム１行目の階調レジスタ部
２１の出力は第Ｍ−１フレームのレジスタ出力からフレ
ームシフトＦだけ右にシフトしたものとなる（Ｍは２以
上の自然数。Ｍが１の時はレジスタの初期値を用い
る）。

【００３２】このように、最終行から１行目へのシフト
がラインごとのシフトと異なるのは、１画素に注目しＦ
ＲＣが完結するフレーム数で階調レジスタ部２１のすべ
てのビットを確実に出力できるようにすること、行ごと
とフレームごとで異なるシフトを行うことでオンオフパ
ターンをランダムにしてフリッカを低減するためであ
る。階調１／７を表示するためには７フレームで１回オ
ンとなることであるから７ビットの階調レジスタを７フ
レーム間で７ビットの出力をどういう順であれ、すべて
出力すれば確実に表現可能である。これを行うためにフ
レームシフトによりレジスタのシフト処理を行うように
し、フレームシフトを行うための信号であるフレームシ
フト制御信号２４を１フレームごとに入力し、階調レジ
スタ部２１のシフトを行っている。

【００３３】また、オンオフパターンを空間的に分散さ
せるための手段としてフレームシフトを行った。階調レ
ジスタ部２１の出力は図４に示すように最上位ビットを
１列目に、２番目の上位ビットを２列目とし、ｉビット
レジスタの場合、ｉ列目まで接続する。次に、ｉ＋１列
目は再び最上位ビット、以下同様に最終列まで順に接続
する。なお、これは表示色ごとに行われる。これにより
同一行上の画素を見ると表示列数が階調レジスタのビッ
ト数の倍数であれば表示階調と同じ割合のオンオフパタ
ーンが分散されて表示される（この場合も最上位ビット
から１列目に接続するのではなく、最下位ビットから１
列目に接続してもよい）。

【００３４】さらに、同一列画素に注目するとラインシ
フトを行うことでオンオフパターンを分散させることが
可能である。これはラインシフト制御信号２５を１行ご
とに入力することで実現できる。ラインシフトを行わな
い場合、同一列でのオンオフパターンは分散されない
が、ラインシフトを行うことで図５のように全画面に同
一階調表示を行う場合において列方向においても表示階
調と同一割合でオンオフパターンを表示することが可能
となる。図５において、５１はラインシフト（この場合
１）、５２はフレームシフト（この場合３）を示す。

【００３５】これにより図５に示すようにオンオフパタ
ーンを面内及びフレーム間で分散させることが可能とな
る。なお、カラーパネルでは３原色表示を行うため本
来、赤、緑、青の画素もしくはシアン、イエロー、マゼ
ンダの画素が交互に隣接して配置されるが、ラインシフ
ト及びフレームシフトの効果を表現するため単色パネル
での画素のオンオフパターンを示している。

【００３６】また、階調ごとに階調レジスタ部２１のビ
ット長もしくはオンを示す１の数が異なるため、これら
の異なる階調では異なるレジスタを用意し、図２のよう
に各階調ごとに異なるパターンが出力されるようになっ
ている。

【００３７】これら階調ごとのパターンは図１に示すよ
うに、各階調とも１ビットずつ階調選択部１４に入力さ
れ、映像信号１３から送られてきた階調データに対応し
たパターンが表示データ線１５に出力され、表示部へ送
られる。なおこの際、階調０及び階調１は常にオフもし
くはオンであるため空間的時間的にパターンを分散させ
る必要がないため、階調選択部１４での制御で対応する
ことが可能であることから階調レジスタ回路１２には格
納されない。これにより各階調選択部１４の入力信号線
数を削減でき、回路規模を小さくすることが可能であ
る。

【００３８】ここまでは、単色で説明を行ってきたが、
カラー表示装置においては３色を用いてカラー表示を行
う。この３色は赤、緑、青であることが多いため本発明
ではこの３色を用いた表示装置で説明を行うが、シア
ン、イエロー、マゼンダという３色を用いた表示装置で
も同様に効果がある。なお、赤、青等の２色表示であっ
ても本発明は適用できる。また、赤、緑、青、イエロー
のように４色表示以上であっても本発明を適用できる。

【００３９】同一色において隣接の画素のオンオフタイ
ミングをずらすことでフリッカを低減することを考えて
きたが、カラー表示を行う表示装置においては図６に示
すように隣接画素は異なる色であることが多い。図６に
おいて、６１は第１の色を表示する画素、６２は第２の
色を表示する画素、６３は第３の色を表示する画素を示
す。図６（ａ）に示すようなストライプ配置や図６
（ｂ）に示すようなデルタ配置であっても、同一色画素
に比べ異なる色の画素と隣接することが多いことがわか
る。また、ストライプ配置については横方向に同一色を
並べる方法であっても同様である。もちろん、デルタ配
置であっても同様である。

【００４０】このような異なる色の画素間でオンオフタ
イミングを変化させることは、さらなるフリッカの低減
に有効である。そこで図２に示すように、同一階調にお
いて表示色ごと（例えば、赤、緑、青）に異なるレジス
タ出力を行うようにする。図２の例では階調１のレジス
タ出力（階調パターンデータ）２３に対し、赤色表示の
画素（以降Ｒ画素）ではレジスタの値をそのまま用い、
緑色表示の画素（以降Ｇ画素）では参照位置変更部２２
ａにより出力のレジスタ値をＧシフト（シフト量指示信
号２６ｃ）で指定されたビット数だけシフトさせて出力
する。青色表示の画素（以降Ｂ画素）においても同様に
参照位置変更部２２ｂによりレジスタ出力（階調パター
ンデータ）２３の値をＢシフト（シフト量指示信号２６
ｄ）で指定されたビット数だけシフトさせて出力させ
る。

【００４１】この操作は階調ごとに別々に行われ、Ｇシ
フト及びＢシフトの値は階調ごとに異なる値もとれるこ
とで、よりフリッカの少ない表示を行うことができる。
また、参照位置変更部２２では入力値に対し、Ｇシフト
もしくはＢシフトで決められたビットのシフト処理を行
うのみであるためラッチ処理は必要なく、レジスタが不
要である。ある階調に対して３色とも階調レジスタ部２
１を持つことに比べてもフリッカの発生程度は変化な
く、レジスタ数が３分の１となるため回路規模を小さく
してＩＣを設計することができる。

【００４２】Ｇシフト及びＢシフトにより階調１／７を
全面表示した場合の１フレーム目のオンオフパターンを
図７に示す。同図において、８１はＧシフト（この場合
３）、８２はＢシフト（この場合４）を示す。Ｇシフト
及びＢシフトを行わない図８に比べオンオフパターンを
ランダムにすることができた。

【００４３】階調１／７についてフリッカ低減のための
手法を説明したが、他の階調においても同様にラインシ
フト、フレームシフト、Ｇシフト及びＢシフトを用いる
ことでフリッカが低減される。一般に、Ｊ／Ｋ階調（こ
こでＪ及びＫは自然数でありＪ＜Ｋの関係を持つ）の表
示を行う場合、階調レジスタ部２１のビット幅はＫであ
り、そのうちオンを示すビットの数がＪ個存在すればよ
い。Ｊ個のオンを示すビットの配置については任意であ
るが、シフト処理によりフリッカ低減を行うには、レジ
スタの初期状態において連続してＪ個のオンを配置する
ことが望ましい。

【００４４】フレームシフトを除く他のシフトについて
シフト量は０以上（Ｋ−１）以下のいずれでもよいが、
フレームシフトについては、Ｋビットレジスタの全ビッ
トが順番は任意であるが、ＦＲＣ完結まで（この場合、
Ｋフレーム）に各画素に１回必ず表示される必要がある
ため、フレームシフトの値をＦとすると、Ｆ×Ｘの値
（Ｘは自然数）がＫの公倍数と等しくなる時のＸの最小
値がＫ以上でなければならない。

【００４５】各階調ごとに図２に示すように階調レジス
タ部２１、シフト量指示信号２６と参照位置変更部２２
を用意し、各階調の各表示色に対応するオンオフパター
ンを出力する。この出力を各セグメント信号線に出力す
る方法は、図４を用いて１／７階調の場合で説明したよ
うに最上位ビットを１列目に、２番目の上位ビットを２
列目としてｉビットレジスタの場合はｉ列目まで接続す
る。次に、ｉ＋１列目は再び最上位ビット、以下同様に
最終列まで順に接続する。

【００４６】このようにして、各セグメント信号線に１
ビットずつ各階調に対応したレジスタ出力が送られる。
各セグメント信号線には図１に示すように階調選択部１
４が設けられ、映像信号１３の階調に対応したオンオフ
データが出力されるようになっている。なお、この図１
では階調０から階調６を表示する７階調表示を行う場合
である。階調０及び階調６に対応する階調レジスタの出
力がないのは、これらの階調は全てオフもしくは全てオ
ンを示しているためで、階調選択部１４内部にて映像信
号１３から階調０が入力された場合には、階調レジスタ
部２１の出力に関わらずオフの信号を表示データ線１５
に出力し、階調６が入力された場合には階調レジスタ部
２１の出力にかかわらずオンの信号を表示データ線１５
に出力すればよく、階調選択部１４の内部で対応できる
ためである。

【００４７】図９には５階調表示を行った時の階調レジ
スタ回路１２と表示データ線１５の関係を示した。な
お、５階調表示の各階調は０、１／４、１／２、３／
４、１である。なお、３階調目は２／４としてもよい
が、レジスタのビット幅が４になるためシフト処理を行
う回路規模が大きくなること、ＦＲＣを行うフレーム数
が大きくなるためフリッカが発生しやすくなることか
ら、１／２とする方が望ましい。

【００４８】このように各階調を独立にシフト処理させ
ることで、階調ごとに異なったフレーム数が必要なＦＲ
Ｃの組み合わせとしてもよい。また、階調３／４は階調
１／４のオンオフが反転したパターンであるので、階調
レジスタ回路１２は共通で使用し、階調選択部１４で表
示データ１５に出力するオンオフパターンを反転させる
かどうか決めればよい。これにより階調レジスタ回路１
２から階調選択部１４への信号線数が減少すること、階
調レジスタ回路１２のレジスタ数が減ることで回路規模
を小さくすることができる。

【００４９】階調レジスタ部２１の出力には階調１／４
の各表示色に対応した３つの４ビット出力（Ｋａｉ４１
＿Ｒ、Ｋａｉ４１＿Ｇ、Ｋａｉ４１＿Ｂ）及び階調１／
２の各表示色に対応した３つの２ビット出力（Ｋａｉ２
１＿Ｒ、Ｋａｉ２１＿Ｇ、Ｋａｉ２１＿Ｂ）がある。Ｒ
画素に出力される信号線にはＲ画素に対応したレジスタ
出力としてセグメント信号線１に各階調レジスタのそれ
ぞれ最上位ビットが入力され、セグメント信号線２以降
には１ビットずつ下位のビットが（最下位ビットの次は
再び最上位ビットに戻る）入力される。Ｇ画素、Ｂ画素
についても同様である。このようにして各信号線にオン
オフデータが出力される。

【００５０】以上の発明を用いて各色１６階調表示、つ
まり４０９６色表示を行った場合の各階調レジスタの初
期値を図１０に示す。１６階調表示を行うために必要な
最低フレーム数が従来１５フレームであったが、１２フ
レームに削減することができた。また、各階調間でオン
割合の増加率は異なるが表示に際し支障はなかった。

【００５１】また、１６階調表示時においても５階調表
示と同様に階調レジスタ部２１の数を減らすためオンと
オフの割合が逆転している階調１と１４、２と１３、３
と１２、４と１１、７と９で共通の階調レジスタ部２１
を用いることとし、階調選択部１４において階調レジス
タ部２１の値が１の時にオンにするかオフにするかを入
力データに基づいて決定することで回路規模を小さくし
た。これによりＦＲＣによる階調表示を行うことが可能
となった。

【００５２】（実施の形態２）単純マトリクス型液晶表
示装置において、動画表示を行うため高速応答性の液晶
を用いて駆動を行うとフレーム応答によるコントラスト
低下が生じるという問題がある。

【００５３】これを解決する方法として、複数ライン同
時選択法（Ｍｕｌｔｉ ＬｉｎｅＳｅｌｅｃｔｉｏｎ
Ｍｅｔｈｏｄ：ＭＬＳ）が提案された。この方法は複数
行（Ｌ行）のコモン信号線を同時選択して走査電圧を印
加し、それと同時にセグメント信号線から対応したデー
タに応じた電圧を印加する。この操作を全てのコモン信
号線が選択されるまで行い、更に１フレームに対しコモ
ン信号線から選択信号を少なくともＬ回印加する方法で
ある。１フレームでＬ回信号を選択することができるた
めフレーム応答によるコントラスト低下を防止すること
が可能となる。

【００５４】また、従来の線順次駆動ではオン電圧が
２．５Ｖの液晶を用いた場合で２４０ライン表示を行う
場合、コモン信号線電圧が２６．４９Ｖ、セグメント信
号線電圧が１．７１Ｖと２つの信号線の電圧差が大き
い。複数ライン同時選択法ではコモン信号線電圧が２
６．４９／Ｌ^１／２（Ｖ）となり、セグメント信号線電
圧が１．７１×Ｌ^１／２（Ｖ）となるため、コモン信号
線とセグメント信号線間の電圧差が小さくなり、コモン
信号線及びセグメント信号線の回路を同一チップに設計
できるようになる。

【００５５】これにより図１１に示すように、絶縁体基
板１９１上において、表示部１９３に対しドライバＩＣ
１９２を１辺にのみ基板上に実装し、残りの３辺にはＩ
Ｃを搭載しないようにして、機器に対し左右対称に表示
部を配置することが可能という利点がある。

【００５６】本発明では４行同時選択法（ＭＬＳ４）を
用いて階調表示を行うことにした。コモン信号線の各行
の１フレーム間の電圧値は図１２に示される直交関数に
より決められる。この直交関数の列の数はコモン信号線
の数と一致しており、１列目のコモン信号線は直交関数
の１列目の値を１フレーム間で１行目から順にとって、
データに対応した電圧値を出力する。以降２列目の値は
２行目のコモン信号線電圧の変化を示し、列の数はコモ
ン信号線の数を示していることになる。一方、行方向に
対しては時間（シーケンス）を示し１行目から最終行ま
でで１フレーム期間を示している。従って、１つの値に
対して印加される時間は１フレーム期間／行数となる。
なお、本発明は４行同時選択法（ＭＬＳ４）に限定され
るものではない。たとえば、２行同時選択法（ＭＬＳ
２）であってもよい。つまり、複数行を同時選択するい
ずれの方法にも適用できる。

【００５７】つまり、列がコモン信号線に印加する電圧
波形の時間による変化に対応し、行がある時間での表示
装置のコモン信号線に印加する電圧波形に対応する。各
要素は１の時は正の選択パルスを、−１の時は負の選択
パルスを、０の時は非選択パルスをコモン信号線に印加
する。

【００５８】一方、セグメント信号線に印加する電圧は
図１３に示すように入力信号線の行列と図１２に示した
直交関数の行列Ｈを掛け算した結果で与えられる。

【００５９】入力信号Ｓ１２１は１フレーム分のオンオ
フデータを持ち、−１をオン、１をオフとして−１と１
の２値を用いた行列となる。また、行の数はコモン信号
線の数、列の数はセグメント信号線の数に対応する。

【００６０】Ｈ×Ｓの演算結果に応じて５値の電圧を印
加する。列がセグメント信号線の数に相当し、行が各セ
グメント信号線の時間変化に相当する。このようにして
印加されるセグメント信号線とコモン信号線の間にかか
る電圧値により画素のオンオフ表示が行われる。

【００６１】ある時間におけるセグメント信号線に印加
する電圧を計算するには直交関数Ｈ１２５のある１行
と、入力信号Ｓ１２１のある１列の各要素が必要とな
る。ここで、図１２に示すように直交関数Ｈ１２５の１
行には４つを除き０が入り、０に対応した入力信号Ｓ１
２１の要素との演算が常に０になることを利用して、行
選択を行った画素のデータと選択信号の要素の行列計算
を行うようにする。

【００６２】これにより演算に必要な回路及び時間は削
減される。従って、Ｈ×Ｓの行列演算によるセグメント
信号出力を行うには図１及び図９で示した階調選択部１
４から４行分のデータが送られてきて、順に直交関数行
列と掛け算をした後、４行分のデータの和を出力すれば
よい。また、映像信号は通常表示領域の上の行からもし
くは下の行から順に送られてくることが多いため、選択
する４行は連続する４行とすることが望ましい。

【００６３】図１４に階調レジスタ回路１２、階調選択
回路１３１とＭＬＳによる駆動を行うための演算部１３
２、演算結果に応じたセグメント信号線電圧を出力する
ための電圧選択回路１３５を示したものである。ここで
の反転処理回路１３７とは表示部に交流電圧を印加する
ために正の選択パルスである１と負の選択パルスである
−１を入れ替えるためのものである。

【００６４】階調選択回路１３１から演算部１３２へ４
行分のデータが送られた後に演算部１３２から出力があ
るため、階調選択回路１３１から演算部１３２へのデー
タの転送は４倍の速度で転送されるか、４行分を同時に
処理して並列に転送させるかいずれでもよい。本発明で
は４倍の速度で転送して処理を行う例で説明する。

【００６５】階調選択回路１３１及び階調レジスタ回路
１２においてシフト処理を行い、ＦＲＣによりＭＬＳ駆
動における階調表示を行った。

【００６６】その結果として、セグメント信号線５値
（大きい順から電圧値Ｖ２（＝２×Ｖ１）、Ｖ１、Ｖ
ｃ、−Ｖ１、−Ｖ２とする）のうち、Ｖ２もしくはＶｃ
もしくは−Ｖ２が表示されるとフリッカ及びセグメント
信号線に沿った筋状のムラが目立つようになった。

【００６７】４行同時選択法においては、図１３に示し
たようにセグメント５値の電圧のどれをとるかは入力信
号Ｓ１２１と直交関数Ｈ１２５の演算によって決まる。
演算結果が４の場合は電圧値Ｖ２、２の場合はＶ１、０
の場合は０、−２の場合は−Ｖ１、−４の場合は−Ｖ２
となる。直交関数Ｈ１２５は図１２のように与えると、
演算結果が±４もしくは０となる場合は、同時選択され
る４つの画素についてオンとオフの画素の割合が３対１
もしくは１対３となる。

【００６８】図７で行ったようにオンオフ画素を分散さ
せる時、連続する４行（ここでは１行目から順に走査す
る）に注目するとオンとオフの画素の比が１対３もしく
は３対１となりやすい。特にオン（もしくはオフ）とな
る階調レジスタ部２１のうちの１つとなりやすい。これ
を防ぐにはラインシフトの値を２ラインごとに同一列に
オン（もしくはオフ）パターンがくるようにする方法が
ある。この方法ではラインシフトのとり得る値に制限が
かかる上に、階調１／７などではラインシフトの値を調
整しても２ラインごとに同一列にオン（もしくはオフ）
パターンがこない。

【００６９】そこで、同時選択される４行のうち偶数行
の２行で同一オンオフパターン、奇数行の２行で同一オ
ンオフパターンとすることでシフト量に関わらずオンと
オフの画素の割合が２対２もしくは４対０（０対４）と
なるようにし、フリッカ及びセグメント信号線に沿った
筋状のムラを低減した。

【００７０】図１５にＲ画素のみの階調１／７の時のオ
ンオフパターンを示す。この例ではコモン信号線は１行
目から順に４行ずつ選択されるとして説明する。つま
り、コモン１からコモン４までがまず同時に選択され、
次の期間ではコモン５からコモン８、というように選択
される。コモン１からコモン４までに注目すると、各列
ともに同時選択される４行においてオンとオフの画素の
比が２対２もしくは０対４、となるため、セグメント信
号線に印加される電圧は±Ｖ１となる。Ｇ画素及びＢ画
素においては、このパターンが右方向（もしくは左方
向）に全体にシフトするだけであるため、Ｇ画素及びＢ
画素でもセグメント信号線に印加される電圧は±Ｖ１で
ある。

【００７１】同時選択される４行の組のうちの偶数行の
パターンを変化させるシフトを偶数奇数シフト５３とす
る。ラインシフト５１は４行の組が変わるごとに実行さ
れるようにした。フレームシフト５２はこれまで通りフ
レームが変わるごとに前のフレームのパターンに比べど
れだけパターンをシフトさせたかの量である。

【００７２】このようなオンオフパターンを実現するた
めに階調レジスタ回路１２の構成を図２に示したものか
ら図１６に示すように変更した。図２と異なる点はレジ
スタのシフト処理を行うための制御信号の１つであるラ
インシフト制御信号２５、フレームシフト制御信号２４
の他に偶数奇数シフト制御信号１５２を設け、ラインシ
フト制御信号２５は図２では入力映像信号の１行ごとに
パルスを出しシフト制御を行っていたのを、同時選択行
の数である４行ごとにパルスを出すこと、さらに偶数奇
数シフト制御信号１５２では１行ごとにパルスを出すよ
うにした。

【００７３】また、偶数奇数シフト処理部１５１を設
け、階調レジスタ部２１の出力を４行の組のうち偶数行
のデータに対応する時のみレジスタを偶数奇数シフトの
値に応じてシフト処理するようにした。

【００７４】図１７に入力映像信号と各制御信号、レジ
スタパターンを示す。階調レジスタ部２１ではフレーム
シフト制御信号（ＦＳＦ）２４が入力されると階調レジ
スタをフレームシフト量に基づいてシフト処理を行う。
また、ＦＳＦ２４が入力されていない場合でラインシフ
ト制御信号（ＬＳＦ）２５が入力されると階調レジスタ
をラインシフト量に基づいてシフト処理させる。これに
よりフレームごとのフレームシフト、４行ごとのライン
シフトが実現できる。

【００７５】偶数奇数シフト処理は偶数奇数シフト処理
部１５１にて行われ、ＬＳＦ２５及び偶数奇数シフト制
御信号（ＡＳＦ）１５２により同時選択される４行のう
ちの偶数行を検知し、偶数行のデータに対応した階調パ
ターンデータ２３が入力された時に偶数奇数シフトの値
に応じて階調パターンデータ２３をシフト処理する。奇
数行のデータに対応した階調パターンデータ２３の場合
にはシフト処理を行わないでレジスタを出力する。

【００７６】これにより階調パターンＲの出力は例えば
１／４階調の場合でラインシフトが１、フレームシフト
３、偶数奇数シフト２において、図１７に示すように出
力される。

【００７７】図１８に３原色すべてに１／７階調表示を
行った時のあるフレームでのオンオフパターンを示す。
同時選択される４行（コモン１から４、コモン５から８
など）においてオンオフパターンが１対３もしくは３対
１とならないため±Ｖ２及びＶｃが出ず、フリッカ及び
セグメント信号線に沿って発生するムラを低減すること
ができた。

【００７８】図１０に示す階調レジスタを用いて各色１
６階調表示（４０９６色表示）を行った時の各シフト量
の値を図１９に示す。このようなシフトを行ってＦＲＣ
により階調制御を行った時にフレーム周波数７５Ｈｚで
フリッカの少ない表示が可能となった。

【００７９】図１８のパターンは図８のパターンに比べ
シフトを行うパラメータが増加していることからオンオ
フパターンをよりランダムにでき、低フレーム周波数で
もフリッカの少ない表示が可能となる。

【００８０】また、図１８のパターンを実現するために
変更した点は図１６で説明したようにシフト量を制御す
る信号を１つ増やし、偶数奇数シフト処理部１５１を設
けた点だけであり、必ずしも複数ライン同時選択法であ
る必要がない。従来の線順次駆動においても実施が可能
である。その場合、図１４に示した演算部１３２、直交
関数ＲＯＭ１３６などが不要で、階調選択回路１３１の
出力をセグメント信号線に出力すればよい。

【００８１】図２０に示すように、薄膜トランジスタ
（ＴＦＴ）などを用いたアクティブマトリクス型表示装
置においても、本発明によるＦＲＣによる階調表示が可
能である。例えば、ソースドライバ２０２において表示
データ線１５に出力されるオンオフデータに対応する電
圧値を対向電極２０９の電位に応じて出力することで実
現可能である。

【００８２】さらに表示素子としては液晶ばかりでな
く、有機発光ダイオード（ＯＬＥＤ）、発光ダイオード
（ＬＥＤ）、無機エレクトロルミネッセンス（ＥＬ）素
子、プラズマディスプレイパネル（ＰＤＰ）、電界放出
ディスプレイ（ＦＥＤ）など、オンとオフの２値状態を
表現できる表示素子であればどの表示素子にも適用可能
である。もちろん、ＭＬＳ方式などを採用すれば２値以
上の状態を表現できる表示素子（表示ディスプレイ）に
も適用可能である。

【００８３】複数ライン同時選択法における４ライン同
時選択法の場合について説明したが、一般にＬライン同
時選択においてもＬ行の画像データが同時に転送される
構成となるため、Ｌ行ごとにパターンを変えることで、
同様な効果が得られる。

【００８４】多色化により表示階調数が増加するとＦＲ
Ｃによる階調表示においては階調表示に必要となるフレ
ーム数が増加し、フリッカが発生しやすくなる。フリッ
カの発生を抑えるためにはフレーム周波数を増加させる
必要がある。しかし、フレーム周波数の増加は消費電力
の増加につながるため、なるべく低い周波数で駆動させ
ることが望ましい。

【００８５】そこでＦＲＣによる階調表示方法とパルス
幅変調法（Ｐｕｌｓｅ ＷｉｄｔｈＭｏｄｕｌａｔｉｏ
ｎ：ＰＷＭ）もしくはパルス高さ変調法（Ｐｕｌｓｅ
Ｈｅｉｇｈｔ Ｍｏｄｕｌａｔｉｏｎ：ＰＨＭ）を組み
合わせて表示を行うこととした。

【００８６】この方法はＰＷＭのみを用いて階調表示を
行うことに比べると、１水平走査期間でのパルスの刻み
数が少なくなるため信号線の抵抗及び浮遊容量と負荷の
浮遊容量によって発生する波形なまりによる輝度変化の
影響を小さくできるという利点がある。

【００８７】また、ＰＨＭのみを用いて階調表示を行う
ことに比べると、セグメント信号線に必要な電圧値の数
が減少するため、階調間の刻み幅が大きくなり出力精度
のばらつきによる階調反転の影響を小さくすることがで
きる。また、出力のデジタル−アナログ変換器をなく
し、必要な電圧値のうちの１つを選択して出力するセレ
クタによって出力させるという方法も可能である。

【００８８】（実施の形態３）図２１は、６ビット信号
に対し、ＦＲＣとＰＷＭ（もしくはＰＨＭ）を用いて階
調表示を行う方法を示す。

【００８９】図２１（ａ）に示すように、６ビット入力
に対し上位２ビットをＦＲＣ処理、下位４ビットではＰ
ＷＭもしくはＰＨＭを行うとすると、２ビットデータで
ＦＲＣの処理を行うためＦＲＣに必要なフレーム数は３
フレームである。このうちオンとなるフレームの数を２
ビットのデータにより決定し、図２１（ｂ）の２１１で
示す３フレームのようなオンオフパターンとなる。

【００９０】なお、ここではフリッカ低減のためのシフ
ト処理については考慮せず、オンとオフの割合について
のみ記述する。実際には画素によりオンとなるフレーム
が異なる。次に、１フレームを用いて下位４ビットのデ
ータをそのまま出力する（図２１（ｂ）の２１２）。こ
のように、ＦＲＣの違いにより４通り、更にそれぞれ２
１２のフレームにより１６通りの階調をとるため、６４
階調表示を行うことが可能となる。

【００９１】なお、この方法は入力が６ビットに限らず
Ｍビットデータに対しても実施可能であり、下位Ｎビッ
ト（ここでＭ＞Ｎ）でＰＷＭもしくはＰＨＭを行い、上
位Ｍ−ＮビットでＦＲＣを行うことで、ＦＲＣで２
^Ｍ−Ｎ階調、ＰＷＭもしくはＰＨＭでそれぞれのＦＲＣ
パターンに対し２^Ｎ階調表示できるため、２^Ｍ階調表示
が可能となる。

【００９２】なお、Ｎの値はＭ＞Ｎ＞０であればよい
が、Ｎが小さくなるとＦＲＣのフレーム数が増加しフリ
ッカ防止のためにフレーム周波数を上げる必要が出るこ
と、フレーム周波数の増加による水平走査期間の減少な
らびに１つのパルス幅減少による階調変化が出ることか
ら、Ｍ−Ｎ＜４となることが望ましい。このときＦＲＣ
により１６階調表示を行うことから実施の形態１及び２
でのフリッカ処理方法並びに階調レジスタを用いること
でフレーム周波数７５Ｈｚで表示可能となる。

【００９３】図２１のようなパターンを実現する方法及
び同一フレーム内で画素によりオンオフパターンを変化
させる方法を図２２及び図２３に示す。ここでは映像信
号１３を６ビット、ＰＷＭもしくはＰＨＭにより１６階
調を表現する場合で説明を行う。全階調を表現するため
に必要なフレーム数は図２１（ｂ）に示すように４フレ
ームである。従って、階調レジスタ部２１に格納される
レジスタのビット長は４ビットである。

【００９４】図２３において、映像信号１３の上位２ビ
ットの値が０の場合、４ビットのうち１ビットのみを１
とし、残りの３ビットを０とする。１のときには表示デ
ータ線１５に映像信号１３の下位４ビットを出力し、０
の時はＦＲＣのオフを示す０を出力する。映像信号１３
の上位２ビットの値が３の場合、１のときには表示デー
タ線１５に映像信号１３の下位４ビットを出力し、０の
時はＦＲＣのオンを示す１５を出力する。この時に用い
た階調レジスタ部２１をレジスタｋａとする。

【００９５】映像信号１３の上位２ビットの値が１また
は２の場合、４フレーム間でオンとオフと映像信号の下
位４ビットを出力する３つのパターンが発生する。従っ
て、この３パターンを判別するのに、レジスタ値が０、
１、２の３値が必要となることから階調レジスタ部２１
は倍のビット幅を持つか、２つの階調レジスタ出力を参
照する必要がある。

【００９６】階調レジスタ部２１が倍のビット幅をもつ
と、ラッチ部の増加、シフト処理部の増加により回路規
模が増大する。また、階調レジスタ回路１２から階調デ
コード部２３１への配線数が増加する。

【００９７】そこで、回路規模を小さくするため３値の
ＦＲＣを行う際に２つの階調レジスタを持つようにし、
そのうちの１つの階調レジスタ部２１はレジスタｋａを
用い、階調レジスタ１つ分を異なる階調間で共用する。
これにより上位２ビットが１もしくは２の場合はレジス
タｋａ及びレジスタｋｂを用いて処理を行う。この方法
は階調が１つ増えるごとに階調レジスタは１つしか増え
ないため回路規模の削減に有効である。

【００９８】図２１（ｂ）に示すパターンを実現するに
はレジスタｋｂは２ビットが１で２ビットが０とし、上
位２ビットが１の場合、レジスタｋａ及びレジスタｋｂ
が０の時にオフを出力し、レジスタｋａ及びレジスタｋ
ｂが１の時にオンを出力し、レジスタｋａとレジスタｋ
ｂの値が異なる時に映像信号の下位４ビットを出力する
ようにする。

【００９９】図２４に階調レジスタｋａ及びｋｂの初期
値を示す。レジスタｋｂにおいて実施の形態１及び２の
場合と異なり、０及び１を交互に配置している。これは
４ビットレジスタであるためフレームシフトのとり得る
値が１もしくは３のみであり、１及び０を連続して配置
すると図２５（ａ）に示すように２回のオンもしくはオ
フが連続したフレームで発生するためである。交互に配
置することで図２５（ｂ）に示すように１フレームおき
に発生するようにできた。これにより２値のＦＲＣで考
えると２フレームで完結するＦＲＣに近くなるため、フ
レーム周波数を低下させることができる。

【０１００】また、図２６に階調デコード部２３１の入
出力関係を示す。この場合、レジスタｋａ及びｋｂの各
シフト量は常に等しくする必要がある。これは上位２ビ
ットが１もしくは２の場合に２つのレジスタを参照する
ためでオフ、オン、下位４ビット出力の数を変化させな
いためである。

【０１０１】図２２は図２３に示した階調レジスタ部の
内部を示したものである。図１６で示した構成と比べ、
階調レジスタ部２１のシフト量指示信号２６が全てのレ
ジスタに対し共通となっている点が異なる。

【０１０２】図２４に示すように、レジスタｋｂの初期
値を１０１０としたことは２つの２ビットレジスタの値
１０を２つ並べたものと同じである。そこで、レジスタ
ｋｂを４ビットから２ビットにしてその初期値を１０と
し、レジスタｋａと同じだけ、レジスタをシフト処理さ
せてもよい。階調表示部の配線についても図２３のｋｂ
［２］をｋｂ［０］に、ｋｂ［３］をｋｂ［１］とすれ
ば４ビットレジスタ時と同様の値を階調デコード部２３
１へ入力することができる。

【０１０３】これによりレジスタｋｂにおいては４ビッ
トシフト処理が２ビットシフト処理となるため、回路規
模を小さくすることが可能となる。シフト量をレジスタ
ｋａ、ｋｂとも同一にするには、ｋａのシフト量が０、
１の場合、ｋｂも０、１にして、ｋａのシフト量が２の
ときはｋｂのシフト量を０にして、ｋａのシフト量が３
のときはｋｂのシフト量を１にすればよい。

【０１０４】階調２４及び階調４０について図２５を用
いて説明したが、レジスタｋｂの値を参照する階調１６
から４７のすべての階調においても同様に、フリッカ低
減効果が現れた。この場合も同様に階調１６から３１で
存在する２フレームのオフ及び階調３２から４７で存在
する２フレームのオンをレジスタｋｂの初期値を変更す
ることでばらつかせることが可能となるため、フリッカ
を低減することができる。

【０１０５】図２７は、図２２から図２４、図２６の構
成を用いて６４階調表示を行った時のある画素における
各階調でのフレームごとのオンオフパターンを示してい
る。階調０から１５の間においては４フレーム中１フレ
ームでオフとは異なるデータを出力する。この異なるデ
ータは階調が上がるほどオンである１５に近づき、一方
で階調が小さいとオフに近いデータを出すためフリッカ
は階調が上がるほど目立ちやすくなる。また同様に、階
調４８から６３の間においては階調が小さいほどフリッ
カが目立つ。階調１６から３１においてはオン・オフ・
０から１５のいずれかの値・オフと表示される。

【０１０６】階調が上がるにつれオン・オフ・オン・オ
フと２フレーム完結のＦＲＣに近づくためフリッカが目
立ちにくくなる。同様に、階調３２から４７の間におい
ては階調が下がるほどフリッカが目立ちにくくなる。そ
のため、全階調の中で最もフリッカが目立つ階調は１
５、１６、４７、４８である。これらの階調は２状態の
ＦＲＣでかつ４フレームで完結するものである。従っ
て、フリッカがなくなるフレーム周波数は４フレームＦ
ＲＣと同様に６０Ｈｚとなった。

【０１０７】このときのフレームシフトの値は１、ライ
ンシフトの値は３、偶数奇数シフトの値は１、Ｇシフト
の値は３、Ｂシフトの値は１であった。ある１フレーム
におけるオンオフパターンを図２８に示す。

【０１０８】パルス幅変調のみで表示を行う場合、セグ
メント信号線電圧値によっては、クロストークが発生
し、ＦＲＣのみの階調表示では１８０Ｈｚ必要であるこ
とから、組み合わせにより低電力、クロストークレス駆
動が実現できた。

【０１０９】また、このようにして階調デコード部２３
１から出力した４ビットの表示データ線１５をセグメン
ト信号に出力する場合に１６階調をパルス幅変調により
表示しても、パルス高さ変調により表示してもフリッカ
の発生に影響はなかった。

【０１１０】一般に、図２９（ａ）に示すようにＭビッ
トの映像信号に対し、上位Ｍ−Ｎビット、下位Ｎビット
に分け、２^Ｍ−Ｎ−１フレームを用いてＦＲＣによる階
調表示を行い、更に１フレーム内でＰＷＭもしくはＰＨ
Ｍにより階調表示を行う場合には、階調レジスタ回路１
２には図３０に示すように少なくとも２^{Ｍ−Ｎ−１}−１
のレジスタが必要となる。これらのレジスタを０の個数
が少ない順からレジスタ０、レジスタ１、レジスタ２と
する。各レジスタのビット長は全て同一でレジスタＸに
おいて図２９（ｂ）のように０及び１が配置されてい
る。

【０１１１】階調レジスタ回路１２と階調デコード部２
３１の関係を図３０に示す。この図３０では同一表示色
の画素のみを表示しているため３原色出力に対応する各
レジスタ３つの出力のうち１出力のみを記載している。

【０１１２】Ｍビットの映像信号１３に対し、階調デコ
ード部２３１で図３１に示すように上位Ｍ−Ｎビットの
データを参照し、データに応じた各セグメント信号線に
対応する階調レジスタの出力により、Ｎビット出力を全
て０とするか全て１とするか入力下位Ｎビットの値を出
力するかを選択する。

【０１１３】階調レジスタ回路１２は図２２と同様な構
成で、レジスタの数及びレジスタの出力ビット幅が異な
るだけである。全てのレジスタのシフト量指示信号２６
はレジスタ間で同一値である。なお、ラインシフト、フ
レームシフト、偶数奇数シフト、Ｇシフト、Ｂシフトの
値は全てのレジスタで同じであればそれぞれ自由に設定
できる。

【０１１４】フリッカの低減のためにＦＲＣに必要なフ
レーム数を減らすため階調レジスタのビット長を短くす
ることもできるが、この場合、階調レジスタＸと階調レ
ジスタＸ−１について一方のレジスタのビット長を他方
のレジスタのビット長で割り切れてかつ商が整数である
必要がある。ビット長を短くした階調レジスタのシフト
量についてはシフト量がビット数を超える場合、シフト
量からビット長を引いた値とする。もし、これでもビッ
ト数を超える場合、ビット数未満の値になるまでビット
長だけ引き算を繰り返し行い、階調レジスタのシフト量
とする。

【０１１５】階調デコード部２３１のＮビット出力信号
である表示データ線１５をＰＷＭもしくはＰＨＭにより
セグメント信号線に印加することで階調表示を行う。

【０１１６】ＰＷＭを用いるかＰＨＭを用いるかである
が、フリッカの発生度合いに差はないが、駆動方法にお
いて構成が変化する。例えば、アクティブマトリクス型
表示装置においてＰＷＭを行おうとすると行選択期間に
ＰＷＭにより刻まれたパルスの数だけデータを各画素ご
とに記憶しておく必要があり、１行の走査時間が短くな
る。また、配線容量などにより波形がなまると所定の信
号を画素に記憶することができないという問題がある。
また、走査期間を長くするために行走査をランダムに行
う方法もあるが、ゲートドライバの構成が複雑となる。
従って、ＰＨＭ方式を用いて階調表示を行うことが好ま
しい。

【０１１７】また、図３２に示すようにＰＨＷにより階
調表示を行う場合、Ｎビットの表示データ線１５に対
し、デジタル−アナログ変換器を用いてアナログ信号と
してセグメント信号線２０７に出力する方法や、例えば
Ｎ＝４の場合、表示素子の階調特性に応じた１６値の電
圧値を用意し、表示データ線１５の値によりセレクタ３
１１を操作して１６値の電圧値のうちの１つをセグメン
ト信号線２０７に出力するなどの方法がある。これらの
機能を図２０のソースドライバ２０２に導入することで
アクティブマトリクス型表示装置において本発明による
階調表示法を実現できる。なお、ソースドライバ２０２
は低温あるいは高温ポリシリコンを用いて表示部２０４
と同一基板上に形成させてもよい。もちろん、ゲートド
ライバもポリシリコン技術を用いて形成してもよい。こ
のことは単純マトリックス型表示装置においても適用で
きる。

【０１１８】パッシブマトリクス（単純）型表示装置の
場合、セグメント信号線の電圧値を変えてＰＨＭにより
階調表示を行うと非選択画素の実効値を一定にするため
に補正係数をかける必要があるため回路が複雑となる。
それゆえＰＷＭ方式を用いる方がよい。

【０１１９】ＰＷＭ方式を用いるには１水平走査期間内
のセグメント信号線に印加されるパルスを例えば２^Ｎ個
に分割するか各信号線ビットの重みに応じてパルスをビ
ットの数だけ分割することにより、オン状態の期間とオ
フ状態の期間を振り分ける手法がある。これによりＮビ
ットデータに対し２^Ｎ階調表示が可能である。

【０１２０】Ｎビットの表示データ線１５に対し、図３
３に示すように各ビットのオンオフデータをセレクタ３
２２で検出し、ビットの重みに応じて各ビットのオンオ
フ情報に基づいてカウンタもしくは切り替え信号３２１
を用いて、１ビットのオンオフデータを出力する。

【０１２１】更に、レベルシフタ３２３を通して、表示
素子に必要な電圧値に変換してセグメント信号線に出力
し、コモン信号線との間にかかる電圧値に応じてオンオ
フが表示される。

【０１２２】表示装置は一般的に容量性負荷であり、パ
ルスを印加すると立ち上がりおよび立ち下がり時に波形
のなまりが観測される。また、オンとオフを繰り返すこ
とは、パネルに電荷の充放電を行うこととなり、オンオ
フの繰り返しが増えるほど消費電力が増大し、パルス数
が増加するほど顕著になる。そこでオンを示すパルスと
オフを示すパルスをなるべく隣接させるようにして、波
形なまりによる表示領域の明るさの変化およびオンオフ
の繰り返しによる表示装置への充放電回数を減らすこと
で階調性を高め消費電力の小さい表示装置を提供する構
成にするため、セグメント５値電圧の高い順もしくは低
い順にパルスを印加するような構成を考えた。

【０１２３】そこで図３４（ｂ）に示すように、各ビッ
トデータに対応した順でパルスをセグメント信号線に印
加するのではなく、電圧値の順にパルスを印加するよう
にして、充電回数を減少させた。従来のパルス幅の順に
パルスを印加した場合を図３４（ａ）に比較例として示
す。

【０１２４】また、従来、セグメント信号線の電圧値が
同時に同一方向に変化することにより、容量性の負荷
（表示素子）を介して、対向している電極（コモン信号
線）にセグメント信号線の電圧変化が図３５（ａ）に示
すように微分波形として印加される恐れがある。この微
分波形により画素に印加される電圧の実効値が変化し、
輝度が変化する。

【０１２５】これを防ぐ方法として本実施の形態では、
図３５（ｂ）に示すようにセグメント信号線ごとに、パ
ルスの印加順を異ならせて、セグメント信号線の電圧変
化のタイミングをずらすことで、コモン信号線に微分波
形が印加されないようにした。

【０１２６】ＭＬＳにより駆動を行う場合、セグメント
信号線のとり得る電圧値は同時選択行の数＋１である。
４行同時選択時においては５値の電圧値が発生する。従
って電圧値順にパルスを印加することは充電回数の削減
に効果がある。ＭＬＳにより表示を行う場合には表示デ
ータ線１７以下に同時選択される行数分のデータを演算
するための演算器が必要となるため、構成を変更する必
要がある。

【０１２７】図３６に表示データ線１５のビット幅が４
ビットの場合で、４行同時選択を行う場合について、演
算部からセグメント信号線出力までのブロック図を示
す。

【０１２８】また、表示データ線１５は４ビットデータ
を４行分並列させているが、４行分はシリアルで順に送
ってもよい。この場合、Ｅｘ−ＮＯＲ３５１もしくはＡ
ｄｄｅｒ３５２においてラッチが必要となる。

【０１２９】ＰＷＭにより階調表示を行う場合、複数ビ
ットの入力信号に対し、同じ重みのビットごとにＭＬＳ
演算を行い、演算結果の出力期間をビットの重みに応じ
て変化させることで実現する。

【０１３０】ＭＬＳに必要な演算である図１３で行った
直交関数Ｈ１２５と入力信号Ｓ１２１の行列演算Ｈ×Ｓ
は直交関数の要素が１もしくは−１の要素とその要素に
対応するデータ１もしくは−１との掛け算となる。ビッ
トごとに演算を行うため入力信号がＮビットであっても
同じであり、演算部がＮ個となるだけである（もしくは
Ｎ倍の速度でシリアルに処理してもよい）。

【０１３１】直交関数の１を０、−１を１とデコード
し、入力信号の−１（オンを示す）を０、１（オフ）を
１とデコードすると１ビット信号同士の掛け算は、イク
スクルーシブノアーと結果が等しくなる。これをＥｘ−
ＮＯＲ３５１にて行う。４行同時選択法では直交関数が
１もしくは−１となる数が１行に４つであるためイクス
クルーシブノアーの結果は４つ（ｑ１、ｑ２、ｑ３、ｑ
４）出力される。

【０１３２】次に、４つのイクスクルーシブノアーの演
算結果を足し算し、演算結果に応じて５値の電圧のうち
の１つを出力する。この足し算をＡｄｄｅｒ３５２で行
う。ｑ１＋ｑ２＋ｑ３＋ｑ４の値が小さい順から−Ｖ
２、−Ｖ１、Ｖｃ、Ｖ１、Ｖ２の電圧が当てはめられ
る。なお、図１４の入力信号Ｓ１２１の要素は表示デー
タ線１５の出力を用いる。

【０１３３】４つのＡｄｄｅｒ３５２の出力をビットの
重みに応じてセグメント信号線に出力すればよい。この
場合、最下位ビットの演算結果であるＡｄｄｅｒ３５２
ｄの出力期間に対し、Ａｄｄｅｒ３５２ｃは２倍、Ａｄ
ｄｅｒ３５２ｂは４倍、Ａｄｄｅｒ３５２ａは８倍と
し、順に出力すればよい。

【０１３４】ただし、この方法では必ずしも電圧順にセ
グメント信号線に出力されない。電圧順に変更するため
には各Ａｄｄｅｒ３５２の出力値を検出し、選択出力す
る必要がある。

【０１３５】Ａｄｄｅｒ３５２の出力の検知と検知した
結果から各電圧値を印加する時間を決め、セグメント信
号線に出力するためにＳｅｌｅｃｔｏｒ３５４を設け
る。

【０１３６】従来、セグメント信号電圧を出力するＳｅ
ｌｅｃｔｏｒ３５４はＡｄｄｅｒ３５２の値０から４に
よって−Ｖ２からＶ２の５つの電圧値のうちの１つを選
択する方法をとっていたが、この方法で電圧順にセグメ
ント信号線に電圧波形を印加しようとすると、各ビット
のＡｄｄｅｒ出力（図３６の場合、４つのＡｄｄｅｒ出
力）の値をすべて参照し、電圧値順に並べ替え、ビット
の重みにあわせてセグメント信号線への出力時間を変更
することになる。これは−Ｖ２からＶ２の電圧値ごとに
このアルゴリズムを繰り返す必要があるため、セレクタ
に入力されるビット数が大きくなるにつれ回路規模がか
なり大きなものとなる。

【０１３７】Ｓｅｌｅｃｔｏｒ部の構成を簡単化するた
め、本来Ａｄｄｅｒ３５２の出力は２ビットであるのを
とり得る電圧値の数である５ビットとする。Ａｄｄｅｒ
３５２の入出力の関係を図３７に示す。出力５ビットは
印加すべき電圧値に対応しており、ｑ１＋ｑ２＋ｑ３＋
ｑ４の演算結果に応じてある１ビットのみ１となり、他
の４ビットは０となる。Ａｄｄｅｒ３５２の各出力は、
例えばｓｗｖ２に注目すると３５２ａから３５２ｄの４
つのＡｄｄｅｒ部のうちｓｗｖ２を４ビット幅としてＳ
ｅｌｅｃｔｏｒ３５４に入力する。この時、入力データ
の最上位ビットを演算した結果から順にｓｗｖ２［３：
０］のバスの各ビットの値を決める。他の４つの出力に
ついても同様である。

【０１３８】図３６にＡｄｄｅｒ３５２からＳｅｌｅｃ
ｔｏｒ３５４の接続を示す。これによりＳｅｌｅｃｔｏ
ｒ３５４では５つの４ビット信号をｓｗｖ２もしくはｓ
ｗｍｖ２から順に参照し、各信号の値に応じてその電圧
をセグメント信号線に印加する時間を決めることでＳｅ
ｌｅｃｔｏｒ３５４の回路構成が簡単となる。

【０１３９】図３８（ｂ）に図３６の構成を用いた場合
のセグメント信号線の出力電圧波形を示す。従来の構成
（図３８（ａ））に比べて電圧変化の回数が減少し、セ
グメント信号線電圧の充電による電力を低減することが
できた。

【０１４０】以上、複数ライン同時選択法における４ラ
イン同時選択法の場合について説明したが、一般にＬラ
イン同時選択においてもＬ行の画像データが同時に転送
される構成となるため、Ｅｘ−ＮＯＲ３５１の入力がＬ
本となること、また演算結果もｑ１からｑＬのＬ個とな
り、Ａｄｄｅｒ部の出力信号線もセグメント信号電圧の
とり得る値がＬ＋１個となるためＬ＋１本となる。つま
り、一般にＬ行同時選択でも同様に実現可能である。

【０１４１】なお、表示装置としては、液晶だけでな
く、有機発光素子（ＯＥＬＤ）やプラズマディスプレイ
パネル、無機ＥＬ素子など、複数の階調表現を行う表示
装置であれば同様に階調表示部に本発明を適用すること
で実現可能である。

【０１４２】（実施の形態４）本発明の階調表示方法で
は例えば６ビット入力時には図２７に示すように、異な
るＦＲＣ処理をする境界の２階調間で同一輝度となる。
図２７では階調１５と１６、３１と３２、４７と４８に
あたる。つまり、境界線の数だけ階調が減少する。これ
はＦＲＣを行うフレーム数と一致し、一般にＭビット入
力時にＰＷＭもしくはＰＨＭでＮビット表示を行うとす
るとＦＲＣで２^Ｍ−Ｎ−１フレームを用いることから、
２^Ｍ階調に対し、２^Ｍ−Ｎ−１階調減少するということ
である。

【０１４３】例えば、６ビット入力時に４フレームで表
示を行うと６４から６１階調となる。この場合、人物画
などを表示しても階調減少は画像から確認できない。一
方で、４ビット入力時に４フレームで表示を行うと１６
から１３階調表示となり、人物画等での観測でも階調数
の減少が確認できた。

【０１４４】表示階調数が減少する理由として、６４階
調表示時、４フレームで階調表現を行う例で説明する。
図２７に入力６４階調の各階調についてオンオフパター
ンを示す。階調１５と１６に着目すると階調１５のオン
オフパターンは、下位４ビット出力（１５）、オフ
（０）、オフ（０）、オフ（０）となる（括弧内は階調
デコード部から出力される４ビットの値）。階調１６に
ついてはオン（１５）、オフ（０）、下位４ビット出力
（０）、オフ（０）となり、２つの階調について４フレ
ーム間での４ビット出力値が同じとなり、その分出力階
調が減少する。

【０１４５】図２７では他に階調３１、３２間、階調４
７、４８間でも同様に異なる入力階調に対し、出力が等
しくなっている。このような現象は一般には上位Ｍ−Ｎ
ビットの値が変化する前後の階調間で発生する。その結
果、２^Ｍ−Ｎ−１階調分、入力に対し出力の階調が減少
するのである。このような上記階調数減少を防ぐ方法に
ついて検討を行った。ここでは簡単にするため入力４ビ
ットで、４フレームで階調表示を行う場合について説明
する。

【０１４６】図３９（ａ）に各入力階調における階調デ
コード部２３１の出力値を示したものである。ここでフ
レーム１から４は便宜上割り振ったものであり、４フレ
ーム中に１から４の各フレームを一回選択すればよく、
順序は変化してもよい。

【０１４７】このようにデコード出力を行うと、各フレ
ームのパルス幅の関係は図３９（ｂ）のようになる。全
ての階調において４フレーム中、３フレームは０もしく
は３のどちらかのみをとるためパルス幅３のパルスのみ
を用意し、残りの１フレームでは０から３のいずれかを
とるため、パルス幅１と２の２つのパルスを用意する。
従って、各パルスのオンオフにより、４フレームを用い
て０から１２の１３階調表現しかできないことがわか
る。これは各フレームのパルス幅の和３＋３＋３＋２＋
１＝１２であるためである。

【０１４８】１６階調表現を行うためには、パルス幅３
のみの３フレームではパルス幅３を４に変更する。残り
の１フレームはパルス幅１と２のパルスがあればよい。
ところがこの場合、各フレームの長さが異なってしま
う。各フレームの長さを等しくするためには、パルス幅
１と２が存在するフレームに更にパルス幅１のパルスを
追加する。

【０１４９】図３９（ｃ）にパルス幅の関係を示す。こ
のようにすれば４＋４＋４＋２＋１＝１５となり、１６
階調表示が可能となる。このときの入力データに対する
各フレーム出力の関係を図４０に示す。なお、オンとオ
フと下位４ビット出力を行うフレームの順番は任意であ
る。

【０１５０】パルス幅１挿入期間には輝度が上がらない
ような信号入力しなければならない。この方法として３
通り実施した。

【０１５１】（実施の形態４−１）図３９（ｃ）におい
てパルス幅４のフレーム３９１から３９３においても、
パルス幅３のパルスにパルス幅１のパルスを挿入したと
考える。このようにすると１フレーム内はＰＷＭを行う
フレームにおいて図４１に示すようにパルス幅２となる
ａの期間４１１とパルス幅１のｂの期間４１２、ＰＷＭ
を行う期間にデータ０を挿入するｃの期間４１３の３つ
の期間からなる。

【０１５２】ＦＲＣを行うフレームにおいてもそれに対
応して３つの期間（ａ、ｂ、ｃ）を設ける。３つの期間
でデータの変化はなく、オンの場合は３期間ともオンを
オフの場合は３期間ともオフを示すデータを出力する。

【０１５３】実施の形態３と異なるのはＰＷＭに用いる
パルス幅が４分の３になった点だけである。ＰＷＭのフ
レームでは０から３のうちのいずれかを出力することか
ら、新たに挿入されたパルス幅１のｃ期間４１３でのデ
ータは０を出力すればよい。

【０１５４】３つの期間のデータを出力するため、図４
３に示す階調デコード部４２６の出力を１ビット増やす
（出力Ｃ）。階調デコード部４２６の入力データに対す
るＣの値の関係を図４２に示す。Ｃの値は図４１の期間
ｃ４１３に出力するデータに対応し、ＦＲＣでオフを出
力するフレーム及びＰＷＭのフレームでは０を、ＦＲＣ
でオンを出力するフレームでは１を出力している。これ
により階調デコード部４２６のデータＤにより期間ａ及
び期間ｂの出力を、Ｃの値により期間ｃの出力を行う。

【０１５５】図４３は、１行ずつ選択を行う場合におい
て４ビット信号に対し、上位２ビットを用いてＦＲＣを
行い、下位２ビットを用いてＰＷＭを行う場合における
ある１列の映像信号１３からセグメント信号線（この場
合、１列目）までのブロック図を示す。階調レジスタ回
路１２は実施の形態３と同じである。階調デコード部４
２６は階調レジスタ回路１２の出力に応じて図３９
（ａ）及び図４２に示した表に基づき出力される。Ｓｅ
ｌｅｃｔｏｒ４２２で図４１の期間に応じて期間ａに対
応する信号（Ｄ［１］）と期間ｂに対応する信号（Ｄ
［０］）と期間ｃに対応する信号（Ｃ）を２：１：１で
選択し、セグメント信号線に出力する。セグメント信号
線に対応する電圧を電圧生成部２５４で生成し、レベル
変換を行って出力する。

【０１５６】これにより４ビット入力に対し、１６階調
表示を行うことができた。また、６ビット入力で３原色
カラー表示を行う場合の映像信号から、４ビット出力を
行うブロック図を図４４に示す。実施の形態３と同様に
階調レジスタ回路１２をシフトさせることで、フレーム
周波数が６０Ｈｚで駆動可能となった。入力ビット数に
関わらず、Ｍビット入力に対し、２^Ｍ階調表示が可能と
なる。

【０１５７】複数ライン選択法においては直交関数の各
要素と演算する必要があるため図４５もしくは図４６の
ように選択するライン数に応じたビット数の演算を行う
演算部１３２を設ける。

【０１５８】図４５は、複数ライン同時選択法において
同時選択される４行のデータが同時に転送され、ＦＲＣ
及び２ビットのＰＷＭ表示を行う場合に異なる入力階調
に対し同一階調の出力を出さないような構成とした時の
階調レジスタ回路および階調デコード部、演算部、セレ
クタ部の関係を示し、図４６は、４行のデータが順に転
送され、ＦＲＣ及び２ビットのＰＷＭ表示を行う場合に
異なる入力階調に対し同一階調の出力を出さないような
構成とした時の階調レジスタ回路および階調デコード
部、演算部、セレクタ部の関係を示す。

【０１５９】図４５では階調デコード部４２６を同時選
択数だけもうけ、４行分のデータを同時に演算部１３２
に入力し演算を行う場合であり、図４６は４行のデータ
を順に階調デコード部で処理し、演算部で１行ずつ順に
演算を行い演算結果をラッチし、図４１の各期間に対応
するデータを出力する方法である。データをシリアルに
転送してもパラレルで転送してもいずれでも実現でき
る。

【０１６０】実施の形態３と異なる点は、演算は出力デ
ータだけでなく、新たに挿入するパルス幅１の期間ｃ４
１３のためのデータでも行う。そのため、実施の形態４
に比べて１つ演算部１３２が増加する。Ｓｅｌｅｃｔｏ
ｒ４２２で演算結果のうちの１つをａ：ｂ：ｃ＝２：
１：１の期間で選択し、対応する電圧を電圧生成部４２
４のうちから選択し、セグメント信号線に出力すること
で階調表示を得る。

【０１６１】４ビット入力に対し、ＰＷＭで２ビット表
現する例で説明を行ったが一般にＭビット入力に対し、
ＰＷＭでＮビット出力を行う場合には、図４７に示すよ
うに階調レジスタ回路１２から出力されるレジスタの組
を少なくとも２^{Ｍ−Ｎ−１}−１組用意し、レジスタ出力
に応じて、階調デコード部４２６のＮビット出力に入力
下位Ｎビット信号、Ｎビット全て０、Ｎビット全て１の
いずれかを出力し、ＦＲＣ判定線（信号Ｃ）４２１出力
にはＮビット出力が、Ｎビット全て１の時には１を、そ
れ以外では０を出力するようにする。

【０１６２】演算部をＮ＋１個用意して直交関数との演
算を行い、Ｓｅｌｅｃｔｏｒ部ではＮ＋１個の演算結果
を水平走査期間のうちに全て順に選択する。選択期間は
ＦＲＣ判定線（信号Ｃ）４２１出力を選択する期間を１
とすると、Ｎビットデータ演算結果の選択期間は最下位
ビットが１、下位から２ビット目が２、以降１ビット上
がるにつれて２倍ずつ選択期間を増加させる。この操作
により、Ｍビット入力に対し、Ｍ−ＮフレームでＦＲＣ
により階調表示を行い、さらに１フレームを用いてＰＷ
Ｍにより２^Ｎ階調表示を行う方法において２^Ｍ階調表示
を実現することができた。

【０１６３】（実施の形態４−２）図４３、図４５、図
４６の構成の場合、階調デコード部４２６の出力端子数
が多くなり、かつ複数同時選択法では演算部の数が増加
するため、回路規模が大きくなるという問題がある。そ
こで、ＦＲＣを行うフレームとＰＷＭ（パルス高さ変調
でも同様）を行うフレームにおいて、Ｓｅｌｅｃｔｏｒ
の動作を変えることにしてＦＲＣ判定線（信号Ｃ）４２
１の出力を不要にすることを考えた。具体的には、図４
５に示した１フレーム内の各期間ａ、ｂ、ｃに対して、
図４８のブロック図においてＦＲＣを行う場合について
説明する。

【０１６４】図４８は、１行ずつ選択を行う場合におい
て４ビット信号に対し、上位２ビットを用いてＦＲＣを
行い、下位２ビットを用いてＰＷＭを行い、ＰＷＭ／Ｆ
ＲＣ判別手段を用いてセレクタを制御する場合のある１
列の映像信号からセグメント信号までの構成を示す。Ｓ
ｅｌｅｃｔｏｒ４６２への入力ａの値を選択し、ａから
ｃの全ての期間で出力を行う（ＦＲＣを行っている時は
入力ａ及びｂの値は同じであるので、ｂを選択してもよ
い。ＦＲＣ判定線（信号線Ｃ）４２１の出力を選ばなけ
ればよい）。一方で、ＰＷＭを行う場合にはデータＭＳ
Ｂ出力であるＳｅｌｅｃｔｏｒ４６２への入力ａを期間
ａで選択し、Ｓｅｌｅｃｔｏｒ４６２への入力ｂを期間
ｂで選択し、データ０出力を期間ｃで選択してセグメン
ト信号線に出力する。

【０１６５】Ｓｅｌｅｃｔｏｒ４６２への入力信号がＦ
ＲＣによるものかＰＷＭによるものかを判定するために
階調レジスタ回路１２のデータを用いてＰＷＭ／ＦＲＣ
判定手段４６１で判定を行い、その結果をＳｅｌｅｃｔ
ｏｒ４６２に送ることで判定する。

【０１６６】複数ライン同時選択を行わない場合、０出
力に関して、対応する電圧を出力することで対応できる
こと、また期間ｃは０固定であるから外部から入力をも
らう必要もなく、回路規模を大きくすることなく実現可
能である。

【０１６７】複数ライン同時選択法を用いる場合の階調
デコード部以下の構成を図４９に示す。図４９では、４
行同時選択を行う場合において４ビット信号に対し、上
位２ビットを用いてＦＲＣを行い、下位２ビットを用い
てＰＷＭを行い、ＰＷＭ／ＦＲＣ判別手段を用いてセレ
クタを制御し、データ０の挿入期間を設けた場合のある
１列の映像信号からセグメント信号までの構成を示して
いる。

【０１６８】複数ライン同時選択法では、データ０を入
力するにも演算が必要である。また、同時に選択される
行は全てＰＷＭデータか全てＦＲＣデータである必要が
ある。演算に用いる直交関数の行列要素は、例えば４行
同時選択法では１と−１の値が１対３もしくは３対１で
あるため、演算結果は２通りである。従って、この２通
りの演算結果をＳｅｌｅｃtｏｒ４６２中に保存してお
き、２通りのうちのどちらを選ぶかは直交関数の要素の
１の割合を変化させる信号を入力することで行うことが
可能である。この場合、直交関数の要素を変化させる信
号が極性反転信号４６４であるため、この極性反転信号
４６４をＳｅｌｅｃｔｏｒ４６２に入力するようにし
た。

【０１６９】また、階調レジスタ回路１２の出力によ
り、ＰＷＭとＦＲＣの区別を行うことから、ＰＷＭ／Ｆ
ＲＣ判定手段４６１により、Ｓｅｌｅｃｔｏｒの方法を
変化させるようにした。ＰＷＭ時ではａに対応する電圧
を４分の２、ｂに対応する電圧を４分の１、Ｓｅｌｅｃ
ｔｏｒ内部に記憶した２通りの電圧のうち極性反転信号
に対応した値を４分の１期間出力する。ＦＲＣ時にはａ
に対応する電圧（もしくはｂに対応する電圧。一般には
演算結果の出力のうちのいずれか）を１フレーム期間出
力することで、実現可能である。

【０１７０】パッシブマトリクス型表示装置では、１フ
レームに印加される電圧の実効値の大小で階調が決定す
る。複数ライン同時選択法では、コモン側信号線の非選
択電圧とセグメント多値電圧のうちの中心電圧（Ｖｃと
する）が一致するため、ＰＷＭ時に図４１に示す期間ｃ
４１３にセグメント信号線にＶｃを印加することも可能
である。選択画素ではこの期間ｃにおいて実効値が０で
あり表示階調に影響はない。また、非表示画素において
も、選択パルスの波高値ＶＲに対し、Ｖｃの電圧値は十
分小さいため、表示に影響ない。

【０１７１】この方法による階調デコード部以下の構成
を図５０及び図５１に示す。図５０では、４行同時選択
を行う場合において４ビット信号に対し、上位２ビット
を用いてＦＲＣを行い、下位２ビットを用いてＰＷＭを
行い、ＰＷＭ／ＦＲＣ判別手段を用いてセレクタを制御
し、表示部に電圧を印加しないようなセグメント電圧を
印加する期間を設けた場合のある１列の映像信号からセ
グメント信号までの構成を示す。

【０１７２】図５１では、４行同時選択法で同時選択さ
れる４行のデータが順に転送される場合においてＦＲＣ
とＰＷＭを組み合わせて階調表示を行う時に、ＰＷＭ／
ＦＲＣ判別手段を用いてセレクタを制御し、表示部に電
圧を印加しないようなセグメント電圧を印加する期間を
設けた場合のある１列の映像信号からセグメント信号ま
での構成を示している。

【０１７３】即ち、図５０では映像信号から４行同時に
データが送られてくる場合で、階調デコード部２３１を
行数分並列に配置して演算部１３２に４行の要素を同時
に転送し、演算を行う方法で、図５１では４行のデータ
は順に転送され順次、階調デコード部２３１で階調処理
を行う。４行のデータは順次、演算部１３２に転送さ
れ、演算部内で行われるエクスクルーシブノアーを行っ
た後、ラッチされ４行データの和をとる。つまり、これ
らは４行分のデータをシリアルで転送するかパラレルで
転送するかの違いである。

【０１７４】Ｓｅｌｅｃｔｏｒ４８１はＰＷＭ／ＦＲＣ
データ判別手段４６１の結果により、セグメント信号線
に印加する電圧を変化させ、ＦＲＣの場合は４８２の値
に対応した電圧を電圧生成部４２４から選択し、行選択
期間出力する。ＰＷＭの場合は１フレームの４分の２期
間は４８２の値に対応した電圧を、４分の１期間は４８
３に対応した値を、４分の１期間はＶｃ電圧を印加す
る。これにより、４ビット入力時に１６階調表示が可能
となる。

【０１７５】Ｎ＝２でパルス幅変調を行うときには１フ
レームに図４１に示す３パルスが印加される。充放電に
よる電力増加を押さえる方法として、はじめにパルスａ
をいれ、次にｂとｃのうちパルスａと等しい電圧を印加
し、最後に残りを入れることで充放電による電力増加を
減らすことができる。

【０１７６】入力下位Ｎビット出力したフレームをＰＷ
Ｍにより表示する場合で説明を行ったが、パルス高さ変
調においては、出力可能な電圧値の数を１つ増やし、Ｆ
ＲＣ時には最小電圧値もしくは最大電圧値を出力し、Ｐ
ＷＭ時には最大電圧値以外の電圧のいずれかを選択する
ことで実現可能である。例えば図５２に示すように、階
調デコード部５２４のＮビット出力（表示データ線１
５）の他に、オン判定線（Ｄ［Ｎ］）５２１を出力し、
それぞれ図５３に示すような関係で出力される。Ｄ
［Ｎ］はデコード処理でＦＲＣのオンの状態の時に１を
出力し、そのほかの期間では０を出力する。

【０１７７】Ｄ［Ｎ］をこのように出力したのは電圧出
力部５２２では、入力の下位Ｎビットが階調デコード部
５２４から出力されてきた場合、各階調に対応した電圧
値を出力する（階調０では電圧Ｖ０、階調１では電圧Ｖ
１など）。つまり、図２１（ｂ）の△で示した点灯パタ
ーンである。また、ＦＲＣのオフが階調デコード部５２
４から出力された場合、電圧出力部５２２では階調０に
対応する電圧Ｖ０を出力する。これらパターンでは表示
データ線１５の値に対応した電圧値を出力すればよい。

【０１７８】一方、ＦＲＣのオンの期間では、Ｎビット
で表現できる階調＋１階調目を出力する必要がある（図
３９（ｃ））。つまり、この場合には表示データ線１５
の出力値＋１に対応する電圧値が必要となる。このよう
に、２つの場合において表示データ線１５の値と出力値
に変化をつけなければならない。これをＤ［Ｎ］信号線
を用いて区別し異なる処理を行うことで、階調表示を行
う。

【０１７９】図５４に電圧出力部５２２の入出力関係を
示す。ＦＲＣでオンの状態となるときには、そのほかの
階調よりも１つ上の階調に対応する電圧値を出力するこ
とで、Ｍビット入力に対し、２^Ｍ−Ｎ−１フレームを用
いてＦＲＣを行い、更に１フレームで２^Ｎ階調表示を行
う場合に、２^Ｍの異なる階調表示が可能となる。

【０１８０】セグメント信号線へ出力するにあたり、電
圧生成部５２３の出力の１つを電圧出力部５２２で選択
して出力するか、電圧出力部５２２の代わりにデジタル
−アナログ変換器を用いてもよい。

【０１８１】（実施の形態５）ＰＷＭもしくはＰＨＭを
行うフレームは他のフレームよりも１階調分減らして表
示することで、Ｍビットの入力に対して異なる２^Ｍの階
調表示を行うようにした。本実施の形態ではこの１階調
減らした分を用いて、駆動電圧の低下及び、階調性向上
を行うようにする。

【０１８２】ＰＨＭもしくはＰＷＭを行うフレームにお
いても２^Ｎ階調表示を行うと、Ｍビット入力に対し２^Ｍ
＋１階調表示が可能である。取り得る２^Ｍ＋１個の点か
ら階調表示に最適な２^Ｍ個の点を取ることで、階調性を
向上することが可能である。また、異なる輝度−信号強
度特性をもつ表示素子を並べた場合に、特性が異なる表
示素子ごとに、異なる２^Ｍ個の点をとることで、同一強
度の信号が入力した際に、輝度をそろえることも可能で
ある。例えば赤色の表示素子のみが、信号強度に対し、
輝度が低くなる場合、緑、青色の表示素子では１から２
^Ｍまでの信号強度をとり、赤色の表示素子では２から２
^Ｍ＋１までの信号強度をとることで、表示色間での輝度
の違いを補うことができる。

【０１８３】また、表示装置全体で信号強度２から２^Ｍ
＋１の階調をとるとすると、表示装置全体の輝度が上昇
する。これを利用して、２から２^Ｍ＋１の階調を用いた
ときにも１から２^Ｍの階調を用いたときと同様の輝度に
するために、セグメント信号線及びコモン信号線の電圧
値を下げる。これにより、同一輝度においても、駆動電
圧を低下させることが可能となる。

【０１８４】また、階調のとり方を変える他に、ＰＷＭ
もしくはＰＨＭを行う１フレームの使用しない１階調分
データの期間に、常に一定の電圧を印加することで、表
示部にかかる電圧を増加させ、増加した分セグメント及
びコモン信号線の電圧を低下させることもできる。これ
により、４行同時選択法において、表示に使用しない１
階調分のデータ期間に、複数の選択されたコモン信号線
のうち多くのコモン信号線が印加する電圧極性と逆極性
でかつ最大振幅の電圧を入れることで、コモン信号線の
電圧を約１Ｖ、セグメント信号線の電圧を０．２Ｖ低下
させることができた。

【０１８５】更に、画面の輝度調整に利用することも可
能である。画面輝度を低くするときは１から２^Ｍの階調
を用い、画面輝度を高くするときは２から２^Ｍ＋１の階
調を用いることで１階調分に相当する輝度変化を行うこ
とができる。

【０１８６】なお、本発明においては赤、緑、青の３色
を用いてカラー表示を行う表示装置の例でセグメント信
号線の配置を行っているが、赤、緑、青の３色に限らず
シアン、イエロー、マゼンダの３色を用いてもよい。こ
の場合、Ｇシフト、Ｂシフトをシアンに対するもの、イ
エロー、マゼンダがシフトする量と定義すればよい。さ
らに、３色以外でも実施可能であり、ある１つの色に対
する他の色のパターンシフト量を定義すれば同様に、Ｇ
シフト、Ｂシフトなどが実現可能である。従って、赤緑
青の３原色であっても、必ずしも緑と青がシフトしなく
ても、ある色に対し他の２色のパターンがずれてオンオ
フすればよい。

【０１８７】なお、本発明ではアクティブマトリクス型
表示装置の例として薄膜トランジスタを用いた場合で説
明を行ったが、ＭＯＳトランジスタ、ＭＩＳトランジス
タ、薄膜ダイオード、ＭＩＭなどでも同様に実施可能で
ある。また、本発明は有機ＥＬディスプレイ（ＯＥＬ
Ｄ）、無機ＥＬディスプレイ、ＦＥＤ、ＰＤＰなどの液
晶以外のパネル（ディスプレイ）にも適用可能である。

【０１８８】

【発明の効果】以上のように本発明はフレームレートコ
ントロール法による階調表示を行う場合に、オンオフパ
ターンをフレームごと、ラインごと、表示色ごとならび
に偶数行と奇数行で異ならせることにより低フレーム周
波数でフリッカの少ない階調表示を行うことが可能とな
った。

【０１８９】また、Ｍビットの映像信号に対し、下位Ｎ
ビットを用いて１フレームでパルス幅もしくはパルス高
さ変調法による階調表現を行い、上位Ｍ−Ｎビットを用
いて更に２^Ｍ−Ｎ−１フレームを用いて本発明のフレー
ムレートコントロールによる階調表示を行うことで、フ
レームレートコントロールで必要なフレーム数を削減す
ることで、フレーム周波数を低下させ、低電力でフリッ
カの少ない階調表示を実現した。

【０１９０】さらに、フレームレートコントロールによ
る階調表示とパルス幅もしくはパルス高さ変調法を組み
合わせて階調表示を行う場合、異なる入力信号階調に対
し２ ^Ｍ−Ｎ−１個の階調が他の階調と同一出力となるた
め、実質的な表示階調数が減ることに対し、Ｎビット信
号を用いてパルス幅もしくはパルス高さ変調による階調
表示を行うフレームにおいて２^Ｎ＋１階調表示が可能に
なるようにすることで、異なる入力階調に対し、同一の
信号出力を出さないようにして、組み合わせによる表示
可能階調数の減少を防いだ。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における階調制御の
構成を示すブロック図

【図２】図１における階調レジスタ回路の内部構成を示
すブロック図

【図３】図２に示す階調レジスタ部のシフト処理とオン
オフイメージを示す説明図

【図４】図２に示す階調レジスタ部の出力を各列に接続
する構成を示す図

【図５】本発明の第１の実施の形態におけるオンオフパ
ターンの分散配置を示す図

【図６】本発明の第１の実施の形態における画素配置例
を示し、（ａ）はストライプ配置、（ｂ）はデルタ配置
を示す図

【図７】本発明の第１の実施の形態におけるある１フレ
ームでの階調１／７におけるオンオフパターンを３原色
全てについて示す図

【図８】本発明の第１の実施の形態におけるある１フレ
ームでの階調１／７におけるオンオフパターンの他の例
を示す図

【図９】本発明の第１の実施の形態における５階調表示
を行う場合の階調制御の構成を示すブロック図

【図１０】本発明の第１の実施の形態における１６階調
表示を行う場合に用いた階調レジスタを示す図

【図１１】本発明の第２の実施の形態におけるドライバ
ＩＣと表示部の配置関係を示す図

【図１２】本発明の第２の実施の形態における４行同時
選択法による駆動を行う場合の直交関数の例を示す図

【図１３】本発明の第２の実施の形態における複数ライ
ン同時選択法における入力信号と直交関数の演算動作を
示す図

【図１４】本発明の第２の実施の形態における複数ライ
ン同時選択法を用いた場合の演算部の挿入位置を示すブ
ロック図

【図１５】本発明の第２の実施の形態におけるオンオフ
パターンの例を示す図

【図１６】図１５に示すオンオフパターンを出力するた
めの階調レジスタ回路の構成例を示す図

【図１７】図１６に示す階調レジスタ回路における制御
信号の入力信号波形及びレジスタ出力を示す図

【図１８】本発明の第２の実施の形態におけるオンオフ
パターンの他の例を示す図

【図１９】図１０に示す階調レジスタを用いた場合の各
階調におけるフリッカが最も少なくなるシフト量を示す
図

【図２０】本発明の第２の実施の形態におけるアクティ
ブマトリクス型表示装置を用いた場合における表示装置
の構成を示す図

【図２１】本発明の第３の実施の形態における階調処理
のフレームごとのオンオフパターンを示す図

【図２２】図２１に示す階調表示を行う場合の階調レジ
スタ回路の内部構成を示す図

【図２３】図２１のように映像信号の処理を行う場合の
階調レジスタ回路と階調デコード部の配置関係を示す図

【図２４】本発明の第３の実施の形態における階調レジ
スタの初期値を示した図

【図２５】図２４に示す階調レジスタの初期値によるオ
ンオフパターンを示し、（ａ）はオンとオフを連続した
場合、（ｂ）は交互に配置した場合を示す説明図

【図２６】本発明の第３の実施の形態における階調デコ
ード部入出力の関係を示す図

【図２７】本発明の第３の実施の形態における階調表示
を行なった場合のオンオフパターンの他の例を示す図

【図２８】本発明の第３の実施の形態における階調表示
を行った場合のオンオフパターンの更に他の例を示す図

【図２９】Ｍビット入力に対して、上位Ｍ−Ｎビット及
び下位Ｎビットに分けて異なる階調表示を行う場合の階
調レジスタの初期値を示す図

【図３０】本発明の第３の実施の形態における階調レジ
スタ部及び階調デコード部の配置例を示す図

【図３１】本発明の第３の実施の形態における階調デコ
ード部の入出力関係を示す図

【図３２】本発明の第３の実施の形態におけるＮビット
出力をパルス高さ変調でセグメント信号線に出力する場
合におけるセグメント信号線出力部を示す図

【図３３】本発明の第３の実施の形態におけるＮビット
出力をパルス幅変調でセグメント信号線に出力する場合
におけるセグメント信号線出力部を示す図

【図３４】本発明の第３の実施の形態におけるパルス幅
変調時のセグメント信号線の波形（ｂ）とその従来例
（ａ）との比較を示す図

【図３５】本発明の第３の実施の形態におけるパルス幅
変調時のセグメント信号線入力波形（ｂ）とその従来例
（ａ）との比較を示す図

【図３６】本発明の第３の実施の形態におけるＰＷＭ表
示における複数ライン同時選択法を実現するための演算
部を示すブロック図

【図３７】図３６のＡｄｄｅｒ部の入出力関係を示す図

【図３８】本発明の第３の実施の形態における複数ライ
ン同時選択法でＰＷＭを行う場合にセグメント信号線の
出力波形（ｂ）とその従来例（ａ）との比較を示す図

【図３９】本発明の第４の実施の形態における４ビット
入力データに対する階調デコード部の出力と表示可能階
調数の関係を示す図

【図４０】本発明の第４の実施の形態における階調表示
を行った場合の各入力階調に対する各フレームでの出力
値の関係を示す図

【図４１】本発明の第４の実施の形態における行選択期
間内でのＰＷＭの各パルスの関係を示す図

【図４２】本発明の第４の実施の形態における階調デコ
ード部の入出力関係を示す図

【図４３】本発明の第４の実施の形態におけるある１列
の映像信号からセグメント信号までの構成を示すブロッ
ク図

【図４４】本発明の第４の実施の形態における階調処理
部の構成例を示すブロック図

【図４５】本発明の第４の実施の形態における階調レジ
スタ回路および階調デコード部、演算部、セレクタ部の
配置関係を示すブロック図

【図４６】本発明の第４の実施の形態における階調レジ
スタ回路および階調デコード部、演算部、セレクタ部の
配置関係の他の例を示す図

【図４７】本発明の第４の実施の形態における階調処理
部の他の構成例を示すブロック図

【図４８】本発明の第４の実施の形態におけるある１列
の映像信号からセグメント信号までの他の構成例を示す
ブロック図

【図４９】本発明の第４の実施の形態におけるある１列
の映像信号からセグメント信号までの更に他の構成例を
示すブロック図

【図５０】本発明の第４の実施の形態におけるある１列
の映像信号からセグメント信号までの更に他の構成例を
示すブロック図

【図５１】本発明の第４の実施の形態におけるある１列
の映像信号からセグメント信号までの更に他の構成例を
示すブロック図

【図５２】本発明の第４の実施の形態における階調処理
部の他の構成例を示すブロック図

【図５３】図５２に示す階調デコード部の入出力関係を
示す図

【図５４】図５２に示す電圧出力部の入出力関係を示す
図

【符号の説明】

１ オフ ２ オン ３ 入力下位４ビットデータ出力 １１ 階調制御部 １２ 階調レジスタ回路 １３ 映像信号 １４ 階調選択部 １５ 表示データ線 ２１ 階調レジスタ部 ２２ 参照位置変更部 ２３ 階調パターンデータ ２４ フレームシフト制御信号 ２５ ラインシフト制御信号 ２６ シフト量指示信号 ３１ オンの画素 ３２ オフの画素 ５１ ラインシフト ５２ フレームシフト ５３ 偶数奇数シフト ６１ 第１の色を表示する画素 ６２ 第２の色を表示する画素 ６３ 第３の色を表示する画素 ８１ Ｇシフト ８２ Ｂシフト １２１ 入力信号Ｓ １２２、１３２ 演算部 １２３、４２５ 直交関数生成部 １２４、２０７、４２３、４３１ セグメント信号線 １２５ 直交関数Ｈ １３１ 階調選択回路 １３３ ＭＬＳ回路 １３４ 加算回路 １３５ 電圧選択回路 １３６ 直交関数ＲＯＭ １３７ 反転処理回路 １３８ 反転周期制御部 １５１ 偶数奇数シフト処理部 １５２ 偶数奇数シフト制御信号 １９１ 絶縁体基板 １９２ ドライバＩＣ １９３、２０４ 表示部 ２００ 液晶素子 ２０１ コントローラ ２０２ ソースドライバ ２０３ ゲートドライバ ２０５ 画素電極 ２０６ コモン信号線 ２０８ スイッチング素子 ２０９ 対向電極 ２３１、４２６、５２４ 階調デコード部 ２５４、４２４、５２３ 電圧生成部 ３１１、３２２ セレクタ ３２１ カウンタもしくは切り替え信号 ３２３ レベルシフタ ３５１ Ｅｘ−ＮＯＲ ３５２ Ａｄｄｅｒ ３５３ Ｃｏｕｎｔｅｒ ３５４、４２２、４６２、４８１ Ｓｅｌｅｃｔｏｒ ３９１、３９２、３９３、３９４ フレーム ４１１、４１２、４１３ 期間 ４２１ ＦＲＣ判定線 ４６１ ＰＷＭ／ＦＲＣ判定手段 ４６３ ＲＯＭ ４６４ 極性反転信号 ５２１ オン判定線 ５２２ 電圧出力部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２２ Ｇ０９Ｇ 3/20 ６２２Ｑ ６２３ ６２３Ｕ ６４１ ６４１Ａ ６４１Ｃ ６４１Ｅ ６４１Ｋ (31)優先権主張番号 特願2001−190958(P2001−190958) (32)優先日 平成13年６月25日(2001．6．25) (33)優先権主張国 日本（ＪＰ） (72)発明者 山野 敦浩 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H093 NA06 NA47 NA53 NA55 NA56 NA61 ND06 ND39 5C006 AA14 AA15 AA16 AA17 AA21 AC13 AF42 BB12 BF08 FA23 FA47 FA56 GA02 5C080 AA10 BB05 CC03 DD06 DD26 EE28 FF10 JJ01 JJ02 JJ04

Claims (18)

【特許請求の範囲】
1. 【請求項１】 フレームレートコントロールにより階調
   表示を行う、少なくとも２色の異なる色を表示するマト
   リクス型表示装置であって、 階調レジスタ部と、 前記階調レジスタ部を、行ごともしくはフレームごとに
   制御信号に基づいてシフト処理し、表示色数−１個のシ
   フト処理部により表示色ごとに前記階調レジスタ部の出
   力をシフト処理により変化させるシフト処理部と、 前記シフト処理部もしくは前記レジスタ部の出力が接続
   され、セグメント信号線ごとに設けられた階調選択回路
   と、 前記階調選択回路は同時刻の前記シフト処理部もしくは
   前記レジスタ部の出力を用いて表示色ごとに異なる表示
   パターンにより階調表示を行うことを特徴とするマトリ
   クス型表示装置。
2. 【請求項２】 フレームレートコントロールにより階調
   表示を行うマトリクス型表示装置の駆動方法であって、 階調ごとに設けられた階調レジスタはＮ行ごともしくは
   フレームごとにシフト処理され、 前記階調レジスタの出力にシフト部が接続されＮ行のう
   ちの偶数行に対応するデータに対しては更にシフト処理
   を行い、奇数行に対応するデータに対しては前記階調レ
   ジスタ出力をそのまま出力し、 各セグメント信号線ごとに設けられた階調選択回路で、
   同時刻の階調レジスタの出力を用いて階調処理を行い、 Ｎ行の組のうちの偶数行と奇数行で異なるオンオフパタ
   ーンを表示することを特徴とするマトリクス型表示装置
   の駆動方法。
3. 【請求項３】 フレームレートコントロールにより階調
   表示を行う、少なくとも２色の異なる色を表示するマト
   リクス型表示装置の駆動方法であって、 階調レジスタ部はＮ行ごともしくはフレームごとに制御
   信号に基づいてシフト処理され、 前記階調レジスタの出力に第１のシフト部が接続されＮ
   行のうちの偶数行に対応するデータに対しては更にシフ
   ト処理を行い、奇数行に対応するデータに対しては前記
   階調レジスタ出力をそのまま出力し、 前記第１のシフト部に対し表示色数−１個の第２のシフ
   ト処理部により表示色ごとにシフト処理を行い、 セグメント信号線ごとに設けられた階調選択回路は同時
   刻の前記シフト処理部もしくは前記レジスタ部の出力を
   用いて表示色ごとに更にＮ行の組のうちの偶数行と奇数
   行で異なる表示パターンにより階調表示を行うことを特
   徴とするマトリクス型表示装置の駆動方法。
4. 【請求項４】 マトリクス型表示装置において、 階調レジスタと、 前記階調レジスタをＮ行ごともしくはフレームごとにシ
   フト処理制御を行なうシフト処理制御部と、 前記階調レジスタの出力に対しＮ行の組のうちの偶数行
   のデータに対しシフト処理を行う第１のシフト部と、 前記第１のシフト部の出力が表示色（Ｘ色）に応じて分
   配され、Ｘ個に分配された前記第１のシフト部の出力に
   対し、少なくともＸ−１個の出力に対しシフト処理を行
   う第２のシフト部と、 前記第２のシフト部もしくは第１のシフト部の出力が接
   続されたセグメント信号線ごとに設けられた階調選択回
   路、を具備し、 前記階調選択回路は同時刻の前記第１のシフト部もしく
   は前記第２シフト部の出力を用いて階調表示を行うこと
   で、Ｎ行ごと、フレームごと、Ｎ行の組のうちの偶数行
   と奇数行、表示色ごとに異なる表示パターンを用いて階
   調表示を行うことを特徴とするマトリクス型表示装置。
5. 【請求項５】 複数のビット幅（Ｍビット）のデータ入
   力を持つマトリクス型表示装置の駆動方法であって、 Ｍ、ＮはＭ＞Ｎでありかつ自然数とし、前記Ｍビットの
   データ入力に対し、上位Ｍ−Ｎビット入力を用いて２
   ^Ｍ−Ｎ−１フレームでフレームレートコントロールによ
   る階調処理を行い、 前記２^Ｍ−Ｎ−１フレームとは異なる１フレームには入
   力下位Ｎビットを用いてパルス幅変調もしくはパルス高
   さ変調による階調処理を行うことを特徴とするマトリク
   ス型表示装置の駆動方法。
6. 【請求項６】 複数のビット幅（Ｍビット）のデータ入
   力を持つマトリクス型表示装置の駆動用半導体回路であ
   って、 Ｍ、ＮはＭ＞Ｎでありかつ自然数とし、前記Ｍビットの
   データ入力に対し、 複数のレジスタから成る階調レジスタ回路と、 前記階調レジスタ回路の階調レジスタを水平同期信号及
   び垂直同期信号によってシフト処理する階調制御部と、 Ｍビットのデータ入力をＮビットデータに変換するデー
   タデコード部と、を具備し、 前記データデコード部は前記階調レジスタ回路と上位Ｍ
   −Ｎビット入力を用いて２^Ｍ−Ｎ−１フレームでフレー
   ムレートコントロールによる階調処理を行い、前記２
   ^Ｍ−Ｎ−１フレームとは異なる１フレームには入力下位
   Ｎビットを用いてパルス幅変調もしくはパルス高さ変調
   による階調処理を行うことで、２^Ｍ−Ｎフレームを用い
   て階調表示を行うことを特徴とするマトリクス型表示装
   置の駆動用半導体回路。
7. 【請求項７】 Ｍビットのデータ入力を持ち、同時に複
   数行（Ｌ行）のコモン信号線を選択するマトリクス型表
   示装置であって、 複数の階調レジスタ回路と、 前記階調レジスタ回路の階調レジスタを水平同期信号も
   しくは垂直同期信号によってシフト処理する階調制御部
   と、 Ｍビットのデータを前記階調レジスタ回路の出力により
   フレーム間引きを行うことでＮビットに変換するデータ
   デコード部と、 直交関数生成部と前記直交関数と前記Ｎビットデータと
   を演算する各セグメント信号線に対しＮ個の演算部と、 前記Ｎ個の演算部の出力のうち１つを選択する選択部
   と、 Ｌ行の組のうちの偶数行および奇数行のうち少なくとも
   一方のシフト量を保持するＲＡＭと、 Ｌ行の組みごとにシフトするＲＡＭと、 前記ＲＡＭを書きかえるデータ書き換え手段と、 前記演算部の出力としてＬ＋１個のＮビットレジスタ
   と、を具備し、 前記演算部の演算結果により、Ｌ＋１個のレジスタの入
   力ビットの重みに対応したビットのうちのいずれか１つ
   を１とし、他を０として、 前記選択部においては、Ｌ＋１個のレジスタ値を参照
   し、レジスタ値に応じて１水平走査期間内にセグメント
   電圧値の大きい順もしくは小さい順に前記演算部の出力
   を選択することを特徴とするマトリクス型表示装置。
8. 【請求項８】 Ｍビットの入力データを用いて階調表示
   を行う表示装置の駆動方法であって、 Ｎ（Ｎ＜Ｍ）ビットデータを用いる第１のフレームと、 Ｍ−Ｎビットデータを用いる複数の第２のフレームとを
   実施し、 第１のフレームと第２のフレームを加えたフレーム数Ｆ
   が２^Ｍ−Ｎで、 第１のフレームの階調数は、第２の各フレームの階調数
   −１であることを特徴とする表示装置の駆動方法。
9. 【請求項９】 Ｍビットの入力データを用いて階調表示
   を行う表示装置の駆動方法であって、 Ｎ（Ｎ＜Ｍ）ビットデータを用いる第１のフレームと、 Ｍ−Ｎビットデータを用いる複数の第２のフレームとを
   実施し、 第１のフレームと第２のフレームを加えたフレーム数Ｆ
   が２^Ｍ−Ｎで、 第１のフレームの階調数は、第２の各フレームの階調数
   −１であり、 前記第１のフレームの階調表示法がパルス幅変調法もし
   くはパルス高さ変調法であり、 前記第２のフレームの階調表示法がフレームレートコン
   トロールであることを特徴とする表示装置の駆動方法。
10. 【請求項１０】 複数のビット幅（Ｍビット）のデータ
    入力を持つマトリクス型表示装置の駆動方法であって、
    Ｍ、ＮはＭ＞Ｎでありかつ整数とし、 前記Ｍビットのデータ入力に対し、 データデコード部は、Ｍビットのデータ入力をＮビット
    データに変換し、複数のレジスタから成る階調レジスタ
    回路と上位Ｍ−Ｎビット入力を用いて、２^{Ｍ− Ｎ}−１フ
    レームでフレームレートコントロールによる階調処理を
    行い、 前記２^Ｍ−Ｎ−１フレームとは異なる１フレームには入
    力Ｎビットを用いて、パルス幅変調による階調処理を行
    い、 更に前記Ｎビット出力とは異なる１ビットを出力し、 前記１ビット出力は、フレームレートコントロールによ
    る階調処理を行う間は前記フレームレートコントロール
    出力の１ビットと同一出力をし、 パルス幅変調による階調処理を行うときには０を出力
    し、 １フレーム内を２^Ｎ分割し、２^Ｎ−１個の期間において
    は前記Ｎビット出力に基づく階調表示を行い、２^Ｎ−１
    個の期間とは異なる１期間において前記１ビット出力に
    基づいて表示を行うことで２^Ｍ−Ｎフレームを用いて２
    ^Ｍ階調表示を行うことを特徴とするマトリクス型表示装
    置の駆動方法。
11. 【請求項１１】 複数のビット幅（Ｍビット）のデータ
    入力を持ち、 同時に複数行（Ｌ行、Ｌは２以上の整数）のコモン信号
    線を選択するマトリクス型表示装置であって、 １つもしくは複数の階調レジスタ回路と、 前記階調レジスタ回路の出力によりフレームレートコン
    トロールを行うかを判別するＦＲＣ判定手段と、 ＭビットのデータをＮビットに変換するデータデコード
    部と、 直交関数の各要素を生成する直交関数生成部と前記直交
    関数と前記Ｎビットデータとを演算する各セグメント信
    号線に対しＮ個の演算部と、 あらかじめ計算されたＬ個のデータ０とＬ個の前記直交
    関数要素、Ｌ個のデータ１とＬ個の前記直交関数要素の
    演算結果を格納するＲＯＭと、 前記Ｎ個の演算部の出力もしくは前記ＲＯＭのうちの１
    つを選択する選択部と、を具備し、 前記選択部は、前記ＦＲＣ判定手段の結果により、前記
    複数の演算器のうちの１つの出力を１フレーム間出力す
    るか、１フレームの（２^Ｎ−１）／２^Ｎ期間は前記複数
    の演算器の出力を前記演算器の入力である前記Ｎビット
    データの重みに応じて選択出力し、かつ１フレームの１
    ／２^Ｎ期間は前記ＲＯＭを選択出力することを特徴とす
    るマトリクス型表示装置。
12. 【請求項１２】 複数のビット幅（Ｍビット）のデータ
    入力を持つマトリクス型表示装置であって、 １つもしくは複数の階調レジスタ回路と、 前記階調レジスタ回路の出力によりフレームレートコン
    トロールを行うかを判別するＦＲＣ判定手段と、 ＭビットのデータをＮビットに変換するデータデコード
    部と、 直交関数生成部と前記直交関数と前記Ｎビットデータと
    を演算する各セグメント信号線に対しＮ個の演算部と、 前記Ｎ個の演算部からの出力のうち１つを選択する選択
    部と、を具備し、 前記選択部は、前記ＦＲＣ判定手段の結果により、前記
    複数の演算器のうちの１つの出力を１フレーム間出力す
    るか、前記複数の演算器の出力を前記演算器の入力であ
    る前記Ｎビットデータの重みに応じて選択出力し、かつ
    １フレームの１／２^Ｎ期間はコモン信号線の非選択時電
    圧を印加するように選択出力することを特徴とするマト
    リクス型表示装置。
13. 【請求項１３】 Ｍビットの入力データを用いて階調表
    示を行う表示装置の駆動方法であって、 Ｎ（Ｎ＜Ｍ）ビットデータを用いる第１のフレームと、 Ｍ−Ｎビットデータを用いる複数の第２のフレームとを
    実施し、 第１のフレームと第２のフレームを加えたフレーム数Ｆ
    が２^Ｍ−Ｎで、第１のフレームの階調数は、第２の各フ
    レームの階調数−１であり、前記第２の各フレームの階
    調数−１階調分のデータとは異なる１階調分のデータを
    用いて、前記表示装置の表示部に印加される電圧値を変
    化させることで、全表示階調の輝度を変化させることを
    特徴とする表示装置の駆動方法。
14. 【請求項１４】 Ｍビットの入力データを用いて階調表
    示を行う表示装置の駆動方法であって、 Ｎ（Ｎ＜Ｍ）ビットデータを用いる第１のフレームと、 Ｍ−Ｎビットデータを用いる複数の第２のフレームとを
    実施し、 第１のフレームと第２のフレームを加えたフレーム数Ｆ
    が２^Ｍ−Ｎで、前記第１のフレームで表示可能な階調数
    は２^Ｎ＋１であり、前記２^Ｎ＋１の階調数のうち前記Ｎ
    ビットデータを用いて表現可能な２^Ｎ個の階調を前記表
    示装置及び異なる表示色に応じて任意に選択し、 階調対輝度特性を調節できるようにしたことを特徴とす
    る表示装置の駆動方法。
15. 【請求項１５】 Ｍビットの入力データを用いて階調表
    示を行う表示装置の駆動方法であって、 Ｎ（Ｎ＜Ｍ）ビットデータを用いる第１のフレームと、 Ｍ−Ｎビットデータを用いる複数の第２のフレームとを
    実施し、 第１のフレームと第２のフレームを加えたフレーム数Ｆ
    が２^Ｍ−Ｎで、第１のフレームの階調数は、第２の各フ
    レームの階調数−１であり、 前記第２の各フレームの階調数−１階調分のデータとは
    異なる１階調分のデータを用い、表示階調によらない電
    圧を印加することで、同一階調におけるセグメント信号
    線およびコモン信号線に印加する電圧値を変化させるこ
    とを特徴とする表示装置の駆動方法。
16. 【請求項１６】 Ｍビットの入力データを用いて階調表
    示を行う表示装置の駆動方法であって、 Ｎ（Ｎ＜Ｍ）ビットデータを用いる第１のフレームと、 Ｍ−Ｎビットデータを用いる複数の第２のフレームとを
    実施し、 第１のフレームと第２のフレームを加えたフレーム数Ｆ
    が２^Ｍ−Ｎで、第１のフレームの階調数は、第２の各フ
    レームの階調数−１であり、 前記第２の各フレームの階調数−１階調分のデータとは
    異なる１階調分のデータに表示原色ごとに異なる値を入
    力し、前記表示装置の表示部に印加される電圧値を表示
    原色ごとに変化させることで、異なる表示原色間での輝
    度を調節することを特徴とする表示装置の駆動方法。
17. 【請求項１７】 Ｍビットのデータ入力を持つマトリク
    ス型表示装置であって、少なくとも２^{Ｍ−Ｎ−１}個の複
    数の階調レジスタと、 前記階調レジスタにシフト制御信号によりシフト量指示
    信号に基づいたシフト処理を行う階調レジスタ回路と、 ＭビットのデータをＮビットのデータに変換する階調デ
    コード部とを具備し、 前記複数の階調レジスタは、０と１の割合が１対２
    ^Ｍ−Ｎ−１から１対１まで順に１つずつ１もしくは０の
    ビットの数が異なり、１がオン、０がオフを示すとする
    と、前記階調デコード部は前記Ｍビット入力データの上
    位Ｍ−Ｎビットデータが０または２^Ｍ−Ｎ−１以外の場
    合には、前記複数の階調レジスタのうち１の個数が前記
    上位Ｍ−Ｎビットデータの値と等しい階調レジスタＡ
    と、１の個数が前記上位Ｍ−Ｎビットデータの値よりも
    １つ多い階調レジスタＢの値を参照し、 前記階調レジスタＡと前記階調レジスタＢの値が等しく
    なければ前記Ｍビットデータの下位Ｎビットの値を出力
    し、 前記階調レジスタＡと前記階調レジスタＢの値が等しけ
    れば、前記Ｍビット入力データの最上位ビットが０の時
    には前記階調レジスタＡもしくは前記階調レジスタＢと
    同じ値をＮビット全てに出力し、 前記Ｍビット入力データの最上位ビットが１の時には前
    記階調レジスタＡもしくは前記階調レジスタＢと反転し
    た値をＮビット全てに出力し、 １の個数が１個である前記複数の階調レジスタを階調レ
    ジスタＣとすると、前記Ｍビット入力データが０の場合
    には、前記階調レジスタＣの値が１のときに前記Ｍビッ
    ト入力データの下位Ｎビットを出力し、０のときにＮビ
    ット全て０を出力し、 前記Ｍビット入力データが１の場合には、前記階調レジ
    スタＣの値が０のときに前記Ｍビット入力データの下位
    Ｎビットを出力し、１のときにＮビット全て１を出力
    し、 前記階調デコード部のＮビット出力をパルス幅変調もし
    くはパルス高さ変調により階調表示を行うことを特徴と
    するマトリクス型表示装置。
18. 【請求項１８】 複数のビット幅（Ｍビット）のデータ
    入力を持つマトリクス型表示装置の駆動方法であって、 Ｍ、ＮはＭ＞Ｎでありかつ整数とし、 前記Ｍビットのデータ入力に対し、 複数のレジスタから成る階調レジスタ回路の階調レジス
    タを水平同期信号もしくは垂直同期信号によってシフト
    処理し、 データデコード部は、Ｍビットのデータ入力をＮビット
    データに変換し、前記階調レジスタ回路と上位Ｍ−Ｎビ
    ット入力を用いて、２^Ｍ−Ｎ−１フレームでフレームレ
    ートコントロールによる階調処理を行い、 前記２^Ｍ−Ｎ−１フレームとは異なる１フレームには入
    力Ｎビットを用いて、パルス高さ変調による階調処理を
    行い、 更に前記Ｎビット出力とは異なる１ビットを出力し、 前記１ビット出力は、フレームレートコントロールによ
    る階調処理を行う間は前記フレームレートコントロール
    出力の１ビットと同一出力を出力し、 パルス高さ変調による階調処理を行うときには０を出力
    し、 セグメント信号線へ出力する信号の強度が前記Ｎビット
    出力と前記１ビット出力との和によりきめられることを
    特徴とするマトリクス型表示装置の駆動方法。