JP2003078397A - ディジタル論理入力信号のノイズをフィルタリングするための方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】ディジタル回路に対するノイズを除去するため
のコンパクトかつ低コストな手段を提供する。 【解決手段】論理回路(14)は、ディジタル回路に接続す
る信号ライン上のノイズ信号をフィルタリングして除去
する。エッジ検出器(24)は、高速クロックに関連するノ
イズ信号の１つ以上のエッジを決定する。エッジを表す
信号により、リセットタイマー(30)が非同期にリセット
される。低速クロックによって画定されるある期間の
間、信号ラインが安定であり、かつ、エッジ検出器(24)
によってノイズ信号が検出されない場合に、タイマー(3
0)は、信号ライン(16)のラッチをクロッキングする。エ
ッジ検出器(24)は、１つのフリップフロップ(52)と１つ
のXORゲート(54)によって構成することができる。第２
のフリップフロップ(38)は、タイマー(30)によってクロ
ッキングされると、ラッチされた信号ラインの値をディ
ジタル回路(12)に送る。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、一般的にはディジ
タル回路に関し、より詳しくは、ディジタル回路のノイ
ズを低減するための方法及び装置に関する。 【０００２】 【従来の技術】デジタル回路は、コンピュータ、プリン
タ、サーバ、及び、遠隔通信ハードウェアのような今日
の電子システムにおいて一般的なものとなっている。こ
うしたシステムの複雑性には、プリント回路基板トラッ
クまたはトレース及びバックプレーンを通る２０インチ
以上にもわたって伸びる非常に長い内部信号ラインが関
係している場合が多い。これらの信号ラインに関する問
題の１つは、それらの信号ラインが関連するディジタル
回路に対してノイズを発生するという点であり、また、
それらは、しばしば、望ましくないノイズ信号をディジ
タル回路に結合するアンテナの働きもする。一例を挙げ
ると、いくつかの電子システムでは、電圧信号ラインに
沿ってフィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ）に結合された電圧信号を取り込んで、電力の品質を
示すものもあるが、信号ラインに結合されるノイズによ
って、ＦＰＧＡに誤った読み取りが発生し、この結果、
望ましくない停止または他の故障を生じる場合がある。 【０００３】より一般的には、デジタル信号ラインに結
合されたノイズは、ノイズ・スパイクがディジタル回路
にラッチされると、誤ったトリガを生じ、準安定性の問
題を生じる可能性がある。これは、例えば、ノイズ・ス
パイクがディジタル回路内においてクロック・エッジと
一致するときに生じうる。 【０００４】ディジタル回路におけるノイズは、また、
立ち上がりまたは立ち下がり時間が遅い信号に関して特
定の問題を生じる可能性もある。すなわち、変化の緩慢
な信号が、ディジタル回路に向かう信号ラインにおいて
遷移しているときに、その信号ラインのノイズのため
に、ディジタル回路による複数エッジの誤った検出を生
じる可能性がある。 【０００５】先行技術は、ディジタル回路に向かう信号
ライン上のノイズをフィルタリングして除去するための
いくつかの技法を取り入れている。とりわけよく知られ
ているアプローチは、ディジタル回路の入力の近くにア
ナログ・フィルタを組み込むことである。例えば、入力
に低域通過フィルタを設けて、信号ライン上の高周波ス
パイクを除去することが可能である。しかし、低域通過
フィルタを組み込むと、所望の信号エッジが緩やかにな
り、このため、他の問題を誘発する可能性がある。アナ
ログ・フィルタには、各信号ライン毎に組み込むには比
較的高価な抵抗器及びコンデンサを利用する場合あると
いう点で別の問題がある。一連のアナログ・フィルタを
利用するアプローチでは、一般に、構成管理及び最良の
手順設計エンジニアリングを容易にするためのリスト及
びトラッキングも必要になり、余分なコストが追加され
ることになる。漂遊インダクタンス及び容量によって、
ディジタル回路内に望ましくない共振が誘発され、さら
なる問題を生じる場合もある。 【０００６】先行技術では、シュミット・トリガの場合
のように、ヒステリシスを取り入れることによってデジ
タル回路要素に向かう信号ライン上のノイズをフィルタ
リングする試みも行われているが、シュミット・トリガ
素子は、大きい電圧スパイクを生じやすく、予測不能の
動作を生じやすい。 【０００７】先行技術には、ディジタル回路に向かう信
号ライン上の信号をサンプリングするのにマイクロプロ
セッサも利用するものもある。例えば、マイクロプロセ
ッサは、信号ライン上の信号のサンプリングによって、
統計的に安定したライン上の信号値が得られるときに
は、ディジタル回路に信号ラインの信号値を送ることが
できる。この技法の高度なバージョンには、任意の信号
ライン上の高調波信号からサンプリングを切り離すため
に、種々の周波数で信号ライン上の信号サンプリングす
ることが含まれる場合がある。しかし、こうしたマイク
ロプロセッサを組み込んだシステムでは、とりわけ、プ
ロセッサがこの目的専用である場合、高価で複雑なオー
バヘッドが導入される。さらに、上述の低域通過フィル
タ問題と同様に、信号ラインのサンプリングによって生
じる遅延は、ディジタル回路にとって信号捕捉までの遅
延として作用する。さらに、システムの電気設計者は、
信号ラインのサンプリングに費やされる多くのプロセッ
サ・サイクルを有意義に管理しなければならない。 【０００８】付随するディジタル回路に入力されるディ
ジタル信号ラインのノイズにフィルタリングを施す、先
行技術においてよく知られた他のアプローチは、カスケ
ード接続されたＤフリップ・フロップを使用することで
ある。このアプローチでは、全ての入力クロック・サイ
クルが、最初のＤフリップ・フロップのクロック入力に
送り込まれ、続いて、Ｄフリップ・フロップの連鎖を伝
わっていく。十分な数のクロック・サイクル（一般に、
Ｄフリップ・フロップ連鎖の長さに対応する）後に、入
力がサンプリングされ、Ｄフリップ・フロップの全ての
出力が同じであれば、その入力は、ディジタル回路に送
られる。このアプローチに関する重要な問題は、多数の
フリップ・フロップを必要とする場合が多く、設計の複
雑性及びコストが増大し、核となるシステム構成要素の
ために利用可能な基板スペースが減少するという点であ
る。 【０００９】 【発明が解決しようとする課題】従って、本発明の１つ
の目的は、信号ライン上の信号にフィルタリングを施し
て（すなわち、信号ライン上の信号をフィルタリングに
より除去して）、付随するディジタル回路にノイズ・パ
ルスがラッチされないようにし、及び、前述の問題が生
じないようにするための方法及び装置を提供することに
ある。本発明のもう１つの目的は、アナログ・コンポー
ネントまたはマイクロプロセッサを利用しない、ディジ
タル・フィルタを提供することにある。本発明のさらに
もう１つの目的は、ディジタル回路に向かう信号ライン
上の望ましくないノイズ成分にフィルタリングを施すこ
とによって、ディジタル回路に対する単一の遷移を保証
するための方法を提供することにある。本発明の他の目
的については、以下の説明から明らかになる。 【００１０】 【課題を解決するための手段】１態様において、本発明
は、ディジタル回路に向かう信号ライン上の信号からノ
イズを分離する方法を提供する。この方法には、高速ク
ロックに関して、ノイズの１つ以上のエッジを求めるス
テップと、エッジに従ってタイマーをリセットするステ
ップと、高速クロックより遅い低速クロックに関して、
タイマーからの出力をクロッキングする（この場合、ク
ロッキングするとは、クロックに同期してタイマーから
信号を出力することをいう）ステップと、低速クロック
によって規定されるある期間の経過後、ディジタル回路
に信号ラインからの第１の値を伝達するステップが含ま
れる（この場合、上記ある期間中には、タイマーはリセ
ットされていない）。タイマーをリセットするステップ
は、ノイズのエッジのタイミングと非同期的に行われる
のが望ましい。 【００１１】望ましい態様では、高速クロックの周波数
は約８ＭＨｚであり、低速クロックは、約４ミリ秒の周
期速度である。高速クロック周波数と低速クロック周波
数の比は、一般に、少なくとも１０００を超えるが、約
１０，０００を超えるのが望ましい。 【００１２】他の態様では、本発明の方法は、エッジを
決定するのにエッジ検出器を利用する。エッジ検出器
は、信号ラインに結合されたフリップ・フロップを含む
ことが可能である。フリップ・フロップは、信号ライン
に結合するＤ入力を有するＤフリップ・フロップとする
ことが可能である。Ｄフリップ・フロップの出力を、中
間の「Ｂ」信号値をエッジ検出器の他のコンポーネント
に伝達するために利用することが可能である。Ｂ信号値
は、高速クロックの立ち上がりエッジにおける信号ライ
ンの値に対応する「Ａ」信号値に対してラッチされるの
が望ましい。望ましい態様では、信号値ＡとＢは、例え
ば、ＸＯＲゲートを用いて比較される。このＸＯＲゲー
トの出力を、「Ｅ」信号値としてタイマーに送ることが
可能である。 【００１３】ある態様では、伝達するステップには、第
２のフリップ・フロップ、例えば、Ｄフリップ・フロッ
プを利用するステップが含まれる。第２のフリップ・フ
ロップは、タイマーの出力により（または出力に基づい
て）第２のフリップ・フロップをクロッキングする（こ
の場合クロッキングするとは、タイマーの出力に同期し
て第２のフリップ・フロップを動作させることをいう）
ステップを含むことができる。信号ラインは、第２のフ
リップ・フロップのＤ入力に向けて信号を供給し、タイ
マーは、第２のフリップ・フロップのクロック入力にク
ロック信号を送り込む。第２のフリップ・フロップの出
力は、ディジタル回路に入力される。 【００１４】他の態様において、本発明は、ディジタル
回路に向かう信号ライン上のノイズ信号にフィルタリン
グを施すための論理装置を提供する。エッジ検出器は、
高速クロックに関して、ノイズ信号のエッジを検出す
る。タイマーは、低速クロックに関して、信号ラインの
値をラッチするためのクロックを送出する。低速クロッ
クは高速クロックよりも遅い。タイマーは、エッジに対
応する、エッジ検出器からの１つ以上の信号によって非
同期的にリセットされる。ラッチは、低速クロックによ
って決まるある時間期間の経過後に生じる（この場合、
この期間中にはタイマーはリセットされていない）。 【００１５】１態様では、論理装置は、タイマー及び信
号ラインに接続された第１のフリップ・フロップ、例え
ば、Ｄフリップ・フロップを備える。第１のフリップ・
フロップは、タイマーからのクロック信号を受け取ると
（そのクロックに同期して）、信号ラインの値をラッチ
する。 【００１６】エッジ検出器は、第２のフリップ・フロッ
プ、例えば、Ｄフリップ・フロップと、ディジタル・コ
ンパレータを含むことができる。信号ラインは、第２の
フリップ・フロップの入力に結合される。第２のフリッ
プ・フロップは、高速クロックによってクロッキングさ
れて（すなわち、高速クロックに同期して動作し）、第
２のフリップ・フロップの出力においてＢ信号値を出力
する。Ｂ信号値は、高速クロックの立ち上がりエッジに
おける信号ラインのＡ値に対応する。ディジタル・コン
パレータ、例えば、ＸＯＲゲートにおいて、信号ライン
のＡ信号値がＢ信号値と比較されてタイマーに入力され
る。 【００１７】次に、望ましい実施態様に関連して、添付
の図面を参照しつつ本発明をさらに詳述するが、当業者
であれば、本発明の範囲を逸脱することなく、さまざま
な追加、削除、及び、変更を行うことが可能である。 【００１８】 【発明の実施の形態】図１には、本発明によるディジタ
ル回路１２及び関連するディジタル論理回路１４を組み
込んだシステム１０が示されている。動作時、ディジタ
ル回路１２は、信号ライン１６Ａからのように、さまざ
まな信号源から信号を取得することができる。信号ライ
ン１６Ａを、システム１０外部またはシステム１０内部
の場所から引き出すことができる。ディジタル論理回路
１４は、信号ライン１６Ａから取得したデータに実質的
にノイズがないことを保証する。すなわち、論理回路１
４は、ライン１６Ａ上の信号にフィルタリングを施し
て、信号ライン１６Ｂを介してディジタル回路１２にク
リーンな（すなわちノイズがないかまたは極めて少な
い）信号を供給する。論理回路１４は、従って、信号ラ
イン１６Ａ上の望ましくないノイズ・パルスをフィルタ
リングして除去し、これらのノイズ・パルスが信号ライ
ン１６Ｂを介してディジタル回路１２に入力されないよ
うにする。論理回路１４は、例えば、関係のないデバイ
スまたは装置２０からライン１６Ａに結合される非同期
信号１８によって発生するノイズをフィルタリングして
除去することが可能である。これによって、こうしたノ
イズ・パルスはラッチされず、従って、ディジタル回路
１２内における処理に影響を及ぼすことがないという保
証が得られる。 【００１９】図２には、ディジタル・フィルタ論理回路
１４がさらに詳細に例示されている。信号線１６Ａは、
エッジ検出器２４の入力２２に結合している。図３に
は、エッジ検出器２４の実施態様の１つが示されてい
る。エッジ検出器２４の出力２６は、信号ライン３２を
介して、タイマー３０の非同期リセット２８に結合され
ている。タイマー３０の出力３４は、信号ライン４０に
沿って、Ｄフリップ・フロップ３８のクロック入力３６
に結合している。信号ライン１６Ａは、図示のように、
フリップ・フロップ３８のＤ入力４２にも結合してい
る。フリップ・フロップ３８の出力４４は、信号ライン
１６Ｂとしてディジタル回路１２（図１）に結合してい
る。 【００２０】エッジ検出器２４は、クロック入力２４Ａ
において、高速クロック信号「ＦＣＬＫ」によってクロ
ッキングされる（すなわち、高速クロック信号に同期し
て動作する）。ＦＣＬＫは、８ＭＨｚの周波数とするこ
とが可能である。タイマー３０は、クロック入力３０Ａ
において、低速クロック信号「ＳＣＬＫ」によってクロ
ッキングされる（すなわち、低速クロックに同期して動
作する）。ＳＣＬＫは、４．２ミリ秒のクロック周期と
することが可能である。ＦＣＬＫの周波数は、従って、
ＳＣＬＫの周波数よりはるかに高い。これらのクロッキ
ング構成の場合、タイマー３０は、ＳＣＬＫによって規
定される各サンプル周期が終了する毎に、信号ライン４
０にパルスを出力する。次に、このパルスを利用して、
ライン３２の入力信号が「ラッチ」される（この入力信
号は、図３の信号Ｅとして示されている）。タイマー３
０がパルスを生じる前に、入力信号ライン３２にノイズ
が生じる場合は、タイマー３０は、リセットして、ＳＣ
ＬＫによって規定されるサンプル周期を再開する。従っ
て、論理回路１４によって、ライン１６Ｂ上の信号は、
それがラッチされて、図１のディジタル回路１２に送ら
れるまでのＳＣＬＫのサンプル時間の間、安定している
という保証が得られる。 【００２１】図３には、図２のエッジ検出器２４を実施
するのに適した論理回路５０の概略が示されている。論
理回路５０には、Ｄフリップ・フロップ５２及びＸＯＲ
ゲート５４が含まれている。「Ａ」は、図２の信号ライ
ン１６Ａにおける信号値に対応する。従って、Ａは、フ
リップ・フロップ５２のデータ入力Ｄ２２’に結合する
（データ入力２２’は、例えば、図２の入力２２を表し
ている）。ＸＯＲゲート５４は、Ｄ入力２２’とフリッ
プフロップ５２のＱ出力５８を比較する。「Ｂ」は、Ｑ
出力５８からの信号値に対応する。「Ｅ」は、ＸＯＲゲ
ート５４によってＡとＢを比較した結果のディジタル的
な差に対応する。信号Ｅは、信号ライン３２を介して図
２のタイマー３０に入力される。 【００２２】図４には、図３の論理回路５０に関する典
型的なタイミング信号が例示されている。信号値Ａは、
ポイント６４でサンプリングされて、信号Ｂをセットす
る１つ以上のノイズ・スパイク６０、６２を有すること
ができる。ポイント６４は、ＦＣＬＫ信号の立ち上がり
エッジにおいて決まる。従って、ＸＯＲゲート５４によ
って生じる信号Ｅは、信号Ａの各変化に対応する４つの
パルス６６を有する。 【００２３】図５には、図１のディジタル論理回路１４
によって得られる典型的なタイミング信号及び信号値が
例示されている。信号ラインのＡは、ここでも、ディジ
タル論理回路１４によってフィルタリングを施すため
の、信号ライン１６Ａにおける入力に対応する。値
「Ｓ」は、信号ライン１６Ｂを介してディジタル回路１
２に送られるＡ（またはＡ’）のラッチされた値に対応
する。Ａ’は、回路要素１２に入力するのに望ましい信
号Ａの無ノイズ変化に対応する。Ａは、また、論理回路
１４によるフィルタリングされて除去される典型的なノ
イズ・パルス７０（例えば、図４のパルス６０、６２に
類似する）を示す。タイマー３０に関するタイミングが
７４において示されている。各ノイズ・パルス７０にお
いて、タイマー３０は時間位置８０でリセットされる。
従って、各値Ｓは、タイマー３０の完全なタイム・アウ
ト期間８４の経過後にのみラッチされてディジタル回路
１２に送られる。所望の信号変化Ａ’によって、タイマ
ー３０は時間位置８２においてもリセットされる。図示
のように、ラッチされたＡ（またはＡ’）は、タイマー
３０の完全なタイム・アウト期間８４が経過して初め
て、ポイント９０において、値Ｓとして回路１２に送ら
れる。 【００２４】下記のＶｅｒｉｌｏｇソースコードは、本
発明に従って構成されたプロセッサ・リセット検出回路
の非制限シミュレーションを提供する。当業者には明ら
かなように、設計上の選択問題として、他のシミュレー
ション、ソース・コード、ハードウェア設計、及び／ま
たは、電子的細部を用いて、本発明の範囲を逸脱するこ
となく、同様に、プロセッサ・リセット検出回路を得る
ことが可能である。従って、当業者には明らかなよう
に、図２及び図３のデジタル論理回路を、本発明の範囲
を逸脱することなく、本明細書及び図面に示した機能を
実施するために、独立型の単一集積回路または他のチッ
プ内に組み込まれた単一集積回路として実施することが
可能である。 【００２５】 【００２６】従って、本発明によれば、上述の説明から
明かなものを含めて、「発明が解決しようとする課題」
の項に記載した目的が達成される。本発明の範囲を逸脱
することなく、上述した方法及びシステムに種々の変更
を加えることが可能である。従って、上述の説明、また
は、添付図面に含まれるものは全て、例示のためのもの
であって、それらに限定することを意図したものではな
い。尚、特許請求の範囲には、本明細書及び図面に開示
した本発明の全ての一般的特徴及び特定の特徴さらに
は、本発明の範囲に関する全ての記述が含まれる。 【００２７】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．ディジタル回路（１２）に向かう信号ライン（１
６）上の信号からノイズを分離する方法において、高速
クロックに関して、ノイズの１つ以上のエッジを決定す
るステップと、前記エッジに従ってタイマー（３０）を
リセットするステップと、前記高速クロックより遅い低
速クロックに関して、前記タイマー（３０）からの出力
をクロッキングするステップと、前記低速クロックによ
って画定される期間の経過後、前記ディジタル回路（１
２）に前記信号からの第１の値を伝達するステップであ
って、前記期間内には前記タイマー（３０）はリセット
されないことからなる、ステップを含む、方法。 ２．タイマー（３０）をリセットする前記ステップが、
前記タイマー（３０）を非同期的にリセットするステッ
プを含む、上項１に記載の方法。 ３．１つ以上のエッジを決定する前記ステップが、第１
のフリップ・フロップ（５２）を備えるエッジ検出器
（２４）を利用して、前記信号を第１のフリップ・フロ
ップ（５２）の入力に入力するステップを含む、上項１
に記載の方法。 ４．ディジタル・コンパレータ（５４）によって前記エ
ッジ検出器（２４）の出力と前記信号を比較して、前記
ディジタル・コンパレータ（５４）の出力を前記タイマ
ー（３０）に伝達するステップをさらに含む、上項３に
記載の方法。 ５．前記伝達するステップが、前記タイマー（３０）の
出力に基づいて第２のフリップ・フロップ（３８）をク
ロッキングするステップを含む、上項１に記載の方法。 ６．前記信号を前記第２のフリップ・フロップ（３８）
に入力するステップと、前記タイマー（３０）によって
クロッキングされる（例えば、タイマーからのクロック
信号が入力される）と、前記第２のフリップ・フロップ
（３８）を介して、前記ディジタル回路に前記信号の値
を出力するステップをさらに含む、上項５に記載の方
法。 ７．ディジタル回路（１２）に向かう信号ライン（１
６）上の信号からノイズをフィルタリングして除去する
ための論理装置（１４）であって、高速クロックに関連
して、ノイズのエッジを検出するためのエッジ検出器
（２４）と、前記高速クロックより遅い低速クロックに
関連して、前記信号ライン（１６）の値に対するラッチ
をクロッキングするためのタイマー（３０）を備え、前
記タイマー（３０）が、前記エッジに対応する、前記エ
ッジ検出器（２４）からの１つ以上の信号によってリセ
ットされ、前記ラッチが、前記低速クロックによって画
定されるある期間（この期間内では、前記タイマー（３
０）はリセットされない）の経過後に生じることからな
る、装置。 ８．前記タイマー（３０）が、前記エッジ検出器からの
前記信号によって非同期的にリセットされることからな
る、上項７に記載の装置。 ９．前記タイマー（３０）及び前記信号ライン（１６）
に接続された第１のフリップ・フロップ（３８）を備
え、前記第１のフリップ・フロップ（３８）は、前記タ
イマー（３０）によってクロックキングされると、前記
信号の値をラッチすることからなる、上項７に記載の装
置。 １０．前記エッジ検出器（２４）が、第２のフリップ・
フロップ（５２）とディジタル・コンパレータ（５４）
を備え、前記信号ライン（１６）が前記第２のフリップ
・フロップ（５２）の入力に結合されており、前記第２
のフリップ・フロップ（５２）が、前記高速クロックに
よりクロッキングされて、前記高速クロックの立ち上が
りエッジにおける前記信号ラインのＢ信号値を生成し、
前記ディジタル・コンパレータ（５４）が、前記タイマ
ー（３０）への入力のため、前記信号値と前記Ｂ信号値
を比較することからなる、上項７に記載の装置。 【００２８】本発明の論理回路(14)は、ディジタル回路
に接続する信号ライン上のノイズ信号をフィルタリング
して除去する。エッジ検出器(24)は、高速クロックに関
連するノイズ信号の１つ以上のエッジを決定する。エッ
ジを表す信号により、リセットタイマー(30)が非同期に
リセットされる。低速クロックによって画定されるある
期間の間、信号ラインが安定であり、かつ、エッジ検出
器(24)によってノイズ信号が検出されない場合に、タイ
マー(30)は、信号ライン(16)のラッチをクロッキングす
る。低速クロックは、高速クロックよりも数桁遅い。エ
ッジ検出器(24)は、１つのフリップフロップ(52)と１つ
のXORゲート(54)によって構成することができる。第２
のフリップフロップ(38)は、信号ライン(16)とタイマー
(30)の出力に結合しており、タイマー(30)によってクロ
ッキングされると、ラッチされた信号ラインの値をディ
ジタル回路(12)に送る。 【００２９】 【発明の効果】本発明によれば、ディジタル回路に対す
るノイズを低減するための、比較的コンパクトかつ低コ
ストな手段が得られる。

【図面の簡単な説明】 【図１】本発明によるディジタル・ノイズ・フィルタを
組み込んだシステムを示す図である。 【図２】図１のシステムのフィルタとして用いるのに適
した、エッジ検出論理回路を含む論理回路を例示した図
である。 【図３】図２のエッジ検出器として用いるのに適した検
出器の１つを例示した図である。 【図４】図３のエッジ検出器の典型的なタイミング特性
を例示した図である。 【図５】図１のディジタル論理回路において、図２及び
図３の論理回路を実現する典型的なサンプリング特性を
例示した図である。 【符号の説明】 １２ ディジタル回路 １４ 論理装置（ディジタル・フィルタ論理回路） １６ 信号ライン ２４ エッジ検出器 ３０ タイマー ３８、５２フリップ・フロップ ５４ ディジタル・コンパレータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブラッドレイ・ディーン・ウィニック アメリカ合衆国コロラド州80528，フォー トコリンズ，クレストーン・サークル・ 4847 (72)発明者 デイビッド・アール・マシオロウスキー アメリカ合衆国コロラド州80138，パーカ ー，ノース・サグワーロウ・リッジ・ロー ド・8520 Ｆターム(参考） 5J039 BB06 BB07 KK09 KK11 KK23 MM16

Claims (1)

1. 【特許請求の範囲】 【請求項１】ディジタル回路（１２）に向かう信号ライ
   ン（１６）上の信号からノイズを分離する方法におい
   て、 高速クロックに関して、ノイズの１つ以上のエッジを決
   定するステップと、 前記エッジに従ってタイマー（３０）をリセットするス
   テップと、 前記高速クロックより遅い低速クロックに関して、前記
   タイマー（３０）からの出力をクロッキングするステッ
   プと、 前記低速クロックによって画定される期間の経過後、前
   記ディジタル回路（１２）に前記信号からの第１の値を
   伝達するステップであって、前記期間内には前記タイマ
   ー（３０）はリセットされないことからなる、ステップ
   を含む、方法。