JP2003031112A - 冷陰極電子源 - Google Patents
冷陰極電子源Info
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- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
- H01J1/308—Semiconductor cathodes, e.g. cathodes with PN junction layers
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- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】
【課題】 冷陰極電子源を構成する絶縁膜における負担
を軽減することによって、寿命を延ばすことができると
ともに、安定性を向上させることができる冷陰極電子源
を提供する。 【解決手段】 Ｐ型半導体基板１に２つのソース・ドレ
イン領域２を形成し、Ｐ型半導体基板１の表面（ソース
・ドレイン領域２が形成されている面）に絶縁膜として
のシリコン酸化膜３を形成し、そのシリコン酸化膜３の
上にゲート電極４を備える。また、Ｐ型半導体基板１の
裏面に基板電極５を備える。ソース・ドレイン領域２お
よびゲート電極２に同電位の電圧を印加し、基盤電極５
には、それよりも低い電圧を印加する。
を軽減することによって、寿命を延ばすことができると
ともに、安定性を向上させることができる冷陰極電子源
を提供する。 【解決手段】 Ｐ型半導体基板１に２つのソース・ドレ
イン領域２を形成し、Ｐ型半導体基板１の表面（ソース
・ドレイン領域２が形成されている面）に絶縁膜として
のシリコン酸化膜３を形成し、そのシリコン酸化膜３の
上にゲート電極４を備える。また、Ｐ型半導体基板１の
裏面に基板電極５を備える。ソース・ドレイン領域２お
よびゲート電極２に同電位の電圧を印加し、基盤電極５
には、それよりも低い電圧を印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板中の電
子が絶縁膜をトンネルすることによって外部に放出され
る冷陰極電子源に関する。
子が絶縁膜をトンネルすることによって外部に放出され
る冷陰極電子源に関する。
【０００２】
【従来の技術】図５は、一般的な冷陰極電子源の構成例
を示す断面図である。図５に示す冷陰極電子源は、半導
体（ｎ型半導体等）基板１０の上にシリコン酸化物等を
組成とする絶縁膜１１が形成され、絶縁膜１１の上に表
面電極層（ゲート電極）１２が形成された構成になって
いる。すなわち、図５に示す冷陰極電子源は、半導体−
絶縁体−金属の材料構成からなる。また、半導体の代わ
りに金属が用いられることもある。すなわち、冷陰極電
子源は、金属−絶縁体−金属の材料構成からなることも
ある。
を示す断面図である。図５に示す冷陰極電子源は、半導
体（ｎ型半導体等）基板１０の上にシリコン酸化物等を
組成とする絶縁膜１１が形成され、絶縁膜１１の上に表
面電極層（ゲート電極）１２が形成された構成になって
いる。すなわち、図５に示す冷陰極電子源は、半導体−
絶縁体−金属の材料構成からなる。また、半導体の代わ
りに金属が用いられることもある。すなわち、冷陰極電
子源は、金属−絶縁体−金属の材料構成からなることも
ある。
【０００３】なお、図５に示すような一般的な冷陰極電
子源の構成は、例えば、”Journalof Vacuum Science a
nd Technology, Vol. BII, pp429-432 ”（１９９３年
American Vacuum Society 発行）にも開示されてい
る。
子源の構成は、例えば、”Journalof Vacuum Science a
nd Technology, Vol. BII, pp429-432 ”（１９９３年
American Vacuum Society 発行）にも開示されてい
る。
【０００４】図５に示す冷陰極電子源において、表面電
極層１２から真空中に電子を放出させるために、ｎ型半
導体基板１０の伝導帯に存在する電子をトンネル効果に
よって絶縁膜１１を通過させて表面電極層１２に引き出
す必要があり、また、引き出された電子を放出するため
に電子のエネルギーを真空準位より大きくする必要があ
る（図６参照）。そのために、表面電極層１２と半導体
基板１０との間に表面電極層１２の側が正極性となるよ
うに電圧を印加する必要がある。
極層１２から真空中に電子を放出させるために、ｎ型半
導体基板１０の伝導帯に存在する電子をトンネル効果に
よって絶縁膜１１を通過させて表面電極層１２に引き出
す必要があり、また、引き出された電子を放出するため
に電子のエネルギーを真空準位より大きくする必要があ
る（図６参照）。そのために、表面電極層１２と半導体
基板１０との間に表面電極層１２の側が正極性となるよ
うに電圧を印加する必要がある。
【０００５】
【発明が解決しようとする課題】しかし、図５に示す冷
陰極電子源では、表面電極層１２とｎ型半導体基板１０
との間に電圧を印加することにより放出電子を得ている
ので、電子を放出させる場合には、絶縁膜１１に強電界
が印加される。絶縁膜１１に強電界が印加されている状
態で絶縁膜１１に電子が注入された場合には、絶縁膜１
１の寿命が短くなることが知られている。シリコン酸化
物を用いた絶縁膜への印加電圧の絶縁膜の寿命への影響
については、例えば、”IEEE Transactions on Electro
n Devices,Vol. ED-32, No.2, pp413-422”（１９８５
年）に示されている。
陰極電子源では、表面電極層１２とｎ型半導体基板１０
との間に電圧を印加することにより放出電子を得ている
ので、電子を放出させる場合には、絶縁膜１１に強電界
が印加される。絶縁膜１１に強電界が印加されている状
態で絶縁膜１１に電子が注入された場合には、絶縁膜１
１の寿命が短くなることが知られている。シリコン酸化
物を用いた絶縁膜への印加電圧の絶縁膜の寿命への影響
については、例えば、”IEEE Transactions on Electro
n Devices,Vol. ED-32, No.2, pp413-422”（１９８５
年）に示されている。
【０００６】すなわち、（１）図７（ａ）に示すよう
に、シリコン酸化物を用いた絶縁膜１１に強電界が印加
されている状態でｎ型半導体基板１０から電子が注入さ
れると、それらの電子は電界によって加速される。
（２）加速された電子は、大きなエネルギーを持つこと
になり、表面電極層１２付近の絶縁膜１１内で電子−正
孔対を励起する。（３）励起された正孔は、電界によっ
て半導体基板１０側に引き寄せられるうちに絶縁膜１１
中の欠陥に捕獲され、図７（ｂ）に示すように、絶縁膜
１１において局所的な電界が発生する。（４）絶縁膜１
１に局所的な電界が発生することにより、絶縁膜１１の
厚さが実効的に薄くなり、絶縁膜１１に注入される電子
数が増加する。（５）（１）〜（４）までの過程が正帰
還になることにより、絶縁膜１１に局所的な電界が蓄積
され、絶縁膜１１の耐圧以上の電圧が発生することによ
って、絶縁膜１１は破壊される。なお、絶縁膜１１に外
部から印加される電圧が大きいほど、絶縁膜１１におい
て電子−正孔対が発生する確率は増加する。
に、シリコン酸化物を用いた絶縁膜１１に強電界が印加
されている状態でｎ型半導体基板１０から電子が注入さ
れると、それらの電子は電界によって加速される。
（２）加速された電子は、大きなエネルギーを持つこと
になり、表面電極層１２付近の絶縁膜１１内で電子−正
孔対を励起する。（３）励起された正孔は、電界によっ
て半導体基板１０側に引き寄せられるうちに絶縁膜１１
中の欠陥に捕獲され、図７（ｂ）に示すように、絶縁膜
１１において局所的な電界が発生する。（４）絶縁膜１
１に局所的な電界が発生することにより、絶縁膜１１の
厚さが実効的に薄くなり、絶縁膜１１に注入される電子
数が増加する。（５）（１）〜（４）までの過程が正帰
還になることにより、絶縁膜１１に局所的な電界が蓄積
され、絶縁膜１１の耐圧以上の電圧が発生することによ
って、絶縁膜１１は破壊される。なお、絶縁膜１１に外
部から印加される電圧が大きいほど、絶縁膜１１におい
て電子−正孔対が発生する確率は増加する。
【０００７】以上に述べたように、従来の冷陰極電子源
では、シリコン酸化物を用いた絶縁膜１１に強電界が印
加されているので、励起された電子−正孔対によって発
生した正孔が電界によって半導体基板１０側に引き寄せ
られ、また、注入された電子がエネルギーを増大させ
る。正孔が半導体基板１０側に引き寄せられることによ
って、半導体基板１０側で、正孔がより捕獲され易くな
り、局所的なポテンシャルを下げ、酸化膜を実効的に薄
くする影響がゲート電極側でのそれより顕著にな る。
また、電界により電子がエネルギーを増大させること
で、電子−正孔対を励 起する確率が増大する。その結
果、絶縁膜１１の寿命が短くなってしまう。
では、シリコン酸化物を用いた絶縁膜１１に強電界が印
加されているので、励起された電子−正孔対によって発
生した正孔が電界によって半導体基板１０側に引き寄せ
られ、また、注入された電子がエネルギーを増大させ
る。正孔が半導体基板１０側に引き寄せられることによ
って、半導体基板１０側で、正孔がより捕獲され易くな
り、局所的なポテンシャルを下げ、酸化膜を実効的に薄
くする影響がゲート電極側でのそれより顕著にな る。
また、電界により電子がエネルギーを増大させること
で、電子−正孔対を励 起する確率が増大する。その結
果、絶縁膜１１の寿命が短くなってしまう。
【０００８】そこで、本発明は、冷陰極電子源を構成す
る絶縁膜における負担を軽減することによって、寿命を
延ばすことができるとともに、安定性を向上させること
ができる冷陰極電子源を提供することを目的とする。
る絶縁膜における負担を軽減することによって、寿命を
延ばすことができるとともに、安定性を向上させること
ができる冷陰極電子源を提供することを目的とする。
【０００９】なお、特開平６−１６２９１８号公報に
は、ｐｎ結合に逆バイアス電圧を印加することにより、
キャリア濃度が高いｐ型半導体領域においてアバランシ
ュ降伏を発生させることによって電子をホット化し、そ
の電子を電子放出部から放出する半導体電子放出素子に
関する発明が開示されている。特に、その公報には、高
濃度のｐ型半導体領域から外側に向かって同心円状にキ
ャリア濃度が低いｐ型半導体を形成することによって、
効率よくアバランシュ降伏を生じさせる半導体電子放出
装置が開示されている。
は、ｐｎ結合に逆バイアス電圧を印加することにより、
キャリア濃度が高いｐ型半導体領域においてアバランシ
ュ降伏を発生させることによって電子をホット化し、そ
の電子を電子放出部から放出する半導体電子放出素子に
関する発明が開示されている。特に、その公報には、高
濃度のｐ型半導体領域から外側に向かって同心円状にキ
ャリア濃度が低いｐ型半導体を形成することによって、
効率よくアバランシュ降伏を生じさせる半導体電子放出
装置が開示されている。
【００１０】しかし、特開平６−１６２９１８号公報に
は、図５に示すような、半導体基板中に存在する電子を
トンネル効果によって絶縁膜１１を通過させて表面電極
側に引き出す冷陰極電子源における絶縁膜の負担を軽減
させる構成については開示されていない。
は、図５に示すような、半導体基板中に存在する電子を
トンネル効果によって絶縁膜１１を通過させて表面電極
側に引き出す冷陰極電子源における絶縁膜の負担を軽減
させる構成については開示されていない。
【００１１】
【課題を解決するための手段】本発明による冷陰極電子
源は、電子発生源としてｐ型半導体を用いた冷陰極電子
源であって、ｐ型半導体中で強電界によって発生した価
電子帯中の電子−正孔対の電子を放出電子とすることを
特徴とする。
源は、電子発生源としてｐ型半導体を用いた冷陰極電子
源であって、ｐ型半導体中で強電界によって発生した価
電子帯中の電子−正孔対の電子を放出電子とすることを
特徴とする。
【００１２】また、冷陰極電子源は、ｐ型半導体の荷電
子帯中で強電界によって発生した電子−正孔対のうち電
子をバンド間トンネルによって伝導帯へ引き出して放出
電子とする。
子帯中で強電界によって発生した電子−正孔対のうち電
子をバンド間トンネルによって伝導帯へ引き出して放出
電子とする。
【００１３】冷陰極電子源の好ましい構造は、ｐ型半導
体の半導体基板上にソース・ドレイン領域が形成され、
半導体基板の上に絶縁膜が設けられ、絶縁膜の上に半導
体基板からの電子を外部に放出するためのゲート電極層
が設けられた構造である。
体の半導体基板上にソース・ドレイン領域が形成され、
半導体基板の上に絶縁膜が設けられ、絶縁膜の上に半導
体基板からの電子を外部に放出するためのゲート電極層
が設けられた構造である。
【００１４】ソース・ドレイン領域およびゲート電極層
とが同電位の電圧とされ、半導体基板には、その電圧よ
りも低い電圧が印加されることが好ましい。そのように
すれば、半導体基板中に高電界を発生させることができ
るので、半導体基板中の価電子帯にある電子をバンド間
トンネルさせることによって、ゲート電極層から放出さ
せることができる。また、絶縁膜中に電界を発生させる
ことを抑えることができるので、注入された電子によっ
て絶縁膜が破壊されることを防止することができる。ソ
ース・ドレイン領域およびゲート電極層には、例えば、
０Ｖの電圧が印加され、半導体基板には、例えば、−５
〜−３０Ｖの電圧が印加される。
とが同電位の電圧とされ、半導体基板には、その電圧よ
りも低い電圧が印加されることが好ましい。そのように
すれば、半導体基板中に高電界を発生させることができ
るので、半導体基板中の価電子帯にある電子をバンド間
トンネルさせることによって、ゲート電極層から放出さ
せることができる。また、絶縁膜中に電界を発生させる
ことを抑えることができるので、注入された電子によっ
て絶縁膜が破壊されることを防止することができる。ソ
ース・ドレイン領域およびゲート電極層には、例えば、
０Ｖの電圧が印加され、半導体基板には、例えば、−５
〜−３０Ｖの電圧が印加される。
【００１５】ゲート電極層は、金属または不純物が混入
した多結晶あるいはアモルファス半導体で形成されても
よい。そのように形成することによって、ゲート電極層
における導電性を向上させることができる。
した多結晶あるいはアモルファス半導体で形成されても
よい。そのように形成することによって、ゲート電極層
における導電性を向上させることができる。
【００１６】絶縁膜は、シリコン酸化膜またはアルミニ
ウム酸化膜によって形成されてもよい。
ウム酸化膜によって形成されてもよい。
【００１７】半導体基板、絶縁膜およびゲート電極層
は、エピタキシャル成長によって形成されてもよい。半
導体基板、絶縁膜およびゲート電極層は、例えば、ヘテ
ロエピタキシャル構造で構成される。
は、エピタキシャル成長によって形成されてもよい。半
導体基板、絶縁膜およびゲート電極層は、例えば、ヘテ
ロエピタキシャル構造で構成される。
【００１８】ソース・ドレイン領域の不純物濃度は、１
０１５〜１０１９ｃｍ−３であることが好ましい。ソー
ス・ドレイン領域の不純物濃度をそのような濃度にする
ことによって、ソース・ドレイン領域とソース・ドレイ
ン電極との間のコンタクト抵抗を下げることができると
ともに、ソース・ドレイン領域における結晶性が悪くな
ることを防止することができる。
０１５〜１０１９ｃｍ−３であることが好ましい。ソー
ス・ドレイン領域の不純物濃度をそのような濃度にする
ことによって、ソース・ドレイン領域とソース・ドレイ
ン電極との間のコンタクト抵抗を下げることができると
ともに、ソース・ドレイン領域における結晶性が悪くな
ることを防止することができる。
【００１９】ソース・ドレイン領域は、半導体基板にお
いて２箇所形成され、ゲート電極層は、ソース・ドレイ
ン領域の間に属する位置に設けられていてもよい。その
ようにすれば、半導体基板において、一のソース・ドレ
イン領域と他のソース・ドレイン領域とによって囲まれ
た領域にチャネルを生成することができ、そのチャネル
の電圧制御は可能なので、絶縁膜内に電界が発生するこ
とを防止することができる。
いて２箇所形成され、ゲート電極層は、ソース・ドレイ
ン領域の間に属する位置に設けられていてもよい。その
ようにすれば、半導体基板において、一のソース・ドレ
イン領域と他のソース・ドレイン領域とによって囲まれ
た領域にチャネルを生成することができ、そのチャネル
の電圧制御は可能なので、絶縁膜内に電界が発生するこ
とを防止することができる。
【００２０】ソース・ドレイン領域は、半導体基板にお
いてドーナツ状に形成され、ゲート電極は、ソース・ド
レイン領域によって囲まれている位置に設置されてもよ
い。このような構成にしても、絶縁膜内に電界が発生す
ることを防止することができる。
いてドーナツ状に形成され、ゲート電極は、ソース・ド
レイン領域によって囲まれている位置に設置されてもよ
い。このような構成にしても、絶縁膜内に電界が発生す
ることを防止することができる。
【００２１】半導体基板の不純物濃度は、１０１５〜１
０１９ｃｍ−３であることが好ましい。半導体基板の不
純物濃度をそのような濃度にすることによって、半導体
基板において、一のソース・ドレイン領域と他のソース
・ドレイン領域とによって囲まれた領域にチャネルを生
成することができ、チャネルの電圧制御は可能なので、
半導体基板におけるエネルギーバンドの曲がりを制御す
ることができる。
０１９ｃｍ−３であることが好ましい。半導体基板の不
純物濃度をそのような濃度にすることによって、半導体
基板において、一のソース・ドレイン領域と他のソース
・ドレイン領域とによって囲まれた領域にチャネルを生
成することができ、チャネルの電圧制御は可能なので、
半導体基板におけるエネルギーバンドの曲がりを制御す
ることができる。
【００２２】
【発明の実施の形態】以下、本発明による実施の形態に
ついて図面を参照して説明する。図１は、本発明による
冷陰極電子源の一構成例を示す断面図である。
ついて図面を参照して説明する。図１は、本発明による
冷陰極電子源の一構成例を示す断面図である。
【００２３】図１に示す冷陰極電子源は、ｐ型半導体基
板１、ソース・ドレイン領域（ｎ型半導体）２、絶縁膜
としてのシリコン酸化膜３、ゲート電極（表面電極層）
４、基板電極５、素子分離用酸化膜７およびソース・ド
レイン電極９を備えた構成になっている。
板１、ソース・ドレイン領域（ｎ型半導体）２、絶縁膜
としてのシリコン酸化膜３、ゲート電極（表面電極層）
４、基板電極５、素子分離用酸化膜７およびソース・ド
レイン電極９を備えた構成になっている。
【００２４】ｐ型半導体基板１の上部の２箇所には、ソ
ース・ドレイン領域２が形成されている。ｐ型半導体基
板１の裏面には基板電極５が接触している。ソース・ド
レイン領域２の上面（表面）には、ソース・ドレイン電
極９が接触している。ソース・ドレイン電極９の側面に
は、素子分離用酸化膜７が接触している。素子分離用酸
化膜７の高さは、ソース・ドレイン電極９の高さより低
くなっている。
ース・ドレイン領域２が形成されている。ｐ型半導体基
板１の裏面には基板電極５が接触している。ソース・ド
レイン領域２の上面（表面）には、ソース・ドレイン電
極９が接触している。ソース・ドレイン電極９の側面に
は、素子分離用酸化膜７が接触している。素子分離用酸
化膜７の高さは、ソース・ドレイン電極９の高さより低
くなっている。
【００２５】素子分離用酸化膜７の下面には、ｐ型半導
体基板１の上面が接触している。素子分離用酸化膜７の
上面には、シリコン酸化膜３が接触している。ｐ型半導
体基板１の上面において、一のソース・ドレイン領域２
と他のソース・ドレイン領域２との間に属する部分に
は、シリコン酸化膜３が接触している。シリコン酸化膜
３の上面にはゲート電極４が接触している。素子分離用
酸化膜７の側面のうち、ゲート電極４の側面と向かい合
う部分には、シリコン酸化膜３が接触している。
体基板１の上面が接触している。素子分離用酸化膜７の
上面には、シリコン酸化膜３が接触している。ｐ型半導
体基板１の上面において、一のソース・ドレイン領域２
と他のソース・ドレイン領域２との間に属する部分に
は、シリコン酸化膜３が接触している。シリコン酸化膜
３の上面にはゲート電極４が接触している。素子分離用
酸化膜７の側面のうち、ゲート電極４の側面と向かい合
う部分には、シリコン酸化膜３が接触している。
【００２６】ｐ型半導体基板１は、不純物濃度が１０
１５〜１０１９ｃｍ−３程度のｐ型Ｓｉ半導体で構成さ
れている。ｐ型半導体基板１の不純物濃度をこのような
値にすることによって、ｐ型半導体基板１におけるエネ
ルギーバンドの曲がりが急峻になることを防止すること
ができる。
１５〜１０１９ｃｍ−３程度のｐ型Ｓｉ半導体で構成さ
れている。ｐ型半導体基板１の不純物濃度をこのような
値にすることによって、ｐ型半導体基板１におけるエネ
ルギーバンドの曲がりが急峻になることを防止すること
ができる。
【００２７】ソース・ドレイン領域２は、不純物濃度が
１０１５〜１０１９ｃｍ−３程度のｎ型シリコン層で構
成されている。ソース・ドレイン領域２の不純物濃度を
このような値にすることによって、ソース・ドレイン領
域２とソース・ドレイン電極９との間のコンタクト抵抗
を低く抑えることができる。また、ソース・ドレイン領
域２の結晶性を悪化させることを防止することができ
る。素子分離用酸化膜７は、厚さ１５０ｎｍ程度のＳｉ
Ｏ２等で構成され、素子分離のために設けられている。
素子分離用酸化膜７は、例えば熱酸化によって形成され
る。
１０１５〜１０１９ｃｍ−３程度のｎ型シリコン層で構
成されている。ソース・ドレイン領域２の不純物濃度を
このような値にすることによって、ソース・ドレイン領
域２とソース・ドレイン電極９との間のコンタクト抵抗
を低く抑えることができる。また、ソース・ドレイン領
域２の結晶性を悪化させることを防止することができ
る。素子分離用酸化膜７は、厚さ１５０ｎｍ程度のＳｉ
Ｏ２等で構成され、素子分離のために設けられている。
素子分離用酸化膜７は、例えば熱酸化によって形成され
る。
【００２８】シリコン酸化膜３は、２ｎｍから３０ｎｍ
程度の膜厚で形成されている。シリコン酸化膜３は、素
子分離用酸化膜７と同じ材料で構成されてもよい。ゲー
ト電極４は、厚さ１ｎｍから２０ｎｍ程度のＰｔやＡｕ
等の金属で構成されている。ソース・ドレイン電極９は
コンタクト電極である。基板電極５は、ＡｌやＡｕの金
属で構成された電極である。基板電極５は、ｐ型半導体
基板１の裏面に蒸着されている。
程度の膜厚で形成されている。シリコン酸化膜３は、素
子分離用酸化膜７と同じ材料で構成されてもよい。ゲー
ト電極４は、厚さ１ｎｍから２０ｎｍ程度のＰｔやＡｕ
等の金属で構成されている。ソース・ドレイン電極９は
コンタクト電極である。基板電極５は、ＡｌやＡｕの金
属で構成された電極である。基板電極５は、ｐ型半導体
基板１の裏面に蒸着されている。
【００２９】次に、図１に示す冷陰極電子源での電子放
出動作について、図２に示すエネルギーバンド図を参照
して説明する。
出動作について、図２に示すエネルギーバンド図を参照
して説明する。
【００３０】図２には、ソース・ドレイン電極９、ゲー
ト電極４および基板電極５に電圧が印加された場合のゲ
ート電極４の下の部分のエネルギーバンド状態が示され
ている。すなわち、ｐ型半導体基板１、シリコン酸化膜
３およびゲート電極４におけるエネルギーバンド状態が
示されているとともに、真空６のエネルギーバンド状態
（真空準位）が示されている。
ト電極４および基板電極５に電圧が印加された場合のゲ
ート電極４の下の部分のエネルギーバンド状態が示され
ている。すなわち、ｐ型半導体基板１、シリコン酸化膜
３およびゲート電極４におけるエネルギーバンド状態が
示されているとともに、真空６のエネルギーバンド状態
（真空準位）が示されている。
【００３１】ｐ型半導体基板１を電子源として動作させ
るために、ゲート電極４、基板電極５およびソース・ド
レイン電極９に電圧を印加する。このとき、ゲート電極
４およびソース・ドレイン電極９に、同電位の電圧（例
えば、０Ｖ）を印加する。ＭＯＳ型トランジスタの場合
と同様に、ｐ型半導体基板１において、ソース・ドレイ
ン領域２によって挟まれた領域にチャネルを形成し、そ
の領域の電位を制御することは可能である。従って、シ
リコン酸化膜３の表面（ゲート電極４に接する面）およ
び裏面（ｐ型半導体基板１に接する面）に印加される電
圧を同一にすることができる。また、基板電極５に、−
５〜−３０ボルト程度の電圧を印加する。すると、ｐ型
半導体基板１内では、ゲート電極４から基板電極５に向
かう強電界が発生する。
るために、ゲート電極４、基板電極５およびソース・ド
レイン電極９に電圧を印加する。このとき、ゲート電極
４およびソース・ドレイン電極９に、同電位の電圧（例
えば、０Ｖ）を印加する。ＭＯＳ型トランジスタの場合
と同様に、ｐ型半導体基板１において、ソース・ドレイ
ン領域２によって挟まれた領域にチャネルを形成し、そ
の領域の電位を制御することは可能である。従って、シ
リコン酸化膜３の表面（ゲート電極４に接する面）およ
び裏面（ｐ型半導体基板１に接する面）に印加される電
圧を同一にすることができる。また、基板電極５に、−
５〜−３０ボルト程度の電圧を印加する。すると、ｐ型
半導体基板１内では、ゲート電極４から基板電極５に向
かう強電界が発生する。
【００３２】ｐ型半導体基板１内では、強電界によっ
て、ゲート電極４の真下の部分では電子−正孔対（ｅｌ
ｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ）が発生する。正孔
は、負にバイアスされている基板電極５の方向に引き寄
せられる。一方、電子は、バンド間トンネルによってゲ
ート電極４の方向に引き寄せられる。すなわち、強電界
によって価電子帯で発生した電子は、伝導帯へバンド間
トンネルしたあとに、ゲート電極４の方向に引き寄せら
れる。
て、ゲート電極４の真下の部分では電子−正孔対（ｅｌ
ｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ）が発生する。正孔
は、負にバイアスされている基板電極５の方向に引き寄
せられる。一方、電子は、バンド間トンネルによってゲ
ート電極４の方向に引き寄せられる。すなわち、強電界
によって価電子帯で発生した電子は、伝導帯へバンド間
トンネルしたあとに、ゲート電極４の方向に引き寄せら
れる。
【００３３】ゲート電極４に十分近い場所で発生した電
子は、電界によって加速され、そのエネルギーを保持し
たままシリコン酸化膜３に到達する。そして、シリコン
酸化膜３の障壁高さよりも高いエネルギーを持つ電子
は、シリコン酸化膜３の障壁を越え、一部そのエネルギ
ーを失いながらゲート電極４を通過してゲート電極４か
ら真空中に放出される。また、シリコン酸化膜３の厚さ
が十分に薄ければ、シリコン酸化膜３の障壁高さよりも
低いエネルギーを持つ電子も、小さい確率ながらも、シ
リコン酸化膜３をトンネルし、一部そのエネルギーを失
いながらゲート電極４を通過してゲート電極４から真空
中に放出される。
子は、電界によって加速され、そのエネルギーを保持し
たままシリコン酸化膜３に到達する。そして、シリコン
酸化膜３の障壁高さよりも高いエネルギーを持つ電子
は、シリコン酸化膜３の障壁を越え、一部そのエネルギ
ーを失いながらゲート電極４を通過してゲート電極４か
ら真空中に放出される。また、シリコン酸化膜３の厚さ
が十分に薄ければ、シリコン酸化膜３の障壁高さよりも
低いエネルギーを持つ電子も、小さい確率ながらも、シ
リコン酸化膜３をトンネルし、一部そのエネルギーを失
いながらゲート電極４を通過してゲート電極４から真空
中に放出される。
【００３４】このとき、シリコン酸化膜３に注入される
電子のエネルギーが、シリコン酸化膜３の伝導帯端から
測ってシリコン酸化膜３中でのバンドギャップエネルギ
ー（約９ｅＶ）より小さいエネルギーになるように、基
板電極５に印加する電圧を制御するとよい。そうするこ
とにより、シリコン酸化膜３中での電子−正孔対の発生
率をさらに低減させることができる。
電子のエネルギーが、シリコン酸化膜３の伝導帯端から
測ってシリコン酸化膜３中でのバンドギャップエネルギ
ー（約９ｅＶ）より小さいエネルギーになるように、基
板電極５に印加する電圧を制御するとよい。そうするこ
とにより、シリコン酸化膜３中での電子−正孔対の発生
率をさらに低減させることができる。
【００３５】次に、図１に示す冷陰極電子源の作製プロ
セスについて、図３を参照して説明する。図３は、図１
に示す冷陰極電子源の作製プロセスを説明するための工
程図である。
セスについて、図３を参照して説明する。図３は、図１
に示す冷陰極電子源の作製プロセスを説明するための工
程図である。
【００３６】不純物濃度が１０１５−１０１９ｃｍ−３
程度のｐ型半導体基板１の上面に、厚さ１５０ｎｍ程度
のＳｉＯ２を素子分離用酸化膜７として形成する（図３
（ａ）参照）。素子分離用酸化膜７は、熱酸化によって
形成される。次に、素子分離用酸化膜７の上面に、レジ
スト８を塗布し、ドライエッチング等の工程を経て、電
界効果型トランジスタ作製の場合と同様に、ｐ型半導体
基板１にイオン注入（イオン打ち込み）等をすることに
よってソース・ドレイン領域２を形成する（図３（ｂ）
参照）。このとき、ソース・ドレイン領域２とソース・
ドレイン電極９との間のコンタクト抵抗を低くするため
に、ソース・ドレイン領域２の不純物濃度は、１０１５
−１０１９ｃｍ−３程度であることが望ましい。次に、
素子分離用酸化膜７を形成するために、ソース・ドレイ
ン領域２の表面に厚さ１５０ｎｍ程度のＳｉＯ２を熱酸
化などによって形成する。
程度のｐ型半導体基板１の上面に、厚さ１５０ｎｍ程度
のＳｉＯ２を素子分離用酸化膜７として形成する（図３
（ａ）参照）。素子分離用酸化膜７は、熱酸化によって
形成される。次に、素子分離用酸化膜７の上面に、レジ
スト８を塗布し、ドライエッチング等の工程を経て、電
界効果型トランジスタ作製の場合と同様に、ｐ型半導体
基板１にイオン注入（イオン打ち込み）等をすることに
よってソース・ドレイン領域２を形成する（図３（ｂ）
参照）。このとき、ソース・ドレイン領域２とソース・
ドレイン電極９との間のコンタクト抵抗を低くするため
に、ソース・ドレイン領域２の不純物濃度は、１０１５
−１０１９ｃｍ−３程度であることが望ましい。次に、
素子分離用酸化膜７を形成するために、ソース・ドレイ
ン領域２の表面に厚さ１５０ｎｍ程度のＳｉＯ２を熱酸
化などによって形成する。
【００３７】そして、素子分離用酸化膜７から２つのソ
ース・ドレイン領域２によって挟まれた部分（電子放出
部分）をウェットエッチングによって除去し、ｐ型半導
体基板１の上方から見て露出している部分（素子分離用
酸化膜７の上面、側面、ｐ型半導体基板１の上面）に厚
さ２ｎｍから３０ｎｍ程度のシリコン酸化膜３を熱酸化
などの手法を用いて形成する（図３（ｃ）参照）。
ース・ドレイン領域２によって挟まれた部分（電子放出
部分）をウェットエッチングによって除去し、ｐ型半導
体基板１の上方から見て露出している部分（素子分離用
酸化膜７の上面、側面、ｐ型半導体基板１の上面）に厚
さ２ｎｍから３０ｎｍ程度のシリコン酸化膜３を熱酸化
などの手法を用いて形成する（図３（ｃ）参照）。
【００３８】さらに、素子分離用酸化膜７およびシリコ
ン酸化膜３のソース・ドレイン領域２の上に位置する部
分に、ソース・ドレイン電極９を埋め込むためのコンタ
クト穴をウェットエッチングによって形成し、コンタク
ト穴にソース・ドレイン電極９を形成する。そして、シ
リコン酸化膜３の電子放出部分に厚さ１ｎｍから３０ｎ
ｍ程度の表面金属Ｐｔ、Ａｕ等をゲート電極４として形
成する。また、ｐ型半導体基板１の裏面にＡｌやＡｕ等
の金属を蒸着させることによって、基板電極５を形成す
る（図３（ｄ）参照）。なお、ゲート電極４よりも、ソ
ース・ドレイン電極９を先に形成してもよい。
ン酸化膜３のソース・ドレイン領域２の上に位置する部
分に、ソース・ドレイン電極９を埋め込むためのコンタ
クト穴をウェットエッチングによって形成し、コンタク
ト穴にソース・ドレイン電極９を形成する。そして、シ
リコン酸化膜３の電子放出部分に厚さ１ｎｍから３０ｎ
ｍ程度の表面金属Ｐｔ、Ａｕ等をゲート電極４として形
成する。また、ｐ型半導体基板１の裏面にＡｌやＡｕ等
の金属を蒸着させることによって、基板電極５を形成す
る（図３（ｄ）参照）。なお、ゲート電極４よりも、ソ
ース・ドレイン電極９を先に形成してもよい。
【００３９】以上のように、本実施の形態によれば、図
３（ａ）〜（ｄ）に示すような工程を経ることによって
図１に示すような冷陰極電子源が生成される。そして、
その冷陰極電子源では、ゲート電極４とｐ型半導体基板
１との間に電位差を設けることなしに、冷陰極電子源か
ら電子を放出させることができる。すなわち、シリコン
酸化膜３内に電界が発生しないので、シリコン酸化膜３
中で電子が加速されない状況でシリコン酸化膜３に電子
を注入することができる。従って、シリコン酸化膜３に
注入された電子のエネルギーが増大することがないの
で、シリコン酸化膜３内で電子−正孔対が励起される確
率を低く抑えることができる。
３（ａ）〜（ｄ）に示すような工程を経ることによって
図１に示すような冷陰極電子源が生成される。そして、
その冷陰極電子源では、ゲート電極４とｐ型半導体基板
１との間に電位差を設けることなしに、冷陰極電子源か
ら電子を放出させることができる。すなわち、シリコン
酸化膜３内に電界が発生しないので、シリコン酸化膜３
中で電子が加速されない状況でシリコン酸化膜３に電子
を注入することができる。従って、シリコン酸化膜３に
注入された電子のエネルギーが増大することがないの
で、シリコン酸化膜３内で電子−正孔対が励起される確
率を低く抑えることができる。
【００４０】また、シリコン酸化膜３内に電界が発生せ
ず、電子−正孔対が励起される確率を低く抑えることが
できるので、一般的な冷陰極電子源のように、励起され
た正孔がｐ型半導体基板１の方に引き寄せられるうちに
欠陥に捕獲されることにより、シリコン酸化膜３に局所
的な電界が発生することを防止することができる。すな
わち、シリコン酸化膜３に耐圧以上の電圧が発生するこ
とを防止することができる。従って、シリコン酸化膜３
の負担を軽減させることができるので、シリコン酸化膜
３の寿命を延ばすことができるとともに、安定性を向上
させることもできる。
ず、電子−正孔対が励起される確率を低く抑えることが
できるので、一般的な冷陰極電子源のように、励起され
た正孔がｐ型半導体基板１の方に引き寄せられるうちに
欠陥に捕獲されることにより、シリコン酸化膜３に局所
的な電界が発生することを防止することができる。すな
わち、シリコン酸化膜３に耐圧以上の電圧が発生するこ
とを防止することができる。従って、シリコン酸化膜３
の負担を軽減させることができるので、シリコン酸化膜
３の寿命を延ばすことができるとともに、安定性を向上
させることもできる。
【００４１】なお、上記の実施の形態にでは、シリコン
酸化膜３を絶縁膜として用いた例について示したが、他
の絶縁材料を用いて絶縁膜を形成してもよい。例えば、
アルミニウム酸化膜（Ａｌ２Ｏ３等）を絶縁膜として用
いてもよい。また、ゲート電極４をアモルファス半導
体、多結晶半導体を用いて形成してもよい。このとき、
ゲート電極４に不純物を導入することによって、導電性
を得ることが望ましい。さらに、ｐ型半導体基板１を半
導体基板として用いた例について示したが、シリコン以
外の半導体を用いた半導体基板を用いてもよい。
酸化膜３を絶縁膜として用いた例について示したが、他
の絶縁材料を用いて絶縁膜を形成してもよい。例えば、
アルミニウム酸化膜（Ａｌ２Ｏ３等）を絶縁膜として用
いてもよい。また、ゲート電極４をアモルファス半導
体、多結晶半導体を用いて形成してもよい。このとき、
ゲート電極４に不純物を導入することによって、導電性
を得ることが望ましい。さらに、ｐ型半導体基板１を半
導体基板として用いた例について示したが、シリコン以
外の半導体を用いた半導体基板を用いてもよい。
【００４２】また、半導体基板、絶縁層およびゲート電
極層は、ＧａＡｓ／ＡｌＧａＡｓやＩｎＰ／ＧａＩｎＡ
ｓなどの化合物半導体をヘテロエピタキシャル成長させ
ることによって生成してもよい。すなわち、ヘテロエピ
タキシャル成長によって得られた単結晶半導体を用いて
もよい。ゲート電極層には、電極の抵抗を下げるため
に、高濃度（１０１６ｃｍ−３程度）の不純物が導入さ
れたｎ型半導体を用いることが望ましい。また、厚さも
１００ｎｍ程度以下であることが望ましい。さらに、絶
縁層には、真性半導体（ｉ型半導体）を用いることが望
ましい。
極層は、ＧａＡｓ／ＡｌＧａＡｓやＩｎＰ／ＧａＩｎＡ
ｓなどの化合物半導体をヘテロエピタキシャル成長させ
ることによって生成してもよい。すなわち、ヘテロエピ
タキシャル成長によって得られた単結晶半導体を用いて
もよい。ゲート電極層には、電極の抵抗を下げるため
に、高濃度（１０１６ｃｍ−３程度）の不純物が導入さ
れたｎ型半導体を用いることが望ましい。また、厚さも
１００ｎｍ程度以下であることが望ましい。さらに、絶
縁層には、真性半導体（ｉ型半導体）を用いることが望
ましい。
【００４３】さらに、上記の実施の形態では、ｐ型半導
体基板１に２つのソース・ドレイン領域２（ソース・ド
レイン電極９）が形成されている例について示したが、
図４に示すように、ｐ型半導体基板１にソース・ドレイ
ン電極９をドーナツ型に形成してもよい。また、ソース
・ドレイン電極９の形状は、ドーナツ型に限定されな
い。例えば、ソース・ドレイン電極９は、多角形でもよ
い。
体基板１に２つのソース・ドレイン領域２（ソース・ド
レイン電極９）が形成されている例について示したが、
図４に示すように、ｐ型半導体基板１にソース・ドレイ
ン電極９をドーナツ型に形成してもよい。また、ソース
・ドレイン電極９の形状は、ドーナツ型に限定されな
い。例えば、ソース・ドレイン電極９は、多角形でもよ
い。
【００４４】
【発明の効果】本発明によれば、冷陰極電子源を、ｐ型
半導体中で強電界によって発生した価電子帯中の電子−
正孔対の電子を放出電子とするように構成したので、絶
縁膜における負担を軽減することによって、寿命を延ば
すことができるとともに安定性を向上させることができ
る効果がある。
半導体中で強電界によって発生した価電子帯中の電子−
正孔対の電子を放出電子とするように構成したので、絶
縁膜における負担を軽減することによって、寿命を延ば
すことができるとともに安定性を向上させることができ
る効果がある。
【００４５】また、冷陰極電子源を、半導体基板上にソ
ース・ドレイン領域が形成され、ソース・ドレイン領域
が形成された半導体基板の上に絶縁膜が設けられ、絶縁
膜の上に半導体基板からの電子を外部に放出するための
ゲート電極層が設けられ、ソース・ドレイン領域および
ゲート電極層には、同電位の電圧が印加され、半導体基
板には、その電位よりも低い電位の電圧が印加される構
成としたので、半導体基板とゲート電極との間に電位差
を設けることなしに、半導体基板中の電子を放出させる
ことができる。従って、絶縁膜内に電界が発生すること
がないので、絶縁膜に注入された電子によって絶縁膜が
破壊されることを防止することができる。
ース・ドレイン領域が形成され、ソース・ドレイン領域
が形成された半導体基板の上に絶縁膜が設けられ、絶縁
膜の上に半導体基板からの電子を外部に放出するための
ゲート電極層が設けられ、ソース・ドレイン領域および
ゲート電極層には、同電位の電圧が印加され、半導体基
板には、その電位よりも低い電位の電圧が印加される構
成としたので、半導体基板とゲート電極との間に電位差
を設けることなしに、半導体基板中の電子を放出させる
ことができる。従って、絶縁膜内に電界が発生すること
がないので、絶縁膜に注入された電子によって絶縁膜が
破壊されることを防止することができる。
【図１】 本発明による冷陰極電子源の一構成例を示す
断面図である。
断面図である。
【図２】 図１に示す冷陰極電子源に電圧が印加された
場合のエネルギーバンド状態を示したエネルギーバンド
図である。
場合のエネルギーバンド状態を示したエネルギーバンド
図である。
【図３】 図１に示す冷陰極電子源の作製プロセスを説
明するための工程図である。
明するための工程図である。
【図４】 本発明による冷陰極電子源の他の構成を上方
から見た上面図である。
から見た上面図である。
【図５】 一般的な冷陰極電子源の構成例を示す断面図
である。
である。
【図６】 図５に示す冷陰極電子源におけるエネルギー
バンド状態を示したエネルギーバンド図である。
バンド状態を示したエネルギーバンド図である。
【図７】 図５に示す冷陰極電子源に電圧を印加した時
に絶縁膜が破壊される過程を説明するための説明図であ
る。
に絶縁膜が破壊される過程を説明するための説明図であ
る。
１ ｐ型半導体基板
２ ソース・ドレイン領域
３ シリコン酸化膜
４ ゲート電極
５ 基板電極
６ 真空
７ 素子分離用酸化膜
８ レジスト
９ ソース・ドレイン電極
Claims (12)
- 【請求項１】 電子発生源としてｐ型半導体を用いた冷
陰極電子源であって、 前記ｐ型半導体中で強電界によって発生した価電子帯中
の電子−正孔対の電子を放出電子とすることを特徴とす
る冷陰極電子源。 - 【請求項２】 ｐ型半導体の荷電子帯中で強電界によっ
て発生した電子−正孔対のうち電子をバンド間トンネル
によって伝導帯へ引き出して放出電子とする請求項１記
載の冷陰極電子源。 - 【請求項３】 ｐ型半導体の半導体基板上にソース・ド
レイン領域が形成され、前記半導体基板の上に絶縁膜が
設けられ、前記絶縁膜の上に電子を外部に放出するため
のゲート電極層が設けられた請求項１または請求項２記
載の冷陰極電子源。 - 【請求項４】 ソース・ドレイン領域とゲート電極層と
が同電位にされ、半導体基板には、その電圧よりも低い
電圧が印加される請求項３記載の冷陰極電子源。 - 【請求項５】 ソース・ドレイン領域およびゲート電極
層に印加される電圧は０Ｖである請求項４記載の冷陰極
電子源。 - 【請求項６】 ゲート電極層は、金属または不純物が混
入した多結晶あるいはアモルファス半導体で形成された
請求項３から請求項５のうちいずれか１項に記載の冷陰
極電子源。 - 【請求項７】 絶縁膜は、シリコン酸化膜またはアルミ
ニウム酸化膜によって形成された請求項３から請求項６
のうちいずれか１項に記載の冷陰極電子源。 - 【請求項８】 半導体基板、絶縁膜およびゲート電極
は、エピタキシャル成長によって形成された請求項３か
ら請求項７のうちいずれか１項に記載の冷陰極電子源。 - 【請求項９】 ソース・ドレイン領域の不純物濃度は、
１０１５〜１０１９ｃｍ−３である請求項３から請求項
８のうちいずれか１項に記載の冷陰極電子源。 - 【請求項１０】 ソース・ドレイン領域は、半導体基板
において２箇所形成され、ゲート電極層は、ソース・ド
レイン領域の間に属する位置に設けられた請求項３から
請求項９のうちいずれか１項に記載の冷陰極電子源。 - 【請求項１１】 ソース・ドレイン領域は、半導体基板
においてドーナツ状に形成され、ゲート電極は、ソース
・ドレイン領域によって囲まれている位置に設置された
請求項３から請求項１０のうちいずれか１項に記載の冷
陰極電子源。 - 【請求項１２】 ｐ型半導体基板の不純物濃度は、１０
１５〜１０１９ｃｍ− ３である請求項１から請求項１１
のうちいずれか１項に記載の冷陰極電子源。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001215958A JP2003031112A (ja) | 2001-07-16 | 2001-07-16 | 冷陰極電子源 |
| US10/191,477 US20030010996A1 (en) | 2001-07-16 | 2002-07-10 | Cold cathode device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001215958A JP2003031112A (ja) | 2001-07-16 | 2001-07-16 | 冷陰極電子源 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003031112A true JP2003031112A (ja) | 2003-01-31 |
Family
ID=19050497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001215958A Pending JP2003031112A (ja) | 2001-07-16 | 2001-07-16 | 冷陰極電子源 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030010996A1 (ja) |
| JP (1) | JP2003031112A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6841794B2 (en) * | 2003-02-18 | 2005-01-11 | Hewlett-Packard Development Company, L.P. | Dielectric emitter with PN junction |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA974657A (en) * | 1971-12-28 | 1975-09-16 | Matsushita Electric Industrial Co., Ltd. | Switching device equipped with a semiconductor memory element |
| US3845296A (en) * | 1973-10-10 | 1974-10-29 | Us Army | Photosensitive junction controlled electron emitter |
| US5910738A (en) * | 1995-04-07 | 1999-06-08 | Kabushiki Kaisha Toshiba | Driving circuit for driving a semiconductor device at high speed and method of operating the same |
| EP0758129B1 (en) * | 1995-08-02 | 2001-05-23 | STMicroelectronics S.r.l. | Flash EEPROM with integrated device for limiting the erase source voltage |
| US6025627A (en) * | 1998-05-29 | 2000-02-15 | Micron Technology, Inc. | Alternate method and structure for improved floating gate tunneling devices |
| US6242304B1 (en) * | 1998-05-29 | 2001-06-05 | Micron Technology, Inc. | Method and structure for textured surfaces in floating gate tunneling oxide devices |
| US6558968B1 (en) * | 2001-10-31 | 2003-05-06 | Hewlett-Packard Development Company | Method of making an emitter with variable density photoresist layer |
-
2001
- 2001-07-16 JP JP2001215958A patent/JP2003031112A/ja active Pending
-
2002
- 2002-07-10 US US10/191,477 patent/US20030010996A1/en not_active Abandoned
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| Publication number | Publication date |
|---|---|
| US20030010996A1 (en) | 2003-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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