JP2003018614A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JP2003018614A JP2003018614A JP2001197246A JP2001197246A JP2003018614A JP 2003018614 A JP2003018614 A JP 2003018614A JP 2001197246 A JP2001197246 A JP 2001197246A JP 2001197246 A JP2001197246 A JP 2001197246A JP 2003018614 A JP2003018614 A JP 2003018614A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/641—Multi-purpose receivers, e.g. for auxiliary information
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
- Color Television Systems (AREA)
Abstract
(57)【要約】
【課題】 複数の放送方式に対応したデジタルクロマデ
コーダを提供する。 【解決手段】 クロマデコーダ１は、システムクロック
Ｃｓでサンプリングされたコンポジット映像信号を、Ｓ
ＲＣ１７でＮＴＳＣ信号のサンプリングレート（１４．
３ＭＨｚ）にダウンコンバートする。ＳＲＣ１７の出力
は、システムクロックＣｓに同期して出力され、その
後、Ｙ／Ｃ分離処理、クロマデコード処理を行う。続い
て、ＮＴＳＣ信号のサンプリングレート輝度信号及び色
差信号を、ＳＲＣ２１でＩＴＵ−Ｒ６０１のサンプリン
グレート（１３．５ＭＨｚ）にダウンコンバートする。
コーダを提供する。 【解決手段】 クロマデコーダ１は、システムクロック
Ｃｓでサンプリングされたコンポジット映像信号を、Ｓ
ＲＣ１７でＮＴＳＣ信号のサンプリングレート（１４．
３ＭＨｚ）にダウンコンバートする。ＳＲＣ１７の出力
は、システムクロックＣｓに同期して出力され、その
後、Ｙ／Ｃ分離処理、クロマデコード処理を行う。続い
て、ＮＴＳＣ信号のサンプリングレート輝度信号及び色
差信号を、ＳＲＣ２１でＩＴＵ−Ｒ６０１のサンプリン
グレート（１３．５ＭＨｚ）にダウンコンバートする。
Description
【０００１】
【発明の属する技術分野】本発明は、コンポジット映像
信号をデジタルのコンポーネント映像信号に変換するい
わゆるクロマデコード処理を行う映像信号処理装置であ
って、特に、ＮＴＳＣ，ＰＡＬ，ＳＥＣＡＭ等の複数の
放送方式に対応が可能な映像信号処理装置に関するもの
である。
信号をデジタルのコンポーネント映像信号に変換するい
わゆるクロマデコード処理を行う映像信号処理装置であ
って、特に、ＮＴＳＣ，ＰＡＬ，ＳＥＣＡＭ等の複数の
放送方式に対応が可能な映像信号処理装置に関するもの
である。
【０００２】
【従来の技術】放送されたコンポジット映像信号を受信
して映像出力を行う場合、輝度信号（Ｙ）及び色差信号
（Ｃｂ，Ｃｒ）に分離してコンポーネント映像信号を出
力するクロマデコード処理が行われる。そして、このク
ロマデーコード処理が行われた後にＲＧＢへのマトリク
ス変換やＭＰＥＧ符号化処理などが行われる。また、近
年においては、このようなクロマデコード処理をデジタ
ル回路で行って、デジタルフォーマットのコンポーネン
ト映像信号を出力するデジタルクロマデコード処理も行
われている。
して映像出力を行う場合、輝度信号（Ｙ）及び色差信号
（Ｃｂ，Ｃｒ）に分離してコンポーネント映像信号を出
力するクロマデコード処理が行われる。そして、このク
ロマデーコード処理が行われた後にＲＧＢへのマトリク
ス変換やＭＰＥＧ符号化処理などが行われる。また、近
年においては、このようなクロマデコード処理をデジタ
ル回路で行って、デジタルフォーマットのコンポーネン
ト映像信号を出力するデジタルクロマデコード処理も行
われている。
【０００３】
【発明が解決しようとする課題】ところで、テレビジョ
ン放送の放送方式には、大きく分けて、ＮＴＳＣ方式
（日本，北米等）、ＰＡＬ方式（フランスを除くヨーロ
ッパ、南米等）、ＳＥＣＡＭ方式（フランス，ロシア
等）の３つの方式がある。
ン放送の放送方式には、大きく分けて、ＮＴＳＣ方式
（日本，北米等）、ＰＡＬ方式（フランスを除くヨーロ
ッパ、南米等）、ＳＥＣＡＭ方式（フランス，ロシア
等）の３つの方式がある。
【０００４】複数の放送方式に対応させたマルチタイプ
のデジタルクロマデコーダを作成する場合、各方式毎に
色差信号の搬送波周波数や変調方式が違うことから、そ
れぞれの周波数に対応したサンプリングクロックを基板
上に実装しなければならない。加えて、出力するデジタ
ルコンポーネント信号の標準規格であるＩＴＵ−Ｒ６０
１は、１３．５ＭＨｚのサンプリング周波数が規定され
ている。このため、マルチタイプのデジタルクロマデコ
ーダを作成する場合、少なくとも４種類のシステムクロ
ックが必要となってしまう。
のデジタルクロマデコーダを作成する場合、各方式毎に
色差信号の搬送波周波数や変調方式が違うことから、そ
れぞれの周波数に対応したサンプリングクロックを基板
上に実装しなければならない。加えて、出力するデジタ
ルコンポーネント信号の標準規格であるＩＴＵ−Ｒ６０
１は、１３．５ＭＨｚのサンプリング周波数が規定され
ている。このため、マルチタイプのデジタルクロマデコ
ーダを作成する場合、少なくとも４種類のシステムクロ
ックが必要となってしまう。
【０００５】しかしながら、複数のシステムクロックを
１つの基板上や１つの半導体チップ上に実装した場合、
クロック間相互で干渉が発生し、その干渉信号が例えば
Ａ／Ｄコンバータのアナログ入力に回り込み、その結
果、画面上にビート上のノイズが発生してしまう。その
ため、例えば１つの基板や１つの半導体チップ上にマル
チタイプのデジタルクロマデコーダを作成することは、
以上のようなシステムクロックの制約により非常に困難
であった。
１つの基板上や１つの半導体チップ上に実装した場合、
クロック間相互で干渉が発生し、その干渉信号が例えば
Ａ／Ｄコンバータのアナログ入力に回り込み、その結
果、画面上にビート上のノイズが発生してしまう。その
ため、例えば１つの基板や１つの半導体チップ上にマル
チタイプのデジタルクロマデコーダを作成することは、
以上のようなシステムクロックの制約により非常に困難
であった。
【０００６】本発明は、このような実情を鑑みてなされ
たものであり、複数のテレビジョン方式を取り扱う際に
必要となる複数のシステムクロックに対する制約を取り
除き、１つの基板に実装したり、１つのチップ上に集積
化することを可能とした、複数の放送方式に対応したい
わゆるクロマデコード処理を行う映像信号処理装置を提
供することを目的とする。
たものであり、複数のテレビジョン方式を取り扱う際に
必要となる複数のシステムクロックに対する制約を取り
除き、１つの基板に実装したり、１つのチップ上に集積
化することを可能とした、複数の放送方式に対応したい
わゆるクロマデコード処理を行う映像信号処理装置を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明にかかる映像信号
処理装置は、コンポジット映像信号をデジタルのコンポ
ーネント映像信号に変換する映像信号処理装置であっ
て、所定の周波数のシステムクロックでサンプリングさ
れたコンポジット映像信号のサンプリングポイントか
ら、第１の仮想クロックのタイミングに対応したサンプ
リングポイントを抽出し、抽出したサンプリングポイン
トに同期した第１のタイミング信号を生成する第１のタ
イミング信号生成手段と、上記システムクロックでサン
プリングされたコンポジット映像信号の各サンプリング
ポイントの信号レベルから、上記第１の仮想クロックの
サンプリングポイントにおける信号レベルを補間して、
第１の仮想クロックでサンプリングされたコンポジット
映像信号を生成し、この第１の仮想クロックでサンプリ
ングされたコンポジット映像信号を上記第１のタイミン
グ信号に同期させて出力する第１の補間手段と、上記第
１の仮想クロックでサンプリングされたコンポジット映
像信号を、第１の仮想クロックでサンプリングされた輝
度信号と第１の仮想クロックでサンプリングされた搬送
色差信号とに分離するＹ／Ｃ分離手段と、上記第１の仮
想クロックでサンプリングされた搬送色差信号を復調し
て、第１の仮想クロックでサンプリングされた色差信号
を生成するクロマデコード手段と、上記第１のタイミン
グ信号のサンプリングポイント中から、第２の仮想クロ
ックのタイミングに対応したサンプリングポイントを抽
出し、抽出したサンプリングポイントに同期した第２の
タイミング信号を生成する第２のタイミング信号生成手
段と、上記第１の仮想クロックでサンプリングされた輝
度信号及び色差信号の各サンプリングポイントの信号レ
ベルから、上記第２の仮想クロックのサンプリングポイ
ントにおける信号レベルを補間して、第２の仮想クロッ
クでサンプリングされた輝度信号及び色差信号を生成
し、この第２の仮想クロックでサンプリングされた輝度
信号及び色差信号を上記第２のタイミング信号に同期さ
せて出力する第２の補間手段と、入力されたコンポジッ
ト映像信号の種類に応じて、上記第１の仮想クロックの
設定を変更する設定変更手段とを備える。
処理装置は、コンポジット映像信号をデジタルのコンポ
ーネント映像信号に変換する映像信号処理装置であっ
て、所定の周波数のシステムクロックでサンプリングさ
れたコンポジット映像信号のサンプリングポイントか
ら、第１の仮想クロックのタイミングに対応したサンプ
リングポイントを抽出し、抽出したサンプリングポイン
トに同期した第１のタイミング信号を生成する第１のタ
イミング信号生成手段と、上記システムクロックでサン
プリングされたコンポジット映像信号の各サンプリング
ポイントの信号レベルから、上記第１の仮想クロックの
サンプリングポイントにおける信号レベルを補間して、
第１の仮想クロックでサンプリングされたコンポジット
映像信号を生成し、この第１の仮想クロックでサンプリ
ングされたコンポジット映像信号を上記第１のタイミン
グ信号に同期させて出力する第１の補間手段と、上記第
１の仮想クロックでサンプリングされたコンポジット映
像信号を、第１の仮想クロックでサンプリングされた輝
度信号と第１の仮想クロックでサンプリングされた搬送
色差信号とに分離するＹ／Ｃ分離手段と、上記第１の仮
想クロックでサンプリングされた搬送色差信号を復調し
て、第１の仮想クロックでサンプリングされた色差信号
を生成するクロマデコード手段と、上記第１のタイミン
グ信号のサンプリングポイント中から、第２の仮想クロ
ックのタイミングに対応したサンプリングポイントを抽
出し、抽出したサンプリングポイントに同期した第２の
タイミング信号を生成する第２のタイミング信号生成手
段と、上記第１の仮想クロックでサンプリングされた輝
度信号及び色差信号の各サンプリングポイントの信号レ
ベルから、上記第２の仮想クロックのサンプリングポイ
ントにおける信号レベルを補間して、第２の仮想クロッ
クでサンプリングされた輝度信号及び色差信号を生成
し、この第２の仮想クロックでサンプリングされた輝度
信号及び色差信号を上記第２のタイミング信号に同期さ
せて出力する第２の補間手段と、入力されたコンポジッ
ト映像信号の種類に応じて、上記第１の仮想クロックの
設定を変更する設定変更手段とを備える。
【０００８】この映像信号処理装置では、任意の１つの
システムクロックに同期させたタイミング信号を生成
し、任意の周波数のシステムクロックでサンプリングさ
れた映像信号を仮想クロックにサンプリングレート変換
し、その結果を上記タイミング信号に同期させて出力す
る。このようにすることによって、Ｙ／Ｃ分離処理、ク
ロマデコード処理、出力信号タイミングへの周波数変換
処理を、１つのシステムクロックのみで行えるようにな
る。
システムクロックに同期させたタイミング信号を生成
し、任意の周波数のシステムクロックでサンプリングさ
れた映像信号を仮想クロックにサンプリングレート変換
し、その結果を上記タイミング信号に同期させて出力す
る。このようにすることによって、Ｙ／Ｃ分離処理、ク
ロマデコード処理、出力信号タイミングへの周波数変換
処理を、１つのシステムクロックのみで行えるようにな
る。
【０００９】また、上記タイミング信号は、その周期を
ある一定時間範囲内で平均化したときに仮想クロックの
周期と一致させるようにしておき、さらに、補間して得
られる信号自体は本来の放送信号又は出力信号のクロッ
クでサンプリングしたときの値としているので、タイミ
ング信号自体が仮想クロックと完全には同期しなくて
も、デジタル処理上なんら不都合なく処理を行うことが
できる。
ある一定時間範囲内で平均化したときに仮想クロックの
周期と一致させるようにしておき、さらに、補間して得
られる信号自体は本来の放送信号又は出力信号のクロッ
クでサンプリングしたときの値としているので、タイミ
ング信号自体が仮想クロックと完全には同期しなくて
も、デジタル処理上なんら不都合なく処理を行うことが
できる。
【００１０】また、システムクロックからタイミング信
号を生成する際の各種パラメータを放送方式に応じて適
宜設定することにより、複数の放送方式に対応すること
が可能となる。
号を生成する際の各種パラメータを放送方式に応じて適
宜設定することにより、複数の放送方式に対応すること
が可能となる。
【００１１】さらに、補間処理をする際のタップ係数
を、タイミング信号と仮想クロックとの位相差に基づき
変化させることにより、容易に補間処理を行うことがで
きる。
を、タイミング信号と仮想クロックとの位相差に基づき
変化させることにより、容易に補間処理を行うことがで
きる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態とし
て、本発明を適用したクロマデコーダについて説明をす
る。
て、本発明を適用したクロマデコーダについて説明をす
る。
【００１３】本実施の形態のクロマデコーダは、コンポ
ジット映像信号を輝度信号及び色差信号に分離し、分離
した輝度信号及び色差信号を、サンプリングクロックが
１３．５ＭＨｚのＩＴＵ−Ｒ６０１勧告に基づくデジタ
ル信号規格の映像信号にして出力する装置である。入力
されるコンポジット映像信号は、ＮＴＳＣ方式，ＰＡＬ
方式，ＳＥＣＡＭ方式のいずれの方式にも対応してい
る。
ジット映像信号を輝度信号及び色差信号に分離し、分離
した輝度信号及び色差信号を、サンプリングクロックが
１３．５ＭＨｚのＩＴＵ−Ｒ６０１勧告に基づくデジタ
ル信号規格の映像信号にして出力する装置である。入力
されるコンポジット映像信号は、ＮＴＳＣ方式，ＰＡＬ
方式，ＳＥＣＡＭ方式のいずれの方式にも対応してい
る。
【００１４】図１に本発明の実施の形態のクロマデコー
ダ１のブロック図を示す。
ダ１のブロック図を示す。
【００１５】クロマデコーダ１は、システムクロック発
振器１１と、デジタルシグナルプロセッサ（ＤＳＰ）１
２と、アナログ／デジタルコンバータ（Ａ／Ｄコンバー
タ）１３と、クランプ回路１４と、同期検出回路（ＳＹ
ＮＣ回路）１５と、第１のタイミング発振器（ＤＴＯ）
１６と、第１のサンプリングレートコンバータ（ＳＲ
Ｃ）１７と、輝度／クロマ分離回路（Ｙ／Ｃ分離回路）
１８と、クロマ復調回路１９と、第２のタイミング発振
器（ＤＴＯ）２０と、第２のサンプリングレートコンバ
ータ（ＳＲＣ）２１と、視覚補正回路２２と、同期検出
回路（ＳＹＮＣ回路）２３と、ＶＢＩ検出回路２４と、
フォーマッタ２５と、ファーストイン／ファーストアウ
トメモリ（ＦＩＦＯ）２６とを備えている。
振器１１と、デジタルシグナルプロセッサ（ＤＳＰ）１
２と、アナログ／デジタルコンバータ（Ａ／Ｄコンバー
タ）１３と、クランプ回路１４と、同期検出回路（ＳＹ
ＮＣ回路）１５と、第１のタイミング発振器（ＤＴＯ）
１６と、第１のサンプリングレートコンバータ（ＳＲ
Ｃ）１７と、輝度／クロマ分離回路（Ｙ／Ｃ分離回路）
１８と、クロマ復調回路１９と、第２のタイミング発振
器（ＤＴＯ）２０と、第２のサンプリングレートコンバ
ータ（ＳＲＣ）２１と、視覚補正回路２２と、同期検出
回路（ＳＹＮＣ回路）２３と、ＶＢＩ検出回路２４と、
フォーマッタ２５と、ファーストイン／ファーストアウ
トメモリ（ＦＩＦＯ）２６とを備えている。
【００１６】システムクロック発振器１１は、システム
クロックＣｓを発生し、本クロマデコーダ１内の各回路
に供給する。本クロマデコーダ１内の各回路は、このシ
ステムクロックＣｓに基づき動作する。このシステムク
ロックＣｓの周波数は、ＮＴＳＣの色搬送波周波数ｆｓ
ｃの４倍（１４．３ＭＨｚ）、ＰＡＬの色搬送波周波数
ｆｓｃの４倍（１７．８ＭＨｚ）、ＳＥＣＡＭのベルフ
ィルタの中心周波数の４倍（４．２８６ＭＨｚ×４＝１
７．１４ＭＨｚ）を基準として、これらの周波数の２倍
以上の周波数に設定するのが好ましい。ここでは、例え
ば、システムクロックＣｓの周波数は、４０ＭＨｚとす
る。
クロックＣｓを発生し、本クロマデコーダ１内の各回路
に供給する。本クロマデコーダ１内の各回路は、このシ
ステムクロックＣｓに基づき動作する。このシステムク
ロックＣｓの周波数は、ＮＴＳＣの色搬送波周波数ｆｓ
ｃの４倍（１４．３ＭＨｚ）、ＰＡＬの色搬送波周波数
ｆｓｃの４倍（１７．８ＭＨｚ）、ＳＥＣＡＭのベルフ
ィルタの中心周波数の４倍（４．２８６ＭＨｚ×４＝１
７．１４ＭＨｚ）を基準として、これらの周波数の２倍
以上の周波数に設定するのが好ましい。ここでは、例え
ば、システムクロックＣｓの周波数は、４０ＭＨｚとす
る。
【００１７】ＤＳＰ１２は、本クロマデコーダ１内の各
回路の制御を行う。
回路の制御を行う。
【００１８】Ａ／Ｄコンバータ１３には、外部から供給
されたアナログのコンポジット映像信号（ＣＶＢＳ）が
入力される。Ａ／Ｄコンバータ１１は、入力されたコン
ポジット映像信号をシステムクロックＣｓでサンプリン
グして、デジタルデータに変換する。
されたアナログのコンポジット映像信号（ＣＶＢＳ）が
入力される。Ａ／Ｄコンバータ１１は、入力されたコン
ポジット映像信号をシステムクロックＣｓでサンプリン
グして、デジタルデータに変換する。
【００１９】クランプ回路１４は、入力されたコンポジ
ット映像信号のペデスタルレベルが一定となるように、
クランプ処理を行う。
ット映像信号のペデスタルレベルが一定となるように、
クランプ処理を行う。
【００２０】ＳＹＮＣ回路１５は、入力されたコンポジ
ット映像信号から同期信号を抽出して、垂直同期タイミ
ング、水平同期タイミングを検出する。同期タイミング
は、ＤＳＰ１２に供給される。
ット映像信号から同期信号を抽出して、垂直同期タイミ
ング、水平同期タイミングを検出する。同期タイミング
は、ＤＳＰ１２に供給される。
【００２１】以上のように、クランプ処理がされ、さら
に、システムクロックＣｓでサンプリングされたデジタ
ルのコンポジット映像信号は、第１のＳＲＣ１７に供給
される。
に、システムクロックＣｓでサンプリングされたデジタ
ルのコンポジット映像信号は、第１のＳＲＣ１７に供給
される。
【００２２】第１のＤＴＯ１６は、第１のタイミング信
号Ｔ１を生成し、生成した第１のタイミング信号Ｔ１を
第１のＳＲＣ１７に供給する。第１のタイミング信号Ｔ
１は、システムクロックＣｓに同期した信号で、且つ、
パルス発生周期を平均化したときに第１の仮想クロック
Ｃｖ１の周期に一致する信号である。
号Ｔ１を生成し、生成した第１のタイミング信号Ｔ１を
第１のＳＲＣ１７に供給する。第１のタイミング信号Ｔ
１は、システムクロックＣｓに同期した信号で、且つ、
パルス発生周期を平均化したときに第１の仮想クロック
Ｃｖ１の周期に一致する信号である。
【００２３】ここで、第１の仮想クロックＣｖ１は、コ
ンポジット映像信号からデジタル処理で輝度／色差分離
をし、そののちデジタル処理でクロマ復調をするために
必要となるサンプリングクロックである。この第１の仮
想クロックＣｖ１は、ＮＴＳＣ信号の場合には色搬送波
周波数ｆｓｃの４倍（１４．３ＭＨｚ）の周波数のクロ
ック、ＰＡＬ信号の場合には色搬送波周波数ｆｓｃの４
倍（１７．８ＭＨｚ）の周波数のクロック、ＳＥＣＡＭ
信号が入力された場合にはベルフィルタの中心周波数の
４倍（１７．１４ＭＨｚ）のクロックである。
ンポジット映像信号からデジタル処理で輝度／色差分離
をし、そののちデジタル処理でクロマ復調をするために
必要となるサンプリングクロックである。この第１の仮
想クロックＣｖ１は、ＮＴＳＣ信号の場合には色搬送波
周波数ｆｓｃの４倍（１４．３ＭＨｚ）の周波数のクロ
ック、ＰＡＬ信号の場合には色搬送波周波数ｆｓｃの４
倍（１７．８ＭＨｚ）の周波数のクロック、ＳＥＣＡＭ
信号が入力された場合にはベルフィルタの中心周波数の
４倍（１７．１４ＭＨｚ）のクロックである。
【００２４】このような第１の仮想クロックＣｖ１に対
して、第１のタイミング信号Ｔ１は、システムクロック
Ｃｓと同期した信号である。第１の仮想クロックＣｖ１
とシステムクロックＣｓとはなんら逓倍関係がない。そ
のため、第１の仮想クロックＣｖ１と第１のタイミング
信号Ｔ１との間も、同期していない。従って、第１のタ
イミング信号Ｔ１は、パルス発生周期を平均化したとき
には第１の仮想クロックＣｖ１の周期に一致するが、つ
まり、長期的にサンプリング周波数を平均化すれば第１
の仮想クロックＣｖ１の周波数に一致するが、各々のサ
ンプリング間隔をみれば周期が一定でない不揃いな信号
となる。
して、第１のタイミング信号Ｔ１は、システムクロック
Ｃｓと同期した信号である。第１の仮想クロックＣｖ１
とシステムクロックＣｓとはなんら逓倍関係がない。そ
のため、第１の仮想クロックＣｖ１と第１のタイミング
信号Ｔ１との間も、同期していない。従って、第１のタ
イミング信号Ｔ１は、パルス発生周期を平均化したとき
には第１の仮想クロックＣｖ１の周期に一致するが、つ
まり、長期的にサンプリング周波数を平均化すれば第１
の仮想クロックＣｖ１の周波数に一致するが、各々のサ
ンプリング間隔をみれば周期が一定でない不揃いな信号
となる。
【００２５】ＤＳＰ１２は、入力されたコンポジット映
像信号に対して信号の判断処理を行い、判断した信号方
式に応じて適宜第１の仮想クロックＣｖ１を設定し、第
１のＤＴＯ１６をコントロールする。第１のＤＴＯ１６
は、ＤＳＰ１２により設定された第１の仮想クロックＣ
ｖ１の周波数に基づき、第１のタイミング信号Ｔ１を生
成する。
像信号に対して信号の判断処理を行い、判断した信号方
式に応じて適宜第１の仮想クロックＣｖ１を設定し、第
１のＤＴＯ１６をコントロールする。第１のＤＴＯ１６
は、ＤＳＰ１２により設定された第１の仮想クロックＣ
ｖ１の周波数に基づき、第１のタイミング信号Ｔ１を生
成する。
【００２６】なお、システムクロックＣｓの周波数が十
分高ければ、第１の仮想クロックＣｖ１の周波数は、以
上の周波数の逓倍であってもよい。もっとも、第１の仮
想クロックＣｖ１の周波数は、第１のＳＲＣ１７におい
て行われるレート変換の精度を保つため、システムクロ
ックＣｓの１／２以下の周波数となるような範囲で設定
するのが望ましい。
分高ければ、第１の仮想クロックＣｖ１の周波数は、以
上の周波数の逓倍であってもよい。もっとも、第１の仮
想クロックＣｖ１の周波数は、第１のＳＲＣ１７におい
て行われるレート変換の精度を保つため、システムクロ
ックＣｓの１／２以下の周波数となるような範囲で設定
するのが望ましい。
【００２７】第１のＳＲＣ１７は、アナログのコンポジ
ット映像信号を第１の仮想クロックＣｖ１でサンプリン
グした場合における各サンプリングポイントの各信号レ
ベルを、システムクロックＣｓでサンプリングされたコ
ンポジット映像信号の各サンプリングポイントの信号レ
ベルから補間することにより求める。すなわち、第１の
ＳＲＣ１７は、コンポジット映像信号のサンプリングレ
ートを、システムクロックＣｓから第１の仮想クロック
Ｃｖ１へ変換する、いわゆるサンプリングレート変換を
する。そして、第１のＳＲＣ１７は、レート変換を行っ
た後の各サンプル信号を、第１のＤＴＯ１６により生成
された第１のタイミング信号Ｔ１に同期させて出力す
る。
ット映像信号を第１の仮想クロックＣｖ１でサンプリン
グした場合における各サンプリングポイントの各信号レ
ベルを、システムクロックＣｓでサンプリングされたコ
ンポジット映像信号の各サンプリングポイントの信号レ
ベルから補間することにより求める。すなわち、第１の
ＳＲＣ１７は、コンポジット映像信号のサンプリングレ
ートを、システムクロックＣｓから第１の仮想クロック
Ｃｖ１へ変換する、いわゆるサンプリングレート変換を
する。そして、第１のＳＲＣ１７は、レート変換を行っ
た後の各サンプル信号を、第１のＤＴＯ１６により生成
された第１のタイミング信号Ｔ１に同期させて出力す
る。
【００２８】従って、第１のＳＲＣ１７からは、データ
そのものは第１の仮想クロックＣｖ１のタイミングでサ
ンプリングされた値の信号であるが、その出力タイミン
グがシステムクロックＣｓに同期した、サンプル周期が
一定ではない不揃いの状態のコンポジット映像信号が出
力される。
そのものは第１の仮想クロックＣｖ１のタイミングでサ
ンプリングされた値の信号であるが、その出力タイミン
グがシステムクロックＣｓに同期した、サンプル周期が
一定ではない不揃いの状態のコンポジット映像信号が出
力される。
【００２９】第１の仮想クロックＣｖ１へサンプリング
レート変換がされたコンポジット映像信号は、Ｙ／Ｃ分
離回路１８に供給される。
レート変換がされたコンポジット映像信号は、Ｙ／Ｃ分
離回路１８に供給される。
【００３０】Ｙ／Ｃ分離回路１８は、第１の仮想クロッ
クＣｖ１でサンプリングされたコンポジット映像信号
を、輝度信号Ｙと搬送色差信号Ｃ（色搬送波に変調され
た状態の色差信号）とに分離する。このＹ／Ｃ分離回路
１８は、コンポジット映像信号のサンプリングレートが
第１の仮想クロックＣｖ１となっていることにより、デ
ジタル的に合理的に処理することができる。この輝度信
号Ｙは、第２のＳＲＣ２１に供給される。また、分離さ
れた搬送色差信号Ｃは、クロマ復調回路１９に供給され
る。
クＣｖ１でサンプリングされたコンポジット映像信号
を、輝度信号Ｙと搬送色差信号Ｃ（色搬送波に変調され
た状態の色差信号）とに分離する。このＹ／Ｃ分離回路
１８は、コンポジット映像信号のサンプリングレートが
第１の仮想クロックＣｖ１となっていることにより、デ
ジタル的に合理的に処理することができる。この輝度信
号Ｙは、第２のＳＲＣ２１に供給される。また、分離さ
れた搬送色差信号Ｃは、クロマ復調回路１９に供給され
る。
【００３１】クロマ復調回路１９は、第１の仮想クロッ
クＣｖ１でサンプリングされた搬送色差信号Ｃから色差
信号（Ｃｒ／Ｃｂ）を復調する。復調方式は信号方式に
よって異なるので、ＤＳＰ１２によりその復調方式が選
択される。このクロマ復調回路１９は、搬送色差信号Ｃ
のサンプリングレートが第１の仮想クロックＣｖ１とな
っていることにより、デジタル的に合理的に処理するこ
とができる。復調された色差信号（Ｃｒ／Ｃｂ）は第２
のＳＲＣ２１に供給される。
クＣｖ１でサンプリングされた搬送色差信号Ｃから色差
信号（Ｃｒ／Ｃｂ）を復調する。復調方式は信号方式に
よって異なるので、ＤＳＰ１２によりその復調方式が選
択される。このクロマ復調回路１９は、搬送色差信号Ｃ
のサンプリングレートが第１の仮想クロックＣｖ１とな
っていることにより、デジタル的に合理的に処理するこ
とができる。復調された色差信号（Ｃｒ／Ｃｂ）は第２
のＳＲＣ２１に供給される。
【００３２】なお、Ｙ／Ｃ分離回路１８及びクロマ復調
回路１９には、データサンプルが周期的に不揃いな状態
で入力されるが、デジタル処理を行うので、問題なく処
理を行うことができる。
回路１９には、データサンプルが周期的に不揃いな状態
で入力されるが、デジタル処理を行うので、問題なく処
理を行うことができる。
【００３３】第２のＤＴＯ２０は、第２のタイミング信
号Ｔ２を生成し、生成した第２のタイミング信号Ｔ２を
第２のＳＲＣ２１に供給する。第２のタイミング信号Ｔ
２は、第１のタイミング信号Ｔ１に同期した信号で、且
つ、パルス発生周期を平均化したときに第２の仮想クロ
ックＣｖ２の周期に一致する信号である。
号Ｔ２を生成し、生成した第２のタイミング信号Ｔ２を
第２のＳＲＣ２１に供給する。第２のタイミング信号Ｔ
２は、第１のタイミング信号Ｔ１に同期した信号で、且
つ、パルス発生周期を平均化したときに第２の仮想クロ
ックＣｖ２の周期に一致する信号である。
【００３４】ここで、第２の仮想クロックＣｖ２は、本
クロマデコーダ１から出力されるコンポーネント映像出
力の出力クロックである。つまり、第２の仮想クロック
は、ＩＴＵ−Ｒ６０１勧告に基づくデジタル信号規格の
１３．５ＭＨｚのクロックである。
クロマデコーダ１から出力されるコンポーネント映像出
力の出力クロックである。つまり、第２の仮想クロック
は、ＩＴＵ−Ｒ６０１勧告に基づくデジタル信号規格の
１３．５ＭＨｚのクロックである。
【００３５】このような第２の仮想クロックＣｖ２に対
して、第２のタイミング信号Ｔ２は、第１のタイミング
信号Ｔ１に同期した信号、つまり、システムクロックＣ
ｓに同期した信号である。第２の仮想クロックＣｖ２と
システムクロックＣｓとはなんら逓倍関係がない。その
ため、第２の仮想クロックＣｖ２と第２のタイミング信
号Ｔ２との間も、同期していない。従って、第２のタイ
ミング信号Ｔ２は、パルス発生周期を平均化したときに
は第２の仮想クロックＣｖ２の周期に一致するが、つま
り、長期的にサンプリング周波数を平均化すれば第２の
仮想クロックＣｖ２の周波数に一致するが、各々のサン
プリング間隔をみれば周期が一定でない不揃いな信号と
なる。
して、第２のタイミング信号Ｔ２は、第１のタイミング
信号Ｔ１に同期した信号、つまり、システムクロックＣ
ｓに同期した信号である。第２の仮想クロックＣｖ２と
システムクロックＣｓとはなんら逓倍関係がない。その
ため、第２の仮想クロックＣｖ２と第２のタイミング信
号Ｔ２との間も、同期していない。従って、第２のタイ
ミング信号Ｔ２は、パルス発生周期を平均化したときに
は第２の仮想クロックＣｖ２の周期に一致するが、つま
り、長期的にサンプリング周波数を平均化すれば第２の
仮想クロックＣｖ２の周波数に一致するが、各々のサン
プリング間隔をみれば周期が一定でない不揃いな信号と
なる。
【００３６】第２のＤＴＯ２０は、第２の仮想クロック
Ｃｖ２の周波数に基づき、第２のタイミング信号Ｔ２を
生成する。
Ｃｖ２の周波数に基づき、第２のタイミング信号Ｔ２を
生成する。
【００３７】第２のＳＲＣ２１は、アナログの輝度信号
Ｙ及び色差信号（Ｃｒ／Ｃｂ）を第２の仮想クロックＣ
ｖ２でサンプリングした場合における各サンプリングポ
イントの各信号レベルを、第１の仮想クロックＣｖ１で
サンプリングされた輝度信号Ｙ及び色差信号（Ｃｒ／Ｃ
ｂ）の各サンプリングポイントの信号レベルから補間す
ることにより求める。すなわち、第２のＳＲＣ２１は、
コンポジット映像信号のサンプリングレートを、第１の
仮想クロックＣｖ１から第２の仮想クロックＣｖ２へ変
換する、いわゆるサンプリングレート変換をする。そし
て、第２のＳＲＣ２１は、レート変換を行った後の各サ
ンプル信号を、第２のＤＴＯ２０により生成された第２
のタイミング信号Ｔ２に同期させて出力する。
Ｙ及び色差信号（Ｃｒ／Ｃｂ）を第２の仮想クロックＣ
ｖ２でサンプリングした場合における各サンプリングポ
イントの各信号レベルを、第１の仮想クロックＣｖ１で
サンプリングされた輝度信号Ｙ及び色差信号（Ｃｒ／Ｃ
ｂ）の各サンプリングポイントの信号レベルから補間す
ることにより求める。すなわち、第２のＳＲＣ２１は、
コンポジット映像信号のサンプリングレートを、第１の
仮想クロックＣｖ１から第２の仮想クロックＣｖ２へ変
換する、いわゆるサンプリングレート変換をする。そし
て、第２のＳＲＣ２１は、レート変換を行った後の各サ
ンプル信号を、第２のＤＴＯ２０により生成された第２
のタイミング信号Ｔ２に同期させて出力する。
【００３８】従って、第２のＳＲＣ２１からは、データ
そのものは第２の仮想クロックＣｖ２のタイミングでサ
ンプリングされた値の信号であるが、その出力タイミン
グがシステムクロックＣｓに同期した、サンプル周期が
一定ではない不揃いの状態のコンポジット映像信号が出
力される。
そのものは第２の仮想クロックＣｖ２のタイミングでサ
ンプリングされた値の信号であるが、その出力タイミン
グがシステムクロックＣｓに同期した、サンプル周期が
一定ではない不揃いの状態のコンポジット映像信号が出
力される。
【００３９】第２の仮想クロックＣｖ２へサンプリング
レート変換がされた輝度信号Ｙは、視覚補正回路２２に
供給される。また、第２の仮想クロックＣｖ２へサンプ
リングレート変換がされた色差信号（Ｃｒ／Ｃｂ）はフ
ォーマッタ２５へ供給される。
レート変換がされた輝度信号Ｙは、視覚補正回路２２に
供給される。また、第２の仮想クロックＣｖ２へサンプ
リングレート変換がされた色差信号（Ｃｒ／Ｃｂ）はフ
ォーマッタ２５へ供給される。
【００４０】視覚補正回路２２は、入力された輝度信号
Ｙに対して階調補正を行って視覚補正を行う。視覚補正
がされた輝度信号Ｙは、フォーマッタ２５に供給され
る。
Ｙに対して階調補正を行って視覚補正を行う。視覚補正
がされた輝度信号Ｙは、フォーマッタ２５に供給され
る。
【００４１】ＳＹＮＣ回路２３は、輝度信号Ｙ成分から
垂直同期信号（Ｖ）及び水平同期信号（Ｈ）を検出し、
その同期タイミングをＤＳＰ１２に通知する。
垂直同期信号（Ｖ）及び水平同期信号（Ｈ）を検出し、
その同期タイミングをＤＳＰ１２に通知する。
【００４２】ＶＢＩ検出回路２４は、ブランキング期間
に含まれているＶＢＩ（Virtual Blancking Informatio
n）を検出して、その内容をＤＳＰ１２に通知する。
に含まれているＶＢＩ（Virtual Blancking Informatio
n）を検出して、その内容をＤＳＰ１２に通知する。
【００４３】フォーマッタ２５は、入力された輝度信号
Ｙ及び色差信号（Ｃｒ／Ｃｂ）に、外部から入力される
ＯＳＤ（On Screen Display）信号を合成する。フォー
マッタ２５から出力された輝度信号Ｙ及び色差信号（Ｃ
ｒ／Ｃｂ）は、ＦＩＦＯ２６に供給される。
Ｙ及び色差信号（Ｃｒ／Ｃｂ）に、外部から入力される
ＯＳＤ（On Screen Display）信号を合成する。フォー
マッタ２５から出力された輝度信号Ｙ及び色差信号（Ｃ
ｒ／Ｃｂ）は、ＦＩＦＯ２６に供給される。
【００４４】ＦＩＦＯ２６は、第２のタイミング信号Ｔ
２に同期して周期が不揃いな状態で入力される輝度信号
Ｙ及び色差信号（Ｃｒ／Ｃｂ）を一旦記憶し、例えば外
部から入力される１３．５ＭＨｚのクロックタイミング
で読み出し、スムージングした状態でデータを出力す
る。
２に同期して周期が不揃いな状態で入力される輝度信号
Ｙ及び色差信号（Ｃｒ／Ｃｂ）を一旦記憶し、例えば外
部から入力される１３．５ＭＨｚのクロックタイミング
で読み出し、スムージングした状態でデータを出力す
る。
【００４５】つぎに、上述した第１のＤＴＯ１６につい
て詳細に説明をする。
て詳細に説明をする。
【００４６】図２に、第１のＤＴＯ１６の回路構成図を
示す。
示す。
【００４７】ＤＴＯ１６は、第１のアダー回路３１と、
第２のアダー回路３２と、遅延素子３３とから構成され
ている。このＤＴＯ１６を構成する各回路は、システム
クロックＣｓのタイミングで動作をする。
第２のアダー回路３２と、遅延素子３３とから構成され
ている。このＤＴＯ１６を構成する各回路は、システム
クロックＣｓのタイミングで動作をする。
【００４８】第１のアダー回路３１には、オフセット量
Ａと、微調整量Ｂとが入力される。このオフセット量Ａ
及び微調整量Ｂは、ＤＳＰ１２から供給される。第１の
アダー回路３１は、オフセット量Ａと微調整量Ｂとを加
算して、傾き値（Ａ＋Ｂ）を出力する。
Ａと、微調整量Ｂとが入力される。このオフセット量Ａ
及び微調整量Ｂは、ＤＳＰ１２から供給される。第１の
アダー回路３１は、オフセット量Ａと微調整量Ｂとを加
算して、傾き値（Ａ＋Ｂ）を出力する。
【００４９】第２のアダー回路３２には、傾き値（Ａ＋
Ｂ）と、遅延素子３３が格納している前サンプルにおけ
る加算値Ｙとが入力される。第２のアダー回路３２は、
傾き値（Ａ＋Ｂ）と前サンプル加算値Ｙと加算して、現
サンプル加算値（（Ａ＋Ｂ）＋Ｙ）を出力する。この現
サンプル加算値（（Ａ＋Ｂ）＋Ｙ）は、遅延素子３３に
格納され、次のクロックタイミングで、遅延素子３３か
ら第２のアダー回路３２に前サンプル加算値Ｙとしてフ
ィードバックされる。すなわち、第２のアダー回路３２
と遅延素子３３とで、各サンプル毎に傾き値（Ａ＋Ｂ）
を累積加算していく。なお、この累積加算出力を、以
下、アダー出力Ｙと呼ぶ。
Ｂ）と、遅延素子３３が格納している前サンプルにおけ
る加算値Ｙとが入力される。第２のアダー回路３２は、
傾き値（Ａ＋Ｂ）と前サンプル加算値Ｙと加算して、現
サンプル加算値（（Ａ＋Ｂ）＋Ｙ）を出力する。この現
サンプル加算値（（Ａ＋Ｂ）＋Ｙ）は、遅延素子３３に
格納され、次のクロックタイミングで、遅延素子３３か
ら第２のアダー回路３２に前サンプル加算値Ｙとしてフ
ィードバックされる。すなわち、第２のアダー回路３２
と遅延素子３３とで、各サンプル毎に傾き値（Ａ＋Ｂ）
を累積加算していく。なお、この累積加算出力を、以
下、アダー出力Ｙと呼ぶ。
【００５０】また、この第２のアダー回路３２は、その
出力がＮビットの範囲で表現されるようになっている。
つまり、“Ｎ２”までしか出力できず、それ以上の値は
オーバーフローとなる。第２のアダー回路３２は、も
し、加算結果が“Ｎ２”を越えてオーバーフローした場
合には、“Ｎ２”を越えたあまり値を０から折り返して
出力する。すなわち、加算結果（（Ａ＋Ｂ）＋Ｙ）がＮ
２を以上となった場合には、｛（（Ａ＋Ｂ）＋Ｙ）−Ｎ
２｝が出力されることとなる。また、さらに、この第２
のアダー回路３２は、オーバーフローする場合には、オ
ーバーフローフラグが出力される。
出力がＮビットの範囲で表現されるようになっている。
つまり、“Ｎ２”までしか出力できず、それ以上の値は
オーバーフローとなる。第２のアダー回路３２は、も
し、加算結果が“Ｎ２”を越えてオーバーフローした場
合には、“Ｎ２”を越えたあまり値を０から折り返して
出力する。すなわち、加算結果（（Ａ＋Ｂ）＋Ｙ）がＮ
２を以上となった場合には、｛（（Ａ＋Ｂ）＋Ｙ）−Ｎ
２｝が出力されることとなる。また、さらに、この第２
のアダー回路３２は、オーバーフローする場合には、オ
ーバーフローフラグが出力される。
【００５１】第１のＤＴＯ１６は、図３に示すように、
このオーバーフローフラグを第１のタイミング信号Ｔ１
として出力する。
このオーバーフローフラグを第１のタイミング信号Ｔ１
として出力する。
【００５２】ここで、第１のタイミング信号Ｔ１の平均
周期を、第１の仮想クロックＣｖ１の周期に一致するよ
うにするためには、ＤＳＰ１２により傾き値（Ａ＋Ｂ）
を以下のように設定すればよい。
周期を、第１の仮想クロックＣｖ１の周期に一致するよ
うにするためには、ＤＳＰ１２により傾き値（Ａ＋Ｂ）
を以下のように設定すればよい。
【００５３】Ａ＋Ｂ＝２Ｎ×（ｆｖ１／ｆｓ）
ここで、“ｆｓ”はシステムクロックＣｓの周波数であ
り、“ｆｖ１”は第１の仮想クロックＣｖ１の周波数で
ある。
り、“ｆｖ１”は第１の仮想クロックＣｖ１の周波数で
ある。
【００５４】例えば、システムクロックＣｓの周波数が
４０ＭＨｚであり、第２のアダー回路３２が８ビット出
力（Ｎ＝８）である場合には、傾き値（Ａ＋Ｂ）は以下
のように設定される。 NTSC : A+B = 255*(14.3 MHz/40MHz)= 91.16 PAL : A+B = 255*(17.8 MHz/40MHz)=113.48 SECAM : A+B = 255*(17.14MHz/40MHz)=109.27 なお、傾き値（Ａ＋Ｂ）の値は、本来、整数値として与
えられなければデジタル処理を行うことができない。そ
のため、ＤＳＰ１２からの実際の設定値は、少数点以下
を切り上げるか切り下げて、整数値で設定しなければな
らない。しかしながら、小数点以下を丸めた場合、その
丸め分が蓄積していって周波数誤差となってしまう。
４０ＭＨｚであり、第２のアダー回路３２が８ビット出
力（Ｎ＝８）である場合には、傾き値（Ａ＋Ｂ）は以下
のように設定される。 NTSC : A+B = 255*(14.3 MHz/40MHz)= 91.16 PAL : A+B = 255*(17.8 MHz/40MHz)=113.48 SECAM : A+B = 255*(17.14MHz/40MHz)=109.27 なお、傾き値（Ａ＋Ｂ）の値は、本来、整数値として与
えられなければデジタル処理を行うことができない。そ
のため、ＤＳＰ１２からの実際の設定値は、少数点以下
を切り上げるか切り下げて、整数値で設定しなければな
らない。しかしながら、小数点以下を丸めた場合、その
丸め分が蓄積していって周波数誤差となってしまう。
【００５５】そのため、ＤＳＰ１２は、小数点以上の値
をオフセット値ＡとしてＤＳＰ１２から各サンプルタイ
ミング毎固定で出力し、小数点以下の値を微調整値Ｂと
して所定数のサンプルタイミング毎に適宜ＤＳＰ１２か
ら出力して、周波数誤差が蓄積しないように調整する。
をオフセット値ＡとしてＤＳＰ１２から各サンプルタイ
ミング毎固定で出力し、小数点以下の値を微調整値Ｂと
して所定数のサンプルタイミング毎に適宜ＤＳＰ１２か
ら出力して、周波数誤差が蓄積しないように調整する。
【００５６】以上第１のＤＴＯ１６の回路構成例につい
て説明したが、第２のＤＴＯ２０も、この第１のＤＴＯ
１６の回路構成と同一である。
て説明したが、第２のＤＴＯ２０も、この第１のＤＴＯ
１６の回路構成と同一である。
【００５７】ただし、第２のＤＴＯ２０の場合、各回路
が動作するクロックは、システムクロックＣｓではな
く、第１のタイミング信号Ｔ１となる。また、第２のタ
イミングＴ２が、第２の仮想クロックＣｖ２の周期に一
致するようにするためには、ＤＳＰ１２により傾き値
（Ａ＋Ｂ）が以下のように設定される。
が動作するクロックは、システムクロックＣｓではな
く、第１のタイミング信号Ｔ１となる。また、第２のタ
イミングＴ２が、第２の仮想クロックＣｖ２の周期に一
致するようにするためには、ＤＳＰ１２により傾き値
（Ａ＋Ｂ）が以下のように設定される。
【００５８】Ａ＋Ｂ＝２Ｎ×（ｆｖ２／ｆｖ１）
ここで、“ｆｖ１”は第１の仮想クロックＣｖ１の周波
数であり、“ｆｖ２”は第２の仮想クロックＣｖ２の周
波数である。
数であり、“ｆｖ２”は第２の仮想クロックＣｖ２の周
波数である。
【００５９】従って、第２の仮想クロックＣｖ２が１
３．５ＭＨｚであり、第２のアダー回路３２が８ビット
出力（Ｎ＝８）である場合には、傾き値（Ａ＋Ｂ）は以
下のように設定される。 NTSC : A+B = 255*(13.5 MHz/14.3 MHz)=204.73 PAL : A+B = 255*(13.5 MHz/17.8 MHz)=193.40 SECAM : A+B = 255*(13.5 MHz/17.14MHz)=200.85 （ＳＲＣ）つぎに、上述した第１のＳＲＣ１７について
詳細に説明をする。
３．５ＭＨｚであり、第２のアダー回路３２が８ビット
出力（Ｎ＝８）である場合には、傾き値（Ａ＋Ｂ）は以
下のように設定される。 NTSC : A+B = 255*(13.5 MHz/14.3 MHz)=204.73 PAL : A+B = 255*(13.5 MHz/17.8 MHz)=193.40 SECAM : A+B = 255*(13.5 MHz/17.14MHz)=200.85 （ＳＲＣ）つぎに、上述した第１のＳＲＣ１７について
詳細に説明をする。
【００６０】第１のＳＲＣ１７は、例えば、図４に示す
ような、ＦＩＲフィルタを用いた補間フィルタにより構
成することができる。ここでは、９タップのＦＩＲフィ
ルタを用いた例を示す。
ような、ＦＩＲフィルタを用いた補間フィルタにより構
成することができる。ここでは、９タップのＦＩＲフィ
ルタを用いた例を示す。
【００６１】第１のＳＲＣ１７は、図４に示すように、
第１から第８の遅延回路４１〜４８と、第１〜第９の乗
算器５１〜５９と、加算器６０とにより、９タップのＦ
ＩＲフィルタを構成している。
第１から第８の遅延回路４１〜４８と、第１〜第９の乗
算器５１〜５９と、加算器６０とにより、９タップのＦ
ＩＲフィルタを構成している。
【００６２】また、この第１のＳＲＣ１７は、各乗算器
５１〜５９にタップ係数を与える係数ＲＯＭ６１と、加
算器６０からのフィルタリング出力を第１のタイミング
信号Ｔ１で取り込むレジスタ６２とを有している。
５１〜５９にタップ係数を与える係数ＲＯＭ６１と、加
算器６０からのフィルタリング出力を第１のタイミング
信号Ｔ１で取り込むレジスタ６２とを有している。
【００６３】この第１のＳＲＣ１７では、各遅延素子を
システムクロックＣｓで動作させ、第１のタイミング信
号で得られる補間結果のみレジスタ６２に取り込み、補
間結果として出力している。
システムクロックＣｓで動作させ、第１のタイミング信
号で得られる補間結果のみレジスタ６２に取り込み、補
間結果として出力している。
【００６４】ここで、第１のＳＲＣ１７では、システム
クロックＣｓでサンプリングされたコンポジット映像信
号の各サンプリングポイントの信号レベルから、第１の
仮想クロックＣｖ１でコンポジット映像信号をサンプリ
ングしたときの各信号レベルを補間するのであるが、シ
ステムクロックＣｓと第１の仮想クロックＣｖ１とは周
波数が異なっているため、システムクロックＣｓと第１
の仮想クロックＣｖ１との位相ずれを考慮して、補間を
行わなければならない。さらに、その位相ずれは各サン
プル毎変動していくので、ＦＩＲフィルタのタップ係数
を各サンプル毎変化させていかなければならない。
クロックＣｓでサンプリングされたコンポジット映像信
号の各サンプリングポイントの信号レベルから、第１の
仮想クロックＣｖ１でコンポジット映像信号をサンプリ
ングしたときの各信号レベルを補間するのであるが、シ
ステムクロックＣｓと第１の仮想クロックＣｖ１とは周
波数が異なっているため、システムクロックＣｓと第１
の仮想クロックＣｖ１との位相ずれを考慮して、補間を
行わなければならない。さらに、その位相ずれは各サン
プル毎変動していくので、ＦＩＲフィルタのタップ係数
を各サンプル毎変化させていかなければならない。
【００６５】図５に、第１のＳＲＣ１７に関係する各信
号のタイミングチャートを示す。
号のタイミングチャートを示す。
【００６６】図５（Ａ）に示した信号は、入力されるコ
ンポジット映像信号である。このコンポジット映像信号
上に示した白丸及び黒丸は、システムクロックＣｓでの
サンプリングポイントを示している。また、各点のうち
黒丸で示している部分は、第１のタイミング信号Ｔ１に
同期した位置のサンプル点である。図５（Ｂ）は、シス
テムクロックＣｓを示している。図５（Ｃ）は、第１の
タイミング信号Ｔ１を示している。また、図５（Ｄ）
は、第１のＤＴＯ１６のアダー出力Ｙを示している。図
５（Ｅ）は、第１の仮想クロックＣｖ１を示している。
ンポジット映像信号である。このコンポジット映像信号
上に示した白丸及び黒丸は、システムクロックＣｓでの
サンプリングポイントを示している。また、各点のうち
黒丸で示している部分は、第１のタイミング信号Ｔ１に
同期した位置のサンプル点である。図５（Ｂ）は、シス
テムクロックＣｓを示している。図５（Ｃ）は、第１の
タイミング信号Ｔ１を示している。また、図５（Ｄ）
は、第１のＤＴＯ１６のアダー出力Ｙを示している。図
５（Ｅ）は、第１の仮想クロックＣｖ１を示している。
【００６７】ここで、システムクロックＣｓの所定のサ
ンプリングポイントをＤ（０）とする。このＤ（０）
は、第１のタイミング信号Ｔ１に同期したサンプリング
ポイントである。この所定のサンプリングポイントの信
号Ｄ（０）から所定の位相差θをもった、第１の仮想ク
ロックＣｖ１の所定のサンプリングポイントの信号Ｄｒ
ｅａｌ（０）を、ＦＩＲフィルタにより補間して求める
とする。
ンプリングポイントをＤ（０）とする。このＤ（０）
は、第１のタイミング信号Ｔ１に同期したサンプリング
ポイントである。この所定のサンプリングポイントの信
号Ｄ（０）から所定の位相差θをもった、第１の仮想ク
ロックＣｖ１の所定のサンプリングポイントの信号Ｄｒ
ｅａｌ（０）を、ＦＩＲフィルタにより補間して求める
とする。
【００６８】まず、位相差θは、図５に示すように、Ｄ
（０）出力時、つまり、第１のタイミング信号Ｔ１がア
サートされたときにおける、アダー出力Ｙで表される。
これは、アダー出力Ｙが、０からオーバーフローするま
での値が第１の仮想クロックＣｖ１の周期に対応するよ
うに、ＤＳＰ１２により傾き値（Ａ＋Ｂ）が予め設定さ
れているからである。
（０）出力時、つまり、第１のタイミング信号Ｔ１がア
サートされたときにおける、アダー出力Ｙで表される。
これは、アダー出力Ｙが、０からオーバーフローするま
での値が第１の仮想クロックＣｖ１の周期に対応するよ
うに、ＤＳＰ１２により傾き値（Ａ＋Ｂ）が予め設定さ
れているからである。
【００６９】そして、この位相差θは、図６に示すよう
に、ＦＩＲフィルタのインパルス応答の遅延量Ｔに対応
する。
に、ＦＩＲフィルタのインパルス応答の遅延量Ｔに対応
する。
【００７０】すなわち、第１の仮想クロックＣｖ１の所
定のサンプリングポイントの信号であるＤｒｅａｌ
（０）は、ＦＩＲフィルタのインパルス応答に所定の窓
関数をかけて得られる基本のタップ係数から、所定の時
間Ｔの遅延量補正をかけたタップ係数（K'(-4),K'(-3),
K'(-2),K'(-1),K'(0),K'(1),K'(2),K'(3),K'(4)）によ
り以下のように求めることができる。
定のサンプリングポイントの信号であるＤｒｅａｌ
（０）は、ＦＩＲフィルタのインパルス応答に所定の窓
関数をかけて得られる基本のタップ係数から、所定の時
間Ｔの遅延量補正をかけたタップ係数（K'(-4),K'(-3),
K'(-2),K'(-1),K'(0),K'(1),K'(2),K'(3),K'(4)）によ
り以下のように求めることができる。
【００７１】Dreal（0）＝K'(-4)*D(-4)+K'(-3)*D(-3)+
K'(-2)*D(-2)+K'(-1)*D(-1)+K'(0)*D(0)+K'(1)*D(1)+K'
(2)*D(2)+K'(3)*D(3)+K'(4)*D(4) 従って、位相遅延量θと、その遅延量θに対応したタッ
プ係数群を予め係数ＲＯＭ６１に格納しておき、アダー
出力Ｙをアドレスとしてそのタップ係数を読み出し、読
み出したタップ係数を各乗算器５１〜５９に与えれば、
適宜位相ずれを補正した補間処理を行うことができる。
K'(-2)*D(-2)+K'(-1)*D(-1)+K'(0)*D(0)+K'(1)*D(1)+K'
(2)*D(2)+K'(3)*D(3)+K'(4)*D(4) 従って、位相遅延量θと、その遅延量θに対応したタッ
プ係数群を予め係数ＲＯＭ６１に格納しておき、アダー
出力Ｙをアドレスとしてそのタップ係数を読み出し、読
み出したタップ係数を各乗算器５１〜５９に与えれば、
適宜位相ずれを補正した補間処理を行うことができる。
【００７２】以上第１のＳＲＣ１７の回路構成例につい
て説明したが、第２のＳＲＣ２１も、この第１のＳＲＣ
１７の回路構成と同一である。
て説明したが、第２のＳＲＣ２１も、この第１のＳＲＣ
１７の回路構成と同一である。
【００７３】ただし、第２のＳＲＣ２１の場合、各回路
が動作するクロックは、システムクロックＣｓではな
く、第１のタイミング信号Ｔ１となる。そのため、係数
ＲＯＭ６１に格納される値も異なることとなる。また、
レジスタ６２に取り込まれるタイミングは、第２のタイ
ミング信号Ｔ２となる。
が動作するクロックは、システムクロックＣｓではな
く、第１のタイミング信号Ｔ１となる。そのため、係数
ＲＯＭ６１に格納される値も異なることとなる。また、
レジスタ６２に取り込まれるタイミングは、第２のタイ
ミング信号Ｔ２となる。
【００７４】以上のように本発明の実施の形態のクロマ
デコーダ１では、任意の１つのシステムクロックＣｓに
同期させたタイミング信号Ｔ１，Ｔ２を生成し、任意の
周波数のシステムクロックＣｓでサンプリングされた映
像信号を仮想クロックＣｖ１，Ｃｖ２にサンプリングレ
ート変換し、その結果をタイミング信号Ｔ１，ｔ２に同
期させて出力する。このようにすることによって、Ｙ／
Ｃ分離処理、クロマデコード処理、出力信号タイミング
への周波数変換処理を、１つのシステムクロックのみで
行えるようになる。
デコーダ１では、任意の１つのシステムクロックＣｓに
同期させたタイミング信号Ｔ１，Ｔ２を生成し、任意の
周波数のシステムクロックＣｓでサンプリングされた映
像信号を仮想クロックＣｖ１，Ｃｖ２にサンプリングレ
ート変換し、その結果をタイミング信号Ｔ１，ｔ２に同
期させて出力する。このようにすることによって、Ｙ／
Ｃ分離処理、クロマデコード処理、出力信号タイミング
への周波数変換処理を、１つのシステムクロックのみで
行えるようになる。
【００７５】そのため、本発明の実施の形態のクロマデ
コーダ１では、複数のテレビジョン方式を取り扱う際に
必要となる複数のシステムクロックに対する制約を取り
除き、１つの基板に実装したり、１つのチップ上に集積
化することが可能となる。
コーダ１では、複数のテレビジョン方式を取り扱う際に
必要となる複数のシステムクロックに対する制約を取り
除き、１つの基板に実装したり、１つのチップ上に集積
化することが可能となる。
【００７６】なお、以上説明をしたクロマデコーダ１で
は、入力されるコンポジット映像信号がアナログ信号で
あったが、デジタルのコンポジット映像信号も並行に入
力されるようにして、セレクタにより入力信号を切り換
えるようにしてもよい。デジタルのコンポジット映像信
号も入力される場合には、通常、ＮＴＳＣ方式であれば
１４．３ＭＨｚ、ＰＡＬ方式であれば１７．８ＭＨｚと
いったサンプリング周波数となるが、このようなサンプ
リング周波数の信号を一旦メモリに格納したのち、シス
テムクロックで読み出すようにすればよい。システムク
ロックは、デジタルコンポジット映像信号のサンプリン
グ周波数よりも十分高い周波数としておく。メモリに格
納されたデータをシステムクロックで読み出す場合に
は、入力サンプリングデータが更新されるまで、同一の
データを出力し続ければよい。そして、第１のＳＲＣ１
７では、元々１４．３ＭＨｚや１７．８ＭＨｚといった
周波数でサンプルされたデータが入力されるので、特に
補間処理を行う必要がなく、タップ係数の設定は、ＦＩ
Ｒフィルタのタップ数を１とし、さらに、そのタップ係
数も１とするように設定すればよい。
は、入力されるコンポジット映像信号がアナログ信号で
あったが、デジタルのコンポジット映像信号も並行に入
力されるようにして、セレクタにより入力信号を切り換
えるようにしてもよい。デジタルのコンポジット映像信
号も入力される場合には、通常、ＮＴＳＣ方式であれば
１４．３ＭＨｚ、ＰＡＬ方式であれば１７．８ＭＨｚと
いったサンプリング周波数となるが、このようなサンプ
リング周波数の信号を一旦メモリに格納したのち、シス
テムクロックで読み出すようにすればよい。システムク
ロックは、デジタルコンポジット映像信号のサンプリン
グ周波数よりも十分高い周波数としておく。メモリに格
納されたデータをシステムクロックで読み出す場合に
は、入力サンプリングデータが更新されるまで、同一の
データを出力し続ければよい。そして、第１のＳＲＣ１
７では、元々１４．３ＭＨｚや１７．８ＭＨｚといった
周波数でサンプルされたデータが入力されるので、特に
補間処理を行う必要がなく、タップ係数の設定は、ＦＩ
Ｒフィルタのタップ数を１とし、さらに、そのタップ係
数も１とするように設定すればよい。
【００７７】また、輝度信号と搬送色差信号とが予め分
離された信号の入力にも対応するようにしてもよい。こ
の場合、第１のＳＲＣ１７による周波数変換処理を行っ
た後、Ｙ／Ｃ分離回路１８によるＹ／Ｃ分離処理をパス
するような系を形成し、セレクタにより切り換えればよ
い。
離された信号の入力にも対応するようにしてもよい。こ
の場合、第１のＳＲＣ１７による周波数変換処理を行っ
た後、Ｙ／Ｃ分離回路１８によるＹ／Ｃ分離処理をパス
するような系を形成し、セレクタにより切り換えればよ
い。
【００７８】
【発明の効果】本発明にかかる映像信号処理装置では、
任意の１つのシステムクロックに同期させたタイミング
信号を生成し、上記タイミング信号と本来の放送信号又
は出力信号のシステムクロックとの間で生じる誤差を補
間手段で補間し、信号自体は本来の放送信号又は出力信
号のシステムクロックでサンプリングした値としてい
る。このようにすることによって、Ｙ／Ｃ分離処理、ク
ロマデコード処理、出力信号タイミングへの周波数変換
処理を、１つのシステムクロックのみで行えるようにな
る。
任意の１つのシステムクロックに同期させたタイミング
信号を生成し、上記タイミング信号と本来の放送信号又
は出力信号のシステムクロックとの間で生じる誤差を補
間手段で補間し、信号自体は本来の放送信号又は出力信
号のシステムクロックでサンプリングした値としてい
る。このようにすることによって、Ｙ／Ｃ分離処理、ク
ロマデコード処理、出力信号タイミングへの周波数変換
処理を、１つのシステムクロックのみで行えるようにな
る。
【００７９】そのため、本発明にかかる映像信号処理装
置では、複数のテレビジョン方式を取り扱う際に必要と
なる複数のシステムクロックに対する制約を取り除き、
１つの基板に実装したり、１つのチップ上に集積化する
ことが可能となる。
置では、複数のテレビジョン方式を取り扱う際に必要と
なる複数のシステムクロックに対する制約を取り除き、
１つの基板に実装したり、１つのチップ上に集積化する
ことが可能となる。
【図１】本発明を適用したクロマデコーダのブロック構
成を示す図である。
成を示す図である。
【図２】上記クロマデコーダ内のＤＳＯの回路構成を示
す図である。
す図である。
【図３】上記ＤＳＯの出力信号のタイミングチャートで
ある。
ある。
【図４】上記クロマデコーダ内のＳＲＣの回路構成を示
す図である。
す図である。
【図５】上記ＳＲＣに関する信号のタイミングチャート
である。
である。
【図６】ＦＩＲフィルタのインパルス応答を示す波形図
である。
である。
１ クロマデコーダ、１１ システムクロック発振器、
１２ デジタルシグナルプロセッサ、１３ アナログ／
デジタルコンバータ、１４ 、１５，２３ 同期検出回
路、１６ 第１のタイミング発振器、１７ 第１のサン
プリングレートコンバータ、１８ 輝度／クロマ分離回
路、１９ クロマ復調回路、２０ 第２のタイミング発
振器、２１ 第２のサンプリングレートコンバータ、２
２ 視覚補正回路、２４ ＶＢＩ検出回路、２５ フォ
ーマッタ、２６ ファーストイン／ファーストアウトメ
モリ
１２ デジタルシグナルプロセッサ、１３ アナログ／
デジタルコンバータ、１４ 、１５，２３ 同期検出回
路、１６ 第１のタイミング発振器、１７ 第１のサン
プリングレートコンバータ、１８ 輝度／クロマ分離回
路、１９ クロマ復調回路、２０ 第２のタイミング発
振器、２１ 第２のサンプリングレートコンバータ、２
２ 視覚補正回路、２４ ＶＢＩ検出回路、２５ フォ
ーマッタ、２６ ファーストイン／ファーストアウトメ
モリ
Claims (10)
- 【請求項１】 コンポジット映像信号をデジタルのコン
ポーネント映像信号に変換する映像信号処理装置におい
て、 所定の周波数のシステムクロックでサンプリングされた
コンポジット映像信号のサンプリングポイントから、第
１の仮想クロックのタイミングに対応したサンプリング
ポイントを抽出し、抽出したサンプリングポイントに同
期した第１のタイミング信号を生成する第１のタイミン
グ信号生成手段と、 上記システムクロックでサンプリングされたコンポジッ
ト映像信号の各サンプリングポイントの信号レベルか
ら、上記第１の仮想クロックのサンプリングポイントに
おける信号レベルを補間して、第１の仮想クロックでサ
ンプリングされたコンポジット映像信号を生成し、この
第１の仮想クロックでサンプリングされたコンポジット
映像信号を上記第１のタイミング信号に同期させて出力
する第１の補間手段と、 上記第１の仮想クロックでサンプリングされたコンポジ
ット映像信号を、第１の仮想クロックでサンプリングさ
れた輝度信号と第１の仮想クロックでサンプリングされ
た搬送色差信号とに分離するＹ／Ｃ分離手段と、 上記第１の仮想クロックでサンプリングされた搬送色差
信号を復調して、第１の仮想クロックでサンプリングさ
れた色差信号を生成するクロマデコード手段と、 上記第１のタイミング信号のサンプリングポイント中か
ら、第２の仮想クロックのタイミングに対応したサンプ
リングポイントを抽出し、抽出したサンプリングポイン
トに同期した第２のタイミング信号を生成する第２のタ
イミング信号生成手段と、 上記第１の仮想クロックでサンプリングされた輝度信号
及び色差信号の各サンプリングポイントの信号レベルか
ら、上記第２の仮想クロックのサンプリングポイントに
おける信号レベルを補間して、第２の仮想クロックでサ
ンプリングされた輝度信号及び色差信号を生成し、この
第２の仮想クロックでサンプリングされた輝度信号及び
色差信号を上記第２のタイミング信号に同期させて出力
する第２の補間手段と、 入力されたコンポジット映像信号の種類に応じて、上記
第１の仮想クロックの設定を変更する設定変更手段とを
備える映像信号処理装置。 - 【請求項２】 アナログのコンポジット映像信号を上記
システムクロックでサンプリングしたデジタルのコンポ
ジット映像信号に変換するアナログ／デジタル変換手段
を備えることを特徴とする請求項１記載の映像信号処理
装置。 - 【請求項３】 上記システムクロックは、第１の仮想ク
ロック以上の周波数であることを特徴とする請求項１記
載の映像信号処理装置。 - 【請求項４】 上記設定変更手段は、ＮＴＳＣ方式又は
ＰＡＬ方式のコンポジット映像信号が入力された場合に
は、第１の仮想クロックの周波数を、搬送色差信号の搬
送波周波数の４倍の逓倍とし、ＳＥＣＡＭ方式のコンポ
ジット映像信号が入力された場合には、第１の仮想クロ
ックの周波数をベルフィルタの中心周波数の逓倍とする
ことを特徴とする請求項１記載の映像信号処理装置。 - 【請求項５】 上記第２の仮想クロックの周波数は、Ｉ
ＴＵ−Ｒ６０１勧告に基づくデジタル信号規格のサンプ
リングクロックであることを特徴とする請求項１記載の
映像信号処理装置。 - 【請求項６】 上記第２の仮想クロックでサンプリング
された輝度信号及び色差信号とが上記第２のタイミング
信号に同期して入力され、入力された輝度信号及び色差
信号が上記第２の仮想クロックと同期した出力クロック
で読み出されるスムージング手段を備えることを特徴と
する請求項１記載の映像信号処理装置。 - 【請求項７】 上記第１の補間手段は、所定のタップ数
のＦＩＲフィルタにより構成され、 上記ＦＩＲフィルタのタップ係数が、上記第１の仮想ク
ロックと上記第１のタイミング信号との位相差に応じて
制御されることを特徴とする請求項１記載の映像信号処
理装置。 - 【請求項８】 上記タップ係数は、時間分インパルス応
答を上記位相差に対応した時間遅延させた値に設定され
ることを特徴とする請求項７記載の映像信号処理装置。 - 【請求項９】 上記第２の補間手段は、所定のタップ数
のＦＩＲフィルタにより構成され、 上記ＦＩＲフィルタのタップ係数が、上記第２の仮想ク
ロックと上記第１の仮想クロックとの位相差に応じて制
御されることを特徴とする請求項１記載の映像信号処理
装置。 - 【請求項１０】 上記タップ係数は、時間分インパルス
応答を上記位相差に対応した時間遅延させた値に設定さ
れることを特徴とする請求項９記載の映像信号処理装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001197246A JP3731502B2 (ja) | 2001-06-28 | 2001-06-28 | 映像信号処理装置 |
| EP02254410A EP1271964A3 (en) | 2001-06-28 | 2002-06-24 | Video signal processing apparatus |
| US10/185,438 US6947096B2 (en) | 2001-06-28 | 2002-06-26 | Video processing apparatus for converting composite video signals to digital component video signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001197246A JP3731502B2 (ja) | 2001-06-28 | 2001-06-28 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003018614A true JP2003018614A (ja) | 2003-01-17 |
| JP3731502B2 JP3731502B2 (ja) | 2006-01-05 |
Family
ID=19034882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001197246A Expired - Fee Related JP3731502B2 (ja) | 2001-06-28 | 2001-06-28 | 映像信号処理装置 |
Country Status (3)
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|---|---|
| US (1) | US6947096B2 (ja) |
| EP (1) | EP1271964A3 (ja) |
| JP (1) | JP3731502B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005022928A1 (ja) * | 2003-08-29 | 2005-03-10 | Mitsubishi Denki Kabushiki Kaisha | 映像信号処理回路、映像信号表示装置、及び映像信号記録装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7277134B2 (en) * | 2003-11-10 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Chrominance signal demodulation apparatus |
| JP3711994B2 (ja) * | 2003-12-03 | 2005-11-02 | セイコーエプソン株式会社 | 映像信号判別装置および映像信号判別方法 |
| JP2005294896A (ja) * | 2004-03-31 | 2005-10-20 | Pioneer Electronic Corp | 映像信号処理装置 |
| JP4692388B2 (ja) * | 2006-05-24 | 2011-06-01 | ソニー株式会社 | データ処理装置およびデータ処理方法 |
| US7796194B2 (en) * | 2006-09-06 | 2010-09-14 | Rgb Systems, Inc. | Automatic video format identification system |
| US8237865B2 (en) | 2006-12-18 | 2012-08-07 | Emanuele Salvucci | Multi-compatible low and high dynamic range and high bit-depth texture and video encoding system |
| US7729075B2 (en) * | 2007-10-31 | 2010-06-01 | Agere Systems Inc. | Low-power read channel for magnetic mass storage systems |
| WO2012006516A2 (en) | 2010-07-08 | 2012-01-12 | Alkon Daniel L | Dag-type and indirect protein kinase c activators and anticoagulant for the treatment of stroke |
| US9917662B2 (en) * | 2014-01-22 | 2018-03-13 | Siemens Aktiengesellschaft | Digital measurement input for an electric automation device, electric automation device comprising a digital measurement input, and method for processing digital input measurement values |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2592810B2 (ja) * | 1986-09-30 | 1997-03-19 | 株式会社東芝 | サンプルレート変換回路 |
| US5585794A (en) * | 1991-12-13 | 1996-12-17 | Sgs-Thomson Microelectronics, S.R.L. | Electronic device for the automatic conversion of sampled frequencies |
| DE69316408T2 (de) * | 1992-02-28 | 1998-05-14 | Sony Corp | Videokamera |
| US5268750A (en) * | 1992-03-31 | 1993-12-07 | Panasonic Technologies, Inc. | Apparatus for adjusting the timing of sampled data signals in a resampling system |
| US5331346A (en) * | 1992-10-07 | 1994-07-19 | Panasonic Technologies, Inc. | Approximating sample rate conversion system |
| EP0592005B1 (en) * | 1992-10-09 | 1999-09-01 | Sony Corporation | Solid state image pick-up apparatus with digital output signal rate conversion |
| JPH0787526A (ja) * | 1993-09-16 | 1995-03-31 | Sony Corp | サンプリングレート変換システム |
| DE4423214C2 (de) * | 1994-07-01 | 1998-02-12 | Harris Corp | Multinorm-Dekoder für Videosignale und Verfahren zum Dekodieren von Videosignalen |
| US5610942A (en) * | 1995-03-07 | 1997-03-11 | Chen; Keping | Digital signal transcoder and method of transcoding a digital signal |
| US6724430B2 (en) * | 2000-03-29 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Sampling frequency converter, sampling frequency conversion method, video signal processor, and video signal processing method |
-
2001
- 2001-06-28 JP JP2001197246A patent/JP3731502B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-24 EP EP02254410A patent/EP1271964A3/en not_active Withdrawn
- 2002-06-26 US US10/185,438 patent/US6947096B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005022928A1 (ja) * | 2003-08-29 | 2005-03-10 | Mitsubishi Denki Kabushiki Kaisha | 映像信号処理回路、映像信号表示装置、及び映像信号記録装置 |
| US7515211B2 (en) | 2003-08-29 | 2009-04-07 | Mitsubishi Denki Kabushiki Kaisha | Video signal processing circuit, video signal display apparatus, and video signal recording apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1271964A2 (en) | 2003-01-02 |
| EP1271964A3 (en) | 2003-04-23 |
| US6947096B2 (en) | 2005-09-20 |
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