JP2003017991A - マトリックス・スイッチ装置 - Google Patents
マトリックス・スイッチ装置Info
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- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
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- Computer Networks & Wireless Communication (AREA)
- Electronic Switches (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Abstract
(57)【要約】
【課題】 端子間のアイソレーションが高いだけではな
く、構成要素が少く、したがって、小型で、低コストで
製造できるマトリックス・スイッチ半導体集積回路装置
を提供する。 【解決手段】 ２入力２出力マトリックス・スイッチ１
００の後段にシングル・ポール・ダブル・スロー・スイ
ッチ２００を１つの半導体集積回路チップ内に有してい
る。
く、構成要素が少く、したがって、小型で、低コストで
製造できるマトリックス・スイッチ半導体集積回路装置
を提供する。 【解決手段】 ２入力２出力マトリックス・スイッチ１
００の後段にシングル・ポール・ダブル・スロー・スイ
ッチ２００を１つの半導体集積回路チップ内に有してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル衛星放
送システムの家庭用受信アンテナに搭載され、多衛星か
らの入力信号を切り換えるのに適したマトリックス・ス
イッチ装置に関する。
送システムの家庭用受信アンテナに搭載され、多衛星か
らの入力信号を切り換えるのに適したマトリックス・ス
イッチ装置に関する。
【０００２】
【従来の技術】ＤＢＳ（衛星放送）システムの家庭用受
信アンテナに搭載される、受信フロントエンドであるＬ
ＮＢ（低雑音ブロック）には、昨今の衛星放送の多衛星
化、多チャンネル化に向けて、多衛星からの入力信号を
切り換える目的のマトリックス・スイッチ（マトリック
スＳＷ）装置、特に、マトリックスＳＷ装置を半導体集
積回路化したマトリックスＳＷ−ＩＣの強い開発要請が
あり、２入力２出力（２×２）マトリックスＳＷである
２×２マトリックスＳＷ−ＩＣなどの製品化が行われて
いる。
信アンテナに搭載される、受信フロントエンドであるＬ
ＮＢ（低雑音ブロック）には、昨今の衛星放送の多衛星
化、多チャンネル化に向けて、多衛星からの入力信号を
切り換える目的のマトリックス・スイッチ（マトリック
スＳＷ）装置、特に、マトリックスＳＷ装置を半導体集
積回路化したマトリックスＳＷ−ＩＣの強い開発要請が
あり、２入力２出力（２×２）マトリックスＳＷである
２×２マトリックスＳＷ−ＩＣなどの製品化が行われて
いる。
【０００３】２×２マトリックスＳＷ−ＩＣを説明する
ために、まず、その構成要素であるトランジスタを用い
たスイッチ部の回路構成を説明する。図１１（ａ）は、
ＦＥＴ（電界効果トランジスタ）で構成されるスイッチ
部１００ａの回路構成例を示す。図１１（ａ）を参照し
て、スイッチ部１００ａは、入力側と出力側を接続する
信号のオン機能を有するトランジスタＴｒ１と、入力側
からキャパシタを介して高周波的に接地する信号のオフ
機能を有するトランジスタＴｒ２とにより構成されてい
る。このような回路を用いて、オン機能トランジスタＴ
ｒ１およびオフ機能トランジスタＴｒ２のどちらか一方
のトランジスタを動作させ、他方のトランジスタを不動
作にすることにより、スイッチのオン・オフ動作機能を
行う。以下、図１１（ａ）に示したスイッチ部１００ａ
を、図１１（ｂ）のように、模式的な記号で示す。
ために、まず、その構成要素であるトランジスタを用い
たスイッチ部の回路構成を説明する。図１１（ａ）は、
ＦＥＴ（電界効果トランジスタ）で構成されるスイッチ
部１００ａの回路構成例を示す。図１１（ａ）を参照し
て、スイッチ部１００ａは、入力側と出力側を接続する
信号のオン機能を有するトランジスタＴｒ１と、入力側
からキャパシタを介して高周波的に接地する信号のオフ
機能を有するトランジスタＴｒ２とにより構成されてい
る。このような回路を用いて、オン機能トランジスタＴ
ｒ１およびオフ機能トランジスタＴｒ２のどちらか一方
のトランジスタを動作させ、他方のトランジスタを不動
作にすることにより、スイッチのオン・オフ動作機能を
行う。以下、図１１（ａ）に示したスイッチ部１００ａ
を、図１１（ｂ）のように、模式的な記号で示す。
【０００４】２×２マトリックスＳＷ−ＩＣ１００は、
図１２（ａ）のように、４個のスイッチ部１００ａを含
んでいる。図１２（ｂ）に、図１２（ａ）に示した２×
２マトリックスＳＷ１００を、その機能を概念的に示
す。図１２（ｂ）から明らかなように、２×２マトリッ
クスＳＷ１００においては、スイッチ部１００ａのコン
トロール電圧を適当に設定することにより、２つの出力
端子ＯＵＴ１およびＯＵＴ２は、それぞれ独自に、入力
信号を選択切り換えできる。
図１２（ａ）のように、４個のスイッチ部１００ａを含
んでいる。図１２（ｂ）に、図１２（ａ）に示した２×
２マトリックスＳＷ１００を、その機能を概念的に示
す。図１２（ｂ）から明らかなように、２×２マトリッ
クスＳＷ１００においては、スイッチ部１００ａのコン
トロール電圧を適当に設定することにより、２つの出力
端子ＯＵＴ１およびＯＵＴ２は、それぞれ独自に、入力
信号を選択切り換えできる。
【０００５】ところで、従来より、２×２マトリックス
ＳＷ−ＩＣに関し、その構成要素である図１１（ａ）に
示したスイッチ部１００ａのオン・オフ特性を向上する
ために、素子サイズ等を最適化することが行われてい
る。また、各スイッチ部をそれぞれ接続する配線が相互
に接近することによる信号干渉を抑制するために、集積
回路チップ上配線レイアウトを最適化することも行われ
ている。さらに、高アイソレーション特性を実現するた
めに、２×２マトリックスＳＷ−ＩＣを搭載するパッケ
ージの最適化や、実装組立方法を最適化することも行わ
れている。
ＳＷ−ＩＣに関し、その構成要素である図１１（ａ）に
示したスイッチ部１００ａのオン・オフ特性を向上する
ために、素子サイズ等を最適化することが行われてい
る。また、各スイッチ部をそれぞれ接続する配線が相互
に接近することによる信号干渉を抑制するために、集積
回路チップ上配線レイアウトを最適化することも行われ
ている。さらに、高アイソレーション特性を実現するた
めに、２×２マトリックスＳＷ−ＩＣを搭載するパッケ
ージの最適化や、実装組立方法を最適化することも行わ
れている。
【０００６】一方、多衛星からの放送信号を受信して、
より多チャンネルを切り換えられるマトリックスＳＷ装
置の要請がある。図１３は、２×２マトリックスＳＷ−
ＩＣおよび複数のＰＩＮダイオードで構成される４×２
マトリックスＳＷ装置６１０の構成例である。最近のＤ
ＢＳシステムでは、例えば、２衛星からの放送信号を受
信するシステムの場合、各々の衛星の例えば水平および
垂直偏波信号を受信して切り換えるために、４×２マト
リックスＳＷ装置が必要である。図１３では、衛星１か
らの水平および垂直偏波信号が入力されるＩＮ−Ａおよ
びＩＮ−Ｂ端子と、衛星２からの水平および垂直偏波信
号が入力されるＩＮ−ＣおよびＩＮ−Ｄ端子の間で、２
衛星からの信号の相互干渉を抑制するために、非常に高
いアイソレーション特性が要求される。
より多チャンネルを切り換えられるマトリックスＳＷ装
置の要請がある。図１３は、２×２マトリックスＳＷ−
ＩＣおよび複数のＰＩＮダイオードで構成される４×２
マトリックスＳＷ装置６１０の構成例である。最近のＤ
ＢＳシステムでは、例えば、２衛星からの放送信号を受
信するシステムの場合、各々の衛星の例えば水平および
垂直偏波信号を受信して切り換えるために、４×２マト
リックスＳＷ装置が必要である。図１３では、衛星１か
らの水平および垂直偏波信号が入力されるＩＮ−Ａおよ
びＩＮ−Ｂ端子と、衛星２からの水平および垂直偏波信
号が入力されるＩＮ−ＣおよびＩＮ−Ｄ端子の間で、２
衛星からの信号の相互干渉を抑制するために、非常に高
いアイソレーション特性が要求される。
【０００７】図１３に示した４×２マトリックスＳＷ装
置６１０は、具体的には、高アイソレーションが得られ
る２個の２×２マトリックスＳＷ−ＩＣ１００と、複数
個のＰＩＮダイオードＤ１およびＤ２とを、実装基板上
に搭載して、基板上の配線により相互に接続する構成で
ある。ここでは、高アイソレーションが要求される端子
ＩＮ−ＡまたはＩＮ−Ｂと端子ＩＮ−ＣまたはＩＮ−Ｄ
との間は、別のマトリックスＳＷ−ＩＣやＰＩＮダイオ
ードで構成され、外部配線接続されるため、ボード上の
配線間の相互信号干渉を抑制することにより高アイソレ
ーション特性を実現している。
置６１０は、具体的には、高アイソレーションが得られ
る２個の２×２マトリックスＳＷ−ＩＣ１００と、複数
個のＰＩＮダイオードＤ１およびＤ２とを、実装基板上
に搭載して、基板上の配線により相互に接続する構成で
ある。ここでは、高アイソレーションが要求される端子
ＩＮ−ＡまたはＩＮ−Ｂと端子ＩＮ−ＣまたはＩＮ−Ｄ
との間は、別のマトリックスＳＷ−ＩＣやＰＩＮダイオ
ードで構成され、外部配線接続されるため、ボード上の
配線間の相互信号干渉を抑制することにより高アイソレ
ーション特性を実現している。
【０００８】
【発明が解決しようとする課題】図１３に示す従来の４
×２マトリックスＳＷ装置６１０は、各回路配線上に２
段ずつ、合計８個のＰＩＮダイオードＤ１およびＤ２を
有しているが、ＰＩＮダイオードには逆方向（出力から
入力方向）の伝達特性として高いアイソレーションが要
求されるため、各回路配線上に、複数段のＰＩＮダイオ
ードを直列配置することは必須である。このため、図１
３に示す従来の４×２マトリックスＳＷ装置６１０は、
部品点数が１０個以上と、部品点数が多い。部品点数の
多さは、実装基板の面積増大や、アセンブリ調整工数上
昇などを招く。この結果、コスト上昇を招く。
×２マトリックスＳＷ装置６１０は、各回路配線上に２
段ずつ、合計８個のＰＩＮダイオードＤ１およびＤ２を
有しているが、ＰＩＮダイオードには逆方向（出力から
入力方向）の伝達特性として高いアイソレーションが要
求されるため、各回路配線上に、複数段のＰＩＮダイオ
ードを直列配置することは必須である。このため、図１
３に示す従来の４×２マトリックスＳＷ装置６１０は、
部品点数が１０個以上と、部品点数が多い。部品点数の
多さは、実装基板の面積増大や、アセンブリ調整工数上
昇などを招く。この結果、コスト上昇を招く。
【０００９】そこで、コストの低減のために、４×２マ
トリックスＳＷ−ＩＣの開発が行われている。４×２マ
トリックスＳＷ−ＩＣは、例えば、図１４（ａ）のよう
に、１２個のスイッチ部１００ａを含んでいる。図１４
（ｂ）に、図１４（ａ）に示した４×２マトリックスＳ
Ｗ−ＩＣを、その機能を概念的に示す。スイッチ部１０
０ａのコントロール電圧を適当に設定することにより、
２つの出力端子ＯＵＴ１およびＯＵＴ２は、それぞれ独
自に、入力信号を選択切り替えできる。
トリックスＳＷ−ＩＣの開発が行われている。４×２マ
トリックスＳＷ−ＩＣは、例えば、図１４（ａ）のよう
に、１２個のスイッチ部１００ａを含んでいる。図１４
（ｂ）に、図１４（ａ）に示した４×２マトリックスＳ
Ｗ−ＩＣを、その機能を概念的に示す。スイッチ部１０
０ａのコントロール電圧を適当に設定することにより、
２つの出力端子ＯＵＴ１およびＯＵＴ２は、それぞれ独
自に、入力信号を選択切り替えできる。
【００１０】４×２マトリックスＳＷ−ＩＣについて
も、２×２マトリックスＳＷ−ＩＣと同様に、その構成
要求である図１４（ａ）に示したスイッチ部１００ａの
オン、オフ特性を向上するための素子サイズの最適化、
各スイッチ部をそれぞれ接続する配線が相互に接近する
ことによる信号干渉を抑制するために、集積回路チップ
上配線レイアウトの最適化、４×２マトリックスＳＷ−
ＩＣを搭載するパッケージや実装組立方法の最適化など
が、アイソレーション特性を向上させるために行われて
きた。
も、２×２マトリックスＳＷ−ＩＣと同様に、その構成
要求である図１４（ａ）に示したスイッチ部１００ａの
オン、オフ特性を向上するための素子サイズの最適化、
各スイッチ部をそれぞれ接続する配線が相互に接近する
ことによる信号干渉を抑制するために、集積回路チップ
上配線レイアウトの最適化、４×２マトリックスＳＷ−
ＩＣを搭載するパッケージや実装組立方法の最適化など
が、アイソレーション特性を向上させるために行われて
きた。
【００１１】ところが、前述の通り、４×２マトリック
スＳＷ−ＩＣは、２×２マトリックスＳＷ−ＩＣに対し
て、スイッチ部１００ａの構成要求数も多く、スイッチ
部を相互に接続する信号配線数も２倍をはるかに超えて
おおくなる。さらには、多数のスイッチ部１００ａを制
御するためのＤＣ配線の本数が多く、集積回路チップ上
を複雑に配線しなければならない。したがって、集積回
路チップ上のスイッチ部の接近、信号配線同士の接近お
よび交差が、２×２マトリックスＳＷ−ＩＣ以上に多く
なり、信号の相互干渉を十分に低減できず、よって、ア
イソレーションの向上が困難になる。
スＳＷ−ＩＣは、２×２マトリックスＳＷ−ＩＣに対し
て、スイッチ部１００ａの構成要求数も多く、スイッチ
部を相互に接続する信号配線数も２倍をはるかに超えて
おおくなる。さらには、多数のスイッチ部１００ａを制
御するためのＤＣ配線の本数が多く、集積回路チップ上
を複雑に配線しなければならない。したがって、集積回
路チップ上のスイッチ部の接近、信号配線同士の接近お
よび交差が、２×２マトリックスＳＷ−ＩＣ以上に多く
なり、信号の相互干渉を十分に低減できず、よって、ア
イソレーションの向上が困難になる。
【００１２】上記信号の相互干渉を低減するためには、
スイッチ部ＦＥＴや信号配線間の距離を十分にとること
が有効であるが、半導体集積回路チップのサイズの大幅
な増大を招き、したがって、スイッチＩＣのコストアッ
プを招く。さらには、チップサイズの増大に伴い、大型
のパッケージを準備する必要が出てくるが、パッケージ
の生産ラインを新規に製作することは、スイッチＩＣの
大幅なコストアップを招く。
スイッチ部ＦＥＴや信号配線間の距離を十分にとること
が有効であるが、半導体集積回路チップのサイズの大幅
な増大を招き、したがって、スイッチＩＣのコストアッ
プを招く。さらには、チップサイズの増大に伴い、大型
のパッケージを準備する必要が出てくるが、パッケージ
の生産ラインを新規に製作することは、スイッチＩＣの
大幅なコストアップを招く。
【００１３】それ故、本発明の課題は、端子間のアイソ
レーションが高いだけではなく、衛星放送受信部の半導
体集積回路の構成要素が少く、したがって、小型で、さ
らに低コストで製造できるマトリックス・スイッチ装置
を提供することである。
レーションが高いだけではなく、衛星放送受信部の半導
体集積回路の構成要素が少く、したがって、小型で、さ
らに低コストで製造できるマトリックス・スイッチ装置
を提供することである。
【００１４】
【課題を解決するための手段】本発明によれば、２入力
２出力マトリックス・スイッチを有するマトリックス・
スイッチ装置において、前記２入力２出力マトリックス
・スイッチの後段にシングル・ポール・ダブル・スロー
・スイッチを有し、前記２入力２出力マトリックス・ス
イッチおよび前記シングル・ポール・ダブル・スロー・
スイッチは、互いに一体になるように半導体集積回路化
され、前記２入力２出力マトリックス・スイッチの２出
力端子のうちの一方および前記シングル・ポール・ダブ
ル・スロー・スイッチの２入力端子のうちの一方は、半
導体集積回路チップ上にて互いに電気的に接続され、前
記２入力２出力マトリックス・スイッチの２入力端子、
該２入力２出力マトリックス・スイッチの前記２出力端
子のうちの他方、前記シングル・ポール・ダブル・スロ
ー・スイッチの前記２入力端子のうちの他方、および該
シングル・ポール・ダブル・スロー・スイッチの１出力
端子はそれぞれ、前記半導体集積回路チップ外に導出さ
れていることを特徴とするマトリックス・スイッチ装置
が得られる。
２出力マトリックス・スイッチを有するマトリックス・
スイッチ装置において、前記２入力２出力マトリックス
・スイッチの後段にシングル・ポール・ダブル・スロー
・スイッチを有し、前記２入力２出力マトリックス・ス
イッチおよび前記シングル・ポール・ダブル・スロー・
スイッチは、互いに一体になるように半導体集積回路化
され、前記２入力２出力マトリックス・スイッチの２出
力端子のうちの一方および前記シングル・ポール・ダブ
ル・スロー・スイッチの２入力端子のうちの一方は、半
導体集積回路チップ上にて互いに電気的に接続され、前
記２入力２出力マトリックス・スイッチの２入力端子、
該２入力２出力マトリックス・スイッチの前記２出力端
子のうちの他方、前記シングル・ポール・ダブル・スロ
ー・スイッチの前記２入力端子のうちの他方、および該
シングル・ポール・ダブル・スロー・スイッチの１出力
端子はそれぞれ、前記半導体集積回路チップ外に導出さ
れていることを特徴とするマトリックス・スイッチ装置
が得られる。
【００１５】本発明によれば、２入力２出力マトリック
ス・スイッチを有するマトリックス・スイッチ装置にお
いて、前記２入力２出力マトリックス・スイッチの後段
にシングル・ポール・ダブル・スロー・スイッチを有
し、前記２入力２出力マトリックス・スイッチおよび前
記シングル・ポール・ダブル・スロー・スイッチは、互
いに一体になるように半導体集積回路化され、前記２入
力２出力マトリックス・スイッチの２入力端子、該２入
力２出力マトリックス・スイッチの２出力端子、前記シ
ングル・ポール・ダブル・スロー・スイッチの２入力端
子、および該シングル・ポール・ダブル・スロー・スイ
ッチの１出力端子はそれぞれ、前記半導体集積回路チッ
プ外に導出されていることを特徴とするマトリックス・
スイッチ装置が得られる。
ス・スイッチを有するマトリックス・スイッチ装置にお
いて、前記２入力２出力マトリックス・スイッチの後段
にシングル・ポール・ダブル・スロー・スイッチを有
し、前記２入力２出力マトリックス・スイッチおよび前
記シングル・ポール・ダブル・スロー・スイッチは、互
いに一体になるように半導体集積回路化され、前記２入
力２出力マトリックス・スイッチの２入力端子、該２入
力２出力マトリックス・スイッチの２出力端子、前記シ
ングル・ポール・ダブル・スロー・スイッチの２入力端
子、および該シングル・ポール・ダブル・スロー・スイ
ッチの１出力端子はそれぞれ、前記半導体集積回路チッ
プ外に導出されていることを特徴とするマトリックス・
スイッチ装置が得られる。
【００１６】本発明によれば、第１および第２のマトリ
ックス・スイッチ部として、前記マトリックス・スイッ
チ装置を２個有し、４入力２出力マトリックス・スイッ
チ装置として機能するマトリックス・スイッチ装置であ
って、前記第１のマトリックス・スイッチ部の前記２入
力２出力マトリックス・スイッチの前記他方の出力端子
と前記第２のマトリックス・スイッチ部の前記シングル
・ポール・ダブル・スロー・スイッチの前記他方の入力
端子とは、前記第１および前記第２のマトリックス・ス
イッチ部の各パッケージ外にて第１の外部配線を介して
互いに電気的に接続され、前記第２のマトリックス・ス
イッチ部の前記２入力２出力マトリックス・スイッチの
前記他方の出力端子と前記第１のマトリックス・スイッ
チ部の前記シングル・ポール・ダブル・スロー・スイッ
チの前記他方の入力端子とは、前記第１および前記第２
のマトリックス・スイッチ部の各パッケージ外にて第２
の外部配線を介して互いに電気的に接続されているマト
リックス・スイッチ装置が得られる。
ックス・スイッチ部として、前記マトリックス・スイッ
チ装置を２個有し、４入力２出力マトリックス・スイッ
チ装置として機能するマトリックス・スイッチ装置であ
って、前記第１のマトリックス・スイッチ部の前記２入
力２出力マトリックス・スイッチの前記他方の出力端子
と前記第２のマトリックス・スイッチ部の前記シングル
・ポール・ダブル・スロー・スイッチの前記他方の入力
端子とは、前記第１および前記第２のマトリックス・ス
イッチ部の各パッケージ外にて第１の外部配線を介して
互いに電気的に接続され、前記第２のマトリックス・ス
イッチ部の前記２入力２出力マトリックス・スイッチの
前記他方の出力端子と前記第１のマトリックス・スイッ
チ部の前記シングル・ポール・ダブル・スロー・スイッ
チの前記他方の入力端子とは、前記第１および前記第２
のマトリックス・スイッチ部の各パッケージ外にて第２
の外部配線を介して互いに電気的に接続されているマト
リックス・スイッチ装置が得られる。
【００１７】本発明によれば、前記第１および前記第２
のマトリックス・スイッチ部はそれぞれ、前記パッケー
ジ外に導出される前記端子類としてのリード端子類を備
えており、前記第１および前記第２のマトリックス・ス
イッチ部それぞれの前記リード端子類は、各前記パッケ
ージ上に互いに鏡面対称的に配置されており、前記第１
および前記第２の外部配線は、互いに電気的に絶縁して
いると共に、互いに構造的に交差している前記マトリッ
クス・スイッチ装置が得られる。
のマトリックス・スイッチ部はそれぞれ、前記パッケー
ジ外に導出される前記端子類としてのリード端子類を備
えており、前記第１および前記第２のマトリックス・ス
イッチ部それぞれの前記リード端子類は、各前記パッケ
ージ上に互いに鏡面対称的に配置されており、前記第１
および前記第２の外部配線は、互いに電気的に絶縁して
いると共に、互いに構造的に交差している前記マトリッ
クス・スイッチ装置が得られる。
【００１８】本発明によれば、前記第１の外部配線は、
プリント電子回路基板の板面上に形成され、前記第２の
外部配線は、前記第１の外部配線上を越えて配されてい
る前記マトリックス・スイッチ装置が得られる。
プリント電子回路基板の板面上に形成され、前記第２の
外部配線は、前記第１の外部配線上を越えて配されてい
る前記マトリックス・スイッチ装置が得られる。
【００１９】本発明によれば、前記第１の外部配線は、
プリント電子回路基板の一方の板面上に形成され、前記
第２の外部配線は、スルーホールを介してプリント電子
回路基板の他方の板面上に形成されている前記マトリッ
クス・スイッチ装置が得られる。
プリント電子回路基板の一方の板面上に形成され、前記
第２の外部配線は、スルーホールを介してプリント電子
回路基板の他方の板面上に形成されている前記マトリッ
クス・スイッチ装置が得られる。
【００２０】本発明によれば、前記第１および前記第２
のマトリックス・スイッチ部はそれぞれ、プリント電子
回路基板の一方および他方の板面上に搭載され、前記第
１の外部配線は、スルーホールを介して前記第１および
前記第２のマトリックス・スイッチ部間を電気的に接続
し、前記第２の外部配線は、プリント電子回路基板の一
方または他方の板面上にて前記第１の外部配線上を越え
ると共に、スルーホールを介して前記第１および前記第
２のマトリックス・スイッチ部間を電気的に接続する前
記マトリックス・スイッチ装置が得られる。
のマトリックス・スイッチ部はそれぞれ、プリント電子
回路基板の一方および他方の板面上に搭載され、前記第
１の外部配線は、スルーホールを介して前記第１および
前記第２のマトリックス・スイッチ部間を電気的に接続
し、前記第２の外部配線は、プリント電子回路基板の一
方または他方の板面上にて前記第１の外部配線上を越え
ると共に、スルーホールを介して前記第１および前記第
２のマトリックス・スイッチ部間を電気的に接続する前
記マトリックス・スイッチ装置が得られる。
【００２１】本発明によれば、第１乃至第４のマトリッ
クス・スイッチ部として、前記マトリックス・スイッチ
装置を４個有し、４入力４出力マトリックス・スイッチ
装置として機能するマトリックス・スイッチ装置であっ
て、前記第１のマトリックス・スイッチ部の前記２入力
２出力マトリックス・スイッチの前記他方の出力端子と
前記第２のマトリックス・スイッチ部の前記シングル・
ポール・ダブル・スロー・スイッチの前記他方の入力端
子とは、前記第１および前記第２のマトリックス・スイ
ッチ部の各パッケージ外にて第１の外部配線を介して互
いに電気的に接続され、前記第２のマトリックス・スイ
ッチ部の前記２入力２出力マトリックス・スイッチの前
記他方の出力端子と前記第１のマトリックス・スイッチ
部の前記シングル・ポール・ダブル・スロー・スイッチ
の前記他方の入力端子とは、前記第１および前記第２の
マトリックス・スイッチ部の各パッケージ外にて第２の
外部配線を介して互いに電気的に接続され、前記第３の
マトリックス・スイッチ部の前記２入力２出力マトリッ
クス・スイッチの前記他方の出力端子と前記第４のマト
リックス・スイッチ部の前記シングル・ポール・ダブル
・スロー・スイッチの前記他方の入力端子とは、前記第
３および前記第４のマトリックス・スイッチ部の各パッ
ケージ外にて第３の外部配線を介して互いに電気的に接
続され、前記第４のマトリックス・スイッチ部の前記２
入力２出力マトリックス・スイッチの前記他方の出力端
子と前記第３のマトリックス・スイッチ部の前記シング
ル・ポール・ダブル・スロー・スイッチの前記他方の入
力端子とは、前記第３および前記第４のマトリックス・
スイッチ部の各パッケージ外にて第４の外部配線を介し
て互いに電気的に接続され、前記第１および前記第３の
マトリックス・スイッチ部の前記２入力２出力マトリッ
クス・スイッチの各前記一方の入力端子は、各パッケー
ジ外にて第５の外部配線を介して互いに電気的に接続さ
れ、前記第１および前記第３のマトリックス・スイッチ
部の前記２入力２出力マトリックス・スイッチの各前記
他方の入力端子は、各パッケージ外にて第６の外部配線
を介して互いに電気的に接続され、前記第２および前記
第４のマトリックス・スイッチ部の前記２入力２出力マ
トリックス・スイッチの各前記一方の入力端子は、各パ
ッケージ外にて第７の外部配線を介して互いに電気的に
接続され、前記第２および前記第４のマトリックス・ス
イッチ部の前記２入力２出力マトリックス・スイッチの
各前記他方の入力端子は、各パッケージ外にて第８の外
部配線を介して互いに電気的に接続されているマトリッ
クス・スイッチ装置が得られる。
クス・スイッチ部として、前記マトリックス・スイッチ
装置を４個有し、４入力４出力マトリックス・スイッチ
装置として機能するマトリックス・スイッチ装置であっ
て、前記第１のマトリックス・スイッチ部の前記２入力
２出力マトリックス・スイッチの前記他方の出力端子と
前記第２のマトリックス・スイッチ部の前記シングル・
ポール・ダブル・スロー・スイッチの前記他方の入力端
子とは、前記第１および前記第２のマトリックス・スイ
ッチ部の各パッケージ外にて第１の外部配線を介して互
いに電気的に接続され、前記第２のマトリックス・スイ
ッチ部の前記２入力２出力マトリックス・スイッチの前
記他方の出力端子と前記第１のマトリックス・スイッチ
部の前記シングル・ポール・ダブル・スロー・スイッチ
の前記他方の入力端子とは、前記第１および前記第２の
マトリックス・スイッチ部の各パッケージ外にて第２の
外部配線を介して互いに電気的に接続され、前記第３の
マトリックス・スイッチ部の前記２入力２出力マトリッ
クス・スイッチの前記他方の出力端子と前記第４のマト
リックス・スイッチ部の前記シングル・ポール・ダブル
・スロー・スイッチの前記他方の入力端子とは、前記第
３および前記第４のマトリックス・スイッチ部の各パッ
ケージ外にて第３の外部配線を介して互いに電気的に接
続され、前記第４のマトリックス・スイッチ部の前記２
入力２出力マトリックス・スイッチの前記他方の出力端
子と前記第３のマトリックス・スイッチ部の前記シング
ル・ポール・ダブル・スロー・スイッチの前記他方の入
力端子とは、前記第３および前記第４のマトリックス・
スイッチ部の各パッケージ外にて第４の外部配線を介し
て互いに電気的に接続され、前記第１および前記第３の
マトリックス・スイッチ部の前記２入力２出力マトリッ
クス・スイッチの各前記一方の入力端子は、各パッケー
ジ外にて第５の外部配線を介して互いに電気的に接続さ
れ、前記第１および前記第３のマトリックス・スイッチ
部の前記２入力２出力マトリックス・スイッチの各前記
他方の入力端子は、各パッケージ外にて第６の外部配線
を介して互いに電気的に接続され、前記第２および前記
第４のマトリックス・スイッチ部の前記２入力２出力マ
トリックス・スイッチの各前記一方の入力端子は、各パ
ッケージ外にて第７の外部配線を介して互いに電気的に
接続され、前記第２および前記第４のマトリックス・ス
イッチ部の前記２入力２出力マトリックス・スイッチの
各前記他方の入力端子は、各パッケージ外にて第８の外
部配線を介して互いに電気的に接続されているマトリッ
クス・スイッチ装置が得られる。
【００２２】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態によるマトリックス・スイッチ装置を説明す
る。
実施の形態によるマトリックス・スイッチ装置を説明す
る。
【００２３】前述したように、４×２マトリックスＳＷ
を１個の半導体ＩＣで構成すると高いアイソレーション
特性を低コストで実現することが困難である。そこで、
図１のように、４×２マトリックスＳＷを２個の半導体
ＩＣで構成する場合を考える。この場合、図１（ａ）お
よび（ｂ）のように、２つの２×２マトリックスＳＷと
ＳＰＤＴ−ＳＷとを２個の半導体ＩＣで構成し、接続す
る２つの構成方法が考えられる。
を１個の半導体ＩＣで構成すると高いアイソレーション
特性を低コストで実現することが困難である。そこで、
図１のように、４×２マトリックスＳＷを２個の半導体
ＩＣで構成する場合を考える。この場合、図１（ａ）お
よび（ｂ）のように、２つの２×２マトリックスＳＷと
ＳＰＤＴ−ＳＷとを２個の半導体ＩＣで構成し、接続す
る２つの構成方法が考えられる。
【００２４】図２（ａ）および（ｂ）に、ＳＰＤＴ（Si
ngle-Pole Double-Throw、シングル・ポール・ダブル・
スロー）スイッチの構成を示す。この場合のＳＰＤＴス
イッチＩＣは、１つの出力端子から２つの入力のうちの
いずれか一方を、スイッチ部１００ａのコントロール電
圧を適当に設定することにより、選択する構成である。
ngle-Pole Double-Throw、シングル・ポール・ダブル・
スロー）スイッチの構成を示す。この場合のＳＰＤＴス
イッチＩＣは、１つの出力端子から２つの入力のうちの
いずれか一方を、スイッチ部１００ａのコントロール電
圧を適当に設定することにより、選択する構成である。
【００２５】図１（ａ）は、２個の２×２マトリックス
ＳＷが１つの半導体ＩＣチップ上に集積されており、ま
た、２個のＳＰＤＴ−ＳＷが１つの半導体ＩＣチップ上
に集積されている。別々の人工衛星からの信号を入力す
るＩＮ−Ａ、ＢおよびＩＮ−Ｃ、Ｄからの入力信号は、
非常に高いアイソレーションを確保しなければならない
ため、図１（ａ）左側の２つの２×２マトリックスＳＷ
間と、右側の２つのＳＰＤＴ−ＳＷ間とは、特に高いア
イソレーションを確保しなければならない。ところが、
左側の２つの２×２マトリックスＳＷから構成されるＩ
Ｃは、１つの半導体ＩＣチップ上に形成されているがた
めに、非常に高いアイソレーションを確保することは、
困難である。一般に、配線間の信号の干渉量は、当該配
線間の距離により変化するため、２つの２×２ＳＷの間
隔を十分に拡げることによりアイソレーションは向上す
るものの、ペレットのサイズが大きくなり、マトリック
スＳＷのコストを大幅に上げてしまう。同様に、右側の
２つのＳＰＤＴ−ＳＷから構成されるＩＣも、１つの半
導体ＩＣチップ上に形成されているがために、ＳＰＤＴ
−ＳＷ間にて非常に高いアイソレーションを確保するこ
とは、困難である。したがって、図１（ａ）の４×２マ
トリックスＳＷの構成では、高いアイソレーション特性
を低いコストで実現することは、極めて難しい。
ＳＷが１つの半導体ＩＣチップ上に集積されており、ま
た、２個のＳＰＤＴ−ＳＷが１つの半導体ＩＣチップ上
に集積されている。別々の人工衛星からの信号を入力す
るＩＮ−Ａ、ＢおよびＩＮ−Ｃ、Ｄからの入力信号は、
非常に高いアイソレーションを確保しなければならない
ため、図１（ａ）左側の２つの２×２マトリックスＳＷ
間と、右側の２つのＳＰＤＴ−ＳＷ間とは、特に高いア
イソレーションを確保しなければならない。ところが、
左側の２つの２×２マトリックスＳＷから構成されるＩ
Ｃは、１つの半導体ＩＣチップ上に形成されているがた
めに、非常に高いアイソレーションを確保することは、
困難である。一般に、配線間の信号の干渉量は、当該配
線間の距離により変化するため、２つの２×２ＳＷの間
隔を十分に拡げることによりアイソレーションは向上す
るものの、ペレットのサイズが大きくなり、マトリック
スＳＷのコストを大幅に上げてしまう。同様に、右側の
２つのＳＰＤＴ−ＳＷから構成されるＩＣも、１つの半
導体ＩＣチップ上に形成されているがために、ＳＰＤＴ
−ＳＷ間にて非常に高いアイソレーションを確保するこ
とは、困難である。したがって、図１（ａ）の４×２マ
トリックスＳＷの構成では、高いアイソレーション特性
を低いコストで実現することは、極めて難しい。
【００２６】一方、図１（ｂ）は、１つの２×２マトリ
ックスＳＷと１つのＳＰＤＴ−ＳＷとが１つの半導体Ｉ
Ｃチップ上に構成されており、このような半導体ＩＣチ
ップを２個用いて、４×２マトリックスＳＷを構成す
る。この場合には、高いアイソレーションを確保する必
要がある、２つの２×２マトリックスＳＷ間、ならび
に、２つのＳＰＤＴ−ＳＷ間は、別々の半導体ＩＣチッ
プにできるため、アイソレーションの確保が容易であ
る。したがって、ＩＮ−Ａ、ＢとＩＮ−Ｃ、Ｄの信号を
各々のＩＣに任意に切り換えるための外部配線での交差
部分（部分Ａ）での配線間のクロストークを十分に低減
することと、最終的に出力信号を切り換えて決定する機
能の各々のＳＰＤＴ−ＳＷのアイソレーション特性とを
とれれば、図１（ｂ）の４×２マトリックスＳＷの高い
アイソレーション特性を低コストで実現できる。
ックスＳＷと１つのＳＰＤＴ−ＳＷとが１つの半導体Ｉ
Ｃチップ上に構成されており、このような半導体ＩＣチ
ップを２個用いて、４×２マトリックスＳＷを構成す
る。この場合には、高いアイソレーションを確保する必
要がある、２つの２×２マトリックスＳＷ間、ならび
に、２つのＳＰＤＴ−ＳＷ間は、別々の半導体ＩＣチッ
プにできるため、アイソレーションの確保が容易であ
る。したがって、ＩＮ−Ａ、ＢとＩＮ−Ｃ、Ｄの信号を
各々のＩＣに任意に切り換えるための外部配線での交差
部分（部分Ａ）での配線間のクロストークを十分に低減
することと、最終的に出力信号を切り換えて決定する機
能の各々のＳＰＤＴ−ＳＷのアイソレーション特性とを
とれれば、図１（ｂ）の４×２マトリックスＳＷの高い
アイソレーション特性を低コストで実現できる。
【００２７】［実施の形態１］図３を参照して、本発明
の実施の形態１によるマトリックスＳＷ装置２０は、２
×２マトリックスＳＷ２１およびＳＰＤＴ−ＳＷ２２を
含み、単一のチップ状に半導体集積回路化されたＩＣで
ある。
の実施の形態１によるマトリックスＳＷ装置２０は、２
×２マトリックスＳＷ２１およびＳＰＤＴ−ＳＷ２２を
含み、単一のチップ状に半導体集積回路化されたＩＣで
ある。
【００２８】２×２マトリックスＳＷ２１の２出力端子
のうちの一方と、ＳＰＤＴ−ＳＷ２２の２入力端子のう
ち一方とは、チップ上の配線により電気的に接続されて
いる。２×２マトリックスＳＷの他方の出力端子、ＳＰ
ＤＴ−ＳＷの他方の入力端子、２×２マトリックスＳＷ
２１の２つの入力端子、ならびにＳＰＤＴ−ＳＷ２２の
１つの出力端子はそれぞれ、半導体集積回路チップから
外部端子として導出されている。
のうちの一方と、ＳＰＤＴ−ＳＷ２２の２入力端子のう
ち一方とは、チップ上の配線により電気的に接続されて
いる。２×２マトリックスＳＷの他方の出力端子、ＳＰ
ＤＴ−ＳＷの他方の入力端子、２×２マトリックスＳＷ
２１の２つの入力端子、ならびにＳＰＤＴ−ＳＷ２２の
１つの出力端子はそれぞれ、半導体集積回路チップから
外部端子として導出されている。
【００２９】［実施の形態２］図３に示したＩＣである
マトリックスＳＷ装置２０を例えば２個用いて４×２マ
トリックスＳＷ装置を構成した場合には、特に高いチャ
ンネル間アイソレーション特性が要求される部分は、Ｓ
ＰＤＴスイッチ２２のオフ特性である。そこで、マトリ
ックスＳＷ装置２０を製品として量産する場合には、Ｓ
ＰＤＴ−ＳＷ２２のアイソレーション特性を選別評価す
る必要がある。
マトリックスＳＷ装置２０を例えば２個用いて４×２マ
トリックスＳＷ装置を構成した場合には、特に高いチャ
ンネル間アイソレーション特性が要求される部分は、Ｓ
ＰＤＴスイッチ２２のオフ特性である。そこで、マトリ
ックスＳＷ装置２０を製品として量産する場合には、Ｓ
ＰＤＴ−ＳＷ２２のアイソレーション特性を選別評価す
る必要がある。
【００３０】この必要性に対応した装置が、図４に示し
た本発明の実施の形態２によるマトリックスＳＷ装置２
０´である。図４を参照して、マトリックスＳＷ装置２
０´は、２×２マトリックスＳＷ２１の両方の入力端子
および両方の出力端子ならびにＳＰＤＴ−ＳＷ２２の両
方の入力端子および片方の出力端子はそれぞれ、外部端
子として半導体集積回路チップの外に導出されている。
この構成により、ＳＰＤＴ−ＳＷ２２のアイソレーショ
ン特性の選別評価が可能となる。ここで、マトリックス
ＳＷ２０´の２×２マトリックスＳＷ２１の一方の出力
端子とＳＰＤＴ−ＳＷ２２の一方の入力端子をパッケー
ジの外側、例えば、実装基板上で接続することにより、
マトリックスＳＷ２０と同じ機能を持つようにできる。
た本発明の実施の形態２によるマトリックスＳＷ装置２
０´である。図４を参照して、マトリックスＳＷ装置２
０´は、２×２マトリックスＳＷ２１の両方の入力端子
および両方の出力端子ならびにＳＰＤＴ−ＳＷ２２の両
方の入力端子および片方の出力端子はそれぞれ、外部端
子として半導体集積回路チップの外に導出されている。
この構成により、ＳＰＤＴ−ＳＷ２２のアイソレーショ
ン特性の選別評価が可能となる。ここで、マトリックス
ＳＷ２０´の２×２マトリックスＳＷ２１の一方の出力
端子とＳＰＤＴ−ＳＷ２２の一方の入力端子をパッケー
ジの外側、例えば、実装基板上で接続することにより、
マトリックスＳＷ２０と同じ機能を持つようにできる。
【００３１】［実施の形態３］図５を参照して、本発明
の実施の形態３によるマトリックスＳＷ装置は、図３に
示したＩＣであるマトリックスＳＷ装置２０と同様のマ
トリックスＳＷ装置３１および３２を用いて構成された
４×２マトリックスＳＷ装置３０である。
の実施の形態３によるマトリックスＳＷ装置は、図３に
示したＩＣであるマトリックスＳＷ装置２０と同様のマ
トリックスＳＷ装置３１および３２を用いて構成された
４×２マトリックスＳＷ装置３０である。
【００３２】マトリックスＳＷ装置３１および３２はそ
れぞれ、２×２マトリックスＳＷ３１１および３２１
と、ＳＰＤＴ−ＳＷ３１２および３２２を有しており、
ＳＰＤＴ−ＳＷ３１１およびＳＰＤＴ−ＳＷ３１２は１
つの半導体ＩＣチップ上に集積化されており、また、Ｓ
ＰＤＴ−ＳＷ３２１およびＳＰＤＴ−ＳＷ３２２も１つ
の半導体ＩＣチップ上に集積化されている。
れぞれ、２×２マトリックスＳＷ３１１および３２１
と、ＳＰＤＴ−ＳＷ３１２および３２２を有しており、
ＳＰＤＴ−ＳＷ３１１およびＳＰＤＴ−ＳＷ３１２は１
つの半導体ＩＣチップ上に集積化されており、また、Ｓ
ＰＤＴ−ＳＷ３２１およびＳＰＤＴ−ＳＷ３２２も１つ
の半導体ＩＣチップ上に集積化されている。
【００３３】マトリックスＳＷ装置３１の２×２マトリ
ックスＳＷ３１１の２つの出力端子の一方は外部出力端
子であり、マトリックスＳＷ装置３２のＳＰＤＴ−ＳＷ
３２２の２つの入力端子の一方である外部入力端子に、
第１の外部配線を介して接続されている。また、マトリ
ックスＳＷ装置３２の２×２マトリックスＳＷ３２１の
２つの出力端子の一方は外部出力端子であり、マトリッ
クスＳＷ装置３１のＳＰＤＴ−ＳＷ３１２の２つの入力
端子の一方である外部入力端子に、第２の外部配線を介
して接続されている。第１および第２の外部配線は、互
いに電気的に絶縁かつ物理的に交差しているため、マト
リックスＳＷ装置３０は、特に、ＩＮ−Ａ，ＢとＩＮ−
Ｃ，Ｄ端子間で高アイソレーション特性が実現される。
しかしながら、ＩＣ部品点数を２個で実現できるため、
実装基板面積を大幅に低減でき、また配線箇所も少なく
てすむためアセンブリ工数の低減、従って製品コストを
削減可能となる。
ックスＳＷ３１１の２つの出力端子の一方は外部出力端
子であり、マトリックスＳＷ装置３２のＳＰＤＴ−ＳＷ
３２２の２つの入力端子の一方である外部入力端子に、
第１の外部配線を介して接続されている。また、マトリ
ックスＳＷ装置３２の２×２マトリックスＳＷ３２１の
２つの出力端子の一方は外部出力端子であり、マトリッ
クスＳＷ装置３１のＳＰＤＴ−ＳＷ３１２の２つの入力
端子の一方である外部入力端子に、第２の外部配線を介
して接続されている。第１および第２の外部配線は、互
いに電気的に絶縁かつ物理的に交差しているため、マト
リックスＳＷ装置３０は、特に、ＩＮ−Ａ，ＢとＩＮ−
Ｃ，Ｄ端子間で高アイソレーション特性が実現される。
しかしながら、ＩＣ部品点数を２個で実現できるため、
実装基板面積を大幅に低減でき、また配線箇所も少なく
てすむためアセンブリ工数の低減、従って製品コストを
削減可能となる。
【００３４】例えば、図１３に示された従来のマトリッ
クスＳＷ装置と比較して、部品点数を１０個から２個に
低減できる。
クスＳＷ装置と比較して、部品点数を１０個から２個に
低減できる。
【００３５】４入力２出力のＤＢＳシステムで２衛星か
らの信号間の干渉を大幅に低減させるために、図５およ
び図１３の部分Ａでの信号干渉を十分に低減させる必要
があるが、本発明によるマトリックスＳＷ装置は、この
ような部分をＩＣの外部に設けることによって十分な信
号干渉対策をとることができ、かつ、半導体ＩＣ２個と
いう少い部品点数、即ち、低コストで、高性能な４×２
システムを実現できる。
らの信号間の干渉を大幅に低減させるために、図５およ
び図１３の部分Ａでの信号干渉を十分に低減させる必要
があるが、本発明によるマトリックスＳＷ装置は、この
ような部分をＩＣの外部に設けることによって十分な信
号干渉対策をとることができ、かつ、半導体ＩＣ２個と
いう少い部品点数、即ち、低コストで、高性能な４×２
システムを実現できる。
【００３６】［実施の形態４］図６を参照して、本発明
の実施の形態４によるマトリックスＳＷ装置は、図３に
示したＩＣであるマトリックスＳＷ装置２０と同様の構
成で、なおかつピン配置が互いに鏡面対称的な２個のマ
トリックスＳＷ装置４１および４２を用いて構成された
４×２マトリックスＳＷ装置４０である。
の実施の形態４によるマトリックスＳＷ装置は、図３に
示したＩＣであるマトリックスＳＷ装置２０と同様の構
成で、なおかつピン配置が互いに鏡面対称的な２個のマ
トリックスＳＷ装置４１および４２を用いて構成された
４×２マトリックスＳＷ装置４０である。
【００３７】マトリックスＳＷ装置４１および４２はそ
れぞれ、１つの半導体ＩＣチップ上に２×２マトリック
スＳＷ４１１および４２１と、ＳＰＤＴ−ＳＷ４１２お
よび４２２をそれぞれ有している。
れぞれ、１つの半導体ＩＣチップ上に２×２マトリック
スＳＷ４１１および４２１と、ＳＰＤＴ−ＳＷ４１２お
よび４２２をそれぞれ有している。
【００３８】マトリックスＳＷ装置４１の２×２マトリ
ックスＳＷ４１１の２つの出力端子の一方は外部出力端
子であり、マトリックスＳＷ装置４２のＳＰＤＴ−ＳＷ
４２２の２つの入力端子の一方である外部入力端子に、
第１の外部配線を介して接続されている。また、マトリ
ックスＳＷ装置４２の２×２マトリックスＳＷ４２１の
２つの出力端子の一方は外部出力端子であり、マトリッ
クスＳＷ装置４１のＳＰＤＴ−ＳＷ４１２の２つの入力
端子の一方である外部入力端子に、第２の外部配線を介
して接続されている。第１および第２の外部配線は、互
いに電気的に絶縁かつ物理的に交差している。
ックスＳＷ４１１の２つの出力端子の一方は外部出力端
子であり、マトリックスＳＷ装置４２のＳＰＤＴ−ＳＷ
４２２の２つの入力端子の一方である外部入力端子に、
第１の外部配線を介して接続されている。また、マトリ
ックスＳＷ装置４２の２×２マトリックスＳＷ４２１の
２つの出力端子の一方は外部出力端子であり、マトリッ
クスＳＷ装置４１のＳＰＤＴ−ＳＷ４１２の２つの入力
端子の一方である外部入力端子に、第２の外部配線を介
して接続されている。第１および第２の外部配線は、互
いに電気的に絶縁かつ物理的に交差している。
【００３９】４×２マトリックスＳＷ装置４０は、鏡面
対称なピン配置であるマトリックスＳＷ装置４１および
４２を用いて構成されているため、基板上の実装におい
て十分にクロストークを低減する必要がある部分Ａの箇
所のクロス状の外部配線の長さを十分に短くでき、信号
線の実装基板上での引き回し距離を短くできるため、よ
って、信号間のアイソレーション特性を十分高くするこ
とが可能である。
対称なピン配置であるマトリックスＳＷ装置４１および
４２を用いて構成されているため、基板上の実装におい
て十分にクロストークを低減する必要がある部分Ａの箇
所のクロス状の外部配線の長さを十分に短くでき、信号
線の実装基板上での引き回し距離を短くできるため、よ
って、信号間のアイソレーション特性を十分高くするこ
とが可能である。
【００４０】［実施の形態５］図７を参照して、本発明
の実施の形態５によるマトリックスＳＷ装置は、図６に
示したピン配置が互いに鏡面対称的な２個のマトリック
スＳＷ装置４１および４２の対を二対用いて構成された
４×４マトリックスＳＷ装置５０である。
の実施の形態５によるマトリックスＳＷ装置は、図６に
示したピン配置が互いに鏡面対称的な２個のマトリック
スＳＷ装置４１および４２の対を二対用いて構成された
４×４マトリックスＳＷ装置５０である。
【００４１】第１のマトリックスＳＷ装置４１の２×２
マトリックスＳＷ４１１の２つの出力端子の一方は外部
出力端子であり、第１のマトリックスＳＷ装置４２のＳ
ＰＤＴ−ＳＷ４２２の２つの入力端子の一方である外部
入力端子に、第１の外部配線を介して接続されている。
また、第１のマトリックスＳＷ装置４２の２×２マトリ
ックスＳＷ４２１の２つの出力端子の一方は外部出力端
子であり、第１のマトリックスＳＷ装置４１のＳＰＤＴ
−ＳＷ４１２の２つの入力端子の一方である外部入力端
子に、第２の外部配線を介して接続されている。第１お
よび第２の外部配線は、互いに電気的に絶縁かつ物理的
に交差している。
マトリックスＳＷ４１１の２つの出力端子の一方は外部
出力端子であり、第１のマトリックスＳＷ装置４２のＳ
ＰＤＴ−ＳＷ４２２の２つの入力端子の一方である外部
入力端子に、第１の外部配線を介して接続されている。
また、第１のマトリックスＳＷ装置４２の２×２マトリ
ックスＳＷ４２１の２つの出力端子の一方は外部出力端
子であり、第１のマトリックスＳＷ装置４１のＳＰＤＴ
−ＳＷ４１２の２つの入力端子の一方である外部入力端
子に、第２の外部配線を介して接続されている。第１お
よび第２の外部配線は、互いに電気的に絶縁かつ物理的
に交差している。
【００４２】第２のマトリックスＳＷ装置４１の２×２
マトリックスＳＷ４１１の２つの出力端子の一方は外部
出力端子であり、第２のマトリックスＳＷ装置４２のＳ
ＰＤＴ−ＳＷ４２２の２つの入力端子の一方である外部
入力端子に、第３の外部配線を介して接続されている。
また、第２のマトリックスＳＷ装置４２の２×２マトリ
ックスＳＷ４２１の２つの出力端子の一方は外部出力端
子であり、第２のマトリックスＳＷ装置４１のＳＰＤＴ
−ＳＷ４１２の２つの入力端子の一方である外部入力端
子に、第４の外部配線を介して接続されている。第３お
よび第４の外部配線は、互いに電気的に絶縁かつ物理的
に交差している。
マトリックスＳＷ４１１の２つの出力端子の一方は外部
出力端子であり、第２のマトリックスＳＷ装置４２のＳ
ＰＤＴ−ＳＷ４２２の２つの入力端子の一方である外部
入力端子に、第３の外部配線を介して接続されている。
また、第２のマトリックスＳＷ装置４２の２×２マトリ
ックスＳＷ４２１の２つの出力端子の一方は外部出力端
子であり、第２のマトリックスＳＷ装置４１のＳＰＤＴ
−ＳＷ４１２の２つの入力端子の一方である外部入力端
子に、第４の外部配線を介して接続されている。第３お
よび第４の外部配線は、互いに電気的に絶縁かつ物理的
に交差している。
【００４３】さらに、第１および第２のマトリックスＳ
Ｗ装置４１の２×２マトリックスＳＷ４１１の２つの入
力端子の一方はそれぞれ外部入力端子であり、互いに、
第５の外部配線を介して接続されている。同様に、第１
および第２のマトリックスＳＷ装置４１の２×２マトリ
ックスＳＷ４１１の２つの入力端子の他方もそれぞれ外
部入力端子であり、互いに、第６の外部配線を介して接
続されている。第１および第２のマトリックスＳＷ装置
４２の２×２マトリックスＳＷ４２１の２つの入力端子
の一方もそれぞれ外部入力端子であり、互いに、第７の
外部配線を介して接続されている。第１および第２のマ
トリックスＳＷ装置４２の２×２マトリックスＳＷ４２
１の２つの入力端子の他方もそれぞれ外部入力端子であ
り、互いに、第８の外部配線を介して接続されている。
Ｗ装置４１の２×２マトリックスＳＷ４１１の２つの入
力端子の一方はそれぞれ外部入力端子であり、互いに、
第５の外部配線を介して接続されている。同様に、第１
および第２のマトリックスＳＷ装置４１の２×２マトリ
ックスＳＷ４１１の２つの入力端子の他方もそれぞれ外
部入力端子であり、互いに、第６の外部配線を介して接
続されている。第１および第２のマトリックスＳＷ装置
４２の２×２マトリックスＳＷ４２１の２つの入力端子
の一方もそれぞれ外部入力端子であり、互いに、第７の
外部配線を介して接続されている。第１および第２のマ
トリックスＳＷ装置４２の２×２マトリックスＳＷ４２
１の２つの入力端子の他方もそれぞれ外部入力端子であ
り、互いに、第８の外部配線を介して接続されている。
【００４４】４×４マトリックスＳＷ装置を、従来のよ
うに２×２マトリックスＳＷ−ＩＣおよび複数のピンダ
イオードで構成する図１３のような構成では部品点数は
２０個以上と非常に多いが、本発明の構成によれば、Ｉ
Ｃ部品数は４個で実現でき、製品コストを大幅に低減で
きる。
うに２×２マトリックスＳＷ−ＩＣおよび複数のピンダ
イオードで構成する図１３のような構成では部品点数は
２０個以上と非常に多いが、本発明の構成によれば、Ｉ
Ｃ部品数は４個で実現でき、製品コストを大幅に低減で
きる。
【００４５】［実施の形態６］図８を参照して、本発明
の実施の形態６によるマトリックスＳＷ装置は、図６に
示したマトリックスＳＷ装置４０のより具体的な例であ
り、ピン配置が互いに鏡面対称的な２個のマトリックス
ＳＷ装置４１および４２を用いて構成された４×２マト
リックスＳＷ装置４０´である。
の実施の形態６によるマトリックスＳＷ装置は、図６に
示したマトリックスＳＷ装置４０のより具体的な例であ
り、ピン配置が互いに鏡面対称的な２個のマトリックス
ＳＷ装置４１および４２を用いて構成された４×２マト
リックスＳＷ装置４０´である。
【００４６】４×２マトリックスＳＷ装置４０´は、プ
リント電子回路基板上に搭載されたＩＣ状のマトリック
スＳＷ装置４１および４２と、マトリックスＳＷ装置４
１内の２×２マトリックスＳＷの外部出力端子とマトリ
ックスＳＷ装置４２内のＳＰＤＴ−ＳＷの外部入力端子
とを接続する第１の外部配線と、マトリックスＳＷ装置
４２の２×２マトリックスＳＷの外部出力端子とマトリ
ックスＳＷ装置４１のＳＰＤＴ−ＳＷの外部入力端子と
を接続する第２の外部配線４３とを有している。第１の
外部配線は、プリント電子回路基板上に印刷されてい
る。第２の外部配線４３は、第１の外部配線に対して電
気的に絶縁かつ物理的に交差すべく、リード線により第
１の外部配線上を越えて配されている。尚、図８におい
ては、説明の便宜上、第２の外部配線４３の形状を概念
的に描いており、実際の形状とは異なる。
リント電子回路基板上に搭載されたＩＣ状のマトリック
スＳＷ装置４１および４２と、マトリックスＳＷ装置４
１内の２×２マトリックスＳＷの外部出力端子とマトリ
ックスＳＷ装置４２内のＳＰＤＴ−ＳＷの外部入力端子
とを接続する第１の外部配線と、マトリックスＳＷ装置
４２の２×２マトリックスＳＷの外部出力端子とマトリ
ックスＳＷ装置４１のＳＰＤＴ−ＳＷの外部入力端子と
を接続する第２の外部配線４３とを有している。第１の
外部配線は、プリント電子回路基板上に印刷されてい
る。第２の外部配線４３は、第１の外部配線に対して電
気的に絶縁かつ物理的に交差すべく、リード線により第
１の外部配線上を越えて配されている。尚、図８におい
ては、説明の便宜上、第２の外部配線４３の形状を概念
的に描いており、実際の形状とは異なる。
【００４７】４×２マトリックスＳＷ装置４０´は、こ
のような第２の外部配線４３を有する構造であるため、
配線間の信号干渉を低減でき、高アイソレーションを確
保できる。
のような第２の外部配線４３を有する構造であるため、
配線間の信号干渉を低減でき、高アイソレーションを確
保できる。
【００４８】［実施の形態７］図９を参照して、本発明
の実施の形態７によるマトリックスＳＷ装置は、図６に
示したマトリックスＳＷ装置４０のより具体的な例であ
り、ピン配置が互いに鏡面対称的な２個のマトリックス
ＳＷ装置４１および４２を用いて構成された４×２マト
リックスＳＷ装置４０´´である。
の実施の形態７によるマトリックスＳＷ装置は、図６に
示したマトリックスＳＷ装置４０のより具体的な例であ
り、ピン配置が互いに鏡面対称的な２個のマトリックス
ＳＷ装置４１および４２を用いて構成された４×２マト
リックスＳＷ装置４０´´である。
【００４９】４×２マトリックスＳＷ装置４０´´は、
プリント電子回路基板上に搭載されたＩＣ状のマトリッ
クスＳＷ装置４１および４２と、マトリックスＳＷ装置
４１内の２×２マトリックスＳＷの外部出力端子とマト
リックスＳＷ装置４２内のＳＰＤＴ−ＳＷの外部入力端
子とを接続する第１の外部配線と、マトリックスＳＷ装
置４２の２×２マトリックスＳＷの外部出力端子とマト
リックスＳＷ装置４１のＳＰＤＴ−ＳＷの外部入力端子
とを接続する第２の外部配線４４とを有している。第１
の外部配線は、プリント電子回路基板上に印刷されてい
る。第２の外部配線４４は、第１の外部配線に対して電
気的に絶縁かつ物理的に交差している。
プリント電子回路基板上に搭載されたＩＣ状のマトリッ
クスＳＷ装置４１および４２と、マトリックスＳＷ装置
４１内の２×２マトリックスＳＷの外部出力端子とマト
リックスＳＷ装置４２内のＳＰＤＴ−ＳＷの外部入力端
子とを接続する第１の外部配線と、マトリックスＳＷ装
置４２の２×２マトリックスＳＷの外部出力端子とマト
リックスＳＷ装置４１のＳＰＤＴ−ＳＷの外部入力端子
とを接続する第２の外部配線４４とを有している。第１
の外部配線は、プリント電子回路基板上に印刷されてい
る。第２の外部配線４４は、第１の外部配線に対して電
気的に絶縁かつ物理的に交差している。
【００５０】即ち、第２の外部配線４４は、マトリック
スＳＷ装置４１および４２が搭載されたプリント電子回
路基板の一方の板面上に配され、それぞれマトリックス
ＳＷ装置４２の２×２マトリックスＳＷの外部出力端子
およびマトリックスＳＷ装置４１のＳＰＤＴ−ＳＷの外
部入力端子に接続した２個の配線部４４１と、プリント
電子回路基板の一方および他方の板面間を貫通し、それ
ぞれ２個の配線部４４１に接続したスルーホール４４３
と、プリント電子回路基板の他方の板面上に配され、２
個のスルーホール４４３間を接続する配線部４４２とを
備えている。
スＳＷ装置４１および４２が搭載されたプリント電子回
路基板の一方の板面上に配され、それぞれマトリックス
ＳＷ装置４２の２×２マトリックスＳＷの外部出力端子
およびマトリックスＳＷ装置４１のＳＰＤＴ−ＳＷの外
部入力端子に接続した２個の配線部４４１と、プリント
電子回路基板の一方および他方の板面間を貫通し、それ
ぞれ２個の配線部４４１に接続したスルーホール４４３
と、プリント電子回路基板の他方の板面上に配され、２
個のスルーホール４４３間を接続する配線部４４２とを
備えている。
【００５１】４×２マトリックスＳＷ装置４０´´は、
このような第２の外部配線４４を有する構造であるた
め、配線間の信号干渉を低減でき、高アイソレーション
を確保できる。
このような第２の外部配線４４を有する構造であるた
め、配線間の信号干渉を低減でき、高アイソレーション
を確保できる。
【００５２】［実施の形態８］図１０を参照して、本発
明の実施の形態８によるマトリックスＳＷ装置は、図６
に示したマトリックスＳＷ装置４０と同様の、ピン配置
が互いに鏡面対称的な２個のマトリックスＳＷ装置６１
および６２を用いて構成された４×２マトリックスＳＷ
装置６０である。
明の実施の形態８によるマトリックスＳＷ装置は、図６
に示したマトリックスＳＷ装置４０と同様の、ピン配置
が互いに鏡面対称的な２個のマトリックスＳＷ装置６１
および６２を用いて構成された４×２マトリックスＳＷ
装置６０である。
【００５３】４×２マトリックスＳＷ装置６０は、プリ
ント電子回路基板の一方の板面上に搭載されたＩＣ状の
マトリックスＳＷ装置６１と、プリント電子回路基板の
他方の板面上に搭載されたＩＣ状のマトリックスＳＷ装
置６２と、マトリックスＳＷ装置６１内の２×２マトリ
ックスＳＷの外部出力端子とマトリックスＳＷ装置６２
内のＳＰＤＴ−ＳＷの外部入力端子とを接続する第１の
外部配線６４と、マトリックスＳＷ装置６２の２×２マ
トリックスＳＷの外部出力端子とマトリックスＳＷ装置
６１のＳＰＤＴ−ＳＷの外部入力端子とを接続する第２
の外部配線（図示せず）とを有している。
ント電子回路基板の一方の板面上に搭載されたＩＣ状の
マトリックスＳＷ装置６１と、プリント電子回路基板の
他方の板面上に搭載されたＩＣ状のマトリックスＳＷ装
置６２と、マトリックスＳＷ装置６１内の２×２マトリ
ックスＳＷの外部出力端子とマトリックスＳＷ装置６２
内のＳＰＤＴ−ＳＷの外部入力端子とを接続する第１の
外部配線６４と、マトリックスＳＷ装置６２の２×２マ
トリックスＳＷの外部出力端子とマトリックスＳＷ装置
６１のＳＰＤＴ−ＳＷの外部入力端子とを接続する第２
の外部配線（図示せず）とを有している。
【００５４】第１の外部配線６４および第２の外部配線
はどちらも、後述する構造を呈しており、互いに電気的
に絶縁している。
はどちらも、後述する構造を呈しており、互いに電気的
に絶縁している。
【００５５】即ち、第１の外部配線６４は、マトリック
スＳＷ装置６１が搭載されたプリント電子回路基板の一
方の板面上に配され、マトリックスＳＷ装置６１内の２
×２マトリックスＳＷの外部出力端子に接続した配線部
６４１と、マトリックスＳＷ装置６２が搭載されたプリ
ント電子回路基板の他方の板面上に配され、マトリック
スＳＷ装置６２内のＳＰＤＴ−ＳＷの外部入力端子に接
続した配線部６４２と、プリント電子回路基板の一方お
よび他方の板面間を貫通し、配線部６４１および６４２
に接続したスルーホール６４３とを備えている。
スＳＷ装置６１が搭載されたプリント電子回路基板の一
方の板面上に配され、マトリックスＳＷ装置６１内の２
×２マトリックスＳＷの外部出力端子に接続した配線部
６４１と、マトリックスＳＷ装置６２が搭載されたプリ
ント電子回路基板の他方の板面上に配され、マトリック
スＳＷ装置６２内のＳＰＤＴ−ＳＷの外部入力端子に接
続した配線部６４２と、プリント電子回路基板の一方お
よび他方の板面間を貫通し、配線部６４１および６４２
に接続したスルーホール６４３とを備えている。
【００５６】ただし、第２の外部配線のプリント電子回
路基板の一方および他方の板面上に配される配線部はそ
れぞれ、第１の外部配線６４の配線部６４１および６４
２に対して、実施の形態６に示したような電気的に絶縁
かつ物理的に交差する構造とする。
路基板の一方および他方の板面上に配される配線部はそ
れぞれ、第１の外部配線６４の配線部６４１および６４
２に対して、実施の形態６に示したような電気的に絶縁
かつ物理的に交差する構造とする。
【００５７】以上説明した実施の形態３〜８では、図３
に示したＩＣ状のマトリックスＳＷ装置２０と同様のマ
トリックスＳＷ装置を用いているが、図４に示したＩＣ
状のマトリックスＳＷ装置２０´と同様のマトリックス
ＳＷ装置を用いてもよい。
に示したＩＣ状のマトリックスＳＷ装置２０と同様のマ
トリックスＳＷ装置を用いているが、図４に示したＩＣ
状のマトリックスＳＷ装置２０´と同様のマトリックス
ＳＷ装置を用いてもよい。
【００５８】
【発明の効果】本発明によるマトリックス・スイッチＩ
Ｃは、２入力２出力マトリックス・スイッチの後段にシ
ングル・ポール・ダブル・スロー・スイッチを有してい
るため、本ＩＣで構成した４×２および４×４マトリッ
クスＳＷ装置の端子間のアイソレーションを高くするこ
とができるだけではなく、構成要素が少く、小型で、さ
らに低コストで製造できる。
Ｃは、２入力２出力マトリックス・スイッチの後段にシ
ングル・ポール・ダブル・スロー・スイッチを有してい
るため、本ＩＣで構成した４×２および４×４マトリッ
クスＳＷ装置の端子間のアイソレーションを高くするこ
とができるだけではなく、構成要素が少く、小型で、さ
らに低コストで製造できる。
【図１】（ａ）および（ｂ）は、２個の半導体ＩＣで構
成した４×２マトリックスＳＷを示す図である。
成した４×２マトリックスＳＷを示す図である。
【図２】ＳＰＤＴの構成を示す図であり、（ａ）および
（ｂ）は模式図および概念図である。
（ｂ）は模式図および概念図である。
【図３】本発明の実施の形態１によるマトリックス・ス
イッチ装置の構成を示す概念図である。
イッチ装置の構成を示す概念図である。
【図４】本発明の実施の形態２によるマトリックス・ス
イッチ装置の構成を示す概念図である。
イッチ装置の構成を示す概念図である。
【図５】本発明の実施の形態３によるマトリックス・ス
イッチ装置の構成を示す概念図である。
イッチ装置の構成を示す概念図である。
【図６】本発明の実施の形態４によるマトリックス・ス
イッチ装置の構成を示す概念図である。
イッチ装置の構成を示す概念図である。
【図７】本発明の実施の形態５によるマトリックス・ス
イッチ装置の構成を示す概念図である。
イッチ装置の構成を示す概念図である。
【図８】本発明の実施の形態６によるマトリックス・ス
イッチ装置の構成を示す概略的な斜視図である。
イッチ装置の構成を示す概略的な斜視図である。
【図９】本発明の実施の形態７によるマトリックス・ス
イッチ装置の構成を示す図であり、（ａ）および（ｂ）
は概略的な斜視図および概略的な断面図である。
イッチ装置の構成を示す図であり、（ａ）および（ｂ）
は概略的な斜視図および概略的な断面図である。
【図１０】本発明の実施の形態８によるマトリックス・
スイッチ装置の構成を示す概略的な断面図である。
スイッチ装置の構成を示す概略的な断面図である。
【図１１】マトリックス・スイッチ装置の構成を説明す
るための図であり、（ａ）および（ｂ）はスイッチ部の
回路図および模式図である。
るための図であり、（ａ）および（ｂ）はスイッチ部の
回路図および模式図である。
【図１２】マトリックス・スイッチ装置の構成を示す図
であり、（ａ）および（ｂ）は模式図および概念図であ
る。
であり、（ａ）および（ｂ）は模式図および概念図であ
る。
【図１３】従来のマトリックス・スイッチ装置の構成を
示す概念図である。
示す概念図である。
【図１４】４×２マトリックスＳＷ−ＩＣを示す図であ
り、（ａ）および（ｂ）は模式図および概念図である。
り、（ａ）および（ｂ）は模式図および概念図である。
３０、４０、４０´、４０´´、６０ ４×２マトリ
ックスＳＷ装置 ２０、２０´、３１、３２、４１、４２、６１、６２
マトリックスＳＷ装置 ２１、３１１、３２１、４１１、４２１ ２×２マト
リックスＳＷ ２２、３１２、３２２、４１２、４２２ ＳＰＤＴ−
ＳＷ ４３、４４ 第２の外部配線 ５０ ４×４マトリックスＳＷ装置 ６４ 第１の外部配線 １００ ２×２マトリックスＳＷ−ＩＣ １００ａ スイッチ部 ４４１、４４２、６４１、６４２ 配線部 ４４３、６４３ スルーホール
ックスＳＷ装置 ２０、２０´、３１、３２、４１、４２、６１、６２
マトリックスＳＷ装置 ２１、３１１、３２１、４１１、４２１ ２×２マト
リックスＳＷ ２２、３１２、３２２、４１２、４２２ ＳＰＤＴ−
ＳＷ ４３、４４ 第２の外部配線 ５０ ４×４マトリックスＳＷ装置 ６４ 第１の外部配線 １００ ２×２マトリックスＳＷ−ＩＣ １００ａ スイッチ部 ４４１、４４２、６４１、６４２ 配線部 ４４３、６４３ スルーホール
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 恩田 和彦
東京都港区芝五丁目７番１号 日本電気株
式会社内
(72)発明者 染井 潤一
大阪府大阪市阿倍野区長池町22番22号 シ
ャープ株式会社内
Ｆターム(参考） 5J012 BA03 BA04
5J055 AX28 AX41 AX47 BX09 BX17
CX03 CX24 DX12 DX61 EX02
EZ00 FX18 GX02
Claims (8)
- 【請求項１】 ２入力２出力マトリックス・スイッチを
有するマトリックス・スイッチ装置において、前記２入
力２出力マトリックス・スイッチの後段にシングル・ポ
ール・ダブル・スロー・スイッチを有し、 前記２入力２出力マトリックス・スイッチおよび前記シ
ングル・ポール・ダブル・スロー・スイッチは、互いに
一体になるように半導体集積回路化され、 前記２入力２出力マトリックス・スイッチの２出力端子
のうちの一方および前記シングル・ポール・ダブル・ス
ロー・スイッチの２入力端子のうちの一方は、半導体集
積回路チップ上にて互いに電気的に接続され、 前記２入力２出力マトリックス・スイッチの２入力端
子、該２入力２出力マトリックス・スイッチの前記２出
力端子のうちの他方、前記シングル・ポール・ダブル・
スロー・スイッチの前記２入力端子のうちの他方、およ
び該シングル・ポール・ダブル・スロー・スイッチの１
出力端子はそれぞれ、前記半導体集積回路チップ外に導
出されていることを特徴とするマトリックス・スイッチ
装置。 - 【請求項２】 ２入力２出力マトリックス・スイッチを
有するマトリックス・スイッチ装置において、前記２入
力２出力マトリックス・スイッチの後段にシングル・ポ
ール・ダブル・スロー・スイッチを有し、 前記２入力２出力マトリックス・スイッチおよび前記シ
ングル・ポール・ダブル・スロー・スイッチは、互いに
一体になるように半導体集積回路化され、 前記２入力２出力マトリックス・スイッチの２入力端
子、該２入力２出力マトリックス・スイッチの２出力端
子、前記シングル・ポール・ダブル・スロー・スイッチ
の２入力端子、および該シングル・ポール・ダブル・ス
ロー・スイッチの１出力端子はそれぞれ、前記半導体集
積回路チップ外に導出されていることを特徴とするマト
リックス・スイッチ装置。 - 【請求項３】 第１および第２のマトリックス・スイッ
チ部として、請求項１に記載のマトリックス・スイッチ
装置を２個有し、４入力２出力マトリックス・スイッチ
装置として機能するマトリックス・スイッチ装置であっ
て、 前記第１のマトリックス・スイッチ部の前記２入力２出
力マトリックス・スイッチの前記他方の出力端子と前記
第２のマトリックス・スイッチ部の前記シングル・ポー
ル・ダブル・スロー・スイッチの前記他方の入力端子と
は、前記第１および前記第２のマトリックス・スイッチ
部の各パッケージ外にて第１の外部配線を介して互いに
電気的に接続され、 前記第２のマトリックス・スイッチ部の前記２入力２出
力マトリックス・スイッチの前記他方の出力端子と前記
第１のマトリックス・スイッチ部の前記シングル・ポー
ル・ダブル・スロー・スイッチの前記他方の入力端子と
は、前記第１および前記第２のマトリックス・スイッチ
部の各パッケージ外にて第２の外部配線を介して互いに
電気的に接続されているマトリックス・スイッチ装置。 - 【請求項４】 前記第１および前記第２のマトリックス
・スイッチ部はそれぞれ、前記パッケージ外に導出され
る前記端子類としてのリード端子類を備えており、 前記第１および前記第２のマトリックス・スイッチ部そ
れぞれの前記リード端子類は、各前記パッケージ上に互
いに鏡面対称的に配置されており、 前記第１および前記第２の外部配線は、互いに電気的に
絶縁していると共に、互いに構造的に交差している請求
項３に記載のマトリックス・スイッチ装置。 - 【請求項５】 前記第１の外部配線は、プリント電子回
路基板の板面上に形成され、 前記第２の外部配線は、前記第１の外部配線上を越えて
配されている請求項４に記載のマトリックス・スイッチ
装置。 - 【請求項６】 前記第１の外部配線は、プリント電子回
路基板の一方の板面上に形成され、 前記第２の外部配線は、スルーホールを介してプリント
電子回路基板の他方の板面上に形成されている請求項４
に記載のマトリックス・スイッチ装置。 - 【請求項７】 前記第１および前記第２のマトリックス
・スイッチ部はそれぞれ、プリント電子回路基板の一方
および他方の板面上に搭載され、 前記第１の外部配線は、スルーホールを介して前記第１
および前記第２のマトリックス・スイッチ部間を電気的
に接続し、 前記第２の外部配線は、プリント電子回路基板の一方ま
たは他方の板面上にて前記第１の外部配線上を越えると
共に、スルーホールを介して前記第１および前記第２の
マトリックス・スイッチ部間を電気的に接続する請求項
４に記載のマトリックス・スイッチ装置。 - 【請求項８】 第１乃至第４のマトリックス・スイッチ
部として、請求項１に記載のマトリックス・スイッチ装
置を４個有し、４入力４出力マトリックス・スイッチ装
置として機能するマトリックス・スイッチ装置であっ
て、 前記第１のマトリックス・スイッチ部の前記２入力２出
力マトリックス・スイッチの前記他方の出力端子と前記
第２のマトリックス・スイッチ部の前記シングル・ポー
ル・ダブル・スロー・スイッチの前記他方の入力端子と
は、前記第１および前記第２のマトリックス・スイッチ
部の各パッケージ外にて第１の外部配線を介して互いに
電気的に接続され、 前記第２のマトリックス・スイッチ部の前記２入力２出
力マトリックス・スイッチの前記他方の出力端子と前記
第１のマトリックス・スイッチ部の前記シングル・ポー
ル・ダブル・スロー・スイッチの前記他方の入力端子と
は、前記第１および前記第２のマトリックス・スイッチ
部の各パッケージ外にて第２の外部配線を介して互いに
電気的に接続され、 前記第３のマトリックス・スイッチ部の前記２入力２出
力マトリックス・スイッチの前記他方の出力端子と前記
第４のマトリックス・スイッチ部の前記シングル・ポー
ル・ダブル・スロー・スイッチの前記他方の入力端子と
は、前記第３および前記第４のマトリックス・スイッチ
部の各パッケージ外にて第３の外部配線を介して互いに
電気的に接続され、 前記第４のマトリックス・スイッチ部の前記２入力２出
力マトリックス・スイッチの前記他方の出力端子と前記
第３のマトリックス・スイッチ部の前記シングル・ポー
ル・ダブル・スロー・スイッチの前記他方の入力端子と
は、前記第３および前記第４のマトリックス・スイッチ
部の各パッケージ外にて第４の外部配線を介して互いに
電気的に接続され、 前記第１および前記第３のマトリックス・スイッチ部の
前記２入力２出力マトリックス・スイッチの各前記一方
の入力端子は、各パッケージ外にて第５の外部配線を介
して互いに電気的に接続され、 前記第１および前記第３のマトリックス・スイッチ部の
前記２入力２出力マトリックス・スイッチの各前記他方
の入力端子は、各パッケージ外にて第６の外部配線を介
して互いに電気的に接続され、 前記第２および前記第４のマトリックス・スイッチ部の
前記２入力２出力マトリックス・スイッチの各前記一方
の入力端子は、各パッケージ外にて第７の外部配線を介
して互いに電気的に接続され、 前記第２および前記第４のマトリックス・スイッチ部の
前記２入力２出力マトリックス・スイッチの各前記他方
の入力端子は、各パッケージ外にて第８の外部配線を介
して互いに電気的に接続されているマトリックス・スイ
ッチ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203228A JP3681658B2 (ja) | 2001-07-04 | 2001-07-04 | マトリックス・スイッチ装置 |
| US10/190,325 US6661252B2 (en) | 2001-07-04 | 2002-07-03 | Matrix switch device high in isolation between terminals thereof, small in size, and low in manufacturing cost |
| DE60217442T DE60217442T2 (de) | 2001-07-04 | 2002-07-04 | Matrixschaltvorrichtung mit hoher Isolation, geringer Grösse und geringen Herstellungskosten |
| CNB021401748A CN1254014C (zh) | 2001-07-04 | 2002-07-04 | 端子间高度隔离、小型、低成本的矩阵开关装置 |
| EP02015017A EP1274260B1 (en) | 2001-07-04 | 2002-07-04 | Matrix switch device with high isolation, small size, and low manufacturing cost |
| TW091114901A TW550883B (en) | 2001-07-04 | 2002-07-04 | Matrix switch device high in isolation between terminals thereof, small in size, and low in manufacturing cost |
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|---|---|---|---|
| JP2001203228A JP3681658B2 (ja) | 2001-07-04 | 2001-07-04 | マトリックス・スイッチ装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2003017991A true JP2003017991A (ja) | 2003-01-17 |
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|---|---|---|---|
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| EP (1) | EP1274260B1 (ja) |
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| CN (1) | CN1254014C (ja) |
| DE (1) | DE60217442T2 (ja) |
| TW (1) | TW550883B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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