CN110352485A - 开关装置 - Google Patents

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Abstract

提供插入损耗的增大被抑制的开关装置。开关装置具备：在基板的主面上依次层叠的第一层至第三层；多个输入端子；多个输出端子；多个开关电路；以及多个路径，各个路径通过多个开关电路的一个开关电路，将多个输入端子的一个输入端子与多个输出端子的一个输出端子电连接，多个路径包含在基板的主面的俯视下交叉的第一路径和第二路径，在第一路径和第二路径交叉的交叉区域中，第一路径形成于第一层，第二路径形成于第三层，多个路径中的任意一个路径均未形成于第二层。

Description

开关装置
技术领域
本发明涉及开关装置。
背景技术
在无线LAN(Local Area Network，局域网)等无线通信系统中，要求对应于多种通信标准(多模式)、多种频带(多频带)的信号的收发。在这样的多模式多频带对应的设备中，具备与各个模式和各个频带对应的多个收发电路以及天线，需要根据模式和频带来切换该收发电路与天线之间的路径的开关电路。例如，在专利文献1中公开了一输入多输出或者多输入一输出的多端子半导体开关。在该多端子半导体开关中，应用了通过将连接到各个独立端子的布线集中到一个共同连接点，从而使该共同连接点与各个独立端子之间的距离最短且等长的布局。
在先技术文献
专利文献
专利文献1：日本特开2010-74025号公报
发明内容
发明要解决的课题
然而近年来，从多个天线同时发送不同数据，在接收时进行合成的MIMO(Multiple-Input Multiple-Output，多输入多输出)的引入不断发展。在MIMO对应的设备中，在收发电路与天线之间能够同时使用多个路径。因此，不能如专利文献1公开的那样将多个布线集中于共同连接点，而需要分别将多个输入端子与多个输出端子进行连接的路径。
这里，若输入端子与输出端子的数量增加，则在半导体基板上所层叠的多层金属层中，会产生构成路径的布线的交叉。存在如下的问题：在该布线的交叉区域，由于金属层间产生的寄生电容从而信号的功率减小，开关的插入损耗增大。
本发明是鉴于上述情况而研发的，目的在于提供一种插入损耗的增大被抑制的开关装置。
用于解决课题的手段
为了实现上述目的，本发明的一个方面的开关装置具备：在基板的主面上依次层叠的第一层至第三层；多个输入端子；多个输出端子；多个开关电路；以及多个路径，各个路径通过多个开关电路的一个开关电路，将多个输入端子的一个输入端子与多个输出端子的一个输出端子电连接，多个路径包含在基板的主面的俯视下交叉的第一路径和第二路径，在第一路径和第二路径交叉的交叉区域中，第一路径形成于第一层，第二路径形成于第三层，多个路径的任意一个路径均未形成于第二层。
发明效果
根据本发明，能够提供一种插入损耗的增大被抑制的开关装置。
附图说明
图1是示意性地表示本发明的一个实施方式的开关装置的结构例的图。
图2是表示本发明的一个实施方式的开关装置的路径以及开关电路的电路图。
图3是形成本发明的一个实施方式的开关装置的半导体芯片的剖视图。
图4是示意性地表示本发明的一个实施方式的开关装置的布局的一例的图。
图5A是表示比较例中的插入损耗的仿真结果的一例的图表。
图5B是表示本发明的一个实施方式的开关装置中的插入损耗的仿真结果的一例的图表。
具体实施方式
以下，参照附图说明本发明的一个实施方式。此外，针对相同的要素给予相同的符号，省略重复的说明。
图1是示意性地表示本发明的一个实施方式的开关装置的结构例的图。图1所示的开关装置100搭载于例如与无线LAN、蓝牙(Bluetooth，注册商标)等无线数据通信对应的便携式电话等设备中，用于将从发送电路输入的发送信号输出到任意天线。此外，在本说明书中，作为开关装置100应用于对发送信号进行发送的结构，来进行说明，但是开关装置100也能够应用于将从天线接收到的接收信号供给到接收电路的结构。
开关装置100还可以搭载于例如与多模式多频带和MIMO对应的设备，应用于从多个天线同时发送不同信号的情况。以下，以开关装置构成三输入三输出(3P3T：3-Pole 3-Throw，三刀三掷)开关的情况为例进行说明。此外，输入端子、输出端子以及路径的数量是一例，并不限于此。此外，输入端子的数量与输出端子的数量可以是相同数量，或者也可以不同。
如图1所示那样，开关装置100具备例如三个输入端子TX1～TX3、三个输出端子ANT1～ANT3、九个路径L1～L9、以及控制电路Cont。此外，图1中省略了对路径的导通进行切换的开关电路。
从发送电路(未图示)将发送信号分别输入到输入端子TX1～TX3。发送信号是例如频率为几GHz左右的无线电频率(RF：Radio-Frequency)信号。输出端子ANT1～ANT3分别将经由路径L1～L9而被供给的发送信号供给到天线(未图示)。路径L1～L9分别通过各个开关电路(未图示)将各个输入端子TX1～TX3和各个输出端子ANT1～ANT3电连接。具体地，输入端子TX1经由路径L1～L3与输出端子ANT1～ANT3连接；输入端子TX2经由路径L4～L6与输出端子ANT1～ANT3连接；输入端子TX3经由路径L7～L9与输出端子ANT1～ANT3连接。
根据上述的结构，开关装置100根据例如按照模式和频带从控制电路Cont供给的控制信号，切换从输入端子TX1～TX3输入的发送信号，并且向任意输出端子ANT1～ANT3输出。此外，图1中示出了将输入端子TX1～TX3的每一个与输出端子ANT1～ANT3的每一个的全部组合进行连接的例子，但也可以不一定将全部组合进行连接。此外，本申请中，“端子与端子电连接”的情况是指，端子与端子经由开关电路而连接的情况，即，通过该开关电路的动作来切换端子彼此间的路径为导通或者不导通的情况。因此，设为存在通过开关电路为断开状态从而端子彼此间的路径为未导通的期间的情况也包含在“端子与端子电连接”的情况中。
图2是表示本发明的一个实施方式的开关装置的路径以及开关电路的电路图。如图2所示那样，开关装置100具备：与路径L1～L9的每一个串联连接的开关电路SW11～SW13、SW21～SW23、SW31～SW33；以及与路径L1～L9的每一个分流连接的开关电路SW10、SW20、SW30。具体地，开关电路SW11控制输入端子TX1与输出端子ANT1的连接，开关电路SW12控制输入端子TX1与输出端子ANT2的连接，开关电路SW13控制输入端子TX1与输出端子ANT3的连接。开关电路SW21～SW23、SW31～SW33也是同样的。此外，开关电路SW10、SW20、SW30在断开状态的情况下使信号在路径L1～L9中导通；在接通状态的情况下，通过使阻抗接近于0Ω(短路)从而产生阻抗的不匹配，切断信号。
此外，虽然省略12个开关电路SW10～SW13、SW20～SW23、SW30～SW33的结构的详细说明，但是开关电路例如可以使用场效应晶体管(MOSFET：Metal-oxide-semiconductorField Effect Transistor，金属氧化物半导体场效应晶体管)来构成。
图3是形成本发明的一个实施方式的开关装置的半导体芯片的剖视图。半导体芯片200具有：具有与XY平面平行的主面，在Z轴方向上具有平行的厚度的基板10；以及在该基板10的主面上在Z轴方向上依次层叠的氧化膜11、硅薄膜12和金属层20～24。在半导体芯片200中，在硅薄膜12形成各个器件(例如开关电路SW10～SW13、SW20～SW23、SW30～SW33等)，通过在金属层20～24形成的布线，这些各个器件进行电连接。此外，金属层20～24分别通过过孔电极30而电连接。各个输入端子和各个输出端子通过例如引线键合而连接到安装半导体芯片200的安装基板(未图示)，分别与发送电路和天线进行电连接。此外，在上侧(Z轴正方向侧)层叠的金属层23、24的厚度d23、d24比在下侧(Z轴负方向侧)层叠的金属层22的厚度d22更厚。例如，金属层22的厚度d22可以是0.4μm左右，金属层23、24的厚度d23、d24可以是3μm左右。
图4是示意性地表示本发明的一个实施方式的开关装置的布局的一例的图。此外，图4示出了俯视基板10的主面时的各结构要素的位置关系，形成于不同层的结构要素也描绘在同一平面上。
如图4所示那样，在半导体芯片200的俯视下，配置三个输入端子TX1～TX3、三个输出端子ANT 1～ANT 3、以及12个开关电路SW10～SW13、SW20～SW23、SW30～SW33。此外，各个结构要素通过路径L1～L9而电连接。这里，在多输入多输出的开关装置中，能够产生路径与路径交叉的交叉区域。例如，在图4所示的例中，将输入端子TX 1和输出端子ANT2连接的路径L2(第一路径)与将输入端子TX2和输出端子ANT1连接的路径L4(第二路径)在交叉区域R进行交叉。在该交叉区域，若假设如图3所示那样，在相邻的金属层(例如，金属层23、24)形成各个路径的布线，则由于在该金属层间产生的寄生电容，通过一个金属层的布线的信号漏出到另一个金属层的布线。由此，通过交叉的路径L2、L4的信号的功率特别地减少，导致开关装置的插入损耗的增大。
鉴于这一点，在开关装置100中，构成路径L2的布线与构成路径L4的布线分别形成于在交叉区域R处隔着间隔的金属层。具体地，例如，构成路径L2的布线形成于金属层22(第一层)，构成路径L4的布线形成于金属层24(第三层)。即，在金属层22与金属层24之间插入了未形成任何布线的金属层23(第二层)。由此，在金属层间产生的寄生电容的影响被抑制，并且通过交叉的路径的信号的功率的减少被抑制。因此，能够抑制开关装置100的插入损耗的增大。
此外，对于路径L2、L4，也可以不是分别从输入端子到输出端子的全部布线形成于金属层22、24，只要交叉区域R中的布线形成在金属层22、24，则其他部分也可以形成在不同的金属层。
此外，形成通过下侧的路径L2的布线的金属层没有特别的限定，但是，例如，若形成于比金属层22更靠近基板10的金属层21、20，则与接地电极的距离变近，由此，信号的功率也减小。因此，优选地，通过下侧的路径L2，形成在与形成通过上侧的路径L4的布线的金属层24、以及半导体芯片200所具备的全部金属层中的基板10侧的金属层20均不相邻的金属层22。
此外，开关装置100的各结构要素配置为路径L1～L9相互交叉的交叉区域的数量尽可能少。例如，在图4所示的例中，路径L2与路径L4交叉，但是其他的任何路径均未交叉，即，交叉区域R仅一个。由此，相较于产生多个交叉区域的结构，能够进一步抑制插入损耗的增大。这样，例如，若开关装置是三输入三输出开关，则能够将交叉区域限为一个。
此外，除了上述的交叉区域R之外，路径L1～L9的布线还可以形成在半导体芯片200所具备的全部金属层中厚度比较厚的金属层23、24的任意一个。由此，能够扩大形成各路径的布线的宽度。因此，能够抑制构成布线的金属在绝缘物上移动的现象(迁移现象)，提高开关装置的成品率。
接下来，参照图5A和图5B来说明开关装置100中的插入损耗的仿真结果。图5A是表示比较例中的插入损耗的仿真结果的一例的图表，图5B是表示本发明的一个实施方式的开关装置中的插入损耗的仿真结果的一例的图表。图5A和图5B表示了路径L2和路径L4相互交叉的情况下的路径L4的插入损耗(dB)。这里，比较例是将路径L2形成于金属层22，并将路径L4形成于金属层23的结构，本实施方式是将路径L2形成于金属层22，并将路径L4形成于金属层24的结构。以下表1示出了图5A和图5B中所示的插入损耗。
[表1]
频率 1.0GHz 2.0GHz 2.7GHz
比较例(md B) -338.74 -555.23 -796.85
本实施方式(md B) -308.66 -444.37 -594.54
如表1所示，对于例如信号的频率为2.7GHz的情况下的插入损耗，在比较例中是约-0.79dB，另一方面，在本实施方式中是约-0.59dB。即，可知，对于开关装置100，与比较例相比，插入损耗改善了0.2dB左右。从该结果还可知，在开关装置100中，通过将互相交叉的路径形成在彼此分离的金属层，从而插入损耗的增大被抑制。
以上，说明了本发明的示例性的实施方式。在开关装置100中，在路径L2、L4交叉的交叉区域R中，在形成一个路径L2的金属层22与形成另一个路径L4的金属层24之间插入未形成任何路径的金属层23。由此，在金属层间产生的寄生电容的影响被抑制，通过交叉的路径的信号的功率的减小被抑制。因此，能够抑制开关装置100的插入损耗的增大。
此外，在开关装置100中，仅具有一个由多个路径进行交叉的交叉区域R。由此，相较于产生多个交叉区域的结构，能够进一步抑制插入损耗的增大。
此外，开关装置100没有特别的限定，例如可以是三输入三输出开关。由此，能够将交叉区域R限为一个。
以上说明的各个实施方式是为了使本发明易于理解，并不是为了限定解释本发明。本发明在不脱离其主旨的情况下能够进行变更或者改良，并且本发明中还包含其等价物。即，本领域技术人员对各实施方式适当追加设计变更而得的方案，只要具备本发明的特征，则也包含在本发明范围中。例如，各实施方式所具备的各个要素及其配制、材料、条件、形状、尺寸等，并不限定于例示的方式，而能够适当进行变更。此外，各实施方式所具备的各要素，在技术上可能的范围内能够进行组合，将这些组合而得的方案，只要包含本发明的特征则也包含在本发明范围内。
符号说明
100…开关装置；200…半导体芯片；TX1～TX3…输入端子；ANT1～ANT3…输出端子；L1～L9…路径；Cont…控制电路；SW10～SW13、SW20～SW23、SW30～SW33…开关电路；10…基板；11…氧化膜；12…硅薄膜；20～24…金属层；30…过孔电极。

Claims (3)

1.一种开关装置，具备：
在基板的主面上依次层叠的第一层至第三层；
多个输入端子；
多个输出端子；
多个开关电路；以及
多个路径，各个路径通过所述多个开关电路的一个开关电路，将所述多个输入端子的一个输入端子与所述多个输出端子的一个输出端子电连接，
所述多个路径包含在所述基板的主面的俯视下交叉的第一路径和第二路径，
在所述第一路径和第二路径交叉的交叉区域中，所述第一路径形成于所述第一层，所述第二路径形成于所述第三层，所述多个路径的任意一个路径均未形成于所述第二层。
2.根据权利要求1所述的开关装置，其中，
所述开关装置仅具有一个所述交叉区域。
3.根据权利要求2所述的开关装置，其中，
所述多个输入端子的数量是3，
所述多个输出端子的数量是3，
所述多个路径的数量是9，
所述多个输入端子的每一个与所述多个输出端子的每一个进行了电连接。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213472A (ja) * 1995-02-02 1996-08-20 Nippon Telegr & Teleph Corp <Ntt> スイッチ回路
JP2003017991A (ja) * 2001-07-04 2003-01-17 Nec Corp マトリックス・スイッチ装置
JP2010154337A (ja) * 2008-12-25 2010-07-08 Samsung Electro-Mechanics Co Ltd 高周波モジュール
WO2012039073A1 (ja) * 2010-09-21 2012-03-29 パナソニック株式会社 半導体装置及び半導体装置の製造方法
JP2015005947A (ja) * 2013-06-24 2015-01-08 ラピスセミコンダクタ株式会社 マトリクススイッチ回路及び低ノイズブロックコンバータ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4518776B2 (ja) 2003-10-29 2010-08-04 三菱電機株式会社 高周波スイッチおよび高周波スイッチ装置
JP2010074025A (ja) 2008-09-22 2010-04-02 Nippon Telegr & Teleph Corp <Ntt> 多端子半導体スイッチ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213472A (ja) * 1995-02-02 1996-08-20 Nippon Telegr & Teleph Corp <Ntt> スイッチ回路
JP2003017991A (ja) * 2001-07-04 2003-01-17 Nec Corp マトリックス・スイッチ装置
JP2010154337A (ja) * 2008-12-25 2010-07-08 Samsung Electro-Mechanics Co Ltd 高周波モジュール
WO2012039073A1 (ja) * 2010-09-21 2012-03-29 パナソニック株式会社 半導体装置及び半導体装置の製造方法
JP2015005947A (ja) * 2013-06-24 2015-01-08 ラピスセミコンダクタ株式会社 マトリクススイッチ回路及び低ノイズブロックコンバータ

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