JP2003017612A - 半導体装置 - Google Patents
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Abstract
装されるのを防止することができる半導体装置を提供す
る。 【解決手段】 第1の端縁およびこの第1の端縁と対向
する第2の端縁とを有する平面視略矩形状をした基板
と、この基板上に封止樹脂で封止された格好で搭載され
た半導体素子と、上記第1の端縁に形成された複数の接
続端子からなる第1接続端子群および上記第2の端縁に
形成された複数の接続端子からなる第2接続端子群とを
備えており、上記第1接続端子群と上記第2接続端子群
とは上記基板の中心に対して点対称に配置されており、
かつ、上記第1接続端子群および第2接続端子群におけ
る互いに点対称の関係にある接続端子どうしは、電気的
に導通させられていることを特徴とする。
Description
を呈する基板の周縁に接続端子が形成された半導体装置
に関する。
視略矩形状の基板101と、半導体素子2を封止するよ
うにして基板101上に形成された封止樹脂4とを備え
た半導体装置100である。この半導体装置100は、
たとえばリモコン機器などに用いられる光受信モジュー
ルとして形成されており、基板101の上面101aに
は、半導体素子2として、受光素子21と、この受光素
子21を制御するための制御回路素子22とが搭載され
ている。また、封止樹脂4は、受光素子21が感応しう
る光に対して透光性を有する樹脂により形成され、その
一部には、受光素子上に光を集光するためのレンズ部4
1が一体的に形成されている。
路基板などに接続される接続端子群5が基板101の周
縁に形成されており、面実装に適した構成とされてい
る。より詳細には、上記接続端子群5は、Vcc端子、
GND端子、および出力端子の3つの接続端子5A,5
B,5Cにより構成されており、これらの接続端子5
A,5B,5Cは、上記基板101の一端縁101cに
形成されている。各接続端子5A,5B,5Cは、基板
101の厚み方向に延びるように形成され、かつ内面に
導体被膜が形成された凹溝51と、この凹溝51の開口
部分を囲むようにして、基板1の上面101aおよび下
面101bにそれぞれ形成された端子パッド31および
端子パッド32とを有している。
実装する場合、半導体装置100は、たとえば、上記基
板101の裏面101bを下に向けて、外部の回路基板
上に半田付けされる。この実装は、いわゆるリフローソ
ルダリングの手法を採用することによって効率的に行な
われる。この方法では、まず、外部の回路基板上に形成
された実装パッドに半田ペーストを塗布する。次いで、
半導体装置100を、各接続端子5が各実装パッドに対
応するようにして、外部の回路基板上に載置する。この
載置工程は、たとえば公知のチップマウンターなどを用
いることにより、自動化されうる。そして、半田ペース
トをリフロー炉内で溶融させた後、これを冷却・固化す
る。このとき、各接続端子5A,5B,5Cの凹溝51
と外部の回路基板上の実装パッドとの間には、半田フィ
レットが形成され、これにより、半導体装置100が外
部の回路基板上に強固に固定される。
おいては、半導体装置100の小型化が要望されてお
り、これにより、上記接続端子5A,5B,5Cが形成
されている基板101の面を外観から識別するのが困難
となっている。したがって、上記載置工程において、上
記従来の半導体装置100が、外部の回路基板に対して
誤った回転姿勢で載置されることがあった。このような
場合、半導体装置100の接続端子5A,5B,5Cが
外部の回路基板の各実装パッド上に載らないため、これ
らを互いに半田付けすることができなくなり、半導体装
置100が正常に動作しない。
されたものであって、外部の回路基板に対して誤った回
転姿勢で実装されるのを防止することができる半導体装
置を提供することをその課題とする。
は、次の技術的手段を講じている。
樹脂型半導体装置は、第1の端縁およびこの第1の端縁
と対向する第2の端縁とを有する平面視略矩形状をした
基板と、この基板上に封止樹脂で封止された格好で搭載
された半導体素子と、上記第1の端縁に形成された複数
の接続端子からなる第1接続端子群および上記第2の端
縁に形成された複数の接続端子からなる第2接続端子群
とを備えており、上記第1接続端子群と上記第2接続端
子群とは上記基板の中心に対して点対称に配置されてお
り、かつ、上記第1接続端子群および第2接続端子群に
おける互いに点対称の関係にある接続端子どうしは、電
気的に導通させられていることを特徴としている。
接続端子群および第2接続端子群における互いに点対称
の関係にある接続端子どうしの電気的導通は、上記基板
の厚み方向において互いに電気的に絶縁しつつ配置され
た導体層を介して行われている構成とすることができ
る。
基板の厚み方向において互いに電気的に絶縁しつつ配置
された導体層は、上記基板を、配線パターンが表面およ
び/または裏面に形成された基板層を複数枚積層してな
る多層基板とすることにより達成されている構成とする
ことができる。
記半導体素子は、受光素子と、この受光素子のための制
御回路素子とを含んでいるとともに、上記封止樹脂は、
上記受光素子が感応しうる光に対して透光性を有してお
り、かつ、上記第1接続端子群および第2接続端子群を
形成する接続端子は、それぞれ、互いに点対称の関係に
あるGND端子、Vcc端子および出力端子を含んでい
る構成とすることができる。
たとえば上記基板の下面が下に向くように外部の回路基
板に実装される。このとき、上記半導体装置は、上記第
1接続端子群および第2接続端子群における互いに点対
称の関係にある接続端子どうしが電気的に導通させられ
ているので、外部の回路基板に形成された所定の実装パ
ッド群に対して、第1接続端子群および第2接続端子群
のいずれか一方が導通していれば、正常に作動すること
ができる。したがって、上記半導体装置は、正常に作動
しうる状態から180度回転した状態で実装されても、
正常に作動する。その結果、半導体装置Aが外部の回路
基板に対して誤った回転姿勢で実装されるのを抑制する
ことができる。
記基板は、平面視における縦方向寸法と横方向寸法とが
異なるように形成されている。
方向および横方向を、その外観から容易に識別すること
ができる。したがって、上記半導体装置を外部の回路基
板に実装する際に、上記半導体装置は、縦方向と横方向
とが間違えられた状態で実装されることはない。すなわ
ち、上記半導体装置は、正常に作動しうる状態から90
度回転した状態で実装されることがない。その結果、半
導体装置が外部の回路基板に対して誤った回転姿勢で実
装されるのを確実に防止することができる。
上記第1接続端子群を形成する接続端子および上記第2
接続端子群を形成する接続端子は、それぞれ、上記基板
の厚み方向に延びるように形成され、かつ内面に導体被
膜が形成された凹溝を含んで形成されている。
を外部の回路基板に半田付けする際に、半田が上記凹溝
内に入り込むので、上記半導体装置と半田との接触面積
が大きくなり、上記半導体装置を強固に固定することが
できる。
ては、以下に行う発明の実施の形態の説明から、より明
らかになるであろう。
形態について、図面を参照して具体的に説明する。
を示す概略斜視図、図2は、図1における基板を構成す
る一の基板層を示す平面図、図3は、図1における基板
を構成する他の基板層を示す平面図、図4は、図1のI
V−IV線に沿う断面図である。なお、これらの図にお
いて、従来例を示す図6に表された部材、部分等と同等
のものにはそれぞれ同一の符号を付してある。
Aは、基板1と、この基板1に搭載された半導体素子2
と、半導体素子2を封止するようにして基板1上に形成
された封止樹脂4とを具備して構成されている。この半
導体装置Aは、たとえばリモコン機器などに用いられる
光受信モジュールとして形成されたものであり、上記基
板1の上面1aには、半導体素子2として、受光素子2
1と、この受光素子21のための制御回路素子22とが
搭載されている。また、この半導体装置Aにおいては、
外部の回路基板などに対して接続される接続端子とし
て、Vcc端子、GND端子、および出力端子の3種類
の接続端子が設けられている。
略矩形状に形成されており、互いに対向する第1の端縁
1cおよび第2の端縁1dを有している。また、上記基
板1は、本実施形態では、平面視における縦方向寸法と
横方向寸法が異なるように形成されている。上記第1の
端縁1cには、3つの接続端子5A,5B,5Cからな
る第1接続端子群5が形成されており、上記第2の端縁
1dには、3つの接続端子6A,6B,6Cからなる第
2接続端子群6が形成されている。第1接続端子群5と
第2接続端子群6とは、基板1の中心に対して点対称に
配置されている。具体的には、接続端子5Aと接続端子
6A、接続端子5Bと接続端子6B、そして接続端子5
Cと接続端子6Cとが、それぞれ、互いに点対称の関係
にある。接続端子5A(接続端子6A)、接続端子5B
(接続端子6B)、および接続端子5C(接続端子6
C)は、それぞれ、上記Vcc端子、GND端子、およ
び出力端子のうちの1つに相当し、互いに点対称の関係
にある接続端子どうしが、電気的に導通させられてい
る。
6B,6Cは、図1に示すように、上記基板の厚み方向
に延びるように形成され、かつ内面に導体被膜3(図4
参照)が形成された凹溝51と、この凹溝51の開口部
分を囲むようにして、基板1の上面1aおよび下面1b
にそれぞれ形成された端子パッド31および端子パッド
32とを有している。上記凹溝51は、たとえば、半導
体装置Aの製造過程において、上記基板1となる基板エ
リアが複数設けられた原基板に対してスルーホールを貫
通形成し、このスルーホールの内面に対して導体被膜3
を形成した後、このスルーホールに沿って切断すること
によって形成される。このような場合、凹溝51は、略
半円筒内面状あるいは略四半円筒内面状に形成される。
なお、凹溝51上の導体被膜3は、図4に示すように、
上記端子パッド31および端子パッド32と導通するよ
うに形成される。この導体被膜3の材質は、たとえば銅
であり、その形成には、たとえば無電解メッキ法が用い
られる。
2)は、基板1の上面1a(下面1b)に対して導体被
膜を形成し、これをエッチングすることにより形成され
る。なお、基板1の上面1aには、図1に示すように、
上記半導体素子2と接続端子5A,5B,5Cとを連絡
する所定の導体パターンPが形成され、端子パッド31
は、この導体パターンPを形成する際に同時に形成され
る。また、端子パッド31および端子パッド32の表面
と、上記凹溝51上の導体被膜3の表面には、図4に示
すように、Auメッキ層33が形成されており、これに
より、この半導体装置Aを外部の回路基板などに対して
良好に半田付けできる。なお、上記基板1の上面1a
は、上記導体パターンPが外部に露出しないように、上
記端子パッド31を除く領域がグリーンレジストなどの
絶縁層(図示略)で覆われている。
にある接続端子どうし(接続端子5Aと接続端子6A、
並びに接続端子5Bと接続端子6B、ないし接続端子5
Cと接続端子6C)の電気的導通は、上記基板1の厚み
方向において互いに電気的に絶縁しつつ配置された導体
層7を介して行なわれる。このような導体層7は、上記
基板1を多層基板とし、各層の表裏面に対して、接続端
子5Aと接続端子6Aとを導通させるための配線パター
ン7A、接続端子5Bと接続端子6Bとを導通させるた
めの配線パターン7B、および接続端子5Cと接続端子
6Cとを導通させるための配線パターン7Cを選択的に
形成することによって達成される。
は、図1および図4に示すように、ガラスエポキシなど
の樹脂により形成された3枚の基板層11A,11B,
11Cを積層してなり、これらは互いに絶縁性を有する
接着剤9などにより互いに貼り付けられている。なお、
基板層11A、基板層11B、および基板層11Cは、
それぞれ、基板1の上層、中間層、および下層をなして
いる。
線で示すように、上記基板層11Aの裏面に形成されて
いる。配線パターン7Aは、上記接続端子5Aの一部を
なす切欠き部50Aと接続端子6Aの一部をなす切欠き
部60Aとの間に延びるように帯状に形成されており、
かつ、接続端子5Aおよび接続端子6Aの導体被膜3と
導通するように形成されている。
線で示すように、上記基板層11Bの上面11Baに形
成されている。配線パターン7Bは、上記接続端子5B
の一部をなす切欠き部50Bと接続端子6Bの一部をな
す切欠き部60Bとの間に延びるように帯状に形成され
ており、かつ、図4に示すように、接続端子5Bおよび
接続端子6Bの導体被膜3と導通するように形成されて
いる。なお、上述したように、基板層11A,11B
は、絶縁性を有する接着材9により貼り付けられている
ので、配線パターン7Bは、配線パターン7Aに対して
絶縁された状態となる。
線で示すように、上記基板層11Bの裏面に形成されて
いる。配線パターン7Cは、上記接続端子5Cの一部を
なす切欠き部50Cと接続端子6Cの一部をなす切欠き
部60Cとの間に延びるように帯状に形成されており、
かつ、接続端子5Cおよび接続端子6Cの導体被膜3と
導通するように形成されている。
すように、上面11Aaに上記所定の導体パターンPと
上記端子パッド31とが形成され、裏面に上記配線パタ
ーン7Aが形成されることによって構成されている。上
記基板層11Bは、図3に示すように、上面11Baに
上記配線パターン7Bが形成され、裏面に上記配線パタ
ーン7Cが形成されることによって構成されている。ま
た、上記基板層11Cの上面には、配線パターンが形成
されておらず、基板層11Cの裏面には、上記端子パッ
ド32が形成されている。なお、上記導体パターンPと
上記端子パッド31は、従来例におけるものと同等のも
のとされており、これにより、本実施形態では、上記基
板層11Aの上面11Aaを上記従来の半導体装置10
0における基板101の上面101aと同様に形成する
ことができる。すなわち、上記従来の基板101の上面
101aに対して設計変更を行う必要なく、上記基板1
の上面1aを形成することができる。
B,11Cにより基板1を形成することによって、上記
配線パターン7A,7B,7Cは、基板1の厚み方向に
互いに電気的に絶縁されつつ、互いに点対称の関係にあ
る接続端子どうしを電気的に導通するように形成され
る。
層基板とされているが、上記基板層11Bの裏面に対し
て、上記配線パターン7Cに加えて上記端子パッド32
を形成した上、たとえばグリーンレジストなどにより絶
縁層を形成することによって、基板1を、上記基板層1
1Cが含まれていない2層基板とすることもできる。
ォトダイオードなどからなり、図1に示すように、上記
所定の導体パターンPの各所に形成されたパッド部Pd
に対してワイヤWを介して接続されている。
よる受信動作を制御するためのものであり、図1に示す
ように、パッド部Pdあるいは受光素子21に対してワ
イヤを介して接続されている。
エポキシ樹脂など、上記受光素子が感応しうる光に対し
て透光性を有する樹脂により、トランスファーモールド
法などの手法により形成される。この封止樹脂4は、上
記受光素子21および制御回路素子22を封止するよう
に形成されており、かつ、その一部には、受光素子21
上に光を集光するためのレンズ部41が一体的に形成さ
れている。
用を説明する。
5と上記第2接続端子群6とが、上記基板1の中心に対
して点対称に配置されている。すなわち、接続端子5A
と接続端子6A、並びに接続端子5Bと接続端子6B、
ないし接続端子5Cと接続端子6Cは、それぞれ、基板
1の中心に対して互いに点対称に配置されている。ま
た、接続端子5Aと接続端子6A、並びに接続端子5B
と接続端子6B、ないし接続端子5Cと接続端子6C
は、それぞれ、電気的に導通させられている。したがっ
て、半導体装置Aを、上記基板1の裏面1bが下に向く
ようにして外部の回路基板に実装する場合、外部の回路
基板表面に形成された実装パッドに対して、第1接続端
子群5および第2接続端子群6のいずれか一方の接続端
子が当接するような回転姿勢をとるように半導体装置A
を載置すれば、半導体装置Aと外部の回路基板との接続
を達成することができる。すなわち、半導体装置Aは、
正常に作動しうる所定の回転姿勢に対して180度回転
した姿勢で実装されても、正常に作動する。したがっ
て、半導体装置Aが外部の回路基板に対して誤った回転
姿勢で実装されるのを抑制することができる。
基板1は、平面視における縦方向寸法と横方向寸法とが
異なるように形成されている。したがって、半導体装置
Aの縦方向および横方向を、その外観から容易に判別す
ることができる。その結果、半導体装置Aは、上記所定
の回転姿勢に対して90度回転した姿勢で実装されるこ
とがない。
板に対して誤った回転姿勢で実装されるのを確実に防止
することができる。
に限定されるものではなく、特許請求の範囲に記載した
事項の範囲内でのあらゆる設計変更はすべて本願発明の
範囲に含まれる。
実施形態では、基板層11Aの裏面に形成されている
が、図5に示すように、上記基板1の上面1aに形成さ
れてもよい。
記実施形態では、3種類の接続端子を有する光受信モジ
ュールとして形成されているが、さらに多くの種類の接
続端子を有する半導体装置として形成することもでき
る。
視図である。
平面図である。
平面図である。
面図である。
る。
Claims (6)
- 【請求項1】 第1の端縁およびこの第1の端縁と対向
する第2の端縁とを有する平面視略矩形状をした基板
と、この基板上に封止樹脂で封止された格好で搭載され
た半導体素子と、上記第1の端縁に形成された複数の接
続端子からなる第1接続端子群および上記第2の端縁に
形成された複数の接続端子からなる第2接続端子群とを
備えており、 上記第1接続端子群と上記第2接続端子群とは上記基板
の中心に対して点対称に配置されており、かつ、上記第
1接続端子群および第2接続端子群における互いに点対
称の関係にある接続端子どうしは、電気的に導通させら
れていることを特徴とする、半導体装置。 - 【請求項2】 上記第1接続端子群を形成する接続端子
および上記第2接続端子群を形成する接続端子は、それ
ぞれ、上記基板の厚み方向に延びるように形成され、か
つ内面に導体被膜が形成された凹溝を含んで形成されて
いる、請求項1に記載の半導体装置。 - 【請求項3】 上記第1接続端子群および第2接続端子
群における互いに点対称の関係にある接続端子どうしの
電気的導通は、上記基板の厚み方向において互いに電気
的に絶縁しつつ配置された導体層を介して行われてい
る、請求項1または2に記載の半導体装置。 - 【請求項4】 上記基板の厚み方向において互いに電気
的に絶縁しつつ配置された導体層は、上記基板を、配線
パターンが表面および/または裏面に形成された基板層
を複数枚積層してなる多層基板とすることにより達成さ
れている、請求項3に記載の半導体装置。 - 【請求項5】 上記基板は、平面視における縦方向寸法
と横方向寸法とが異なるように形成されている、請求項
1ないし4のいずれかに記載の半導体装置。 - 【請求項6】 上記半導体素子は、受光素子と、この受
光素子のための制御回路素子とを含んでいるとともに、
上記封止樹脂は、上記受光素子が感応しうる光に対して
透光性を有しており、かつ、上記第1接続端子群および
第2接続端子群を形成する接続端子は、それぞれ、互い
に点対称の関係にあるGND端子、Vcc端子および出
力端子を含んでいる、請求項1ないし5のいずれかに記
載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001195736A JP4541597B2 (ja) | 2001-06-28 | 2001-06-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001195736A JP4541597B2 (ja) | 2001-06-28 | 2001-06-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
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JP4541597B2 JP4541597B2 (ja) | 2010-09-08 |
Family
ID=19033668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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