JP2003006257A - 論理回路遅延最適化システム、論理回路遅延最適化方法、及びプログラム - Google Patents
論理回路遅延最適化システム、論理回路遅延最適化方法、及びプログラムInfo
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Abstract
(57)【要約】
【課題】 論理回路が有する回路遅延の最適化を行なう
新たな手法を提供する。 【解決手段】 論理回路は複数の回路ブロックが接続さ
れて構成されているものとする。駆動能力値算出手段１
１は、該回路ブロックに与えられる負荷容量値が該回路
ブロック内を伝播する信号を遅延させる割合を示す該回
路ブロックの遅延率と、対象回路ブロックの前段である
前段回路ブロックの駆動能力値と、該対象回路ブロック
に対して与えられる負荷容量値とに基づいて該対象回路
ブロックに要求する駆動能力値の算出を行なう。変更手
段１２は、駆動能力値算出手段１１によって得られた駆
動能力値に基づいて該対象回路ブロックで使用される前
記素子の指定の変更を行なう。この構成によれば、対象
回路ブロックの前後段として接続されている回路ブロッ
クに関する特性値から対象回路ブロックでの使用に最適
な素子の選択が可能となる。
新たな手法を提供する。 【解決手段】 論理回路は複数の回路ブロックが接続さ
れて構成されているものとする。駆動能力値算出手段１
１は、該回路ブロックに与えられる負荷容量値が該回路
ブロック内を伝播する信号を遅延させる割合を示す該回
路ブロックの遅延率と、対象回路ブロックの前段である
前段回路ブロックの駆動能力値と、該対象回路ブロック
に対して与えられる負荷容量値とに基づいて該対象回路
ブロックに要求する駆動能力値の算出を行なう。変更手
段１２は、駆動能力値算出手段１１によって得られた駆
動能力値に基づいて該対象回路ブロックで使用される前
記素子の指定の変更を行なう。この構成によれば、対象
回路ブロックの前後段として接続されている回路ブロッ
クに関する特性値から対象回路ブロックでの使用に最適
な素子の選択が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路の最適化
を行なう技術に関し、特に、論理回路設計の初期段階に
おいて論理回路内を伝播する信号に生じる遅延の最適化
を行なう技術に関する。
を行なう技術に関し、特に、論理回路設計の初期段階に
おいて論理回路内を伝播する信号に生じる遅延の最適化
を行なう技術に関する。
【０００２】
【従来の技術】従来、論理回路の有する回路遅延の最適
化、すなわちその論理回路内を伝播する信号に生じる遅
延の最適化を計算機に行なわせる技術として、例えば特
開平５−１５１３１０号公報や特開平１１−１２０２２
２号公報に開示されているように、論理回路におけるク
リティカルパスを抽出して抽出されたクリティカルパス
に対して遅延最適化を施すというものが多数提案されて
いる。
化、すなわちその論理回路内を伝播する信号に生じる遅
延の最適化を計算機に行なわせる技術として、例えば特
開平５−１５１３１０号公報や特開平１１−１２０２２
２号公報に開示されているように、論理回路におけるク
リティカルパスを抽出して抽出されたクリティカルパス
に対して遅延最適化を施すというものが多数提案されて
いる。
【０００３】
【発明が解決しようとする課題】上述した従来の技術で
行なわれているクリティカルパスの抽出には多大な処理
量を要するため、高い処理能力を有する計算機を長時間
稼動させる必要があった。
行なわれているクリティカルパスの抽出には多大な処理
量を要するため、高い処理能力を有する計算機を長時間
稼動させる必要があった。
【０００４】また、計算機に行なわせる従来の遅延最適
化処理においては、クリティカルパスに対して最適化を
施すときに、そのパス上の回路ブロックの後段にファン
アウトが複数存在しているときには、その中でクリティ
カルパス上にあるものについてのみ最適化処理を行って
おり、そのファンアウトを構成している複数の被駆動ブ
ロック同士の関係は考慮されていなかった。そのため、
例えばこれらの被駆動ブロックのうちクリティカルパス
上にあるものについての駆動能力（被駆動ブロックの駆
動のためにその被駆動ブロックに対して求められる能
力）が肥大してしまい、その駆動能力を確保するために
被駆動ブロックの実装回路面積が過剰に大きくなってし
まうことがあった。
化処理においては、クリティカルパスに対して最適化を
施すときに、そのパス上の回路ブロックの後段にファン
アウトが複数存在しているときには、その中でクリティ
カルパス上にあるものについてのみ最適化処理を行って
おり、そのファンアウトを構成している複数の被駆動ブ
ロック同士の関係は考慮されていなかった。そのため、
例えばこれらの被駆動ブロックのうちクリティカルパス
上にあるものについての駆動能力（被駆動ブロックの駆
動のためにその被駆動ブロックに対して求められる能
力）が肥大してしまい、その駆動能力を確保するために
被駆動ブロックの実装回路面積が過剰に大きくなってし
まうことがあった。
【０００５】また、従来の処理では、設計対象の論理回
路が他の回路と接続される外部入出力端子は、他の回路
の外部入出力端子に一般的なバッファの素子が接続され
ているものとみなして最適化を行っていた。更に、論理
回路内部において外部入出力端子に接続される入力ピン
についての駆動能力は予め定義されているものに固定さ
れており、駆動能力を変更するにはその入力ピンを含む
回路そのものの使用を止めて代わりに他の回路を選択す
ることしか許容されていなかった。
路が他の回路と接続される外部入出力端子は、他の回路
の外部入出力端子に一般的なバッファの素子が接続され
ているものとみなして最適化を行っていた。更に、論理
回路内部において外部入出力端子に接続される入力ピン
についての駆動能力は予め定義されているものに固定さ
れており、駆動能力を変更するにはその入力ピンを含む
回路そのものの使用を止めて代わりに他の回路を選択す
ることしか許容されていなかった。
【０００６】また、従来の処理では、ネット（回路ブロ
ック間を接続する配線）の負荷容量には遅延最適化処理
後に行なわれる実装設計によって得られる情報が反映さ
れることはなく、最適化の際に考慮しないか、あるいは
概算値を反映するようにしていた。そのため、論理回路
の回路遅延の最適化を行なっても実装設計後の回路遅延
が改善されないこともあった。
ック間を接続する配線）の負荷容量には遅延最適化処理
後に行なわれる実装設計によって得られる情報が反映さ
れることはなく、最適化の際に考慮しないか、あるいは
概算値を反映するようにしていた。そのため、論理回路
の回路遅延の最適化を行なっても実装設計後の回路遅延
が改善されないこともあった。
【０００７】また、従来の処理では、例えばユーザが敢
えて遅延最適化を行なうことを望まないなどの理由によ
って最適化を行なわないようにするブロックを設定する
ためには、素子毎もしくはパス毎にその指示を行なう必
要があった。また、従来の処理では、遅延最適化を実行
するとその対象である回路自体が自動的に変換されて出
力されてしまい、最適化による素子の置換の内容を知る
には、その実行の前後の論理回路を比較しなければなら
なかった。
えて遅延最適化を行なうことを望まないなどの理由によ
って最適化を行なわないようにするブロックを設定する
ためには、素子毎もしくはパス毎にその指示を行なう必
要があった。また、従来の処理では、遅延最適化を実行
するとその対象である回路自体が自動的に変換されて出
力されてしまい、最適化による素子の置換の内容を知る
には、その実行の前後の論理回路を比較しなければなら
なかった。
【０００８】以上の問題を鑑み、論理回路が有する回路
遅延の最適化を行なう新たな手法を提供することが本発
明が解決しようとする課題である。
遅延の最適化を行なう新たな手法を提供することが本発
明が解決しようとする課題である。
【０００９】
【課題を解決するための手段】図１は本発明の原理構成
を示す図である。本発明は、複数の回路ブロックを接続
してなる論理回路に対し、該回路ブロック毎に指定がさ
れている該回路ブロックを構成するために使用するプリ
ミティブな素子についての該指定を該素子と同一の機能
を有し且つ駆動能力値は異なる他のプリミティブな素子
へ変更することによって、該論理回路内を伝播する信号
の遅延についての最適化を行なう論理回路遅延最適化シ
ステムまたは論理回路遅延最適化方法を前提とする。
を示す図である。本発明は、複数の回路ブロックを接続
してなる論理回路に対し、該回路ブロック毎に指定がさ
れている該回路ブロックを構成するために使用するプリ
ミティブな素子についての該指定を該素子と同一の機能
を有し且つ駆動能力値は異なる他のプリミティブな素子
へ変更することによって、該論理回路内を伝播する信号
の遅延についての最適化を行なう論理回路遅延最適化シ
ステムまたは論理回路遅延最適化方法を前提とする。
【００１０】ここで、「プリミティブな素子」とは、こ
こでは論理回路において基本となる素子を意味する語で
あり、具体的には、インバータ、バッファ、ＡＮＤ、Ｏ
Ｒ、ＮＡＮＤ、ＮＯＲなどの各種のゲートや、ＲＳ、Ｊ
Ｋ、Ｄなどの各種のフリップフロップ等の基本的な論理
素子を総称したものである。また、「駆動能力値」と
は、素子に信号が入力されたときに駆動し得る能力の高
さ、つまり、その素子の出力信号によって示されている
論理の反転を、その素子の出力に接続されている負荷に
抗して行なわせ得る能力の高さを示す値である。
こでは論理回路において基本となる素子を意味する語で
あり、具体的には、インバータ、バッファ、ＡＮＤ、Ｏ
Ｒ、ＮＡＮＤ、ＮＯＲなどの各種のゲートや、ＲＳ、Ｊ
Ｋ、Ｄなどの各種のフリップフロップ等の基本的な論理
素子を総称したものである。また、「駆動能力値」と
は、素子に信号が入力されたときに駆動し得る能力の高
さ、つまり、その素子の出力信号によって示されている
論理の反転を、その素子の出力に接続されている負荷に
抗して行なわせ得る能力の高さを示す値である。
【００１１】まず、図１の（ａ）に示す第一の構成を説
明する。これは、本発明に係る論理回路遅延最適化シス
テム第一の原理構成を示している。駆動能力値算出手段
１１は、回路ブロックに与えられる負荷容量値が該回路
ブロック内を伝播する信号を遅延させる割合を示す該回
路ブロックの遅延率と、前記指定変更の対象である対象
回路ブロックの前段として該対象回路ブロックに接続さ
れている前段回路ブロックに指定がされている該素子に
よって定まる該前段回路ブロックの駆動能力値と、該対
象回路ブロックの後段に他の回路ブロックが接続される
ことにより該対象回路ブロックに対して与えられる負荷
容量値とに基づいて該対象回路ブロックに要求する駆動
能力値の算出を行なうものである。
明する。これは、本発明に係る論理回路遅延最適化シス
テム第一の原理構成を示している。駆動能力値算出手段
１１は、回路ブロックに与えられる負荷容量値が該回路
ブロック内を伝播する信号を遅延させる割合を示す該回
路ブロックの遅延率と、前記指定変更の対象である対象
回路ブロックの前段として該対象回路ブロックに接続さ
れている前段回路ブロックに指定がされている該素子に
よって定まる該前段回路ブロックの駆動能力値と、該対
象回路ブロックの後段に他の回路ブロックが接続される
ことにより該対象回路ブロックに対して与えられる負荷
容量値とに基づいて該対象回路ブロックに要求する駆動
能力値の算出を行なうものである。
【００１２】変更手段１２は、駆動能力値算出手段１１
によって得られた駆動能力値に基づいて該対象回路ブロ
ックで使用される前記素子の指定の変更を行なう。この
第一の構成によれば、対象回路ブロックの前後段として
接続されている回路ブロックに関する特性値から対象回
路ブロックでの使用に最適な素子の選択が可能となる。
従って、論理回路中の全ての回路ブロックについて最適
な素子の選択を行なうことでクリティカルパスの抽出を
行なうことなく論理回路に対する遅延最適化が行なえる
ので、遅延最適化のために必要となる処理量が低減され
る。
によって得られた駆動能力値に基づいて該対象回路ブロ
ックで使用される前記素子の指定の変更を行なう。この
第一の構成によれば、対象回路ブロックの前後段として
接続されている回路ブロックに関する特性値から対象回
路ブロックでの使用に最適な素子の選択が可能となる。
従って、論理回路中の全ての回路ブロックについて最適
な素子の選択を行なうことでクリティカルパスの抽出を
行なうことなく論理回路に対する遅延最適化が行なえる
ので、遅延最適化のために必要となる処理量が低減され
る。
【００１３】なお、上述した第一の構成において、変更
手段１２が、該変更前に選択されていたものと同一の実
装回路面積を要する前記素子を選択するように該変更を
行なうようにしてもよい。この構成によれば、遅延最適
化に起因する論理回路の実装面積の増加を防止すること
が可能となる。
手段１２が、該変更前に選択されていたものと同一の実
装回路面積を要する前記素子を選択するように該変更を
行なうようにしてもよい。この構成によれば、遅延最適
化に起因する論理回路の実装面積の増加を防止すること
が可能となる。
【００１４】また、上述した第一の構成において、該論
理回路に入力された信号若しくは該論理回路内のフリッ
プフロップである回路ブロックから出力された信号が、
該対象回路ブロックについての該回路ブロックを通過し
て出力されるまでに生じ得る遅延量を、該前段回路ブロ
ックまでの遅延量として算出する遅延量算出手段と、該
対象回路ブロックに信号を入力するための複数の入力ピ
ンのうち、該対象回路ブロックについての該回路ブロッ
クであって該前段回路ブロックまでの該遅延量が最大で
あるものが接続されている該入力ピンを該指定変更の対
象である回路ブロックの代表ピンとする代表ピン決定手
段と、を更に有し、駆動能力値算出手段１１が、前記対
象回路ブロックについての前段回路ブロックのうち、該
代表ピンに接続されている該回路ブロックについての駆
動能力値に基づいて該算出を行なうようにしてもよい。
理回路に入力された信号若しくは該論理回路内のフリッ
プフロップである回路ブロックから出力された信号が、
該対象回路ブロックについての該回路ブロックを通過し
て出力されるまでに生じ得る遅延量を、該前段回路ブロ
ックまでの遅延量として算出する遅延量算出手段と、該
対象回路ブロックに信号を入力するための複数の入力ピ
ンのうち、該対象回路ブロックについての該回路ブロッ
クであって該前段回路ブロックまでの該遅延量が最大で
あるものが接続されている該入力ピンを該指定変更の対
象である回路ブロックの代表ピンとする代表ピン決定手
段と、を更に有し、駆動能力値算出手段１１が、前記対
象回路ブロックについての前段回路ブロックのうち、該
代表ピンに接続されている該回路ブロックについての駆
動能力値に基づいて該算出を行なうようにしてもよい。
【００１５】この構成によれば、本発明によれば、複数
の入力を有する回路ブロックの遅延最適化を適切に行な
うことが可能になる。また、上述した第一の構成におい
て、該論理回路の外部入力端子に接続される素子の駆動
能力値が入力される外部素子駆動能力値入力手段を更に
有し、駆動能力値算出手段１１が、該外部入力端子に接
続されている該対象回路ブロックに要求する駆動能力値
の算出を、該外部素子駆動能力値入力手段に入力された
駆動能力値が該前段回路ブロックの駆動能力値であると
みなして行なうようにしてもよい。
の入力を有する回路ブロックの遅延最適化を適切に行な
うことが可能になる。また、上述した第一の構成におい
て、該論理回路の外部入力端子に接続される素子の駆動
能力値が入力される外部素子駆動能力値入力手段を更に
有し、駆動能力値算出手段１１が、該外部入力端子に接
続されている該対象回路ブロックに要求する駆動能力値
の算出を、該外部素子駆動能力値入力手段に入力された
駆動能力値が該前段回路ブロックの駆動能力値であると
みなして行なうようにしてもよい。
【００１６】この構成によれば、現実に想定される外部
入力端子に接続される素子の駆動能力を論理回路の遅延
最適化により正確に反映できるようになる。また、上述
した第一の構成において、該前段回路ブロックの駆動能
力値が入力される前段回路ブロック駆動能力値入力手段
を更に有し、駆動能力値算出手段１１が、該前段回路ブ
ロック駆動能力値入力手段に入力された駆動能力値を該
前段回路ブロックの駆動能力値とみなして該対象回路ブ
ロックに要求する駆動能力値の算出を行なうようにして
もよい。
入力端子に接続される素子の駆動能力を論理回路の遅延
最適化により正確に反映できるようになる。また、上述
した第一の構成において、該前段回路ブロックの駆動能
力値が入力される前段回路ブロック駆動能力値入力手段
を更に有し、駆動能力値算出手段１１が、該前段回路ブ
ロック駆動能力値入力手段に入力された駆動能力値を該
前段回路ブロックの駆動能力値とみなして該対象回路ブ
ロックに要求する駆動能力値の算出を行なうようにして
もよい。
【００１７】この構成によれば、前段回路ブロックまで
の回路構成について設計変更が予想されるときであって
も、前段回路ブロックの仮の駆動能力値が入力されれ
ば、後段回路ブロックの最適化が先行して行なえるよう
になる。また、上述した第一の構成において、該論理回
路の外部出力端子に接続される素子によって該論理回路
に与えられる負荷容量値が入力される外部素子負荷容量
値入力手段を更に有し、駆動能力値算出手段１１が、該
外部出力端子に接続されている該対象回路ブロックに要
求する駆動能力値の算出を、該外部素子負荷容量値入力
手段に入力された負荷容量値が該対象回路ブロックに対
して与えられた負荷容量値であるとみなして行なうよう
にしてもよい。
の回路構成について設計変更が予想されるときであって
も、前段回路ブロックの仮の駆動能力値が入力されれ
ば、後段回路ブロックの最適化が先行して行なえるよう
になる。また、上述した第一の構成において、該論理回
路の外部出力端子に接続される素子によって該論理回路
に与えられる負荷容量値が入力される外部素子負荷容量
値入力手段を更に有し、駆動能力値算出手段１１が、該
外部出力端子に接続されている該対象回路ブロックに要
求する駆動能力値の算出を、該外部素子負荷容量値入力
手段に入力された負荷容量値が該対象回路ブロックに対
して与えられた負荷容量値であるとみなして行なうよう
にしてもよい。
【００１８】この構成によれば、現実に想定される外部
出力端子に接続される素子による負荷容量を論理回路の
遅延最適化により正確に反映できるようになる。また、
上述した第一の構成において、該論理回路の実装設計が
行なわれることによって得られる該回路ブロック間の配
線によって生じる配線容量を取得する配線容量取得手段
を更に有し、駆動能力値算出手段１１が、該配線容量取
得手段によって取得された配線容量を該負荷容量値に加
味して該対象回路ブロックに要求する駆動能力値の算出
を行なうようにしてもよい。
出力端子に接続される素子による負荷容量を論理回路の
遅延最適化により正確に反映できるようになる。また、
上述した第一の構成において、該論理回路の実装設計が
行なわれることによって得られる該回路ブロック間の配
線によって生じる配線容量を取得する配線容量取得手段
を更に有し、駆動能力値算出手段１１が、該配線容量取
得手段によって取得された配線容量を該負荷容量値に加
味して該対象回路ブロックに要求する駆動能力値の算出
を行なうようにしてもよい。
【００１９】この構成によれば、実装設計によってより
正確に求められる配線容量を論理回路の遅延最適化に反
映できるようになる。また、上述した第一の構成におい
て、該回路ブロックに対して該指定の変更を行なわない
ことを示す属性を付与する非最適化属性付与手段を更に
有し、変更手段１２は、該非最適化属性付与手段によっ
て該属性が付与されている該対象回路ブロックについて
は、前記指定の変更を行なわないようにしてもよい。
正確に求められる配線容量を論理回路の遅延最適化に反
映できるようになる。また、上述した第一の構成におい
て、該回路ブロックに対して該指定の変更を行なわない
ことを示す属性を付与する非最適化属性付与手段を更に
有し、変更手段１２は、該非最適化属性付与手段によっ
て該属性が付与されている該対象回路ブロックについて
は、前記指定の変更を行なわないようにしてもよい。
【００２０】この構成によれば、ユーザが変更を望まな
い回路ブロックを該指定の変更を行なう回路ブロックの
対象外とすることができるようになるので、遅延最適化
の処理に要する処理量が低減され、また、回路設計作業
における手戻り（繰り返し作業）の減少が期待できる。
い回路ブロックを該指定の変更を行なう回路ブロックの
対象外とすることができるようになるので、遅延最適化
の処理に要する処理量が低減され、また、回路設計作業
における手戻り（繰り返し作業）の減少が期待できる。
【００２１】また、上述した第一の構成において、変更
手段１２によって該指定の変更が行なわれた該対象回路
ブロックにおける該変更の内容を出力する変更内容出力
手段を更に有するように構成してもよい。この構成によ
れば、遅延最適化の結果を実装設計システム等の他のシ
ステムでの処理に反映することができ、設計効率の改善
が可能となる。また、この結果をファイル出力すること
で変更内容を明確にユーザに告知できるようになるの
で、後の実装設計等の作業における作業効率の向上が期
待できる。
手段１２によって該指定の変更が行なわれた該対象回路
ブロックにおける該変更の内容を出力する変更内容出力
手段を更に有するように構成してもよい。この構成によ
れば、遅延最適化の結果を実装設計システム等の他のシ
ステムでの処理に反映することができ、設計効率の改善
が可能となる。また、この結果をファイル出力すること
で変更内容を明確にユーザに告知できるようになるの
で、後の実装設計等の作業における作業効率の向上が期
待できる。
【００２２】次に図１の（ｂ）に示す第二の構成を説明
する。これは、本発明に係る論理回路遅延最適化システ
ム第ニの原理構成を示している。スラック値算出手段２
１は、該回路ブロックのスラック値の算出を行なう。な
お、回路ブロックのスラック値とは、その回路ブロック
までで生じ得る最大遅延とその回路ブロックに許容され
ている到達時間（許容到達時間）との差であり、その回
路ブロックにおけるタイミングの余裕度を示すものであ
る。
する。これは、本発明に係る論理回路遅延最適化システ
ム第ニの原理構成を示している。スラック値算出手段２
１は、該回路ブロックのスラック値の算出を行なう。な
お、回路ブロックのスラック値とは、その回路ブロック
までで生じ得る最大遅延とその回路ブロックに許容され
ている到達時間（許容到達時間）との差であり、その回
路ブロックにおけるタイミングの余裕度を示すものであ
る。
【００２３】駆動能力値分配手段２２は、該論理回路中
の回路ブロックの有するひとつの出力が該回路ブロック
の後段の複数の回路ブロックである後段回路ブロックに
接続されているときに、該後段回路ブロックに指定がさ
れている該素子によって定まる該指定変更前の該後段回
路ブロック毎の駆動能力値を、該後段回路ブロック毎の
駆動能力値の合計値は維持しつつ且つ該後段回路ブロッ
ク毎に算出されたスラック値の差異に基づいて該後段回
路ブロックの各々に分配する。なお、「該論理回路中の
回路ブロックの有するひとつの出力が該回路ブロックの
後段の複数の回路ブロックである後段回路ブロックに接
続されているとき」とは、後段回路ブロックが、該論理
回路中の回路ブロックの有するひとつの出力に対して複
数のファンアウトを構成していることを示している。
の回路ブロックの有するひとつの出力が該回路ブロック
の後段の複数の回路ブロックである後段回路ブロックに
接続されているときに、該後段回路ブロックに指定がさ
れている該素子によって定まる該指定変更前の該後段回
路ブロック毎の駆動能力値を、該後段回路ブロック毎の
駆動能力値の合計値は維持しつつ且つ該後段回路ブロッ
ク毎に算出されたスラック値の差異に基づいて該後段回
路ブロックの各々に分配する。なお、「該論理回路中の
回路ブロックの有するひとつの出力が該回路ブロックの
後段の複数の回路ブロックである後段回路ブロックに接
続されているとき」とは、後段回路ブロックが、該論理
回路中の回路ブロックの有するひとつの出力に対して複
数のファンアウトを構成していることを示している。
【００２４】後段回路ブロック駆動能力値算出手段２３
は、駆動能力値分配手段２２によって分配された駆動能
力値を該後段回路ブロックの前段の回路ブロックの駆動
能力値とみなして該後段回路ブロックに要求する駆動能
力値の算出を行なう。後段回路ブロック変更手段２４
は、該算出によって得られた駆動能力値に基づいて該後
段回路ブロックで使用される該素子の指定の変更を行な
う。
は、駆動能力値分配手段２２によって分配された駆動能
力値を該後段回路ブロックの前段の回路ブロックの駆動
能力値とみなして該後段回路ブロックに要求する駆動能
力値の算出を行なう。後段回路ブロック変更手段２４
は、該算出によって得られた駆動能力値に基づいて該後
段回路ブロックで使用される該素子の指定の変更を行な
う。
【００２５】この第二の構成によれば、駆動能力値分配
手段２２が、各回路ブロックのスラック値に基づき、タ
イミングの余裕が少ない後段回路ブロックには駆動能力
値を多めに分配し、タイミングの余裕が多い後段回路ブ
ロックには駆動能力値を少なめに分配することで、信号
遅延量が大きくなっている信号パスを優先する最適化が
可能となり、駆動能力のバランスの良好な遅延最適化が
可能となる。
手段２２が、各回路ブロックのスラック値に基づき、タ
イミングの余裕が少ない後段回路ブロックには駆動能力
値を多めに分配し、タイミングの余裕が多い後段回路ブ
ロックには駆動能力値を少なめに分配することで、信号
遅延量が大きくなっている信号パスを優先する最適化が
可能となり、駆動能力のバランスの良好な遅延最適化が
可能となる。
【００２６】なお、上述した第二の構成において、該論
理回路の実装設計が行なわれることによって得られる該
回路ブロック間の配線によって生じる配線容量を取得す
る配線容量取得手段を更に有し、後段回路ブロック駆動
能力値算出手段２３は、該配線容量取得手段によって取
得された配線容量を加味して前記算出を行なううに構成
してもよい。
理回路の実装設計が行なわれることによって得られる該
回路ブロック間の配線によって生じる配線容量を取得す
る配線容量取得手段を更に有し、後段回路ブロック駆動
能力値算出手段２３は、該配線容量取得手段によって取
得された配線容量を加味して前記算出を行なううに構成
してもよい。
【００２７】この構成によれば、実装設計によってより
正確に求められる配線容量を論理回路の遅延最適化に反
映できるようになる。次に図１の（ｃ）に示す第三の構
成を説明する。これは、本発明に係る論理回路遅延最適
化システム第三の原理構成を示している。
正確に求められる配線容量を論理回路の遅延最適化に反
映できるようになる。次に図１の（ｃ）に示す第三の構
成を説明する。これは、本発明に係る論理回路遅延最適
化システム第三の原理構成を示している。
【００２８】スラック値算出手段３１は、該回路ブロッ
クのスラック値の算出を行なう。駆動能力比率算出手段
３２は、該論理回路中の回路ブロックの有するひとつの
出力が該回路ブロックの後段の複数の回路ブロックであ
る後段回路ブロックに接続されているときに、該後段回
路ブロックに指定がされている該素子によって定まる該
指定変更前の該後段回路ブロック毎の駆動能力値の合計
と、該後段回路ブロックのうちスラック値によって最も
タイミングの余裕が少ないことが示されているものにつ
いての該指定変更前における駆動能力値の比率を算出す
る。
クのスラック値の算出を行なう。駆動能力比率算出手段
３２は、該論理回路中の回路ブロックの有するひとつの
出力が該回路ブロックの後段の複数の回路ブロックであ
る後段回路ブロックに接続されているときに、該後段回
路ブロックに指定がされている該素子によって定まる該
指定変更前の該後段回路ブロック毎の駆動能力値の合計
と、該後段回路ブロックのうちスラック値によって最も
タイミングの余裕が少ないことが示されているものにつ
いての該指定変更前における駆動能力値の比率を算出す
る。
【００２９】第一駆動能力値算出手段３３は、駆動能力
比率算出手段３２によって算出された駆動能力値の比率
に基づいて、該後段回路ブロックであってスラック値に
よって最もタイミングの余裕が少ないことが示されてい
る該後段回路ブロックに要求する駆動能力値を算出す
る。
比率算出手段３２によって算出された駆動能力値の比率
に基づいて、該後段回路ブロックであってスラック値に
よって最もタイミングの余裕が少ないことが示されてい
る該後段回路ブロックに要求する駆動能力値を算出す
る。
【００３０】第一後段回路ブロック変更手段３４は、該
算出によって得られた駆動能力値に基づいて該後段回路
ブロックであってスラック値によって最もタイミングの
余裕が少ないことが示されている該後段回路ブロックに
ついての前記指定の変更を行なう。
算出によって得られた駆動能力値に基づいて該後段回路
ブロックであってスラック値によって最もタイミングの
余裕が少ないことが示されている該後段回路ブロックに
ついての前記指定の変更を行なう。
【００３１】この第三の構成によれば、後段回路ブロッ
クが複数のファンアウトを構成している場合におけるス
ラック値によって最もタイミングの余裕が少ないことが
示されている後段回路ブロックについての該素子の指定
の変更の際に、その後段回路ブロックと同時に駆動され
る他の後段回路ブロックについての特性値が考慮される
ので、該素子の選択が適切に行なえるようになる。
クが複数のファンアウトを構成している場合におけるス
ラック値によって最もタイミングの余裕が少ないことが
示されている後段回路ブロックについての該素子の指定
の変更の際に、その後段回路ブロックと同時に駆動され
る他の後段回路ブロックについての特性値が考慮される
ので、該素子の選択が適切に行なえるようになる。
【００３２】なお、上述した第三の構成において、該後
段回路ブロックのうちスラック値によって最もタイミン
グの余裕が少ないことが示されているものについての該
指定変更前における駆動能力値と該第一後段回路ブロッ
ク変更手段による変更後に指定されている該素子の駆動
能力値とよりこれらの駆動能力値の変化率を算出する変
化率算出手段と、該後段回路ブロックであってスラック
値によって最もタイミングの余裕が少ないことが示され
ているものを除いた他の後段回路ブロックに要求する駆
動能力値を、該変化率に基づいて算出する第二駆動能力
値算出手段と、該第二駆動能力値算出手段によって算出
された駆動能力値に基づいて該後段回路ブロックであっ
てスラック値によって最もタイミングの余裕が少ないこ
とが示されているものを除いた他の後段回路ブロックに
ついての該指定の変更を行なう第ニ後段回路ブロック変
更手段と、を更に有するように構成してもよい。
段回路ブロックのうちスラック値によって最もタイミン
グの余裕が少ないことが示されているものについての該
指定変更前における駆動能力値と該第一後段回路ブロッ
ク変更手段による変更後に指定されている該素子の駆動
能力値とよりこれらの駆動能力値の変化率を算出する変
化率算出手段と、該後段回路ブロックであってスラック
値によって最もタイミングの余裕が少ないことが示され
ているものを除いた他の後段回路ブロックに要求する駆
動能力値を、該変化率に基づいて算出する第二駆動能力
値算出手段と、該第二駆動能力値算出手段によって算出
された駆動能力値に基づいて該後段回路ブロックであっ
てスラック値によって最もタイミングの余裕が少ないこ
とが示されているものを除いた他の後段回路ブロックに
ついての該指定の変更を行なう第ニ後段回路ブロック変
更手段と、を更に有するように構成してもよい。
【００３３】この構成によれば、後段回路ブロックが複
数のファンアウトを構成している場合に、同時に駆動さ
れる他の後段回路ブロックの特性値を考慮した該素子の
指定の変更が行なわれるので、回路面積の過剰な増大が
抑えられる。また、上述した第三の構成において、該論
理回路の実装設計が行なわれることによって得られる該
回路ブロック間の配線によって生じる配線容量を取得す
る配線容量取得手段を更に有し、第一駆動能力値算出手
段３３は、該後段回路ブロックであってスラック値によ
って最もタイミングの余裕が少ないことが示されている
該後段回路ブロックに要求する駆動能力値の算出を、該
配線容量取得手段によって取得された配線容量を加味し
て行なうようにしてもよい。
数のファンアウトを構成している場合に、同時に駆動さ
れる他の後段回路ブロックの特性値を考慮した該素子の
指定の変更が行なわれるので、回路面積の過剰な増大が
抑えられる。また、上述した第三の構成において、該論
理回路の実装設計が行なわれることによって得られる該
回路ブロック間の配線によって生じる配線容量を取得す
る配線容量取得手段を更に有し、第一駆動能力値算出手
段３３は、該後段回路ブロックであってスラック値によ
って最もタイミングの余裕が少ないことが示されている
該後段回路ブロックに要求する駆動能力値の算出を、該
配線容量取得手段によって取得された配線容量を加味し
て行なうようにしてもよい。
【００３４】この構成によれば、実装設計によってより
正確に求められる配線容量を論理回路の遅延最適化に反
映できるようになる。なお、前述した本発明に係る論理
回路遅延最適化システムを構成する各要素により実現さ
れる機能と同様のものをコンピュータに行なわせるため
のプログラムを作成し、そのプログラムをコンピュータ
に実行させることによっても、前述した課題を解決する
ことができる。
正確に求められる配線容量を論理回路の遅延最適化に反
映できるようになる。なお、前述した本発明に係る論理
回路遅延最適化システムを構成する各要素により実現さ
れる機能と同様のものをコンピュータに行なわせるため
のプログラムを作成し、そのプログラムをコンピュータ
に実行させることによっても、前述した課題を解決する
ことができる。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図２は、本発明を実施する論理回
路遅延最適化装置の構成を示す図である。同図におい
て、ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３、Ｉ／
Ｆ部１０４、入力部１０５、表示部１０６、出力部１０
７、記憶部１０８はいずれもバス１０９に接続されてお
り、相互にデータの授受が行なえる。
に基づいて説明する。図２は、本発明を実施する論理回
路遅延最適化装置の構成を示す図である。同図におい
て、ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３、Ｉ／
Ｆ部１０４、入力部１０５、表示部１０６、出力部１０
７、記憶部１０８はいずれもバス１０９に接続されてお
り、相互にデータの授受が行なえる。
【００３６】ＣＰＵ（Central Processing Unit ）１０
１はこの論理回路遅延最適化装置（以下、「本装置」と
いう）全体の動作制御を司る中央処理装置である。ＲＯ
Ｍ（Read Only Memory）１０２は、ＣＰＵ１０１によっ
て実行される制御プログラムが予め格納されているメモ
リであり、ＣＰＵ１０１がこの制御プログラムを実行す
ることによって本装置全体の動作の制御が行なわれる。
１はこの論理回路遅延最適化装置（以下、「本装置」と
いう）全体の動作制御を司る中央処理装置である。ＲＯ
Ｍ（Read Only Memory）１０２は、ＣＰＵ１０１によっ
て実行される制御プログラムが予め格納されているメモ
リであり、ＣＰＵ１０１がこの制御プログラムを実行す
ることによって本装置全体の動作の制御が行なわれる。
【００３７】ＲＡＭ（Random Access Memory）１０３
は、各種のデータの一時的な格納領域として、またＲＯ
Ｍ１０２に格納されている制御プログラムをＣＰＵ１０
１が実行するときにワークメモリとして必要に応じて使
用されるメモリである。Ｉ／Ｆ（Interface）部１０４
は他の機器との間で通信ネットワークを介して行なわれ
る各種データの授受を制御する。
は、各種のデータの一時的な格納領域として、またＲＯ
Ｍ１０２に格納されている制御プログラムをＣＰＵ１０
１が実行するときにワークメモリとして必要に応じて使
用されるメモリである。Ｉ／Ｆ（Interface）部１０４
は他の機器との間で通信ネットワークを介して行なわれ
る各種データの授受を制御する。
【００３８】入力部１０５は外部からの入力を受け取っ
て該入力をＣＰＵ１０１に渡すものであり、例えばキー
ボードやマウスなどといった本装置のユーザからの指示
を受け取る入力装置、あるいはＦＤ（Floppy Disk）、
ＣＤ−ＲＯＭ（Compact Disc-ROM）、ＤＶＤ−ＲＯＭ
（Digital Versatile Disc-ROM）、ＭＯ（Magneto-Opti
cs）ディスクなどといった可搬型の記録媒体の読出装置
を備えて構成される。
て該入力をＣＰＵ１０１に渡すものであり、例えばキー
ボードやマウスなどといった本装置のユーザからの指示
を受け取る入力装置、あるいはＦＤ（Floppy Disk）、
ＣＤ−ＲＯＭ（Compact Disc-ROM）、ＤＶＤ−ＲＯＭ
（Digital Versatile Disc-ROM）、ＭＯ（Magneto-Opti
cs）ディスクなどといった可搬型の記録媒体の読出装置
を備えて構成される。
【００３９】表示部１０６はＣＰＵ１０１からの指示に
応じた表示を行なうものであり、例えばＣＲＴ（Cathod
e Ray Tube）やＬＣＤ（Liquid Crystal Display）から
なるディスプレイ装置である。出力部１０７は、ＣＰＵ
１０１からの指示に応じた表示を行なうものであり、例
えばプリンタ装置や、あるいは上述したＦＤやＭＯディ
スク等の可搬型の記録媒体の書込装置を備えて構成され
る。勿論、可搬型の記録媒体についての書込機能と読出
機能とを兼ね備えている装置を入力部１０５と出力部１
０７との共用の装置として利用することも可能である。
応じた表示を行なうものであり、例えばＣＲＴ（Cathod
e Ray Tube）やＬＣＤ（Liquid Crystal Display）から
なるディスプレイ装置である。出力部１０７は、ＣＰＵ
１０１からの指示に応じた表示を行なうものであり、例
えばプリンタ装置や、あるいは上述したＦＤやＭＯディ
スク等の可搬型の記録媒体の書込装置を備えて構成され
る。勿論、可搬型の記録媒体についての書込機能と読出
機能とを兼ね備えている装置を入力部１０５と出力部１
０７との共用の装置として利用することも可能である。
【００４０】記憶部１０８は本装置による評価対象であ
るパートプログラムを含む各種のプログラムや、評価対
象であるそのパートプログラムに対して期待されている
測定精度を示す期待精度情報、更に後述するステージ精
度情報を含む各種のデータを記憶するものであり、例え
ばハードディスク装置を備えて構成される。なお、ＣＰ
Ｕ１０１は、ＲＯＭ１０２に格納されている制御プログ
ラムを実行する代わりに、記憶部１７に予め記憶されて
いる制御プログラムを読み出してＲＡＭ１０３に一旦格
納しておき、その後ＲＡＭ１０３からその制御プログラ
ムを読み出して実行するようにして本装置全体の動作の
制御を行なうようにしてもよい。
るパートプログラムを含む各種のプログラムや、評価対
象であるそのパートプログラムに対して期待されている
測定精度を示す期待精度情報、更に後述するステージ精
度情報を含む各種のデータを記憶するものであり、例え
ばハードディスク装置を備えて構成される。なお、ＣＰ
Ｕ１０１は、ＲＯＭ１０２に格納されている制御プログ
ラムを実行する代わりに、記憶部１７に予め記憶されて
いる制御プログラムを読み出してＲＡＭ１０３に一旦格
納しておき、その後ＲＡＭ１０３からその制御プログラ
ムを読み出して実行するようにして本装置全体の動作の
制御を行なうようにしてもよい。
【００４１】本装置は以上の各構成要素を備えて構成さ
れる。なお、図２に示す本装置の構成は多くの標準的な
コンピュータが有しているものであるので、このような
コンピュータで本発明を実施することもできる。次に、
図２に示されているＣＰＵ１０１によって行なわれる制
御処理について説明する。なお、これより説明する各処
理は、いずれも本装置を制御するための制御プログラム
をＣＰＵ１０１が実行することによって実現される。
れる。なお、図２に示す本装置の構成は多くの標準的な
コンピュータが有しているものであるので、このような
コンピュータで本発明を実施することもできる。次に、
図２に示されているＣＰＵ１０１によって行なわれる制
御処理について説明する。なお、これより説明する各処
理は、いずれも本装置を制御するための制御プログラム
をＣＰＵ１０１が実行することによって実現される。
【００４２】まず、図３について説明する。図３は、Ｃ
ＰＵ１０１によって行なわれる回路遅延最適化処理の処
理内容を示すフローチャートである。まず、Ｓ１０１に
おいて、記憶部１０８に予め格納されている回路ブロッ
クのライブラリが参照され、各回路ブロックに使用可能
な素子として定義されている各素子の素子面積、素子属
性、同一論理素子グループ、素子の入力ピンの駆動能
力、寄生容量、及び遅延率の各値が読み出されてＲＡＭ
１０３の所定領域に格納される。
ＰＵ１０１によって行なわれる回路遅延最適化処理の処
理内容を示すフローチャートである。まず、Ｓ１０１に
おいて、記憶部１０８に予め格納されている回路ブロッ
クのライブラリが参照され、各回路ブロックに使用可能
な素子として定義されている各素子の素子面積、素子属
性、同一論理素子グループ、素子の入力ピンの駆動能
力、寄生容量、及び遅延率の各値が読み出されてＲＡＭ
１０３の所定領域に格納される。
【００４３】続くＳ１０２において、遅延最適化処理の
対象である論理回路を示す回路網情報が例えばネット情
報の形態で入力部１０５に入力されて取得され、ＲＡＭ
１０３の所定領域に格納される。Ｓ１０３では、その論
理回路において、回路ブロックの入力ピンが外部入力端
子に直接繋げられている回路ブロック、及びフリップフ
ロップである回路ブロック（以下、回路ブロックを単に
「ブロック」とも称する）を１段目としたときの、各ブ
ロックの段数が検出される。
対象である論理回路を示す回路網情報が例えばネット情
報の形態で入力部１０５に入力されて取得され、ＲＡＭ
１０３の所定領域に格納される。Ｓ１０３では、その論
理回路において、回路ブロックの入力ピンが外部入力端
子に直接繋げられている回路ブロック、及びフリップフ
ロップである回路ブロック（以下、回路ブロックを単に
「ブロック」とも称する）を１段目としたときの、各ブ
ロックの段数が検出される。
【００４４】Ｓ１０４では、その論理回路において、前
ステップで検出された段数に基づき、外部入力端子もし
くはフリップフロップのクロックピンから各ブロックま
での最大遅延が計算される。Ｓ１０５では、その論理回
路における各ブロックからその論理回路における外部出
力端子もしくはフリップフロップの入力ピンまでの許容
到達時間が計算され、その結果得られた許容到達時間と
各ブロックまでの最大パス遅延との差分が計算されてス
ラック値が求められる。
ステップで検出された段数に基づき、外部入力端子もし
くはフリップフロップのクロックピンから各ブロックま
での最大遅延が計算される。Ｓ１０５では、その論理回
路における各ブロックからその論理回路における外部出
力端子もしくはフリップフロップの入力ピンまでの許容
到達時間が計算され、その結果得られた許容到達時間と
各ブロックまでの最大パス遅延との差分が計算されてス
ラック値が求められる。
【００４５】その後、Ｓ１０６において、論理回路内に
存在する全てのブロックに対して、最適化が行なわれた
か否かが判定される。ここで、非最適化の属性を持つ素
子が割り付けられているブロックは最適化が既に行なわ
れたものとみなして判定が行なわれる。この判定処理の
結果がＹｅｓ、すなわち全てのブロックの最適化が行な
われたと判定されたときにはこの回路遅延最適化処理が
終了する。
存在する全てのブロックに対して、最適化が行なわれた
か否かが判定される。ここで、非最適化の属性を持つ素
子が割り付けられているブロックは最適化が既に行なわ
れたものとみなして判定が行なわれる。この判定処理の
結果がＹｅｓ、すなわち全てのブロックの最適化が行な
われたと判定されたときにはこの回路遅延最適化処理が
終了する。
【００４６】一方、このＳ１０６の判定処理の結果がＮ
ｏ、すなわち、最適化の行われていないブロックが未だ
残っていると判定されたならば、Ｓ１０７へと処理が進
んでそれらのうちの段数の小さいブロックからブロック
最適化処理が行なわれる。以下、このブロック最適化処
理について説明する。
ｏ、すなわち、最適化の行われていないブロックが未だ
残っていると判定されたならば、Ｓ１０７へと処理が進
んでそれらのうちの段数の小さいブロックからブロック
最適化処理が行なわれる。以下、このブロック最適化処
理について説明する。
【００４７】図４はブロック最適化処理の第一の例の処
理内容を示すフローチャートである。図４において、Ｓ
１１１では、最適化処理の対象であるブロック（このブ
ロックを、以下「被最適化ブロック」と称することとす
る）の前段のブロック（このブロックを、以下「ドライ
バブロック」と称することとする）について使用するこ
とが現在指定されている素子と、前述したライブラリに
定義されていたその素子の駆動能力とが照合されて前段
ブロックの駆動能力が取得される。ここで、被最適化ブ
ロックにおいて、その入力ピンが外部入力端子に繋げら
れているものについては、その被最適化ブロックの前段
が論理回路中に存在しない為、特に指示がなければ標準
的に使用されるインバータによって駆動されているもの
として処理が進められる。
理内容を示すフローチャートである。図４において、Ｓ
１１１では、最適化処理の対象であるブロック（このブ
ロックを、以下「被最適化ブロック」と称することとす
る）の前段のブロック（このブロックを、以下「ドライ
バブロック」と称することとする）について使用するこ
とが現在指定されている素子と、前述したライブラリに
定義されていたその素子の駆動能力とが照合されて前段
ブロックの駆動能力が取得される。ここで、被最適化ブ
ロックにおいて、その入力ピンが外部入力端子に繋げら
れているものについては、その被最適化ブロックの前段
が論理回路中に存在しない為、特に指示がなければ標準
的に使用されるインバータによって駆動されているもの
として処理が進められる。
【００４８】Ｓ１１２では、被最適化ブロックが駆動す
るこことなる後段の全てのブロックについても、各ブロ
ックについて使用することが現在指定されている素子
と、前述したライブラリに定義されていたその素子の駆
動能力とが照合されて後段ブロック各々の駆動能力が検
出され、それらの駆動能力の総和が計算される。この総
和の値は被最適化ブロックにとっての負荷容量とみるこ
とができる。ここで、被最適化ブロックのうちその出力
ピンが外部出力端子に直接繋げられているものについて
は、被最適化ブロックによって駆動されるブロックが回
路中に存在しない為、特に指示がなければ標準的に使用
される１個のインバータを駆動するものとして処理が進
められる。
るこことなる後段の全てのブロックについても、各ブロ
ックについて使用することが現在指定されている素子
と、前述したライブラリに定義されていたその素子の駆
動能力とが照合されて後段ブロック各々の駆動能力が検
出され、それらの駆動能力の総和が計算される。この総
和の値は被最適化ブロックにとっての負荷容量とみるこ
とができる。ここで、被最適化ブロックのうちその出力
ピンが外部出力端子に直接繋げられているものについて
は、被最適化ブロックによって駆動されるブロックが回
路中に存在しない為、特に指示がなければ標準的に使用
される１個のインバータを駆動するものとして処理が進
められる。
【００４９】Ｓ１１３では、更に、ドライバブロックと
被最適化ブロックとについて、各ブロックについて使用
することが現在指定されている各素子と、前述したライ
ブラリに定義されていたこれらの各素子の遅延率及び寄
生容量が照合され、各ブロックの遅延率及び寄生容量が
取得される。
被最適化ブロックとについて、各ブロックについて使用
することが現在指定されている各素子と、前述したライ
ブラリに定義されていたこれらの各素子の遅延率及び寄
生容量が照合され、各ブロックの遅延率及び寄生容量が
取得される。
【００５０】Ｓ１１４では、以上のようにして取得され
た各ブロックの駆動能力、負荷容量、遅延率より、ドラ
イバブロックから被最適化ブロックにかけての遅延を最
小とするような、被最適化ブロックの最適駆動能力が求
められる。Ｓ１１５では、前ステップで求められた最適
駆動能力に基づいて、被最適化ブロックでの使用が現在
指定されている素子と同じ論理素子グループに属する素
子のうち、被最適化ブロックの最適駆動能力を満たす最
適な駆動能力を有するものが選択され、被最適化ブロッ
クについての指定がその素子を使用するように置換され
る。この処理を終えた後には処理が図３へと戻る。
た各ブロックの駆動能力、負荷容量、遅延率より、ドラ
イバブロックから被最適化ブロックにかけての遅延を最
小とするような、被最適化ブロックの最適駆動能力が求
められる。Ｓ１１５では、前ステップで求められた最適
駆動能力に基づいて、被最適化ブロックでの使用が現在
指定されている素子と同じ論理素子グループに属する素
子のうち、被最適化ブロックの最適駆動能力を満たす最
適な駆動能力を有するものが選択され、被最適化ブロッ
クについての指定がその素子を使用するように置換され
る。この処理を終えた後には処理が図３へと戻る。
【００５１】以上の図３及び図４に示されている処理が
ＣＰＵ１０１によって行なわれることによって論理回路
が最適化される具体例を示す。図５は素子情報が定義さ
れているライブラリの例を示している。ここで、図５に
用いられている用語について説明する。
ＣＰＵ１０１によって行なわれることによって論理回路
が最適化される具体例を示す。図５は素子情報が定義さ
れているライブラリの例を示している。ここで、図５に
用いられている用語について説明する。
【００５２】入力ピンの寄生容量とは、素子の入力ピン
から見たその素子内部で定常的に有している容量であ
る。入力ピンの駆動能力とは、出力ピンに接続される容
量であって、その入力ピンに信号が入力されたときに駆
動し得る（出力信号の論理の反転を行なわせ得る）容量
の最大値であり、これは論理の反転という過渡的な動作
を行なわせる能力の高さを示す。
から見たその素子内部で定常的に有している容量であ
る。入力ピンの駆動能力とは、出力ピンに接続される容
量であって、その入力ピンに信号が入力されたときに駆
動し得る（出力信号の論理の反転を行なわせ得る）容量
の最大値であり、これは論理の反転という過渡的な動作
を行なわせる能力の高さを示す。
【００５３】入力ピンの遅延率とは、その入力ピンから
その素子の出力ピンへの信号の伝播において、その素子
を駆動する（出力信号の論理の反転を行なわせる）と生
じる遅延に対し、その入力ピンの駆動能力とその出力ピ
ンについての負荷容量とがその遅延時間にどの程度の影
響を及ぼすかを示すものであり、 遅延率＝（単位負荷容量で生じる遅延）×（駆動能力）
÷（最適化対象である論理回路における基準クロックの
１周期分の時間） で求められる。なお、負荷容量とは、出力ピンに接続さ
れている後段の全ての素子を駆動する（信号の論理を反
転する）過渡的な動作を行なうときに負荷としてその出
力ピンにかかり得る容量をいう。
その素子の出力ピンへの信号の伝播において、その素子
を駆動する（出力信号の論理の反転を行なわせる）と生
じる遅延に対し、その入力ピンの駆動能力とその出力ピ
ンについての負荷容量とがその遅延時間にどの程度の影
響を及ぼすかを示すものであり、 遅延率＝（単位負荷容量で生じる遅延）×（駆動能力）
÷（最適化対象である論理回路における基準クロックの
１周期分の時間） で求められる。なお、負荷容量とは、出力ピンに接続さ
れている後段の全ての素子を駆動する（信号の論理を反
転する）過渡的な動作を行なうときに負荷としてその出
力ピンにかかり得る容量をいう。
【００５４】また、素子の平均遅延率、平均駆動能力、
及び平均寄生容量とは、それぞれその素子の有する各入
力ピンの遅延率、駆動能力、寄生容量の平均値である。
図５について説明すると、素子名が「ＡＡＡ」なる素子
は２入力ＮＡＮＤであり、「２ＮＡＮＤ」グループなる
素子グループに属している。また、この素子に対する最
適化は「可」とされており、非最適化の属性は有してい
ない。そして、この素子を実装するには５０の面積を要
し、その平均遅延率は１．３である。また、この素子は
Ａ及びＢなる入力ピンとＸなる出力ピンとを有してお
り、入力ピンＡについては遅延率が１．２、駆動能力が
３３．５、寄生容量が９．０と定義され、入力ピンＢに
ついては遅延率が１．４、駆動能力が３２．０、寄生容
量が１０．５と定義されている。
及び平均寄生容量とは、それぞれその素子の有する各入
力ピンの遅延率、駆動能力、寄生容量の平均値である。
図５について説明すると、素子名が「ＡＡＡ」なる素子
は２入力ＮＡＮＤであり、「２ＮＡＮＤ」グループなる
素子グループに属している。また、この素子に対する最
適化は「可」とされており、非最適化の属性は有してい
ない。そして、この素子を実装するには５０の面積を要
し、その平均遅延率は１．３である。また、この素子は
Ａ及びＢなる入力ピンとＸなる出力ピンとを有してお
り、入力ピンＡについては遅延率が１．２、駆動能力が
３３．５、寄生容量が９．０と定義され、入力ピンＢに
ついては遅延率が１．４、駆動能力が３２．０、寄生容
量が１０．５と定義されている。
【００５５】前述した図３のＳ１０１の処理において
は、この図５に示したようなライブラリが読み出され
る。次に図６について説明する。同図はこれより遅延最
適化処理を施す回路網の一例を示している。同図に示す
回路網において、ブロックＦ及びＩはフリップフロップ
である。前述した図３のＳ１０２の処理においては、こ
の図６の回路網を示す情報が取得される。
は、この図５に示したようなライブラリが読み出され
る。次に図６について説明する。同図はこれより遅延最
適化処理を施す回路網の一例を示している。同図に示す
回路網において、ブロックＦ及びＩはフリップフロップ
である。前述した図３のＳ１０２の処理においては、こ
の図６の回路網を示す情報が取得される。
【００５６】なお、以降の説明においては、図６に示す
回路網を「回路網Ａ」と称することとする。図７は、前
述した図３のＳ１０３の処理の実行によって回路網Ａの
各ブロックに対して行なわれた段数付けの結果を示す図
である。同図において、各ブロックに付された数字が、
そのブロックの段数を示している。
回路網を「回路網Ａ」と称することとする。図７は、前
述した図３のＳ１０３の処理の実行によって回路網Ａの
各ブロックに対して行なわれた段数付けの結果を示す図
である。同図において、各ブロックに付された数字が、
そのブロックの段数を示している。
【００５７】図７において、例えばブロックＤの前段に
はブロックＡ及びブロックＣの２つが存在する。この２
つのブロックのうち段数の大きいブロックＣの段数は２
であるから、ブロックＣの段数である２段に１段を加え
た３段を、ブロックＤの段数とする。他のブロックＥ、
Ｈ、及びＫについても同様に、前段ブロックの段数のう
ちの最大のものに１段加えた段数をそのブロックの段数
とする。
はブロックＡ及びブロックＣの２つが存在する。この２
つのブロックのうち段数の大きいブロックＣの段数は２
であるから、ブロックＣの段数である２段に１段を加え
た３段を、ブロックＤの段数とする。他のブロックＥ、
Ｈ、及びＫについても同様に、前段ブロックの段数のう
ちの最大のものに１段加えた段数をそのブロックの段数
とする。
【００５８】図８は、前述した図３のＳ１０４の処理の
実行によって回路網Ａの各ブロックに対して行なわれた
遅延計算の結果の例である。同図において、各ブロック
に付されている数字が、そのブロックの入力ピンから出
力ピンまでのブロック遅延を示す。なお、各ブロックの
遅延は次式によって算出される。
実行によって回路網Ａの各ブロックに対して行なわれた
遅延計算の結果の例である。同図において、各ブロック
に付されている数字が、そのブロックの入力ピンから出
力ピンまでのブロック遅延を示す。なお、各ブロックの
遅延は次式によって算出される。
【００５９】
【数１】
【００６０】上式において、負荷容量は、自ブロックの
出力ピンに接続されている後段の全てのブロックの駆動
能力の総和となる。なお、上式の計算を行なうときに
は、遅延率、駆動能力、寄生容量として各ブロックの平
均遅延率、平均駆動能力、平均寄生容量を用い、また、
負荷容量についても、後段の全てのブロックの平均駆動
能力の総和を用いる。
出力ピンに接続されている後段の全てのブロックの駆動
能力の総和となる。なお、上式の計算を行なうときに
は、遅延率、駆動能力、寄生容量として各ブロックの平
均遅延率、平均駆動能力、平均寄生容量を用い、また、
負荷容量についても、後段の全てのブロックの平均駆動
能力の総和を用いる。
【００６１】図９は、前述した図３のＳ１０４の処理の
実行によって図８に示した遅延計算に続いて回路網Ａの
各ブロックに対して行なわれた最大遅延の計算結果の例
である。同図において、各ブロックに付されている数字
が、そのブロックの出力ピンまでに生じ得る最大遅延を
示している。
実行によって図８に示した遅延計算に続いて回路網Ａの
各ブロックに対して行なわれた最大遅延の計算結果の例
である。同図において、各ブロックに付されている数字
が、そのブロックの出力ピンまでに生じ得る最大遅延を
示している。
【００６２】図９において、例えばブロックＤでは、前
段のブロックであるブロックＡとブロックＣとのうち、
その段までの最大遅延が大きいブロックＡの最大遅延３
０に、ブロックＤ自身の遅延５を加えた値３５が、ブロ
ックＤまでの最大遅延となる。なお、ここではブロック
の段数は考慮しない。他のブロックＥ、Ｈ、及びＫにつ
いても同様に、前段ブロックの最大遅延に自身の遅延を
加えた値を、そのブロックまでの最大遅延とする。
段のブロックであるブロックＡとブロックＣとのうち、
その段までの最大遅延が大きいブロックＡの最大遅延３
０に、ブロックＤ自身の遅延５を加えた値３５が、ブロ
ックＤまでの最大遅延となる。なお、ここではブロック
の段数は考慮しない。他のブロックＥ、Ｈ、及びＫにつ
いても同様に、前段ブロックの最大遅延に自身の遅延を
加えた値を、そのブロックまでの最大遅延とする。
【００６３】図１０は、回路網Ａにおいて外部出力端子
もしくはフリップフロップの入力ピンに繋がるブロック
までで許容される到達時間を８０とした場合に、前述し
た図３のＳ１０５の処理の実行によって各ブロックに対
して行なわれた許容到達時間の計算結果の例である。同
図において、各ブロックに付されている括弧付の数字は
図７で示していた各ブロックの素子遅延を、また、それ
らの数字の下に示されている括弧無しの数字は許容到達
時間を、それぞれ示している。
もしくはフリップフロップの入力ピンに繋がるブロック
までで許容される到達時間を８０とした場合に、前述し
た図３のＳ１０５の処理の実行によって各ブロックに対
して行なわれた許容到達時間の計算結果の例である。同
図において、各ブロックに付されている括弧付の数字は
図７で示していた各ブロックの素子遅延を、また、それ
らの数字の下に示されている括弧無しの数字は許容到達
時間を、それぞれ示している。
【００６４】図１０において、例えばブロックＪにおい
て、その出力ピンは外部出力端子と共にブロックＫにも
繋げられている。ここで、ブロックＫについて、その許
容到達時間が８０であり、その素子遅延が１０であるこ
とから、その差分は７０となり、この値がブロックＪか
らブロックＫへのパスの許容到達時間となる。ここで、
ブロックＪから外部出力端子へと繋げられているパスの
外部出力端子における許容到達時間は本来８０である
が、ブロックＫへのパスの許容到達時間の制限がより小
さいがためにブロックＪの許容到達時間は７０となる。
他のブロックについても同様である。
て、その出力ピンは外部出力端子と共にブロックＫにも
繋げられている。ここで、ブロックＫについて、その許
容到達時間が８０であり、その素子遅延が１０であるこ
とから、その差分は７０となり、この値がブロックＪか
らブロックＫへのパスの許容到達時間となる。ここで、
ブロックＪから外部出力端子へと繋げられているパスの
外部出力端子における許容到達時間は本来８０である
が、ブロックＫへのパスの許容到達時間の制限がより小
さいがためにブロックＪの許容到達時間は７０となる。
他のブロックについても同様である。
【００６５】図１１は、前述した図３のＳ１０５の処理
の実行によって回路網Ａの各ブロックに対して行なわれ
たスラック値の計算結果の例である。同図において、各
ブロックに付されている数字がそのブロックのスラック
値を示している。ブロックのスラック値とは、そのブロ
ックまでで生じ得る最大遅延とそのブロックに許容され
ている到達時間（許容到達時間）との差であり、そのブ
ロックにおけるタイミングの余裕度を示すものである。
なお、本実施例では、そのブロックについての最大遅延
からそのブロックについての許容到達時間を減じた値を
スラック値とする。従って、スラック値の符号が正であ
って大きいほど許容到達時間に対する違反の程度が重度
であることを示し、一方、スラック値の符号が負であっ
て小さいほど（スラック値の符号が負であってその絶対
値が大きいほど）許容到達時間に対する余裕が大きいこ
とを示すこととなる。
の実行によって回路網Ａの各ブロックに対して行なわれ
たスラック値の計算結果の例である。同図において、各
ブロックに付されている数字がそのブロックのスラック
値を示している。ブロックのスラック値とは、そのブロ
ックまでで生じ得る最大遅延とそのブロックに許容され
ている到達時間（許容到達時間）との差であり、そのブ
ロックにおけるタイミングの余裕度を示すものである。
なお、本実施例では、そのブロックについての最大遅延
からそのブロックについての許容到達時間を減じた値を
スラック値とする。従って、スラック値の符号が正であ
って大きいほど許容到達時間に対する違反の程度が重度
であることを示し、一方、スラック値の符号が負であっ
て小さいほど（スラック値の符号が負であってその絶対
値が大きいほど）許容到達時間に対する余裕が大きいこ
とを示すこととなる。
【００６６】図１１において、例えばブロックＪにおい
ては、最大遅延は図９より１５であり、許容到達時間は
図１０より７０であることが分かるので、その差である
−５５がこのブロックのスラック値となる。次に、前述
した図３のＳ１０７で行なわれる図４に示したブロック
最適化処理について説明する。
ては、最大遅延は図９より１５であり、許容到達時間は
図１０より７０であることが分かるので、その差である
−５５がこのブロックのスラック値となる。次に、前述
した図３のＳ１０７で行なわれる図４に示したブロック
最適化処理について説明する。
【００６７】図４のＳ１１４で行なわれる被最適化ブロ
ックの最適駆動能力の算出は次のようにして行なわれ
る。ドライバブロックで生じる遅延と被最適化ブロック
で生じる遅延との和Ｄは、前述した［数１］式より、
ックの最適駆動能力の算出は次のようにして行なわれ
る。ドライバブロックで生じる遅延と被最適化ブロック
で生じる遅延との和Ｄは、前述した［数１］式より、
【００６８】
【数２】
【００６９】となる。なお、上式において、
ドライバブロックの遅延＋被最適化ブロックの遅延：Ｄ
ドライバブロックの駆動能力：Ｃ１
ドライバブロックの遅延率：Ｇ１
ドライバブロックの寄生容量：Ｐ１
被最適化ブロックの駆動能力（＝ドライバブロックの負
荷容量）：ｃ２ 被最適化ブロックの遅延率：Ｇ２ 被最適化ブロックの寄生容量：Ｐ２ 被最適化ブロックの負荷容量：Ｃ３ クロック単位時間：τ である。
荷容量）：ｃ２ 被最適化ブロックの遅延率：Ｇ２ 被最適化ブロックの寄生容量：Ｐ２ 被最適化ブロックの負荷容量：Ｃ３ クロック単位時間：τ である。
【００７０】この［数２］式をｃ２で微分したときの値
が０となればこの部分の遅延が最小となる。従って、こ
のようなｃ２の値が最適な駆動能力となる。すなわち、
が０となればこの部分の遅延が最小となる。従って、こ
のようなｃ２の値が最適な駆動能力となる。すなわち、
【００７１】
【数３】
【００７２】となり、このｃ２を最適駆動能力とする。
次に、図４のＳ１１５で行なわれる、前述したようにし
て求められた最適駆動能力に基づく素子の選択の一例を
説明する。ここでは、被最適化ブロックの素子が属する
論理素子グループ名を”INVERTER”であったとし、この
グループに含まれる素子名とその駆動能力が下記の表の
ようにライブラリに定義されていたものとする。
次に、図４のＳ１１５で行なわれる、前述したようにし
て求められた最適駆動能力に基づく素子の選択の一例を
説明する。ここでは、被最適化ブロックの素子が属する
論理素子グループ名を”INVERTER”であったとし、この
グループに含まれる素子名とその駆動能力が下記の表の
ようにライブラリに定義されていたものとする。
【００７３】
【表１】
【００７４】ここで、例えば、前述した図４のＳ１１４
の処理によって求められた被最適化ブロックの最適駆動
能力が１４．０であった場合には、上記の［表１］よ
り、その値に最も近い駆動能力１３．０を有している”
INV2”が選択される。その結果、Ｓ１１５の処理によっ
て被最適化ブロックの最適素子としてこの選択された素
子への置換が行なわれる。
の処理によって求められた被最適化ブロックの最適駆動
能力が１４．０であった場合には、上記の［表１］よ
り、その値に最も近い駆動能力１３．０を有している”
INV2”が選択される。その結果、Ｓ１１５の処理によっ
て被最適化ブロックの最適素子としてこの選択された素
子への置換が行なわれる。
【００７５】次に図１２について説明する。同図はブロ
ック最適化処理の第二の例の処理内容を示すフローチャ
ートである。この第二の処理は、素子の実装面積に制限
を付加することによって、最適化による実装面積の過大
な増加を抑制するというものである。
ック最適化処理の第二の例の処理内容を示すフローチャ
ートである。この第二の処理は、素子の実装面積に制限
を付加することによって、最適化による実装面積の過大
な増加を抑制するというものである。
【００７６】図１２において、図４と同一の処理内容を
示すステップには同一の符号を付している。図１２を図
４に示すブロック最適化処理の第一の例の処理内容を示
すフローチャートと比較すると分かるように、この第二
の例は、図４のＳ１１４の処理とＳ１１５の処理との間
にＳ１２１からＳ１２３にかけての処理が追加されたも
のである。
示すステップには同一の符号を付している。図１２を図
４に示すブロック最適化処理の第一の例の処理内容を示
すフローチャートと比較すると分かるように、この第二
の例は、図４のＳ１１４の処理とＳ１１５の処理との間
にＳ１２１からＳ１２３にかけての処理が追加されたも
のである。
【００７７】図１２において、Ｓ１１５に続くＳ１２１
では、前述した図３のＳ１０２の処理において取得され
た回路網情報において、この被最適化ブロックに対して
回路面積を変更させない指示がなされているか否かが調
べられる。そして、Ｓ１２１の判定結果がＹｅｓ、すな
わち上述した指示がなされているのであれば、Ｓ１２２
において、前述したライブラリにおいて定義されている
その被最適化ブロックでの使用が現在指定されている素
子についての素子面積が取得され、続くＳ１２３におい
て、その被最適化ブロックでの使用が現在指定されてい
る素子と同じ論理素子グループに属する素子において、
被最適化ブロックの素子面積と同一の面積を持つ素子が
その後の素子置換の選択候補とされ、その後はＳ１１５
に処理が進む。Ｓ１１５では、その選択候補とされた素
子がその被最適化ブロックで使用する素子としての指定
となるような使用素子の置換が行なわれる。
では、前述した図３のＳ１０２の処理において取得され
た回路網情報において、この被最適化ブロックに対して
回路面積を変更させない指示がなされているか否かが調
べられる。そして、Ｓ１２１の判定結果がＹｅｓ、すな
わち上述した指示がなされているのであれば、Ｓ１２２
において、前述したライブラリにおいて定義されている
その被最適化ブロックでの使用が現在指定されている素
子についての素子面積が取得され、続くＳ１２３におい
て、その被最適化ブロックでの使用が現在指定されてい
る素子と同じ論理素子グループに属する素子において、
被最適化ブロックの素子面積と同一の面積を持つ素子が
その後の素子置換の選択候補とされ、その後はＳ１１５
に処理が進む。Ｓ１１５では、その選択候補とされた素
子がその被最適化ブロックで使用する素子としての指定
となるような使用素子の置換が行なわれる。
【００７８】一方、Ｓ１２１の判定結果がＮｏ、すなわ
ち上述した指示がなされていないのであれば、処理が直
ちにＳ１１５へと進み、図４と同様の処理が行なわれ
る。以上の図１２に示されている処理がＣＰＵ１０１に
よって行なわれることによって論理回路が最適化される
具体例を示す。
ち上述した指示がなされていないのであれば、処理が直
ちにＳ１１５へと進み、図４と同様の処理が行なわれ
る。以上の図１２に示されている処理がＣＰＵ１０１に
よって行なわれることによって論理回路が最適化される
具体例を示す。
【００７９】被最適化ブロックの素子が属する論理素子
グループ名が”INVERTER”であったとし、このグループ
に含まれる素子名とその駆動能力及び素子面積とが下記
の表のようにライブラリに定義されていたものとする。
グループ名が”INVERTER”であったとし、このグループ
に含まれる素子名とその駆動能力及び素子面積とが下記
の表のようにライブラリに定義されていたものとする。
【００８０】
【表２】
【００８１】今、被最適化ブロックでの使用が現在指定
されている素子が”INV4”であったとき、その素子面積
は、上記の表により３０であることが分かる。また、”
INVERTER”グループの素子のうち素子面積が３０のもの
は、上記の表により”INV3”及び”INV4”の２つである
から、回路面積を変更させない指示がある場合にはこの
２つが素子置換の選択候補となる。
されている素子が”INV4”であったとき、その素子面積
は、上記の表により３０であることが分かる。また、”
INVERTER”グループの素子のうち素子面積が３０のもの
は、上記の表により”INV3”及び”INV4”の２つである
から、回路面積を変更させない指示がある場合にはこの
２つが素子置換の選択候補となる。
【００８２】ここで、計算によって求められた被最適化
ブロックの最適駆動能力が１４．０であった場合には、
その駆動能力に近い”INV3”が被最適化ブロックの最適
素子として選択されて置換される。この結果、被最適化
ブロックの回路面積は最適化が行なわれても保持され、
実装面積の過大な増加が抑制される。
ブロックの最適駆動能力が１４．０であった場合には、
その駆動能力に近い”INV3”が被最適化ブロックの最適
素子として選択されて置換される。この結果、被最適化
ブロックの回路面積は最適化が行なわれても保持され、
実装面積の過大な増加が抑制される。
【００８３】次に図１３について説明する。同図は代表
ピン選択処理の処理内容を示すフローチャートである。
この処理は、被最適化ブロックが複数の入力ピンを有し
ているときの最適化を行なうための処理であり、従来の
クリティカルパス上の入力ピンについて行なう手法に代
えて、その被最適化ブロックの前段のブロックであって
遅延量の最も大きなプロックが接続されている入力ピン
について駆動能力の最適化を行なうようにするものであ
る。
ピン選択処理の処理内容を示すフローチャートである。
この処理は、被最適化ブロックが複数の入力ピンを有し
ているときの最適化を行なうための処理であり、従来の
クリティカルパス上の入力ピンについて行なう手法に代
えて、その被最適化ブロックの前段のブロックであって
遅延量の最も大きなプロックが接続されている入力ピン
について駆動能力の最適化を行なうようにするものであ
る。
【００８４】この図１３の処理は、前述した図４若しく
は図１２のブロック最適化処理におけるＳ１１１の処理
の際に実行される。まず、Ｓ１３１において、被最適化
ブロックが信号多入力のブロックであるか否か、すなわ
ち入力ピンを複数持つブロックであるか否かが判定され
る。そして、この判定結果がＹｅｓのときにのみ、Ｓ１
３２において、各入力ピンがつながっている前段の各ブ
ロックについての最大遅延の値が取得される。
は図１２のブロック最適化処理におけるＳ１１１の処理
の際に実行される。まず、Ｓ１３１において、被最適化
ブロックが信号多入力のブロックであるか否か、すなわ
ち入力ピンを複数持つブロックであるか否かが判定され
る。そして、この判定結果がＹｅｓのときにのみ、Ｓ１
３２において、各入力ピンがつながっている前段の各ブ
ロックについての最大遅延の値が取得される。
【００８５】続くＳ１３３では、それらの値のうちで最
大であるもののブロックに繋げられている入力ピンが、
その被最適化ブロックの代表ピンとして選択される。な
お、Ｓ１３１の判定結果がＮｏ、すなわち被最適化ブロ
ックが入力ピンを１つのみ有している場合は、そのピン
が代表ピンとされる。
大であるもののブロックに繋げられている入力ピンが、
その被最適化ブロックの代表ピンとして選択される。な
お、Ｓ１３１の判定結果がＮｏ、すなわち被最適化ブロ
ックが入力ピンを１つのみ有している場合は、そのピン
が代表ピンとされる。
【００８６】以上の代表ピン選択処理がＣＰＵ１０１に
よって行なわれることによって被最適化ブロックの代表
ピンが選択される具体例を示す。前述した図９におい
て、被最適化ブロックとして例えばブロックＤについて
注目する。
よって行なわれることによって被最適化ブロックの代表
ピンが選択される具体例を示す。前述した図９におい
て、被最適化ブロックとして例えばブロックＤについて
注目する。
【００８７】ブロックＤはａ及びｂの入力ピンを有して
いる。そして、これらの２つの入力ピンにつながる前段
のブロックは、ブロックＡ及びブロックＣである。これ
らのブロックまでの最大遅延の値はそれぞれ３０、２５
であることが図９には示されており、その値はブロック
Ａの方が大きい。よって、ブロックＤにおいては、ブロ
ックＡに繋げられているピンａが代表ピンとなる。
いる。そして、これらの２つの入力ピンにつながる前段
のブロックは、ブロックＡ及びブロックＣである。これ
らのブロックまでの最大遅延の値はそれぞれ３０、２５
であることが図９には示されており、その値はブロック
Ａの方が大きい。よって、ブロックＤにおいては、ブロ
ックＡに繋げられているピンａが代表ピンとなる。
【００８８】次に、例えばブロックＣが被最適化ブロッ
クである場合について考える。ブロックＣの入力ピンは
ａのみであるから、このピンａがブロックＣの代表ピン
となる。次に図１４について説明する。同図は駆動能力
分配処理の処理内容を示すフローチャートである。この
処理は、後段に複数のブロックが繋げられている、つま
り複数のファンアウトを有する被最適化ブロックの最適
化を行なった後に、これらの後段の各ブロックに指定さ
れていた駆動能力の違いをスラック値（タイミングの余
裕度）に基づいて平準化させることによって、これらの
各ブロックに対して後に行なわれる最適化において要求
することとなる駆動能力が過剰に見込まれることを抑制
させるものである。
クである場合について考える。ブロックＣの入力ピンは
ａのみであるから、このピンａがブロックＣの代表ピン
となる。次に図１４について説明する。同図は駆動能力
分配処理の処理内容を示すフローチャートである。この
処理は、後段に複数のブロックが繋げられている、つま
り複数のファンアウトを有する被最適化ブロックの最適
化を行なった後に、これらの後段の各ブロックに指定さ
れていた駆動能力の違いをスラック値（タイミングの余
裕度）に基づいて平準化させることによって、これらの
各ブロックに対して後に行なわれる最適化において要求
することとなる駆動能力が過剰に見込まれることを抑制
させるものである。
【００８９】この図１４の処理は、前述した図３の回路
遅延最適化処理におけるＳ１０７のブロック最適化処理
の直後に実行される。図１４において、Ｓ１４１では、
被最適化ブロックの後段のブロックのうち、その被最適
化ブロックの出力ピンに接続されている入力ピンがその
ブロックの代表ピンであるものが全て検出される。以下
の説明においては、この処理によって検出された後段の
ブロックを「ブランチブロック」と称することとする。
遅延最適化処理におけるＳ１０７のブロック最適化処理
の直後に実行される。図１４において、Ｓ１４１では、
被最適化ブロックの後段のブロックのうち、その被最適
化ブロックの出力ピンに接続されている入力ピンがその
ブロックの代表ピンであるものが全て検出される。以下
の説明においては、この処理によって検出された後段の
ブロックを「ブランチブロック」と称することとする。
【００９０】続くＳ１４２において、ブランチブロック
が複数検出されたか否かが判定され、この判定結果がＹ
ｅｓならばＳ１４３に処理が進む。一方、この判定結果
がＮｏならばブランチブロックの駆動能力の分配は行な
われずにこのままこの駆動能力分配処理が終了する。
が複数検出されたか否かが判定され、この判定結果がＹ
ｅｓならばＳ１４３に処理が進む。一方、この判定結果
がＮｏならばブランチブロックの駆動能力の分配は行な
われずにこのままこの駆動能力分配処理が終了する。
【００９１】Ｓ１４３では、各ブランチブロックの代表
ピンについて、それらの駆動能力が前述したライブラリ
での定義から取得され、それらの合計値が算出される。
Ｓ１４４では、前述した図３のＳ１０５の処理によって
既に算出されている、各ブランチブロックについてのス
ラック値が取得され、続くＳ１４５において取得された
スラック値の平均値（スラック平均値）が算出される。
ピンについて、それらの駆動能力が前述したライブラリ
での定義から取得され、それらの合計値が算出される。
Ｓ１４４では、前述した図３のＳ１０５の処理によって
既に算出されている、各ブランチブロックについてのス
ラック値が取得され、続くＳ１４５において取得された
スラック値の平均値（スラック平均値）が算出される。
【００９２】Ｓ１４６では、算出されたスラック平均値
と各ブランチブロックのスラック値との差分に基づき、
且つブランチブロック全体での駆動能力を保持するよう
な駆動能力が各ブランチブロックについて算出され、各
ブランチブロックに分配される。
と各ブランチブロックのスラック値との差分に基づき、
且つブランチブロック全体での駆動能力を保持するよう
な駆動能力が各ブランチブロックについて算出され、各
ブランチブロックに分配される。
【００９３】以上の駆動能力分配処理によって求められ
た駆動能力が各ブランチブロックについての最適化前の
駆動能力として設定され、後にこれらのブランチブロッ
クについての最適化処理が行なわれる。駆動能力分配処
理がＣＰＵ１０１によって行なわれることによってブラ
ンチブロックに対する駆動能力の分配が行なわれる具体
例を示す。
た駆動能力が各ブランチブロックについての最適化前の
駆動能力として設定され、後にこれらのブランチブロッ
クについての最適化処理が行なわれる。駆動能力分配処
理がＣＰＵ１０１によって行なわれることによってブラ
ンチブロックに対する駆動能力の分配が行なわれる具体
例を示す。
【００９４】図１５はこれより駆動能力分配処理を施す
回路網の一例を示している。同図において、各ブロック
の入力ピンａ及びｂのうち黒丸印が付されているものは
そのブロックの代表ピンであることを示している。な
お、以降の説明においては、図１５に示す回路網を「回
路網Ｂ」と称することとする。
回路網の一例を示している。同図において、各ブロック
の入力ピンａ及びｂのうち黒丸印が付されているものは
そのブロックの代表ピンであることを示している。な
お、以降の説明においては、図１５に示す回路網を「回
路網Ｂ」と称することとする。
【００９５】回路網Ｂにおいて、被最適化ブロックとし
てブロックＡが選択されていた場合、そのブロックＡの
出力ピンｘはブロックＣ、ブロックＤ、及びブロックＥ
のいずれも入力ピンａに繋げられている。ここで、ブロ
ックＣ、ブロックＤ、及びブロックＥの入力ピンａはい
ずれも代表ピンであることが図１５に示されている。よ
って、被最適化ブロックＡに対するブランチブロックは
ブロックＣ、ブロックＤ、及びブロックＥとなる。
てブロックＡが選択されていた場合、そのブロックＡの
出力ピンｘはブロックＣ、ブロックＤ、及びブロックＥ
のいずれも入力ピンａに繋げられている。ここで、ブロ
ックＣ、ブロックＤ、及びブロックＥの入力ピンａはい
ずれも代表ピンであることが図１５に示されている。よ
って、被最適化ブロックＡに対するブランチブロックは
ブロックＣ、ブロックＤ、及びブロックＥとなる。
【００９６】また、回路網Ｂにおいて、被最適化ブロッ
クとしてブロックＢが選択されていた場合、そのブロッ
クＡの出力ピンｘは、ブロックＤ及びブロックＥのいず
れも入力ピンｂとブロックＦの入力ピンａとに繋げられ
ている。ここで、ブロックＤ及びブロックＥの入力ピン
ｂはいずれも代表ピンではなく、ブロックＦの入力ピン
ａは代表ピンであることが図１５に示されている。よっ
て、被最適化ブロックＢに対するブランチブロックはブ
ロックＦのみとなる。
クとしてブロックＢが選択されていた場合、そのブロッ
クＡの出力ピンｘは、ブロックＤ及びブロックＥのいず
れも入力ピンｂとブロックＦの入力ピンａとに繋げられ
ている。ここで、ブロックＤ及びブロックＥの入力ピン
ｂはいずれも代表ピンではなく、ブロックＦの入力ピン
ａは代表ピンであることが図１５に示されている。よっ
て、被最適化ブロックＢに対するブランチブロックはブ
ロックＦのみとなる。
【００９７】被最適化ブロックＡに対するブランチブロ
ックＣ、Ｄ、及びＥについての説明を続ける。これらの
ブランチブロックの素子名、代表ピンの駆動能力、スラ
ック値はそれぞれ下記の表に示すものであったとする。
ックＣ、Ｄ、及びＥについての説明を続ける。これらの
ブランチブロックの素子名、代表ピンの駆動能力、スラ
ック値はそれぞれ下記の表に示すものであったとする。
【００９８】
【表３】
【００９９】上記の表において、これらのブランチブロ
ックの駆動能力の合計値は４８．０であり、スラック平
均値は−４０．０である。ここで、スラック値が平均値
以上、すなわちタイミングの余裕の少ないブランチブロ
ックについてはその駆動能力を次のように計算する。
ックの駆動能力の合計値は４８．０であり、スラック平
均値は−４０．０である。ここで、スラック値が平均値
以上、すなわちタイミングの余裕の少ないブランチブロ
ックについてはその駆動能力を次のように計算する。
【０１００】
【数４】
【０１０１】上式において、
駆動能力計算値：Ｃ’
そのブランチブロックについて現在指定されている駆動
能力：Ｃ そのブランチブロックのスラック値：Ｓ ブランチブロック全体のスラック平均値：Ｓａｖ 補正係数：ｋ 例えば補正係数ｋを０．０１とすると、［表３］におい
て、スラック値が平均値以上、すなわちタイミングの余
裕の少ないブランチブロックであるブロックＣについて
はＣ’＝１５．６となり、ブロックＣに対して現在指定
されているものよりも高めに駆動能力が分配される。な
お、補正係数ｋは経験や実験での実測結果等に基づいて
適切に設定される。
能力：Ｃ そのブランチブロックのスラック値：Ｓ ブランチブロック全体のスラック平均値：Ｓａｖ 補正係数：ｋ 例えば補正係数ｋを０．０１とすると、［表３］におい
て、スラック値が平均値以上、すなわちタイミングの余
裕の少ないブランチブロックであるブロックＣについて
はＣ’＝１５．６となり、ブロックＣに対して現在指定
されているものよりも高めに駆動能力が分配される。な
お、補正係数ｋは経験や実験での実測結果等に基づいて
適切に設定される。
【０１０２】次に、スラック値が平均値よりも小さい、
すなわちタイミングの余裕が多いブランチブロックにつ
いてはその駆動能力を次のように計算する。まず、スラ
ック値が平均値よりも小さいブランチブロックについて
の駆動能力計算値Ｃ’を用いて下記の式を計算する。
すなわちタイミングの余裕が多いブランチブロックにつ
いてはその駆動能力を次のように計算する。まず、スラ
ック値が平均値よりも小さいブランチブロックについて
の駆動能力計算値Ｃ’を用いて下記の式を計算する。
【０１０３】
【数５】
【０１０４】上式において、Ｃｄｉｆｆは駆動能力差分
の和である。［表３］においては、Ｃｄｉｆｆは２．６
と算出される。次に、スラック値が平均値よりも小さい
ブランチブロックについて、駆動能力×（スラック平均
値−スラック値）の総和Ｓｄｉｆｆを次式より算出す
る。
の和である。［表３］においては、Ｃｄｉｆｆは２．６
と算出される。次に、スラック値が平均値よりも小さい
ブランチブロックについて、駆動能力×（スラック平均
値−スラック値）の総和Ｓｄｉｆｆを次式より算出す
る。
【０１０５】
【数６】
【０１０６】［表３］において、スラック値が平均値よ
りも小さいブランチブロックはブロックＤ及びブロック
Ｅであり、このときのＳｄｉｆｆは３３５．０と算出さ
れる。以上のようにして取得されたＣｄｉｆｆ及びＳｄ
ｉｆｆの値に基づき、スラック値が平均値より大きいブ
ロックの駆動能力を、下記の式に沿って算出する。
りも小さいブランチブロックはブロックＤ及びブロック
Ｅであり、このときのＳｄｉｆｆは３３５．０と算出さ
れる。以上のようにして取得されたＣｄｉｆｆ及びＳｄ
ｉｆｆの値に基づき、スラック値が平均値より大きいブ
ロックの駆動能力を、下記の式に沿って算出する。
【０１０７】
【数７】
【０１０８】［表３］において、スラック値が平均値よ
りも小さい、すなわちタイミングの余裕の多いブランチ
ブロックであるブロックＤ及びブロックＥについて、ブ
ロックＤはＣ’＝１８．３、ブロックＥはＣ’＝１４．
１となり、ブロックＤ及びブロックＥに対して現在指定
されているものよりも低めに駆動能力が分配される。こ
のように、ブロックＤ及びブロックＥについては要求さ
れる駆動能力が抑制されたので、実装面積の低減化等が
期待できる。
りも小さい、すなわちタイミングの余裕の多いブランチ
ブロックであるブロックＤ及びブロックＥについて、ブ
ロックＤはＣ’＝１８．３、ブロックＥはＣ’＝１４．
１となり、ブロックＤ及びブロックＥに対して現在指定
されているものよりも低めに駆動能力が分配される。こ
のように、ブロックＤ及びブロックＥについては要求さ
れる駆動能力が抑制されたので、実装面積の低減化等が
期待できる。
【０１０９】次に図１６について説明する。同図は駆動
能力比率計算処理の処理内容を示すフローチャートであ
る。この処理は、被最適化ブロックについてのブランチ
ブロック全体の駆動能力と、そのブランチブロックの各
々に指定されているものの中での最小の駆動能力との比
率（駆動能力比率）を算出する処理であり、後に説明す
る処理においてはこの駆動能力比率の値を利用してブラ
ンチブロックの最適化を行なう。
能力比率計算処理の処理内容を示すフローチャートであ
る。この処理は、被最適化ブロックについてのブランチ
ブロック全体の駆動能力と、そのブランチブロックの各
々に指定されているものの中での最小の駆動能力との比
率（駆動能力比率）を算出する処理であり、後に説明す
る処理においてはこの駆動能力比率の値を利用してブラ
ンチブロックの最適化を行なう。
【０１１０】図１６において、図１４と同一の処理内容
を示すステップには同一の符号を付している。図１６を
図１４に示す駆動能力分配処理の処理内容を示すフロー
チャートと比較すると分かるように、この図１６に示さ
れている処理は、図１４のＳ１４５及びＳ１４６の処理
がＳ１５１及びＳ１５２の処理に置き換えられたもので
ある。
を示すステップには同一の符号を付している。図１６を
図１４に示す駆動能力分配処理の処理内容を示すフロー
チャートと比較すると分かるように、この図１６に示さ
れている処理は、図１４のＳ１４５及びＳ１４６の処理
がＳ１５１及びＳ１５２の処理に置き換えられたもので
ある。
【０１１１】なお、この駆動能力比率計算処理は、被最
適化ブロックに対するブロック最適化が完了した後に、
その被最適化ブロックの後段のブランチブロックに対し
て行なわれる処理であり、前述した図３の回路遅延最適
化処理におけるＳ１０７のブロック最適化処理の後であ
って、前述した図１４の駆動能力分配処理の直後に実行
される。
適化ブロックに対するブロック最適化が完了した後に、
その被最適化ブロックの後段のブランチブロックに対し
て行なわれる処理であり、前述した図３の回路遅延最適
化処理におけるＳ１０７のブロック最適化処理の後であ
って、前述した図１４の駆動能力分配処理の直後に実行
される。
【０１１２】図１６において、Ｓ１４４の処理に続くＳ
１５１では、各ブランチブロックのうちからスラック値
が最も大きい、すなわちタイミングの余裕が最も少ない
ブランチブロックが選択される。続くＳ１５２では、既
に計算されているブランチブロック全体の駆動能力の和
と、最大のスラック値を有するブランチブロックの駆動
能力との比率、すなわち駆動能力比率が計算される。
１５１では、各ブランチブロックのうちからスラック値
が最も大きい、すなわちタイミングの余裕が最も少ない
ブランチブロックが選択される。続くＳ１５２では、既
に計算されているブランチブロック全体の駆動能力の和
と、最大のスラック値を有するブランチブロックの駆動
能力との比率、すなわち駆動能力比率が計算される。
【０１１３】以上の駆動能力比率計算処理がＣＰＵ１０
１によって行なわれることによって駆動能力比率が計算
される具体例を示す。前述した図１５の回路網Ｂ中のブ
ロックＡについてのブランチブロックＣ、Ｄ、及びＥに
おいて、それぞれの素子名、駆動能力、スラック値、駆
動能力計算値（前述した駆動能力分配処理によって算出
された値）が下記の表の通りであったとする。
１によって行なわれることによって駆動能力比率が計算
される具体例を示す。前述した図１５の回路網Ｂ中のブ
ロックＡについてのブランチブロックＣ、Ｄ、及びＥに
おいて、それぞれの素子名、駆動能力、スラック値、駆
動能力計算値（前述した駆動能力分配処理によって算出
された値）が下記の表の通りであったとする。
【０１１４】
【表４】
【０１１５】上記の表より、これらブランチブロックの
駆動能力の和は４８．０であり、また、これらブランチ
ブロックの中でスラック値が最も大きい、すなわちタイ
ミングの余裕が少ないのはスラック値−２０．０のブロ
ックＣであることは容易に分かる。
駆動能力の和は４８．０であり、また、これらブランチ
ブロックの中でスラック値が最も大きい、すなわちタイ
ミングの余裕が少ないのはスラック値−２０．０のブロ
ックＣであることは容易に分かる。
【０１１６】［表４］において、ブロックＣの駆動能力
計算値は１５．６である。従ってこのときの駆動能力比
率ｍは、 ｍ＝４８．０／１５．６＝３．１ と求められる。
計算値は１５．６である。従ってこのときの駆動能力比
率ｍは、 ｍ＝４８．０／１５．６＝３．１ と求められる。
【０１１７】次に、この駆動能力比率を用いたブランチ
ブロックの最適化について説明する。図１７は、この駆
動能力比率を用いて行なわれる駆動能力変化率反映処理
の処理内容を示すフローチャートである。この駆動能力
変化率反映処理は、被最適化ブロックに対するブロック
最適化が完了した後に、その被最適化ブロックの後段の
ブランチブロックに対して行なわれる処理であり、前述
した図３の回路遅延最適化処理におけるＳ１０７のブロ
ック最適化処理の後であって、前述した図１４の駆動能
力分配処理の直後に実行される。
ブロックの最適化について説明する。図１７は、この駆
動能力比率を用いて行なわれる駆動能力変化率反映処理
の処理内容を示すフローチャートである。この駆動能力
変化率反映処理は、被最適化ブロックに対するブロック
最適化が完了した後に、その被最適化ブロックの後段の
ブランチブロックに対して行なわれる処理であり、前述
した図３の回路遅延最適化処理におけるＳ１０７のブロ
ック最適化処理の後であって、前述した図１４の駆動能
力分配処理の直後に実行される。
【０１１８】図１７において、図１６と同一の処理内容
を示すステップには同一の符号を付している。図１７を
図１６に示す駆動能力比率計算処理の処理内容を示すフ
ローチャートと比較すると分かるように、この図１７に
示されている処理は、図１６のＳ１５２の処理に続いて
Ｓ１５３からＳ１５８にかけての処理が追加されたもの
である。
を示すステップには同一の符号を付している。図１７を
図１６に示す駆動能力比率計算処理の処理内容を示すフ
ローチャートと比較すると分かるように、この図１７に
示されている処理は、図１６のＳ１５２の処理に続いて
Ｓ１５３からＳ１５８にかけての処理が追加されたもの
である。
【０１１９】Ｓ１５２に続くＳ１５３では、同一のドラ
イブブロックに繋げられているブランチブロックのうち
スラック値が最大であり、最もタイミングの余裕が少な
いものの最適駆動能力が計算される。なお、このとき
に、Ｓ１５２の処理によって算出された駆動能力比率が
利用される。
イブブロックに繋げられているブランチブロックのうち
スラック値が最大であり、最もタイミングの余裕が少な
いものの最適駆動能力が計算される。なお、このとき
に、Ｓ１５２の処理によって算出された駆動能力比率が
利用される。
【０１２０】Ｓ１５４では、前ステップで求められた最
適駆動能力に基づいて、そのブランチブロックでの使用
が現在指定されている素子と同じ論理素子グループに属
する素子のうち、そのブランチブロックの最適駆動能力
を満たす最適な駆動能力を有するものが選択され、その
ブランチブロックについての指定がその素子を使用する
ように置換される。
適駆動能力に基づいて、そのブランチブロックでの使用
が現在指定されている素子と同じ論理素子グループに属
する素子のうち、そのブランチブロックの最適駆動能力
を満たす最適な駆動能力を有するものが選択され、その
ブランチブロックについての指定がその素子を使用する
ように置換される。
【０１２１】Ｓ１５５では、スラック値が最大のブラン
チブロックについて、Ｓ１５４の処理において置換され
た素子の駆動能力と、その置換前に設定されていた駆動
能力とからその駆動能力の変化率が計算される。その
後、Ｓ１５６において、同一のドライブブロックに繋げ
られている全てのブランチブロックに対して最適化が行
なわれたか否かが判定される。この判定処理の結果がＹ
ｅｓ、すなわち全てのブランチブロックの最適化が行な
われたと判定されたときにはこの駆動能力最適化反映処
理が終了する。
チブロックについて、Ｓ１５４の処理において置換され
た素子の駆動能力と、その置換前に設定されていた駆動
能力とからその駆動能力の変化率が計算される。その
後、Ｓ１５６において、同一のドライブブロックに繋げ
られている全てのブランチブロックに対して最適化が行
なわれたか否かが判定される。この判定処理の結果がＹ
ｅｓ、すなわち全てのブランチブロックの最適化が行な
われたと判定されたときにはこの駆動能力最適化反映処
理が終了する。
【０１２２】一方、このＳ１５６の判定処理の結果がＮ
ｏ、すなわち、最適化の行われていないブランチブロッ
クが未だ残っていると判定されたならば、Ｓ１５７へと
処理が進む。Ｓ１５７では、最適化を行なうブランチブ
ロックの駆動能力と、スラック値が最大のブロックにつ
いての駆動能力変化率とに基づいてそのブランチブロッ
クについての最適駆動能力が計算される。
ｏ、すなわち、最適化の行われていないブランチブロッ
クが未だ残っていると判定されたならば、Ｓ１５７へと
処理が進む。Ｓ１５７では、最適化を行なうブランチブ
ロックの駆動能力と、スラック値が最大のブロックにつ
いての駆動能力変化率とに基づいてそのブランチブロッ
クについての最適駆動能力が計算される。
【０１２３】続くＳ１５８では、前ステップで求められ
た最適駆動能力に基づいて、ブランチブロックでの使用
が現在指定されている素子と同じ論理素子グループに属
する素子のうち、そのブランチブロックの最適駆動能力
を満たす最適な駆動能力を有するものが選択され、その
ブランチブロックについての指定がその素子を使用する
ように置換される。この処理を終えた後にはＳ１５６へ
と処理が戻り、上述した処理が繰り返される。
た最適駆動能力に基づいて、ブランチブロックでの使用
が現在指定されている素子と同じ論理素子グループに属
する素子のうち、そのブランチブロックの最適駆動能力
を満たす最適な駆動能力を有するものが選択され、その
ブランチブロックについての指定がその素子を使用する
ように置換される。この処理を終えた後にはＳ１５６へ
と処理が戻り、上述した処理が繰り返される。
【０１２４】以上の駆動能力最適化反映処理について、
更に詳説する。ます、前述した駆動能力比率、すなわち
ブランチブロック全体の駆動能力をスラック値が最大の
ブランチブロックの駆動能力で割った値をｍとする。図
１７のＳ１５３の処理においてスラック値が最大のブラ
ンチブロックについての最適駆動能力を計算するときに
は、前述した図４のＳ１１４の処理のために用いた［数
２］式に代えて下記の式を用いる。
更に詳説する。ます、前述した駆動能力比率、すなわち
ブランチブロック全体の駆動能力をスラック値が最大の
ブランチブロックの駆動能力で割った値をｍとする。図
１７のＳ１５３の処理においてスラック値が最大のブラ
ンチブロックについての最適駆動能力を計算するときに
は、前述した図４のＳ１１４の処理のために用いた［数
２］式に代えて下記の式を用いる。
【０１２５】
【数８】
【０１２６】なお、上式において、
最適化済ブロックの遅延＋被最適化ブランチブロックの
遅延：Ｄ 最適化済ブロックの駆動能力：Ｃ１ 最適化済ブロックの遅延率：Ｇ１ 最適化済ブロックの寄生容量：Ｐ１ 被最適化ブランチブロックの駆動能力：ｃ２ 被最適化ブランチブロックの遅延率：Ｇ２ 被最適化ブランチブロックの寄生容量： Ｐ２ 被最適化ブランチブロックの負荷容量： Ｃ３ クロック単位時間： τ 被最適化ブランチブロック分を除いた最適化済ブロック
の負荷容量の和（ネットの負荷容量も含む）：Ｃｏｔｈ
ｅｒ である。従って、最適化済ブロックの負荷容量は、ｃ２
×ｍ＋Ｃｏｔｈｅｒで表されることになる。
遅延：Ｄ 最適化済ブロックの駆動能力：Ｃ１ 最適化済ブロックの遅延率：Ｇ１ 最適化済ブロックの寄生容量：Ｐ１ 被最適化ブランチブロックの駆動能力：ｃ２ 被最適化ブランチブロックの遅延率：Ｇ２ 被最適化ブランチブロックの寄生容量： Ｐ２ 被最適化ブランチブロックの負荷容量： Ｃ３ クロック単位時間： τ 被最適化ブランチブロック分を除いた最適化済ブロック
の負荷容量の和（ネットの負荷容量も含む）：Ｃｏｔｈ
ｅｒ である。従って、最適化済ブロックの負荷容量は、ｃ２
×ｍ＋Ｃｏｔｈｅｒで表されることになる。
【０１２７】この［数８］式をｃ２で微分したときの値
が０となればこの部分の遅延が最小となる。従って、こ
のようなｃ２の値が最適な駆動能力となる。すなわち、
が０となればこの部分の遅延が最小となる。従って、こ
のようなｃ２の値が最適な駆動能力となる。すなわち、
【０１２８】
【数９】
【０１２９】となり、このｃ２を被最適化ブランチブロ
ックの最適駆動能力とする。図１７のＳ１５５の処理に
おける駆動能力の変化率の計算では、Ｓ１５４の処理に
おいて最適化によって置換された素子の駆動能力をその
置換前の素子の駆動能力計算値で除算した結果の値を駆
動能力変化率とする。なお、ここでは、駆動能力変化率
を係数Ｇとして表すこととする。
ックの最適駆動能力とする。図１７のＳ１５５の処理に
おける駆動能力の変化率の計算では、Ｓ１５４の処理に
おいて最適化によって置換された素子の駆動能力をその
置換前の素子の駆動能力計算値で除算した結果の値を駆
動能力変化率とする。なお、ここでは、駆動能力変化率
を係数Ｇとして表すこととする。
【０１３０】［表４］において、ブロックＣは最適化前
の駆動能力計算値が１５．６である。ここで、ブロック
Ｃに対して施された最適化によって置換された素子の駆
動能力が１６．０であったとすると、係数Ｇの値は１．
０２６となる。一方、スラック値が最小ではない他のブ
ランチブロックの最適駆動能力は、駆動能力計算値に係
数Ｇを掛けて求める。例えば、スラック値が最小でない
ブランチブロックであるブロックＤの駆動能力計算値
は、［表４］より１８．３であることが分かる。ここ
で、係数Ｇを１．０２６とすると、このブロックＤの最
適駆動能力は１８．８となる。よって、ブロックＤの最
適化では、このブロックＤに現在指定されている素子と
同一の論理素子グループに属し、前述した計算により求
められた最適駆動能力に最も近い駆動能力を持つ素子へ
の置換が行なわれる。
の駆動能力計算値が１５．６である。ここで、ブロック
Ｃに対して施された最適化によって置換された素子の駆
動能力が１６．０であったとすると、係数Ｇの値は１．
０２６となる。一方、スラック値が最小ではない他のブ
ランチブロックの最適駆動能力は、駆動能力計算値に係
数Ｇを掛けて求める。例えば、スラック値が最小でない
ブランチブロックであるブロックＤの駆動能力計算値
は、［表４］より１８．３であることが分かる。ここ
で、係数Ｇを１．０２６とすると、このブロックＤの最
適駆動能力は１８．８となる。よって、ブロックＤの最
適化では、このブロックＤに現在指定されている素子と
同一の論理素子グループに属し、前述した計算により求
められた最適駆動能力に最も近い駆動能力を持つ素子へ
の置換が行なわれる。
【０１３１】次に図１８について説明する。同図はピン
駆動能力指示検出処理の処理内容を示すフローチャート
である。この処理は、遅延最適化を行なうときに、その
対象である論理回路網の入力端子に接続される外部の素
子の入力ピンの駆動能力値や論理回路網の出力端子に接
続される外部の素子の入力ピンの負荷容量値（すなわち
駆動能力値）、あるいは回路内部のブロックの入力ピン
についての駆動能力値について、前述したライブラリな
どで定義されている所定のものを適用させる代わりに、
ユーザが本装置へ任意に指示できるようにするものであ
り、実際に想定される外部端子への接続の再現や、回路
構成の変更が予定される箇所でのその変更を見込んだ上
での最適化を可能とするためのものである。
駆動能力指示検出処理の処理内容を示すフローチャート
である。この処理は、遅延最適化を行なうときに、その
対象である論理回路網の入力端子に接続される外部の素
子の入力ピンの駆動能力値や論理回路網の出力端子に接
続される外部の素子の入力ピンの負荷容量値（すなわち
駆動能力値）、あるいは回路内部のブロックの入力ピン
についての駆動能力値について、前述したライブラリな
どで定義されている所定のものを適用させる代わりに、
ユーザが本装置へ任意に指示できるようにするものであ
り、実際に想定される外部端子への接続の再現や、回路
構成の変更が予定される箇所でのその変更を見込んだ上
での最適化を可能とするためのものである。
【０１３２】この図１８の処理は、前述した図３の回路
遅延最適化処理におけるＳ１０１及びＳ１０２の処理に
より最適化の対象である回路網についての情報が読み込
まれた直後に実行される。図１８において、まず、Ｓ１
６１では、ピンの駆動能力についての外部指示が入力部
１０５になされたか否かが判定され、この判定の結果が
ＹｅｓならばＳ１６２に処理が進む。一方、この判定の
結果がＮｏならばこのまま何もせずにこのピン駆動能力
指示検出処理を終了する。
遅延最適化処理におけるＳ１０１及びＳ１０２の処理に
より最適化の対象である回路網についての情報が読み込
まれた直後に実行される。図１８において、まず、Ｓ１
６１では、ピンの駆動能力についての外部指示が入力部
１０５になされたか否かが判定され、この判定の結果が
ＹｅｓならばＳ１６２に処理が進む。一方、この判定の
結果がＮｏならばこのまま何もせずにこのピン駆動能力
指示検出処理を終了する。
【０１３３】Ｓ１６２では、入力部１０５へ指示された
駆動能力の読み込みが行なわれる。Ｓ１６３では、入力
部１０５へ指示された全てのピンについて、後述するＳ
１６４の検索処理が行なわれたか否かが判定され、この
判定の結果がＹｅｓならばこのピン駆動能力指示検出処
理を終了する。一方この判定の結果がＮｏならばＳ１６
４に進む。
駆動能力の読み込みが行なわれる。Ｓ１６３では、入力
部１０５へ指示された全てのピンについて、後述するＳ
１６４の検索処理が行なわれたか否かが判定され、この
判定の結果がＹｅｓならばこのピン駆動能力指示検出処
理を終了する。一方この判定の結果がＮｏならばＳ１６
４に進む。
【０１３４】Ｓ１６４では入力部１０５へ指示されたピ
ンが最適化対象である論理回路網から検索され、続くＳ
１６５でそのピンがその論理回路網に存在するか否かが
判定される。そして、このＳ１６５の判定結果がＹｅｓ
のときにのみ、Ｓ１６６において、そのピンの駆動能力
値が入力部１０５へ指示された値に変更されて後に行な
われる最適化の処理に反映される。その後は処理がＳ１
６３へ戻って上述した処理が繰り返される。
ンが最適化対象である論理回路網から検索され、続くＳ
１６５でそのピンがその論理回路網に存在するか否かが
判定される。そして、このＳ１６５の判定結果がＹｅｓ
のときにのみ、Ｓ１６６において、そのピンの駆動能力
値が入力部１０５へ指示された値に変更されて後に行な
われる最適化の処理に反映される。その後は処理がＳ１
６３へ戻って上述した処理が繰り返される。
【０１３５】以上の図１８に示されている処理がＣＰＵ
１０１によって行なわれることによってピンの駆動能力
の指示が反映される具体例を示す。まず、前述した図１
５の回路網Ｂにおいて、各入力ピンの駆動能力がライブ
ラリにおいて下記の表のように定義されていたとする。
１０１によって行なわれることによってピンの駆動能力
の指示が反映される具体例を示す。まず、前述した図１
５の回路網Ｂにおいて、各入力ピンの駆動能力がライブ
ラリにおいて下記の表のように定義されていたとする。
【０１３６】
【表５】
【０１３７】このとき、外部指示で“ブロックＣ−ａ＝
１０．０”なる指示がなされた場合、ブロックＣ−ａピ
ンには、ライブラリでは１３．０が定義されているが、
これに代えて最適化前の駆動能力値として１０．０が設
定される。同様に“回路網Ｂ−ａ＝１３．０”なる指示
がなされた場合にも、回路網Ｂ−ａピンには駆動能力値
として１３．０が設定される。この指示はすなわち、ブ
ロックＡ−ａピンが駆動能力１３．０のブロックで駆動
されているとみなされることとなる。
１０．０”なる指示がなされた場合、ブロックＣ−ａピ
ンには、ライブラリでは１３．０が定義されているが、
これに代えて最適化前の駆動能力値として１０．０が設
定される。同様に“回路網Ｂ−ａ＝１３．０”なる指示
がなされた場合にも、回路網Ｂ−ａピンには駆動能力値
として１３．０が設定される。この指示はすなわち、ブ
ロックＡ−ａピンが駆動能力１３．０のブロックで駆動
されているとみなされることとなる。
【０１３８】また、もしも“ブロックＢ−ｂ＝１６．
０”のような指示がなされた場合には、ブロックＢ−ｂ
ピンは回路網Ｂには存在しないので、無視される。次に
図１９について説明する。同図はネット負荷容量反映処
理の処理内容を示すフローチャートである。この処理
は、遅延の最適化を、ネット容量、すなわちブロック間
の配線に起因して生じる容量を反映させて行なうことを
可能とするための処理である。なお、ネット容量は、例
えば論理回路の実装設計をある程度行なった時点で再度
回路遅延の最適化を行なうような場合に、その実装設計
の情報から部分的に取得することが可能である。
０”のような指示がなされた場合には、ブロックＢ−ｂ
ピンは回路網Ｂには存在しないので、無視される。次に
図１９について説明する。同図はネット負荷容量反映処
理の処理内容を示すフローチャートである。この処理
は、遅延の最適化を、ネット容量、すなわちブロック間
の配線に起因して生じる容量を反映させて行なうことを
可能とするための処理である。なお、ネット容量は、例
えば論理回路の実装設計をある程度行なった時点で再度
回路遅延の最適化を行なうような場合に、その実装設計
の情報から部分的に取得することが可能である。
【０１３９】この図１９の処理は、前述した図３の回路
遅延最適化処理におけるＳ１０１及びＳ１０２の処理に
より最適化の対象である回路網についての情報が読み込
まれた直後に実行される。図１９において、まず、Ｓ１
７１では、ネットの負荷容量を遅延最適化に反映させる
指示が入力部１０５になされたか否かが判定され、この
判定の結果がＹｅｓならばＳ１７２に処理が進む。一
方、この判定の結果がＮｏならばこのまま何もせずにこ
のネット負荷容量反映処理を終了する。
遅延最適化処理におけるＳ１０１及びＳ１０２の処理に
より最適化の対象である回路網についての情報が読み込
まれた直後に実行される。図１９において、まず、Ｓ１
７１では、ネットの負荷容量を遅延最適化に反映させる
指示が入力部１０５になされたか否かが判定され、この
判定の結果がＹｅｓならばＳ１７２に処理が進む。一
方、この判定の結果がＮｏならばこのまま何もせずにこ
のネット負荷容量反映処理を終了する。
【０１４０】Ｓ１７２では実装情報を持つデータベース
から最適化の対象である回路網中の各ネットの負荷容量
の情報が抽出され、続くＳ１７３においてその情報が通
信ネットワークを介してＩ／Ｆ部１０４より読み込まれ
る。Ｓ１７４では、取得された全てのネット容量の情報
について、後述するＳ１７５の検索処理が行なわれたか
否かが判定され、この判定の結果がＹｅｓならばこのネ
ット負荷容量反映処理を終了する。一方この判定の結果
がＮｏならばＳ１７５に進む。
から最適化の対象である回路網中の各ネットの負荷容量
の情報が抽出され、続くＳ１７３においてその情報が通
信ネットワークを介してＩ／Ｆ部１０４より読み込まれ
る。Ｓ１７４では、取得された全てのネット容量の情報
について、後述するＳ１７５の検索処理が行なわれたか
否かが判定され、この判定の結果がＹｅｓならばこのネ
ット負荷容量反映処理を終了する。一方この判定の結果
がＮｏならばＳ１７５に進む。
【０１４１】Ｓ１７５では取得されたネット容量の情報
に対応するネット（配線）が最適化対象である論理回路
網から検索され、続くＳ１７６でそのネットがその論理
回路網に存在するか否かが判定される。そして、このＳ
１７６の判定結果がＹｅｓのときにのみ、Ｓ１７７にお
いて、そのネットの負荷容量が、標準的に用いられてい
る値から取得された情報に示されている値へと変更され
て後に行なわれる最適化の処理に反映される。その後は
処理がＳ１７４へ戻って上述した処理が繰り返される。
に対応するネット（配線）が最適化対象である論理回路
網から検索され、続くＳ１７６でそのネットがその論理
回路網に存在するか否かが判定される。そして、このＳ
１７６の判定結果がＹｅｓのときにのみ、Ｓ１７７にお
いて、そのネットの負荷容量が、標準的に用いられてい
る値から取得された情報に示されている値へと変更され
て後に行なわれる最適化の処理に反映される。その後は
処理がＳ１７４へ戻って上述した処理が繰り返される。
【０１４２】以上の図１８に示されている処理がＣＰＵ
１０１によって行なわれることによってネットの負荷容
量が反映される具体例を示す。まず、前述した図１５の
回路網Ｂについての実装情報を持つデータベースＤＢ１
の存在を想定する。
１０１によって行なわれることによってネットの負荷容
量が反映される具体例を示す。まず、前述した図１５の
回路網Ｂについての実装情報を持つデータベースＤＢ１
の存在を想定する。
【０１４３】このデータベースＤＢ１は、回路網Ｂにお
けるネットＮｅｔＡ及びＮｅｔＢの実装配線情報を有し
ており、それと共にそれらのネットの負荷容量情報Ｃｎ
ｅｔａ及びＣｎｅｔｂをも有している。図１９のＳ１７
２の処理によってこれらの情報が抽出されると、下記の
ような形式のテキスト情報がデータベースＤＢ１から本
装置へと送られてくる。
けるネットＮｅｔＡ及びＮｅｔＢの実装配線情報を有し
ており、それと共にそれらのネットの負荷容量情報Ｃｎ
ｅｔａ及びＣｎｅｔｂをも有している。図１９のＳ１７
２の処理によってこれらの情報が抽出されると、下記の
ような形式のテキスト情報がデータベースＤＢ１から本
装置へと送られてくる。
【０１４４】
ＮｅｔＣａｐａｃｉｔｙ｛
ＮｅｔＡ＝Ｃｎｅｔａ；
ＮｅｔＢ＝Ｃｎｅｔｂ；
… … …
｝
ＣＰＵ１０１では上記の情報が読み込まれて解釈され
る。そしてＮｅｔＡには負荷容量Ｃｎｅｔａが、また、
ＮｅｔＢには負荷容量Ｃｎｅｔｂが設定される。
る。そしてＮｅｔＡには負荷容量Ｃｎｅｔａが、また、
ＮｅｔＢには負荷容量Ｃｎｅｔｂが設定される。
【０１４５】これらの値が設定されると、例えばブロッ
クＡの負荷容量は、ブロックＣ−ａ、ブロックＤ−ａ、
ブロックＥ−ａの各々の駆動能力とネット負荷容量Ｃｎ
ｅｔａとの和となる。次に図２０について説明する。同
図はブロック非最適化指示検出処理の処理内容を示すフ
ローチャートである。この処理は、遅延最適化を行なう
ときに、その対象である論理回路網のうちのブロックに
ついてはユーザの指示に応じて最適化を行なわないよう
にすることを可能とする処理であり、例えば論理回路の
実装面積及び信号遅延に余裕があるときには敢えて新た
な実装設計を行なわずに既に設計済みのものをそのまま
流用するときなどに有効なものである。
クＡの負荷容量は、ブロックＣ−ａ、ブロックＤ−ａ、
ブロックＥ−ａの各々の駆動能力とネット負荷容量Ｃｎ
ｅｔａとの和となる。次に図２０について説明する。同
図はブロック非最適化指示検出処理の処理内容を示すフ
ローチャートである。この処理は、遅延最適化を行なう
ときに、その対象である論理回路網のうちのブロックに
ついてはユーザの指示に応じて最適化を行なわないよう
にすることを可能とする処理であり、例えば論理回路の
実装面積及び信号遅延に余裕があるときには敢えて新た
な実装設計を行なわずに既に設計済みのものをそのまま
流用するときなどに有効なものである。
【０１４６】この図２０の処理は、前述した図３の回路
遅延最適化処理におけるＳ１０１及びＳ１０２の処理に
より最適化の対象である回路網についての情報が読み込
まれた直後に実行される。図２０において、まず、Ｓ１
８１では、ブロックの非最適化についての外部指示、す
なわち一部の回路ブロックについて最適化を行なわない
旨の外部指示が入力部１０５になされたか否かが判定さ
れ、この判定の結果がＹｅｓならばＳ１８２に処理が進
む。一方、この判定の結果がＮｏならばこのまま何もせ
ずにこのブロック非最適化指示検出処理を終了する。
遅延最適化処理におけるＳ１０１及びＳ１０２の処理に
より最適化の対象である回路網についての情報が読み込
まれた直後に実行される。図２０において、まず、Ｓ１
８１では、ブロックの非最適化についての外部指示、す
なわち一部の回路ブロックについて最適化を行なわない
旨の外部指示が入力部１０５になされたか否かが判定さ
れ、この判定の結果がＹｅｓならばＳ１８２に処理が進
む。一方、この判定の結果がＮｏならばこのまま何もせ
ずにこのブロック非最適化指示検出処理を終了する。
【０１４７】Ｓ１８２では、入力部１０５へ指示された
最適化を行なわないブロックを示す情報の読み込みが行
なわれる。Ｓ１８３では、入力部１０５へ指示された全
てのブロックについて、後述するＳ１８４の検索処理が
行なわれたか否かが判定され、この判定の結果がＹｅｓ
ならばこのブロック非最適化指示検出処理を終了する。
一方この判定の結果がＮｏならばＳ１８４に進む。
最適化を行なわないブロックを示す情報の読み込みが行
なわれる。Ｓ１８３では、入力部１０５へ指示された全
てのブロックについて、後述するＳ１８４の検索処理が
行なわれたか否かが判定され、この判定の結果がＹｅｓ
ならばこのブロック非最適化指示検出処理を終了する。
一方この判定の結果がＮｏならばＳ１８４に進む。
【０１４８】Ｓ１８４では入力部１０５へ指示されたブ
ロックが最適化対象である論理回路網から検索され、続
くＳ１８５でそのブロックがその論理回路網に存在する
か否かが判定される。そして、このＳ１８５の判定結果
がＹｅｓのときにのみ、Ｓ１８６において、非最適化を
示す属性がそのブロックに設定される。その後は処理が
Ｓ１８３へ戻って上述した処理が繰り返される。
ロックが最適化対象である論理回路網から検索され、続
くＳ１８５でそのブロックがその論理回路網に存在する
か否かが判定される。そして、このＳ１８５の判定結果
がＹｅｓのときにのみ、Ｓ１８６において、非最適化を
示す属性がそのブロックに設定される。その後は処理が
Ｓ１８３へ戻って上述した処理が繰り返される。
【０１４９】以上のブロック非最適化指示検出処理が実
行されるときには、前述した図３の回路遅延最適化処理
の処理内容が図２１に示すように変更される。図２１を
参照すると分かるように、この変更は図３のＳ１０６の
処理とＳ１０７の処理との間にＳ１８７の処理として、
最適化対象のブロックに非最適化の属性が設定されてい
るか否かの判定処理が挿入されるというものである。そ
して、この変更により、この判定処理の結果がＹｅｓの
ときにのみ、Ｓ１０７のブロック最適化処理が実行され
るようになる。
行されるときには、前述した図３の回路遅延最適化処理
の処理内容が図２１に示すように変更される。図２１を
参照すると分かるように、この変更は図３のＳ１０６の
処理とＳ１０７の処理との間にＳ１８７の処理として、
最適化対象のブロックに非最適化の属性が設定されてい
るか否かの判定処理が挿入されるというものである。そ
して、この変更により、この判定処理の結果がＹｅｓの
ときにのみ、Ｓ１０７のブロック最適化処理が実行され
るようになる。
【０１５０】以上の処理がＣＰＵ１０１によって行なわ
れることによって最適化対象の論理回路の一部のブロッ
クについて最適化が行なわれなくなる具体例を示す。前
述した図１５の回路網Ｂにおいて、例えばブロックＤが
非最適化ブロックとして外部指示されると、ブロックＤ
には非最適化の属性が付与される。このときには、ブロ
ックＡにおける負荷容量としてブロックＤ−ａの駆動能
力は加算されるが、ブロックＡについてのブランチブロ
ックにはブロックＤは含まれず、ブロックＣ、Ｅのみと
する。つまり、ブロックＤについては最適化処理が行な
われない。
れることによって最適化対象の論理回路の一部のブロッ
クについて最適化が行なわれなくなる具体例を示す。前
述した図１５の回路網Ｂにおいて、例えばブロックＤが
非最適化ブロックとして外部指示されると、ブロックＤ
には非最適化の属性が付与される。このときには、ブロ
ックＡにおける負荷容量としてブロックＤ−ａの駆動能
力は加算されるが、ブロックＡについてのブランチブロ
ックにはブロックＤは含まれず、ブロックＣ、Ｅのみと
する。つまり、ブロックＤについては最適化処理が行な
われない。
【０１５１】次に図２２について説明する。同図は素子
変更情報出力処理の処理内容を示すフローチャートであ
る。この処理は、回路の遅延最適化によって使用する素
子に変更が生じたときにその変更内容をユーザに提示可
能とするものであり、変更内容を明確にユーザに告知で
きるようにすることで後の実装設計等の作業における作
業効率の向上を目指すものである。
変更情報出力処理の処理内容を示すフローチャートであ
る。この処理は、回路の遅延最適化によって使用する素
子に変更が生じたときにその変更内容をユーザに提示可
能とするものであり、変更内容を明確にユーザに告知で
きるようにすることで後の実装設計等の作業における作
業効率の向上を目指すものである。
【０１５２】なお、この素子変更情報出力処理は、Ｓ１
９１の処理として示すように、前述した図３の回路遅延
最適化処理に続けて実行される。Ｓ１９１に続くＳ１９
２では、使用素子の変更情報が格納される変更情報ファ
イルの出力指示がユーザによって入力部１０５になされ
ているか否かが判断され、この判定の結果がＹｅｓなら
ばＳ１９３に処理が進む。一方、この判定の結果がＮｏ
ならば直ちにこの素子変更情報出力処理が終了する。
９１の処理として示すように、前述した図３の回路遅延
最適化処理に続けて実行される。Ｓ１９１に続くＳ１９
２では、使用素子の変更情報が格納される変更情報ファ
イルの出力指示がユーザによって入力部１０５になされ
ているか否かが判断され、この判定の結果がＹｅｓなら
ばＳ１９３に処理が進む。一方、この判定の結果がＮｏ
ならば直ちにこの素子変更情報出力処理が終了する。
【０１５３】Ｓ１９３では、遅延最適化の対象である論
理回路における全てのブロックについて、後述するＳ１
９４からＳ１９６にかけての処理が行なわれたか否かが
判定され、この判定の結果がＹｅｓならばこの素子変更
情報出力処理を終了する。一方この判定の結果がＮｏな
らばＳ１９４に進む。
理回路における全てのブロックについて、後述するＳ１
９４からＳ１９６にかけての処理が行なわれたか否かが
判定され、この判定の結果がＹｅｓならばこの素子変更
情報出力処理を終了する。一方この判定の結果がＮｏな
らばＳ１９４に進む。
【０１５４】Ｓ１９４では、処理対象のブロックについ
てそのブロックに付されている名称（固有名）が取得さ
れ、続くＳ１９５では、そのブロックで最適化の前に使
用することが指定されていた素子の素子名とそのブロッ
クで最適化によって使用することとされた素子の素子名
とが取得される。
てそのブロックに付されている名称（固有名）が取得さ
れ、続くＳ１９５では、そのブロックで最適化の前に使
用することが指定されていた素子の素子名とそのブロッ
クで最適化によって使用することとされた素子の素子名
とが取得される。
【０１５５】Ｓ１９６では、上述したＳ１９５及びＳ１
９６の処理によって取得された固有名及び素子名を関連
付けて変更情報ファイルに格納する。その後はＳ１９３
へと処理が戻って上述した処理が繰り返される。以上の
図２２に示されている処理がＣＰＵ１０１によって行な
われることによって使用する素子の変更情報が出力され
る具体例を示す。
９６の処理によって取得された固有名及び素子名を関連
付けて変更情報ファイルに格納する。その後はＳ１９３
へと処理が戻って上述した処理が繰り返される。以上の
図２２に示されている処理がＣＰＵ１０１によって行な
われることによって使用する素子の変更情報が出力され
る具体例を示す。
【０１５６】前述した図１５の回路網Ｂについて、前述
した回路遅延最適化処理の結果、下記の表のように素子
の置換が行なわれたものとする。
した回路遅延最適化処理の結果、下記の表のように素子
の置換が行なわれたものとする。
【０１５７】
【表６】
【０１５８】図２２のＳ１９６の処理では、上記の表に
示されている情報から、例えば次のような形式で変更情
報ファイルに格納して出力する。 Ｃｈａｎｇｅ ブロックＡ： ＩＮＶ４，ＩＮＶ５； Ｃｈａｎｇｅ ブロックＢ： ＩＮＶ１，ＩＮＶ２； Ｃｈａｎｇｅ ブロックＣ： ＩＮＶ２，ＩＮＶ３； Ｃｈａｎｇｅ ブロックＤ： ２ＮＡＮＤ４，２ＮＡＮＤ４； Ｃｈａｎｇｅ ブロックＥ： ２ＮＯＲ３，２ＮＯＲ２； Ｃｈａｎｇｅ ブロックＦ： ＩＮＶ３，ＩＮＶ１； なお、本発明を標準的なコンピュータで実施するには、
以上までに説明した本発明の実施形態において本装置の
有するＣＰＵ１０１が行なっていたものと同様の処理を
そのコンピュータに行なわせるための制御プログラムを
作成し、その制御プログラムをコンピュータに読み込ま
せて実行させることにより可能となる。
示されている情報から、例えば次のような形式で変更情
報ファイルに格納して出力する。 Ｃｈａｎｇｅ ブロックＡ： ＩＮＶ４，ＩＮＶ５； Ｃｈａｎｇｅ ブロックＢ： ＩＮＶ１，ＩＮＶ２； Ｃｈａｎｇｅ ブロックＣ： ＩＮＶ２，ＩＮＶ３； Ｃｈａｎｇｅ ブロックＤ： ２ＮＡＮＤ４，２ＮＡＮＤ４； Ｃｈａｎｇｅ ブロックＥ： ２ＮＯＲ３，２ＮＯＲ２； Ｃｈａｎｇｅ ブロックＦ： ＩＮＶ３，ＩＮＶ１； なお、本発明を標準的なコンピュータで実施するには、
以上までに説明した本発明の実施形態において本装置の
有するＣＰＵ１０１が行なっていたものと同様の処理を
そのコンピュータに行なわせるための制御プログラムを
作成し、その制御プログラムをコンピュータに読み込ま
せて実行させることにより可能となる。
【０１５９】また、このような制御プログラムをコンピ
ュータで読み取り可能な記録媒体に記録させ、そのプロ
グラムを記録媒体からコンピュータに読み出させて実行
させることによって本発明をコンピュータで実施するこ
とも可能である。記録させた制御プログラムをコンピュ
ータで読み取ることの可能な記録媒体の例を図２３に示
す。同図に示すように、記録媒体としては、例えば、コ
ンピュータ２０１に内蔵若しくは外付けの付属装置とし
て備えられるＲＯＭやハードディスク装置などのメモリ
２０２、あるいはフロッピー（登録商標）ディスク、Ｍ
Ｏ（光磁気ディスク）、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ
などといった可搬型記憶媒体２０３等が利用できる。ま
た、記録媒体は回線２０４を介してコンピュータ２０１
と接続される、プログラムサーバ２０５として機能する
コンピュータが備えている記憶装置２０６であってもよ
い。この場合には、制御プログラムを表現するデータ信
号で搬送波を変調して得られる伝送信号を、プログラム
サーバ２０５から伝送媒体である回線２０４を通じて伝
送するようにし、コンピュータ２０１では受信した伝送
信号を復調して制御プログラムを再生することで当該制
御プログラムを実行できるようになる。 （付記１） 複数の回路ブロックを接続してなる論理回
路に対し、該回路ブロック毎に指定がされている該回路
ブロックを構成するために使用するプリミティブな素子
についての該指定を該素子と同一の機能を有し且つ駆動
能力値は異なる他のプリミティブな素子へ変更すること
によって、該論理回路内を伝播する信号の遅延について
の最適化を行なうシステムであって、回路ブロックに与
えられる負荷容量値が該回路ブロック内を伝播する信号
を遅延させる割合を示す該回路ブロックの遅延率と、前
記指定変更の対象である対象回路ブロックの前段として
該対象回路ブロックに接続されている前段回路ブロック
に指定がされている前記素子によって定まる該前段回路
ブロックの駆動能力値と、該対象回路ブロックの後段に
他の回路ブロックが接続されることにより該対象回路ブ
ロックに対して与えられる負荷容量値とに基づいて該対
象回路ブロックに要求する駆動能力値の算出を行なう駆
動能力値算出手段と、前記算出によって得られた駆動能
力値に基づいて前記対象回路ブロックで使用される前記
素子の指定の変更を行なう変更手段と、を有することを
特徴とする論理回路遅延最適化システム。 （付記２） 前記変更手段は、前記変更前に選択されて
いたものと同一の実装回路面積を要する前記素子を選択
するように該変更を行なうことを特徴とする付記１に記
載の論理回路遅延最適化システム。 （付記３） 前記論理回路に入力された信号若しくは該
論理回路内のフリップフロップである回路ブロックから
出力された信号が、前記対象回路ブロックについての前
段回路ブロックを通過して出力されるまでに生じ得る遅
延量を、該前段回路ブロックまでの遅延量として算出す
る遅延量算出手段と、前記対象回路ブロックに信号を入
力するための複数の入力ピンのうち、該対象回路ブロッ
クについての前段回路ブロックであって該前段回路ブロ
ックまでの前記遅延量が最大であるものが接続されてい
る該入力ピンを該指定変更の対象である回路ブロックの
代表ピンとする代表ピン決定手段と、を更に有し、前記
駆動能力値算出手段は、前記対象回路ブロックについて
の前段回路ブロックのうち、前記代表ピンに接続されて
いる前段回路ブロックについての駆動能力値に基づいて
前記算出を行なう、ことを特徴とする付記１に記載の論
理回路遅延最適化システム。 （付記４） 複数の回路ブロックを接続してなる論理回
路に対し、該回路ブロック毎に指定がされている該回路
ブロックを構成するために使用するプリミティブな素子
についての該指定を該素子と同一の機能を有し且つ駆動
能力値は異なる他のプリミティブな素子へ変更すること
によって、該論理回路内を伝播する信号の遅延について
の最適化を行なう装置であって、前記回路ブロックのス
ラック値の算出を行なうスラック値算出手段と、前記論
理回路中の回路ブロックの有するひとつの出力が該回路
ブロックの後段の複数の回路ブロックである後段回路ブ
ロックに接続されているときに、該後段回路ブロックに
指定がされている前記素子によって定まる前記指定変更
前の該後段回路ブロック毎の駆動能力値を、該後段回路
ブロック毎の駆動能力値の合計値は維持しつつ且つ該後
段回路ブロック毎に算出されたスラック値の差異に基づ
いて該後段回路ブロックの各々に分配する駆動能力値分
配手段と、前記駆動能力値分配手段によって分配された
駆動能力値を前記後段回路ブロックの前段の回路ブロッ
クの駆動能力値とみなして該後段回路ブロックに要求す
る駆動能力値の算出を行なう後段回路ブロック駆動能力
値算出手段と、前記算出によって得られた駆動能力値に
基づいて前記後段回路ブロックで使用される前記素子の
指定の変更を行なう後段回路ブロック変更手段と、を有
することを特徴とする論理回路遅延最適化システム。 （付記５） 複数の回路ブロックを接続してなる論理回
路に対し、該回路ブロック毎に指定がされている該回路
ブロックを構成するために使用するプリミティブな素子
についての該指定を該素子と同一の機能を有し且つ駆動
能力値は異なる他のプリミティブな素子へ変更すること
によって、該論理回路内を伝播する信号の遅延について
の最適化を行なう装置であって、前記回路ブロックのス
ラック値の算出を行なうスラック値算出手段と、前記論
理回路中の回路ブロックの有するひとつの出力が該回路
ブロックの後段の複数の回路ブロックである後段回路ブ
ロックに接続されているときに、該後段回路ブロックに
指定がされている前記素子によって定まる前記指定変更
前の該後段回路ブロック毎の駆動能力値の合計と、該後
段回路ブロックのうちスラック値によって最もタイミン
グの余裕が少ないことが示されているものについての該
指定変更前における駆動能力値の比率を算出する駆動能
力比率算出手段と、前記駆動能力比率算出手段によって
算出された駆動能力値の比率に基づいて、前記後段回路
ブロックであってスラック値によって最もタイミングの
余裕が少ないことが示されている該後段回路ブロックに
要求する駆動能力値を算出する第一駆動能力値算出手段
と、前記算出によって得られた駆動能力値に基づいて前
記後段回路ブロックであってスラック値によって最もタ
イミングの余裕が少ないことが示されている該後段回路
ブロックについての前記指定の変更を行なう第一後段回
路ブロック変更手段と、を有することを特徴とする論理
回路遅延最適化システム。 （付記６） 前記後段回路ブロックのうちスラック値に
よって最もタイミングの余裕が少ないことが示されてい
るものについての前記指定変更前における駆動能力値と
前記第一後段回路ブロック変更手段による変更後に指定
されている前記素子の駆動能力値とよりこれらの駆動能
力値の変化率を算出する変化率算出手段と、前記後段回
路ブロックであってスラック値によって最もタイミング
の余裕が少ないことが示されているものを除いた他の後
段回路ブロックに要求する駆動能力値を、前記変化率に
基づいて算出する第二駆動能力値算出手段と、前記第二
駆動能力値算出手段によって算出された駆動能力値に基
づいて前記後段回路ブロックであってスラック値によっ
て最もタイミングの余裕が少ないことが示されているも
のを除いた他の後段回路ブロックについての前記指定の
変更を行なう第ニ後段回路ブロック変更手段と、を更に
有することを特徴とする付記５に記載の論理回路遅延最
適化システム。 （付記７） 前記論理回路の外部入力端子に接続される
素子の駆動能力値が入力される外部素子駆動能力値入力
手段を更に有し、前記駆動能力値算出手段は、前記外部
入力端子に接続されている前記対象回路ブロックに要求
する駆動能力値の算出を、前記外部素子駆動能力値入力
手段に入力された駆動能力値が前記前段回路ブロックの
駆動能力値であるとみなして行なう、ことを特徴とする
付記１から３までのうちのいずれか一項に記載の論理回
路遅延最適化システム。 （付記８） 前記前段回路ブロックの駆動能力値が入力
される前段回路ブロック駆動能力値入力手段を更に有
し、前記駆動能力値算出手段は、前記前段回路ブロック
駆動能力値入力手段に入力された駆動能力値を前記前段
回路ブロックの駆動能力値とみなして前記対象回路ブロ
ックに要求する駆動能力値の算出を行なう、ことを特徴
とする付記１から３までのうちのいずれか一項に記載の
論理回路遅延最適化システム。 （付記９） 前記論理回路の外部出力端子に接続される
素子によって該論理回路に与えられる負荷容量値が入力
される外部素子負荷容量値入力手段を更に有し、前記駆
動能力値算出手段は、前記外部出力端子に接続されてい
る前記対象回路ブロックに要求する駆動能力値の算出
を、前記外部素子負荷容量値入力手段に入力された負荷
容量値が該対象回路ブロックに対して与えられた負荷容
量値であるとみなして行なう、ことを特徴とする付記１
から３までのうちのいずれか一項に記載の論理回路遅延
最適化システム。 （付記１０） 前記論理回路の実装設計が行なわれるこ
とによって得られる前記回路ブロック間の配線によって
生じる配線容量を取得する配線容量取得手段を更に有
し、前記駆動能力値算出手段は、前記配線容量取得手段
によって取得された配線容量を前記負荷容量値に加味し
て前記対象回路ブロックに要求する駆動能力値の算出を
行なう、ことを特徴とする付記１から３までのうちのい
ずれか一項に記載の論理回路遅延最適化システム。 （付記１１） 前記論理回路の実装設計が行なわれるこ
とによって得られる前記回路ブロック間の配線によって
生じる配線容量を取得する配線容量取得手段を更に有
し、前記後段回路ブロック駆動能力値算出手段は、前記
配線容量取得手段によって取得された配線容量を加味し
て前記算出を行なう、ことを特徴とする付記４に記載の
論理回路遅延最適化システム。 （付記１２） 前記論理回路の実装設計が行なわれるこ
とによって得られる前記回路ブロック間の配線によって
生じる配線容量を取得する配線容量取得手段を更に有
し、前記第一駆動能力値算出手段は、前記後段回路ブロ
ックであってスラック値によって最もタイミングの余裕
が少ないことが示されている該後段回路ブロックに要求
する駆動能力値の算出を、前記配線容量取得手段によっ
て取得された配線容量を加味して行なう、ことを特徴と
する付記５に記載の論理回路遅延最適化システム。 （付記１３） 前記論理回路の実装設計が行なわれるこ
とによって得られる前記回路ブロック間の配線によって
生じる配線容量を取得する配線容量取得手段を更に有
し、前記第一駆動能力値算出手段は、前記後段回路ブロ
ックであってスラック値によって最もタイミングの余裕
が少ないことが示されている該後段回路ブロックに要求
する駆動能力値の算出を、前記配線容量取得手段によっ
て取得された配線容量を加味して行ない、前記第ニ駆動
能力値算出手段は、前記後段回路ブロックであってスラ
ック値によって最もタイミングの余裕が少ないことが示
されているものを除いた他の後段回路ブロックに要求す
る駆動能力値の算出を、前記配線容量取得手段によって
取得された配線容量を加味して行なう、ことを特徴とす
る付記６に記載の論理回路遅延最適化システム。 （付記１４） 前記回路ブロックに対して前記指定の変
更を行なわないことを示す属性を付与する非最適化属性
付与手段を更に有し、前記変更手段は、前記非最適化属
性付与手段によって前記属性が付与されている前記対象
回路ブロックについては、前記指定の変更を行なわな
い、ことを特徴とする付記１から３までのうちのいずれ
か一項に記載の論理回路遅延最適化システム。 （付記１５） 前記変更手段によって前記指定の変更が
行なわれた前記対象回路ブロックにおける該変更の内容
を出力する変更内容出力手段を更に有することを特徴と
する付記１から３までのうちのいずれか一項に記載の論
理回路遅延最適化システム。 （付記１６） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう方法であって、回路ブロックに与え
られる負荷容量値が該回路ブロック内を伝播する信号を
遅延させる割合を示す該回路ブロックの遅延率と、前記
指定変更の対象である対象回路ブロックの前段として該
対象回路ブロックに接続されている前段回路ブロックに
指定がされている前記素子によって定まる該前段回路ブ
ロックの駆動能力値と、該対象回路ブロックの後段に他
の回路ブロックが接続されることにより該対象回路ブロ
ックに対して与えられる負荷容量値とに基づいて該対象
回路ブロックに要求する駆動能力値の算出を行ない、前
記算出によって得られた駆動能力値に基づいて前記対象
回路ブロックで使用される前記素子の指定の変更を行な
う、ことを特徴とする論理回路遅延最適化方法。 （付記１７） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう方法であって、前記回路ブロックの
スラック値の算出を行ない、前記論理回路中の回路ブロ
ックの有するひとつの出力が該回路ブロックの後段の複
数の回路ブロックである後段回路ブロックに接続されて
いるときに、該後段回路ブロックに指定がされている前
記素子によって定まる前記指定変更前の該後段回路ブロ
ック毎の駆動能力値を、該後段回路ブロック毎の駆動能
力値の合計値は維持しつつ且つ該後段回路ブロック毎に
算出されたスラック値の差異に基づいて該後段回路ブロ
ックの各々に分配し、前記後段回路ブロックの各々に分
配された駆動能力値を前記後段回路ブロックの前段の回
路ブロックの駆動能力値とみなして該後段回路ブロック
に要求する駆動能力値の算出を行ない、前記算出によっ
て得られた駆動能力値に基づいて前記後段回路ブロック
で使用される前記素子の指定の変更を行なう、ことを特
徴とする論理回路遅延最適化方法。 （付記１８） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう方法であって、前記回路ブロックの
スラック値の算出を行ない、前記論理回路中の回路ブロ
ックの有するひとつの出力が該回路ブロックの後段の複
数の回路ブロックである後段回路ブロックに接続されて
いるときに、該後段回路ブロックに指定がされている前
記素子によって定まる前記指定変更前の該後段回路ブロ
ック毎の駆動能力値の合計と、該後段回路ブロックのう
ちスラック値によって最もタイミングの余裕が少ないこ
とが示されているものについての該指定変更前における
駆動能力値の比率を算出し、前記比率に基づいて、前記
後段回路ブロックであってスラック値によって最もタイ
ミングの余裕が少ないことが示されている該後段回路ブ
ロックに要求する駆動能力値を算出し、前記比率に基づ
いて算出された駆動能力値に基づいて前記後段回路ブロ
ックであってスラック値によって最もタイミングの余裕
が少ないことが示されている該後段回路ブロックについ
ての前記指定の変更を行なう、ことを特徴とする論理回
路遅延最適化方法。 （付記１９） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムであって、回路ブロックに与えられる負
荷容量値が該回路ブロック内を伝播する信号を遅延させ
る割合を示す該回路ブロックの遅延率と、前記指定変更
の対象である対象回路ブロックの前段として該対象回路
ブロックに接続されている前段回路ブロックに指定がさ
れている前記素子によって定まる該前段回路ブロックの
駆動能力値と、該対象回路ブロックの後段に他の回路ブ
ロックが接続されることにより該対象回路ブロックに対
して与えられる負荷容量値とに基づいて該対象回路ブロ
ックに要求する駆動能力値の算出を行なう処理と、前記
算出によって得られた駆動能力値に基づいて前記対象回
路ブロックで使用される前記素子の指定の変更を行なう
処理と、を該コンピュータに行なわせるためのプログラ
ム。 （付記２０） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムであって、前記回路ブロックのスラック
値の算出を行なう処理と、前記論理回路中の回路ブロッ
クの有するひとつの出力が該回路ブロックの後段の複数
の回路ブロックである後段回路ブロックに接続されてい
るときに、該後段回路ブロックに指定がされている前記
素子によって定まる前記指定変更前の該後段回路ブロッ
ク毎の駆動能力値を、該後段回路ブロック毎の駆動能力
値の合計値は維持しつつ且つ該後段回路ブロック毎に算
出されたスラック値の差異に基づいて該後段回路ブロッ
クの各々に分配する処理と、前記後段回路ブロックの各
々に分配された駆動能力値を前記後段回路ブロックの前
段の回路ブロックの駆動能力値とみなして該後段回路ブ
ロックに要求する駆動能力値の算出を行なう処理と、前
記算出によって得られた駆動能力値に基づいて前記後段
回路ブロックで使用される前記素子の指定の変更を行な
う処理と、を該コンピュータに行なわせるためのプログ
ラム。 （付記２１） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムであって、前記回路ブロックのスラック
値の算出を行なう処理と、前記論理回路中の回路ブロッ
クの有するひとつの出力が該回路ブロックの後段の複数
の回路ブロックである後段回路ブロックに接続されてい
るときに、該後段回路ブロックに指定がされている前記
素子によって定まる前記指定変更前の該後段回路ブロッ
ク毎の駆動能力値の合計と、該後段回路ブロックのうち
スラック値によって最もタイミングの余裕が少ないこと
が示されているものについての該指定変更前における駆
動能力値の比率を算出する処理と、前記比率に基づい
て、前記後段回路ブロックであってスラック値によって
最もタイミングの余裕が少ないことが示されている該後
段回路ブロックに要求する駆動能力値を算出する処理
と、前記比率に基づいて算出された駆動能力値に基づい
て前記後段回路ブロックであってスラック値によって最
もタイミングの余裕が少ないことが示されている該後段
回路ブロックについての前記指定の変更を行なう処理
と、を該コンピュータに行なわせるためのプログラム。 （付記２２） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムを含む搬送波に具現化されたコンピュー
タ・データ・シグナルであって、該プログラムは以下の
処理をコンピュータに行なわせる：回路ブロックに与え
られる負荷容量値が該回路ブロック内を伝播する信号を
遅延させる割合を示す該回路ブロックの遅延率と、前記
指定変更の対象である対象回路ブロックの前段として該
対象回路ブロックに接続されている前段回路ブロックに
指定がされている前記素子によって定まる該前段回路ブ
ロックの駆動能力値と、該対象回路ブロックの後段に他
の回路ブロックが接続されることにより該対象回路ブロ
ックに対して与えられる負荷容量値とに基づいて該対象
回路ブロックに要求する駆動能力値の算出を行なう処
理、及び前記算出によって得られた駆動能力値に基づい
て前記対象回路ブロックで使用される前記素子の指定の
変更を行なう処理。 （付記２３） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムを含む搬送波に具現化されたコンピュー
タ・データ・シグナルであって、該プログラムは以下の
処理をコンピュータに行なわせる：前記回路ブロックの
スラック値の算出を行なう処理、前記論理回路中の回路
ブロックの有するひとつの出力が該回路ブロックの後段
の複数の回路ブロックである後段回路ブロックに接続さ
れているときに、該後段回路ブロックに指定がされてい
る前記素子によって定まる前記指定変更前の該後段回路
ブロック毎の駆動能力値を、該後段回路ブロック毎の駆
動能力値の合計値は維持しつつ且つ該後段回路ブロック
毎に算出されたスラック値の差異に基づいて該後段回路
ブロックの各々に分配する処理、前記後段回路ブロック
の各々に分配された駆動能力値を前記後段回路ブロック
の前段の回路ブロックの駆動能力値とみなして該後段回
路ブロックに要求する駆動能力値の算出を行なう処理、
及び前記算出によって得られた駆動能力値に基づいて前
記後段回路ブロックで使用される前記素子の指定の変更
を行なう処理。 （付記２４） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムを含む搬送波に具現化されたコンピュー
タ・データ・シグナルであって、該プログラムは以下の
処理をコンピュータに行なわせる：前記回路ブロックの
スラック値の算出を行なう処理、前記論理回路中の回路
ブロックの有するひとつの出力が該回路ブロックの後段
の複数の回路ブロックである後段回路ブロックに接続さ
れているときに、該後段回路ブロックに指定がされてい
る前記素子によって定まる前記指定変更前の該後段回路
ブロック毎の駆動能力値の合計と、該後段回路ブロック
のうちスラック値によって最もタイミングの余裕が少な
いことが示されているものについての該指定変更前にお
ける駆動能力値の比率を算出する処理、前記比率に基づ
いて、前記後段回路ブロックであってスラック値によっ
て最もタイミングの余裕が少ないことが示されている該
後段回路ブロックに要求する駆動能力値を算出する処
理、及び前記比率に基づいて算出された駆動能力値に基
づいて前記後段回路ブロックであってスラック値によっ
て最もタイミングの余裕が少ないことが示されている該
後段回路ブロックについての前記指定の変更を行なう処
理。
ュータで読み取り可能な記録媒体に記録させ、そのプロ
グラムを記録媒体からコンピュータに読み出させて実行
させることによって本発明をコンピュータで実施するこ
とも可能である。記録させた制御プログラムをコンピュ
ータで読み取ることの可能な記録媒体の例を図２３に示
す。同図に示すように、記録媒体としては、例えば、コ
ンピュータ２０１に内蔵若しくは外付けの付属装置とし
て備えられるＲＯＭやハードディスク装置などのメモリ
２０２、あるいはフロッピー（登録商標）ディスク、Ｍ
Ｏ（光磁気ディスク）、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ
などといった可搬型記憶媒体２０３等が利用できる。ま
た、記録媒体は回線２０４を介してコンピュータ２０１
と接続される、プログラムサーバ２０５として機能する
コンピュータが備えている記憶装置２０６であってもよ
い。この場合には、制御プログラムを表現するデータ信
号で搬送波を変調して得られる伝送信号を、プログラム
サーバ２０５から伝送媒体である回線２０４を通じて伝
送するようにし、コンピュータ２０１では受信した伝送
信号を復調して制御プログラムを再生することで当該制
御プログラムを実行できるようになる。 （付記１） 複数の回路ブロックを接続してなる論理回
路に対し、該回路ブロック毎に指定がされている該回路
ブロックを構成するために使用するプリミティブな素子
についての該指定を該素子と同一の機能を有し且つ駆動
能力値は異なる他のプリミティブな素子へ変更すること
によって、該論理回路内を伝播する信号の遅延について
の最適化を行なうシステムであって、回路ブロックに与
えられる負荷容量値が該回路ブロック内を伝播する信号
を遅延させる割合を示す該回路ブロックの遅延率と、前
記指定変更の対象である対象回路ブロックの前段として
該対象回路ブロックに接続されている前段回路ブロック
に指定がされている前記素子によって定まる該前段回路
ブロックの駆動能力値と、該対象回路ブロックの後段に
他の回路ブロックが接続されることにより該対象回路ブ
ロックに対して与えられる負荷容量値とに基づいて該対
象回路ブロックに要求する駆動能力値の算出を行なう駆
動能力値算出手段と、前記算出によって得られた駆動能
力値に基づいて前記対象回路ブロックで使用される前記
素子の指定の変更を行なう変更手段と、を有することを
特徴とする論理回路遅延最適化システム。 （付記２） 前記変更手段は、前記変更前に選択されて
いたものと同一の実装回路面積を要する前記素子を選択
するように該変更を行なうことを特徴とする付記１に記
載の論理回路遅延最適化システム。 （付記３） 前記論理回路に入力された信号若しくは該
論理回路内のフリップフロップである回路ブロックから
出力された信号が、前記対象回路ブロックについての前
段回路ブロックを通過して出力されるまでに生じ得る遅
延量を、該前段回路ブロックまでの遅延量として算出す
る遅延量算出手段と、前記対象回路ブロックに信号を入
力するための複数の入力ピンのうち、該対象回路ブロッ
クについての前段回路ブロックであって該前段回路ブロ
ックまでの前記遅延量が最大であるものが接続されてい
る該入力ピンを該指定変更の対象である回路ブロックの
代表ピンとする代表ピン決定手段と、を更に有し、前記
駆動能力値算出手段は、前記対象回路ブロックについて
の前段回路ブロックのうち、前記代表ピンに接続されて
いる前段回路ブロックについての駆動能力値に基づいて
前記算出を行なう、ことを特徴とする付記１に記載の論
理回路遅延最適化システム。 （付記４） 複数の回路ブロックを接続してなる論理回
路に対し、該回路ブロック毎に指定がされている該回路
ブロックを構成するために使用するプリミティブな素子
についての該指定を該素子と同一の機能を有し且つ駆動
能力値は異なる他のプリミティブな素子へ変更すること
によって、該論理回路内を伝播する信号の遅延について
の最適化を行なう装置であって、前記回路ブロックのス
ラック値の算出を行なうスラック値算出手段と、前記論
理回路中の回路ブロックの有するひとつの出力が該回路
ブロックの後段の複数の回路ブロックである後段回路ブ
ロックに接続されているときに、該後段回路ブロックに
指定がされている前記素子によって定まる前記指定変更
前の該後段回路ブロック毎の駆動能力値を、該後段回路
ブロック毎の駆動能力値の合計値は維持しつつ且つ該後
段回路ブロック毎に算出されたスラック値の差異に基づ
いて該後段回路ブロックの各々に分配する駆動能力値分
配手段と、前記駆動能力値分配手段によって分配された
駆動能力値を前記後段回路ブロックの前段の回路ブロッ
クの駆動能力値とみなして該後段回路ブロックに要求す
る駆動能力値の算出を行なう後段回路ブロック駆動能力
値算出手段と、前記算出によって得られた駆動能力値に
基づいて前記後段回路ブロックで使用される前記素子の
指定の変更を行なう後段回路ブロック変更手段と、を有
することを特徴とする論理回路遅延最適化システム。 （付記５） 複数の回路ブロックを接続してなる論理回
路に対し、該回路ブロック毎に指定がされている該回路
ブロックを構成するために使用するプリミティブな素子
についての該指定を該素子と同一の機能を有し且つ駆動
能力値は異なる他のプリミティブな素子へ変更すること
によって、該論理回路内を伝播する信号の遅延について
の最適化を行なう装置であって、前記回路ブロックのス
ラック値の算出を行なうスラック値算出手段と、前記論
理回路中の回路ブロックの有するひとつの出力が該回路
ブロックの後段の複数の回路ブロックである後段回路ブ
ロックに接続されているときに、該後段回路ブロックに
指定がされている前記素子によって定まる前記指定変更
前の該後段回路ブロック毎の駆動能力値の合計と、該後
段回路ブロックのうちスラック値によって最もタイミン
グの余裕が少ないことが示されているものについての該
指定変更前における駆動能力値の比率を算出する駆動能
力比率算出手段と、前記駆動能力比率算出手段によって
算出された駆動能力値の比率に基づいて、前記後段回路
ブロックであってスラック値によって最もタイミングの
余裕が少ないことが示されている該後段回路ブロックに
要求する駆動能力値を算出する第一駆動能力値算出手段
と、前記算出によって得られた駆動能力値に基づいて前
記後段回路ブロックであってスラック値によって最もタ
イミングの余裕が少ないことが示されている該後段回路
ブロックについての前記指定の変更を行なう第一後段回
路ブロック変更手段と、を有することを特徴とする論理
回路遅延最適化システム。 （付記６） 前記後段回路ブロックのうちスラック値に
よって最もタイミングの余裕が少ないことが示されてい
るものについての前記指定変更前における駆動能力値と
前記第一後段回路ブロック変更手段による変更後に指定
されている前記素子の駆動能力値とよりこれらの駆動能
力値の変化率を算出する変化率算出手段と、前記後段回
路ブロックであってスラック値によって最もタイミング
の余裕が少ないことが示されているものを除いた他の後
段回路ブロックに要求する駆動能力値を、前記変化率に
基づいて算出する第二駆動能力値算出手段と、前記第二
駆動能力値算出手段によって算出された駆動能力値に基
づいて前記後段回路ブロックであってスラック値によっ
て最もタイミングの余裕が少ないことが示されているも
のを除いた他の後段回路ブロックについての前記指定の
変更を行なう第ニ後段回路ブロック変更手段と、を更に
有することを特徴とする付記５に記載の論理回路遅延最
適化システム。 （付記７） 前記論理回路の外部入力端子に接続される
素子の駆動能力値が入力される外部素子駆動能力値入力
手段を更に有し、前記駆動能力値算出手段は、前記外部
入力端子に接続されている前記対象回路ブロックに要求
する駆動能力値の算出を、前記外部素子駆動能力値入力
手段に入力された駆動能力値が前記前段回路ブロックの
駆動能力値であるとみなして行なう、ことを特徴とする
付記１から３までのうちのいずれか一項に記載の論理回
路遅延最適化システム。 （付記８） 前記前段回路ブロックの駆動能力値が入力
される前段回路ブロック駆動能力値入力手段を更に有
し、前記駆動能力値算出手段は、前記前段回路ブロック
駆動能力値入力手段に入力された駆動能力値を前記前段
回路ブロックの駆動能力値とみなして前記対象回路ブロ
ックに要求する駆動能力値の算出を行なう、ことを特徴
とする付記１から３までのうちのいずれか一項に記載の
論理回路遅延最適化システム。 （付記９） 前記論理回路の外部出力端子に接続される
素子によって該論理回路に与えられる負荷容量値が入力
される外部素子負荷容量値入力手段を更に有し、前記駆
動能力値算出手段は、前記外部出力端子に接続されてい
る前記対象回路ブロックに要求する駆動能力値の算出
を、前記外部素子負荷容量値入力手段に入力された負荷
容量値が該対象回路ブロックに対して与えられた負荷容
量値であるとみなして行なう、ことを特徴とする付記１
から３までのうちのいずれか一項に記載の論理回路遅延
最適化システム。 （付記１０） 前記論理回路の実装設計が行なわれるこ
とによって得られる前記回路ブロック間の配線によって
生じる配線容量を取得する配線容量取得手段を更に有
し、前記駆動能力値算出手段は、前記配線容量取得手段
によって取得された配線容量を前記負荷容量値に加味し
て前記対象回路ブロックに要求する駆動能力値の算出を
行なう、ことを特徴とする付記１から３までのうちのい
ずれか一項に記載の論理回路遅延最適化システム。 （付記１１） 前記論理回路の実装設計が行なわれるこ
とによって得られる前記回路ブロック間の配線によって
生じる配線容量を取得する配線容量取得手段を更に有
し、前記後段回路ブロック駆動能力値算出手段は、前記
配線容量取得手段によって取得された配線容量を加味し
て前記算出を行なう、ことを特徴とする付記４に記載の
論理回路遅延最適化システム。 （付記１２） 前記論理回路の実装設計が行なわれるこ
とによって得られる前記回路ブロック間の配線によって
生じる配線容量を取得する配線容量取得手段を更に有
し、前記第一駆動能力値算出手段は、前記後段回路ブロ
ックであってスラック値によって最もタイミングの余裕
が少ないことが示されている該後段回路ブロックに要求
する駆動能力値の算出を、前記配線容量取得手段によっ
て取得された配線容量を加味して行なう、ことを特徴と
する付記５に記載の論理回路遅延最適化システム。 （付記１３） 前記論理回路の実装設計が行なわれるこ
とによって得られる前記回路ブロック間の配線によって
生じる配線容量を取得する配線容量取得手段を更に有
し、前記第一駆動能力値算出手段は、前記後段回路ブロ
ックであってスラック値によって最もタイミングの余裕
が少ないことが示されている該後段回路ブロックに要求
する駆動能力値の算出を、前記配線容量取得手段によっ
て取得された配線容量を加味して行ない、前記第ニ駆動
能力値算出手段は、前記後段回路ブロックであってスラ
ック値によって最もタイミングの余裕が少ないことが示
されているものを除いた他の後段回路ブロックに要求す
る駆動能力値の算出を、前記配線容量取得手段によって
取得された配線容量を加味して行なう、ことを特徴とす
る付記６に記載の論理回路遅延最適化システム。 （付記１４） 前記回路ブロックに対して前記指定の変
更を行なわないことを示す属性を付与する非最適化属性
付与手段を更に有し、前記変更手段は、前記非最適化属
性付与手段によって前記属性が付与されている前記対象
回路ブロックについては、前記指定の変更を行なわな
い、ことを特徴とする付記１から３までのうちのいずれ
か一項に記載の論理回路遅延最適化システム。 （付記１５） 前記変更手段によって前記指定の変更が
行なわれた前記対象回路ブロックにおける該変更の内容
を出力する変更内容出力手段を更に有することを特徴と
する付記１から３までのうちのいずれか一項に記載の論
理回路遅延最適化システム。 （付記１６） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう方法であって、回路ブロックに与え
られる負荷容量値が該回路ブロック内を伝播する信号を
遅延させる割合を示す該回路ブロックの遅延率と、前記
指定変更の対象である対象回路ブロックの前段として該
対象回路ブロックに接続されている前段回路ブロックに
指定がされている前記素子によって定まる該前段回路ブ
ロックの駆動能力値と、該対象回路ブロックの後段に他
の回路ブロックが接続されることにより該対象回路ブロ
ックに対して与えられる負荷容量値とに基づいて該対象
回路ブロックに要求する駆動能力値の算出を行ない、前
記算出によって得られた駆動能力値に基づいて前記対象
回路ブロックで使用される前記素子の指定の変更を行な
う、ことを特徴とする論理回路遅延最適化方法。 （付記１７） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう方法であって、前記回路ブロックの
スラック値の算出を行ない、前記論理回路中の回路ブロ
ックの有するひとつの出力が該回路ブロックの後段の複
数の回路ブロックである後段回路ブロックに接続されて
いるときに、該後段回路ブロックに指定がされている前
記素子によって定まる前記指定変更前の該後段回路ブロ
ック毎の駆動能力値を、該後段回路ブロック毎の駆動能
力値の合計値は維持しつつ且つ該後段回路ブロック毎に
算出されたスラック値の差異に基づいて該後段回路ブロ
ックの各々に分配し、前記後段回路ブロックの各々に分
配された駆動能力値を前記後段回路ブロックの前段の回
路ブロックの駆動能力値とみなして該後段回路ブロック
に要求する駆動能力値の算出を行ない、前記算出によっ
て得られた駆動能力値に基づいて前記後段回路ブロック
で使用される前記素子の指定の変更を行なう、ことを特
徴とする論理回路遅延最適化方法。 （付記１８） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう方法であって、前記回路ブロックの
スラック値の算出を行ない、前記論理回路中の回路ブロ
ックの有するひとつの出力が該回路ブロックの後段の複
数の回路ブロックである後段回路ブロックに接続されて
いるときに、該後段回路ブロックに指定がされている前
記素子によって定まる前記指定変更前の該後段回路ブロ
ック毎の駆動能力値の合計と、該後段回路ブロックのう
ちスラック値によって最もタイミングの余裕が少ないこ
とが示されているものについての該指定変更前における
駆動能力値の比率を算出し、前記比率に基づいて、前記
後段回路ブロックであってスラック値によって最もタイ
ミングの余裕が少ないことが示されている該後段回路ブ
ロックに要求する駆動能力値を算出し、前記比率に基づ
いて算出された駆動能力値に基づいて前記後段回路ブロ
ックであってスラック値によって最もタイミングの余裕
が少ないことが示されている該後段回路ブロックについ
ての前記指定の変更を行なう、ことを特徴とする論理回
路遅延最適化方法。 （付記１９） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムであって、回路ブロックに与えられる負
荷容量値が該回路ブロック内を伝播する信号を遅延させ
る割合を示す該回路ブロックの遅延率と、前記指定変更
の対象である対象回路ブロックの前段として該対象回路
ブロックに接続されている前段回路ブロックに指定がさ
れている前記素子によって定まる該前段回路ブロックの
駆動能力値と、該対象回路ブロックの後段に他の回路ブ
ロックが接続されることにより該対象回路ブロックに対
して与えられる負荷容量値とに基づいて該対象回路ブロ
ックに要求する駆動能力値の算出を行なう処理と、前記
算出によって得られた駆動能力値に基づいて前記対象回
路ブロックで使用される前記素子の指定の変更を行なう
処理と、を該コンピュータに行なわせるためのプログラ
ム。 （付記２０） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムであって、前記回路ブロックのスラック
値の算出を行なう処理と、前記論理回路中の回路ブロッ
クの有するひとつの出力が該回路ブロックの後段の複数
の回路ブロックである後段回路ブロックに接続されてい
るときに、該後段回路ブロックに指定がされている前記
素子によって定まる前記指定変更前の該後段回路ブロッ
ク毎の駆動能力値を、該後段回路ブロック毎の駆動能力
値の合計値は維持しつつ且つ該後段回路ブロック毎に算
出されたスラック値の差異に基づいて該後段回路ブロッ
クの各々に分配する処理と、前記後段回路ブロックの各
々に分配された駆動能力値を前記後段回路ブロックの前
段の回路ブロックの駆動能力値とみなして該後段回路ブ
ロックに要求する駆動能力値の算出を行なう処理と、前
記算出によって得られた駆動能力値に基づいて前記後段
回路ブロックで使用される前記素子の指定の変更を行な
う処理と、を該コンピュータに行なわせるためのプログ
ラム。 （付記２１） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムであって、前記回路ブロックのスラック
値の算出を行なう処理と、前記論理回路中の回路ブロッ
クの有するひとつの出力が該回路ブロックの後段の複数
の回路ブロックである後段回路ブロックに接続されてい
るときに、該後段回路ブロックに指定がされている前記
素子によって定まる前記指定変更前の該後段回路ブロッ
ク毎の駆動能力値の合計と、該後段回路ブロックのうち
スラック値によって最もタイミングの余裕が少ないこと
が示されているものについての該指定変更前における駆
動能力値の比率を算出する処理と、前記比率に基づい
て、前記後段回路ブロックであってスラック値によって
最もタイミングの余裕が少ないことが示されている該後
段回路ブロックに要求する駆動能力値を算出する処理
と、前記比率に基づいて算出された駆動能力値に基づい
て前記後段回路ブロックであってスラック値によって最
もタイミングの余裕が少ないことが示されている該後段
回路ブロックについての前記指定の変更を行なう処理
と、を該コンピュータに行なわせるためのプログラム。 （付記２２） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムを含む搬送波に具現化されたコンピュー
タ・データ・シグナルであって、該プログラムは以下の
処理をコンピュータに行なわせる：回路ブロックに与え
られる負荷容量値が該回路ブロック内を伝播する信号を
遅延させる割合を示す該回路ブロックの遅延率と、前記
指定変更の対象である対象回路ブロックの前段として該
対象回路ブロックに接続されている前段回路ブロックに
指定がされている前記素子によって定まる該前段回路ブ
ロックの駆動能力値と、該対象回路ブロックの後段に他
の回路ブロックが接続されることにより該対象回路ブロ
ックに対して与えられる負荷容量値とに基づいて該対象
回路ブロックに要求する駆動能力値の算出を行なう処
理、及び前記算出によって得られた駆動能力値に基づい
て前記対象回路ブロックで使用される前記素子の指定の
変更を行なう処理。 （付記２３） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムを含む搬送波に具現化されたコンピュー
タ・データ・シグナルであって、該プログラムは以下の
処理をコンピュータに行なわせる：前記回路ブロックの
スラック値の算出を行なう処理、前記論理回路中の回路
ブロックの有するひとつの出力が該回路ブロックの後段
の複数の回路ブロックである後段回路ブロックに接続さ
れているときに、該後段回路ブロックに指定がされてい
る前記素子によって定まる前記指定変更前の該後段回路
ブロック毎の駆動能力値を、該後段回路ブロック毎の駆
動能力値の合計値は維持しつつ且つ該後段回路ブロック
毎に算出されたスラック値の差異に基づいて該後段回路
ブロックの各々に分配する処理、前記後段回路ブロック
の各々に分配された駆動能力値を前記後段回路ブロック
の前段の回路ブロックの駆動能力値とみなして該後段回
路ブロックに要求する駆動能力値の算出を行なう処理、
及び前記算出によって得られた駆動能力値に基づいて前
記後段回路ブロックで使用される前記素子の指定の変更
を行なう処理。 （付記２４） 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムを含む搬送波に具現化されたコンピュー
タ・データ・シグナルであって、該プログラムは以下の
処理をコンピュータに行なわせる：前記回路ブロックの
スラック値の算出を行なう処理、前記論理回路中の回路
ブロックの有するひとつの出力が該回路ブロックの後段
の複数の回路ブロックである後段回路ブロックに接続さ
れているときに、該後段回路ブロックに指定がされてい
る前記素子によって定まる前記指定変更前の該後段回路
ブロック毎の駆動能力値の合計と、該後段回路ブロック
のうちスラック値によって最もタイミングの余裕が少な
いことが示されているものについての該指定変更前にお
ける駆動能力値の比率を算出する処理、前記比率に基づ
いて、前記後段回路ブロックであってスラック値によっ
て最もタイミングの余裕が少ないことが示されている該
後段回路ブロックに要求する駆動能力値を算出する処
理、及び前記比率に基づいて算出された駆動能力値に基
づいて前記後段回路ブロックであってスラック値によっ
て最もタイミングの余裕が少ないことが示されている該
後段回路ブロックについての前記指定の変更を行なう処
理。
【０１６０】
【発明の効果】以上詳細に説明したように、複数の回路
ブロックを接続してなる論理回路に対し、該回路ブロッ
ク毎に指定がされている該回路ブロックを構成するため
に使用するプリミティブな素子についての該指定を該素
子と同一の機能を有し且つ駆動能力値は異なる他のプリ
ミティブな素子へ変更することによって、該論理回路内
を伝播する信号の遅延についての最適化を行なうとき
に、本発明は、回路ブロックに与えられる負荷容量値が
該回路ブロック内を伝播する信号を遅延させる割合を示
す該回路ブロックの遅延率と、該指定変更の対象である
対象回路ブロックの前段として該対象回路ブロックに接
続されている該回路ブロックに指定がされている該素子
によって定まる該前段回路ブロックの駆動能力値と、該
対象回路ブロックの後段に他の回路ブロックが接続され
ることにより該対象回路ブロックに対して与えられる負
荷容量値とに基づいて該対象回路ブロックに要求する駆
動能力値の算出を行ない、該算出によって得られた駆動
能力値に基づいて該対象回路ブロックで使用される前記
素子の指定の変更を行なうようにする。
ブロックを接続してなる論理回路に対し、該回路ブロッ
ク毎に指定がされている該回路ブロックを構成するため
に使用するプリミティブな素子についての該指定を該素
子と同一の機能を有し且つ駆動能力値は異なる他のプリ
ミティブな素子へ変更することによって、該論理回路内
を伝播する信号の遅延についての最適化を行なうとき
に、本発明は、回路ブロックに与えられる負荷容量値が
該回路ブロック内を伝播する信号を遅延させる割合を示
す該回路ブロックの遅延率と、該指定変更の対象である
対象回路ブロックの前段として該対象回路ブロックに接
続されている該回路ブロックに指定がされている該素子
によって定まる該前段回路ブロックの駆動能力値と、該
対象回路ブロックの後段に他の回路ブロックが接続され
ることにより該対象回路ブロックに対して与えられる負
荷容量値とに基づいて該対象回路ブロックに要求する駆
動能力値の算出を行ない、該算出によって得られた駆動
能力値に基づいて該対象回路ブロックで使用される前記
素子の指定の変更を行なうようにする。
【０１６１】こうすることにより、対象回路ブロックの
前後段として接続されている回路ブロックに関する特性
値から対象回路ブロックでの使用に最適な素子の選択が
可能となる。その結果、論理回路中の全ての回路ブロッ
クについて最適な素子の選択を行なうことでクリティカ
ルパスの抽出を行なうことなく論理回路に対する遅延最
適化が行なえるので、遅延最適化のために必要となる処
理量が低減される。
前後段として接続されている回路ブロックに関する特性
値から対象回路ブロックでの使用に最適な素子の選択が
可能となる。その結果、論理回路中の全ての回路ブロッ
クについて最適な素子の選択を行なうことでクリティカ
ルパスの抽出を行なうことなく論理回路に対する遅延最
適化が行なえるので、遅延最適化のために必要となる処
理量が低減される。
【０１６２】あるいは、本発明は、該回路ブロックのス
ラック値の算出を行ない、該論理回路中の回路ブロック
の有するひとつの出力が該回路ブロックの後段の複数の
回路ブロックである後段回路ブロックに接続されている
ときに、該後段回路ブロックに指定がされている該素子
によって定まる該指定変更前の該後段回路ブロック毎の
駆動能力値を、該後段回路ブロック毎の駆動能力値の合
計値は維持しつつ且つ該後段回路ブロック毎に算出され
たスラック値の差異に基づいて該後段回路ブロックの各
々に分配し、該後段回路ブロックの各々に分配された駆
動能力値を該後段回路ブロックの前段の回路ブロックの
駆動能力値とみなして該後段回路ブロックに要求する駆
動能力値の算出を行ない、該算出によって得られた駆動
能力値に基づいて該後段回路ブロックで使用される該素
子の指定の変更を行なうようにする。
ラック値の算出を行ない、該論理回路中の回路ブロック
の有するひとつの出力が該回路ブロックの後段の複数の
回路ブロックである後段回路ブロックに接続されている
ときに、該後段回路ブロックに指定がされている該素子
によって定まる該指定変更前の該後段回路ブロック毎の
駆動能力値を、該後段回路ブロック毎の駆動能力値の合
計値は維持しつつ且つ該後段回路ブロック毎に算出され
たスラック値の差異に基づいて該後段回路ブロックの各
々に分配し、該後段回路ブロックの各々に分配された駆
動能力値を該後段回路ブロックの前段の回路ブロックの
駆動能力値とみなして該後段回路ブロックに要求する駆
動能力値の算出を行ない、該算出によって得られた駆動
能力値に基づいて該後段回路ブロックで使用される該素
子の指定の変更を行なうようにする。
【０１６３】こうすることにより、各回路ブロックのス
ラック値に基づき、タイミングの余裕が少ない後段回路
ブロックには駆動能力値を多めに分配し、タイミングの
余裕が多い後段回路ブロックには駆動能力値を少なめに
分配すると、信号遅延量が大きくなっている信号パスを
優先する最適化が可能となり、駆動能力のバランスの良
好な遅延最適化が可能となる。
ラック値に基づき、タイミングの余裕が少ない後段回路
ブロックには駆動能力値を多めに分配し、タイミングの
余裕が多い後段回路ブロックには駆動能力値を少なめに
分配すると、信号遅延量が大きくなっている信号パスを
優先する最適化が可能となり、駆動能力のバランスの良
好な遅延最適化が可能となる。
【０１６４】もしくは、本発明は、該回路ブロックのス
ラック値の算出を行ない、該論理回路中の回路ブロック
の有するひとつの出力が該回路ブロックの後段の複数の
回路ブロックである後段回路ブロックに接続されている
ときに、該後段回路ブロックに指定がされている該素子
によって定まる該指定変更前の該後段回路ブロック毎の
駆動能力値の合計と、該後段回路ブロックのうちスラッ
ク値によって最もタイミングの余裕が少ないことが示さ
れているものについての該指定変更前における駆動能力
値の比率を算出し、該比率に基づいて、該後段回路ブロ
ックであってスラック値によって最もタイミングの余裕
が少ないことが示されている該後段回路ブロックに要求
する駆動能力値を算出し、該比率に基づいて算出された
駆動能力値に基づいて該後段回路ブロックであってスラ
ック値によって最もタイミングの余裕が少ないことが示
されている該後段回路ブロックについての該指定の変更
を行なうようにする。
ラック値の算出を行ない、該論理回路中の回路ブロック
の有するひとつの出力が該回路ブロックの後段の複数の
回路ブロックである後段回路ブロックに接続されている
ときに、該後段回路ブロックに指定がされている該素子
によって定まる該指定変更前の該後段回路ブロック毎の
駆動能力値の合計と、該後段回路ブロックのうちスラッ
ク値によって最もタイミングの余裕が少ないことが示さ
れているものについての該指定変更前における駆動能力
値の比率を算出し、該比率に基づいて、該後段回路ブロ
ックであってスラック値によって最もタイミングの余裕
が少ないことが示されている該後段回路ブロックに要求
する駆動能力値を算出し、該比率に基づいて算出された
駆動能力値に基づいて該後段回路ブロックであってスラ
ック値によって最もタイミングの余裕が少ないことが示
されている該後段回路ブロックについての該指定の変更
を行なうようにする。
【０１６５】こうすることにより、後段回路ブロックが
複数のファンアウトを構成している場合におけるスラッ
ク値によって最もタイミングの余裕が少ないことが示さ
れている後段回路ブロックについての該素子の指定の変
更の際に、その後段回路ブロックと同時に駆動される他
の後段回路ブロックについての特性値が考慮されるの
で、該素子の選択が適切に行なえるようになる。
複数のファンアウトを構成している場合におけるスラッ
ク値によって最もタイミングの余裕が少ないことが示さ
れている後段回路ブロックについての該素子の指定の変
更の際に、その後段回路ブロックと同時に駆動される他
の後段回路ブロックについての特性値が考慮されるの
で、該素子の選択が適切に行なえるようになる。
【０１６６】以上のように、本発明のいずれの構成によ
っても、論理回路が有する回路遅延の最適化を行なうこ
とができる。
っても、論理回路が有する回路遅延の最適化を行なうこ
とができる。
【図１】本発明の原理構成を示す図である。
【図２】本発明を実施する論理回路遅延最適化装置の構
成を示す図である。
成を示す図である。
【図３】回路遅延最適化処理の処理内容を示すフローチ
ャートである。
ャートである。
【図４】ブロック最適化処理の第一の例の処理内容を示
すフローチャートである。
すフローチャートである。
【図５】素子情報が定義されているライブラリの例を示
す図である。
す図である。
【図６】遅延最適化処理を施す回路網の例を示す図であ
る。
る。
【図７】回路網Ａの各ブロックに対して行なわれた段数
検出の結果を示す図である。
検出の結果を示す図である。
【図８】回路網Ａの各ブロックに対して行なわれた遅延
計算を示す図である。
計算を示す図である。
【図９】回路網Ａの各ブロックに対して行なわれた最大
遅延の計算結果の例を示す図である。
遅延の計算結果の例を示す図である。
【図１０】回路網Ａの各ブロックに対して行なわれた許
容到達時間の計算結果の例を示す図である。
容到達時間の計算結果の例を示す図である。
【図１１】回路網Ａの各ブロックに対して行なわれたス
ラック値の計算結果の例を示す図である。
ラック値の計算結果の例を示す図である。
【図１２】ブロック最適化処理の第二の例の処理内容を
示すフローチャートである。
示すフローチャートである。
【図１３】代表ピン選択処理の処理内容を示すフローチ
ャートである。
ャートである。
【図１４】駆動能力分配処理の処理内容を示すフローチ
ャートである。
ャートである。
【図１５】駆動能力分配処理を施す回路網の一例を示す
図である。
図である。
【図１６】駆動能力比率計算処理の処理内容を示すフロ
ーチャートである。
ーチャートである。
【図１７】駆動能力変化率反映処理の処理内容を示すフ
ローチャートである。
ローチャートである。
【図１８】ピン駆動能力指示検出処理の処理内容を示す
フローチャートである。
フローチャートである。
【図１９】ネット負荷容量指示反映処理の処理内容を示
すフローチャートである。
すフローチャートである。
【図２０】ブロック非最適化指示検出処理の処理内容を
示すフローチャートである。
示すフローチャートである。
【図２１】図３に示す回路最適化処理においてブロック
非最適化指示が行なわれるときの変更を示す図である。
非最適化指示が行なわれるときの変更を示す図である。
【図２２】素子変更情報出力処理の処理内容を示すフロ
ーチャートである。
ーチャートである。
【図２３】記録させた制御プログラムをコンピュータで
読み取ることの可能な記録媒体の例を示す図である。
読み取ることの可能な記録媒体の例を示す図である。
１１ 駆動能力値算出手段
１２ 変更手段
２１、３１ スラック値算出手段
２２ 駆動能力値分配手段
２３ 後段回路ブロック駆動能力値算出手段
２４ 後段回路ブロック変更手段
３２ 駆動能力比率算出手段
３３ 第一駆動能力値算出手段
３４ 第一後段回路ブロック変更手段
１０１ 入力部
１０２ ＲＯＭ
１０３ ＲＡＭ
１０４ Ｉ／Ｆ部
１０５ 入力部
１０６ 表示部
１０７ 出力部
１０８ 記憶部
１０９ バス
２０１ コンピュータ
２０２ メモリ
２０３ 可搬型記憶媒体
２０４ 回線
２０５ プログラムサーバ
２０６ 記憶装置
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 古川 英司
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5B046 AA08 BA04 CA06 DA05 GA01
JA03 JA05 KA06
5F064 AA06 BB05 BB07 DD03 DD07
DD20 DD25 EE43 EE47 HH02
HH06 HH10 HH12
Claims (5)
- 【請求項１】 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なうシステムであって、 回路ブロックに与えられる負荷容量値が該回路ブロック
内を伝播する信号を遅延させる割合を示す該回路ブロッ
クの遅延率と、前記指定変更の対象である対象回路ブロ
ックの前段として該対象回路ブロックに接続されている
前段回路ブロックに指定がされている前記素子によって
定まる該前段回路ブロックの駆動能力値と、該対象回路
ブロックの後段に他の回路ブロックが接続されることに
より該対象回路ブロックに対して与えられる負荷容量値
とに基づいて該対象回路ブロックに要求する駆動能力値
の算出を行なう駆動能力値算出手段と、 前記算出によって得られた駆動能力値に基づいて前記対
象回路ブロックで使用される前記素子の指定の変更を行
なう変更手段と、 を有することを特徴とする論理回路遅延最適化システ
ム。 - 【請求項２】 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう方法であって、 回路ブロックに与えられる負荷容量値が該回路ブロック
内を伝播する信号を遅延させる割合を示す該回路ブロッ
クの遅延率と、前記指定変更の対象である対象回路ブロ
ックの前段として該対象回路ブロックに接続されている
前段回路ブロックに指定がされている前記素子によって
定まる該前段回路ブロックの駆動能力値と、該対象回路
ブロックの後段に他の回路ブロックが接続されることに
より該対象回路ブロックに対して与えられる負荷容量値
とに基づいて該対象回路ブロックに要求する駆動能力値
の算出を行ない、 前記算出によって得られた駆動能力値に基づいて前記対
象回路ブロックで使用される前記素子の指定の変更を行
なう、 ことを特徴とする論理回路遅延最適化方法。 - 【請求項３】 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムであって、 回路ブロックに与えられる負荷容量値が該回路ブロック
内を伝播する信号を遅延させる割合を示す該回路ブロッ
クの遅延率と、前記指定変更の対象である対象回路ブロ
ックの前段として該対象回路ブロックに接続されている
前段回路ブロックに指定がされている前記素子によって
定まる該前段回路ブロックの駆動能力値と、該対象回路
ブロックの後段に他の回路ブロックが接続されることに
より該対象回路ブロックに対して与えられる負荷容量値
とに基づいて該対象回路ブロックに要求する駆動能力値
の算出を行なう処理と、 前記算出によって得られた駆動能力値に基づいて前記対
象回路ブロックで使用される前記素子の指定の変更を行
なう処理と、 を該コンピュータに行なわせるためのプログラム。 - 【請求項４】 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムであって、 前記回路ブロックのスラック値の算出を行なう処理と、 前記論理回路中の回路ブロックの有するひとつの出力が
該回路ブロックの後段の複数の回路ブロックである後段
回路ブロックに接続されているときに、該後段回路ブロ
ックに指定がされている前記素子によって定まる前記指
定変更前の該後段回路ブロック毎の駆動能力値を、該後
段回路ブロック毎の駆動能力値の合計値は維持しつつ且
つ該後段回路ブロック毎に算出されたスラック値の差異
に基づいて該後段回路ブロックの各々に分配する処理
と、 前記後段回路ブロックの各々に分配された駆動能力値を
前記後段回路ブロックの前段の回路ブロックの駆動能力
値とみなして該後段回路ブロックに要求する駆動能力値
の算出を行なう処理と、 前記算出によって得られた駆動能力値に基づいて前記後
段回路ブロックで使用される前記素子の指定の変更を行
なう処理と、 を該コンピュータに行なわせるためのプログラム。 - 【請求項５】 複数の回路ブロックを接続してなる論理
回路に対し、該回路ブロック毎に指定がされている該回
路ブロックを構成するために使用するプリミティブな素
子についての該指定を該素子と同一の機能を有し且つ駆
動能力値は異なる他のプリミティブな素子へ変更するこ
とによって、該論理回路内を伝播する信号の遅延につい
ての最適化を行なう処理をコンピュータに行なわせるた
めのプログラムであって、 前記回路ブロックのスラック値の算出を行なう処理と、 前記論理回路中の回路ブロックの有するひとつの出力が
該回路ブロックの後段の複数の回路ブロックである後段
回路ブロックに接続されているときに、該後段回路ブロ
ックに指定がされている前記素子によって定まる前記指
定変更前の該後段回路ブロック毎の駆動能力値の合計
と、該後段回路ブロックのうちスラック値によって最も
タイミングの余裕が少ないことが示されているものにつ
いての該指定変更前における駆動能力値の比率を算出す
る処理と、 前記比率に基づいて、前記後段回路ブロックであってス
ラック値によって最もタイミングの余裕が少ないことが
示されている該後段回路ブロックに要求する駆動能力値
を算出する処理と、 前記比率に基づいて算出された駆動能力値に基づいて前
記後段回路ブロックであってスラック値によって最もタ
イミングの余裕が少ないことが示されている該後段回路
ブロックについての前記指定の変更を行なう処理と、 を該コンピュータに行なわせるためのプログラム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001189533A JP3992947B2 (ja) | 2001-06-22 | 2001-06-22 | 論理回路遅延最適化システム、論理回路遅延最適化方法、及びプログラム |
| US09/986,916 US6678870B2 (en) | 2001-06-22 | 2001-11-13 | Logical circuit delay optimization system |
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|---|---|---|---|
| JP2001189533A JP3992947B2 (ja) | 2001-06-22 | 2001-06-22 | 論理回路遅延最適化システム、論理回路遅延最適化方法、及びプログラム |
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|---|---|---|---|
| JP2007044172A Division JP4131871B2 (ja) | 2007-02-23 | 2007-02-23 | 論理回路遅延最適化システム、論理回路遅延最適化方法、及びプログラム |
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| Publication Number | Publication Date |
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