JP2002543626A - 半導体要素 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Abstract
(57)【要約】
半導体要素は第１の導電型式の電気接点接続部を含む絶縁外層（１）を含む。これらの接続部は、その接続部の少なくとも１つが第１の導電型式である絶縁面層より下位に位置づけられた接点領域（５、６）に接続されている。上記接点領域（５、６）の少なくとも１つおよび上記接点領域（５、６）の間に配置され相互に対して相違する導電型式の材料の２枚の層からなる別の領域（９、１０）が第２の導電型式の材料の層（８）によって包囲されている。この第２の層（８）の方は面層から遠い側において少なくとも絶縁層（１１）によって被覆されている。
Description
【０００１】 本発明は半導体要素に関し、特にトランジスタに使用する改良された半導体要
素に関する。
素に関する。
【０００２】 例えば、米国特許明細書第５，１４６，２９８号は半導体、特に高電圧のＭＯ
Ｓトランジスタであって、電気接点領域、ソース領域（ｓｏｕｒｃｅ ａｒｅａ
）およびゲート領域（ｇａｔｅ ａｒｅａ）が位置づけされている第１の導電型
式の材料からなるセルと、また第２の導電型式の電気接点領域、すなわちドレイ
ン領域も含む第２の導電型式の層が装着されている第１の導電型式の基板を含む
ＭＯＳトランジスタを教示している。この従来技術の刊行物によると、第１の導
電型式の材料は通常ｃｍ3当たり約５×１０14の原子でドーピングを施したｐ−
型のシリコンであり、第２の導電型の材料はｃｍ2当たり約３×１０12の原子で
ドーピングを施したｎ−型のシリコンである。それぞれ上記第１と第２の導電型
の材料の２枚の層によって形成される別の領域がドレイン領域とその他の２個の
接触領域の間に配置されている。基板は典型的に１００〜５００μｍの厚さを有
している。これらの寸法およびドーピングを施すレベルにより約３００Ｖの有効
降伏電圧（ｅｆｆｅｃｔｉｖｅ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が得ら
れる。半導体要素はまた、そこを貫通して電気接点が延在する絶縁外層を含む。
Ｓトランジスタであって、電気接点領域、ソース領域（ｓｏｕｒｃｅ ａｒｅａ
）およびゲート領域（ｇａｔｅ ａｒｅａ）が位置づけされている第１の導電型
式の材料からなるセルと、また第２の導電型式の電気接点領域、すなわちドレイ
ン領域も含む第２の導電型式の層が装着されている第１の導電型式の基板を含む
ＭＯＳトランジスタを教示している。この従来技術の刊行物によると、第１の導
電型式の材料は通常ｃｍ3当たり約５×１０14の原子でドーピングを施したｐ−
型のシリコンであり、第２の導電型の材料はｃｍ2当たり約３×１０12の原子で
ドーピングを施したｎ−型のシリコンである。それぞれ上記第１と第２の導電型
の材料の２枚の層によって形成される別の領域がドレイン領域とその他の２個の
接触領域の間に配置されている。基板は典型的に１００〜５００μｍの厚さを有
している。これらの寸法およびドーピングを施すレベルにより約３００Ｖの有効
降伏電圧（ｅｆｆｅｃｔｉｖｅ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が得ら
れる。半導体要素はまた、そこを貫通して電気接点が延在する絶縁外層を含む。
【０００３】 本発明の目的はこのタイプの改良された半導体要素であって、その性能を損な
うことなく寸法を著しく低減することが可能である半導体要素を提供することで
ある。
うことなく寸法を著しく低減することが可能である半導体要素を提供することで
ある。
【０００４】 本発明の目的は前記第２の導電型式の材料の層が表面層から遠い側で絶縁層に
よって被覆されている半導体要素によって達成される。
よって被覆されている半導体要素によって達成される。
【０００５】 絶縁面層に対して第２の導電性型式の材料の両側に絶縁層を設けることにより
、第２の導電型式の材料の層は今日一般的な４−５μｍの厚さとは対照的に１μ
ｍ以下の大きさ程度まで薄く作ることができる。このことによって電荷担持体濃
度、すなわちドーピングを約１０15から約１０17まで増加させることができる。
、第２の導電型式の材料の層は今日一般的な４−５μｍの厚さとは対照的に１μ
ｍ以下の大きさ程度まで薄く作ることができる。このことによって電荷担持体濃
度、すなわちドーピングを約１０15から約１０17まで増加させることができる。
【０００６】 降伏電圧は最低の臨界電界を有する領域によって決まる。従来技術に関する明
細書の場合、ｃｍ2当たり５×１０14の原子でドーピングを施したｐ−領域は限
定的電界である約２０Ｖ／μｍの臨界電界を有している。本発明によってｐ−領
域が絶縁層に置き換わると、降伏電圧は代わりにドーピング及び絶縁層によって
包囲される上記第２の型式の導電性材料からなる層における臨界電界とによって
決まる。前述の従来技術についての明細書によると、ドーピングは約５×１０15 であり、臨界電界は３０Ｖ／μｍである。前述のような顕著な改良は、３×１０ 12 ／ｃｍ2の全体電荷を保ちながらこの層が今や約０．３μｍまで薄くされると
達成される。このように、ドーピングは１０17まで増大し、臨界電界は８０Ｖ／
μｍまで増大する。このためトランジスタの降伏電圧は臨界電界によって決まる
がほぼ２０／μｍからほぼ８０Ｖ／μｍまで増大する。所定の電圧に対するソー
ス領域とドレイン領域との間の距離ＬD、すなわち作動距離は、作動トランジス
タの抵抗ＲONが１／４まで減少するのと同時に１／４まで低減させることができ
る。そのため、線質係数、ＲON＊Ａ（表面）は係数１６だけ改善される。
細書の場合、ｃｍ2当たり５×１０14の原子でドーピングを施したｐ−領域は限
定的電界である約２０Ｖ／μｍの臨界電界を有している。本発明によってｐ−領
域が絶縁層に置き換わると、降伏電圧は代わりにドーピング及び絶縁層によって
包囲される上記第２の型式の導電性材料からなる層における臨界電界とによって
決まる。前述の従来技術についての明細書によると、ドーピングは約５×１０15 であり、臨界電界は３０Ｖ／μｍである。前述のような顕著な改良は、３×１０ 12 ／ｃｍ2の全体電荷を保ちながらこの層が今や約０．３μｍまで薄くされると
達成される。このように、ドーピングは１０17まで増大し、臨界電界は８０Ｖ／
μｍまで増大する。このためトランジスタの降伏電圧は臨界電界によって決まる
がほぼ２０／μｍからほぼ８０Ｖ／μｍまで増大する。所定の電圧に対するソー
ス領域とドレイン領域との間の距離ＬD、すなわち作動距離は、作動トランジス
タの抵抗ＲONが１／４まで減少するのと同時に１／４まで低減させることができ
る。そのため、線質係数、ＲON＊Ａ（表面）は係数１６だけ改善される。
【０００７】 本発明の別の実施例において、絶縁層と上記第２の導電型式の材料の層との間
で、第１の導電型式の材料の層におけるドーピングが更に係数２だけ増大し得る
ようにする。
で、第１の導電型式の材料の層におけるドーピングが更に係数２だけ増大し得る
ようにする。
【０００８】 本発明の別の実施例によると、ＩＧＢＴトランジスタ（絶縁されたゲート極ト
ランジスタ）および双極トランジスタも相応の方法で構成することができる。
ランジスタ）および双極トランジスタも相応の方法で構成することができる。
【０００９】 本発明を二つの非限定的実施例と添付図面を参照して以下に説明する。
【００１０】 図１は本発明による半導体要素、すなわちトランジスタの概略側断面図である
。トランジスタは電気接点接続部を含む絶縁外層１を含む。これらの接続部はト
ランジスタのソース２、ゲート３およびドレイン４用のコネクタとし得る。電気
接点コネクタは絶縁面層１より下位に位置づけられた接点領域５、６に接続され
ている。接点領域５はソースコネクタに対する接続部とその中で密閉された部分
７に対する接続部を含み、前記部分は、通常、ソース領域と称し、一方ドレイン
領域と称する接点領域６はドレインコネクタに対する接続部を含む。
。トランジスタは電気接点接続部を含む絶縁外層１を含む。これらの接続部はト
ランジスタのソース２、ゲート３およびドレイン４用のコネクタとし得る。電気
接点コネクタは絶縁面層１より下位に位置づけられた接点領域５、６に接続され
ている。接点領域５はソースコネクタに対する接続部とその中で密閉された部分
７に対する接続部を含み、前記部分は、通常、ソース領域と称し、一方ドレイン
領域と称する接点領域６はドレインコネクタに対する接続部を含む。
【００１１】 接点領域５は第１の導電型式の材料、通常はｐ−型式の材料から構成され、一
方上記材料に包囲された部分７は第２の導電型式の材料、通常はｎ−型式の材料
から構成されている。接点領域６はまた、第２の導電型式の材料、通常はｎ−型
式の材料から構成されている。
方上記材料に包囲された部分７は第２の導電型式の材料、通常はｎ−型式の材料
から構成されている。接点領域６はまた、第２の導電型式の材料、通常はｎ−型
式の材料から構成されている。
【００１２】 接点領域５、６は第２の導電型式の材料、通常はｎ−型式の材料から構成され
た層８によって包囲されている。この材料は、通常、薄いシリコンＳｉのプレー
ト形態をしている。この層すなわちプレートは１μｍ以下の程度の厚さと、ｃｍ 2 当たり１０16から１０17までのドーピング比を有している。
た層８によって包囲されている。この材料は、通常、薄いシリコンＳｉのプレー
ト形態をしている。この層すなわちプレートは１μｍ以下の程度の厚さと、ｃｍ 2 当たり１０16から１０17までのドーピング比を有している。
【００１３】 それぞれ上記第１および第２の導電型式の材料を有する２枚の層９、１０から
なる別の領域が接点領域５および６の間に配置されている。
なる別の領域が接点領域５および６の間に配置されている。
【００１４】 上記層８は外層１からは遠い側において絶縁層１１によって包囲されている。
絶縁層１１は二酸化シリコン、ＳｉＯ2から適切に構成し得る。
絶縁層１１は二酸化シリコン、ＳｉＯ2から適切に構成し得る。
【００１５】 絶縁層１１は本発明による半導体要素の残りの部分と共に担持体、すなわち基
板１２、例えばシリコン基板Ｓｉによって支持し得る。図には対称線１３が示さ
れており、この対称線の反対側には、図から判るように対称線の左側に示すトラ
ンジスタの鏡像としてトランジスタの第２の半体が位置づけられている。トラン
ジスタのドレイン４用のコネクタを含む接点領域６は半導体要素の２つのトラン
ジスタに対して共通であることが理解される。
板１２、例えばシリコン基板Ｓｉによって支持し得る。図には対称線１３が示さ
れており、この対称線の反対側には、図から判るように対称線の左側に示すトラ
ンジスタの鏡像としてトランジスタの第２の半体が位置づけられている。トラン
ジスタのドレイン４用のコネクタを含む接点領域６は半導体要素の２つのトラン
ジスタに対して共通であることが理解される。
【００１６】 前述のように、第２の導電性型式の材料からなるドーピングが施された層８を
包囲する絶縁体１１を使用することによってドーピングが施された層をもっと薄
くできるようにし、それによってソース領域５とドレイン領域６の間の距離、す
なわち作動距離ＬDを１／４まで減少させることができる。これによって半導体
要素全体の寸法を１：１６程度まで減少させることができる。空間上の利点の他
に、このように寸法が減少することによって、基本的に寸法に、直接、比例する
製造コスト上の利点を提供する。
包囲する絶縁体１１を使用することによってドーピングが施された層をもっと薄
くできるようにし、それによってソース領域５とドレイン領域６の間の距離、す
なわち作動距離ＬDを１／４まで減少させることができる。これによって半導体
要素全体の寸法を１：１６程度まで減少させることができる。空間上の利点の他
に、このように寸法が減少することによって、基本的に寸法に、直接、比例する
製造コスト上の利点を提供する。
【００１７】 図１に示す回路はまた、領域７をエミッタとして働かせ、領域５をベースとし
て働かせ、領域１０と領域６を、延在するコレクタとして働かせることにより双
極トランジスタとしても働かせることができる。
て働かせ、領域１０と領域６を、延在するコレクタとして働かせることにより双
極トランジスタとしても働かせることができる。
【００１８】 図２は図１と対応する図で本発明による半導体要素、すなわちトランジスタの
別の実施例を示す。本実施例が図１に示す実施例と相違する点は単に、第２の導
電型式の材料のドーピングが施された層８と、絶縁体、すなわち絶縁層１１の間
に配置された別の薄い材料の層１４を含むことである。この別の薄い層１４は第
１の導電型式の材料、通常はｐ−型式の材料から構成され、上記第２の導電型式
の材料からなるドーピングが施された層８と同様に通常は薄いシリコン（Ｓｉ）
プレートの形態である。
別の実施例を示す。本実施例が図１に示す実施例と相違する点は単に、第２の導
電型式の材料のドーピングが施された層８と、絶縁体、すなわち絶縁層１１の間
に配置された別の薄い材料の層１４を含むことである。この別の薄い層１４は第
１の導電型式の材料、通常はｐ−型式の材料から構成され、上記第２の導電型式
の材料からなるドーピングが施された層８と同様に通常は薄いシリコン（Ｓｉ）
プレートの形態である。
【００１９】 前記の別の薄い層１４を含むことによって前記第２の導電型式の材料のドーピ
ングが施された層８のドーピングを係数２だけ（ｂｙ ａ ｆａｃｔｏｒ ｏｆ
２）増大させることができる。これによって半導体要素の寸法と、これに伴っ
てそのコストを更に低減させることができる。
ングが施された層８のドーピングを係数２だけ（ｂｙ ａ ｆａｃｔｏｒ ｏｆ
２）増大させることができる。これによって半導体要素の寸法と、これに伴っ
てそのコストを更に低減させることができる。
【００２０】 第１の実施例と同様に、絶縁層１１と、本発明による半導体要素の残りの部分
とは担持体、すなわち例えばシリコン（Ｓｉ）基板のような基板１２によって支
持し得る。
とは担持体、すなわち例えばシリコン（Ｓｉ）基板のような基板１２によって支
持し得る。
【００２１】 図３は別の型式の半導体要素、この場合は図１に示す前述したＭＯＳトランジ
スタと全体的に同じ構造で、その差異は接点領域６が第１の導電型式の材料、通
常はｐ−型式の材料から構成されている接点領域１５に代替されただけであるＩ
ＧＢＴトランジスタを示す。
スタと全体的に同じ構造で、その差異は接点領域６が第１の導電型式の材料、通
常はｐ−型式の材料から構成されている接点領域１５に代替されただけであるＩ
ＧＢＴトランジスタを示す。
【００２２】 図４は前述し、図１に示したＭＯＳトランジスタと同じ構造であり、差異は接
点領域６に前記領域６と類似し、第１の導電型式の材料、通常はｐ−型式の材料
から構成されている別の領域１６が追加されているだけである本発明によるＩＧ
ＢＴ−トランジスタの変形を示す。この別の領域１６は領域５及び７が相互接続
されているのと同じ方法で、金属によって接点領域６に接合されている。
点領域６に前記領域６と類似し、第１の導電型式の材料、通常はｐ−型式の材料
から構成されている別の領域１６が追加されているだけである本発明によるＩＧ
ＢＴ−トランジスタの変形を示す。この別の領域１６は領域５及び７が相互接続
されているのと同じ方法で、金属によって接点領域６に接合されている。
【００２３】 図２に示す実施例と同様に、図３及び図４に示す半導体要素には上記第２の導
電型式の材料のドーピングが施された層８と、絶縁体、すなわち絶縁層１１の間
に配置された別の薄い材料の層８を設け得る。
電型式の材料のドーピングが施された層８と、絶縁体、すなわち絶縁層１１の間
に配置された別の薄い材料の層８を設け得る。
【００２４】 図示した実施例の接点領域５は層８で完全に包囲されているが、代わりに、接
点領域５は層８を越えて延在し得ることも理解される。しかしながら、層８はそ
れぞれの接点領域６；１５；６；１６及び別の接点領域９、１０を包囲する必要
がある。
点領域５は層８を越えて延在し得ることも理解される。しかしながら、層８はそ
れぞれの接点領域６；１５；６；１６及び別の接点領域９、１０を包囲する必要
がある。
【００２５】 絶縁層１１は面層１から遠い、層８の側を被覆するのに十分であるので、絶縁
層１１が層８を包囲する必要もない。
層１１が層８を包囲する必要もない。
【００２６】 本発明による半導体要素の第１および第２の導電型式の材料は前述したものと
位置を交換してもよいことが理解される。
位置を交換してもよいことが理解される。
【図１】 本発明によるＭＯＳトランジスタの概略側断面図である。
【図２】 図１に示すトランジスタの別の実施例の対応する図である。
【図３】 本発明によるＩＧＢＴトランジスタの概略側断面図である。
【図４】 図３に示すトランジスタの別の実施例の対応する図面である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年６月１３日（２００１．６．１３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ， ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，Ｋ Ｐ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ， ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，Ｓ Ｇ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ
Claims (5)
- 【請求項１】 電気接点接続部が設けられている絶縁面層（１）を含む半導
体要素であって、前記接続部が前記絶縁面層（１）より下位に位置する接点領域
（５、６）に接続されており、前記接点領域の中の少なくとも一つは第１の導電
型式であり、前記接点領域（５、６）の少なくとも一つと、前記接点領域（５、
６）の間に配置され、相互に異なる導電型式の二つの層によって形成された別の
領域（９、１０）とが第２の導電型式の材料の層（８）によって包囲される半導
体要素において、 前記第２の層（８）が少なくとも前記面層から遠い側に位置した前記第２の層
の側において絶縁層（１１）によって被覆されていることを特徴とする半導体要
素。 - 【請求項２】 前記絶縁層（１１）が二酸化シリコンからなることを特徴と
する、請求項１に記載された半導体要素。 - 【請求項３】 前記第２の導電型式の材料からなる層（８）と前記絶縁層（
１１）の間にある別の薄い材料の層（１４）を更に含むことを特徴とする、請求
項１または請求項２に記載された半導体要素。 - 【請求項４】 前記別の薄い層（１４）がシリコンからなり、かつ前記第１
の導電型式であることを特徴とする、請求項３に記載された半導体要素。 - 【請求項５】 前記絶縁層（１１）と、それと共に前記半導体要素の残りの
部分とが担持体である基板（１２）によって支持されていることを特徴とする、
請求項１から請求項４までのいずれか１項に記載された半導体要素。
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