JP2002539644A - 補正モデル及び位置決めシミュレータ装置、およびプリント回路基板の製造方法 - Google Patents

Abstract

(57)【要約】 補正エラーをモデル化するための、および多層プリント回路基板の位置決めエラーをシミュレートするための方法及び装置が提供される。誘電層、積層物内のコア層の位置、回路構成、プリント回路基板の組立て及びコア層と誘電層との間の相互作用のうちの一つ又はこれらの組み合わせを要因とする補正エラーをモデル化するために試験が行われる。位置決めシミュレータは、パネル表面全面の全ての位置決めエラーをモデル化するように、相互依存する方法で、位置決めエラー原因を組み合わせる。

Description

【発明の詳細な説明】

【０００１】 （著作権に関する注意） この特許文書の開示の部分は著作権で保護されている事項を含む。著作権者は
、米国特許商標庁のファイル及び記録での本特許開示文書の複写に異議はないが
、全ての著作権は保持する。

【０００２】 （技術分野） 本発明は、多層プリント回路基板に関し、特に、積層前の多層プリント回路基
板（ＭＬＢ）の位置決めに関する。

【０００３】 （従来の技術） プリント回路基板業界では、位置決めのような考慮すべき、または重要な幾つ
かの問題がある。ドリル又は電気的テストでのＭＬＢのスクラップ層の検査は不
可解であり悪化し得る。多数の中の一つの回路又は一つのパネル上の一つの回路
は完全でも、次の回路はパターンが不完全かもしれない。スクラップの量が顕著
な場合、迅速な回路基板設計の修正が必要である。実行された修正はたびたび不
満足な結果を示すので、位置決め問題を修正するのに要する修正ははっきりして
いない。

【０００４】 多層プリント回路基板の位置決めエラーは、（１）オフセットエラー、（２）
傾きエラー、（３）ランダムノイズ、（４）補正エラーを含む様々な原因から起
こる。補正エラーは、コア層及び絶縁体の多層積層後に起こる材料の動きによる
ＭＬＢの収縮あるいは膨張の評価の際の誤りから生じる。

【０００５】 不幸にして、所定の補正を評価する際に、従来技術は、単に、個々のコア層上
の銅の量の画像による考察、および多層基板全体にわたる設計及び構造に関係な
いコア層の厚みを考察することを提案するに過ぎない。従来技術におけるマトリ
クスを生成するのに用いるデータは、史的生産情報に基づいている。これらの従
来技術のモデルは、所定の補正を正確に評価せず、実際の製造とそのモデルとの
間に±１５ミル程度のエラーを生じる。従来技術による補正マトリクスの一例を
図１に示す。マトリクスは、ワープ（縦）方向（Ｘ方向）が１８″で、フィル（
横）方向（Ｙ方向）が２４″である、２４″×１８″のパネルの場合である。従
来技術によるマトリクスは、画像およびコア層の厚みによるコア層上の銅の量に
基づいており、補正エラーを低減する際に有効性を劇的に制限する。

【０００６】 実際問題として、従来技術による補正マトリクスを使用すると、多層プリント
回路基板の処理が崩壊する。図２は、大きなプリント回路基板工場のための補正
プロセス用の簡略化したプロセス・マップのフローチャートを示す。図２の矢印
３０は、非常に不安定なプロセスの領域を示す。図２が示すフィードバック・プ
ロセスにおいて、間違った情報を与えると、大きな位置決めエラーを生じる小さ
なミスを引き起こす。このことは、フィードバック情報が間違っていた場合、あ
るいはフィードバックが長い遅延期間後に起きた場合に発生する。不幸なことに
、大量のプロセス作業を有するプリント回路基板工場は、有害な遅延時間を除去
する能力を大きく制限する。不完全な情報および入力の遅れは、あおり上の補正
の変化を作成する能力を制限する。全生産ロットが終了した後に補正の変更を行
うことは、プロセスに干渉するだけであり、それはしばしばスクラップ率を増大
させる。補正エラーを改善する一つの方法は、生産の前に、ジョブに対する補正
の推定精度を改善することである。史的生産データ・セットに基づく従来技術に
よる戦略は、材料の動きを制御する重要な変数および相互作用を検知する所定の
設計の組み合わせが不足している。そのため、従来技術による補正マトリクスは
、生産前にエラーを正確に推定せず、生産中に高価な変更を要する。

【０００７】 図２のブロック３２において、初期の補正値が図１のマトリックスサイズから
選択される。ブロック３４において、（一般に１０以上の積層されたＭＬＢの）
試作品および最初の製品ロットが生産される。時間の制約により、通常、最初の
生産テストで、生産上の問題があるかどうか（例えば、推定補正値が実際に正し
いかどうか）、そして実際の生産が実行されるかどうかを決定するのは不可能で
ある。それよりも、試作品および生産ロットは、生産と同時に準備されなければ
ならない。ブロック３６において、試作品がエラーに対して評価され、製品の生
産が始まる。その後、ブロック３８において、規定を越えたもの（エッチングさ
れた層を有する追加されたコア層）がコア層の在庫品として集められる。多少の
プリント回路基板は、不良品となると予想されるので、上記層を有する追加的な
コア層の余剰物が製造される。これらの余剰物は、それらが必要となった場合の
ために保管される。

【０００８】 ブロック４２における試作品の測定に基づく図８のブロック４０において、ア
ートワークは補正エラーを低減するために変更されている。しかし、生産パイプ
ライン内にある古いロットのため、古いロットは、ブロック４４に示すように、
今まで通り使用され、これは、生産における問題を補正するという形で不安定な
遅延をもたらす。また、時間的制約により、ブロック４６に示すように、古いコ
ア層が生産に使用される。

【０００９】 ＭＬＢの位置決めエラーを決定および補正する現在の方法は、効果的でなく、
予測できず、大量のスクラップを生じる結果となる。このように、生産中より生
産前に位置決めエラー、特に補正エラーを決定する必要性が残る。

【００１０】 また、従来技術は、異なる位置決めエラー原因間の相互作用を識別することが
できない。一般に、従来技術は、位置決めエラーの総計を計算する試みの中で、
位置決めエラーの原因からなる変数を単に加えるに過ぎない。例えば、アートワ
ークからの補正エラー、ポスト・エッチング・パンチ・マシンからのオフセット
エラー及び傾きエラー、およびボール盤からのランダムノイズは結合することが
できない。しかし、この一次元解析は、エラーがパネル表面にどのように影響を
与えるか、および位置決めエラーの原因がどのように相互依存するかについての
洞察を提供せず、複雑で説明できない位置決めエラーパターンを生成するために
併用する。ＭＬＢ位置決めを改善するために、あらゆるタイプの相互作用を計上
する必要がある。

【００１１】 （発明の開示） 本発明の第１の特徴においては、プリント回路基板の位置決め中に補正をモデ
ル化する方法が提供される。この方法は、複数のプリント回路基板に、その間に
少なくとも一つの誘電層を用いる多数のコア層を設けるステップを具備する。こ
の方法はまた、製造する予定の各プリント回路基板の少なくとも一つのコア層の
動きを測定するステップを具備する。また、この方法は、コア層の動き及び少な
くとも一つの誘電層に基づいて補正モデルを生成するステップを具備する。

【００１２】 本発明の第２の特徴においては、プリント回路基板の位置決め中に補正をモデ
ル化する方法が提供される。プリント回路基板に、プリント回路基板内に位置を
有するコア層の間に誘電層を有する多数のコア層を設けるステップを具備する。
この方法はまた、製造する予定のプリント回路基板のコア層の動きを測定するス
テップを具備する。また、この方法は、コア層の動き及びプリント回路基板内の
コア層の位置に基づいて補正モデルを生成するステップを具備する。

【００１３】 本発明の第３の特徴においては、プリント回路基板の位置決め中に補正をモデ
ル化する方法が提供される。この方法は、少なくとも第１のコア層及び第２のコ
ア層を有するプリント回路基板に、少なくとも第１のコア層の一方の側及び少な
くとも第２のコア層の一方の側に回路配線を設けるステップを具備する。この方
法はまた、各コア層の動きを測定するために、製造後のプリント回路基板のコア
層を測定するステップを具備する。また、この方法は、プリント回路基板のコア
層の測定、および少なくとも第１のコア層の一方の側及び少なくとも第２のコア
層の一方の側の回路配線に基づいて補正モデルを生成するステップを具備する。

【００１４】 本発明の第４の特徴においては、多数のコア層、コア層上の回路及び回路間の
誘電層を有する多層プリント回路基板の処理中に補正エラーを低減する方法が提
供される。この方法は、多層プリント回路基板内のコア層の位置、誘電層及び隣
接するコア層上の回路から成るグループから選択された、多層プリント回路基板
の少なくとも一つの特性を識別するステップを具備する。この方法はまた、補正
モデルから、少なくとも一つの特性に基づいて少なくとも一つの補正係数を生成
するステップを具備する。また、この方法は、回路を少なくとも一つの補正係数
に基づいて修正するステップを具備する。

【００１５】 本発明の第５の特徴においては、少なくとも一つの誘電層、多数のコア層、多
数のコア層上の回路配置を有する多層プリント回路基板内の補正エラーを決定す
るシミュレータが提供される。このシミュレータは、プロセッサと、少なくとも
一つの誘電層、積層内のコア層の位置、多数のコア層上の回路配置、多層プリン
ト回路基板のアセンブリ及びコア層と誘電層間の相互作用から成るグループから
選択された、多層プリント回路基板の少なくとも一つの特性に基づくＸ及びＹエ
ラーから成る補正エラーデータのマトリクスを含む、プロセッサに電気的に接続
されたメモリ装置とを具備する。

【００１６】 本発明の第６の特徴においては、プリント回路基板の位置決め中にエラーをシ
ミュレートする方法が提供される。この方法は、多層プリント回路基板内の一つ
の層上の少なくとも複数の位置を編集するステップを具備する。この方法はまた
、修正された複数の地点の位置を生成するために、オフセット・モデル、傾きモ
デル、補正モデル及びランダムノイズ・モデルに基づいて複数の地点の位置を修
正するステップを具備する。また、この方法は、複数の地点の位置と複数の地点
の修正位置との比較を出力するステップを具備する。

【００１７】 本発明の第７の特徴においては、プリント回路基板の位置決め中にエラーをシ
ミュレートする方法が提供される。この方法は、完全な位置決めを達成するのに
必要な正確な位置を決定するステップを具備する。この方法はまた、位置決め中
に発生する、少なくとも２つのエラーの原因を識別するステップを具備する。こ
の方法はさらに、相互依存する方法で、位置決め中に発生する、少なくとも２つ
のエラーの原因を組合わせるステップを具備する。また、この方法は、少なくと
も２つのエラーの原因の組合わせと正確な位置とを比較するステップを具備する
。

【００１８】 本発明の目的は、プリント回路基板の積層後、所定の補正を正確に評価するた
めの方法及び装置を提供することにある。

【００１９】 本発明の他の目的は、回路板配線をより良く設計するため、および所定の生産
プロセス制御を理解するために、位置決めエラーをシミュレートする方法及び装
置を提供することにある。

【００２０】 （発明の詳細な説明） 多層プリント回路基板（ＭＬＢ）は、多数の層の回路から成る。導電材料又は
銅のような金属から成る回路は、層としてのコア層上にエッチングされる。コア
層はどのような形状も可能である。一般に、コア層は、幅１８″（ｘ方向）、高
さ２４″（ｙ方向）を有する矩形状である。また、コア層は、４ミル、５ミル及
び８ミルを含む種々の厚さ（ｚ方向）のものになる。電子機器のサイズを低減す
るために、回路基板は最少化されている。回路基板のサイズ及び厚みを低減する
ために、少なくとも２つのことがなされる。即ち、（１）回路はコア層の両面に
エッチングされて層のペアを形成する。（２）層は、互いの上部上に積層される
。従って、一般のＭＬＢは３、４、５、１０又はそれ以上の積層された層のペア
のコア層を有することが可能である。

【００２１】 ＭＬＢを組立てるために、回路像を個々のコア層上に固定し、個々の回路層の
互いの接触を防ぐための絶縁体として働く境界層を要する。一般に、境界層はプ
リプレグのような誘電層である。プリプレグは、一般に、樹脂に含浸するガラス
繊維から形成される。プリプレグは、樹脂が部分的に硬化するｂ段階材料である
と考えられている。エッチングされた回路のペアを有するコア層は、一般に、完
全に硬化するｃ段階材料である。処理中に、プリプレグのシートは積層されたコ
ア層の間に配置され、圧縮及び加熱により硬化される。従って、プリプレグは、
コア層の間に挟まれ、結合体及び絶縁体として働く。

【００２２】 プリプレグ以外の誘電層をコア層の層の間に用いることができる。代替的な誘
電層として、樹脂コーティング箔や他の樹脂、あるいはエポキシコーティング材
、コア層を積層するのに用いられる層などが挙げられる。

【００２３】 回路を異なる階層に電気的に接続するために、ビアやホールが多数のコア層の
階層を通じて垂直に穴が開けられる。ビアは、回路層を、コア層回路要素上の正
確な所定位置（例えば、コンタクト）に接続する。そのため、ビアは、一定の許
容誤差内で、多数の層上に多数の回路を並ばせなければならず、さもなければ、
ビアは正しい回路に接続せず、それらは意図しない回路に接触してしまい、回路
不全が生じる。ビアを正しい回路に合わせて並べるようにＭＬＢを設計すること
は、位置決めとして知られているプロセスである。しかし、プリント回路基板の
製造又は製作中の変量により、位置決めエラーが発生し、ビアを不適当なコンタ
クトに並ばせて存在する回路に接触してしまう。この位置決め不全は、ＭＬＢの
製作後の回路検査まではっきりしていない。

【００２４】 図３は、８層ＭＬＢを示す概略図である。図３は、議論の論点を説明している
が、プリント回路基板の層の相対的な厚さを示していない。後述するように、図
３の誘電層５０、５８、６６、７４は、プリプレグ（一つの誘電層内に多数層の
プリプレグ、異なる樹脂割合を有するプリプレグ及び異なる硬化剤量を有するプ
リプレグを含む）で構成することができる。層２から層７（図３の５２、５６、
６０、６４、６８、７２）は、信号、アース又は信号とアースの両方から成る異
なる回路構成を含むことができる。図３のコア層５４、６２、７０は、４ミル、
５ミル及び８ミルを含む種々の厚さが可能である。層１及び層８（図３の４８、
７６）は、プリント回路基板の積層の直前に誘電層上に配置された外側箔導電材
である。外側箔層は、回路をプリント回路基板上に模写することを可能にする。
これらの外側層回路像は製造後に動かないので位置決めエラーを生じない。

【００２５】 ＭＬＢ位置決めエラーは、デザイン・ルール・アロケーション（ＤＲＡ）及び
真位置半径（ＴＰＲ）によって特徴づけられる。ＤＲＡは（完全な位置決めを達
成するのに必要な）真位置でのビアの端部と層上の回路のすぐ隣の部分の端部と
の間の距離に関連している。ＴＰＲは、真位置に関する半径方向の誤差であり、
位置決めエラーの寸法である。図４ａを参照すると、ＤＲＡ及びＴＰＲが図示さ
れている。

【００２６】 ＤＲＡは、全ての層間に特徴である間隔を有する。通常、この情報は、プログ
ラムが全てのＭＬＢ層に関する全ての特徴を調べてＤＲＡを計算するＣＡＤ（
Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）のファイルから得ることができ
る。いくつかの基板の場合、穴開けされたホール又はビアを基板の端部の接近か
ら防ぐために環状のリングを必要とする。このことは、全てのプリント回路基板
に対して例外なく当てはまることではない。ＤＲＡを侵害することは短絡を発生
させるので、ＤＲＡは許容誤差の限界を表わす。通常、ＤＲＡは、６．５ミルか
ら１６ミルの間であり、６．５ミルは最少位置決め許容誤差と見なされている。

【００２７】 図４ａに示すように、ＴＰＲは位置決めエラーの寸法である。２乗の総計の平
方根を用いると、Ｘ及びＹ方向を結合してＴＰＲを生成できる。ＴＰＲとＤＲＡ
は通常比較され、ＴＰＲは、位置決めスクラップ（例えば、プリント回路基板の
不良）を避けるためにＤＲＡ以下でなければならない。

【００２８】 ＴＰＲの一因となる位置決めエラー原因としては、（１）オフセットエラー、
（２）傾きエラー、（３）ランダムノイズ、（４）補正エラーが挙げられる。プ
リント回路基板の見当合わせをするために用いるマシン及びプリント回路基板自
体も位置決めエラーの一因となる。オフセットエラーは、一般に、パンチ、ピン
止め、印刷及び穴開け等のＭＬＢツーリングに関連したエラーである。図５を参
照すると、位置決めエラーが、Ｘ（水平）及びＹ（垂直）オフセットエラーに基
づいている、本発明の位置決めシミュレータからの出力が示されている。Ｘオフ
セット及びＹオフセットエラーは、経験に基づいて得ることができ、それぞれブ
ロック６９及び７１で位置決めシミュレータに入力される。図５及びそれに続く
図面において、十字記号（＋）は、完全な位置決めを達成するのに必要な正確な
位置を示す。図の星印（＊）は、位置決めエラーが発生したときの位置を示す。
図５は、パネル上でそれぞれ２インチの間隔の正確な位置及び位置決めエラーを
示す１３０の図示のプロットがある１８″×２４″のパネルを示す。図の角の枠
（７９、８０、８１、８２）は、真位置（ＴＰＲ）の周りの範囲によって示され
ているように誤差の量を示す。ＴＰＲは、Ｘオフセットエラー（３ミル）及びＹ
オフセット（−３ミル）の２乗の和をとることにより計算される。プロット上の
全てのポイントの平均ＴＰＲが、図５の上部中央部のブロック７８に示されてい
る。図５に示すように、オフセットエラーは、パネル表面全面で均一である。均
一なオフセットエラーの原因の一つの例は、ポスト・エッチング・パンチ・マシ
ンの調整不良である。プリント回路基板の層を圧縮する前処理において、ポスト
・エッチング・パンチ・マシンはコア層内にホールを開ける。マシンが正しく並
んでいない場合、オフセットエラーが発生する可能性がある。オフセットエラー
の他の例は、コア層周辺の層のミスアラインメントである。図３に示すように、
層４及び層５はコア層２上にエッチングされる。しかし、エッチング・プロセス
の前の印刷プロセスで誤差が発生すると、層４は層５からずれ、オフセットエラ
ーが発生する。

【００２９】 第２のタイプの位置決めエラーは傾きエラーである。傾きエラーは、オフセッ
トエラーと同様に、パンチ、ピン止め及び穴開け等のＭＬＢツーリングに関連し
ている。傾きエラーは、回転角の中心及び傾きエラーの程度を有する。分析のた
めに、回転角の中心は、底部２４″端部の中心に沿っている。この回転角の中心
の選択は、単に、便宜上のものであり、オフセットエラーの変更に基づいて移動
させることができる。例えば、図６ｂに示すように、回転角の中心は、ｘオフセ
ットエラーを修正することにより、層の略中心へ移動する。傾きエラーは、比例
エラーの一例である。傾きエラーは、測定が困難で、小さな傾きは位置決めエラ
ー全体に対してあまり寄与しないと考えられているため、プリント回路基板工場
においてしばしば度外視される。なぜ小さな回転角が問題なのかを認識するため
、長さ１２″、高さ９ミルの三角形を思い浮かべてみる。その結果の傾きはわず
か約０．０４度であり、それはたびたび度外視されるが、重大なエラーを発生さ
せる。表１を参照すると、底部パネルに沿った傾きの関数としてのＴＰＲが示さ
れている。パネル表面全体（例えば、１８″×２４″）を考えた場合、表１のＴ
ＰＲによって示されるように、角部ほど大きな誤差を生じる。

【００３０】 表１−傾きの関数としてのＴＰＲ

【表１】 図６Ａを参照すると、本発明の位置決めシミュレータから出力された傾きエラー
が示されている。傾きエラーは、ポスト・エッチング・パンチ・マシンの出力を
含む、ＭＬＢの製造中に使用されるマシンの出力を検査することによって得るこ
とができる。傾きエラーは、ブロック６７で位置決めシミュレータに入力される
。図６ａに示すように、下部２４″の辺の中心の周りの０．０２度（傾き）とい
う小さな回転は、下部左側及び下部右側の４．１９ミルのＴＰＲ、および上部左
側及び上部右側の７．５５ミルのＴＰＲと共に４．２１ミルの平均ＴＰＲを生成
する。エッチングに続くコア層の穴開けのような最適化プロセスにおいて、傾き
エラーは、目標に誤差を調整することにより生成することができる。ポスト・エ
ッチング・パンチ・マシンの状態は、パネルの中心線の近くに配置された目標を
有する。位置決め孔（又はビア）を穴開けする改良された方法は、小さな調整誤
差が少量の傾きエラーについての影響を有するように、４つの角に目標を配置す
ることである。

【００３１】 図６aを検討すると、傾きエラーは、いくつかの潜在的に予想外の位置決めエ
ラーを生じる。例えば、パネルの下半分は、パネルの上半分よりもより良く位置
決めされる。上部右側の角における位置決めエラーは左上を向いており、上部左
側の角の位置決めエラーは左下に向いている。図６Ａにおいて、１３０のプロッ
トの配列により回転は明らかである。しかし、生産パネルを検査すると、傾きエ
ラーは明らかでなく、補正エラーに対して傾きエラーを間違えることは共通であ
る。このことは、パネルの左又は右半分だけを考えた場合より明らかである。傾
きエラーを補正しようとする努力は、傾きエラーの重要な変化を伴うことなく、
より大きな補正エラーを生み出す。間違った補正の変化によるＴＰＲの増加は驚
くべきことである。そのため、本発明のモデル及びシミュレータは、生産力を減
少させる誤った調整行為を避けるために、補正エラーから傾きエラー及びオフセ
ットエラーを分けることができる測定システムを提供する。

【００３２】 第３の位置決めエラー原因はランダムノイズであり、これは様々なソースから
発生する。ランダムノイズの一つの例は、ビア・ホールの穴開け時である。ドリ
ル・ビットは、不規則にふらつき、真位置の周りに散乱した母集団を発生させる
。ランダムノイズの他の例としては、積層後の個々のパネルの動きの差、不規則
なマシンエラー及び不規則な測定ノイズが挙げられる。

【００３３】 図７を参照すると、パネル表面全面のランダムノイズエラーを図示した、本発
明の位置決めシミュレータからの出力が示されている。位置決めシミュレータは
、Ｘ及びＹ方向の正しい標準偏差を有する不規則誤差成分の通常分布をとる。図
７は、ブロック７７に示すように、１．５ミルに設定された標準偏差を示す。一
般に、不規則エラーは重要視され、ランダムノイズを低減しようとする多数のプ
リント回路基板の製造の容易さにおいて適切な手順がある。しかし、ランダムノ
イズエラーを低減する努力は、他の３つのエラーモードの重大さのため、いつも
実を結ぶとは限らない。特に、認識されていないことは、オフセットエラー、補
正エラー及び傾きエラーが低減された場合、より多くの不規則エラーを許容でき
るということである。しかし、高回路密度の場合、より多くの銅を有するより多
くの層、および向上したＭＬＢ生産性の必要性は、ランダムノイズを低減するの
に有利でない状態を生じる。

【００３４】 他のタイプのエラーは補正エラーである。補正エラーは、ＭＬＢ製造中の、コ
ア層、回路配置及び誘電層の材料のようなＭＬＢ材の動きによって生じる。ＭＬ
Ｂ製造の例として、コア層を誘電層で挟むこと、および複合物をいっしょに圧縮
加熱することが挙げられる。材料の動きは、ＭＬＢの製造中に経験した、種々の
ＭＬＢ層の膨張又は収縮に関連している。いずれの材料の動きも、回路配置を、
予想したＸＹ位置に対して歪める、あるいは変化させることになる。歪み及び動
きのため、コア層上にエッチングされる回路の設計は、位置決めされず、修正し
なければならない。歪み及び動きにより生じた位置決めエラーを修正するために
、緊密な設計許容誤差を有するプリント回路基板は、引き伸ばされまたは縮ませ
られて積層後に見られる材料の動きを補正する。例えば、一つの層が補正エラー
により１０．０ミル縮んだ場合、回路は、１０．０ミル引き伸ばすことによって
修正しなければならない。従って、回路を拡大することは、補正エラーにより生
じた収縮を補正することができる。

【００３５】 図８ａを参照すると、Ｘ及びＹ補正エラーを識別する、本発明の位置決めシミ
ュレータからの出力が示されている。Ｘ及びＹ補正エラーは、それぞれブロック
７３及び７５で位置決めシミュレータ内に入力される。図８ａに示すように、補
正エラーは比例している。０．５ミル／インチの誤差のＸ成分は、角で６ミル（
０．５×２４／２）のＸ誤差を生じる。０．５ミル／インチの誤差のＹ成分は、
角で４．５ミルのＹ誤差を生じる。Ｘ及びＹ誤差を統合すると、７．５ミルとい
うＴＰＲ角部エラーが得られる。ある部分における比例エラーは、集中または最
適化することができる。例えば、ポスト・エッチング・パンチ・マシンは、パネ
ル外部の中心から比例している誤差を最少化するように設計されたツーリング装
置の一部の例である。ポスト・エッチング・パンチ・マシンがパンチされる前に
識別する目標がパネル表面上にある。目標が収縮により動くと、ポスト・エッチ
ング・パンチ・マシンは、エラーを最少化するために調整する。図８ａは、パネ
ル表面上で完全に最適化された補正エラーを示す。

【００３６】 比例エラーの場合、ＭＬＢの角部ＴＰＲは、平均ＭＬＢ・ＴＰＲよりも大きく
なる。このことは、図８ｂの輪郭プロット及び図８ｃのベクトル・プロットに劇
的に示されており、それらは本発明のシミュレーションにより生じたものである
。図８ｂにおいて、暗い領域は良好な位置決めを表わし、明るい領域は不十分な
位置決めを表わす。図８ｃにおいて、短いベクトルは良好な位置決めを表わし、
長いベクトルは不十分な位置決めを表わす。

【００３７】 比例エラーが、材料の動き、ずれ、または圧縮中の回転のために間違えること
は希である。そのため、動きを安定化させるため、積層中に、ピンを角部に取付
けなければならない。角部の不安定性が、特定の場合において動きによるものか
ずれによるものかは、本発明のシミュレーション方法により答えることができる
問題であり、それは図８ａから８ｃに示すようなプロットを生成し、この場合角
部は補正エラーのために十分に位置決めされないことを示す。

【００３８】 （補正エラーのモデル化） 傾きエラー、オフセットエラー及びランダムノイズは全て良く理解されていな
いマシン的位置決めエラー原因である。最も理解されていない位置決めエラーは
補正エラーであり、それはマシン的及び材料的原因を有する。補正エラーのため
にＭＬＢ・ＣＡＤ設計ファイル・データを補正する必要性及び生産前に補正値を
予測することの無能性は、複雑な補正プロセスを要する。プリント回路基板工場
が緻密な基板設計を科せられた場合、補正プロセスの複雑さ及び多数の補正の変
化を処理する負担は、さらに複雑になり、生産性を大幅に低下させる高スクラッ
プ率を伴う製造過程の不安定性を生じる可能性がある。

【００３９】 ＭＬＢの製造前及び製造中に補正エラーを最少化するために、本発明の補正モ
デルは正確かつ絶対的な補正エラーの予測を提供する。本発明の補正モデルは、
（１）導電回路層（例えば隣接するコア層上の回路層）、（２）コア層周辺の絶
縁材の種類（例えば異なる種類のプリプレグ）、（３）コア層周辺の絶縁材の種
類の組み合わせ（例えば２つの異なる種類のプリプレグの間にある一つのコア層
）、（４）誘電層、コア層及びコア層上の導電材間の相互作用、（５）多層積層
物内のコア層の位置（例えば、コア層が多層基板内のコア層の積層物に対して内
側にあるか外側にあるか）、（６）絶縁体内の接合材の量（例えば、プリプレグ
内の樹脂の割合）、（７）絶縁材の層数、（８）多層基板内のコア層（又は層）
の数、（９）コア層上に用いられる異なる導電材厚み、（１０）多層基板内にお
ける多数のコア層の厚みの組合わせ、（１１）多層基板の組立て及び（１２）基
板の硬化度を含む、従来技術において考慮されていない各種の変数を評価する。

【００４０】 本発明の一つの実施形態においては、補正エラーを最少化するＭＬＢ製造の方
法は、上に挙げた１１の特性のうち一つ又はそれ以上を考慮する補正モデルを用
いる。本発明のこの実施形態において、この方法は、１１の特性のうち一つ又は
それ以上の変数を有する検査用基板上で検査が行われる図９のフローチャートに
従う。これらの検査を通じて、補正モデルを生成することができる。また、推定
を通じて、このモデルは各種のＭＬＢ構成において補正エラーを推定するために
適用できる。

【００４１】 図９のブロック８３において、少なくとも一つのコア層が選択される。好適な
実施形態においては、多数のコア層の厚みが用いられる。後に説明するように、
図１０ａ、１０ｂ及び１０ｃに示す補正モデルは、３種類のコア層、即ち４ミル
、５ミル及び８ミルのコア層に対して生成されたものである。

【００４２】 図９のブロック８４に示すように、誘電層の少なくとも一つの特性がモデル化
のために選択される。具体的な誘電層特性として、絶縁体の種類（例えば、異な
る種類のプリプレグ）、接合材の種類（例えば、異なる樹脂割合）、および硬化
剤割合の種類（例えば、高又は低硬化剤割合）が挙げられる。図１０ａから１０
ｃに示す絶縁体変数９０は、使用される誘電層における変量を表わす。例えば、
異なる種類のプリプレグは、誘電層として用いることができる。図１０ａから１
０ｃに示す実施形態においては、４種類のプリプレグ１０２（絶縁体１、２、３
、４は、それぞれプリプレグ１０８０、プリプレグ２１１３、プリプレグ２１１
６及びプリプレグ７６２８に対応する）が用いられている。追加的なプリプレグ
特性を組合わせることが可能である。例えば、絶縁体＝１は、標準的な樹脂を有
するプリプレグ材１０８０を示す。絶縁体＝５は、高樹脂を有するプリプレグ材
１０８０を示す。また、硬化剤割合、高又は低硬化剤等の絶縁体特性を用いる絶
縁体指定に組込むことが可能である。即ち、絶縁体の行９０に挙げた各数字は、
一つ又はそれ以上の誘電層の特性を有する材料に関連している。

【００４３】 さらに、一般に、基板は、一つ又は二つあるいはそれ以上の層又はシートのプ
リプレグを用いて作ることができる。プリプレグ１０６、１０８０、２１１３及
び２１１６等の薄いガラスに対して２つのプリプレグの層を各コア層の周りに用
いることが勧められる。プリプレグ７６２８の場合、一つのプリプレグの層を用
いることが勧められる。これらの層の推奨値は、標準的な製造業務を反映する。
図９のブロック８５に示すように、種々の回路配置構成を選択することができる
。好適な実施形態においては、図１０ａから１０ｃの構成の行は、コア層上の回
路層の組合わせの変数を表わす数字を含む。プリント回路基板のコア層上で可能
な種々の回路配置がある。一つの実施形態においては、回路配置のモデル化は、
コア層上の種々の割合の（銅のような）導電材に基づいている。この事実のもと
に、３つの回路配置の可能性、即ち信号、アース、あるいはそれらの混合（同一
層上のいくつかの信号といくつかのアース）がある。回路配置を含む導電材の量
は回路の種類による。「信号」の配置（ｓ）として示される回路配置の場合、２
０％のコア層が銅のような導電材を有すると概算される。「アース」の配置（ｇ
）として示される回路配置の場合、８０％のコア層が導電材を有すると概算され
る。また、“混合”の配置（ｍ）として示される回路配置の場合、導電材の量は
、２０％から８０％であると概算される。代替の実施形態においては、種々の変
数を、プリント回路基板の層上の導電材の量の係数、あるいは種々の回路構成の
係数に用いることができる。

【００４４】 さらに、図１０ａから１０ｃに示すように、係数「構成」は、回路構成の異な
る組合わせを表わす。例えば、「構成」＝１は、ｓｓ／ｇｇ／ｓｓに対応し、最
外部コア層の周辺の層のための信号回路配置があり、底部外部コア層の周辺の層
のための信号回路配置がある。図３の状態において、層２、３は信号回路であり
、層４、５はアース回路であり、層６、７は信号回路である。大多数の回路構成
を完全にモデル化するために、回路配置（または構成変数）の小さな部分集合の
みが試験用ＭＬＢに組込まれることを要する。例えば、ｓｓ／ｇｇ／ｓｓ、ｇｇ
／ｓｓ／ｇｇ、ｇｓ／ｓｓ／ｓｇ及びｇｓ／ｇｇ／ｓｇを含むたった４つの構成
変数の組合わせを用いることを要する。残りの配置は、好ましくはモデルに基づ
いて推定される。

【００４５】 また、補正モデルを発生させるために、構成及び絶縁体に加えて他の係数を用
いることができる。例えば、時間９１及びマシン９３を試験的に評価することが
でき、補正シミュレーションに用いることができる。従来技術による補正モデル
は、多層プリント回路基板の組立てに関連して補正エラーを考慮していない。し
かし、基板を組立てるマシンは、初めから終わりまで性能の点において変化する
。それらの性能の製造変動を計上するために、モデルは、補正係数としてマシン
の種類を含める準備をすることができる。補正モデルには時間も含めることがで
きる。例えば、時間＝１（９３）はＭＬＢの組立ての第１日目であり、時間＝２
（９４）はＭＬＢの組立ての第２日目である。時間＝１、時間＝２、時間＝３、
時間＝４からの出力を比較すると、補正モデルが時間次第であり、あるいはそう
でないことが分かる。また、種々のマシンに対する補正モデルを分析すると（例
えば、マシン＝１はマシン＝２と異なるプレスである）、補正モデルが、使用さ
れている特定のマシンによるかどうかが決定される。従って、プリント回路基板
の組立て方法は、要因として補正モデルに含めることができる。

【００４６】 所望の係数を選択した後、試験用のプリント回路基板が、ブロック８６におい
て示すように、各所望のコア層厚みに対して準備される。価値のある試験結果を
得るために、各試験用プリント回路基板が少なくとも一つの平均的な特性を有す
ることが好ましい。好ましい平均的特性の例として、一種類の誘電層（例えば、
プリプレグ１０８０、標準樹脂、低硬化剤）、一種類のコア層の厚み（例えば、
４ミルのコア層）、１０又は８層以上のプリント回路の圧縮物、あるいはそれら
の組合わせの使用が挙げられる。大量のダミー・パネルを有する混合積層物が正
確な処理状態を反映しないように熱伝達が回路の動きに影響を及ぼすので、１０
又は８層以上のプリント回路基板からなる圧縮物を平均的な特性として使用する
ことを選択することが最も好ましい。

【００４７】 層の動きに関する情報を得るために、その上に層が配置されるコア層は、プリ
ント回路基板の積層後、および穴開けの前に測定される。コア層は、．１から．
３ミルの精度を有する計器で測定しなければならない。この精度のレベルは、高
品質Ｘ線装置で得ることができる。各層は、好ましくは、動きの測定ポイントと
して用いられる複数の目標を有する。例えば、コア層１の場合、図３に示すよう
に、層２上で縦方向に２度の測定及び層３上で縦方向に２度の測定がある。１０
パネル（好ましくは１度の試験的走行を含む）の場合、一つの方向でコア層ごと
に４０回の読取りが行われる。読み取りは平均化されて、試験結果表に一つのデ
ータ・エントリ・ポイントが生成される。例えば、図１０ａにおいて、構成＝１
、絶縁体＝１、時間＝１及びマシン＝１の場合のｍ２３ｘ（９５）（層２及び層
３（例えば、コア層１）周辺のコア層の動き）に対する値は−１６．９０である
。これは、ｍ２３ｘの“ｍ”で示される）読取りの平均を表わす。また、これは
、回路を層上に配置するのに用いられるアートワークを、ｘ方向の１６．９ミル
の収縮を補正するために、伸ばさなければならないということを意味する。同様
に、ｍ４５ｙの行の値は、ｙ方向の層４及び層５周辺のコア層（例えば、コア層
２）の動きである。また、ｍ６７ｘの行の値は、ｘ方向の層６及び層７（例えば
、コア層３）の動きである。

【００４８】 試験用プリント配線基板は、各状態又は選択された状態の組合わせで製作され
る。データは、図１０ａから１０ｃにしたがって平均化され、表にされる。そし
て、ブロック８８に示すように、モデルが生成される。図１０ａから１０ｃは、
それぞれ４ミル、５ミル及び８ミルのコア層のための補正マトリクスを生成する
ための試験の結果を示す。データは、いくつかの正確に変化するプロセス特性を
伴って試験用プリント配線基板から由来する。図１０ａから１０ｃの各列は、変
数の設定値、および各コア層及びコア層方向についての走行の平均結果の設定を
説明している。「試験結果」の下の行のＴデータは、プリント回路基板の種々の
層のＸ及びＹ方向の動きを表わす。

【００４９】 従来技術によるモデル化方法である図１と図１０ａから１０ｃとを比較すると
、従来技術による方法では識別できない補正エラーの実質的な補正エラー原因が
分かる。例えば、図１の縦方向の信号／信号の４ミル・コア層は、１７．９８２
ミルの補正を有する。図１０ａ（９６）に示すように、信号／信号の内部４ミル
・コア層は、８．６５ミルの補正（構成＝２、絶縁体＝４）を有する。これら２
つの値の差は、９．３ミル又は０．５１８ミル／インチあるいは５１８ＰＰＭの
補正エラーである。この補正エラーは、２４″×１８″パネル上の各角に平均的
な２．６ミル及び４．７ミルのＴＰＲを生成する。Ｙ誤差がこの同じ実施例に付
加された場合、１．０５６ミル マイナス９．７６ミル、又は１０．８２ミル又
は４５０ＰＰＭの誤差を生じる。Ｘ及びＹ補正エラーを組み合わせた影響により
、角の７．１３ミルと共に４．２１ミルのＴＰＲの平均的な補正を生ずる。

【００５０】 モデルの統計学上の有効性がＲｓｑｕａｒｅ符号と共に図１０ａに示されてい
る。Ｒｓｑｕａｒｅ値は、１．０に近く、重要な量の補正エラーを補正モデルに
より説明できることを示す。２から３のコア層及び４から５のコア層の場合、統
計学上の有効性は高い。後に説明するように、コア層３はコア層１と正反対のも
のである。そのため、コア層３からのデータは、補正モデルを作る際には用いら
れないが、コア層３のためのデータは、矛盾がない測定を可能にする（例えば、
コア層３からのデータはコア層１からのデータと比較されて、データに矛盾がな
いかどうか判断される）。

【００５１】 図１０ａは、図１に示した従来技術による補正マトリクスは、正確な補正エラ
ーの予測を行う際に有効にするには簡易すぎるということを示す。図１０ａに示
す最大範囲は、Ｘ（ワープ）方向で１８．０５ミル（２１．７５ミル−３．７０
ミル）、Ｙ（フィル）方向で１５．６３ミルである。４ミルのコア層のための範
囲は、図１に挙げた全てのコア層の範囲を超える。

【００５２】 さらに、本発明に従って準備された補正モデルは、図１０ａから１０ｃに示す
ように表形式、図１１ａから図１１ｌに示すように、４ミル、５ミル及び８ミル
のコア層に対する方程式形式、後に説明するように補正係数形式、あるいは図８
ａ及び図８ｂに示すように、グラフ形式を含む様々な形式で表わすことができる
。図１１ａから図１１ｌに示すように、図１０ａから１０ｃから多項式のための
係数を生成することができる。図１１ａから図１１ｆを参照すると、縦、横、４
ミル、縦、横５ミル及び縦、横、８ミルの厚みを有する外側コア層のための補正
モデルの方程式の係数が示されている。図１１ｇから図１１ｌを参照すると、縦
、横、４ミル、縦、横５ミル及び縦、横、８ミルの厚みを有する内側コア層のた
めの補正モデルの方程式の係数が示されている。これらの係数は、図１０ａから
１０ｃのデータを用いて、最少自乗回帰分析により生成される。最少自乗回帰分
析は、分類別の予測変数（例えば、絶縁体、構成、時間、マシン等）を有し、変
数は別々の値を有し、かつ特定の配列を有しない。例えば、外側４ミルの縦補正
モデルのための図１１ａの係数の場合、行ｍ２３ｘは図１０ａで試験される。同
様に、外側４ミルの横補正モデルのための図１１ｂの係数の場合、行ｍ２３ｙは
図１０ａで試験される。係数が構成、絶縁体、構成×絶縁体に関連する図１１ａ
から図１１ｌの行９７に示すように、係数から、補正モデルが誘電層、回路配置
及び誘電層と回路配置間の相互作用に基づいていることは明らかである。

【００５３】 図１１ａから図１１ｌの方程式を用いて補正エラーを評価する一例を以下に示
す。図１１ｇは、内側コア層の縦方向の４ミル・コア層の場合の係数を示す。構
成及び絶縁体の種類により、種々の係数が要因として考慮される。図１１ｇの実
施例の場合、構成＝２（ｇｇ／ｓｓ／ｇｇ）、及び４つの誘電層が用いられる。
ｐｐ１で示される第１の誘電層は、行９９に示すように、プリプレグ２１１３で
あるプリプレグ（２）である。１つのプリプレグ（２）の層があるため、行９９
ａは１に等しく、そのため行９９ｂの総計は１×０．５９６６５１８に等しい。
ｐｐ２で示される第２の誘電層は、行１００に示すように、プリプレグ７６２８
であるプリプレグ（４）である。ｐｐ３で示される第３の誘電層は、行１０１に
示すように、プリプレグ１０８０であるプリプレグ（１）である。ｐｐ４で示さ
れる第４の誘電層は、行１０２に示すように、プリプレグ２１１３であるプリプ
レグ（２）である。さらに、構成×絶縁体に対する係数を考慮に入れなければな
らない。特定の実施例において、構成＝２は、２層のプリプレグ（２）、１層の
プリプレグ（１）及び１層のプリプレグ（４）共に要因として含めなければなら
ない。

【００５４】 補正エラーの計算を以下に示す。まず、行の総計が加算される。例えば、行９９
ｂの総計が決定される。次に、行内で、加重平均が総計に対してとられる。例え
ば、図１１ｇにおいて、行内の各総計が２５％増加する。その後、加重平均を縦
方向の総インチ（この場合１８″）で割ることによりミル／″を決定する。

【００５５】 図１１ａから図１１ｇのそれぞれは、構成＝１、２層の絶縁体＝２、１層の絶
縁体＝１、１層の絶縁体＝３を有する外側コア層のための補正エラーを決定する
。図１１ａは、縦方向の４ミル・コア層に対する補正エラーが−０．６０１ミル
／インチであることを決定する。図１１ｂは、横方向の４ミル・コア層に対する
補正エラーが−０．２７４ミル／インチであることを決定する。図１１ｃは、縦
方向の５ミル・コア層に対する補正エラーが−０．２７２ミル／インチであるこ
とを決定する。図１１ｄは、横方向の５ミル・コア層に対する補正エラーが−０
．３３４ミル／インチであることを決定する。図１１ｅは、縦方向の８ミル・コ
ア層に対する補正エラーが−０．３１５ミル／インチであることを決定する。図
１１ｆは、横方向の８ミル・コア層に対する補正エラーが−０．４２０ミル／イ
ンチであることを決定する。

【００５６】 補正モデルの外挿法 図１０ａからｃおよび図１１ａからｆに図示されているモデルを作成するため
に使用される試験ＭＬＢデータは、無数の考えられるプリント回路基板構成の部
分集合である。しかしながら、本発明の補正シミュレーションは、（１）さまざ
まな回路構成、（２）さまざまな誘電層、（３）コア層のさまざまな厚さ、（４
）スタック内のコア層の位置、（５）回路内の導電性材料の厚さ、（６）補正エ
ラーの時間依存性、および（７）補正エラーのマシン依存性に基づき、試験ＭＬ
Ｂデータの外挿を通して、色々なプリント回路基板に適用されてよい。したがっ
て、すべての考えられるプリント回路基板構成を模擬することができるシミュレ
ータを提供することが、本発明のある１つの態様である。代替実施形態では、す
べての考えられるプリント回路基板構成が模擬され、それによって外挿の必要性
を不要にする。

【００５７】 １．回路構成 本発明のモデルは、多数の回路構成の補正エラーを概算するために修正するこ
とができる。好まれている実施形態においては、図１０ａからｃにおいて図示さ
れるように、回路構成の部分集合だけが実際に製作、測定される。すべての考え
られる回路構成を模擬することは、純然たる数の組み合わせのため実行できない
。付録Ａを参照すると、異なるＭＬＢ構成および異なる誘電層の多様な組み合わ
せが示されている。示された考え得る組み合わせの総数は、個々の試験により模
擬試験を行うにははるかに多すぎる１４７，４５６である。しかしながら、これ
らの組み合わせの部分集合での試験および残りの反り、膨張および収縮という作
用を模擬するために結果を外挿すると、補正モデルを実践的に実現することがで
きる。

【００５８】 図１０ａからｃに図示されているように、列ｍ２３ｘ、ｍ２３ｙ、ｍ４５ｘ、
ｍ４５ｙ、ｍ６７ｘ、およびｍ６７ｙに図示されているように、試験実行のたび
に生じる平均的な結果がある。前述されたように、回路構成の部分集合は製造さ
れ、試験される。他の回路構成の結果を得るためには、人は表の中の試験回路構
成からデータを外挿することができる。例えば、以下の表は、評価されていない
回路構成がどのようにして、回路構成１から４に基づいて計算されてよいのかを
示している。

【００５９】 表２−回路構成の外挿

【表２】 表２に示されているように、評価されていない回路構成のエラーは、元の試験結
果から本発明のシミュレータを使用して求めることができる。例えば、構成＝５
の外層はｓｓである。この外層は、構成＝１の外側の構成に類似している。この
ようにして、ｍ２３ｘおよびｍ２３ｙの結果は、構成＝５の外層のために使用さ
れてよい。代替実施形態は、追加の制度が、さらに複雑な分析によって達成され
てよい。例えば、構成＝５の外層での補正エラーは、部分的には、内部のレイア
ウト（例えば、ｓｓ／ｓｓ／ｓｓ）に依存している。しかしながら、構成＝１の
外層測定値を使用しても、構成＝１はｓｓ／ｇｇ／ｓｓというレイアウトを有す
るため補正エラーを完全に模擬しない。追加の精度が必要とされる場合には、類
似した構成で追加の試験が実行されてよい。代わりに、既存の試験のさらに複雑
な外挿が実行されてよい。

【００６０】 さらに、２つの構成は、第３構成を得るために平均化されてよい。例えば、構
成＝７（ｇｓ）の内層の場合、構成＝３（ｓｓ）および構成＝４（ｇｇ）の内層
が平均化される。代替実施形態においては、評価されていない回路構成のさらに
正確な結果を得るために、さらに複雑な数学的な動作が実行されてよい。

【００６１】 ２．誘電層 試験された回路レイアウトを、追加の回路レイアウトの補正結果を得るために
外挿するのに加え、さまざまな誘電層が、同様にモデルから外挿されてよい。図
１０ａからｃに図示されているように、試験の主題であるプリプレグの４つの値
がある。例えば、図１０ａの中では、構成＝１、誘電体＝２、時間＝２およびマ
シン＝４で、ＭＬＢ全体で使用される誘電体はプリプレグ２１１３である。実際
問題として、プリント回路基板では多くのさまざまな種類のプリプレグの材料が
あってよい。例えば、異なる誘電層が、あるコア層の回りで使用されてよい。１
つの例として、コア層の一方の側にプリプレグ１０８０（誘電体＝１）、コア層
のもう一方の側にプリプレグ２１１６（誘電体＝３）がある（傾向構成＝１での
）５ミルの内コア層を考えてみる。図１０ｂに従って、（時間およびマシンに依
存しない）構成＝１および誘電体＝１のＸ方向での移動は、１３．３１６ミルの
縮小である。同様に、（時間およびマシンに依存しない）構成＝１および誘電体
＝３の移動は、１５.３２２ミルという縮小である。例の混合した誘電層に基づ
き補正エラーを計算するためには、補正エラーの平均は、補正エラーが−１４．
３１９であるように計算される。

【００６２】 さらに、補正エラーは、コア層の回りのプリプレグの複数の層に関して概算で
きる。この例の改良として、コア層の一方の側に２つの誘電層、つまり１枚のプ
リプレグ１０８０（誘電体＝１）と１枚のプリプレグ２１１３（誘電体＝２）が
あり、コア層のもう一方の側に、２つの誘電層、つまり１枚のプリプレグ２１１
６（誘電体＝３）と１枚のプリプレグ７６２８（誘電体＝４）がある（構成＝１
の）５ミルという内側コア層５の回りを考えてみる。コア層の回りのプリプレグ
の複数の層に関して、補正モデルに基づき、補正エラーを概算するためには、重
みが付けられた平均を使用することができる。好まれている実施形態においては
、コア層の回りのプリプレグのそれぞれの「重み」が使用されているプリプレグ
の枚数に基づいている、重みが付けられた平均が使用される。この例では、プリ
プレグのそれぞれに１枚が使用され、その結果プリプレグは２５％で重みがつけ
られる。したがって、重みが付けられた平均は、補正エラーが以下となるように
取られる。

【００６３】 （−１３．３１６＊．２５）＋（−１１．４２６５＊．２５）＋ （−１５．３２２＊．２５）＋（−８．５１７５＊．２５）＝−１２．１５ さらに、補正エラーは、さまざまなプリプレグ樹脂割合に関して概算されてよ
い。前述されたように、図１０ａからｃは、樹脂含有量が標準または高いのどち
らかである誘電層を示す。モデルが同じ樹脂割合の誘電層を特に開示しない場合
には、人は過去の試験結果に基づいて外挿してよい。図１４ａと図１４ｂを参照
すると、樹脂割合および硬化割合が変わるときには６ミルの下の反りおよび充填
の移動の試験結果のグラフが示される。ＭＬＢは、両方のコア層の上に信号／信
号構成があり、それぞれのコア層を取り囲む２山のプリプレグ１０８０がそれぞ
れのコア層の回りを折り囲む６層の板であった。特に、図１４ａおよび１４ｂで
は、（＋＋）が高い樹脂％、高い硬化％（＋−）を表し、（＋−）が高い樹脂％
、低い硬化％を表し、（−＋）が低い樹脂％、高い硬化％を表し、（――）が低
い樹脂％、低い硬化％を表す。および割合的には、高い樹脂％と低い樹脂％の差
異は１０％である。これらの試験に基づいて、人は補正係数を引き出してよい。
例えば、図１４ｂを調べると、（＋＋）の元での試験の場合、平均充填移動は約
−４ミルであることを突き止めることができる。同様に、（−＋）の場合、平均
充填移動は約＋５ミルである。このようにして、樹脂の％変化に基づいて補正係
数を計算するには、以下を計算してよい。

【００６４】 （高％樹脂の移動−低％樹脂の移動）／（％差異） （−４ミル−５ミル）／１０％＝−．９ミル／％ このようにして、モデルとは異なる樹脂割合の補正係数は、両方のコア層の上で
信号／信号構成があり、２山の１０８０プリプレグが各コア層を取り囲む、６ミ
ルの板の充填方向では−．９ミル／％である。

【００６５】 最後に、図１４ａおよび図１４ｂを調べると、硬化％の変化の影響が、樹脂％
の変化の影響より少ないことが明らかである。前述したように、プリプレグは、
完全に硬化されないためｂ−段階の材料と見なされる。プリプレグが多かれ少な
かれ硬化されるかどうかに依存することは、硬化割合によって示される。図１４
ａに示されるように、反り方向の移動は、硬化の割合に基づいて変化した。特に
、（＋＋）の試験（高い硬化％）の場合、平均移動は約−１２．２ミルだったが
、（＋−）試験の平均移動は約−１０．１ミルだった。さらに、（−＋）試験（
高い硬化％）の場合、平均移動は約−１５．０ミルだったが、（――）試験（低
い硬化）の場合の平均移動は約−１８．５ミルだった。この情報に基づき、補正
係数は、硬化割合に基づいて生成されてよい。

【００６６】 図１４ｃおよび図１４ｄを参照すると、樹脂割合および硬化の程度を変えると
き、反りおよび充填で補正エラーのグラフが示される。追加のグラフは、他の係
数が補正エラーに貢献している可能性があるかどうかを突き止めるために示され
ている。例えば、内側コア層と外側コア層の両方が調べられ（つまり、コア層グ
ラフの２／３（外側コア層）と４／５（内側コア層））、コア層の位置が樹脂％
または硬化％の変化に対する補正エラーを計算するという点では重要ではなかっ
たことを示す。同様にして、層の中のさまざまなパネルが調べられた。前述され
たように、試験模擬の間、１０の層またはさらに多くのＭＬＢは試験のために互
いの上に積み重ねられる。グラフから、層の中のＭＬＢの位置は同様に重要では
ないようである。しかしながら、６０．７％から７０％の樹脂の変化の場合の反
りおよび充填の補正エラーの範囲は、それぞれ−１３ミルから−８ミル、および
８ミルから−７ミルである。さらに、３５％から４６％の硬化の変化の場合の反
りおよび充填の補正エラーの範囲は、それぞれ−１７ミルから−１２ミル、およ
び−８ミルから−７ミルである。これらの結果から、樹脂割合が、反りおよび充
填両方の方向で重要な係数であることは明らかである。さらに少ない範囲まで、
硬化割合は、反り方向に影響を及ぼす可能性がある。

【００６７】 ３．コア層の厚さ 図１０ａからｃは、全体を通してコア層厚さが一様である（例えば、図１０ａ
の中のスタック全体で使用される４ミルのコア層）プリント回路基板用の補正モ
デルである。しかしながら違う厚さのコア層がＭＬＢで使用されるときがある。
プリント回路基板構成の一例は、図３に示されている。さまざまなコア層厚さを
使用すると、４ミルコア層は外側コア層にし様され、５ミルコア層は内側コア層
に使用される。好まれている実施形態では、外側コア層または内側コア層のどち
らかでの移動を求めるとき、コア層の厚さに対応する表だけが調べられる（つま
り、例では、図１０ａは、外側４ミルコア層の移動に関して調べられ、図１０ｂ
は内側５ミルコア層の移動に関して調べられる）。代替実施形態では、表の中の
結果に基づいた外挿が実行される。例えば、内側の５ミルコア層の移動は、５ミ
ルコア層および４ミルコア層の補正モデルの重みが付けられた平均であってよい
。

【００６８】 ４．スタック内のコア層の位置 図１０ａからｃに図示されるように、スタック内のコア層の位置は、補正エラ
ーを求めるための係数の１つである。位置は、補正エラーのために移動に影響を
及ぼし、そこでは、例えばｍ２３ｘ、ｍ４５ｘ、ｍ２３ｙ、およびｍ４５ｙの補
正エラーの異なる値が示される。好まれている実施形態においては、モデルで使
用されるコア層は、内側または外側のコア層として指定される。内側コア層は、
図３のコア層２のように多層プリント回路基板の内部にあり、内側コア層は外側
コア層に隣接している。図１０ａからｃに示されるように、内側コア層の補正モ
デルは、ｍ４５ｘおよびｍ４５ｙである。外側コア層の例は、図３に図示される
ように、コア層１およびコア層３である。好まれている実施形態においては、外
側コア層の補正モデルは、図１０ａからｃに示されるように、ｍ２３ｘとｍ２３
ｙによって指定される。コア層３（ｍ６７ｘとｍ６７ｙ）の移動の結果は、ｍ２
３ｘとｍ２３ｙの結果が許容できるかどうかを突き止めるために使用される。

【００６９】 試験ＭＬＢは８つの層および３つのコア層を有するが、補正シミュレータは、
層およびコア層がそれより多いまたはそれより少ないＭＬＢに適用されてよい。
例えば、ある実施形態での４つのコア層（および１０の層）のあるＭＬＢの場合
、外挿は必要である。例えば、厚さ４ミルのコア層の場合、図１０ａは補正エラ
ーの概算のために直接的に使用されてよい。外側コア層［コア層１（層２と層３
）およびコア層４（層８と９）］の概算は、列ｍ２３ｘとｍ２３ｙに相当する。
１０層の板の内側コア層（コア層２と３）のそれぞれは外側コア層（それぞれコ
ア層１と４）に隣接しているため、１０層の板の内側コア層の補正移動は、８層
の板（そこでは内側コア層も外側コア層に隣接している）の内側コア層の補正移
動に類似している。このようにして、内側コア層［コア層２（層４と５）］およ
びコア層３（層６と７）］の概算は、列ｍ４５ｘとｍ４５ｙに相当する。

【００７０】 ５つのコア層があるＭＬＢの場合、２つの外側コア層［コア層１（層２と３）
およびコア層５（層１０と１１）］がある。外側コア層の補正エラーの概算は、
ｍ２３ｘとｍ２３ｙである。外側コア層［コア層２（層４と５）およびコア層４
（層８と９）］に隣接している内側コア層の補正エラーの概算は、ｍ４５ｘとｍ
４５ｙである。別の内側コア層に隣接している内側コア層の概算は、モデルから
外挿される必要がある。

【００７１】 ５．回路内の導電性材料の厚さ 回路内の導電性材料は、厚さが変化してよい。例えば、導体が銅であるとき、
厚さが１．２ミルまたは．５ミルのどちらかであるのは一般的である。厚さは、
同様にして、樹脂割合に基づいて補正係数を決定するのと同様に、経験的に求め
られてよい補正エラーに貢献する係数である。

【００７２】 ６．可変補正エラー 図１０ａからｃに図示されるように、試験の設計が示されているマトリックス
は、最高４つの変数を有し、その内の２つは、システム内のノイズと関連付けら
れる（時間とマシン）。４つの時間のそれぞれ、および４つのマシンのそれぞれ
の補正エラーは、標準偏差で計算することができる。このことから、平均間の統
計的な差異を求めることができる。平均に差異がある場合、追加分析が必要とさ
れる。例えば、時間＝１および時間＝４の場合の結果に統計上の差異がある場合
、これは補正エラーが時間に依存していることを示す。この情報を使用すると、
プリント回路基板プロセスを調べ、時間に依存する変動の原因を突き止める試み
を進めてよい。代わりに、モデルが時間に依存する変数を含んでよいように、補
正エラーの時間依存性を受け入れてよい。

【００７３】 ７．マシン可変補正エラー 補正エラーの考えられる時間依存性と同様にして、マシン＝１とマシン＝３の
間の統計上の差異がある場合、マシンに（欠陥のある積層加圧、オペレータのエ
ラー、欠陥のある測定マシンなどの）欠陥があるかどうかを突き止めるために特
定のマシンを調べる必要がある。代わりに、補正エラーは、プリント回路基板の
マシン工場で個々にマシンに合わせて特に調整することができる。

【００７４】 補正モデルの適用 補正モデルは、図４ｂに図示されるように汎用コンピュータを使用することに
よって実行されてよい。図４ｂを参照すると、汎用コンピュータ、入力装置およ
び出力装置のブロック図がある。コンピュータ１４０は、メモリ１４４に接続さ
れているプロセッサ１４２を有する。メモリ１４４は、読取り専用メモリ（ＲＯ
Ｍ）１４６およびランダムアクセスメモリ（ＲＡＭ）１４８を含む。ＲＡＭは、
図１０ａからｃに示されるような表などの表１５０を含む。プロセッサ１４２も
、プリンタまたはモニタなどの出力装置１５４、およびキーボードまたはマウス
などの入力装置１５６に接続されている入出力ドライバ１５２に接続される。メ
モリ１４４内に常駐しているのは、補正モデルを実行するためのソフトウェアで
ある。メモリ１４４内に常駐しているのも層上の回路のレイアウトを記憶するＣ
ＡＤファイルである。メモリ１４４内に位置している補正モデルに基づき、プロ
セッサ１４２は、補正エラーのための収縮または伸びの量を求める。それから、
プロセッサ１４２は、ＣＡＤファイルを修正してよい。例えば、プロセッサ１４
２は、回路レイアウトを改変するあめに、（例えば、ＣＡＤファイル内の構成要
素を乗算する、または除算することによって）ＣＡＤファイルを拡大縮小してよ
い。さらに、プロセッサは、モデルのさまざまな態様を平均化する、あるいは組
み合わせるなど、補正モデルの外挿を実行してよい。

【００７５】 補正モデルは、生産前と生産中のる方で多岐に渡る状況で使用されてよい。例
えば、補正モデルは、生産の前、ＭＬＢの位置決め中の考えられるエラーを求め
るために使用されてよい。図２に図示されているように、位置決めエラーは、生
産開始前に最良に補正される。このようにして、製造の破壊を最小限に抑えるた
めに、補正モデルは、生産が開始する前に位置決めエラーを最小限に抑えるのに
役立つ。

【００７６】 典型的には、プリント回路基板製造メーカは、（コア層の数、回路レイアウト
、誘電体の種類等の）一定の係数でＭＬＢを製造数という注文を受ける。補正モ
デルを使用して、製造メーカは、生産開始前に、ＭＬＢの位置決めが公差の範囲
内となるかどうかを決定してよい。位置決めが公差の範囲内にない場合には、回
路レイアウトは、（回路レイアウトを収縮する、あるいは引き伸ばし、材料の移
動を抹殺し、補正エラーを削減することによって）前述されたように改変されて
よい。

【００７７】 例えば、図１２に示されているように、係数を修正し、反りおよび充填の移動
を求めてよい。図１２のプロットで図示されるように、プリプレグは（ｘ軸上で
図示されているように）７つの異なる構成、および（ｙ軸で図示されるように）
異なる補正エラーを使用して修正される。加えて、図２に図示されているように
、アートワークが、図２のブロック４０で図示されるように補正エラーを相殺す
るために生産中に変更される点がある。

【００７８】 図１３を参照して、生産の前におよび生産中に補正モデルの使用の例のフロー
チャートが示されている。ブロック１０３で図示されるように、係数が補正モデ
ルに決定される。これらの係数に基づいて、補正エラーは、ブロック１０４で図
示される湯に、補正モデルから求められる。係数および補正モデルに応じて、外
挿が、ブロック１０５と１０６に示されるように必要とされる可能性がある。Ｃ
ＡＤファイルのアートワークは、補正エラーを平衡するために、ブロック１０７
で図示されるように修正される。それ以降、生産は、ブロック１０８で示される
ように実行される。

【００７９】 生産中、ブロック１０９で示されるように、補正エラーはチェックされてよい
。これは、例えば、積層後に層を検査することによって達成されてよい。加えて
、補正モデルは、ブロック１１０で図示されるように、必要ならば定期的に更新
される。例えば、補正モデルは、モデルが依然として有効であることを保証する
ために定期的に調べられる。さらに、モデルは新しい生産に基づいて追加の回路
構成、誘電体種類等で補足されてよい。例えば、生産にモデルの中で対処してい
ない構成が含まれる場合には、最終的な生産の結果が調べられ、モデルを更新す
るために使用されてよい。

【００８０】 生産の補正エラーの量に応じて、アートワークは、ブロック１１１で示される
ように修正される。生産の前にアートワークを修正することに類似して、補正エ
ラーは、ブロック１１２で図示されるように、更新された補正モデルから求めら
れる。係数および更新された補正モデルに応じて、外挿は、ブロック１１３と１
４に示されるように必要とされてよい。ＣＡＤファイルのアートワークは、補正
エラーを相殺するために、ブロック１１５で示されるように修正される。それ以
降、生産は、ブロック１１６に示されるように修正される。

【００８１】 位置決めエラーのモデル化 位置決めエラーは、単層および多層のプリント回路の両方で発生する。位置決
めエラーは、オフセットエラー、傾きエラー、ランダムノイズエラーおよび補正
エラーを含むが、それらに制限されない色々な原因から生じる。エラーモードが
結合するとき、それらは依存し、対話するように結合する。したがって、エラー
が独立していないために分散量を追加するのは誤りである。例えば、アートワー
クからの補正エラー、ポスト・エッチング・パンチ・マシンからのオフセットエ
ラーと傾きエラー、およびドリルからのような無作為なノイズは、従来の技術で
行われるように、平方の合計を使用して結合することはできない。さらに、総合
的な位置決めエラーの数を生じさせるこの一次元の分析は、パネル表面でエラー
がどのように流れるのかに関する洞察を与えない。グラフィックの位置決めモデ
ルは、エラーが、単層プリント回路基板と多層プリント回路基板の両方の表面で
どのように変化するのかを完全に理解するために必要である。

【００８２】 ある実施形態では、オフセット、傾き、補正、および無作為信号エラーを含む
位置決めエラーのすべての原因は、位置決めシミュレータの計算に入れられる。
別の実施形態においては、位置決めエラーのすべての原因の部分集合は別個に調
べられてよい。例えば、位置決めシミュレータは、（図５に示されているような
）オフセットエラー、（図６ａに示されているような）傾きエラー、（図７に示
されているような）ランダムノイズエラー、および（図８ａと図８ｂに示されて
いるような）補正エラーなどのエラーの１つの原因を計算に入れてよい。加えて
、位置決めシミュレータは、オフセットと（図６ｂに示されるような）傾きエラ
ー、傾きと補正エラー、オフセットと補正エラー、オフセット、傾き、および補
正エラー等のエラーの組み合わせを計算に入れてよい。このようにして、個々の
エラーの原因およびエラーの原因の相互作用を、位置決めエラーの原因のこれら
の部分集合を調べることで分析してよい。

【００８３】 位置決めシミュレータ用の計算 付録Ｂに添付されているのは、パソコン上でマットラボ（Ｍａｔｌａｂ）プロ
グラムとともに使用されるマットラボ言語コードで作成され位置決めシミュレー
タ用ソフトウェアコードである。好まれている実施形態においては、ＭＬＢ上の
多様なコア層の離散した位置の構造がシミュレーションされる。マトリックスは
、プリント回路基板上の離散した位置を表すために使用される。つまり、Ｘｐ＝
真のｘ位置、Ｘｅ１は、ＸオフセットエラーがＸｐに追加された後のマトリック
スの場所、Ｘｅ２＝Ｘ補正エラーが、Ｘｅ１に追加された後のマトリックス位置
、Ｘｅ３＝Ｘ傾き構成要素がＸｅ３に追加された後のマトリックス位置、および
Ｘｅ４は、Ｘｅ３のそれぞれの要素に追加されるランダムノイズである。代替実
施形態においては、コア層の領域の、あるいはＭＬＢのコア層全体の移動がシミ
ュレーションされてよい。

【００８４】 好まれている実施形態においては、本発明の位置決めシミュレータを使用する
方法は、図１５ａに示されているようなフローチャートに従う。ブロック１１６
で図示されるように、位置決めシミュレータ用のアレイは初期化される。ある実
施形態においては、プリント回路基板は高さ１８“、長さ２４”の矩形である。
この矩形は、以下のように、１３０個の要素で除算され、１３列と１０行の（ｘ
、ｙ）組になる。

【００８５】 (0,18) … … (24,18) … … (0,6) (2,6) (0,4) (2,4) … (0,2) (2,2) (4,2) (6,2) … (0,0) (2,0) (4,0) (6,0) (8,0) (10,0) (12,0) … (24,0) 好まれている実施形態では、左下隅が（０，０）として示され、右下隅が（２４
，０）として示され、左上隅は（０，１８）として示され、右上隅は（２４，１
８）として示される。この値は、真の位置決め位置（つまり、完全な位置決めを
達成するための位置）を表す。ｘ場所およびｙ場所の初期アレイは、２つのマト
リックス、つまり（１）初期ｘ値のすべてを含むＸｐ、および（２）ｙ値のすべ
てを含むＹｐに分割される。例えば、Ｘｐは以下のように表される。

【００８６】 Ｘｐ＝ 0 2 4 6 … ２４ 0 2 4 6 … ２４ … … 0 2 4 6 … ２４ ここでは、Ｘｐは１３列および１１行を有する。同様にＹｐは、以下のように表
される。

【００８７】 Ｙｐ＝ 0 0 0 0 … 0 2 2 2 2 … ２ … … 18 18 18 18 … 18 Ｙｐは１３列および１１行を有する。Ｙｐ対Ｘｐをプロットすると、シミュレー
タ上で見える初期の１３０ポイントのグリッドが生じる（例えば、図３に図示さ
れるように「＋」）。ＸｐマトリックスおよびＹｐマトリックスは、エラー計算
が計算されるように、および振の位置決め位置がグラフ化されるように、プログ
ラム内に記憶される。（ｘ、ｙ）組を２つの別個のマトリックスに分けると、Ｘ
方向およびＹ方向で異なるエラーを追加することができる。加えて、ＸｐとＹｐ
は、真の位置の初期のマトリックスから垂直に裏返される（ｆｌｉｐｐｅｄ）パ
ネルを表す。例えば、Ｘｐ（１，１）｛Ｘｐの行１、列１｝および（ｘ、ｙ）組
として解釈されるＹｐ（１，１）は、左右下隅を表す。同様にＸｐ（１３，１０
）および（ｘ、ｙ）組として解釈されるＹｐ（１３，１０）は、右上隅を表す。

【００８８】 前述されたように、位置決めエラーは、傾き、オフセット、補正、ランダムノ
イズエラーなどのいろいろなエラーから生じることがある。位置決めシミュレー
タがエラーを計算に入れる順序は重要ではない。ある実施形態では、オフセット
、補正、傾きおよびランダムノイズエラーは、離散位置の移動を決定するために
その順序で分析される。例えば、それ以降説明されるように、離散位置のエラー
移動を計算するためには、Ｘｅ１とＹｅ１（オフセットエラーを因数分解する）
、Ｘｅ２とＹｅ２（オフセットエラーおよび補正エラーを因数分解する）、Ｘｅ
３とＹｅ３（オフセットエラー、補正エラー、および傾きエラーを因数分解する
）、および（オフセットエラー、補正エラー、傾きエラーおよびランダムノイズ
エラーを因数分解する）Ｘｅ４とＹｅ４マトリックスの４つの集合が使用される
。代わりに、エラーが分析される順序は、オペレータの好みに応じて変化してよ
い。

【００８９】 図１５ａのブロック１１７では、オフセットエラーはアレイの計算に入れられ
る。ある実施形態においては、ＸオフセットエラーおよびＹオフセットエラーは
、ユーザによって指定される。代替実施形態においては、Ｘオフセットエラーお
よびＹオフセットエラーは、後述されるように経験的に決定されてよい。オフセ
ットエラーは、Ｘｐマトリックスのあらゆる構成要素に加算され、Ｘｅ１と呼ば
れる第１エラーマトリックスを形成する。同様に、Ｙオフセット５社、Ｙｐマト
リックスのあらゆる構成要素に加算され、第１のＹエラーマトリックスＹｅ１を
形成する。

【００９０】 オフセットエラーに基づいて離散位置の移動を決定する１つの例として、Ｃｘ
が、指定されたＸオフセットエラーの１０行と１３列の１３０という値の定数マ
トリックスであると考える。その場合、 Ｘｅ１＝Ｘｐ＋Ｃｘ Ｘｅ１とＹｅ１マトリックスは、最終的な位置決めエラーにつながるその他のエ
ラー操作に後に使用される．影響のプロットを生成するために、オフセットエラ
ーマトリックスの「マトリックスプロット」は、１００で拡大縮小される。例え
ば、Ｘオフセットエラーだけがあり、それが２ミルであったバアインは、以下の
Ｙｐに対するＸｅ１マトリックスがプロットされるだろう。

【００９１】 Ｘｅ１（ｐｌｏｔ）＝０＋．００２×１００ ２＋．００２×１００．．
． ２４＋．００２×１００ 等．．． マトリックスのプロットの場合、エラーのすべては、図表を用いてエラーを表示
するために１００という係数で拡大縮小される。

【００９２】 ブロック１１８に図示されるように、補正エラーは、アレイの計算に入れられ
る。特に、補正エラーはオフセットエラー計算の結果に加えられる。オフセット
データアレイの１３０個の要素のそれぞれを、やはりインデックスとして特定さ
れる行番号と列番号で名前を付け、特定することができる。補正エラーを追加す
るためには、Ｘｅ１マトリックスは左半分と右半分に分けられ、Ｙｅ１マトリッ
クスはインデックス値を使用して上半分と下半分に分けられる。Ｘｅ１ｌｈ（左
半分）は、Ｘｅ１の行１から１３（全行）および列１から６によって定められる
。Ｘｅ１ｒｈ（右半分）は、Ｘｅ１の行１から１３、および列８から１３によっ
て定められる。補正エラーはパネルの中心に影響を及ぼさない（つまり、図８ａ
と図８ｂに図示されているように、中心インデックスには縮小または拡大はない
）。補正エラーが中心インデックス（Ｘの列７および行５と行６の間）から発生
するので、Ｘｅ１の列７は変化しない。Ｘｅ２ｒｈ要素は、ｄ＝２“（要素間の
間隔）、Ｉ＝第７列から離れる要素の数、ｘｃｅ＝（それぞれ過度の補正および
未満の補正を表す＋符号または−符号であってよい）ミル／”単位の補正エラー
、およびｘｅ１＝Ｘ方向でのオフセットエラーであるならば、すべてｎ列１あら
６およびすべての行１から１０に関して以下のように計算される。

【００９３】 Ｘｅ２ｒｈ＝（２＋Ｘｅ１）＋２^＊１^＊ｘｃｅ Ｘｅ１ｒｈの第１行は、好ましくは以下に似る。

【００９４】 ２（１＋１^＊ｘｃｅ）＋ｘｃｌ ２（１＋２ｘｃｅ）＋ｓｅｌ．．．２
（１ ＋１２^＊ｓｃｅ）＋ｘｃｌ 左半分は、同様に計算されるだろう。Ｘｅ２マトリックス全体を得るためには、 Ｘｅ２＝［Ｘｅ２ｌｈ、列７、Ｘｅ２ｒｈ］ 同じ手順はＹｅ２マトリックスについても使用してよい。Ｙｅ２ｂｈ（下半分）
の場合、要素の中心はＹｅ１マトリックスの行５と行６の間にあるため、第１行
は間隔の２分の１として計算されるだろう。他の行は完全な２“＋１”間隔を使
用するだろう。Ｙオフセットエラーに等しいｙｅ１およびＹｈ性エラーに等しい
ｙｃｅの場合、等式は、以下の通りである。

【００９５】 Ｙｅ２ｂｈ（１行目）＝１＋ｙｃｅ＋ｙｅ１… １＋ｙｃｅ＋ｙｅ１ Ｙｅ２ｂｈ（２行目）＝（２（１）＋１）（１＋ｙｃｅ）＋ｙｅ１… … Ｙｅ２ｂｈ（５行目）＝（２（４）＋１）（１＋ｙｃｅ）＋ｙｅ１… 下半分および上半分は結合され、Ｙｅ２マトリックスを生じさせる。

【００９６】 Ｙｅ２＝（Ｙｅ２ｅｈＹｅ２ｂｈ） ブロック１１９に示されるように、傾きエラーがアレイの計算に入れられる。
傾きエラーはＸｅ２マトリックスおよびＹｅ２マトリックスから計算される。あ
る実施形態においては、傾きエラーのための回転軸の中心は、パネルの下部端縁
の中心である。前述されたように、回転軸の中心の選択は、オペレータの選択の
問題である。

【００９７】 シミュレータが、基本的なマットラボ（Ｍａｔｌａｂ）プログラムの数学を正
しく処理するためには、度数単位で指定される傾きエラーはラジアンに変換され
る。Ｘｅ２とＹｅ２に追加される構成要素は、半径アームの指定された長さ、傾
きから計算され、Ｘの余弦（傾き）およびＹの正弦（傾き）を取る。例えば、Ｘ
ｅ２ｒｈと同様にＸｅ３ｒｈを定義すると、Ｘｅ３ｒｈの１行目に関して以下を
計算するだろう。

【００９８】 Ｘｅ３ｒｈ（行１）＝ｘｅ２（１，８）＊（１＋cos（傾き））．．．ｘ
ｅ２ （１，１３）＊（１＋cos（傾き）） 第２行を計算するために、垂直軸の回転を計算に入れなければならない。これは
、以下の量の回転方向のｘ値の千鳥配列を生じさせ、 ｘａｄｄ（行２）＝（ｙ距離）＊sin（傾き） 子の場合、第２行の場合、ｙ距離＝２“、第３行の場合ｙ距離＝４”等である。
したがって、Ｘｅ３ｒｈの第２行の場合、それは以下の通りである。

【００９９】 Ｘ３ｒｈ（行２）＝ｘａｄｄ（行２）＋ｘｅ２（２，８）＊（１＋cos（
傾き））．．． 左半分は同様に計算され、傾きの符号（＋、−）が逆にされるだろうという例外
がある。列７もシフトされ、第２行で開始されなければならないだろう。シフト
の量は、列での現在位置に、特定のｘａｄｄを加えたものとなるだろう。その場
合、Ｘｅ３マトリックスは、以下の通りである。

【０１００】 ［Ｘｅ３ｌｈ、ｘａｄｄ，ｘｅ３ｒｈで調整される列７］ 回転から生じるＹのシフトは、傾きの制限から求められてよい。Ｙ回転エラーを
計算するためには、底部２４“の端縁である、回転の中心の位置を考慮に入れる
必要がある。底部端縁で回転を中心にするという選択のため、Ｙｅ３マトリック
スは計算目的で上半分と下半分に分割されない。Ｙ位置はＹｅ２から計算されて
よい。例えば、Ｙｅ３の第１行は、以下の通りだろう。

【０１０１】 Ｙｅ２（０，０）＋２^＊６^＊ｓｉｎ（−１^＊傾き）；．．． Ｙｅ３のそれ以降の行は、同様に計算される。

【０１０２】 ブロック１２０で図示されるように、ランダムノイズはマトリックスの計算に
入れられる。ランダムノイズは、Ｘｅ３マトリックスおよびＹｅ３マトリックス
に加えられる。ある実施形態においては、乱数は、オペレータによって指定され
るように、ゼロと標準偏差の平均を含む正規分布から選択される。乱数はＭａｔ
ｌａｂの（ｎｏｒｍｒａｎｄ）関数のような乱数生成器から選択されてよい。プ
ログラムは、Ｘｅ３の１３０個の要素のそれぞれに、およびＹｅ３の１３０個の
要素のそれぞれにノイズ値を計算する。ノイズ値は、それ以降Ｘｅ３とＹｅ３に
加算される。特に、ノイズマトリックスはＸｅ３とＹｅ３に構築され、その場合
、Ｎｘ＝ＸノイズおよびＮｙ＝Ｙノイズである。その場合、 Ｘｅ４＝Ｘｅ３＋Ｎｘｉ Ｙｅ４＝Ｙｅ３＋Ｎｙ このようにして、Ｘｅ４およびＹｅ４は、１３０個の要素のエラー位置を含み、
それ以降、真の位置（完全な位置決めによる位置）に比較される。

【０１０３】 図１５ａのブロック１２１で示されるように、エラーが計算される。（図５か
ら図８ｂのブロック７８で示されるような）平均ＴＰＲ、（ブロック７９で示さ
れるような）右上ＴＲＰ、（ブロック８１で示されるような）左下ＴＰＲ、およ
び（ブロック８２で示されるような）左上ＴＰＲを含む複数のエラーが計算され
る。ＴＰＲは、以下のように定められる真の位置からの半径方向のエラーである
。

【０１０４】 ＴＰＲ＝平方根（ｘｅｒｒｏｒ＾２＋ｙｅｒｒｏｒ＾２） １３０個の要素のアレイの平均ＴＰＲを得るために、以下が計算される。

【０１０５】 エラーＸ＝Ｘｐ−Ｘｅ４；エラーＹ＝Ｙｐ−Ｙｅ４ 平均ＴＰＲ＝平方根（ＥｒｒｏｒＸの二乗の和＋ＥｒｒｏｒＹの二乗の 和）／１３０ （図５から図８ｂのブロック７９から８２に図示されるような）隅ＴＰＲは、計
算がより簡単であり、４つの隅でのＴＰＲである。例えば、右下隅のＴＰＲは、
以下の通りである。

【０１０６】 ＴＰＲＩＩｃ＝平方根（Ｘｅ４（０，０）＾２＋Ｙｅ４（０，０）＾２） である。

【０１０７】 ブロック１２２で示されているように、位置決めシミュレータのグラフが生成
される。好まれている実施形態では、以下の４つのプロットが作成される。つま
り（１）完全位置決め位置の「＋」、および新しい場所の「＊」を使用する元の
場所を基準にして新しい場所を示すマーク（例えば、図５、図６、図７および図
８ａ）、（２）エラーの大きさ（相対ＴＰＲ）およびエラーの方向を示すベクタ
（例えば、図８ｃ）、（３）かなり山脈の標高マップのような類似する値の輪郭
としてマッピングされるＴＰＲの大きさを示す輪郭（例えば、図８ｂ）、および
（４）輪郭マップの上に重ねられるベクタマップを示す組み合わせ（例えば、図
６ｂ）である。それぞれのマップは、位置決めパターンの洞察を可能にする。例
えば、マークのプロットは、Ｘ線での穿孔の後に見られるだろう何かである。輪
郭プロットは、位置決めが不十分である場合があるボードの領域を示し、製造能
力を定義するのに役立ち、どのようにして回路をパネル上に置く必要があるのか
に洞察を与える。ベクタプロットは、エラーがどのようにしてパネル上を流れる
のかを示す。そして、組み合わせプロットがフローとエラー輪郭の検査を同時に
可能にする。

【０１０８】 マークのプロットは、（Ｘｅ４、Ｙｅ４）のプロットであり、それを（Ｘｐ、
Ｙｐ）のプロットの上に重ねる。ベクタプロットは、１３０個のポイント場所の
それぞれの各＜ｘ、ｙ＞組での調査を含む。例えば、左下隅にあるベクタは、以
下のベクタ規模、 ベクタ規模（ｌｌｃ）＝平方根（Ｘｅ４（０，０）＾２＋Ｙｅ４（０，０）＾２
） および以下の方向 ベクタ傾き（ｌｌｃ）＝逆正接（Ｘｅ４（０，０）／Ｙｅ４（０，０）） 輪郭プロットは、類似するＴＰＲレベルで輪郭を描画している。

【０１０９】 位置決めシミュレータの応用 本発明の位置決めシミュレータは、位置決めエラーモードを結合し、パネル表
面上でエラーをプロットする。エラーモードを結合することにより、さまざまな
位置決めの影響を定量化、表示することができ、それによって位置決め中に発生
する見たところでは説明不可能であるエラーを説明する。このようにして、位置
決めシミュレータは、（１）位置決めエラーの原因の一般的な理解を得るため、
（２）生産前、または生産中に、位置決めエラー、スクラップ率等を予測するた
め、および（３）全体的な位置決めエラーを削減しようとして、試験計画（ＤＯ
Ｅ）を使用することにより、位置決めエラーの個別の、または複数の原因を分析
するために使用されてよい。

【０１１０】 位置決めシミュレータは、図４ｂに図示されるように汎用コンピュータを使用
することによって実行されてよい。メモリ１４４に常駐しているのは、付録Ｂに
示されているように、位置決めシミュレータを実行するためのソフトウェアであ
る。さらに、プロセッサは、出力装置から出力を生成するために、メモリ１４４
からソフトウェア命令を実行する。

【０１１１】 １．位置決めエラー原因の一般的な理解を得る 位置決めシミュレータの例を調べることにより、以下を含む位置決めエラーの
原因のいくつかと関連付けられる複数の傾向を観察する。つまり、（１）４つす
べての隅での不十分な位置決めが、Ｘ補正エラーおよびＹ補正エラーによって引
き起こされてよい、（２）４つすべての隅での不十分な位置決めが、Ｘオフセッ
トエラーまたはＹオフセットエラーのどちらかと組み合わされて回転エラーによ
って引き起こされてよい、（３）パネルの半分では不十分な位置決めであるが、
パネルのそれ以外の半分での良好な位置決めが、オフセットエラーと組み合わさ
れて補正エラーによって引き起こされてよい、（４）パネルの半分での不十分な
位置決めが、傾きエラーおよびＸとＹのオフセットエラーによって引き起こされ
てよい、（５）２つの隅での不十分な位置決めが傾きエラーによって引き起こさ
れてよい、および（６）ある隅での不十分な位置決めが、傾きエラー、オフセッ
トエラー、および補正エラーによって引き起こされてよい。

【０１１２】 これらの傾向から、隅が十中八九位置決めの問題を有しているのが明らかであ
る。加えて、オペレータは、生産の途中で完成したパネルまたは回路を分析し、
位置決めエラーの原因に関して仮説を立ててよい。

【０１１３】 ２．生産前および生産中に位置決めエラー、スクラップ率等を予測する 位置決めシミュレータを使用して、生産前および生産中に、貴重なツールであ
る位置決めエラーを予測する能力を有する。位置決めエラーを生産前に予測する
と、製造メーカは注文の難しさの間隔を備えているため、製造メーカはそれに応
じてＭＬＢの生産の価格を設定することができる。さらに、位置決めシミュレー
タを使用刷ると、製造メーカは、プリント回路基板政策プロセスでの改善策を推
奨することにより、生産開始前に位置決めエラーを削減することができる。

【０１１４】 さらに、位置決めシミュレータは、色々な方法で生産中にエラーの削減に寄与
してよい。第１に、位置決めシミュレータは、生産中の位置決めエラーの量を監
視するのに役立つ。第２に、位置決めシミュレータは、生産中の位置決めプロセ
スでの改善を推奨することによって生産のエラーを削減できる。

【０１１５】 図１５ｂを参照すると、生産前、および生産中の位置決めシミュレータの使用
の例のフローチャートが示されている。ブロック１２３に示されているように、
位置決めエラーのエラーが概算される。典型的には、ＭＬＢの製造の注文は、前
述されたように、コア層数、回路レイアウト、誘電層、補正エラーを求めるため
に必要なその他の係数のような係数を含む。加えて、プリント回路基板の製造メ
ーカは、生産前に、オフセット、傾き、およびランダムノイズエラーなどの位置
決めエラーに寄与するその他のエラーを経験的に決定してよい。製造メーカは、
一定のプロセス条件のエラーの過去の履歴に基づいて、オフセット、傾きおよび
ランダムノイズエラーを概算してよい。例えば、（一定のマシンを使用する、ス
ピンドルごとに１枚、２枚、または３枚以上のパネルに穴をあける、新しいビッ
トを使用する、新しいアートワークを使用する等の）一定のプロセス条件下の一
定のマシンは、オフセットエラー、傾きエラーおよびランダムノイズエラーの過
去の測定値を有する。

【０１１６】 図１５ｂのブロック１２４で示されるように、位置決めエラーの概算原因に基
づいて、位置決めシミュレータは実行される。ＴＰＲのグラフおよび計算を含む
、位置決めシミュレータの出力を使用すると、製造メーカは最良のケースと最悪
のケースのシナリオの元で歩留まりを概算することができる。

【０１１７】 図１５ｂのブロック１２５で示されているように、製造メーカは位置決めエラ
ーを削減するために位置決めエラーで試験計画（ＤＯＥ）を実行してもよい。前
述されたように、位置決めエラーに寄与する複数の原因がある場合がある。製造
メーカは、このようにして、位置決めエラーに対するプロセス変化の影響を突き
止めるために、ＤＯＥのコンテキストで位置決めエラーのすべて、いくつかまた
は１つを調べてよい。ブロック１２６に図示されるように、位置決めの原因（複
数の場合がある）範囲は特定される。オフセット、傾き、補正およびランダムノ
イズエラーなどのさまざまなエラーは、最良のケースと最悪のケースのシナリオ
に応じた範囲を有する。例えば、一定のマシンの使用、スピンドルごとに１枚、
２枚、または３枚以上のパネルに穴をあけること、または新しいビットを使用す
ることなどの製造条件に応じて、ランダムノイズエラーは一連の値を有する。範
囲（複数の場合がある）に基づき、エラーの原因（複数の場合がある）の全体的
な位置決めエラーに対する影響が決定されてよい。例えば、ランダムノイズエラ
ーの値の範囲は、全体的な位置決めエラーに対するランダムノイズエラーの影響
を突き止めるために調べられてよい。そして、ＤＯＥの分析を通して、総合的な
位置決めエラーに寄与するエラーの重要性を分類することによって、ブロック１
２６に示されているように、エラーの原因（複数の場合があるの影響を突き止め
てよい。例えば、ＤＯＥに基づいて、総合的な位置決めエラーに対するランダム
ノイズエラーの寄与は、補正エラーより少ないということが突き止められてよい
。

【０１１８】 ブロック１２８で図示されるように、改善策は、エラーの原因（複数の場合が
ある）の影響の決定に基づいて推奨することができる。これらの改善策オプショ
ンは、多数のエラーまたは単一のエラーを変更することを含む。例えば、ランダ
ムノイズエラーの原因を改変されないままにしておくことを選ぶ傾きエラーおよ
び補正エラーを含む多数のエラーを削減することを選んでよい。これらの改善さ
れたプションに基づき、生産は、ブロック１２９に示されるように実行される。
代わりに、製造メーカは、プロセス条件およびＭＬＢの係数を変更することによ
って繰り返し歩留まり率を求めることができる。これらの反復によって、製造メ
ーカは、生産の前に、一定のプロセス条件下で一定の歩留まりでＭＬＢを生産す
ることに関係する費用を、生産の前に求めることができる。

【０１１９】 生産中、位置決めエラーの原因は、ブロック１３０に図示されるように概算さ
れてよい。これらの位置決めエラーの原因は、生産中に採取される測定値に基づ
いて得られてよい。そして、生産のこれらの測定値は無作為に採取されてよいか
、あるいはそれらは定期的な間隔で採取されてよい。例えば、傾きおよびオフセ
ットのエラーの一次原因がポスト・エッチング・パンチ・マシンからである場合
、（無作為な間隔で、あるいは所定の時間のどちらかで）マシンの出力が調べら
れてよい。さらに、補正エラーは、積層後にボードを調べることによって概算さ
れてよい。そして、ランダムノイズエラーの一次原因がドリルマシンからである
場合は、ランダムノイズエラーを求めるには、ドリルマシンの出力が調べられて
よい。測定値に基づき、位置決めエラーの原因は概算されてよい。この概算は、
平均と標準偏差のある分布を含む、色々な形を取ることがある。

【０１２０】 位置決めエラーの原因の測定値に基づき、位置決めシミュレータは、ブロック
１３１に示されるように実行されてよい。位置決めシミュレータで「の場合何を
」の分析またはＤＯＥを実行することによって、改善策経路およびその関連費用
は分析することができ、全体的な位置決めエラーを削減する最良の処置が実現で
きる。さらに、追加エラーは、生産に対する直接的な比較によって見つけること
ができる。例えば、位置決めシミュレータは、特定のＤＲＡを用いてスクラップ
率を予測してもよい。概算は、製造メーカに、生産の潜在的な生産高の良好なイ
ンジケータを与える。例えば、概算されたスクラップ率が実際のスクラップ率と
かなり異なる場合には、位置決めシミュレータに対するそれらの入力に加えてエ
ラーの原因が存在する。位置決めシミュレータは、最終的に生産のための位置決
めエラーの分布を予測してよい。前述されたように、エラーの原因が取る可能性
のある１つのフォーマットは、平均と標準偏差を含む分布である。このようにし
て、エラーの原因（オフセット、傾き、補正、およびランダムノイズエラー）ご
とに、分布がある。ここに参照して組み込まれる、１９８８年７月、プリント回
路製作（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｆａｂｒｉａｔｉｏｎ）のＭｃＱｕ
ａａｒｒｉｅ、Ｇｒａｙの「構築できないボードを構築する（Ｂｕｉｌｄｉｎｇ
Ｕｎｂｕｉｄａｂｌｅ Ｂｏａｒｄ）」に開示されるようなモンテカルロ（Ｍ
ｏｎｔｅ Ｃａｒｌｏ）方式を使用すると、生産中に位置決めエラーの分布を作
成してよい。数は、位置決めシミュレータに入力される、エラー分布の原因のそ
れぞれから無作為に選び出され、位置決めシミュレータに基づいて出力（平均Ｔ
ＰＲまたは最高ＴＰＲ等のどちらか）を有してよい。これらの出力は、生産での
位置決めエラーの実際の分布に比較されてよい、生産での位置決めエラーの分布
を形成する。２つの分布（概算と実際）が類似する場合には、エラーの原因の概
算が有効である。２つの分布（概算と実際）が異なる場合には、位置決めシミュ
レータで説明されていないエラーの追加の原因がある。

【０１２１】 ブロック１３２で示されるように、製造メーカは、位置決めエラーを削減する
ために試験計画を実行してもよい。生産前にＤＯＥを実行することに類似して、
エラーの原因（複数の場合がある）の範囲が、ブロック１３３で図示されるよう
に決定され、エラーの原因の影響が、ブロック１３４で図示されるように求めら
れ、改善策が、ブロック１３５で示されるように推奨される。これらの改善策は
、ブロック１３６で示されるように生産を修正するために使用される。

【０１２２】 実施例１ 補正モデルの使用の一例が、図１６および図１７に示される。図１６は、ヒス
トグラムとして基線測定結果を示す。初期の問題として、十分に定義された測定
の結果をヒストグラムとして示す。初期問題として、十分に定義された測定は、
改善策を決定するために非常に重要である。補正精度の測定規準は、０．１ミル
という解像度のＦｅｉｎ Ｆｏｃｕｓのｘ線マシンで測定される多層ボードの層
の間で見つけられる最大補正として定められる。図１６を参照すると、基線は、
２ヶ月という時間枠に渡って収集された１６，０００枚の測定済みパネルという
人口であった。仕様上限（ＵＳＬ）は、それより大きい測定地が失敗と見なされ
たことを意味した１０．３ミルに等しかった。２４“ｘ１８”のボードの場合に
、この目標を補正エラーという点で設定するためには、Ｘ補正エラーの３００ｐ
ｐｍおよびＹ補正エラーの４００ｐｐｍから、済みでの補正エラーの５．１ミル
、または最適化されていない補正エラーである総補正エラーの１０．２ミルが生
じるだろう。

【０１２３】 目標の例は、ヒストグラム領域によって画定されるように、変動の２５％を削
減することである場合がある。改善策を定量化するために、値ＣＰＫが使用され
た。ＣＰＫは、以下の等式に従って、安定したプロセスの能力インデックスとし
て定義される。

【０１２４】 （ｐｋ＝（ＵＳＬ−μ）/(３^＊σ) この場合、μ＝平均ＴＰＲ σ＝標準偏差である。

【０１２５】 目標は、１０．３ミルの仕様上限を考慮すると１以上のＣｐｋの最大ＴＰＲ人口
を有することであった。

【０１２６】 図１７を参照すると、補正改善プログラムのレコードが示されている。そのレ
コードの中には、最悪のケースのＴＰＲの履歴が示されている。図１６に示され
ている結果は、Ｘ軸の「基線」ラベルで示されている第１バーおよび線で図１７
に示されている。左側のＹ軸には、ＴＰＲの拡大縮小エラーがあり、右側にはＣ
ｐｋがある。示されているのは、ＴＰＲ（μ）、標準偏差（σ）の３倍が加えら
れた、平均ＴＰＲ（μ）であるプロセス上限（ＵＰＬ）、１０．３ミル以下の最
大ＴＰＲであった目標線、および前述された等式から計算されるＣｐｋである。
バーの高さを減少することは、改善を示し、Ｃｐｋの同様に正の傾きは改善を示
す。

【０１２７】 図１７に示されている３つの段階がある。段階１は、基線を確立することと、
拡大縮小マトリックスを使用する補正プロセスがどのように作用したのかを分析
することから成り立っていた。段階２は、段階１で見つかったいくつかのアイテ
ムを実現すること、模擬試験計画（ＤＯＥ）を実行、分析することから成り立っ
ていた。段階３は、段階２で構築されたモデルを実現することから現実化される
改善策段階であった。図１７に見られる改善策について驚くべき点は、この改善
策が、３つのコア層種類だけで補正エラーを削減することから生じたという点で
あった。追加改善策は、モデルを補足するためにその他のスコア層を分析するこ
とにより得られてよい。

【０１２８】 図１７は、６つのシグマアプローチを使用する改善策がステップで発生するこ
とを示す。６つのシグマプロセスの性質―測定、分析、改善、制御―は、結果が
直近ではないことを意味する。実際に、時間および資源に対する投資が利益をも
たらすまで数週間または数ヶ月を要することがある。図１７は、重要な改善が現
実化される前に２６週間を要したが、改善が、正しい処置が実施されたときに突
然であったことを示す。臨時アプローチは、短期間で結果を生じさせるように見
えるが、長い時間期間で調べると、めったにその本当の改善ではない。６つのシ
グマアプローチは、成功への近道を見つけ出すことを保証しないが、適切な作業
が完了されると、本物の改善経路が見つけ出されるだろう。

【０１２９】 実施例２ ６つのシグマという武器の中の別のツールが故障モード影響分析（ＦＭＥＡ）
である。プロセス分析は、私達にいくつかの目標を与えてくれた。つまり、 ・ 中心の回りでの回転軸による傾きエラーを０．００８４まで改善すること。

【０１３０】 ・ Ｘ寸法とＹ寸法の両方での補正エラーを最大１インチあたり０．２ミルに改
善すること。

【０１３１】 ・ Ｘ寸法とＹ寸法の両方でオフセットエラーを最大＋／−１ミルに保持するこ
と。

【０１３２】 ・ 他の処置が講じられた後は、ドリルスタックの高さをスピンドルあたり１パ
ネルに削減することを考える。

【０１３３】 ここに一覧表示された項目のすべてが、プリント回路基板製作者に対する課題を
表している。例えば、傾きおよびオフセットを６．５ミルＲＤＲＡに必要とされ
るレベルで維持することは大きな課題である。ポスト・エッチング・パンチ・マ
シン領域だけにおいても、これは、ダイセットを一新するまたは往還すること、
精度表調整、カメラの校正、モータと駆動軸の清掃または交換、ＰＭスケジュー
ルの更新、サービス計の購入、特殊測定装置の購入、穿孔試験のスケジュール、
および重要なパラメータに関する制御チャートを含む複数の修正を必要とするこ
とがある。思いつくタスクの数は気が遠くなるほどであり、明確な事業管理およ
び支援なしに発生しない。

【０１３４】 改善策が発生するためには、工場人員、エンジニアおよび第１ラインマネージ
ャから構成されるチームが、表４に一覧されている目標などの目標を擁護するだ
ろう特権を持つことが必要とされるだろう。プロセスマップおよび因果関係図が
完成されるだろう。これは、プロセスの中でのその位置、それらが達成する出力
、および位置決めエラーに対するそれらの貢献を特定するために、問題のすべて
を表に入れるだろう。

【０１３５】 この作業が完了した後、障害モード影響分析（ＦＭＥＡ）が適用できる。ポス
ト・エッチング・パンチ・マシン項目での例のＦＭＥＡが図１８に示されている
。ＦＭＥＡは、各プロセスの入力の厳格さ、失敗する項目の発生、および仕様範
囲内で入力を検出し、制御する能力を考慮する。ＦＭＥＡから、リスク優先順位
番号（ＲＰＮ）が計算される。ＲＰＮにランクを付けると、チームは、緊急の注
意を必要とする処置を教えられる。それから、チームはＦＭＥＡに戻り、完了さ
れなければならない処置、だれによって、およびいつまでにを記録する。さらに
、厳格さ、発生、および／または検出性での改善が入力され、予定されているＲ
ＰＮ改善が計算される。ＦＭＥＡは、重要な項目に十分な資源があるかどうかだ
けではなく、事業の新手および成功を決定するために上位経営陣が見直すことが
できる改善作業の焦点である。

【０１３６】 実施例３ 補正、傾き、オフセットおよびランダムノイズエラーを含む位置決めエラーの
原因は、位置決めシミュレータを使用するために生産中概算されなければならな
い。これがどのようにして起こるのかを確かめるには、現実世界の例を考えてみ
る。図１９は、単一のポスト・エッチング・パンチ・マシン（ＰＥＰ）での２５
内層パネル上の実際の生産データである。パネルレイアウトは、１枚のパネルご
とに３つの回路であった。ボードは、６．５ミルＤＲＡという厳しい位置決め公
差を有していた。図中で穿孔されたコア層は、１オンスの銅および信号画像のあ
る４ミルのコア層である。視覚光学検査システムは、穿孔されたコア層の結果を
測定するために使用された。破線の交差は、ＰＥＰマシンが他姓きなかった正し
い最適化された位置を示し、実線は、傾きエラーおよびオフセットエラーを求め
るために分析されてよい。例えば、線の傾きは傾きエラーに関係し、線の長さは
移動される材料の量に関係する。

【０１３７】 最悪のパネルは、以下を有していた。

【０１３８】 ・ ０．０１４度の傾きエラー ・ −３ミルのＸオフセットエラー ・ −２．５ミルのＹオフセットエラー 傾きエラーの場合、回転軸は１８“ｘ２４”パネルの中心にあると想定される。
図２０は、これらのエラーの組み合わせからのパネル表面上での結果を示す。図
に示されている−１ミルは、正のＸオフセットの２ミルを使ってしまった中心揃
えされた傾きエラーを説明するために必要であった。

【０１３９】 図２０は、真の位置を基準にしたエラー量を示す。表は、６．５ミルというＤ
ＲＡで、他にエラーあがないのであれば、最悪のケースのシナリオで、少なくと
も６６％の歩留まりが可能だろう（すべて３つの中から２つの良好な回路）と示
唆している。図１９中のエラーは、コア層の無作為エラー、オフセットエラー、
および傾きエラーを示す。つまり、各コア層間のエラーが、真の位置からのコア
層のエラーよりときおり大きくなるだろうコア層からコア層のごさがあることを
意味している。

【０１４０】 図１９および図２０に図示されている例を参照すると、生産エラーのすべての
概算が、最終的な歩留まりを概算するために使用できる。例えば、図１９から引
き出されるこれらの入力を考える。

【０１４１】 ・平均では、コア層間の傾きは０．０１２度である。

【０１４２】 ・平均Ｘオフセットエラーは−２ミルである。

【０１４３】 ・平均Ｙオフセットエラーは−１．５ミルである。

【０１４４】 ・平均ＸとＹ補正エラーは、インチ当たり０．３３ミルである。

【０１４５】 ・小さい直径ビットからの無作為なドリルノイズは、１ミルという標準偏差を有
する（スピンドルあたり２枚のパネル、新規ビット） 図２１は、輪郭プロットの正味結果を示す。黒い領域は良好な位置決めを表し、
明るい領域は不充分な位置決めを表す。パネル表面上での位置決めエラーの範囲
は、０ミルから８．４ミル以上である。図２１は、６．５ミルＤＲＡとともに、
平均で、３つの中から２つの回路が良好となる、あるいは平均で３３％のスクラ
ップ率であることを示している。この概算は、製造メーカに生産の潜在的な産出
高の良好なインジケータを提供する。

【０１４６】 このジョブの実際のスクラップ率は、４０枚のパネルから成るロットサイズの
場合、約２５％から５０％に変化した。スクラップ率の変化がｔ区別の原因を意
味すると仮定するのはたやすい。例えば、スクラップ率が２５％であるとき、プ
ロセスは回転しつつあると考えられてよく、スクラップ率が５０％であるとき、
追加の問題が明白である。平均スクラップ率が３３％であり、ロットサイズが４
０枚のパネルから成ることを理解すると、二項分布に基づくスクラップ率の信頼
区間は、１８％から５６％である。スクラップ情報自体は、プロセスがさらに改
善されるのか、さらに悪化するのかを予測するのに十分な指標ではない。このよ
うにして、１つのロットからのスクラップの見かけ上大きな変化は、生産的では
ない。

【０１４７】 位置決めシミュレータに基づいて、製造メーカは、位置決めエラーを削減する
ための方法を特定することができる。例えば、図２１は、歩留まりがパネルサイ
ズの強力な関数であることを示している。歩留まりは、（追加材料スクラップの
費用が加算される）さらに小さいパネルサイズあるいは同じパネルサイズでのパ
ネルあたり２つの回路がパネルレイアウトであった場合に飛躍的に上昇するだろ
う。追加費用を総裁するためには、位置決めエラーの改善が、スピンドルあたり
１枚のパネルだけがさらに大きなパネルサイズに使用されなければならない場合
にスピンドルあたり２枚のパネルの穿孔を可能にする可能性がある。パネルサイ
ズが変化しない場合、位置決めに影響を及ぼすエラーモードが改善されなければ
ならない。

【０１４８】 実施例４ ６つのシグマツールを使用する組織的なアプローチが、どのような長期の問題
なのかおよび短期では何を行うことができるかに関する徹底的な理解を提供する
。アプローチは以下の通りである。

【０１４９】 ・プロセス測定 ・プロセス分析 ・プロセス改善 ・プロセス制御 このアプローチは、変動の原因を見つけることができ、恒久的な改善策を実現し
、制御することができるという仮定に基づいている。試験計画（ＤＯＥ）を通し
て、製造工場は、位置決めエラーの原因を、短期的な展望と長期的な展望の両方
から分析し、最小限に抑えることができる。

【０１５０】 図１９から見られるように、プロセス測定は、位置決めエラーモードを特定し
、位置決めエラーが無作為に動作するかどうかを判断する上で重要であり、マシ
ン、シフト、オペレータ、時刻、週、月、または年と関連付けられている。プロ
セス変数の測定値は、プロセス分析に必要とされるデータを提供する。注意深い
測定からのデータがない場合、分析は意見に任され、実現される処置は現実の改
善策につながることはできない。

【０１５１】 パネルあたり３つの回路および６．５ミルＤＲＡのある１８“ｘ２４”多層ボ
ードのある例を考える。データ収集、プロセス分析および位置決めシミュレータ
を使用して、プロセス改善オプションを探求することができる。シミュレータを
使用する一つの方法とは、異なる高い設定値と低い設定値を一度に１変数づつ調
査することだろう。６つのシグマという武器での最も強力なツールの１つは、試
験計画（ＤＯＥ）である。可能性を調査するさらに優れた方法は、すべての２つ
の係数の相互作用を含んだ３２実行分数階乗（３２ ｒｕｎ ｆｒａｃｔｉｏｎ
ａｌ ｆａｃｔｏｒｉａｌ）を使うことだろう。表３は、試験で使用される設定
値を示し、図２２が結果を示す。

【０１５２】 表３−ＤＯＥの変数設定値

【表３】 図２２を参照すると、位置決めシミュレータを使用するＤＯＥからの結果が示
されている。図２２では、行単位で上部から下部へ移動することが、平均（ａｖ
ｇ）ＴＰＲ、左上隅（ｕｌｃ）ＴＰＲ、左下隅（ｌｌｃ）ＴＰＲ、右上隅（ｕｒ
ｃ）ＴＰＲ、および右下隅（Ｉｒｃ）ＴＰＲの出力である。左から右へ列単位で
移動するのは、傾き、Ｘオフセット、Ｙオフセット、Ｘ収縮、Ｙ収縮、およびノ
イズの入力である。図２２のグラフから、上方への傾斜する線が、低い方の設定
値の法がより優れていることを示し、下方に傾斜する線が、高い方の設定値がよ
り優れていることを示し、水平線は影響がないことを示す。線の回りのエラーバ
ーは、退行に関して９５％の信頼区間である。

【０１５３】 コンピュータ上、図２２のグラフは動的であり、線の傾斜は、２つの係数相互
作用のために異なる可変設定値とともに変化する。ＤＯＥの分析を通して、全体
的な位置決めエラーに貢献するエラーの重要性をランク付けしてよい。例えば、
図２２をその現在の設定値で調べると、重要な影響の順序は、傾き、Ｘ収縮、Ｙ
収縮、およびノイズである。１ミルを超えるオフセットの改善は、有意義な位置
決め利益を有していない。

【０１５４】 この情報に基づき、どのエラーを処理するのかを決定する上でオプションを調
べてよい。これらのオプションは、多数のエラーまたはただ１つのエラーを変更
することを含む。例えば、傾きエラーおよび補正エラーを含む多数のエラーを削
減することを選んでよい。

【０１５５】 さらに、特定の例では、無作為エラーは、傾きエラーおよび補正エラーと比較
してその重要性が低いため、エラー削減の対象ではない。したがって、無作為エ
ラーの公差量はより大きくなる（つまり、ランダムノイズエラーの０．４ミルと
いう標準偏差を達成するためにスピンドルごとに１枚のパネルに穴をあけること
を必要としてよい処理は、必要とされない。現時点では、ドリルスタックはスピ
ンドルあたり２枚のパネルで維持され、ノイズを１ミル標準偏差に上げる）。ド
リルノイズのために無作為エラーを可能にすることは、特殊ロットケースでのあ
らゆる可変方法を制御することから離れることである。６つのシグマアプローチ
は、最も重要なエラーの変動削減を強調する。現実には、つねにあらゆる変数を
制御することは不可能である。

【０１５６】 代わりに、焦点は、改善につながる最も有意義なステップに当たる。推奨され
る改善策が表４に示されている。

【０１５７】 表４−推奨改善策

【表４】 位置決めシミュレータからの結果は、２．６７ミルという平均ＴＰＲ、４．４
ミルという左上隅ＴＰＲ、３．２ミルという左下隅ＴＰＲ、５．０ミルという右
上隅、４．０３ミルという右下隅ＴＰＲである。ＴＰＲのすべてが６．５ミルと
いうＤＲＡをしたまわっていても、位置決めシミュレータだけは１枚のパネルか
らの結果を示す。ランダムノイズがあるため、結果は実行から実行（パネルから
パネル）で変化するだろう。

【０１５８】 実施例５ 代わりに、ＤＯＥの焦点が、エラーのただ１つの原因の変化である場合。一例
として、ランダムノイズの原因は、位置決めシミュレータを使用して分析されて
よい。図２３は、１０００回のシミュレーション実行の最大ＴＰＲ結果のヒスト
グラムである。それぞれの実行は、パネル表面での１３０の場所で最大ＴＰＲ値
を採取することから成り立っていた。パネルの１４．７％に６．５ミルＤＲＡを
超える最大値があった場合も、それは必ずしも１４．７％の廃棄された回路があ
ることを意味しない。１０００のシミュレーショントライアルが図２１に記載さ
れる設定値で実行されると、パネルの１００％が６．５ミルを超える最大ＴＰＲ
値を有するだろう。１４．７％はパネル歩留まりであるが、パネルあたり３つの
回路の場合、回路歩留まりは４．５％となるため、スクラップ率のさらに優れた
概算は１４．７％・３＝４．５％予想スクラップである。

【０１５９】 ランダムノイズは、削減され、全体的な位置決めエラーに対する影響が分析さ
れてよい。例えば、スピンドルあたり１枚のパネル、このボードに穴が開けられ
ると、ドリルワンダー（ｗａｎｄｅｒ）は０．４ミル標準偏差に減少してよい。
図２４は、これらの条件下での１０００回のシミュレーショントライアルの最大
ＴＰＲ結果を示す。図２４は、スタックの高さが削減されると、スクラップがよ
り少ないことを示している。結果に基づき、オペレータは、スピンドルあたり１
枚のパネルに穴をあける費用の増加が、位置決めエラーの現象によって相殺され
るかどうかを分析してよい。加えて、典型的には、スタック高さを削減すること
によって穿孔を改善することは、位置決め歩留まりを改善することへの第１の動
きである。しかしながら、このステップからの本当の改善は、それ以外の位置決
めモードが小さいエラーを持たない限り、有益とはならないだろう。

【０１６０】 この詳細な説明は、制限的よりむしろ例証的と見なされ、すべての同等なもの
を含む以下の請求項が本発明の適用範囲を定めることが意図されることが理解さ
れることが意図される。

【０１６１】 付録Ａ ４つの異なるプリプレグスタイル（１０８０，２１１３、２１１６，７６２８
）、各コア層の間の２山のプリプレグ、３つの異なるコア層厚さ（４ミル、５ミ
ル、８ミル）および２つの異なる画像タイプ（信号、アース）に限定される８層
ボードの以下の設計変数を考える。さらに、平衡したコア層厚さおよびプリプレ
グの組み合わせだけが使用されるだろう。特に、８層のボードの場合、コア層１
厚さ＝コア層２厚さであり、プリプレグは多層構造の中心線の回りでの同じ型お
よび順序に従わなければならない。これが、標準製造慣行に従う。さらに、回路
画像の不平衡性質も、標準製造慣行である。

【０１６２】 外層の銅箔 プリプレグ1(1080,2113,2116,7628) プリプレグ2 層2(S,G) コア層1(4,5,8) 層3 プリプレグ3 プリプレグ4 層4 コア層2 層5 プリプレグ4 プリプレグ3 層6 コア層3 層7 プリプレグ2 プリプレグ1 外層の銅箔 色々な誘電層が使用されてよい。この例では、誘電層は、層間の２種類の異なる
プリプレグから構成されている。これらの条件下では、６４の異なるが画像組み
合わせ（２^６）、２５６の異なるプリプレグ組み合わせ（２^８）および９つの異
なるコア層厚さ組み合わせがある。考えられる組み合わせの総数は、１４７，４
５６（２５６ｘ６４ｘ９）である。

【０１６３】 ６４の画像組み合わせが以下に示される。

【０１６４】

【表５】 パターン 層２ 層３ 層４ 層５ 層６ 層７ 構成 111111 s s s s s s 5 111112 s s s s s g 10 111121 s s s s g s 10 111122 s s s s g g 11 111211 s s s g s s 8 111212 s s s g s g 12 111221 s s s g g s 12 111222 s s s g g g 13 112111 s s g s s s 8 112112 s s g s s g 12 112121 s s g s g s 12 112122 s s g s g g 13 112211 s s g g s s 1 112212 s s g g s g 14 112221 s s g g g s 14 112222 s s g g g g 15 121111 s g s s s s 10 121112 s g s s s g 3 121121 s g s s g s 3 121122 s g s s g g 16 121211 s g s g s s 17 121212 s g s g s g 7 121221 s g s g g s 7 121222 s g s g g g 16 122111 s g g s s s 17 122112 s g g s s g 7 122121 s g g s g s 7 122122 s g g s g g 18 122211 s g g g s s 19 122212 s g g g s g 4 122221 s g g g g s 4 122222 s g g g g g 20 211111 g s s s s s 10 211112 g s s s s g 3 211121 g s s s g s 3 211122 g s s s g g 16 211211 g s s g s s 17 211212 g s s g s g 7 211221 g s s g g s 7 211222 g s s g g g 18 212111 g s g s s s 17 212112 g s g s s g 7 212121 g s g s g s 7 212122 g s g s g g 18 212211 g s g g s s 14 212212 g s g g s g 4 212221 g s g g g s 4 212222 g s g g g g 20 221111 g g s s s s 11 221112 g g s s s g 16 221121 g g s s g s 16 221122 g g s s g g 2 221211 g g s g s s 13 221212 g g s g s g 18 221221 g g s g g s 18 221222 g g s g g g 21 222111 g g g s s s 13 222112 g g g s s g 18 222121 g g g s g s 18 222122 g g g s g g 21 222211 g g g g s s 15 222212 g g g g s g 20 222221 g g g g g s 20 222222 g g g g g g 6 ｓ／ｇのコア層の順序が関係なく、２３コア層およびｂ６７コア層が交換できる
場合には、組み合わせは２１の構成に削減される。いくつかの例：ｓｇ／ｓｇ／
ｇｓは、ｇｓ／ｇｓ／ｇｓがｇｓ／ｓｇ／ｓｇと同じなので同じである。ｇｓ／
ｇｇ／ｇｇは、ｇｇ／ｇｇ／ｓｇがｇｇ／ｇｇ／ｇｓと同じであるので同じであ
る。

【０１６５】 ２１の構成は、試験設計の４つの構成から引き出すことができる。４つの構成
とは、以下の通りである。

【０１６６】

【表６】 コア層１ コア層２ コア層３ 構成１ ss/gg/ss ss gg ss 構成２ ss/gg/ss ss gg ss 構成３ gs/ss/sg gs ss sg 構成４ gs/gg/sg gs gg sg 構成５ ss/ss/ss 構成１ 構成３ 構成１ 構成６ gg/gg/gg 構成２ 構成４ 構成２ 構成７ gs/gs/sg 平均(c3,c4) 平均(c3,c4) 平均(c3,c4) 構成８ ss/gs/ss 構成１ 平均(c3,c4) 構成１ 構成９ gs/gs/gg 構成２ 平均(c2,c4) 構成２ 構成１０ gs/ss/ss 構成１ 構成３ 構成３ 構成１１ gg/ss/ss 構成１ 構成２ 構成２ 構成１２ gs/gs/ss 平均(c3,c4) 平均(c3,c4) 構成１ 構成１３ ss/gs/gg 構成１ 平均(c3,c4) 構成２ 構成１４ ss/gg/sg 構成１ 構成４ 構成４ 構成１５ ss/gg/gg 構成１ 構成４ 構成２ 構成１６ gs/ss/sg 構成３ 構成２ 構成２ 構成１７ ss/gs/gs 構成１ 平均(c3,c4) 平均(c3,c4) 構成１８ gs/gs/gg 平均(c3,c4) 平均(c3,c4) 構成２ 構成１９ gs/gg/ss 構成４ 構成４ 構成１ 構成２０ gs/gg/gg 構成４ 構成４ 構成２ 構成２１ gg/sg/gg 構成２ 構成４ 構成２

【０１６７】 付録Ｂ

【表７】

【図面の簡単な説明】

【図１】 従来技術による補正マトリクスである。

【図２】 大きなプリント回路基板工場のための補正プロセスのための簡略化したプロセ
ス・マップのフローチャートである。

【図３】 多層基板の実施例である。

【図４ａ】 デザイン・ルール・アロケーション（ＤＲＡ）とＴＰＲの図説である。

【図４ｂ】 一般用途のコンピュータ、入力装置及び出力装置のブロック図である。

【図５】 Ｘ（水平）及びＹ（垂直）オフセットエラーに関する位置決めシミュレータか
らの出力である。

【図６ａ】 傾きエラーに関する位置決めシミュレータからの出力である。

【図６ｂ】 オフセット及び傾きエラーに関する位置決めシミュレータからの出力である。

【図７】 板表面上のランダムノイズに関する位置決めシミュレータからの出力である。

【図８ａ】 Ｘ及びＹ補正エラーに関する位置決めシミュレータからの出力である。

【図８ｂ】 図８ａの輪郭プロットである。

【図８ｃ】 Ｘ及びＹ補正エラーに関する位置決めシミュレータからのベクトル・プロット
である。

【図９】 本発明の実施の形態にかかる補正エラーのモデル化するに関するフローチャー
トである。

【図１０ａ】 ４ミルの厚さを有するコア層に関する補正マトリクスを生成するための試験の
結果の表である。

【図１０ｂ】 ５ミルの厚さを有するコア層に関する補正マトリクスを生成するための試験の
結果の表である。

【図１０ｃ】 ８ミルの厚さを有するコア層に関する補正マトリクスを生成するための試験の
結果の表である。

【図１１ａ】 ４ミルの厚さを有する外側コア層のワープ方向に関する補正モデルの方程式の
係数である。

【図１１ｂ】 ４ミルの厚さを有する外側コア層のフィル方向に関する補正モデルの方程式の
係数である。

【図１１ｃ】 ５ミルの厚さを有する外側コア層のワープ方向に関する補正モデルの方程式の
係数である。

【図１１ｄ】 ５ミルの厚さを有する外側コア層のフィル方向に関する補正モデルの方程式の
係数である。

【図１１ｅ】 ８ミルの厚さを有する外側コア層のワープ方向に関する補正モデルの方程式の
係数である。

【図１１ｆ】 ８ミルの厚さを有する外側コア層のフィル方向に関する補正モデルの方程式の
係数である。

【図１１ｇ】 ４ミルの厚さを有する内側コア層のワープ方向に関する補正モデルの方程式の
係数である。

【図１１ｈ】 ４ミルの厚さを有する内側コア層のフィル方向に関する補正モデルの方程式の
係数である。

【図１１ｉ】 ５ミルの厚さを有する内側コア層のワープ方向に関する補正モデルの方程式の
係数である。

【図１１ｊ】 ５ミルの厚さを有する内側コア層のフィル方向に関する補正モデルの方程式の
係数である。

【図１１ｋ】 ８ミルの厚さを有する内側コア層のワープ方向に関する補正モデルの方程式の
係数である。

【図１１Ｌ】 ８ミルの厚さを有する内側コア層のフィル方向に関する補正モデルの方程式の
係数である。

【図１２】 多層プリント回路基板の種々の形態の縦横の補正エラーのプロットである。

【図１３】 製造前及び製造中に補正モデルを用いた実施例のフローチャートである。

【図１４ａ】 樹脂の割合及び硬化剤の割合が変化するときの、６ミルのコア層のワープ方向
に関する動きの試験結果のグラフである。

【図１４ｂ】 樹脂の割合及び硬化剤の割合が変化するときの、６ミルのコア層のフィル方向
に関する動きの試験結果のグラフである。

【図１４ｃ】 ６ミルのコア層の樹脂の割合及び硬化の度合いを変化させたときのワープ方向
における補正エラーのグラフである。

【図１４ｄ】 ６ミルのコア層の樹脂の割合及び硬化の度合いを変化させたときのフィル方向
における補正エラーのグラフである。

【図１５ａ】 本発明の実施の形態に係る位置決めエラーを計算及びシミュレートするフロー
チャートである。

【図１５ｂ】 製造前及び製造中に位置決めシミュレータを用いた実施例のフローチャートで
ある。

【図１６】 ベースライン測定結果のグラフである。

【図１７】 最悪のケースのＴＰＲを示す、試験結果のヒストグラムである。

【図１８】 ポスト・エッチング・パンチ・マシンに関する故障モード効果解析（ＦＭＥＡ
）の表である。

【図１９】 単一のポスト・エッチング・パンチ・マシン（ＰＥＰ）での２５内層板につ
いての生産データである。

【図２０】 一つの実施例における位置決めエラーの組合わせからの板表面上の結果を示す
位置決めシミュレータの出力の輪郭プロットである。

【図２１】 第２の実施例における位置決めエラーの組合わせからの板表面上の結果を示す
位置決めシミュレータの出力の輪郭プロットである。

【図２２】 位置決めシミュレータを用いた試験計画（ＤＯＥ）からの結果である。

【図２３】 １０００のシミュレーションからの最大ＴＰＲ結果のヒストグラムである。

【図２４】 プリント回路基板の工程の修正後の１０００のシミュレーションからの最大Ｔ
ＰＲ結果のヒストグラムである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョーンズ、 ブラッドリー エイ． アメリカ合衆国 27513 ノースキャロラ イナ州 ケイリー オーク アイランド ドライブ 201 Ｆターム(参考） 5E346 AA22 CC04 CC09 CC32 DD02 DD12 DD32 EE04 EE09 EE15 FF01 GG15 GG22 GG28 HH33

Claims (23)

【特許請求の範囲】
1. 【請求項１】 コア間の少なくとも一つの誘電層を用いる多数のコア層を有
   した複数のプリント回路基板を用意するステップと、 製造に起因した各プリント回路基板の少なくとも一つのコア層の動きを測定す
   るステップと、 前記コア層の動き及び前記少なくとも一つの誘電層に基づいて補正モデルを生
   成するステップ とからなることを特徴とするプリント回路基板の位置決め中の補正モデル化方
   法。
2. 【請求項２】 前記コア層がｘ及びｙ方向を有し、前記少なくとも一つのコ
   ア層の動きを測定するステップが、前記ｘ及びｙ方向の動きの測定を含むことを
   特徴とする請求項１に記載の補正モデル化方法。
3. 【請求項３】 前記プリント回路基板は内側及び外側のコア層を有し、前記
   少なくとも一つのコア層の動きを測定するステップが、前記内側コア層及び外側
   コア層のｘ及びｙ方向の動きの測定を含むことを特徴とする請求項２に記載の補
   正モデル化方法。
4. 【請求項４】 前記補正モデルを生成するステップが、ｘ及びｙ方向の動き
   の測定値を平均化することを含むことを特徴とする請求項２に記載の補正モデル
   化方法。
5. 【請求項５】 前記少なくとも一つの誘電層が複数のプリプレグを有し、前
   記補正モデルが、プリント回路基板の少なくとも一つのコア層の動きの測定及び
   前記プリプレグに基づいていることを特徴とする請求項１に記載の補正モデル化
   方法。
6. 【請求項６】 前記少なくとも一つの誘電層が、樹脂の割合が異なる複数の
   プリプレグを有し、前記補正モデルが、プリント回路基板の少なくとも一つのコ
   ア層の動きの測定及び前記樹脂の割合が異なるプリプレグに基づいていることを
   特徴とする請求項１に記載の補正モデル化方法。
7. 【請求項７】 前記コア層が４つの角を有する矩形状であり、前記少なくと
   も一つのコア層の動きを測定するステップが、前記コア層の４つの角の動きの測
   定を含むことを特徴とする請求項１に記載の補正モデル化方法。
8. 【請求項８】 前記補正モデルを生成するステップが、試験に基づいて表を
   生成することを含むことを特徴とする請求項１に記載の補正モデル化方法。
9. 【請求項９】 前記補正モデルを生成するステップが、一連の係数を有する
   方程式を生成することを含むことを特徴とする請求項１に記載の補正モデル化方
   法。
10. 【請求項１０】 前記補正モデルを生成するステップが、前記コア層の動き
    のグラフを生成することを含むことを特徴とする請求項１に記載の補正モデル化
    方法。
11. 【請求項１１】 前記プリント回路基板が層としての回路を前記コア層上に
    有し、前記補正モデルが、前記プリント回路基板、前記誘電層及び前記回路のコ
    ア層の測定に基づいていることを特徴とする請求項１に記載の補正モデル化方法
    。
12. 【請求項１２】 前記回路が、信号、アース、及び信号及びアースの混合か
    らなるグループから選択されることを特徴とする請求項１１に記載の補正モデル
    化方法。
13. 【請求項１３】 前記コア層の測定を測定するステップが所定時間に行われ
    、前記補正モデルを生成するステップが、前記コア層の動き、前記少なくとも一
    つの誘電層及び前記所定時間に基づいていることを特徴とする請求項１に記載の
    補正モデル化方法。
14. 【請求項１４】 コア層がプリント回路基板の中での位置を有し、該コア層
    の間に誘電層を有する多数のコア層を有するプリント回路基板を用意するステッ
    プと、 プリント回路基板の製造に起因した前記コア層の動きを測定するステップと、 前記コア層の動き及び前記プリント回路基板内のコア層の位置に基づいて補正
    モデルを生成するステップ とからなることを特徴とするプリント回路基板の位置決め中の補正モデル化方
    法。
15. 【請求項１５】 前記位置が外側のコア層及び内側のコア層を含み、前記補
    正モデルを生成するステップが、前記コア層が外側のコア層か内側のコア層かに
    基づいて前記補正モデルを生成することを含むことを特徴とする請求項１４に記
    載の補正モデル化方法。
16. 【請求項１６】 少なくとも第１のコア層及び第２のコア層を有するプリン
    ト回路基板に、少なくとも前記第１のコア層の一方の側及び少なくとも前記第２
    のコア層の一方の側に回路配線を設けるステップと、 各コア層の動きを測定するために、製造後のプリント回路基板のコア層を測定
    するステップと、 プリント回路基板のコア層の測定に基づき、少なくとも前記第１のコア層の一
    方の側及び少なくとも前記第２のコア層の一方の側の回路配線に基づいて補正モ
    デルを生成するステップ とからなることを特徴とするプリント回路基板の位置決め中の補正モデル化方
    法。
17. 【請求項１７】 前記回路配線が、信号、アース、及び信号とアースの混合
    からなるグループから選択されることを特徴とする請求項１６に記載の補正モデ
    ル化方法。
18. 【請求項１８】 多層プリント回路基板内のコア層の位置、誘電層及び隣接
    するコア層上の回路から成るグループから選択された、前記多層プリント回路基
    板の少なくとも一つの特性を識別するステップと、 補正モデルから、少なくとも一つの特性に基づいて少なくとも一つの補正係数
    を生成するステップと、 前記回路を前記少なくとも一つの補正係数に基づいて修正するステップ とからなることを特徴とする多数のコア層、該コア層上の回路及び回路間に誘
    電層を有する多層プリント回路基板の処理中の補正エラー低減方法。
19. 【請求項１９】 少なくとも一つの誘電層、多数のコア層、前記多数のコア
    層上の回路配置を有する多層プリント回路基板内の補正エラーを決定するシミュ
    レータであって、 プロセッサと、 前記少なくとも一つの誘電層、積層内のコア層の位置、前記多数のコア層上の
    回路配置、多層プリント回路基板のアセンブリ及び前記コア層と前記誘電層間の
    相互作用から成るグループから選択された、前記多層プリント回路基板の少なく
    とも一つの特性に基づくＸ及びＹエラーの測定値から成る補正エラーデータのマ
    トリクスを含む、前記プロセッサに電気的に接続されたメモリ装置 とを具備するシミュレータ。
20. 【請求項２０】 多層プリント回路基板内の一つの層上の少なくとも複数の
    地点を編集するステップと、 修正された複数の地点の位置を生成するために、オフセットモデル、傾きモデ
    ル、補正モデル及びランダムノイズモデルに基づいて前記複数の地点の位置を修
    正するステップと、 前記複数の地点の位置と前記複数の地点の修正位置との比較を出力するステッ
    プ とからなることを特徴とするプリント回路基板の位置決め中のエラーシミュレ
    ート方法。
21. 【請求項２１】 前記比較を出力するステップが、前記複数の地点の位置及
    び前記複数の地点の修正位置をグラフ化することを含むことを特徴とする請求項
    ２０に記載の位置決め中のエラーシミュレート方法。
22. 【請求項２２】 完全な位置決めを達成するのに必要な正確な位置を決定す
    るステップと、 位置決め中に発生する、少なくとも２つのエラーの原因を識別するステップと
    、 相互依存する方法で、前記位置決め中に発生する、前記少なくとも２つのエラ
    ーの原因を組合わせるステップと、 前記少なくとも２つのエラーの原因の組合わせと前記正確な位置とを比較する
    ステップ とからなることを特徴とするプリント回路基板の位置決め中のエラーシミュレ
    ート方法。
23. 【請求項２３】 前記組合わせと前記正確な位置とを比較するステップが、
    前記少なくとも２つのエラーの原因の組み合わせに対応する位置をグラフ化する
    こと、及び前記正確な位置をグラフ化することを含むことを特徴とする請求項２
    ２に記載の位置決め中のエラーシミュレート方法。