KR20020002481A - 인쇄회로기판을 제조하기 위한 보상 모델 및 정합시뮬레이터 장치 및 방법 - Google Patents

Abstract

본 발명은 다층 인쇄회로기판의 보상 에러 모델링 및 정합 에러 시뮬레이팅을 위한 장치 및 방법에 관한 것이다. 본 발명에서는 보상 에러를 모델링하기 위하여 실험이 수행되는데, 상기 실험에서 보상 에러의 인자는 유전층, 스택에서의 코어 위치, 회로 구성, 인쇄회로기판 부재, 그리고 코어 및 유전층 사이의 상호작용 중에서 하나 또는 다수이다. 정합 시뮬레이터는 패널 표면상의 전체 정합 에러를 모델링하기 위하여 상호 의존 방식으로 정합 에러 원인을 결합한다.

Description

인쇄회로기판을 제조하기 위한 보상 모델 및 정합 시뮬레이터 장치 및 방법 {COMPENSATION MODEL AND REGISTRATION SIMULATOR APPARATUS AND METHOD FOR MANUFACTURING OF PRINTED CIRCUIT BOARDS}

인쇄회로기판 산업 분야에서 정합시 직면하게 되거나 중요하게된 몇 가지 문제점이 있다. 드릴 또는 전기 테스팅 사이트에서 MLB 스크랩 파일(pile)의 검사는 이해할 수 없고 혼란스러울 수 있다. 로트(lot)중 하나의 회로 또는 패널 상의 한 회로는 완전할 수 있지만, 다음 회로는 혼동을 야기하는 패턴 에러를 가질 수 있다. 스크랩(scrap) 양이 많으면, 즉시 회로 기판 설계 변경이 요구된다. 때때로 정합 문제를 교정하는데 필요한 변경은 명확치가 않아서 수행된 변경은 만족스럽지 못한 결과를 준다.

다층 인쇄회로기판 정합 에러는 여러 가지 원인으로부터 발생하는데: 이들은 (1) 오프셋 에러; (2) 각도 에러; (3) 랜덤 노이즈; (4) 보상을 포함한다. 보상 에러는 코어와 유전체의 다층 적층 후에 발생되는 재료 이동에 의한 MLB의 수축 또는 확장을 추정할 때의 오류로부터 발생된다.

불행하게도, 요구되는 보상치를 추정할 때, 종래 기술에서는 전체 다층 기판 설계와 구성을 고려하지 않고 단순히 이미지에 의하여 개별 코어 상의 구리량 및 코어 두께를 고려하였다. 종래 기술에서 매트릭스를 형성하기 위하여 이용되는 데이터는 과거의 제조 정보를 기초로 한다. 이들 종래 모델은 요구되는 보상치를 정확하게 추정하는데 실패했으며, 또한 모델 제품과 실제 제품사이에 ±15mil 정도의 에러를 발생시킨다. 종래 보상 매트릭스의 한 예는 도 1에 도시된다. 매트릭스는 24"×18"패널에 대한 것이며, 여기서 X-방향(warp direction)은 18"이고 Y-방향(fill direction)은 24"이다. 종래 매트릭스는 이미지에 의한 코어상의 구리량 및 코어 두께에만 전적으로 의존하기 때문에, 보상 에러 감소에 있어서 유용하지 못하다.

실제로, 종래 보상 매트릭스를 이용할 경우 다층 인쇄회로기판의 처리를 방해한다. 도 2는 대형 인쇄회로기판 공장의 보상 프로세스에 대한 간략화된 프로세스 맵의 흐름도를 도시한다. 제 2도에 도시된 피드백 프로세스에서, 잘못된 정보의 부가에 의하여 작은 오류가 발생하고 이는 큰 정합 에러를 야기한다. 도 2의 화살표(30)는 매우 불안정한 프로세스 영역을 지시한다. 이는 피드백 정보가 잘못되거나 긴 지연 기간 후에 피드백이 발생할 경우 야기된다. 불행하게도, 프로세스 중에 많은 작업이 이루어지는 인쇄회로기판 공장의 속성은 바람직하지 못한 지연 기간을 제거하는데 상당한 제한을 가진다. 또한 불완전한 정보와 입력 지연은 진행 중에 보상치 변경을 하는데 제한을 가진다. 완전한 제품 로트가 방출된 후에 보상치를 변경하는 것은 프로세스를 방해할 뿐이며, 이는 스크랩 비율을 증가시킨다. 보상 에러를 개선하는 한 방법은 제조 전에 직무에 대한 보상 예측 정확도를 개선시키는 것이다. 과거 제조 데이터 세트를 기초로 한 종래 전략은 재료 이동을 제어하는 중요한 변수와 상호작용을 검출하기 위한 필요한 설계 배합이 부족하다. 따라서, 종래 보상 매트릭스는 제조 전에 에러를 정확하게 예측하지 못하여, 제조 중에 고비용의 변형이 요구된다.

도 2의 블록(32)에서, 초기 보상값은 도 1의 사이징(sizing) 매트릭스로부터 선택된다. 블록(34)에서, 테스트 북(book)(상하로 쌓인 대략 10개 이상의 MLB) 및 제 1제조 로트가 제조를 위하여 투하(시작)된다. 시간적인 압력 때문에, 일반적으로 제조 문제가 있는지(즉, 예측된 보상치가 실제로 보정되어야 하는지)를 결정하기 위하여 먼저 테스트를 수행하고 다음에 실제 제조를 수행하는 것은 바람직하지 않다. 대신, 테스트 북 및 제조 로트는 동시에 제조를 위하여 준비되어야 한다. 블록(36)에서, 테스트 북은 에러가 측정되고 제조가 수행된다. 다음에, 블록(38)에서, 과잉 공급품(에칭된 층을 가진 추가 코어들)이 코어 재고품에 쌓인다. 인쇄회로기판중 일부는 불량으로 예상되기 때문에, 층을 가진 추가 코어의 과잉 공급품이 제조된다. 과잉 공급품은 필요할 경우에 저장된다.

도 8의 블록(40)에서, 블록(42)의 테스트 북의 측정을 기초로, 보상 에러를 감소시키기 위하여 패턴작업(artwork)이 변경된다. 그러나, 이전 로트가 제조 라인에 여전히 있기 때문에, 블록(44)에 도시된 바와 같이, 이전 로트가 여전히 사용되어, 제조시 문제를 보정한다는 점에 있어서 불안정한 지연을 야기한다. 그리고, 시간적인 압력 때문에, 블록(46)에 도시된 바와 같이, 이전 코어가 제조에 여전히사용된다.

MLB 정합 에러를 결정하고 보정하는 현재 방법은 효율적이지 않고 예측할 수 없어, 많은 양의 스크랩을 발생시킨다. 따라서, 제조 중이 아닌 제조 전에 정합 에러, 특히 보상 에러를 결정할 필요가 있다.

또한, 종래 기술은 여러 가지 정합 에러 원인 사이의 상호작용을 식별하는데 실패했다. 일반적으로, 종래 기술은 전체 정합 에러를 계산하고자 할 때 정합 에러 원인을 포함하는 변이만을 부가한다. 예를 들어, 패턴 작업으로부터의 보상 에러, 나중의 에칭 펀치 머신으로부터의 오프셋 에러와 각도 에러 및 드릴 머신으로부터의 랜덤 노이즈은 제곱의 합을 이용하여 결합될 수 없다. 그러나, 이러한 일차원적 분석은 어떻게 에러가 전체 패널 표면에 발생하고 정합 에러 원인이 서로 의존하여, 복잡하고 외관상 설명할 수 없는 정합 에러 패턴을 야기하는지를 통찰할 수 없다. 따라서 MLB 정합을 개선하기 위하여 모든 종류의 에러의 상호작용을 고려할 필요가 있다.

본 발명은 다층 인쇄회로기판(MLB)에 관한 것이며, 특히 적층하기 전의 인쇄회로기판의 정합(registration)에 관한 것이다.

도 1은 종래 보상 매트릭스이다.

도 2는 대형 인쇄회로기판 공장을 위한 보상 프로세스의 간략화된 프로세스 맵 흐름도이다.

도 3은 다층 기판의 예이다.

도 4a는 설계 규정 할당(DRA; Design Rule Allocation) 및 실제 위치 반경(TPR)에 대한 그래프이다.

도 4b는 범용 컴퓨터, 입력 디바이스 및 출력 디바이스의 블록도이다.

도 5는 X(수평) 및 Y(수직) 오프셋 에러에 대한 정합 시뮬레이터로부터의 출력이다.

도 6a는 각도 에러에 대한 정합 시뮬레이터로부터의 출력이다.

도 6b는 오프셋 및 각도 에러에 대한 정합 시뮬레이터로부터의 출력이다.

도 7은 패널 표면상의 랜덤 노이즈에 대한 정합 시뮬레이터로부터의 출력이다.

도 8a는 X 및 Y 보상 에러에 대한 정합 시뮬레이터로부터의 출력이다.

도 8b는 도 8a의 윤곽도(contour plot)이다.

도 8c는 X 및 Y 보상 에러에 대한 정합 시뮬레이터로부터의 벡터도이다.

도 9는 본 발명의 실시예에 따른 보상 에러 모델의 흐름도이다.

도 10a-c는 4mil, 5mil 및 8mil 두께를 가진 코어에 대한 보상 매트릭스를 발생시키기 위한 실험 결과표이다.

도 11a-f는 4mil 웝(warp)과 필(fill), 5mil 웝과 필 및 8mil 웝과 필의 두께를 가진 외부 코어에 대한 보상 모델의 방정식 계수이다.

도 11g-l은 4mil 웝과 필, 5mil 웝과 필 및 8mil 웝과 필의 두께를 가진 내부 코어에 대한 보상 모델의 방정식 계수이다.

도 12는 다층 인쇄회로기판의 여러 구성에 대한 웝과 필 보상 에러 구상을 나타낸다.

도 13은 제조 전에 그리고 제조 중에 보상 모델의 이용예에 대한 흐름도이다.

도 14a 및 14b는 수지 퍼센트와 경화 퍼센트가 변경될 때 6mil 코어에 대한 웝과 필의 이동 검사 결과 그래프이다.

도 14c 및 14d는 6mil 코어에 대하여 레진 퍼센트와 경화도를 변경시킬 때 웝과 필의 보상 에러 그래프이다.

도 15a는 본 발명의 실시예에 따른 정합 에러의 계산과 시뮬레이팅의 흐름도이다.

도 15b는 제조 전에 그리고 제조 중에 정합 시뮬레이터의 이용예에 대한 흐름도이다.

도 16은 기준선 측정 결과를 막대그래프로 나타낸 그래프이다.

도 17은 최악의 TPR 이력을 보여주는 것을 포함한 실행된 실험 결과의 막대 그래프이다.

도 18은 사후 에칭 펀치 머신 상에서의 결함 모드 및 효과 분석(FMEA) 표이다.

도 19는 하나의 사후 에칭 펀치 머신(PEP)에서 25내부층 패널상의 제조 데이터이다.

도 20은 한 실시예에서 정합 에러의 결합에 의한 패널 표면상의 결과를 나타내는 정합 시뮬레이터의 출력에 대한 윤곽도이다.

도 21은 제 2 실시예에서 정합 에러의 결합에 의한 패널 표면상의 결과를 나타내는 정합 시뮬레이터의 출력에 대한 윤곽도이다.

도 22는 정합 시뮬레이터를 이용한 실험 설계(DOE)로부터의 결과이다.

도 23은 1000번의 시뮬레이션 수행으로부터의 최대 TPR 결과에 대한 막대그래프이다.

도 24는 인쇄회로기판의 프로세스 변경 후에 1000번의 시뮬레이션 시험으로부터의 최대 TPR 결과에 대한 막대그래프이다.

본 발명의 제 1태양으로서, 인쇄회로기판의 정합 중에 보상을 모델링하는 방법이 제공된다. 이 방법은 코어 사이에서 적어도 하나의 유전층을 이용하는 다수 코어를 다수의 인쇄회로기판에 제공하는 단계를 포함한다. 이 방법은 또한 제조에 의한 각각의 인쇄회로기판중 적어도 하나의 코어의 이동을 측정하는 단계를 포함한다. 그리고, 이 방법은 코어 이동 및 적어도 하나의 유전층을 기초로 보상 모델을 발생시키는 단계를 포함한다.

본 발명의 제 2태양으로서, 인쇄회로기판의 정합 중에 보상을 모델링하는 방법이 제공된다. 이 방법은 코어 사이에서 유전층을 가진 다수 코어를 다수의 인쇄회로기판에 제공하는 단계를 포함하는데, 상기 코어는 인쇄회로기판에 위치한다. 이 방법은 또한 인쇄회로기판의 제조에 의한 코어의 이동을 측정하는 단계를 포함한다. 그리고, 이 방법은 코어 이동 및 인쇄회로기판에서의 코어 위치를 기초로 보상 모델을 발생시키는 단계를 포함한다.

본 발명의 제 3태양으로서, 인쇄회로기판의 정합 중에 보상을 모델링하는 방법이 제공된다. 이 방법은 적어도 하나의 제 1코어 및 제 2코어를 가진 인쇄회로기판를 제공하는 단계를 포함하며, 상기 제 1코어의 적어도 한면 및 상기 제 2코어의 적어도 한면상에 회로가 배치된다. 이 방법은 또한 각각의 코어의 이동을 측정하기 위하여 제조 후에 인쇄회로기판의 코어를 측정하는 단계를 포함한다. 그리고, 이 방법은 인쇄회로기판의 코어 측정 및 제 1코어의 적어도 한면과 제 2코어의 적어도 한면 상의 회로 배치를 기초로 보상 모델을 발생시키는 단계를 포함한다.

본 발명의 제 4태양으로서, 다수의 코어, 코어상의 회로 및 상기 회로 사이의 유전층을 가진 다층 인쇄회로기판를 처리하는 중에 보상 에러를 감소시키는 방법이 제공된다. 이 방법은 다층 인쇄회로기판의 코어 위치, 유전층 및 인접 코어상의 회로로 이루어진 그룹으로부터 선택된 다층 인쇄회로기판의 적어도 하나의 특징을 식별하는 단계를 포함한다. 이 방법은 또한 보상 모델로부터 적어도 하나의 상기 특징으로 기초로 적어도 하나의 보상 요인을 발생시키는 단계를 포함한다. 그리고, 이 방법은 적어도 하나의 보상 요인을 기초로 회로를 변경하는 단계를 포함한다.

본 발명의 제 5태양으로서, 적어도 하나의 유전층, 다수의 코어 및 다수의 코어상의 회로 구성을 가진 다층 인쇄회로기판에서의 보상 에러를 결정하는 시뮬레이터가 제공된다. 이 시뮬레이터는 프로세서 및 프로세서에 전기적으로 연결된 메모리 디바이스를 포함하며, 상기 메모리 디바이스는 적어도 하나의 유전층, 스택에서의 코어 위치, 다수의 코어상의 회로 구성, 다층 인쇄회로기판의 부재 및 코어와 유전층사이의 상호작용으로 이루어진 그룹으로부터 선택된 다층 인쇄회로기판의 적어도 하나의 특징을 기초로 한 X와 Y 에러 측정치를 포함하는 보상 에러 데이터 매트릭스를 가진다.

본 발명의 제 6태양으로서, 인쇄회로기판의 정합 중에 에러를 시뮬레이팅하는 방법이 제공된다. 이 방법은 다층 인쇄회로기판의 층상에 적어도 다수의 포인트를 수집하는 단계를 포함한다. 이 방법은 또한 다수의 포인트의 변경된 위치를 생성하기 위하여 오프셋 모델, 각도 모델, 보상 모델 및 랜덤 노이즈을 기초로 다수의 포인트를 변경하는 단계를 포함한다. 그리고, 이 방법은 다수의 포인트의 위치와 다수의 포인트의 변경된 위치의 비교치를 출력하는 단계를 포함한다.

본 발명의 제 7태양으로서, 인쇄회로기판의 정합 중에 에러를 시뮬레이팅하는 방법이 제공된다. 이 방법은 완전한 정합을 얻기 위해 필요한 실제 위치를 결정하는 단계를 포함한다. 이 방법은 정합 중에 발생하는 적어도 두 개의 에러 원인을 식별하는 단계를 포함한다. 이 방법은 상호의존 형태로 정합 중에 발생하는 적어도 두 개의 에러 원인을 결합하는 단계를 더 포함한다. 그리고, 이 방법은 적어도 두 개의 에러 원인의 결합을 실제 위치와 비교하는 단계를 포함한다.

본 발명의 목적은 인쇄회로기판의 적층 후에 요구되는 보상을 적절하게 추정하는 방법 및 장치를 제공하는 것이다.

본 발명의 다른 목적은 회로 패널 배치를 양호하게 설계하고 요구되는 제조 프로세스 제어를 이해하기 위하여 정합 에러를 시뮬레이팅하는 방법 및 장치를 제공하는 것이다.

다층 인쇄회로기판(MLB)은 다층의 회로들로 구성된다. 도전성 물질 또는 구리와 같은 금속으로 이루어진 회로들은 층으로서 코어(core) 상에 에칭된다. 코어는 임의의 형상을 가질 수 있다. 통상적으로, 코어는 폭 18″(x방향)과 높이 24″(y방향)의 형상을 갖는 사각형상이다. 또한, 코어는 4mil, 5mil 및 8mil를 포함하는 다양한 두께(z방향)를 가질 수 있다. 전자부품의 크기를 줄이기 위해서, 회로기판은 소형화되고 있다. 회로기판의 크기와 두께를 줄이기 위해서, 적어도 두 개의 방안이 취해진다: (1) 회로가 코어의 양 면 상에 에칭되어 일층의 쌍을 형성하는 것과 (2) 코어가 서로의 위에 적층되는 것이 그것이다. 이와 같이, 통상적인 MLB는 3,4,5,10 또는 그 이상의 적층된 쌍의 코어를 가질 수 있다.

MLB를 조립하기 위해서, 개별 코어 상에 회로 이미지를 양면에 부착시키고 개별 회로 층이 각자 간섭하는 것을 방지하는 절연층으로 작용하도록 경계 층이 요구된다. 통상적으로, 경계 층은 프리프레그(prepreg)와 같은 유전층이 된다. 프리프레그는 통상적으로 수지에 스며든 유리 구조물(fabric)로 형성된다. 프리프레그는 수지가 부분적으로 경화된 b-스테이지 물질인 것으로 고려된다. 에칭된 회로 쌍을 갖는 코어는 통상적으로 완전히 경화된 c-스테이지 물질이다. 프로세싱 동안, 프리프레그 시트(sheet)가 층진 코어들 사이에 배치되고 압력 및 가열에 의해 경화된다. 이와 같이, 프리프레그는 코어들 사이에 개재되어 결합재와 유전 절연체로서 기능한다.

프리프레그가 아닌 유전층이 코어 층들 사이에 사용될 수 있다. 다른 유전층에는 수지 코팅된 포일(foil) 또는 다른 수지 또는 에폭시 코팅된 물질 또는 코어에 적층되는데 사용되는 물질이 포함된다.

서로 다른 레벨(level) 상의 회로들을 전기적으로 접속하기 위해서, 비아 또는 홀이 다양한 레벨의 코어들을 수직으로 관통하여 천공된다. 비아는 코어 회로상의 정확한 소정의 위치(예를 들어, 콘택)에서 회로 층들을 접속시킨다. 그러므로, 비아는 어떠한 오차범위 내에서 다층 상의 다층 회로들을 정렬시켜야 한다. 그렇지않으면, 비아는 적절한 회로에 접속되는 않을 것이며 목적하지 않은 회로와 같섭하여 회로 손상을 야기할 것이다. 비아가 올바른 회로에 정렬되도록 MLB를 설계하는 것은 정합(registration)이라 알려진 프로세스이다. 그러나, 인쇄회로기판의 제조(fabrication) 변수로 인하여, 정합 에러가 발생하며 이로인해 비아가 부적절하게 콘택과 정렬되고 존재하고 있는 회로를 간섭하게 되는 것이 발생한다. 이러한 정합 오류는 MLB 제조에 뒤따르는 회로 검사까지 명확히 나타나지 않는다.

도 3은 8층 MLB를 나타내는 개략도이다. 도 3는 설명을 목적으로 제공된 것이며, 인쇄회로기판의 층들의 상대적인 두께들을 나타내는 것은 아니다. 뒤이어 설명하는 바와 같이, 유전층들(도 3에서 50, 58, 66, 74)은 프리프레그(서로 다른 수지 함량과 서로 다른 경화를 갖는 다층의 프리프레그를 하나의 유전층 내에 포함함)로 이루어질 수 있다.

층2-7(도 3에서 52, 56, 60, 64, 68, 72)은 상이한 회로 구조의 신호, 접지 또는 신호 및 접지의 결합을 포함할 수 있다. 코어(도 3에서 54,62,70)는 4mil, 5mil 및 8mil를 포함하는 다양한 두께를 가질 수 있다. 층1 및 층8(도 3에서 48, 76)은 인쇄회로 기판 박판 바로 이전에 절연층 상에 위치하는 외부 포일 도전 물질이다. 외부 포일층은 회로가 인쇄회로기판 상에 이미지(image)되는 것을 가능케한다. 이러한 외부 층 회로 이미지들은 제조 후에 상당히 이동되지 않기 때문에 정합 에러를 발생시키지 않는다.

MLB 정합 에러는 디자인 규정 할당(DRA) 및 진정 위치 반경(TPR)에 의해 특징지워 진다. DRA는 층 위의 회로의 다음 부분의 에지에 대한 진정 위치(완전한 정합을 얻기 위해 요구됨)에서의 비아의 에지의 거리를 나타낸다. TPR은 진정 위치에 대한 반경 에러이며 정합 에러의 측정값이다. 도 4a를 참조하면, DRA와 TPR이 도식적으로 나타나 있다.

DRA는 모든 층들간의 피쳐(feature)의 간격을 나타낸다. 통상적으로 이러한 정보는 프로그램이 각 MLB 층상의 모든 피쳐를 관찰하고 DRA를 계산하는 컴퓨터 이용 설계(CAD) 파일로부터 얻어질 수 있다. 일부 기판에 대하여, 천공된 홀 또는 비아가 기판의 에지에 접근하는 것을 방지하기 위하여 환형 링 요구조건이 존재한다. 이것은 모든 인쇄회로기판에 대해 일반적으로 옳은 것은 아니다. DRA는 DRA를 위배하는 것이 전기적 단락을 생성하기 때문에 허용오차의 한계를 타나낸다. 통상적으로, DRA는 6.5mil 내지 16mil 사이이며, 6.5mil은 최초 정합 허용오차인 것으로 여겨진다.

도 4a에 도시된 바와 같이, TDR은 정합 에러의 측정값이다. 제곱 합의 제곱근의 이용은 TDR을 만들기 위해서 X 및 Y 방향의 에러를 결합한다. 통상적으로 TDR 및 DRA는 비교되며 TDR은 정합 스크랩(scrap)(즉, 인쇄회로기판의 오류)을 피하기 위해서 DRA 이하가 되어야 한다.

TDR에 기여하는 정합 에러 소스에는, (1) 오프셋(offset) 에러; (2) 각도 에러; (3) 랜덤 노이즈; 및 (4) 보상 에러가 포함된다. 인쇄 회로기판을 정합하는데 사용되는 기계 및 인쇄회로기판은 정합 에러의 원인이 된다. 통상적으로 오프셋 에러는 펀치, 피닝(pinning), 인쇄 및 드릴링과 같은 MLB 툴링(tooling)과 관련된다. 도 5를 참조하면, 정합 에러가 X(수평) 및 Y(수직) 오프셋 에러에 기초하는 본 발명의 정합 시뮬레이터의 출력값이 존재한다. X 오프셋 및 Y 오프셋 에러는 실험적으로 얻어질 수 있으며 블록(69) 및 블록(71) 각각에서 정합 시뮬레이터로 입력된다. 도 5와 다음 도면들에서, 십자표시(+)는 완벽 정합을 얻기 위해 요구되는 피쳐의 진정 위치를 나타낸다. 도면에서 별표시(*)는 정합 에러가 설명되는 경우의 피쳐의 위치를 나타낸다. 도 5는 패널 상의 각 2인치 간격에서의 진정 위치 및 정합 에러를 나타내는 130개의 그래픽 플롯(plot) 18" ×24" 패널을 나타낸다. 도면의 각 코너의 박스(79,80,81 및 82)는 진정 위치(TPR) 주변의 반지름에 의해 표시된 에러의 양을 나타낸다. TPR은 X 오프셋 에러(3mil) 및 Y오프셋 에러(-3mil)의 제곱의 합을 취하여 그 제곱근(4.24mil)을 취함으로써 계산될 수 있다. 플롯 상의 모든 점들로부터의 평균 TPR이 도 5에서 블록(78)의 상부 중앙 부분에 표시되어 있다. 도 5에 도시된 바와 같이, 오프셋 에러는 패널 표면 전체에서 균일하다. 균일 오프셋 에러의 원인의 한 예는 사후 에칭 펀치 머신의 부정렬이다. 인쇄회로기판 층들의 압착을 준비하면서, 사후 에칭 펀치 머신은 코어에 홀들을 천공한다. 펀치 머신이 정확히 정렬되지 않으면, 오프셋 에러가 일어날 수 있다. 오프셋 에러의 다른 예는 코어 주변에서의 층들의 부정렬이다. 도 3에 도시된 바와 같이, 층 4 및 층 5는 코어 2 상에 에칭된다. 그러나, 에칭 프로세스 전에 프린팅 프로세스에 에러가 존재하는 경우에, 층 4는 층 5에서 오프셋되어 오프셋 에러를 야기할 수 있다.

정합 에러의 두 번째 형태는 각도 에러이다. 각도 에러는 오프셋 에러와 유사하게 펀치, 피닝, 및 드릴링과 같은 MLB 툴링과 또한 관련되어 있다. 각도 에러는 각도 회전 중심과 각도 에러 각도를 갖는다.

분석 목적으로, 회전 각도의 중심은 하부 24″에지의 중심을 따른다. 각도 회전 중심을 이렇게 선택한 것은 단지 설명편의를 위한 것이며 오프셋 에러를 조정함에 따라 "이동"될 수 있다. 예를 들어, 도 6b에 도시된 바와 같이, 각도 회전 중심은 x 오프셋 에러를 조절함에 의해 층의 대략 중심으로 이동된다. 각도 에러는 비례 에러의 한 예이다. 각도 에러는 종종 인쇄회로 기판 숍(shop)에서 계산되지 않는데, 이는 측정하기 곤란하고 작은 각도는 전체 정합 에러에 많은 기여를 하지 않는 것으로 생각되기 때문이다. 작은 회전 각도가 문제를 일으키지 않는 다는 것을 평가하기 위해서, 12" 길이 × 9mil 높이의 삼각형을 고려하자. 그 각도는 단지 약 0.04도가 되며, 이는 매우 작은 에러를 야기하므로 대개 고려되지 않는다. 표1을 참조하면, 패널 에지의 하부를 따라 각도의 함수로서 TPR이 도시되어 있다. 전체 패널 표면(예를 들어 18" ×24")을 고려할 경우, 도 1의 TPR에 도시된 바와 같이 먼 코너에서는 훨씬 큰 에러가 만들어 진다.

[표 1] 각도의 함수로서의 TDR

도 6a를 참조하면, 본 발명의 정합 시뮬레이터로부터의 각도 에러 출력을 나타낸다. 각도 에러는 사후 에칭 펀치 머신의 출력을 포함하여 MLB 제조 중에 사용되는 기계의 출력을 조사함에 의해 얻어질 수 있다. 각도 에러는 블록 67에서 정합 시뮬레이터에 입력된다. 도 6a에 도시된 바와 같이, 하부 24″ 에지의 중심둘레의 0.02도(각도(deg))의 작은 회전이 4.19mil의 하부 좌측 및 우측 TPR과 7.55mil의 상부 좌측 및 상부 우측 TPR을 갖는 4.21mil의 평균 TPR을 만들어 낸다. 에칭 후에 따르는 이러한 코어의 천공과 같은 최적화 프로세스에서, 타겟에 대한 작은 교정(calibration) 에러에 의해 각도 에러가 발생될 수 있다. 사후 에칭 펀치 머신은 패널의 중심선에 근접하여 위치하는 타겟을 갖는다. 툴링 홀(또는 비아)를 천공하는 향상된 방법은 타겟이 네 개의 코너에 위치하도록 하여 작은 교정 에러가 각도 에러상의 에러 이하가 되도록 하는 것이다.

도 6a를 관찰하면, 각도 에러 만이 일부 잠재적인 미지 정합 에러를 발생시킨다. 예를 들어, 패널의 하부 절반은 패널의 상부 절반 보다 훨씬 잘 정합된다.상부 우측 코너에서의 정합 에러는 좌상향이며 하부 좌측 코너는 좌하향이다. 130개의 플롯 어레이로 인해 회전은 도 6a에서 명확해진다. 그러나, 제조 패널을 관찰하면, 각도 에러는 덜 명확하며 각도 에러를 보상 에러로 해석하는 것이 보편적이다. 이것은 패널의 좌측 또는 우측 절반이 고려되는 경우에만 모다 명확해진다. 각도 에러를 보상하기 위한 노력이 각도 에러에서 특별한 변화를 갖지 않는 보다 큰 보상 에러를 만들 수 있다. 잘못된 보상 변화로 인한 TPR의 증가가 놀라운 것이 될 수 있다. 따라서, 본 발명의 모델 및 시뮬레이터는 프로세스 수율을 감소시키는 에러를 갖는 수정 동작을 회피하기 위해서 보상 에러로부터 각도 에러와 오프셋 에러를 분리할 수 있는 측정 시스템을 제공한다.

정합 에러의 세 번째 소스는 다양한 소스들로부터 발생할 수 있는 랜덤 노이즈이다. 랜덤 노이즈의 일 예는 비아 홀의 드릴링에서 발생한다. 드릴 비트는 랜덤하게 움직이며 진정 위치 주변에서 산란되는 많은 점들을 만들어 낸다. 랜덤 노이즈의 다른 예에는 적층(lamination), 랜덤 툴링 에러, 및 랜덤 측정 노이즈 후의 개별 패널 이동에서의 차이가 포함된다.

도 7을 참조하면, 패널 표면을 따른 랜덤 노이즈 에러를 그래픽적으로 나타내는 본 발명의 정합 시뮬레이터로부터의 출력을 나타낸다. 정합 시뮬레이터는 X 및 Y방향에서 동일한 표준 편차를 갖는 랜덤 에러 성분의 정규 분포인 것으로 가정한다. 도 7은 블록 77로 도시된 바와 같이 1.5mil의 표준 편자 세팅값을 나타낸다. 통상적으로, 랜덤 에러는 심각한 것으로 간주되며 랜덤 노이즈 감소를 시도하는 다수의 인쇄 회로기판 제조 장비들에서의 절차들이 존재한다. 그러나, 다른 세개의 에러 모드의 크기로 인하여 랜덤 노이즈 에러를 감소시키려는 노력이 항상 결실을 맺는 것은 아니다. 특히, 종종 평가되지 않는 점은 오프셋 에러, 보상 에러, 및 각도 에러가 감소되는 경우에 보다 큰 랜덤 에러가 허용될 수 있다는 점이다. 그러나, 회로 밀도가 증가할수록, 보다 많은 구리를 갖는 보다 많은 층들과, 향상된 MLB 생산성에 대한 요구가 랜덤 노이즈를 감소시키는데 바람직하지 않은 조건들을 만들어 낸다.

다른 형태의 에러로는 보상 에러가 있다. 보상 에러는 코어 물질, 회로 레이아웃, 및 MLB 제조중의 유전층과 같은 MLB 물질 이동에 의해 기인한다. MLB 제조의 예들에는 유전층으로 코어를 샌드위칭하고, 복합체를 가열 압착하는 것이 포함된다. 물질 이동은 MLB 제조중에 겪게되는 다양한 MLB 층의 상대적 팽창 또는 수축을 나타낸다. 임의의 물질 이동은 회로 레이아웃이 예상 X,Y 위치에 대해 왜곡되거나 변경되는 것을 야기한다. 왜곡 및 이동으로 인헤, 코어 상에 에칭되는 회로 설계가 정합되지 않고 수정되어야 한다. 왜곡 및 이동으로 야기된 정합 에러에 대한 수정을 위해서, 엄격한 설계 허용한도를 갖는 인쇄회로기판이 박판 후에 발견된 물질 이동을 보상하기 위해서 신장되거나 압축된다. 예를 들어, 층이 보상 에러로 인해 10.0mil씩 비례적으로 줄어든다고 가정하면, 회로는 10.0mil씩 회로가 비례적으로 팽창하도록 수정되어야 한다. 따라서, 회로를 팽창시키는 것은 보상 에러로 인해 야기된 수축을 보상할 수 있다.

도 8a를 참조하면, X 및 Y 보상 에러를 식별하는 본 발명의 정합 시뮬레이터로부터의 결과가 도시되어 있다. X 및 Y 보상 에러는 블록 73 및 75 각각에서 정합 시뮬레이터에 기입된다. 보상 에러는 도 8a에 도시된 바와 같이 비례적이다. 0.5mil/inch의 X 성분 에러는 코너에서 6mil의 X 에러를 만들어 낸다(0.5×24/2). -0.5mil/inch의 Y 성분 에러는 코너에서 4.5mil의 Y 에러를 만들어 낸다. X 및 Y 성분이 결합되어 7.5mil의 코어 에러를 발생시킨다. 일부분에서의 비례 에러는 집중되거나 최적화될 수 있다. 예를 들어, 사후 에칭 펀치 머신은 패널 중심으로부터 외부로 비례적인 에러를 최소화하도록 설계된 하나의 툴링 장치의 예가 된다. 사후 에칭 펀치 머신이 펀싱 전에 식별하는 패널 표면 상에 타겟이 존재한다. 타겟이 수축으로 인해 이동된 경우에, 사후 에칭 펀치 머신은 에러를 최소화하기 위해 조절된다. 도 8a는 패널 표면에 걸쳐 완벽하게 최적화된 보상 에러를 나타낸다.

비례 에러에 대해, MLB 코너 TPR은 평균 MLB TPR 보다 더 크게된다. 이것이 도 8b에 윤곽 플롯으로 또는 도 8c에 벡터 플롯으로 도식적으로 나타내져 있으며, 각각은 본 발명의 시뮬레이션에 의해 만들어 진 것이다. 도 8b에서, 검은 부분은 양호한 정합을 나타내며 밝은 부분은 양호하지 못한 정합을 나타낸다. 도 8c에서, 짧은 길이를 갖는 벡터는 양호한 정합을 나타내고 긴 길이를 갖는 벡터는 양호하지 못한 정합을 나타낸다.

비례 에러가 압착 도중 물질 이동, 미끄러짐(slippage) 또는 회전으로 혼동되는 것이 보편적인 것은 아니다. 따라서, 이동을 안정화시키기 위해서, 박판화(lamination) 도중에 핀이 코너에 설치되어야 하는 것을 생각될 수 있다. 코너 비안정성이 특정 예에서 이동 또는 미끄러짐에 의한 것인지 여부는, 도 8a 내지 도 8c에 도시된 바와 같은 플롯들을 만들어 내는 본 발명의 시뮬레이션 방법에 의해 해답을 찾을 수 있는 문제이며, 위 실시예에서는 코너가 보상 에러로 인해 부적절하게 정합된 것이 도시되어 있다.

보상 에러 모델링

각도 에러, 오프셋 에러, 및 랜덤 노이즈는 잘 알려진 기계적 정합 에러 소스이다. 가장 잘 알려지지 않은 정합 에러는 보상 에러이며, 이는 기계적 및 물질적 소스 양자를 갖는다. 보상 에러용 MLB CAD 디자인 파일 데이터를 보상할 필요성 및 생산 전에 보상값을 예상할 수 없음이 복잡한 보상 절차를 요구하게 된다. 인쇄회로기판 숍이 고밀도 기판 디자인을 실장하는 경우에, 보상 절차의 복잡성과 다수의 보상 변화들을 관리하는 부담이 보다 복잡해 지며 생산성을 크게 감소시키는 높은 폐기율을 갖는 제조 불안정 주기를 야기할 수 있다.

MLB 제조 전 및 제조 중에 보상 에러를 최소화하기 위해서, 본 발명의 보상 모델은 정밀하고 철저한 보상 에러의 예상을 제공한다. 본 발명의 보상 모델은 종래기술에서 고려되지 않은 다양한 변수들을 평가한다. 이들 변수들에는, (1) 도전성 회로층의 조합(예컨대, 인접 코어상의 회로층); (2) 코어 주변의 절연층의 형태(예컨대, 상이한 형태의 프리프레그); (3) 코어 주변의 유전 물질 형태들의 조합(예컨대, 하나의 코아가 두 개의 상이한 형태의 프리프레그 사이에 위치하는 것); (4) 유전층, 코어 및 코어 상의 도전성 물질간의 상호작용; (5) 다층 적층에서 코어의 위치(예를 들어, 코어가 다층 기판의 코어 적층에 대해 내부 또는 외부위치에 존재하는 지 여부); (6) 유전층 내의 결합 물질의 양(예를 들어, 프리프레그 내의 수지 함량); (7) 유전 물질 겹의 개수; (8) 다층 기판의 코어(또는 층)의 개수; (9) 코어 상에 사용된 상이한 도전성 물질 두께; (10) 다층 기판의 코어 두께 조합의 크기; (11) 다층 기판 부재; 및 (12) 기판의 경화도가 포함된다.

본 발명의 실시예에서, MLB 제조 방법은 위에 열거된 11개의 특징들중 하나 이상이 고려되는 보상 모델을 사용하여 보상 에러가 최소화된다. 본 발명의 이 실시예에서, 상기 방법은 도 9의 흐름도를 따르며, 여기서 11개 특징들중 하나 이상에서 변이를 갖는 시험 기판 상에서 시험이 행해진다. 이들 시험을 통하여, 보상 모델이 생성될 수 있다. 그 외에도, 외삽(extrapolation)을 통하여, 모델은 다양한 MLB 구성에서 보상 에러를 예측하기 위하여 적용될 수 있다.

도 9의 블록(83)에서, 적어도 하나의 코어 두께가 선택된다. 바람직한 실시예에서, 다중 코어 두께가 사용된다. 다음에 기술하는 바와 같이, 도 10a,10b 및 10c에 도시된 보상 모델은 3개의 코어 즉 4mil, 5mil 및 8mil에 대해 보상된 것이다.

유전층의 적어도 하나의 특성은 도 9의 블록(84)에 도시된 바와 같이 모델링하기 위해 선택된다. 예시적인 유전층 특성은 유전체의 종류(즉, 상이한 종류들의 프리프레그), 본딩 재료의 종류(즉, 상이한 수지 퍼센트), 및 경화 퍼센트의 종류(즉, 높거나 낮은 경화 퍼센트)를 포함한다. 도 10a-c에 도시된 바와 같은 "유전체" 변수(90)는 사용된 유전층 재료에서의 변화를 나타낸다. 예를 들면, 상이한 종류의 퍼센트가 유전층으로서 사용될 수 있다. 도 10a-c에 도시된 실시예에서,4개의 "프리프레그"(102) 타입이 사용된다 (유전체=프리프레그(1080), 프리프레그(2113), 프리프레그(2116) 및 프리프레그(7628)에 각각 해당하는 1, 2, 3 및 4이다). 부가적인 프리프레그 특성이 결합될 수 있다. 예를 들면, 유전체=1은 표준 수지를 갖는 프리프레그 재료(1080)를 나타낸다. 유전체=5는 높은 수지를 갖는 프리프레그 재료(1080)를 나타낸다. 그 외에도, 경화율, 높은 경화 또는 낮은경화 등과 같은 유전체 특성은 사용된 유전체 용도에 조합될 수 있다. 그러므로, "유전체" 칼럼(90)에 리스트된 각 번호는 유전층의 하나이상의 특성을 가지는 재료를 인용한다.

그 외에도, 전형적으로, 기판은 프리프레그의 하나 이상의 파일이나 시트로 구축된다. 프리프레그(106,1080, 2113 및 2116)과 같은 얇은 글라스에 대해, 각 코어당 2겹의 프리프레그가 사용되는 것이 권장된다. 프리프레그(7628)에 대하여, 한 겹의 프리프레그 만이 사용되는 것이 권장된다. 이들 권장된 겹의 수는 표준 산업 실시를 반영한다.

도 9의 블록(85)에 도시된 바와 같이, 상이한 회로 레이아웃 구성이 선택된다. 바라직한 실시예에서, 도 10a-c의 칼럼 89의 "Config"는 코어상에서 회로층의 결합의 변화를 나타내는 수치를 포함한다. 인쇄회로기판의 코어상에서 가능한 여러가지 회로 레이아웃이 있다. 일 실시예에서, 회로 레이아웃의 모델링은 코어상의 상이한 퍼센트의 도전 재료(구리 등)에 기초한다. 이 인자하에서, 3개의 가능한 회로 레이아웃, 즉 신호, 접지, 또는 그들의 혼합(동일한 층 상에서 일부 신호 및 일부 접지)이 있다. 회로 레이아웃을 포함하는 도전 재료의 양은 회로 레이아웃 형태에 의존한다. "신호" 레이아웃으로서 지정된 회로 레이아웃에 대해, 코어의 20%가 구리와 같은 도전 재료를 갖는 것이 평가된다. "접지" 레이아웃으로서 지정된 회로 레이아웃에 대해, 코어의 80%가 도전 재료를 갖는 것이 평가된다. 그리고, "혼합" 레이아웃으로서 지정된 회로 레이아웃에 대해, 도전 재료의 양은 20% 내지 80% 사이에서 평가된다. 다른 실시예에서, 상이한 변수들은 인쇄회로기판의 층 위의 도전 재료의 양에 있어서의 인자나 또는 상이한 회로 레이아웃에 있어서의 인자에 사용될 수 있다.

더욱이, 도 10a-c에 도시한 바와 같이, 인자 "구성(Config)"은 회로 구성의 상이한 결합을 나타낸다. 예를 들면, 구성=1은 ss/gg/ss에 상응하며, 상부 외부 코어 주위의 층에 대한 신호 회로 레이아웃, 내부 코어 주위의 층에 대한 접지 회로 레이아웃, 및 하부 외부 코어 주위의 층에 대한 신호 회로 레이아웃이 있다. 도 3의 예의 내용에 있어서, 층(2,3)은 신호 회로이고, 층(4,5)은 접지 회로이며, 층(6,7)은 신호 회로이다. 대부분의 회로 구성을 완전히 모델링하기 위하여, 단지 소수 세트의 회로 레이아웃(또는 "구성" 변수)이 실험 MLB내에 합체될 필요가 있다. 예를 들면, 단지 "구성" 변수의 4 결합은 ss/gg/ss; gg/ss/gg' gs/ss/sg; 및 gs/gg/sg를 포함하여 사용될 필요가 있다. 나머지 층들은 바람직하게는 모델에 기초하여 외삽된다.

더욱이, "구성" 및 "유전체"에 더하여, 다른 인자들이 보상 모델을 개발하기 위하여 사용될 수 있으나 필요한 것은 아니다. 예를 들면, "시간" (91)과 "머신"(93)이 실험적으로 평가되고 보상 시뮬레이션에 사용될 수 있다. 종래의 보상 모델은 다층 인쇄회로기판의 부재와 연관된 보상 에러를 고려하지 않는다. 그러나, 기판을 어셈블링하는 머신은 시간이 경과함에 따라 한 프레스(press)에서 다른 프레스로 성능이 변할 수 있다. 성능의 제조 변화를 고려하기 위하여, 모델은 수정 인자로서 "머신" 종류를 포함하도록 준비될 수 있다. 한 가지는 보상 모델에서 "시간"을 포함할 수 있다. 예를 들면, 시간=1(93)은 MLB의 구성의 첫번째 날(day)일 수 있으며, 시간=2(94)는 MLB의 구성의 두번째 날 일 수 있다. 시간=1, 시간=2, 시간=3 또는 시간=4로부터 출력을 비교하는 것은 보상 코일이 시간 의존형인지 아닌지를 지시한다. 또한, 상이한 머신(즉, 머신=1은 머신=2와는 다른 프레스이다)에 대한 보상 모델을 분석하는 것은 보상 모델이 사용된 특정 머신에 의존하는지를 결정한다. 그러므로, 인쇄회로기판의 조립 방법은 보상 모델의 인자가 될 수 있다.

원하는 인자들이 선택됨에 따라, 실험적인 인쇄회로기판이 블록(86)에서 도시한 바와 같이 원하는 각 코어 두께에 대해 준비된다. 유용한 실험 결과를 얻기 위해서는 각 실험 인쇄회로기판은 적어도 하나의 균일한 특성을 포함하는 것이 바람직하다. 원하는 균일한 성질의 예들은 단일 형태의 유전층(예를 들면, 프리프레그(1080), 표준 수지, 낮은 경화)의 사용, 단일 두께의 코어(예를 들면, 4mil 코어)의 사용, 10 이상의 8층 인쇄회로기판의 한번 프레스된 북의 사용, 또는 그 조합을 포함한다. 열 전달이 회로 이동에 영향을 미치게 됨에 따라 하나의 균일한 성질로서 10 이상의 8층 인쇄회로기판의 하나의 프레스된 북의 사용을 선택하는 것이 가장 바람직하며, 이로 인해 혼합된 북이나 대량의 더미 패널을 갖는 북들은 순수 처리 조건들을 반영하지 않게 된다.

층의 이동에 관한 정보를 얻기 위하여, 층이 놓여 있는 코어들은 드릴링하기에 앞서 후속하는 인쇄회로기판 적층이 측정된다. 코어들은 0.1 내지 0.3 mil 사이의 정밀도를 갖는 도구로 측정되어야 한다. 이 정밀도의 레벨은 고품질 x-선 장비로부터 얻어질 수 있다. 각 층은 바람직하게는 이동 측정 포인트로서 사용되는 복수의 타겟을 갖는다. 타겟들은 인쇄회로기판의 4개 코너의 각각에 위치되어 있다. 예를 들면, 도 3에 도시한 바와 같이, 코어(1)에 대하여, 층(2)에서 감싸는 방향으로 두개의 측정이 있고, 층(3)에서 감싸는 방향으로 2 측정이 있다. 10 패널(바람직하게는 1 실험 주행을 포함)에 대해, 한 방향으로 코어당 40 판독이 있다. 판독은 실험 결과 표에서 하나의 데이터 입력 포인트를 제공하기 위해 평균화된다. 예를 들면, 도 10a에서, 구성=1, 유전체=1, 시간=1 및 머신=1에 대한 m23x(95)(층(2) 및 층(3) 주위로 코어의 이동(즉, 코어(1))에 대한 값은 -16.90이다. 이것은 판독의 평균(m23x에서 m으로 지정됨)을 나타낸다. 그리고, 이것은 층상에 회로를 레이아웃하는데 사용되는 패턴작업(artwork)이 x방향으로 16.9 mils 수축을 보상하기 위하여 성장되어야 하는 것을 의미한다. 이와 유사하게, 칼럼 m45y에 대한 값은 y방향으로 층(4,5) 주위로 코어(즉, 코어2)의 이동을 나타낸다. 그리고, 칼럼 m67x에 대한 값은 x방향으로 층(6,7) 주위로 코어(즉, 코어3)의 이동을 나타낸다.

실험적인 인쇄배선기판은 선택된 조건들의 각각이나 그 결합을 위해 제조된다. 데이터는 도 10a-c에 따라 평균화되고 표로 만들어진다. 모델이 블록(88)에서 도시한 바와 같이 발생된다. 도 10a-c는 각각 코어 4mil, 5mil 및 8mil에 대한 보상 매트릭스를 발생하기 위한 실험의 결과치를 도시한다. 데이터는 일부 프로세스 특성이 정밀하게 변화함에 따라 실험적 인쇄배선기판으로부터 유도된다. 도 10a-c에서 각 행은 각 코어상의 주행 및 코어 방향에 대한 평균 결과 및 변수의 세팅을 기술한다. "실험 결과"하에서 칼럼에서의 데이터는 인쇄회로기판의 다양한 층들의 X 및 Y 방향으로의 이동을 나타낸다.

도 10a-c과 종래 모델링 방법인 도 1을 비교하면 종래 방법에 의해 식별되지 않는 보상 에러의 실질적인 원인이 드러난다. 예를 들면, 도 1에서 웝 방향으로 신호/신호 4mil 코어는 17.982 mil의 보상을 갖는다. 신호/신호 내부 4mil 코어는 도 10a(96)에서 도시한 바와 같이 8.65mil의 보상(구성=2, 유전체=4)을 갖는다. 이들 두 값들 사이의 차는 9.3mil 또는 0.518 mil/inch 또는 518 PPM의 보상 에러이다. 이 보상 에러 단독으로는 완전한 최적화 하에서 각 코너에서 2.6mil 및 4.7mil의 평균 TPR을 24"×18" 패널상에서 생성된다. Y 에러가 이 동일한 예에 부가될 때 -1.056mil 마이너스 9.76mil 또는 10.82mil 또는 450 PPM의 에러를 갖는다. X 및 Y 보상 에러의 결합된 효과는 코너에서의 7.13mil을 갖는 4.21mil의 평균 보상 TPR을 산출한다.

모델의 통계적 유효성은 도 10a에서 R제곱 라벨로 도시되어 있다. R제곱 값은 1.0에 가까우며, 이는 상당량의 보상 에러가 보상 모델에 의해 설명될 수 있다는 것을 가리킨다. 2-3 코어 및 4-5 코어에 대해 높은 정도의 통계적 유효성이 있었다. 다음에 기술하는 바와 같이, 코어(3)는 코어(1)의 미러 이미지로 고려된다.그러므로, 코어(3)로부터의 데이터는 보상 모델을 구축하는데 사용되지 않는다; 그러나, 코어(3)에 대한 데이터는 일관성있는 측정을 제공한다(즉, 코어(3)로부터의 데이터는 데이터가 일관성이 있는지를 결정하기 위하여 코어(1)로부터의 데이터와 비교된다).

도 10a는 도 1에 도시된 종래의 보상 매트릭스가 정확한 보상 에러 에측을 하는데 효과적이기에는 너무 간단하지 않다는 것을 도시한다. 도 10a에 도시된 최대 범위는 X(웝) 방향으로 18.05mil(21.75mil-3,70mil)이고 Y(필) 방향으로 15.63mil이다. 4mil 코어에 대한 범위는 도 1에 리스트된 모든 코어들에 나타난 범위를 초과한다.

더욱이, 본 발명에 따라 준비된 보상 모델은 도 10a-c에 도시한 바와 같은 관 형태를 포함하는 다양한 포맷으로, 도 11a-l에 도시한 바와 같은 방정식 포맷으로, 코어 4mil, 5mil 및 8mil에 대해서는 다음에 기술하는 바와 같이 각각 수정 인자 포맷으로, 또는 도 8a 및 8b에 도시된 바와 같은 그래프 포맷으로 표현될 수 있다. 도 10a-c로부터, 다항식에 대한 계수가 도 11a-l에 도시된 바와 같이 발생될 수 있다. 도 11a-f에는, 4mil 웝 및 필, 5mil 웝 및 필 그리고 8mil 웝 및 필의 두께를 갖는 외부 코어에 대한 보상 모델의 방정식의 계수가 각각 도시되어 있다. 도 11g-l에는, 4mil 웝 및 필, 5mil 웝 및 필 그리고 8mil 웝 및 필의 두께를 갖는 내부 코어에 대한 보상 모델의 방정식의 계수가 각각 도시되어 있다. 이들 계수들은 도 10a-c에서의 데이터를 이용하는 최소 제곱 회귀 분석(least squares regression analysis)을 이용하여 발생된다. 최소 제곱 회귀 분석은 분류별인 예측변수(예를 들면, 유전체, 구성, 시간, 머신 등)를 가지며, 이 변수들은 이산값을 가지며 값의 특정 순서는 없다. 예를 들면, 외부 4mil 웝 보상 모델에 대한 것인 도 11a의 계수에 대해, 칼럼 m23x는 도 10a에서 검사된다. 이와 유사하게, 외부 4mil 보상 모델에 대한 것인 도 11b의 계수에 대해, 칼럼 m23y가 도 10a에서 검사된다. 계수들로부터, 보상 모델은 도 11a-l의 칼럼97에서 도시한 바와 같이 유전층, 회로 레이아웃 및 유전체와 회로 레이아웃 사이의 상호작용에 기초하며, 계수는 구성, 유전체 및 구성*유전체에 관한 것이다.

도 11a-l의 방정식을 이용하여 보상 에러를 추정하는 예는 다음과 같다. 도 11g는 내부 코어에 대한 웝 방향으로 4mil 코어에 대한 계수를 도시한다. 구성 및 유전체의 종류에 따라, 유전 계수가 인자링된다. 도 11g의 예에 대하여, 구성=2(gg/ss/gg), 및 4개의 유전층이 사용된다. 칼럼 99에 의해 도시된 바와 같이 pp1으로서 지정된 제 1 유전층은 프리프레그 2113인 프리프레그(2)이다. 한 겹의 프리프레그(2)만이 있기 때문에, 칼럼 99a는 1과 같으며, 그로인해 칼럼99b에서의 토탈은 1*0.5966518과 같다. 칼럼 100에 의해 도시된 바와 같이 pp2로서 지정된 제 2 유전층은 프리프레그 7628인 프리프레그(4)이다. 칼럼 101에 의해 도시된 바와 같이 pp3으로서 지정된 제 3 유전층은 프리프레그 1080인 프리프레그(1)이다. 칼럼 102에 의해 도시된 바와 같이 pp4로서지정된 제 4 유전층은 프리프레그 2113인 프리프레그(2)이다. 그 외에도, 구성*유전체에 대한 계수가 고려되어야 한다. 특정 예에서, 구성=2는 프리프레그(2) 2겹, 프리프레그(1) 한 겹, 그리고 프리프레그(4) 한 겹으로 인자링된다. 보상 에러를 계산하는 것은 다음과 같다. 먼저, 칼럼의 전체는 함께 부가된다. 예를 들면, 칼럼99b에 대한 전체가 결정된다. 둘째로, 가중된 평균은 칼럼의 전체에 대해 취해진다. 예를 들면, 도 11g에서, 칼럼 전체의 각각은 25%만큼 곱해진다. 이후, mil/"는 웝 방향으로의 전체 인치(이 경우에는 18"이다)로 가중된 평균을 나눔으로써 결정된다.

도 11a-g의 각각은 구성=1과 2겹의 유전체=2, 1겹의 유전체=1, 그리고 1겹의 유전체=3을 갖는 외부 코어에 대한 보상 에러를 결정한다. 도 11a는 보상 에러가 웝 방향으로 4mil 코어에 대해 -0.601mil/inch인 것을 결정한다. 도 11b는 보상 에러가 필 방향으로 4mil 코어에 대해 -0.274mil/inch인 것을 결정한다. 도 11c는 보상 에러가 웝 방향으로 5mil 코어에 대해 -0.272mil/inch인 것을 결정한다. 도 11d는 보상 에러가 필 방향으로 5mil 코어에 대해 -0.334mil/inch인 것을 결정한다. 도 11e는 보상 에러가 웝 방향으로 8mil 코어에 대해 -0.315mil/inch인 것을 결정한다. 도 11f는 보상 에러가 필 방향으로 8mil 코어에 대해 -0.420mil/inch인 것을 결정한다.

보상 모델의 외삽 :

도 10a-c 및 11a-f에 도시된 모델을 준비하는데 사용된 실험 MLB 데이터는 수많은 가능한 인쇄회로기판 구성의 서브세트이다. 그러나, 이 발명의 보상 시뮬레이션은, (1) 상이한 회로 구성; (2) 상이한 유전층; (3) 상이한 코어 두께; (4) 스택에서의 코어 위치; (5) 회로에서 도전 재료의 두께; (6)보상 에러의 시간 의존성; 및 (7) 보상 에러의 머신 의존성을 기초로하여, 실험 MLB 데이터의 외삽을 통해 다양한 인쇄회로기판 구성에 적용된다. 그러므로, 모든 가능한 인쇄회로기판 구성을 모델링할 수 있는 시뮬레이터를 제공하는 것이 본 발명의 특징이다. 다른 실시예에서, 모든 가능한 인쇄회로기판 구성이 모델링될 수 있으며, 그것에 의해 외삽에 대한 필요성이 제거된다.

1. 회로 구성

본 발명의 모델은 다수의 회로 구성에 대한 보상 에러를 평가하기 위해 변형될 수 있다. 바람직한 실시예에서, 도 10a-c에 도시한 바와 같이, 서브세트의 회로 구성만이 실제로 제조되고 측정된다. 모든 가능한 회로 구성을 모델링하는 것은 조합의 시트 수에 기인하여 불가능하다. 부록 A에는, 상이한 MLB 구성과 상이한 유전층의 다양한 조합이 도시되어 있다. 도시된 가능한 조합의 전체 수는 147,456이며, 이는 개별 실험에 의해 모델링하기에는 너무 많다. 그러나, 이들 조합의 서브세트에 대한 실험과 나머지의 워핑(warping), 팽창 및 수축 동작을 모델링하기 위해 실험 결과를 외삽함으로써 보상 모델이 실제로 실행된다.

도 10a-c에 도시된 바와 같이, 각 실험 기간동안, 칼럼 m23x, m23y, m45x, m45y, m67x 및 m67y에 도시된 바와 같이 평균 결과가 생성되어있다. 전술한 바와 같이, 서브세트의 회로 구성이 제조되고 테스트된다. 다른 회로 구성에 대한 결과를 얻기 위하여, 한가지 방법은 표에서의 실험 회로 구성으로부터 데이터를 외삽할 수 있다. 예를 들면, 다음 표는 추정되지 않은 회로 구성이 회로 구성 1 내지 4를 기초로하여 어떻게 계산될 수 있는지를 도시한다.

[표 2]

구 성	상 세	(코어의 위치) 외부	(코어의 위치) 내부
1	ss/gg/ss	ss	gg
2	gg/ss/gg	gg	ss
3	gs/ss/sg	gs	ss
4	gs/gg/sg	gs	gg
5	ss/ss/ss	구성=1	구성=3
6	gg/gg/gg	구성=2	구성=4
7	gs/gs/sg	구성=3, 구성=4의 평균	구성=3, 구성=4의 평균
8	ss/gs/ss	구성=2	구성=3, 구성=4의 평균
9	gg/sg/sg	구성=1	구성=2, 구성=4의 평균

표2에 도시한 바와 같이 추정되지 않은 회로 구성 에러는 최초 실험 결과로부터 본 발명의 시뮬레이터를 이용하여 결정될 수 있다. 예를 들면, 구성=5의 외부 층은 ss이다. 이 외부층은 구성=1에 대한 외부 구성과 유사하다. 그러므로, m23x 및 m23y에 대한 결과는 구성=5에 대한 외부층에 대해 사용될 수 있다. 다른 실시예에서, 부가적인 정확도는 보다 복잡한 부석을 통해 얻어질 수 있다. 예를 들면, 구성=5에 대한 외부층에서의 보상 에러는 부분적으로 내부층(예를 들면 ss/ ss /ss 이다. 그러나, 구성=1에 대한 외부층 측정을 이용하는 것은 구성=1이 ss/ gg /ss의 레이아웃을 가지기 때문에 보상 에러를 완전히 모델링할 수 없다. 만일 더 정밀한 것이 요구되면, 유사한 구성에 대하여 추가 실험이 수행될 수 있다. 선택적으로, 기존의 실험보다 더 복잡한 외삽법이 수행될 수 있다.

더욱이, 3개의 구성을 얻기 위하여 2개의 구성이 평균될 수 있다. 예컨대, 구성=7(gs)의 내부측에 대하여, 구성=2(ss) 및 구성=4(gg)의 내부층이 평균된다. 대안적인 실시예에서는 평가되지 않은 회로 구성에 대하여 더 정밀한 결과치를 얻기 위하여 더 복잡한 수학적 연산이 수행될 수 있다.

2. 유전층

추가 회로 레이아웃의 보상 결과치를 얻기 위하여 실험된 회로 레이아웃을 외삽하는 것외에, 다른 유전층이 마찬가지로 모델로부터 외삽될 수 있다. 도 10a-c에 도시된 바와 같이, 실험재료인 프리프레그의 4개의 값이 존재한다. 예컨대, 도 10a, 구성=1, 유전체=2, 시간=2 및 머신=4에서, MLB 전반에 걸쳐 사용된 유전체는 프리프레그(2113)이다. 실제로는 인쇄회로기판에 사용된 여러 다른 타입의 프리프레그 재료가 존재할 수 있다. 예컨대, 다른 유전층은 하나의 코어 둘레에 사용될 수 있다. 일 예로서, 한측면이 프리프레그(1080)(유전체=1)를 가지고 다른 측면이 프리프레그(2116)(유전체=3)를 가지는 5mil의 내부코어(구성=1을 가짐)를 고려하라. 도 10b에 따르면, (시간 및 머신에 종속되지 않고) 구성=1 및 유전체=1에 대한 X방향의 이동은 13.316mil의 수축이다. 유사하게, (시간 및 머신에 종속되지 않고) 구성=1 및 유전체=3에 대한 이동은 15.322mil의 수축이다. 상기 예에서 혼합된 유전층에 기초하여 보상 에러를 계산하기 위하여, 보상 에러의 평균은 보상 에러가 -14.319이도록 계산된다.

게다가, 보상 에러는 코어 주위의 프리프레그의 다중층에 대하여 추정될 수 있다. 상기 예의 수정의 결과로써, 한 측면이 2개의 유전층, 즉 한 시트의 프리프레그(1080)(유전체=1)와 한 시트의 프리프레그(2113)(유전체=2)를 가지며, 다른 측면이 두개의 유전층 즉 한 시트의 프리프레그(2116)(유전체=2) 및 한 시트의 프리프레그(7628)(유전체=4)를 가지는 5mil의 내부 코어 주위를 고려하라. 코어 주위의 프리프레그의 다중층에 대하여 보상 모델에 기초하여 보상 에러를 추정하기 위하여, 가중 평균(weighted average)이 사용될 수 있다. 바람직한 실시예에서는 코어 주위의 각 프리프레그에 대한 "가중"이 사용된 프리프레그의 수에 기초하는 가중평균이 사용된다. 상기 예에서, 한 시트는 각 프리프레그가 25%로 가중되도록 각각의 프리프레그에 대하여 사용된다. 따라서, 가중평균은 보상 에러가 다음과 같도록 취해진다.

(-13.316*0.25)+(-11.4265*0.25)+(-15.322*0.25)+(-8.5175*0.25) = -12.15

더욱이, 보상 에러는 다른 프리프레그 수지 퍼센트로 추정될 수 있다. 이전에 설명된 바와 같이, 도 10a-c는 표준 또는 높은 수지 퍼센트을 가진 유전층을 도시한다. 모델이 동일한 수지 퍼센트을 가진 유전층을 상세히 기술하지 않는 경우에, 모델은 이전의 실험치에 기초하여 외삽된다. 도 14a 및 도 14b에는 수지 퍼센트 및 경화율이 변화될때 6mil 코어의 웝 및 필에 대한 이동 실험치의 그래프가 도시되어 있다. MLB는 양 코어상의 신호 구성과 각 코어 주위의 프리프레그(1080) 2 겹을 가진 6개의 층 기판이다. 특히, 도 14a 및 도 14b에서, (++)는 높은 수지 % 및 높은 경화 %를 나타내며, (+-)는 높은 수지 % 및 낮은 경화 %를 나타내며, (-+)는 낮은 수지 % 및 높은 경화 %를 나타내며, (--)는 낮은 수지 % 및 낮은 경화 %를 나타낸다. 그리고, 높은 수지 % 및 낮은 수지 %사이의 차이는 10%이다. 이들 실험에 기초하면, 보정인자를 유도할수 있다. 예컨대, 도 14b를 검사하면, (++)하의 실험에서는 평균 필이동이 대략 -4mil이라는 것을 결정할 수 있다. 마찬가지로, (-+)에 있어서, 평균 필 이동은 대략 +5mil이다. 따라서, 수지 퍼센트의 변화에 기초하여 보정인자를 계산하기 위해서는 다음과 같은 계산이 이루어진다.

(높은 % 수지의 이동 - 낮은 %수지의 이동)/(%차)(-4mil-5mil)/10% = -0.9mil/%

따라서, 모델과 다른 수지 퍼센트에 대한 보정인자는 양 코어상의 신호/신호 구성과 각 코어 주위의 1080 프리프레그 2겹을 가진 6mil 기판에 대한 필 방향에서 -0.9mil/%이다.

마지막으로, 경화 %의 변화에 의한 영향이 수지 %의 변화에 의한 영향보다 작다는 것은 도 14a 및 도 14b로부터 명백히 알수 있다. 전술한 바와 같이, 프리프레그는 완전히 경화되지 않기 때문에 b-스테이지 물질로 고려된다. 프리프레그가 많은가 또는 작은가에 따라서 경화는 경화 %로 표시된다. 도 14a에 도시된 바와 같이, 웝 방향으로의 이동은 경화 %에 기초하여 변환된다. 특히, (++)실험(높은 경화 %)에서는 평균 이동이 대략 -12.2mil인 반면에, (+-) 실험(낮은 경화 %)에 대한 평균이동은 대략 -10.1mil이다. 또한, (-+) 실험(높은 경화 %)에서는 평균 이동이 대략 -15.0mil인 반면에, (--) 실험(낮은 경화 %)에서는 평균이동이 대략 -18.5mil이다. 이러한 정보에 기초하여, 보정인자는 경화율에 기초하여 발생될 수 있다.

도 14c 및 도 14d에는 수지 퍼센트 및 경화도를 변화시킬 때 웝 및 필에 대한 보상 에러의 그래프가 도시되어 있다. 다른 인자가 보상 에러에 영향을 받는지의 여부를 결정하기 위하여 추가 그래프가 도시된다. 예컨대, 수지 % 및 경화 %의변화에 대한 보상 에러를 계산한다는 점에서 볼 때 코어의 위치가 중요하지 않다는 것을 보여주는 코어 그래프, 즉 코어 그래프의 2/3(외부 코어) 및 4/5(내부 코어)와 관련하여 내부 및 외부 코어가 시험된다. 유사하게, 북내의 다른 패널이 시험된다. 전술한 바와 같이, 실험 모델링 동안, 10 이상의 MLB의 북은 테스트동안 서로 나란히 스택된다. 그래프로부터 북내의 MLB의 위치가 중요하지 않다는 것을 알 수 있다. 그러나, 60.7%로부터 70%로의 수지의 변화동안 웝(warp) 및 필(fill)에 대한 보상 에러의 범위는 각각 -13 내지 -8mil 및 8mil 내지 -7mil이다. 게다가, 35%로부터 46%로의 경화변화 동안 웝 및 필에 대한 보상 에러의 범위는 각각 -17 내지 -12 및 -8 내지 -7이다. 이들 결과로부터 수지 퍼센트가 웝 및 필 방향에서 중요한 인자라는 것을 명료하게 알 수 있다. 경화율은 웝 방향에서 미소하게 영향을 미칠 수 있다.

3. 코어의 두께

도 10a-c는 전반적으로 균일한 코어 두께를 가진 인쇄회로기판(예컨대, 4mil 코어가 도 10a의 스택 전반에 걸쳐 사용된다)에 대한 보상모델이다. 그러나, 다른 두께를 가진 코어가 MLB에 사용되는 시간이 존재한다. 인쇄회로기판 구성의 일례는 도 3에 도시되어 있다. 다른 코어 두께를 사용하면, 4mil 코어가 외부 코어에 사용되며, 5mil 코어가 내부 코어에 사용된다. 바람직한 실시예에 있어서, 외부 코어 또는 내부 코어중 하나의 이동을 탐색할때, 코어의 두께에 대응하는 테이블만이 시험된다(즉, 예에서, 도 10a는 외부 4mil 코어에 대한 이동을 위하여 시험되며, 도 10b는 5mil 코어에 대한 이동을 위하여 시험된다). 대안적인 실시예에서, 테이블의 결과치에 기초한 외삽법이 수행된다. 예컨대, 내부 5mil 코어의 이동은 5 mil 코어 및 4mil 코어에 대한 보상 모델의 가중 평균일 수 있다.

4. 스택에서 코어의 위치

도 10a 내지 도 10c에 도시된 바와 같이, 스택에서 코어의 위치는 보상 에러를 결정하기 위한 인자중 한 인자이다. 위치는 보상 에러때문에 이동에 영향을 미치며, 보상 에러에 대한 다른 값은 예컨대 m23x, m45x, m23y, 및 m45y로 주어진다. 바람직한 실시예에 있어서, 모델에 사용된 코어는 내부 또는 외부코어로써 표현된다. 내부 코어는 도 3의 코어(2)와 같이 다중층 인쇄회로기판내에 있으며, 내부 코어는 외부 코어에 인접하여 배치된다. 도 10a 내지 도 10c에 도시된 바와 같이, 내부 코어에 대한 보상모델은 m45x 및 m45y이다. 도 3에 도시된 바와 같이 외부 코어의 예는 코어 1 및 코어 3이다. 바람직한 실시예에서, 외부 코어에 대한 보상 모델은 도 10a-도 10c에 도시된 바와 같이 m23x 및 m23y로 표현된다. 코어(3)(m67x 및 m67y)의 이동에 대한 결과는 m23x 및 m23y에 대한 결과가 허용가능한지의 여부를 결정하기 위하여 사용된다.

실험적인 MLB는 8개의 층과 3개의 코어를 가지는 반면에, 보상 시뮬레이터는 상기 보다 많은 층 및 코어를 가진 MLB에 적용될 수 있다. 예컨대, 일 실시예에 있어서, 4개의 코어(및 10개의 층)를 가진 MLB에 대해서는 외삽법이 필요치 않다. 예컨대, 4mil 두께의 코어에 대하여, 도 10a는 보상 에러를 추정하기 위하여 직접사용될 수 있다. 외부 코어[코어(1)(층(2)(3)) 및 코어(4)(층(8)(9))]에 대한 추정은 열 m23x 및 m23y에 대응한다. 10층 기판에 대한 각각의 내부 코어(코어(2)(3))가 외부코어(코어(1)(4))에 인접하기 때문에, 10층 기판에 대한 내부 코어의 보상이동은 8층 기판에 대한 내부 코어의 이동과 유사하다(내부 코어는 외부 코어에 인접해 있다). 따라서, 내부 코어[코어(2)(층(4)(5)) 및 코어(3)(층(6)(7))]에 대한 추정은 칼럼 m45x 및 m45y에 대응한다.

5개의 코어를 가진 MLB에서는 두개의 외부코어[코어(1)(층(2,3)) 및 코어(5)(층(10)(11))]이 존재한다. 외부 코어에 대한 보상 에러의 추정은 m23x 및 m23y이다. 외부코어[코어(2)(층(4)(5)) 및 코어(4)(층(8)(9))]에 인접한 내부 코어에 대한 보상 에러의 추정은 m45x 및 m45y이다. 다른 내부코어에 인접한 내부코어의 추정은 모델로부터 외삽되어야 한다.

5. 회로에서 도전 재료의 두께

회로에서 도전재료는 두께에 따라 변화할 수 있다. 예컨대, 컨덕터가 구리일때, 컨덕터는 보통 1.2mil 또는 0.5mil중 한 두께를 가진다. 두께는, 마찬가지로 ,수지 퍼센트에 기초한 보상인자의 결정과 유사하게, 실험적으로 결정될 수 있는 보상 에러에 영향을 미치는 인자이다.

6. 시변 보상 에러

도 10a-도 10c에 도시된 바와 같이, 실험적으로 설계된 매트릭스는 4개 이하의 변수를 가지며, 이 변수중 2개는 시스템(시간 및 머신)의 노이즈와 연관된다. 4개의 시간의 각 시간 및 4개의 머신의 각 머신에 대한 보상 에러는 표준 편차로 계산될 수 있다. 이로부터 평균사이의 통계 차이가 결정될 수 있다. 만일 평균에서 차이가 존재하면, 추가 분석이 요구된다. 예컨대, 시간=1 및 시간=4에 대한 결과에 통계적인 차이가 존재하면, 이는 보상 에러가 시간에 종속된다는 것을 나타낸다. 이러한 정보와 함께, 시간종속 편차의 소스를 결정하기 위하여 인쇄회로기판 프로세스를 시험하는 시도가 수행될 수 있다. 선택적으로, 이는 모델이 시간종속 변수를 포함할 수 있도록 보상 에러의 시간종속이 허용할 수 있다.

7. 머신 변수 보상 에러

보상 에러의 잠재적인 시간종속과 유사하게, 만일 머신=1 및 머신=3사이에 통계적인 차이가 존재하면, 특정 머신은 (결함있는 적층 프레스, 오퍼레이터 에러, 또는 결함있는 측정머신과 같은) 머신에서의 결함이 존재하는지의 여부를 결정하기 위하여 시험되어야 한다. 선택적으로, 보상 에러는 특히 인쇄회로기판 머신공장에서 개별 머신에 적합하게 될 수 있다.

보상모델 적용

보상모델은 도 4b에 도시된 바와 같이 범용 컴퓨터를 사용함으로써 실행될 수있다. 도 4b에는 범용 컴퓨터, 입력장치 및 출력장치의 블록도가 도시되어 있다. 컴퓨터(140)는 메모리(144)에 접속되는 프로세서(142)를 가진다. 메모리(144)는 판독전용 메모리(ROM)(146) 및 랜덤 액세스 메모리(RAM)(148)를 포함한다. RAM은 도 10a 내지 도 10c에 도시된 표와 같은 표(150)를 포함한다. 프로세서(142)는 프린터 또는 모니터와 같은 출력장치(154)와 키보드 또는 마우스와 같은 입력장치(156)에 접속되는 입력/출력 드라이버(152)에 접속된다. 메모리(144)내에는 보상모델을 실행하는 소프트웨어가 상주해 있다. 또한, 메모리(144)내에는 층상의 회로에 대한 레이아웃을 포함하는 CAD 파일이 상주해 있다. 메모리(144)에 저장되어 있는 보상 모델에 기초하여, 프로세서(142)는 보상 에러로 인한 수축 또는 스트레칭의 양을 결정한다. 그 다음에, 프로세서(142)는 CAD 파일을 수정할 수 있다. 예컨대, 프로세서(142)는 회로 레이아웃을 변경하기 위하여 CAD 파일을 (예컨대, CAD 파일의 성분을 곱하거나 나눔으로써) 스케일링할 수 있다. 또한, 프로세서는 모델의 다른 특성을 평균하거나 결합하는 것과 같이 보상 모델의 외삽법을 수행할 수 있다.

보상 모델은 제조 전 또는 제조 중의 다양한 상황에 사용될 수 있다. 예컨대, 보상 모델은 제조전에 MLB의 정합동안 잠재적인 에러를 결정하기 위하여 사용될 수 있다. 도 2에 도시된 바와 같이, 정합 에러는 제조의 시작전에 최상으로 보정된다. 따라서, 제조의 중단을 최소화하기 위하여, 보상 모델은 제조시작전에 정합 에러를 최소로하는 것을 돕는다.

통상, 인쇄회로기판 제조업자는 임의의 변수(코어의 수, 회로 레이아웃, 유전체의 타입 등등)로 MLB를 제조하라는 명령을 수신한다. 보상 모델과 관련하여, 제조업자는 MLB의 정합이 제조 시작전에 허용오차내에 있는지의 여부를 결정할 수있다. 만일 정합이 허용오차내에 있지 않다면, 회로 레이아웃은 전술한 바와 같이 (재료의 이동을 제거하고 보상 에러를 감소시키기 위하여 회로 레이아웃을 축소 스트레칭하는 바와 같이) 변경될 수 있다.

예컨대, 도 12에 도시된 바와 같이, 인자를 수정하여 웝 및 필 이동을 결정할 수 있다. 도 12에서 도식적으로 도시된 바와 같이, 프리프레그는 7개의 다른 구성(x축에 도시됨) 및 다른 보상 에러(y축에 도시됨)를 사용함으로써 수정된다. 더욱이, 도 2에 도시된 바와 같이, 패턴작업(artwork)가 보상 에러를 최소화 하기 위하여 제조동안 변화되는 지점(도 2에서 블록(40)으로 도시됨)이 존재한다.

도 13에는 제조전에 또는 제조동안 보상모델을 사용하는 예에 대한 흐름도가 도시되어 있다. 블록(103)에 도시된 바와 같이, 보상 모델을 위한 인자가 결정된다. 이들 인자에 기초하여, 보상 에러는 블록(104)에 도시된 바와 같이 보상 모델로부터 결정된다. 인자 및 보상 모델에 따르면, 외삽법은 블록(105)(106)에 도시된 바와 같이 필수적일 수 있다. CAD 파일에서의 패턴작업은 보상 에러를 평형시키기 위하여 블록(107)에 도시된 바와 같이 수정된다. 그 다음에, 제조는 블록(108)에 도시된 바와 같이 실행된다.

제조동안, 보상 에러는 블록(109)에 도시된 바와 같이 검사될 수 있다. 이는 예컨대 적층후에 층들을 검사함으로써 수행될 수 있다. 더욱이, 보상 모델은 블록(110)에 도시된 바와 같이 필요에 따라 주기적으로 업데이트된다. 예컨대, 보상 모델은 모델이 계속해서 유효하도록 주기적으로 시험된다. 더욱이, 모델은 새로운 제조에 기초하여 추가 회로 구성, 유전체 타입 등등이 추가될 수 있다. 예컨대, 만일 제조가 모델에서 다루지 않는 구성을 포함한다면, 모델을 업데이트하기 위하여 최종 제조결과가 시험 및 사용될 수 있다.

제조시의 보상 에러의 양에 따라, 패턴작업은 블록(111)에 도시된 바와 같이 수정된다. 제조전에 패턴작업을 수정하는 것과 유사하게, 보상 에러는 블록(112)에 도시된 바와 같이 업데이트된 보상모델로부터 결정된다. 인자 및 업데이트된 보상모델에 따라, 블록(113)(114)에 도시된 바와 같이 외삽법이 필수적일 수 있다. CAD 파일의 패턴작업은 보상 에러를 평형시키기 위하여 블록(115)에 도시된 바와 같이 수정된다. 그 다음에, 제조는 블록(116)에 도시된 바와 같이 수정되다.

정합 에러 모델링

정합 에러는 단층 및 다중층 인쇄회로기판 모두에서 발생한다. 정합 에러는 오프셋 에러, 각도 에러, 랜덤 노이즈 에러 및 보상 에러를 포함하는 다양한 에러원(그러나 이에 제한되지 않는다)으로부터 발생한다. 에러 모드가 결합될때, 에러모드는 종속 및 대화방식으로 작용한다. 따라서, 에러가 독립적이지 않기 때문에 변화를 부가하는 것이 적절치 않다. 예컨대, 패턴작업로부터의 보상 에러와, 사후 에칭 펀치 머신으로부터의 오프셋 에러 및 각도 에러와, 드릴로부터의 랜덤 에러는 종래의 방식과 같이 제곱의 합(sum of the squares)을 사용하여 결합될 수 없다. 더욱이, 전체 정합 에러에 대한 수를 분석하는 상기와 같은 1차원 분석은 패널 표면상에서 에러가 어떻게 발생하는지에 대한 해답을 제공하지 못한다. 그래프 정합 모델은 에러가 단층 및 다층 인쇄회로기판의 표면상에서 어떻게 변화하는지를 완전히 평가하기 위하여 필요하다.

일실시예에서, 오프셋, 각도, 보상 및 램덤 노이즈 에러를 포함하는 정합 에러의 모든 소스는 정합 시뮬레이터의 요소가 된다. 다른 실시예에서, 정합 에러의 모든 소스의 서브셋(subset)은 분리되어 관찰될 것이다. 예를 들어, 오프셋 에러(도 5에 도시됨), 각도 에러(도 6a에 도시됨), 랜덤 노이즈 에러(도 7에 도시됨) 및 보상 에러(도 8a 및 도 8b에 도시됨)와 같은 소스 에러 중의 하나가 정합 시뮬레이터의 요소일 것이다. 또한, 정합 시뮬레이터는 오프셋 및 각도 에러(도 6a에 도시됨); 각도 및 보상 에러; 오프셋 및 보상 에러; 오프셋, 각도 및 보상 에러 등과 같은 조합이 정합 시뮬레이터의 요소일 것이다. 정합 에러 소스의 이러한 서브셋의 조사를 통해서 개개의 소스 에러 및 소스 에러의 상호작용을 조사할 것이다.

정합 시뮬레이터의 계산

개인용 컴퓨터의 매틀랩(Matlab)으로 사용되는 매틀랩 언어로 쓰여진 정합 시뮬레이터용 소프트웨어 코드가 부록 B(Appendix B)에 나타나 있다. 바람직한 실시예에서, MLB의 다양한 코드의 이산 위치의 변화가 시뮬레이터된다. 메트릭스는 인쇄회로기판상 이산 위치를 표현하는데 사용된다. Xp = 기준 x위치, Xe1 = X 오프셋 에러가 Xp에 가산된 후의 매트릭스 위치, Xe2 = X 보상 에러가 Xe1에 가산된 후의 매트릭스 위치, Xe3 = X 각도 구성요소가 Xe3에 가산된 후의 매트릭스 위치, Xe4 = Xe3의 각 엘리먼트에 가산된 랜덤 노이즈 에러이다. 다른 실시예에서, 코어 면적 또는 MLB의 전체 코어의 변화가 시뮬레이터될 것이다.

바람직한 실시예에서, 본 발명의 정합 시뮬레이터를 사용하는 방법이 도 15a에 흐름도로서 도시된다. 블록(116)에 도시된 바와 같이, 정합 시뮬레이터의 정렬이 초기화된다. 일 실시예에서, 인쇄회로기판은 18" 높이 및 24" 길이의 사각형이다. 이 사각형은 하기와 같이 13열 및 10행의 (x,y)쌍을 갖는 130개의 엘리먼트로 나누어진다.

(0,18)... ... (24,18)

...

...

(0,6) (2,6)

(0,4) (2,4) ...

(0,2) (2,2) (4,2) (6,2) ...

(0,0) (2,0) (4,0) (6,0) (8,0) (10,0) (12,0) ... (24,0)

바람직한 일실시예에서, 왼쪽 하부 코너는 (0,0)으로 지정되고, 하부의 오른쪽 코너는 (24,0)으로 지정되고, 왼쪽 상부 코너는 (0,18)로 지정되고, 오른쪽 상부 코너는 (24,18)로 지정된다. 상기 값은 기준 정합 위치(즉, 완전한 정합을 수행하기 위한 위치)를 나타낸다. x, y 위치의 초기 정렬은 두 매트릭스:(1)초기 x값 모두를 포함하는 Xp; 및 (2)모든 y값을 포함하는 Yp로 나누어진다. 예를 들어 Xp는 다음과 같이 표시된다.

Xp = 0 2 4 6 ... 24

0 2 4 6 ... 24

...

...

0 2 4 6 ... 24

여기서, Xp는 13열 11행이다. 이와 유사하게 Yp는 다음과 같이 표시된다.

Yp = 0 0 0 0 .... 0

2 2 2 2 .... 2

....

....

18 18 18 18 .... 18

Yp는 13열 11행을 가진다. Xp에 대한 Yp의 플롯은 시뮬레이터 상에 도시된 초기의 130-지점 그리드를 만든다(예를 들어, 도 3의 "+"로 도시됨). Xp 및 Yp 매트릭스는 프로그램으로 저장되고 에러 보상이 계산되어 기준 정합 위치가 그려질 것이다. 두 분리 매트릭스로의 (x,y)쌍의 분리는 에러를 X방향 및 Y방향으로 서로 다르게 가산하게 할 것이다. 또한, Xp 및 Xp는 기준 위치의 초기 정렬에서 수직으로 움직인 패널을 나타내는 행 및 열을 가진다. 예를 들어, (x,y)쌍으로 표시되는 Xp(1,1){Xp의 행 1, 열 1} 및 Yp(1,1)는 오른쪽 하부를 나타낸다. 이와 같이, (x,y)쌍으로 표시되는 Xp(13,10) 및 Yp(13,10)은 오른쪽 상부를 나타낸다.

상기에서 언급한 바와 같이, 정합 에러는 각도, 오프셋, 보상 및 랜덤 노이즈 에러와 같은 다양한 소스에서 발생될 것이다. 정합 시뮬레이터의 요소인 에러의 차수는 중요하지 않다. 일 실시예에서, 오프셋, 보상, 각도 및 랜덤 노이즈 에러는 이산 위치의 변화를 결정하도록 차례로 분석된다. 예를 들어, 하기에서 설명되는 바와 같이, 4종류의 매트릭스는 이산 위치:Xe1 및 Ye1(오프셋 에러 요소), Xe2 및 Ye2(오프셋 및 보상 에러 요소), Xe3 및 Ye3(오프셋, 보상 및 각도 에러 요소); 및 Xe4 및 Ye4(오프셋, 보상, 각도 및 랜덤 노이즈 에러 요소)의 에러 변화를 계산하는데 사용된다. 선택적으로, 에러가 분석되는 차수는 오퍼레이터의 실행에 의존하여 변화될 것이다.

도 15a 의 블록(117)에 도시된 바와 같이, 오프셋 에러는 정렬적의 요소가 된다. 일실시예에서, X 오프셋 에러 및 Y 오프셋 에러는 사용자에 의해서 지정될 것이다. 다른 실시예에서, X 오프셋 에러 및 Y 오프셋 에러는 하기에 기술되는 바와 같이 경험적으로 결정될 것이다. X 오프셋 에러는 Xp의 각 구성요소가 부가되어, Xe1이라고 불리는 제 1 에러 매트릭스를 형성할 것이다. 이와 유사하게, Y 오프셋 에러는 Yp 매트릭스의 각 구성요소에 부가되어 제 1 Y 에러 Ye1를 형성한다.

오프셋 에러를 기초로 한 이산 위치의 변화를 결정하는 일실시예와 같이, Cx = 특정 X 오프셋 에러의 10개 행 및 13개 열의 130개 값을 가지는 일정한 매트릭스이다. 따라서,

Xe1 = Xp + Cx이다.

Xe1 및 Ye1 매트릭스는 최종 정합 에러를 야기시키는 다른 에러 조정에서 순차적으로 사용된다. 효과적인 플롯을 형성하기 위해서, 오프셋 에러 매트릭스의 매트릭스 플롯은 100배의 크기로 그려진다. 예를 들어, 단지 한 X 오프셋 에러가 존재하고 이것이 2mil이면, Yp에 대응하는 Xe1은 다음과 같이 플롯된다:

Xe1(plot) = 0 + 0.002 ×100 2 + 0.002 ×100 ... 24 + 0.002 ×100

Etc ...

매트릭스 플롯에서, 모든 에러는 도식적으로 에러를 보여주도록 100배로 그려진다.

블록(118)에 도시된 바와 같이, 보상 에러는 어레이의 요소이다. 특히, 보상 에러는 오프셋 에러를 계산한 결과에 가산된다. 오프셋 테이터 어레이에서의 130개의 엘리먼트의 각각은 레이블될 수 있고, 열의 번호 및 행의 번호에 의해 동일시 되고, 또한 인덱스로서 동일시 될 것이다. 보상 에러를 가산하도록, Xe1 매트릭스는 왼쪽 반과 오른쪽 반으로 나누어지고, Ye1 매트릭스는 인덱스 값을 사용함으로써 상부 반과 하부 반으로 나누어진다. Xe1lh(왼쪽 반)은 1행에서 13행(전체 행) 및 Xe1의 1열에서 6열로 한정된다. Xe1rh(오른쪽 반)은 1행에서 13행(전체 행) 및 Xe1의 8열에서 17열로 한정된다. 보상 에러는 패널의 중앙에는 영향을 미치지 않는다(즉, 도 8a 및 8b에서 도시된 같이, 중앙 인덱스에서의 감소 및 증가는 없다). 보상 에러는 중앙 인덱스(X의 7열 및 5행과 6행의 사이)에서 발생하기 때문에, Xe1의 7열은 변화되지 않는다. 하기에서 계산되는 Xe2rh의 엘리먼트들은 d=2"(엘리먼트 사이의 공간길이), I=7번째 열에서 떨어진 엘리먼트의 수, xce= mils/" 단위의 보상 에러(+, -의 의미는 각각 보상 이상이냐 이하이냐를 나타냄)이고, Xe1= X방향으로서의 오프셋 에러이다.

행 1 내지 10까지의 모든 행 및 열 1 내지 6까지의 모든 열에 대해,

Xe2rh=(2+xe1)+28*l*xec

이다. 바람직하게는 Xe1rh의 제 1행은 다음과 같이:

2(1+1*xce)+xe1 2(1+2*xce)+xe1 ... 2(1+12*xce)+xe1

으로 나타낸다. 왼쪽의 반도 동일한 방법에 의해서 계산될 것이다. 완전한 Xe2 매트릭스:

Xe2=[Xe2lh, 열 7, Xe2rh]

를 얻기 위해서, 동일한 절차가 Ye2 매트릭스를 위해서 사용될 것이다. Ye2bh(하부 반)에 대해서, 중앙 엘리먼트가 Ye1 매트릭스의 행5 및 행6 사이에 위치하기 때문에, 제 1행은 공간의 1/2로 계산될 것이다. 다른 행은 전체 2" + 1" 의 공간을 사용할 것이다. Y 오프셋 에러에 대응하는 ye1 및 Y 보상 에러에 대응하는 yce에 대해서, 식은 하기와 같다.

Ye2bh(1^st행) = 1+yce+ye1 ... 1+yce+ye1

Ye2bh(2^nd행) = (2(1)+1)(1+yce)+ye1 ...

...

Ye2bh(5^nd행) = (2(4)+1)(1+yce)+ye1 ...

하부 반 및 오른쪽 반은 Ye2 매트릭스를 산출하도록 조합된다.

Ye2 = [Ye2uh

Ye2bh]

블록(119)에 도시된 바와 같이, 각도 에러는 어레이의 요소가 된다. 각도 에러는 Xe2 및 Ye2 매트릭스로부터 계산된다. 일 실시예에서, 각도 에러에 대한 회전축은 패널의 하부 각의 중심이다. 상기에서 언급한 바와 같이, 회전축 중심의 선택은 오퍼레이터의 선택의 문제이다.

시뮬레이터가 기본 매틀랩 프로그램으로 정확한 연산을 수행하기 위해서, 도(degree)로 특정된 각도는 라디안으로 전환된다. Xe2 및 Ye2에 가산된 구성요소는 주어진 반지름, 각도 및 X의 코사인값과 Y의 사인값으로부터 계산된다. 예를 들어, Xe2rh와 동일한 Xe3rh을 한정하도록, 하기의 제 1열의 Xe3rh를 계산할 것이다.

Xe3rh(행1)=xe2(1,8)*(1+cos(각도)) ... xe2(1,13)*(1+cos(각도)) 제 2행을 계산하기 위해서, 회전 수직축이 요소화되어야 한다. 이것은 회전 방향으로 x 값을 xadd(행2)=(y거리)*sin(각도)로 크게 변화시킬 것이다. 여기서, 제 2행에 대해서 y길이는 2"이고, 제 3행에 해서 y길이는 4"이다. 따라서, Xe3rh의 제 2행에 대해서는

Xe3rh(행2)=xadd(행2)+xe2(2,8)^*(1+cos(각도)) ...이다.

왼쪽 반은 각도의 부호(+,-)가 반전되는 경우를 제외하고, 동일하게 계산될 것이다. 열7은 또한 제 2열로 전환되어 시작되어져야 한다. 전환 양은 특정한 행에 대해 xadd가 가산된 열이 현재 위치가 될 것이다. Xe3 매트릭스는 [Xe3lh, xadd로 조정된 행 7, Xe3rh]이다. 회전에 의한 Y의 전환은 각도의 사인값에 의해서 결정된다. Y 회전 에러를 계산하기 위해서, 하부 24" 에지의 회전 중심 위치를 고려하여야 한다. 하부 에지에서의 회전의 중심을 선택하기 때문에, Ye3 매트릭스는 보상을 위해 상부 및 하부 반으로 분리되지 않는다. Y 위치는 Ye2로부터 계산될 것이다. 예를 들어, Ye3의 제 1행은:

Ye(0,0)+2*6*sin(-1*각도); Ye2(0,1)+2*5*sin(-1*각도); ... Ye2(0,7);... Ye2(0,13)+2*6*sin(각도)일 것이다. Ye3의 하부 행은 동일한 방식으로 계산될 것이다.

블록(120)에 도시된 바와 같이, 랜덤 노이즈는 매트릭스의 인자가 된다. 랜덤 노이즈는 Xe3 및 Ye3 매트릭스에 가산된다. 일 실시예에서, 랜덤 번호는 오퍼레이트에 의해 특정되는 바와 같이 0 과 전형적인 편차를 가지는 정상적인 분배값로부터 선택된다. 랜덤 번호는 매틀랩에서의 (normrand) 함수와 같이 랜덤 번호 생성기에서 선택될 수 있다. 프로그램은 Xe3에서의 130개 엘리먼트 각각 및 Ye3에서의 130개 엘리먼트 각각을 위해 노이즈 값을 계산한다. 따라서 노이즈 값이 Xe3 및 Ye3에 가산된다. 특히, 노이즈 매트릭스는 Xe3 및 Ye3을 위해서 형성되는 데, 여기서 Nx = X 노이즈이고, Ny = Y 노이즈이다. 따라서,

Xe4 = Xe3 + Nx; Ye4 = Ye3 + Ny

따라서, Xe4 및 Ye4는 130개 엘리먼트의 에러 위치를 포함하고, 계속적으로 진정 위치(완전한 정합된 위치)와 비교된다.

도 15a의 블록(121)에 도시된 바와 같이, 에러가 계산된다. 여러 에러는 평균 TPR(도 5-8b의 블록(78)에 도시된 바와 같음), 오른쪽 상부의 TPR(블록 79에 도시된 바와 같음), 오른쪽 하부의 TPR(블록 80에 도시된 바와 같음), 왼쪽 하부의 TPR(블록 81에 도시된 바와 같음), 왼쪽 상부의 TPR(블록 82에 도시된 바와 같음)을 포함하여 컴퓨터화된다. TPR은 하기와 같이 기준 위치로부터의 방사 에러로 정의된다:

TRP = square root(xerror^2+yerror^2)

전체 130개의 엘리먼트 어레이에서 평균 TPR값을 얻기 위해서, 하기와 같이 컴퓨터화된다:

ErrorX = Xp-Xe4 ; Error Y = Yp - Ye4

평균TPR = square root(ErrorX 제곱의 합 + ErrorY의 제곱의 합) /130

4개의 코너에서의 TPR인 코너의 TPR들(도 5-8b의 블록 79-82에 도시됨)은 보다 원할히 컴퓨터된다. 예를 들어, 오른 쪽 하부 코너 TRP는

TPRllc = square root(Xe4(0,0)^2 + Ye4(0,0)^2)

블록(122)에 도시된 바와 같이, 정합 시뮬레이터의 그래프가 생성된다. 바람직한 일실시예에서, 4개의 플롯이 생성되는 데: (1)완전한 정합 위치에 대해서는 "+"를 사용하고 새로운 위치(예를 들어, 도 5,6,7 및 8a)에 대해서 "*"를 사용하여, 원 위치와 비교하여 새로운 위치를 도시하는 마크; (2)에러의 크기(TPR과 관련됨) 및 에러의 방향(예를 들어 도 8c)을 나타내는 벡터; (3) 산의 높이를 표시하는 지도에서와 같이 동일한 값을 윤곽선으로 맵핑하는 TPR의 크기를 도시하는 윤곽선; (4)윤곽선에 놓인 벡터 지도를 보이는 조합을 생성한다. 각 지도는 정합 패턴을 알 수 있게 한다. 예를 들어, 마크 플롯은 X선을 가한 후에 보여지는 것이다. 윤곽선 플롯은 정합이 제대로 안된 기판의 면적을 표시하고, 동작 능력을 한정하도록 돕고, 회로가 어떻게 패널 상에 존재하여야 하는지를 알 수 있게 한다. 벡터 플롯은 패널 상으로 에러가 어떻게 흐러는 지를 도시한다. 그리고, 조합 플롯은 흐름 및 에러 윤곽선을 동시에 알 수 있게 한다.

마크 플롯은 (Xe4, Ye4)의 플롯이고,(Xp, Yp)의 플롯 상에 이를 위치시킨다. 벡터 플롯은 각 130개의 위치에서의 각 (x,y)쌍을 알 수 있는 것을 포함한다. 예를 들어, 왼쪽 하부 코너의 벡터는 다음과 같은 벡터 크기를 가질 것이다.

벡터 크기(llc)=square root(Xe4(0,0)^2+Ye4(0,0)^2)

이고, 방향은

벡터 각(llc)=arctan(Xe4(0,0)/Ye4(0,0))

이다. 윤곽선 플롯은 TPR와 동일하게 윤곽선을 그린다.

정합 시뮬레이터의 응용

본 발명의 정합 시뮬레이터는 정합 에러 모드를 조합하여 패널 표면 상에 에러를 플롯한다. 에러 모드를 조합함으로써, 다른 정합 효과의 양이 정해져 디스플레이되어, 정합 동안에 발생되는 외관상 설명되지 않는 에러를 설명한다. 따라서, 정합 시뮬레이터는 (1)정합 에러 소스의 일반적인 이해를 얻고; (2)생성전 또는 생성동안의 정합 에러, 스크랩 비율(scrap rate)를 예측하고; 및 (3)전체 정합 에러를 낮추기 위한 시도로서 설계 경험칙(DOE)를 사용함으로써 개별 또는 전체 정합 소스를 분석하는 데 사용된다.

정합 시뮬레이터는 도 4b에 도시된 바와 같은 범용 컴퓨터를 사용함으로써 수행된다. 부록 B에 보여지는 바와 같이, 정합 시뮬레이터를 실행시키는 소프트웨어가 메모리(144)내에 저장된다. 더구나, 프로세서는 출력 디바이스(154)에 출력값을 생성시키도록 메모리(144)내의 소프트웨어 명령어를 실행시킨다.

1. 정합 에러 소스의 일반적인 이해

정합 시뮬레이터의 예들의 관찰을 통해서, (1) X 및 Y 보상 에러에 의해서 야기되는 4개의 전체 코너에서의 불량한 정합; (2) X 또는 Y 오프셋 에러의 조합에서 회전 에러에 의해서 야기되는 4개의 전체 코너에서의 불량한 정합; (3) 패널의 반에서의 불량한 정합 그러나, 오프셋 에러의 조합에서 보상 에러에 의해서 야기되는 패널의 다른 반에서의 양호한 정합; (4) 각도 에러와 X 및 Y 오프셋 에러에 의해서 야기되는 패널의 반에서의 불량한 정합; (5) 각도 에러에 의해서 야기되는 두 코너에서의 불량한 정합; (6) 각도 에러, 오프셋 에러 및 보상 에러에 의해서 야기될 수 있는 한 코너에서의 불량한 정합을 포함하는 정합 에러 소스 중의 일부와 관련된 여러 경향이 관찰된다.

이러한 경향으로부터, 코너에서 정합 문제를 가지기가 가장 쉽다는 것이 명백하다. 더구나, 오퍼레이트는 정합 에러와 관련되어 생성 중에 완전한 패널 또는 회로를 분석하고 정합 에러를 가정화할 것이다.

2. 생성 이전 또는 생성 동안의 등로 에러, 스크랩 에러

정합 시뮬레이터를 사용하여, 가변 툴로 생성 전 또는 생성 동안에 정합 에러를 예측할 수 있다. 생성 전에 정합 에러를 예측하는 것은 조작자가 다른 차수의 센서를 가지고 있으므로 조작자에게 MLB의 생성율 높이도록 한다. 더구나, 정합 시뮬레이터의 사용은 조작자에게 프린트된 회로 기판 제조 프로세스에서 개선점을 알려줌으로써 생성의 발생 전에 정합 에러를 줄이게 한다.

또한, 정합 시뮬레이터는 다양한 방식에서의 제조과정 동안 에러의 감소에 기여할 수 있다. 첫째, 정합 시뮬레이터는 제조시에 정합 에러의 양을 모니터하는 역할을 한다. 둘째, 정합 시뮬레이터는 제조과정 동안 정합 프로세스시에 개선안을 권장함으로써 제조과정에서의 에러를 감소시킬 수 있다.

도 15b를 참조로, 제조과정 이전 및 제조과정 동안 정합 시뮬레이터의 사용예의 순서도를 도시한다. 블록(123)에 도시된 것처럼, 정합 에러의 소스가 평가된다. 전형적으로, MLB의 제조를 위한 오더는 코어, 회로 레이아웃, 유전층의 수와 같은 인자, 및 앞서 개시된 보상 에러를 결정하는데 필요한 인자를 포함한다. 또한, 인쇄 회로 기판의 제조업자는 제조 이전에 경험적으로 오프셋, 각도 및 랜덤 노이즈 에러와 같은 정합 에러에 기여하는 다른 에러를 결정할 수 있다. 제조업자는 일정한 프로세스 조건에 대한 에러의 이전 히스토리에 기초하여 오프셋, 각도 및 랜덤 노이즈 에러를 평가할 수 있다. 예를 들어, 일정한 프로세스 조건하에서(일정한 장치 사용; 스핀들당 1개, 2개 또는 그 이상의 패널 드릴링; 뉴 드릴 비트 사용; 프레시 패턴작업 사용 등) 일정한 장치는 오프셋, 각도 및 랜덤 노이즈 에러를 미리 측정한다.

정합 에러의 평가된 소스에 기초하여 도 15b의 블록(124)에 도시된 것처럼, 정합 시뮬레이터가 작동된다. 그래프 및 TPR의 계산을 포함하는 정합 시뮬레이터의 출력을 사용하여, 제조업자는 최상 및 최악의 경우의 시나리오에서의 수율을 평가할 수 있다.

도 15b의 블록(125)에 도시된 것처럼, 제조업자는 정합 시물레이터 상에서 실험 계획(DOE)을 실시하여 정합 에러를 감소시킬 수 있다. 전술한 바와 같이, 정합 에러에 기여하는 몇 가지 소스가 있다. 따라서, 제조업자는 정합 에러 상에서의 프로세스 변화의 효과를 결정하기 위해 DOE의 전후관계에서의 정합 에러 소스의 모두, 일부 또는 그 중 하나를 검사할 수 있다. 블록(126)에 도시된 것처럼, 정합 에러의 소스(들)에 대한 범위가 확인된다. 오프셋, 각도, 보상 및 랜덤 노이즈 에러와 같은 상이한 에러는 최상 및 최악의 시나리오에 따른 범위를 갖는다. 예를 들어, 일정한 장치의 사용, 스핀들당 1개, 2개 또는 그 이상의 패널 드릴링 또는 뉴 드릴 비트 사용과 같은 제조 조건에 따라 랜덤 노이즈 에러는 값의 범위를 갖는다. 범위(들)에 기초하여, 전체 정합 에러에서의 에로 소스(들)의 효과가 결정된다. 예를 들어, 랜덤 노이즈 에러값의 범위는 전체적인 정합 에러에 대한 랜덤 노이즈 에러의 효과를 결정하기 위하여 조사된다. 그리고, DOE의 분석을 통해, 전체 정합 에러에 기여하는 에러의 중요성 등급에 따라 블록(126)에 도시된 것처럼, 에러 소스(들)의 효과를 결정할 수 있다. 예를 들어, DOE에 기초하여, 랜덤 노이즈 에러가 보상 에러 보다 전체 정합 에러에 덜 기여한다는 것이 결정될 수 있다.

블록(128)에 도시된 것처럼, 개선안은 에러 소스(들)의 효과 결정에 따라 재추천될 수 있다. 이러한 개선안 옵션(option)은 에러의 크기 또는 신호 에러를 변화시키는 것을 포함한다. 예를 들어, 불변의 랜덤 노이즈 에러의 소스를 남겨두도록 선택되게, 각도 에러 및 보상 에러를 포함하는 에러의 크기를 감소시키게 선택될 수 있다. 이러한 개선안 옵션에 기초하여, 블록(129)에 도시된 것처럼 제조가 실시된다. 선택적으로, 제조업자는 MLB에 대한 프로세스 조건 및 인자를 변화시킴으로써 수율비를 반복적으로 결정할 수 있다. 이러한 반복을 통해, 제조업자는 제조에 앞서 일정한 프로세스 조건하에서 일정한 수율로 MLB 제조에 수반되는 비용을 결정할 수 있다.

제조과정 동안, 정합 에러 소스는 블록(130)에 도시된 것처럼 평가될 수 있다. 이러한 정합 에러 소스는 제조과정 동안 주어진 측정치를 기초로 얻을 수 있다. 그리고, 이러한 제조 측정치는 랜덤하게 주어지거나, 또는 주기적인 간격으로 주어질 수 있다. 예를 들어, 각도 및 오프셋 에러의 제 1 소스가 후 에칭 펀치 장치에 있는 경우, 장치의 출력은 각도 및 오프셋 에러를 결정하도록(랜덤한 간격 또는 예정된 시간에서) 검사된다. 또한, 보상 에러는 적층 후에 기판을 조사함으로써 평가될 수 있다. 그리고, 랜덤 노이즈 에러의 제 1 소스가 드릴 장치인 경우, 드릴 장치의 출력은 랜덤 노이즈 에러를 결정하도록 조사될 수 있다. 측정치에 기초하여, 정합 에러의 소스가 평가될 수 있다. 이러한 평가는 평균(mean) 및 표준 편차 분포를 포함하는 다양한 형태를 취할 수 있다.

정합 에러 소스의 개선안에 기초하여, 정합 시뮬레이터는 블록(131)에 도시된 것처럼 실시될 수 있다. 정합 시뮬레이터 상에서 "왓 이프(what if)" 분석 또는 DOE를 행함으로써, 개선안 경로 및 이들에 관련된 비용이 분석되어 전체 정합 에러를 감소시키는 최상의 액션이 실시된다. 또한, 추가의 에러는 제조과정에서직접 비교함으로써 발견할 수 있다. 예를 들어, 또한 정합 시뮬레이터는 특정 DRA, 스크랩 비율(scrap rate)로 주기적일 수 있다. 이러한 평가는 제조업자에게 제조과정에서의 잠재적 출력의 양호한 지시기로 제공한다. 예를 들어, 평가된 스크랩 비율이 실제 스크랩 비율과 상당히 다른 경우, 정합 시뮬레이터로의 입력에 더하여 에러 소스가 나타난다. 마지막으로 정합 시뮬레이터는 제조과정 동안 정합 에러의 분포도를 추정할 수 있다. 전술한 바와 같이, 주어질 수 있는 에러 소스의 한 형식이 평균 및 표준 편차로 분포된다. 따라서, 각각의 에러 소스에 대해(오프셋, 각도, 보상 및 랜덤 노이즈 에러) 분포된다. 본 명세서에서 참조로 하는 Printed Circuit Fabrication(1988, 7, pp. 70-79)의 McQuarrie, Gray의 "Building Unbuildable Board"에 개시된 것처럼 Monte Carlo 방법을 사용하여, 제조시에 정합 에러의 분포를 발생시킬 수 있다. 숫자는 에러 분포 각각의 소스, 정합 시뮬레이터 속으로의 입력으로부터 임의로 선택될 수 있고, 정합 시뮬레이터에 기초한 출력(평균 TPR 또는 최상의 TPR 등)을 갖는다. 이러한 출력은 제조시에 정합 에러 분포를 형성하여, 제조동안 정합 에러의 실제 분포와 비교될 수 있다. 2개의 분포(평가된 것과 실제의 것)가 유사한 경우, 에러 소스에 대한 평가는 효과적이다. 만약 2개의 분포(평가된 것과 실제의 것)가 상이한 경우, 정합 시뮬레이터에서 평가되지 않은 부가적인 에러 소스가 있게 된다.

블록(132)에 도시된 것처럼, 제조업자는 정합 에러를 감소시키기 위해 실험 계획(DOE)을 실시할 수 있다. 제조 이전에 DOE의 실행과 유사하게, 블록(133)에 도시된 것처럼 에러 소스(들) 범위가 결정되고, 블록(134)에 도시된 것처럼, 에러소스 효과가 결정되며 블록(135)에 도시된 것처럼 개선안이 권장된다. 이러한 개선안은 블록(136)에 도시된 것처럼, 제조를 변경하는데 사용된다.

실시예 1

보상 모델을 사용하는 일례를 도 16 및 도 17에 도시한다. 도 16은 히스토그램으로서 베이스라인 측정치를 나타낸 것이다. 초기 문제로서, 정확한 측정치는 개선안을 결정하는데 있어 매우 중요하다. 보상 정확도에 대한 메트릭(metric)은 해상도 0.1 mil인 Fein Focus X-레이 장치에서 측정된 다층 회로의 층 사이에서 발견된 최대 보상 TPR로서 한정된다. 도 16을 참조하면, 베이스 라인은 2개월 시간 프레임에(이는 실제 제조의 대표적인 프렉션(fraction)이다) 걸쳐 수집된 16,000개의 측정된 패널이다. 상한 규격식(USL;Upper Specification Limit)은 10.3 mil와 같고, 이는 결함을 고려할 때보다 임의의 측정치가 크다는 것을 의미한다. 24" ×18" 인 기판에 대해 보상 에러에 의하여 이러한 목표치(goal) 설정은 300ppm X-보상 에러 및 400ppm Y-보상 에러가 코너에서 또는 전체 보상 TPR의 10.2mil에서 보상 에러의 5.1mil을 산출하며, 이는 최적의 보상 에러이다.

목표치 예는 히스토그램 영역에 의해 규정된 것처럼 변화량의 25%를 감소시킬 수 있다. 개선안의 양을 정하기 위해, 변수 CPK가 사용된다. CPK는 이하 방정식에 따른 적절한 프로세스에 대한 출력가능 지수(capability index)로서 정의된다:

Cpk = (USL - μ)/(3* σ)

여기서, μ= 평균 TPR

σ = 표준 편차

목표치는 10.3mil 상한 규격식에 부여된 1과 같은 Cpk를 갖는 최대 TPR 모집단을 갖는 것이다.

도 17을 참조로, 보상 개선안 프로그램의 기록을 나타낸다. 도시된 기록에서는 최악의 TPR 히스토리를 나타낸다. 도시된 도 16의 결과는 X 축상에 "베이스라인" 라벨에 의해 표시된 라인 및 제 1 바(bar)로서 도 17에 도시된다. Y 축상에서 왼쪽 측면은 TPR에 대한 크기 에러이고 오른쪽의 크기는 Cpk이다. 평균 TPR(μ)와, 평균 TPR 플러스 표준 편차(σ)의 3배인 상한 프로세스 한계치(UPL; upper process limit)와, 10.3 mil 이하의 최대 TPR인 목표 라인과, 상기 방정식으로부터 계산된 Cpk가 표시된다. 바에 대해 감소하는 높이는 개선안을 나타내며 마찬가지로 Cpk에 대한 증가하는 포지티브 기울기는 개선안을 나타낸다.

도 17에는 3가지 상이 표시된다. 상 1은 베이스 라인 설정 및 보상 프로세스가 사이징 매트릭스 작업을 어떻게 이용하는지의 분석으로 구성된다. 상 2는 상 1에서 발견된 일부 아이템의 실시 및 실험 계획(DOE)의 모델링 분석으로 구성된다. 상 3은 상 2에 내장된 모델을 실시함으로써 실현되는 개선안 상이다. 도 17에 도시된 개선안에 있어 주목할 만한 것은 이러한 개선안이 단지 3개의 코어 형태에서 보상 에러를 감소시킨다는 것이다. 부가적 개선안은 모델을 보충하기 위해 다른 코어를 분석함으로써 얻어질 수 있다.

도 17은 6 시그마 방식(sigma approach)를 사용하는 개선안이 스텝에서 발생하는 것을 나타낸다. 6 시그마 프로세스의 특성 -측정, 분석, 개선, 제어- 은 결과가 직접적이지 않다는 것을 의미한다. 사실, 시간 및 자원(resource)에 대한 투자가 결정될 때까지는 일주일 또는 한달이 걸릴 수 있다. 도 17은 현저한(significant) 개선안이 실현되기 전에 26주가 걸린다는 것을 나타내나, 개선안은 정확한 액션이 실시될 때 돌변한다. 에이디 혹 파이어 파이어링 방식(ad hoc fire fighting approach)은 짧은 시간내에 제조를 이룰수 있으나, 시간이 긴 주기에 걸쳐 조사되는 경우 좀처럼 실제 개선안을 나타내지 않는다. 6 시그마 방식은 성공을 위한 손쉬운 방법을 발견하는 것을 보증하는 것이 아니라, 만약 적절한 작업이 완료되는 경우, 실제 개선안 경로를 발견한다.

실시예 2

6 시그마 아르세날(arsenal)에서 또다른 방법은 결함 모드 및 효과 분석(FMEA)이다. 프로세스 분석은 몇 개의 목표를 제공한다;

ㆍ 코어 사이에 최대 0.0084도로 중심 부근의 회전축으로 각도 에러를 개선한다.

ㆍ 최대 0.2 mil/inch로 X 및 Y 차원에서 보상 에러를 개선한다.

ㆍ X 및 Y 차원에서 최대 +/-1 mil로 오프셋 에러를 유지한다.

ㆍ 다른 액션을 취한 후에, 스핀들당 1 패널로 드릴 스택 높이를 감소시킨다.

상기 나열된 모든 아이템은 임의의 인쇄 회로 기판 제작자의 질문을 나타낸다. 예를 들어, 6.5mil DRA에 대해 요구되는 레벨에서 각도 및 오프셋을 유지하는 것이 주요 사항이다. 포스트 에칭 펀치 영역에서만, 다이 셋의 재연마 또는 교체, 정밀 테이블 정렬, 카메라 구경 측정, 모터 및 드라이브 샤프트 세척 또는 교체, PM 스케쥴 업데이트, 봉사 계약 구매, 특정한 측정 장치 구매 및 펀치 테스트를 위한 스케쥴, 및 중요한 파라미터 상에서의 챠트 제어를 포함하는 몇가지 변조가 요구될 수 있다. 생각나는 작업의 수는 줄어드나 확실한 프로젝트 관리 및 후원 없이는 이루어지지 않는다.

개선안을 이루기 위해서, 플랜트 구성원, 엔지니어, 및 제 1 라인 관리인으로 구성된 팀은 표 4에 나열된 것과 같은 목표 챔피언의 인증서가 요구된다. 프로세스 맵 및 원인과 효과 다이아그램이 완성된다. 이는 프로세스에서 이들의 위치를 확인하는 표, 이들의 효과 출력, 및 이들의 정합 에러에 대한 모든 이슈(issue)를 야기시킨다.

이러한 작업이 완료된 후에, 결함 모드 및 효과 분석(FMEA)이 적용될 수 있다. 포스트 에칭 펀치 아이템을 사용하는 FMEA 예를 도 18에 도시한다. FMEA는 각각의 프로세스 입력의 강도(severity), 아이템 결함 발생값, 및 명세서내의 입력을 검출 및 제어하는 능력을 판단한다. FMEA로부터 위험 우선순위 번호(RPN)가 계산된다. RPN의 순위는 팀에게 직접적인 주의가 요구되는 액션을 말해준다. 다음 팀은 FMEA로 복귀되어 누군가에 의해 언제 액션이 완료되는지를 기록한다. 또한 강도, 발생값, 및/또는 검출 능력에서의 개선안이 기록되고 계획된 RPN 개선안이 계산된다. FMEA는 과정 및 계획의 성공을 결정할 뿐만 아니라 중요한 아이템에 대한 적절한 지원이 있는지 여부를 결정하도록 최고 경영자측에 의해 재검토될 수 있는 개선안 성과에 대한 초점이 된다.

실시예 3

보상, 각도, 오프셋 및 랜덤 노이즈 에러를 포함하는 정합 에러의 소스는 정합 시뮬레이터를 사용하도록 제조하는 동안 평가된다. 어떻게 이러한 것이 이루어지는 현실적인 예를 고려해보자. 도 19는 단일 포스트 에칭 펀치 머신(PEP)에서 25개 내부층 패널 상에서의 실제 제조 데이터이다. 패널 레이아웃은 패널당 3개 회로이다. 기판은 6.5mil DRA의 정밀한 정합 허용오차를 갖는다. 도면에서 천공된 코어는 1 온스 구리 및 신호 이미지를 갖는 4 mil 코어이다. 가시적 광학 검사 시스템은 펀칭된 코어를 측정하는데 사용된다. 점선의 교차점은 PEP 머신이 달성하는데 실패한 정확한 최적의 위치를 나타내며 실제 라인은 각도 및 오프셋 에러를 검출하도록 분석될 수 있다. 예를 들어, 라인의 경사도는 각도 에러에 관련되며 라인의 길이는 물질이 이동된 양에 관련된다.

최악의 패널은 다음과 같다.

ㆍ 각도 에러 0.014도

ㆍ X 오프셋 에러의 -3mil

ㆍ Y 오프셋 에러의 -2.5mil

각도 에러에 대해, 회전축은 18" ×24" 패널의 중심으로 가정된다. 도 20은 이러한 에러의 조합으로 인한 패널 표면 위에서의 결과를 나타낸다. 도면에 도시된 -1mil 오프셋은 포지티브 X 오프셋의 2mil가 소비된 중심 각도 에러를 설명하는데 필요하다.

도 20은 실제 위치를 기준으로한 에러의 양을 나타낸다. 도면은 적어도 66%에서 수율(매 3개 마다 2개의 양호한 회로)에서 6.5 mil DRA로 최악의 시나리오를 갖는 것이 가능하다는 것을 나타내며, 어떠한 다른 에러도 없다. 또다른 에러 이외에, 또 다른 도전(문제)이 있다. 도 19에서의 에러는 코어에 대한 랜덤, 오프셋 및 각도 에러를 나타낸다. 이는 각각의 코어 사이에 있는 에러가 가끔 실제 위치로부터의 코어 에러보다 큰 코어 에러에서의 코어라는 것을 의미한다.

도 19 및 도 20에 도시된 예를 참조로, 모든 제조 에러의 평가는 최종 수율 평가에 사용될 수 있다. 예를 들어, 도 19로부터 유도된 입력을 고려한다:

ㆍ 평균하여, 코어 사이의 각도는 0.012도이다.

ㆍ 평균 X 오프셋 에러는 -2 mil이다.

ㆍ 평균 Y 오프셋 에러는 -1.5mil이다.

ㆍ 평균 X & Y 보상 에러는 0.33mil/inch 이다.

ㆍ 작은 직경 드릴 비트로부터의 랜덤 드릴링 노이즈은 1mil 표준 편차(2 패널/스핀들, 뉴 드릴 비트)를 갖는다.

도 21은 윤곽 플롯에서의 순수한 결과를 나타낸다. 어두운 영역은 양호한 정합을 나타내며 밝은 부분은 불량 정합을 나타낸다. 패널 표면에 걸친 정합 에러의 범위는 0mil 내지 8.4mil 이상이다. 도 21은 3개중에서 평균 2개의 회로가 양호하거나 또는 평균 33% 스크랩 비율인 6.5mil DRA를 나타낸다. 이러한 평가는 제조업자에게 제조의 포텐셜 출력의 양호한 지침서를 제공한다.

이러한 작업에 대한 실제 스크랩 비율은 40 패널의 로트 사이즈에 대해 약 25% 내지 50%에서 변화된다. 스크랩 비율에서의 변화는 특별한 원인을 예시하는 것으로 가정하는 것이 쉽다. 예를 들어, 스크랩 비율이 25%인 경우, 프로세스는 개선되는 것으로 추정할 수 있고 스크랩 비율이 50%인 경우, 부수적인 문제가 있다는 증거가 된다. 33%의 평균 스크랩 비율 및 40 패널의 로트 크기를 인지하여, 2항 분포에 기초한 스크랩 비율에 대해 95% 신뢰 구간이 18% 내지 56%이다. 스크랩 정보만으로는 프로세스가 최상인지 또는 최악인지 결정하기에는 충분한 지시기가 되지 못한다. 따라서, 1개 로트로부터 스크랩에서의 외견상 큰 변화를 분석하는 것은 무효하다.

정합 시뮬레이터에 기초하여, 제조업자는 정합 에러를 감소시키기 위한 방법을 확인할 수 있다. 예를 들어, 도 21은 수율이 패널 크기의 유력한 함수임을 나타낸다. 수율은 작은 패널 크기에 따라 또는 동일한 패널 크기에 따라 패널당 2개의 회로가(부가적인 물질 스크랩의 부가 비용으로) 패널 레이아웃인 경우 극적으로 상승될 수 있다. 추가된 비용을 상쇄하기 위해, 정합 에러에서의 개선점은 스핀들 당 단 하나의 패널이 좀더 큰 패널 사이즈에 사용된다면 스핀들 당 2개 패널의 드릴링을 허용하는 것이다. 패널 사이즈를 변경할 수 없다면, 정합에 영향을 미치는 에러 모드는 개선될 필요가 있다.

실시예 4

6 시그마 툴을 사용하는 체계적 방식은 장기간의 문제가 무엇인지, 단기간에 무엇을 행할 수 있는지에 대해 완전히 이해할 수 있게 한다.

상기 방식은 하기와 같다.

ㆍ 프로세스 측정

ㆍ 프로세스 분석

ㆍ 프로세스 개선

ㆍ 프로세스 제어

이러한 방식은 편차의 소스를 찾아내어, 영구적 개선이 실행되고 제어될 수 있다는 가정을 기본으로 한다. 실험설계(DOE)를 통하여 장기간 및 단기간 양 관점에서 정합 에러의 소스를 분석하여 그것을 최소화할 수 있다.

도 19에서 알 수 있는 바와 같이, 프로세스 측정은 정합 에러 모드를 일치시키고 정합 에러가 불규칙적으로 행동하는지를 결정하는데 있어서 중요하며, 상기 프로세스 측정은 기계, 위상차, 오퍼레이터, 일, 주, 월 또는 연 등의 시간과 관련되어 있다. 프로세스 변수의 측정은 프로세스 분석에 필요한 데이터를 제공한다. 주의 깊은 측정으로부터의 데이터가 없다면, 분석은 실제 개선을 가져오는데 실패한 실행된 평가와 조처로 남게 된다.

패널 당 3개의 회로와 6.5 mil DRA를 가진 18" ×24" 다층기판을 가진 이전의 실시예를 생각해보자. 몇 가지 데이터를 모아, 프로세스 분석 및 정합 시뮬레이터를 이용하여 프로세스 개선 옵션을 조사할 수 있다. 시뮬레이터를 사용하는 하나의 방법은 한번에 하나의 변수를 서로 다른 하이셋팅과 로우셋팅하여 조사하는것이다. 6 시그마 어스널(6-sigma arsenal)에서 가장 강력한 툴 중에 하나는 실험 설계(DOE)이다. 확률을 조사하는 보다 좋은 방법은 총 2개 인자의 상호작용을 포함한 32번의 분수계승(fractional factorial)으로 하는 것이다. 표 3은 실험에서 사용된 셋팅을 나타내며, 도 22는 그 결과를 나타낸다.

[표 3] DOE를 위한 변수 셋팅

도 22를 참조하면, 정합 시뮬레이터를 사용하는 DOE로부터의 결과를 나타낸다. 도 22에서 행으로 위에서 아래로의 진행은, 평균(avg) TPR, 상부 왼쪽 코너(ulc) TPR, 하부 왼쪽 코너(llc) TPR, 상부 오른쪽 코너(urc) TPR 및 하부 오른쪽 코너(lrc) TPR의 출력이다. 열로 왼쪽에서 오른쪽으로의 진행은 각도, X 오프셋, Y오프셋, X 쉬링크, Y 쉬링크 및 노이즈의 입력이다. 도 22의 그래프로부터, 상향의 경사라인은 좀더 낮은 셋팅이 더 좋고, 하향의 경사라인은 좀더 높은 셋팅이 더 낫다는 것을 나타내며, 수평선은 아무런 효과도 나타내지 않는다. 라인 근처의 에러 바(error bars)는 회귀에 대한 95% 신뢰구간이다.

컴퓨터상에서, 도 22의 그래프는 동적이며, 라인의 경사는 2개 인자의 상호작용으로 인하여 다른 변수 셋팅으로 변경된다. DOE의 분석을 통하여, 전체 정합 오차에 기여한 오차의 중대성에 대하여 순위를 매길 수 있다. 예컨대, 현재 셋팅으로 도 22를 검토하면, 중요한 영향력의 순서는 각도, X 쉬링크, Y 쉬링크 및 노이즈의 순이다. 1 mil을 넘는 오프셋의 개선은 의미있는 정합 이득을 가지지 않는다.

이러한 정보에 기초하여, 어드레스에 대하여 어떠한 에러를 결정할 지에 있어서 옵션을 조사할 수 있다. 이들 옵션은 다수의 에러, 또는 단일 에러를 변경하는 것을 포함한다. 예컨대, 각도 에러 및 보상 에러를 포함하는 다수의 에러를 줄이도록 선택할 수 있다.

게다가, 특별한 경우에 있어서 랜덤 에러는 각도 및 보상 에러와 비교하여 중요성이 조금 덜 하기 때문에, 에러 감소의 초점이 아니다. 따라서, 랜덤 에러의 허용 오차량은 더 크다(즉, 0.4 mil 표준편차의 랜덤 노이즈 에러를 이루기 위해 스핀들 당 하나의 패널 천공을 필요로 하는 프로세싱은 필요하지 않다; 우선은, 드릴 스택(drill stack)이 스핀들 당 2개의 패널로 유지되고, 1 mil 표준편차까지 노이즈를 상승시키는 것이다). 드릴 노이즈(drill noise)로 인한 랜덤 에러의 허용은 특별한 로트의 경우에 있어서 모든 변수를 제어하는 방법과는 다르다. 6 시그마 방식은 가장 중요한 에러의 편차 감소를 강조한다. 실제로 항상 모든 변수를 제어한다는 것이 불가능하다.

대신, 개선을 가져오는 가장 의미있는 단계에 초점을 맞추는 것이다. 추천된개선사항은 표 4에 나타낸다.

[표 4] 추천된 개선사항

정합 시뮬레이터로부터의 결과는 2.67 mil의 평균 TPR, 4.4 mil의 상부 왼쪽 코너 TPR, 3.2 mil의 하부 왼쪽 코너 TPR, 5.0 mil의 상부 오른쪽 코너 TPR, 4.03 mil의 하부 오른쪽 코너 TPR이다. 모든 TPR이 6.5 mil DRA 이하임에도 불구하고, 정합 시뮬레이터는 하나의 패널로부터의 결과만을 나타낸다. 랜덤 노이즈가 있기 때문에, 결과는 실행때마다(패널마다) 다르게 된다.

실시예 5

선택적으로, DOE의 초점은 에러의 단일소스의 변경일 수 있다. 일 예로서, 랜덤 노이즈 에러에 대한 소스는 정합 시뮬레이터를 사용하여 분석될 수 있다. 도 23은 1000번의 시뮬레이션으로부터 최대 TPR 결과의 히스토그램이다. 각 실행은 패널 표면 상의 130 군데 이상의 위치에서 최대 TPR값을 취하는 것으로 이루어진다. 패널의 14.7%가 6.5 mil DRA이상의 최대값을 가지지만, 그것이 반드시 14.7% 스크랩된 회로(scrapped circuit)가 있음을 나타내지 않는다. 1000번의 시뮬레이션이 도 21에서 발견된 셋팅으로 행해졌다면, 패널의 100%가 6.5 mil 이상의 최대TPR값을 가질 것이다. 스크랩율(scrap rate)의 보다 나은 산정은 14.7%/3 = 4.5% 산출 스크랩이며, 그 이유는 패널 수율은 14.7%이지만, 패널 당 3개의 회로가 있으므로, 회로 수율은 4.5%가 된다.

랜덤 노이즈는 감소될 수 있으며, 전체 정합 에러에 미치는 영향은 분석될 수 있다. 예컨대, 이러한 기판이 스핀들 당 하나의 패널이 천공된다면 드릴(drill)의 탈선은 0.4 mil 표준편차로 감소될 수 있다. 도 24는 이러한 조건 하에서 1000번의 시뮬레이션으로부터의 최대 TPR 결과를 나타낸다. 도 24는 스택 높이가 감소된 경우, 보다 적은 스크랩이 있음을 나타낸다. 이러한 결과에 기초하여, 오퍼레이터는 스핀들 당 하나의 패널의 증가된 천공 비용이 정합 에러의 감소에 의해 상쇄되는지를 분석할 수 있다. 또한, 전형적으로는 스택 높이를 줄임으로써 천공을 개선하는 것이, 정합 수율을 개선하는데 있어서 첫걸음이다; 그러나, 이러한 단계에서의 실제 개선은 다른 정합 모드가 작은 에러를 가지지 않는 한 유리한 것은 아닐 것이다.

이상 설명한 상세한 설명은 제한이 아니라 예시일 뿐이며, 또한 이하의 청구범위는 본 발명의 범위를 한정하도록 의도된 모든 등가의 균등물을 포함하는 것으로 이해되어야 한다.

부록 A

4개의 상이한 프리프레그 스타일(1080, 2113, 2116, 7628), 각각의 코어 사이의 2겹(plies)의 프리프레그, 3개의 상이한 코어 두께(4 mil, 5 mil, 8mil), 및2개의 상이한 이미지 타입(신호, 접지)에 제한된 8 레이어 기판에 대한 다음의 디자인 변수를 고려하라. 또한, 단지 균형의 코어 두께 및 프리프레그 조합이 사용된다. 특히, 8 층(레이어) 기판에 있어서, 코어 1의 두께 = 코어 2의 두께 및 프리프레그는 멀티레이어 구조의 중심선에 대해 동일한 타입과 순서를 수반해야 한다. 이것은 표준 제조 방식(practice)을 수반한다. 또한, 회로 이미지의 불균형 특성 또한 표준 제조 방식이다.

다양한 유전층이 사용될 수 있다. 상기 실시예에서, 유전층은 상기 층들 사이의 2개의 상이한 프리프레그로 구성된다. 이러한 조건하에서, 64개의 상이한 이미지 조합(2⁶), 256개의 상이한 프리프레그 조합(2⁸), 및 9개의 상이한 코어 두께 조합이 존재한다. 가능한 전체 조합 수는 147,456(256×64×9)이다.

64개의 이미지 조합은 하기와 같다.

s/g의 코어 순서가 중요하지 않으며 23개의 코어와 67개의 코어가 상호 교환될 수 있을 때, 조합은 21 구성까지 감소된다. 일부 실시예 : sg/sg/gs는 gs/gs/gs 및 gs/sg/sg와 동일하며; gs/gg/gg는 gg/gg/sg 및 gg/gg/gs와 동일하다.

21 구성은 실험적인 디자인의 4 구성으로부터 얻어질 수 있다. 4 구성은:

부록 B

Claims (23)

1. 인쇄회로기판의 정합 중에 보상을 모델링하는 방법으로서,

   코어 사이에서 적어도 하나의 유전층을 이용하는 다수 코어를 다수의 인쇄회로기판에 제공하는 단계;

   제조에 의한 각각의 인쇄회로기판중 적어도 하나의 코어의 이동을 측정하는 단계; 그리고,

   코어 이동 및 적어도 하나의 유전층을 기초로 보상 모델을 생성하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
2. 제 1항에 있어서,

   상기 코어는 x 및 y 방향을 가지며,

   상기 적어도 하나의 코어의 이동을 측정하는 단계는 상기 x 및 y 방향의 이동을 측정하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
3. 제 2항에 있어서,

   상기 인쇄회로기판은 내부 및 외부 코어를 구비하며,

   상기 적어도 하나의 코어의 이동을 측정하는 단계는 상기 내부 및 외부 코어에 대한 x 및 y 방향의 이동을 측정하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
4. 제 2항에 있어서,

   상기 보상 모델을 생성하는 단계는 x 및 y 방향의 이동에 대한 측정을 평균하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
5. 제 1항에 있어서,

   상기 적어도 하나의 유전층은 다수의 프리프레그를 포함하고,

   상기 보상 모델은 인쇄회로기판의 적어도 하나의 코어의 이동에 대한 측정 및 프리프레그에 기초하는 것을 특징으로 하는 모델링 방법.
6. 제 1항에 있어서,

   상기 적어도 하나의 유전층은 서로 다른 수지 퍼센트를 갖는 다수의 프리프레그를 포함하고,

   상기 보상 모델은 인쇄회로기판의 적어도 하나의 코어의 이동에 대한 측정 및 서로 다른 수지 퍼센트를 갖는 프리프레그에 기초하는 것을 특징으로 하는 모델링 방법.
7. 제 1항에 있어서,

   상기 코어는 4개의 모서리를 구비한 직사각형이고,

   상기 적어도 하나의 코어의 이동을 측정하는 단계는 코어의 상기 4개 모서리의 이동을 측정하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
8. 제 1항에 있어서,

   상기 보상 모델을 생성하는 단계는 실험에 기초한 표를 생성하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
9. 제 1항에 있어서,

   상기 보상 모델을 생성하는 단계는 일련의 계수를 갖는 방정식을 생성하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
10. 제 1항에 있어서,

    상기 보상 모델을 생성하는 단계는 코어의 이동에 대한 그래프를 생성하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
11. 제 1항에 있어서,

    상기 인쇄회로기판은 코어에 적층된 회로를 구비하며,

    상기 보상 모델은 인쇄회로기판의 코어, 유전층, 그리고 회로의 측정에 기초하는 것을 특징으로 하는 모델링 방법.
12. 제 11항에 있어서,

    상기 회로는 신호, 접지, 그리고 신호 및 접지의 혼합으로 구성된 그룹에서 선택되는 것을 특징으로 하는 모델링 방법.
13. 제 1항에 있어서,

    상기 코어의 이동을 측정하는 단계는 소정의 시간에 수행되며,

    상기 보상 모델을 생성하는 단계는 코어의 이동, 적어도 하나의 유전층 및 소정의 시간에 기초하는 것을 특징으로 하는 모델링 방법.
14. 인쇄회로기판의 정합 중에 보상을 모델링하는 방법으로서,

    코어 사이에서 유전층을 가진 다수 코어를 다수의 인쇄회로기판에 제공하는 단계, 상기 단계에서 상기 코어는 인쇄회로기판에 위치되며;

    인쇄회로기판의 제조에 의한 코어의 이동을 측정하는 단계; 그리고

    코어 이동 및 인쇄회로기판에서의 코어 위치를 기초로 보상 모델을 생성하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
15. 제 14항에 있어서,

    상기 코어 위치는 내부 및 외부 코어 위치를 포함하고,

    상기 보상 모델을 생성하는 단계는 코어가 외부 코어인지 내부 코어인지에 기초한 보상 모델을 생성하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
16. 인쇄회로기판의 정합 중에 보상을 모델링하는 방법으로서,

    제 1코어의 적어도 한면 및 상기 제 2코어의 적어도 한면상에 회로가 배치되는, 적어도 하나의 제 1코어 및 제 2코어를 가진 인쇄회로기판를 제공하는 단계;

    각각의 코어의 이동을 측정하기 위하여 제조 후에 인쇄회로기판의 코어를 측정하는 단계;

    인쇄회로기판의 코어 측정 및 제 1코어의 적어도 한면과 제 2코어의 적어도 한면상의 회로 레이아웃을 기초로 보상 모델을 생성하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
17. 제 16항에 있어서,

    상기 회로 레이아웃은 신호, 접지, 그리고 신호 및 접지의 혼합으로 구성된 그룹에서 선택되는 것을 특징으로 하는 모델링 방법.
18. 다수의 코어, 코어상의 회로 및 상기 회로 사이의 유전층을 가진 다층 인쇄회로기판를 처리하는 중에 보상 에러를 감소시키는 방법으로서,

    다층 인쇄회로기판의 코어 위치, 유전층 및 인접 코어상의 회로로 이루어진 그룹으로부터 선택된 다층 인쇄회로기판의 적어도 하나의 특징을 식별하는 단계;

    보상 모델로부터 적어도 하나의 상기 특징으로 기초로 적어도 하나의 보상 요인을 발생시키는 단계; 그리고

    적어도 하나의 보상 요인을 기초로 회로를 변경하는 단계를 포함하는 것을특징으로 하는 보상 에러 감소 방법.
19. 적어도 하나의 유전층, 다수의 코어 및 다수의 코어상의 회로 구성을 가진 다층 인쇄회로기판에서의 보상 에러를 결정하는 시뮬레이터로서,

    프로세서; 그리고

    상기 프로세서에 전기적으로 연결된 메모리 디바이스를 포함하며,

    상기 메모리 디바이스는 적어도 하나의 유전층, 스택에서의 코어 위치, 다수의 코어상의 회로 구성, 다층 인쇄회로기판의 부재 및 코어와 유전층사이의 상호작용으로 이루어진 그룹으로부터 선택된 다층 인쇄회로기판의 적어도 하나의 특징을 기초로 한 X와 Y 에러 측정치를 포함하는 보상 에러 데이터 매트릭스를 가지는 것을 특징으로 하는 시뮬레이터.
20. 인쇄회로기판의 정합 중에 에러를 시뮬레이팅하는 방법으로서,

    다층 인쇄회로기판의 층상에 적어도 다수의 포인트를 수집하는 단계;

    다수의 포인트의 변경된 위치를 생성하기 위하여 오프셋 모델, 각도 모델, 보상 모델 및 랜덤 노이즈을 기초로 다수의 포인트를 변경하는 단계; 그리고

    다수의 포인트의 위치와 다수의 포인트의 변경된 위치의 비교치를 출력하는 단계를 포함하는 것을 특징으로 하는 시뮬레이팅 방법.
21. 제 20항에 있어서,

    상기 비교치를 출력하는 단계는 다수의 포인트에 대한 위치 및 상기 다수의 포인트에 대한 수정된 위치를 그래핑하는 단계를 포함하는 것을 특징으로 하는 모델링 방법.
22. 인쇄회로기판의 정합 중에 에러를 시뮬레이팅하는 방법으로서,

    완전한 정합을 얻기 위해 필요한 실제 위치를 결정하는 단계;

    정합 중에 발생하는 적어도 2개의 에러 원인을 식별하는 단계;

    상호의존 형태로 정합 중에 발생하는 적어도 두 개의 에러 원인을 결합하는 단계; 그리고

    적어도 2개의 에러 원인의 결합을 실제 위치와 비교하는 단계를 포함하는 것을 특징으로 하는 시뮬레이팅 방법.
23. 제 22항에 있어서,

    상기 결합과 실제 위치를 비교하는 단계는 적어도 2개의 에러 원인의 결합에 대응하는 위치 및 실제 위치를 그래핑하는 것을 포함하는 것을 특징으로 하는 모델링 방법.