TWI795798B - 對準誤差補償方法及其系統 - Google Patents
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Abstract
一種對準誤差補償方法，包含一資料取得步驟，及一補償參數計算步驟。該資料取得步驟是取得一半導體基材位於不同積層上的圖案單元的實際關鍵尺寸。該補償參數計算步驟是利用該實際關鍵尺寸與一預設關鍵尺寸求得一關鍵尺寸變異值，據以得到一用於疊對誤差補償參數計算的輸入值，並利用該輸入值計算得到一用於對準機台的補償參數值。本發明在計算該補償參數值時，除了該圖案單元的位置偏移，同時將該圖案單元的關鍵尺寸變異值納入考量，而能進一步提升在半導體製程中，對於疊對誤差之校正的準確度。此外，本發明還提供一對準誤差補償系統。
Description
本發明是有關於一種半導體製程的誤差補償方法及其系統，特別是指一種微影製程的對準誤差補償方法及其系統。
隨著電子元件功能要求複雜化，且尺寸也越益微縮的發展趨勢，半導體的製程也越來越精細且積層密度也越來越高。因此，在如此高精細及高積層密度的製程過程中，若其中一積層的定位偏移，會造成前、後積層電性連結上的異常，而導致半導體元件或是層間的電性無法連結而斷路或短路。因此，如何控制每一個製程的精密度及穩定性，並監測分析每一個製程的誤差，以準確的控制層與層間的疊對(overlay)，是半導體製程管理相對重要的因素。
目前而言，用於校正層與層間之疊對誤差的疊對誤差補償參數(overlay compensation parameter)的計算通常僅考量分別形成於前、後積層之微影圖案的對位偏移，並以此作為下一次製程的對準補償的依據。然而，除了對位偏移，微影圖案的關鍵尺寸(Critical Dimension，CD)在製程中容易因例如光罩轉移或聚焦變形等各種因素而偏離預期，亦會影響半導體元件之層與層間的電性連結的穩定性。
因此，如何提供一種對準誤差補償方法，同時考量位於前、後積層之微影圖案的位置偏移與關鍵尺寸變形所造成的影響，以更符合元件對準需求，則是本發明之重點。
因此，本發明的目的，即在提供一種用於半導體製程的對準誤差補償方法，以降低製程中的疊對誤差。
於是，本發明對準誤差補償方法，用於一對準機台的對準校正，包含一資料取得步驟，及一補償參數計算步驟。
該資料取得步驟是取得一半導體基材於不同製程產生並分別位於前層、後層的一第一圖案單元及一第二圖案單元的至少其中一者的實際關鍵尺寸。
該補償參數計算步驟是利用該實際關鍵尺寸與一預設關鍵尺寸求得一關鍵尺寸變異值，並利用該關鍵尺寸變異值得到一用於疊對誤差補償參數計算之輸入值，並利用該輸入值計算得到一用於該對準機台的補償參數值。
又，本發明的另一目的，即在提供一種用於半導體製程的對準誤差補償系統，以降低製程中的疊對誤差。
於是，本發明對準誤差補償系統，用於一對準機台對半導體基材的對準校正，包含一接收單元，及一計算單元。
該接收單元用於接收一半導體基材於不同製程產生，並分別位於前層、後層的一第一圖案單元及一第二圖案單元的至少其中一者的實際關鍵尺寸。
該計算單元以該實際關鍵尺寸與相應的一預設關鍵尺寸計算求得一關鍵尺寸變異值，並利用該關鍵尺寸變異值得到用於該第一圖案單元及該第二圖案單元的疊對誤差補償參數計算的一輸入值，以計算得到一用於該對準機台對準校正的補償參數值。
本發明的功效在於：通過測量該第一圖案單元及該第二圖案單元至少其中一者的實際關鍵尺寸，依據該實際關鍵尺寸與該預設關鍵尺寸而得到該關鍵尺寸變異值，並將其納入計算該補償參數值的考量中，而能進一步提升該對準機台在半導體製程中對於疊對誤差之校正的準確度。
參閱圖1，本發明對準誤差補償方法的一實施例，供用於一對準機台在例如微影製程、或晶圓對位等半導體製程中對一半導體基材進行對準校正。
該實施例的方法包含一資料取得步驟21、一補償參數計算步驟22，及一補償步驟23。
該資料取得步驟21取得一半導體基材於不同製程產生並分別位於前層、後層的一第一圖案單元及一第二圖案單元的至少其中一者的實際關鍵尺寸。在本實施例中，該第一圖案單元具有多個第一圖案，該第二圖案單元具有多個第二圖案，且該第一圖案單元及該第二圖案單元可分別選自線寬、線距、孔洞、溝槽，或島狀突起物。
具體的說，該資料取得步驟21還取得該第一圖案單元及第二圖案單元的一疊對誤差值，且該疊對誤差值可以是未經補償的疊對誤差值或已經前次補償後的疊對誤差值。
要說明的是，該疊對誤差值可以是選擇該等第一圖案及該等第二圖案的其中一者作為實際關鍵尺寸測量點，再以該實際關鍵尺寸測量點為中心設定一預定徑長，並量測該預定徑長範圍內的該等第一圖案及第二圖案的疊對誤差值而得，或是選擇一次取像範圍內的該等第一圖案及第二圖案的疊對誤差值，或是以不同取像範圍的第一圖案及第二圖案的其中一者的實際關鍵尺寸測量點的連線再利用內差法而求得。
該補償參數計算步驟22是利用該實際關鍵尺寸與一預設關鍵尺寸求得一關鍵尺寸變異值，並利用該關鍵尺寸變異值得到一用於疊對誤差補償參數計算之輸入值，並利用該輸入值計算而得到一用於該對準機台的補償參數值。
具體的說，該補償參數計算步驟22是通過該關鍵尺寸變異值而取得一與關鍵尺寸相關的誤差權重計算值，並同時利用自該資料取得步驟21所取得的該疊對誤差值而得到一與疊對誤差相關的疊對誤差權重值。其中，該關鍵尺寸變異值是該預設關鍵尺寸與該實際關鍵尺寸的差值的平均，該疊對誤差權重值與該誤差權重計算值具有與該疊對誤差值相同的正負號關係，而該輸入值則是選自該疊對誤差權重值或該誤差權重計算值得其中一者。
配合參閱圖2，更詳細的說，該補償參數計算步驟22包含一第一次步驟221，及一第二次步驟222。
該第一次步驟221是於該關鍵尺寸變異值不等於0的條件下，將該疊對誤差值的絕對值及該關鍵尺寸變異值分別經由權重計算得到該疊對誤差權重值及一關鍵尺寸變異權重值，接著，將該疊對誤差值的絕對值與該關鍵尺寸變異權重值進行四則運算並取絕對值後，得到該誤差權重計算值。
更具體的說，該第一次步驟221是將該疊對誤差值的絕對值與一預設的第一權重值進行權重計算而得到該疊對誤差權重值；並將該關鍵尺寸變異值與一預設的第二權重值進行權重計算而得到該關鍵尺寸變異權重值，該第一權重值與該第二權重值可以是製程容許設定值，或是使用者依據製程自行定義，且該第一權重值與該第二權重值可以是機台內建之參數或是由使用者自行輸入。在本實施例中，是以該第一權重值是不大於2的比重權重值或是製程容許設定值，該第二權重值是不大於1的比重權重值或是製程容許設定值為例，其中，當該實際關鍵尺寸小於該預設關鍵尺寸，該第一權重值是不大於1的比重權重值或是製程容許設定值。
該第二次步驟222是用於調整該疊對誤差權重值及該誤差權重計算值，使其等可與該疊對誤差值具有相同的正負號關係，並選擇該疊對誤差權重值與該誤差權重計算值的其中一者作為該輸入值，以計算得到該補償參數值。
具體的說，執行該第二次步驟222時，當該實際關鍵尺寸大於該預設關鍵尺寸，是選擇該疊對誤差權重值與該誤差權重計算值的其中較小者為該輸入值；當該實際關鍵尺寸小於該預設關鍵尺寸，則選擇該疊對誤差權重值與該誤差權重計算值的其中較大者為該輸入值，而當該疊對誤差權重值與該誤差權重計算值的其中較大者小於0，則將該輸入值調整為0。
該補償步驟23是以自該補償參數計算步驟22中所取得的該補償參數值對該對準機台下一次的對準校正，使下一次的對準校正同時考量了疊對的位置偏移(即該疊對誤差值)，及該第一圖案單元與第二圖案單元的關鍵尺寸變化(即該該關鍵尺寸變異值)的兩項因素，而可提升校正的準確度。
參閱圖3，本發明對準誤差補償系統3的一實施例，配合前述的該對準誤差補償方法，供用於該對準機台以對一半導體基材的對準校正。其中，該半導體基材可以是例如積層電路板、顯示面板或磊晶基板等半導體基板。
該對準機台可以是步進式或掃描式對準曝光機，且該對準誤差補償系統3可以是內建或是外接於該對準機台。
該對準誤差補償系統3包含一接收單元31、一計算單元32、一輸入單元33，及一補償單元34。
該接收單元31用於接收該半導體基材於不同製程產生，並分別位於前層、後層的一第一圖案單元及一第二圖案單元的至少其中一者的實際關鍵尺寸。具體的說，該接收單元31可以是步進機、掃描機、繞射儀或光學顯微鏡。
該計算單元32是以該第一圖案單元及該第二圖案單元的至少其中一者的實際關鍵尺寸與相應的一預設關鍵尺寸計算求得一關鍵尺寸變異值，並利用該關鍵尺寸變異值得到用於該第一圖案單元及該第二圖案單元的疊對誤差補償參數計算的一輸入值，以計算得到一用於該對準機台對準校正的補償參數值。由於該補償參數值的計算方式為本技術領域習知，且非為本發明之重點因此不再多加說明。
此外，該計算單元32還可求得該第一圖案單元及第二圖案單元的疊對誤差值。其中，該疊對誤差可以是選擇例如繞射式疊對(DBO)、影像式疊對(IBO)，或是散射式疊對(SCOL)等不同的測量方式量測而得。且該疊對誤差值可以是第一圖案單元及第二圖案單元於x方向的疊對誤差值或是y方向的疊對誤差值。
該輸入單元33用於供使用者輸入計算所需的相關參數，例如可自該輸入單元33輸入該第一圖案單元及該第二圖案單元的至少其中一者的預設關鍵尺寸，及/或第一權重值、第二權重值，令該計算單元32可據以該預設關鍵尺寸與該實際關鍵尺寸求得該關鍵尺寸變異值。
該補償單元34用於將自該計算單元32接收的補償參數值輸出至該對準機台，以對該半導體基材進行對準校正。
再參閱圖1、圖2，及圖3，茲以下列具體例說明利用該對準誤差補償系統3配合前述的該對準誤差補償方法以對一半導體基材進行校正的流程。
首先，執行該資料取得步驟21，利用該接收單元31對一半導體基材進行量測，而得到形成於該半導體基材的前層上的第一圖案，及形成於後層上的第二圖案的實際關鍵尺寸，並據以得到該第一圖案單元與該第二圖案單元的一疊對誤差值。
接著，執行該補償參數計算步驟22，利用該輸入單元33設定與該第二圖案單元相關的預設關鍵尺寸、第一權重值，及第二權重值。該計算單元32即可利用該預設關鍵尺寸及取得的該實際關鍵尺寸計算得到關鍵尺寸變異值，並進一步利用該關鍵尺寸變異值及疊對誤差值透過該第一權重值及該第二權重值計算，而得到疊對誤差權重值及誤差權重計算值。
在本具體例中，該第二次步驟221計算如下說明：該關鍵尺寸變異值X是該預設關鍵尺寸與該實際關鍵尺寸的差值的平均值，該疊對誤差權重值(D
1)是依據公式：D
1=p*O
Abs，該誤差權重計算值(D
2)是依據公式：D
2=
而得。其中，O
Abs為該疊對誤差值的絕對值，X為該關鍵尺寸變異值，p、q為比重權重值(第一、二權重值)，p不大於2，且0.5≦q≦1，較佳地，0.2≦p≦1。或是也可利用下述公式：D
1=O
Abs-m ，D
2=
，而得到該疊對誤差權重值(D
1)及該誤差權重計算值(D
2)，其中，m、n分別為製程容許誤差值(第一、二權重值)，m≦2(nm)，且0.5≦n≦1(nm)。
之後即可執行該第二次步驟222，利用該計算單元32調整該疊對誤差權重值(D
1)及該誤差權重計算值(D
2)，使其等可與原始的該疊對誤差值具有相同的正負號關係，並利用該實際關鍵尺寸與該預設關鍵尺寸的關係選擇該疊對誤差權重值與該誤差權重計算值的其中一者作為該輸入值，以計算得到該補償參數值。
具體的說，當該實際關鍵尺寸大於該預設關鍵尺寸，該第二次步驟222是選擇該疊對誤差權重值與該誤差權重計算值的其中較小者為該輸入值；當該實際關鍵尺寸小於該預設關鍵尺寸，該第二次步驟222則是選擇該疊對誤差權重值與該誤差權重計算值的其中較大者為該輸入值，且當該疊對誤差權重值與該誤差權重計算值的其中較大者小於0時，則將該輸入值調整為0。
最後，實施該補償步驟23，透過該補償單元34接收來自該計算單元32的該補償參數值，並將其輸出至該對準機台，以對下一次製程進行對準校正。
綜上所述，本發明在執行該補償參數計算步驟22時，利用該計算單元22取得該第一圖案單元與該第二圖案單元的該關鍵尺寸變異值，並同時將該關鍵尺寸變異值與該疊對誤差值納入計算該補償參數值的考量中，使該對準機台依據所測得的該補償參數值進行該補償步驟23，以對該半導體基材進行校正時，除了該等第一圖案或第二圖案的位置偏移誤差，還能進一步避免該實際關鍵尺寸的誤差影響，而提升對準校正的準確性，故確實可達成本發明的目的。
惟以上所述者，僅為本發明的實施例而已，當不能以此限定本發明實施的範圍，凡是依本發明申請專利範圍及專利說明書內容所作的簡單的等效變化與修飾，皆仍屬本發明專利涵蓋的範圍內。
21 資料取得步驟
22 補償參數計算步驟
221 第一次步驟
222 第二次步驟
23 補償步驟
3 對準誤差補償系統
31 接收單元
32 計算單元
33 輸入單元
34 補償單元
本發明的其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中：
圖1是一流程圖，說明本發明對準誤差補償方法的實施例；
圖2是一流程圖，說明該實施例的補償參數計算步驟；及
圖3是一示意圖，說明本發明對準誤差補償系統。
21 資料取得步驟
22 補償參數計算步驟
23 補償步驟
Claims (14)
- 一種對準誤差補償方法，用於一對準機台的對準校正，包含：一資料取得步驟，取得一半導體基材於不同製程產生並分別位於前層、後層的一第一圖案單元及一第二圖案單元的至少其中一者的實際關鍵尺寸；及一補償參數計算步驟，利用該實際關鍵尺寸與一預設關鍵尺寸求得一關鍵尺寸變異值，並利用該關鍵尺寸變異值得到一用於疊對誤差補償參數計算之輸入值，並利用該輸入值計算得到一用於該對準機台的補償參數值；其中，該資料取得步驟還取得該第一圖案單元及第二圖案單元的一疊對誤差值；該補償參數計算步驟是利用該關鍵尺寸變異值及該疊對誤差值取得一與疊對誤差相關的疊對誤差權重值，及一與關鍵尺寸相關的誤差權重計算值，該疊對誤差權重值與該誤差權重計算值具有與該疊對誤差值相同的正負號關係，該輸入值是該疊對誤差權重值或該誤差權重計算值。
- 如請求項1所述的對準誤差補償方法，其中，該補償參數計算步驟包含一第一次步驟及一第二次步驟，該第一次步驟是於該關鍵尺寸變異值不等於0的條件下，將該疊對誤差值的絕對值及該關鍵尺寸變異值分別經由權重計算得到該疊對誤差權重值及一關鍵尺寸變異權重值，以及將該疊對誤差值的絕對值與該關鍵尺寸變異權重值進行四則 運算並取絕對值後，得到該誤差權重計算值，該第二次步驟是調整該疊對誤差權重值及該誤差權重計算值，使其等可與該疊對誤差值具有相同的正負號關係，並選擇該疊對誤差權重值與該誤差權重計算值的其中一者作為該輸入值，以計算得到該補償參數值。
- 如請求項1所述的對準誤差補償方法，還包含一補償步驟，以該補償參數值對該對準機台下一次的對準校正。
- 如請求項1所述的對準誤差補償方法，其中，該疊對誤差值可以是未經補償的疊對誤差值或已經前次補償後的疊對誤差值。
- 如請求項2所述的對準誤差補償方法，其中，執行該第二次步驟時，當該實際關鍵尺寸大於該預設關鍵尺寸，選擇該疊對誤差權重值與該誤差權重計算值的其中較小者為該輸入值，當該實際關鍵尺寸小於該預設關鍵尺寸，則選擇該疊對誤差權重值與該誤差權重計算值的其中較大者為該輸入值。
- 如請求項5所述的對準誤差補償方法，其中，執行該第二次步驟時，當該實際關鍵尺寸小於該預設關鍵尺寸，且該疊對誤差權重值與該誤差權重計算值的其中較大者小於0，則將該輸入值調整為0。
- 如請求項2所述的對準誤差補償方法，其中，該第一次步驟是將該疊對誤差值的絕對值與一預設的第一權重值進行權重計算，及將該關鍵尺寸變異值與預設的一第二權重值進行權重計算，該第一權重值是不大於2的值或是製程 容許設定值，該第二權重值是不大於1的值或是製程容許設定值。
- 如請求項6所述的對準誤差補償方法，其中，該實際關鍵尺寸小於該預設關鍵尺寸，該第一權重值是不大於1的值或是製程容許設定值。
- 如請求項1所述的對準誤差補償方法，其中，該第一圖案單元及該第二圖案單元分別選自線寬、線距、孔洞、溝槽，或島狀突起物。
- 如請求項1所述的對準誤差補償方法，其中，該第一圖案單元具有多個第一圖案，該第二圖案單元具有多個第二圖案，該疊對誤差值可以是選擇該等第一圖案及該等第二圖案的其中一者為實際關鍵尺寸測量點，再以該實際關鍵尺寸測量點為中心設定一預定徑長，並量測該預定徑長範圍內的該等第一圖案及第二圖案的疊對誤差值而得，或是選擇一次取像範圍內的該等第一圖案及第二圖案的疊對誤差值，或是以不同取像範圍的第一圖案及第二圖案的其中一者的實際關鍵尺寸測量點的連線再利用內差法而求得。
- 一種對準誤差補償系統，用於一對準機台對半導體基材的對準校正，包含：一接收單元，用於接收一半導體基材於不同製程產生，並分別位於前層、後層的一第一圖案單元及一第二圖案單元的至少其中一者的實際關鍵尺寸；一計算單元，以該實際關鍵尺寸與相應的一預設關 鍵尺寸計算求得一關鍵尺寸變異值，並利用該關鍵尺寸變異值得到用於該第一圖案單元及該第二圖案單元的疊對誤差補償參數計算的一輸入值，以計算得到一用於該對準機台對準校正的補償參數值；及一輸入單元，供使用者輸入與該第一圖案單元及該第二圖案單元的至少其中一者的預設關鍵尺寸。
- 如請求項11所述的對準誤差補償系統，其中，該計算單元還可求得該第一圖案單元及第二圖案單元的疊對誤差值，該輸入值是利用分別將該疊對誤差值的絕對值及該關鍵尺寸變異值經由權重計算後得到一疊對誤差權重值及一關鍵尺寸變異權重值，以及將疊對誤差值的絕對值與該關鍵尺寸變異權重值進行四則運算並取絕對值後，得到一誤差權重計算值，並選擇該疊對誤差權重值與該誤差權重計算值的其中一者作為該輸入值。
- 如請求項11所述的對準誤差補償系統，還包含一補償單元，用於將自該計算單元接收的補償參數值輸出至該對準機台以進行對準校正。
- 如請求項12所述的對準誤差補償系統，其中，該疊對誤差值可以是x方向的疊對誤差值或是y方向的疊對誤差值。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110119985A TWI795798B (zh) | 2021-06-02 | 2021-06-02 | 對準誤差補償方法及其系統 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202249133A TW202249133A (zh) | 2022-12-16 |
| TWI795798B true TWI795798B (zh) | 2023-03-11 |
Family
ID=85793604
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110119985A TWI795798B (zh) | 2021-06-02 | 2021-06-02 | 對準誤差補償方法及其系統 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI795798B (zh) |
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| TW202249133A (zh) | 2022-12-16 |
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