JP2002535850A - マイクロ電子構造体 - Google Patents
マイクロ電子構造体Info
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Abstract
Description
する。
面の上面上の多重金属化層を有する半導体基板を有する。金属化層は、SiO2 、Si3N4、BPSGまたは他の適した材料から形成された誘電層によって相
互に分離されており、誘電層の上面上に複数の導電性トラックを有するかまたは
誘電層の表面上に形成された溝の中に複数の導電性トラックを有する。これらの
導電性トラックは、誘電層を通る接触開口と関連して、半導体デバイスの相互接
続構造を定義する。
または金属化層の上面上に析出され、その後に異方的にエッチングされ、誘電層
を通って金属化層または基板にまで延在する接触開口(バイアス)を形成させる
。次の工程で、バイアスは、導電性材料、例えばタングステンまたはポリシリコ
ンで充填される。最後に、金属層は、誘電層の上面上に析出され、その後に構造
化される。
の形成後に誘電層中に形成される。接触開口と部分的に接触する溝は、導電性ト
ラックの位置を定義する。好ましくは、溝および接触開口は、1つの工程で導電
性材料で完全に充填される。その後に、導電性材料は、完全に充填された溝を有
する平面を得るために誘電層の上面と背中合わせに研磨される。この方法は、デ
ュアルダマシン法と呼ばれる。
コンである。しかし、半導体デバイスの構造化寸法をミクロンより下の次元に削
減する場合には、バイアスの電気抵抗および導電性トラックは、導電性構造体の
減少された断面積のために増大する。この問題を克服するために、高度に導電性
の材料、例えば銅(Cu)の使用が提案された。不利なことに、銅は、半導体基
板の誘電層および活性領域中に拡散する傾向を有し、それ故に、金属拡散遮断層
によって完全に封入されなければならない。このような拡散層に適した材料は、
例えばタンタル(Ta)である(米国特許第5714418号明細書;米国特許
第5528599号明細書および米国特許第5817572号明細書)。
電層との間の付加的な窒化タンタル層(TaN)が示唆されている(欧州特許出
願公開第0751566号明細書A2)。TaNはPVD法によってのみ析出さ
れうるので、ミクロンより下の寸法での信頼のおける相互接続にとって極めて重
要である薄手で高度に相似的な層を得ることは、困難である。
化物層は、TiNおよびWNからなる群から選択された材料を有し; − 金属窒化物層の上面上のタンタル層; および − タンタル層の上面上の金属層からなるマイクロ電子構造体が記載されている
。
ステン(WN)を使用することにより、極めて薄手で均一な層を得ることが可能
である。更に、TiNおよびWNは、付加的にCuの拡散に対する拡散遮断層と
して作用する。好ましくは、TiNまたはWNは、高度に相似的なCVD法によ
って析出される。
た溝を有し、この溝の幾つかは、第2の層の導電性領域への暴露のために下面に
まで延在する開口を有し; − 第1の層の溝および開口を完全に裏打ちする、TiNおよびWNからなる群
から選択された材料を有する、CVDにより析出された金属窒化物層; − 金属窒化物層の上面上のタンタル層;および − タンタル層の上面上の金属層を有し、この場合これらの溝および開口は、実
際に金属層によって充填されているマイクロ電子構造体を提供する。
供し、この方法は、次の工程: − 金属窒化物層を第1の層上に相似的に析出させる工程、この場合この金属窒
化物層は、TiNおよびWNからなる群から選択された材料を有し; − タンタル層を金属窒化物層の上面上に析出させる工程;および − 金属層をタンタル層の上面上に析出させる工程を有する。
った場合に、本発明の以下の詳細な記載を考慮しながら明らかになるであろう。
法が記載される。
5を有するマイクロ電子構造体が例示的に示されている。しばしばレベル間誘電
体(ILD)として公知である第1の層は、SiO2、BPSG(硼燐酸珪酸塩
ガラス)、TEOS(テトラエチルオルトシラン)、Si3N4または比較的に
低い誘電定数を有する他の適した誘電材料から形成されている。また、層5のた
めに上記材料の組合せ物を使用することは、好ましい。更に、別の好ましい実施
態様において、層5は、厚手の酸化シリコン層を下方に重ねている薄手の窒化シ
リコン層を有する多重層から構成されている。第2の層10がILDとして十分
に機能する場合には、第2の層は、好ましくは第1の層と同じ材料から構成され
ている。この場合第2の層10は、導電性領域20を表わす表面上に一体型で形
成された導電性トラック15を有する。
電性領域20を活性領域20の形で有する単結晶性シリコンを表わす。この領域
は、通常、半導体基板10を適当にドーピングすることによって形成される。
くとも1つの開口25は、第1の層5中にエッチングされる。これは、エッチン
グマスク、例えばフォトリソグラフィー的に構造化可能なレジストおよびエッチ
ング媒体、例えばCF4、CHF3およびアルゴンを用いて行なわれる。その後
に、溝30は、第2のエッチングマスクを用いる別のエッチング工程によって第
1の層5の上面35上に形成される。その間、エッチングは、エッチングマスク
によってマスクされていない領域内で第1の層5が完全に除去されないように注
意されなければならない。これは、第1の層5内に位置しているエッチング遮断
層を使用することによって行なわれうるかまたはエッチング処理の早期停止によ
って行われうる。溝および接触開口を有する誘電層を備えさせる他の可能性は、
米国特許第5726100号明細書および米国特許第5612254号明細書に
記載されており、この場合これらの米国特許明細書は、参考のために本明細書中
に記載されている。
ら下面40にまで延在しており、これに対して、溝30は、上面35上にのみ形
成されている。
子構造体を示す。第1の工程において、マイクロ電子構造体は、脱ガス工程を実
施するのに適したチャンバー中に導入される。この前処理は、約350℃で実施
され、吸着された汚染物を除去するために清浄化工程として役立つ。他の清浄化
工程として、アルゴンスパッタリング処理は、好ましくは例えば天然の酸化物を
除去するために別のチャンバー内で適用される。次に、前清浄化されたマイクロ
電子構造体は、CVDチャンバー中に移され、金属窒化物層45、例えばCVD
−TiN層が析出される。TiN層は、約240℃〜400℃の範囲内、好まし
くは約360℃の温度でTDEAT(テトラキス−ジエチルアミノチタン)を用
いての化学蒸着によって析出される。生じるTiN層は、約5〜30nm、好ま
しくは10nmの厚さを有する。
物理的蒸着(I−PVD)を実施することができるチャンバーに移される。この
チャンバーは、約250℃の温度に維持されている。次に、TiN層45の上面
上でのタンタル層50のスパッタリング析出は、200℃〜300℃の温度で実
施される。析出後、Ta層50は、約10〜50nm、好ましくは40nmの厚
さである。
的なI−PVDチャンバー内で約25℃でTa層50の上面上に析出される。接
触層55は、実質的に銅から構成されている。この層は、低い温度で析出される
ので、この層は、銅の他の析出にとって本質的である極めて微細な結晶性構造体
を有する。
イクロ電子構造体を1つのチャンバーから他のチャンバーへ運搬するのに適した
デバイスによって結合された2個のI−PVDチャンバーとからなる系中で全て
の析出工程を実施することは、好ましい。このような系が有効でない場合には、
タンタル層および接触層の析出前に付加的な脱ガスおよび前清浄化工程を実施し
なければならない。
第1の層5の上面35、開口25の底面70ならびに溝30の側壁60および開
口25の側壁65の均一な被覆を示す高度に相似的な接着層が得られる。このよ
うな析出されたTiN層の別の利点は、TiNとTaとの間の低い接触抵抗にあ
る。それというのも、CVD−TiNは、タンタルの好ましいα相の形成を可能
にするからであり、この場合このα相は、銅析出にとって重要な前提条件として
識別された(欧州特許出願公開第0751566号明細書A2)。
Ta層を有し、この場合双方の材料は、金属拡散遮断層として作用する。更に、
CVD−TiNは、極めて微細で結晶性の部分的に無定形の構造を有し、この構
造は、微細な構造体(例えば、0.2μm以下の開口)の極めて相似的な被覆を
可能にし、タンタルのα相の形成を支持する。
が得られる。
ての銅の析出後のマイクロ電子構造体を示す。銅の代わりに、アルミニウムまた
は銅合金も析出されうる。析出の間、開口25および溝30は、実質的に銅で充
填される。最後に、TiN層45およびタンタル層50を含む金属層75は、好
ましくは化学機械的研磨によってエッチバックされる。生じる構造体は、図4に
示されている。導電性トラックが低い抵抗および第2の層10の導電性領域20
との良好な電気的接触を有する場合には、溝30および接触開口25中に埋封さ
れた、エッチバックされた銅75が役立つ。
れ、銅と誘電層との間の任意の接触が回避されることに注目することは、重要で
ある。
るタンタル層50は、α相を示すことが明らかになった。この結果は、タンタル
層50の抵抗率を測定することによって証明されうる。図5に示されているよう
に、Sze, "Physics of Semiconductor Device" 1981, John Wiley & Son
s, 第2版,第31〜32頁の記載と同様に測定された抵抗率は、8Ω/sqを超
えず、これは、タンタルα相についての特性である。更に、図5から、タンタル
の析出前のCVD−TiNのエッチバックは、タンタル層抵抗率の変化を殆んど
生じないことが明らかになる。記載された測定は、40nmの厚さのタンタル層
を下方に重ねている、約340℃および60トルで析出された10nmの厚さの
CVD−TiN層を用いて実施された。双方の層の工程の適用範囲は、極めて高
度である。
構造体を示す断面図。
。
領域、 25 開口、 30 溝、 35 上面、 40 下面、 45 Ti
N層、 50 タンタル層、 55 接触層、 60 溝30の側壁、 65
開口25の側壁、 70 開口25の底面、 75 金属層
、次の工程: − 第1の層を準備し、 − 金属窒化物層を第1の層上に化学蒸着によって相似的に析出させる工程、こ
の場合この金属窒化物層は、TiNおよびWNからなる群から選択された材料を
有し; − タンタル層を金属窒化物層上に析出させる工程、この場合タンタル層は、本
質的にα相タンタルから構成されており;および − 金属層をタンタル層上に析出させる工程を有する。
Claims (17)
- 【請求項1】 − 第1の層; − 第1の層を少なくとも部分的に被覆する金属窒化物層、この場合この金属窒
化物層は、TiNおよびWNからなる群から選択された材料を有し; − 金属窒化物層の上面上のタンタル層; および − タンタル層の上面上の金属層からなるマイクロ電子構造体。 - 【請求項2】 金属窒化物層がCVDにより析出された金属窒化物層である
、請求項1記載のマイクロ電子構造体。 - 【請求項3】 金属層が金属窒化物層およびタンタル層によって第1の層と
完全に分離されている、請求項1記載のマイクロ電子構造体。 - 【請求項4】 金属窒化物層が5〜30nmの厚さである、請求項1記載の
マイクロ電子構造体。 - 【請求項5】 タンタル層が約10〜50nmの厚さである、請求項1記載
のマイクロ電子構造体。 - 【請求項6】 金属層がCu、AlまたはCu合金からなる群から選択され
た材料を有する、請求項1記載のマイクロ電子構造体。 - 【請求項7】 第1の層がその中に形成された溝を備えた上面を有し、この
溝が金属窒化物層およびタンタル層によって裏打ちされており、実質的に金属層
によって充填されている、請求項1記載のマイクロ電子構造体。 - 【請求項8】 導電性領域を有する第2の層が第1の層によって少なくとも
部分的に被覆されており、この第1の層が上面および下面を有し、ならびに第1
層が第2の層の導電性領域への暴露のために上面から下面に延在する開口を有し
、この開口が実質的に金属層によって充填されている、請求項1記載のマイクロ
電子構造体。 - 【請求項9】 − 導電性領域を有する第2の層を少なくとも部分的に被覆
する第1の層; − 上面および下面を有する第1の層、この場合この上面は、その中に形成され
た溝を有し、この溝の幾つかは、第2の層の導電性領域への暴露のために下面に
まで延在する開口を有し; − 第1の層の溝および開口を完全に裏打ちする、TiNおよびWNからなる群
から選択された材料を有する、CVDにより析出された金属窒化物層; − 金属窒化物層の上面上のタンタル層;および − タンタル層の上面上の金属層を有し、この場合これらの溝および開口は、実
際に金属層によって充填されているマイクロ電子構造体。 - 【請求項10】 金属窒化物層が約5〜30nmの厚さを有する、請求項9
記載のマイクロ電子構造体。 - 【請求項11】 タンタル層が約10〜50nmの厚さを有する、請求項9
記載のマイクロ電子構造体。 - 【請求項12】 金属層がCu、AlまたはCu合金からなる群から選択さ
れた材料を有する、請求項9記載のマイクロ電子構造体。 - 【請求項13】 第1の層を有するマイクロ電子構造体を形成させる方法に
おいて、次の工程: − 金属窒化物層を第1の層上に相似的に析出させる工程、この場合この金属窒
化物層は、TiNおよびWNからなる群から選択された材料を有し; − タンタル層を金属窒化物層の上面上に析出させる工程;および − 金属層をタンタル層の上面上に析出させる工程を有することを特徴とする、
第1の層を有するマイクロ電子構造体を形成させる方法。 - 【請求項14】 金属窒化物層が約5〜30nmの厚さである、請求項13
記載の方法。 - 【請求項15】 金属窒化物層を約240〜400℃で析出させる、請求項
13記載の方法。 - 【請求項16】 タンタル層を約200〜300℃で析出させる、請求項1
3記載の方法。 - 【請求項17】 タンタル層が約10〜50nmの厚さである、請求項13
記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/234,341 US6221757B1 (en) | 1999-01-20 | 1999-01-20 | Method of making a microelectronic structure |
US09/234,341 | 1999-01-20 | ||
PCT/EP2000/000438 WO2000044047A1 (en) | 1999-01-20 | 2000-01-20 | Microelectronic structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002535850A true JP2002535850A (ja) | 2002-10-22 |
JP3927771B2 JP3927771B2 (ja) | 2007-06-13 |
Family
ID=22880963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000595383A Expired - Fee Related JP3927771B2 (ja) | 1999-01-20 | 2000-01-20 | マイクロ電子構造体を形成させる方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6221757B1 (ja) |
EP (1) | EP1145311A1 (ja) |
JP (1) | JP3927771B2 (ja) |
KR (1) | KR20010109281A (ja) |
TW (1) | TW447100B (ja) |
WO (1) | WO2000044047A1 (ja) |
Families Citing this family (59)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6479902B1 (en) * | 2000-06-29 | 2002-11-12 | Advanced Micro Devices, Inc. | Semiconductor catalytic layer and atomic layer deposition thereof |
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- 2000-01-20 WO PCT/EP2000/000438 patent/WO2000044047A1/en not_active Application Discontinuation
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070305 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120309 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140309 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |