JP2002535850A - マイクロ電子構造体 - Google Patents

マイクロ電子構造体

Info

Publication number
JP2002535850A
JP2002535850A JP2000595383A JP2000595383A JP2002535850A JP 2002535850 A JP2002535850 A JP 2002535850A JP 2000595383 A JP2000595383 A JP 2000595383A JP 2000595383 A JP2000595383 A JP 2000595383A JP 2002535850 A JP2002535850 A JP 2002535850A
Authority
JP
Japan
Prior art keywords
layer
tantalum
metal nitride
microelectronic structure
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000595383A
Other languages
English (en)
Other versions
JP3927771B2 (ja
Inventor
シュミートバウアー スヴェン
ルーフ アレクサンダー
フローリアン シュナーベル ライナー
ホインキス マーク
ヴェーバー シュテファン
Original Assignee
インフィネオン テクノロジース アクチエンゲゼルシャフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インフィネオン テクノロジース アクチエンゲゼルシャフト filed Critical インフィネオン テクノロジース アクチエンゲゼルシャフト
Publication of JP2002535850A publication Critical patent/JP2002535850A/ja
Application granted granted Critical
Publication of JP3927771B2 publication Critical patent/JP3927771B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

(57)【要約】 第1の層(5)または基板(5)の内部に溝(30)および接触開口(25)を有するマイクロ電子構造体。この場合、第1の層(5)または基板(5)を少なくとも部分的に被覆する金属窒化物層(45)は、TiNおよびWNからなる群から選択された材料を有する。最後に、金属(75)は、析出され、溝(30)および接触開口(25)を完全に充填する。

Description

【発明の詳細な説明】
【0001】 技術分野 本発明は、半導体デバイス、殊に電気的相互接続のための金属拡散遮断層に関
する。
【0002】 背景技術 半導体デバイスは、一般に半導体基板の表面上の複数の活性領域およびこの表
面の上面上の多重金属化層を有する半導体基板を有する。金属化層は、SiO 、Si、BPSGまたは他の適した材料から形成された誘電層によって相
互に分離されており、誘電層の上面上に複数の導電性トラックを有するかまたは
誘電層の表面上に形成された溝の中に複数の導電性トラックを有する。これらの
導電性トラックは、誘電層を通る接触開口と関連して、半導体デバイスの相互接
続構造を定義する。
【0003】 このような相互接続構造を形成させるために、誘電層は、半導体基板の上面上
または金属化層の上面上に析出され、その後に異方的にエッチングされ、誘電層
を通って金属化層または基板にまで延在する接触開口(バイアス)を形成させる
。次の工程で、バイアスは、導電性材料、例えばタングステンまたはポリシリコ
ンで充填される。最後に、金属層は、誘電層の上面上に析出され、その後に構造
化される。
【0004】 相互接続構造を形成させる別の取り組み方において、溝は、付加的に接触開口
の形成後に誘電層中に形成される。接触開口と部分的に接触する溝は、導電性ト
ラックの位置を定義する。好ましくは、溝および接触開口は、1つの工程で導電
性材料で完全に充填される。その後に、導電性材料は、完全に充填された溝を有
する平面を得るために誘電層の上面と背中合わせに研磨される。この方法は、デ
ュアルダマシン法と呼ばれる。
【0005】 金属化に主に使用される材料は、アルミニウム、タングステンおよびポリシリ
コンである。しかし、半導体デバイスの構造化寸法をミクロンより下の次元に削
減する場合には、バイアスの電気抵抗および導電性トラックは、導電性構造体の
減少された断面積のために増大する。この問題を克服するために、高度に導電性
の材料、例えば銅(Cu)の使用が提案された。不利なことに、銅は、半導体基
板の誘電層および活性領域中に拡散する傾向を有し、それ故に、金属拡散遮断層
によって完全に封入されなければならない。このような拡散層に適した材料は、
例えばタンタル(Ta)である(米国特許第5714418号明細書;米国特許
第5528599号明細書および米国特許第5817572号明細書)。
【0006】 種々の誘電材料、例えばSiOへのタンタルの付着問題のために、Taと誘
電層との間の付加的な窒化タンタル層(TaN)が示唆されている(欧州特許出
願公開第0751566号明細書A2)。TaNはPVD法によってのみ析出さ
れうるので、ミクロンより下の寸法での信頼のおける相互接続にとって極めて重
要である薄手で高度に相似的な層を得ることは、困難である。
【0007】 発明の開示 本発明には、 − 第1の層; − 第1の層を少なくとも部分的に被覆する金属窒化物層、この場合この金属窒
化物層は、TiNおよびWNからなる群から選択された材料を有し; − 金属窒化物層の上面上のタンタル層; および − タンタル層の上面上の金属層からなるマイクロ電子構造体が記載されている
【0008】 接着層として窒化タンタルの代わりに窒化チタン(TiN)または窒化タング
ステン(WN)を使用することにより、極めて薄手で均一な層を得ることが可能
である。更に、TiNおよびWNは、付加的にCuの拡散に対する拡散遮断層と
して作用する。好ましくは、TiNまたはWNは、高度に相似的なCVD法によ
って析出される。
【0009】 更に、本発明は、 − 導電性領域を有する第2の層を少なくとも部分的に被覆する第1の層; − 上面および下面を有する第1の層、この場合この上面は、その中に形成され
た溝を有し、この溝の幾つかは、第2の層の導電性領域への暴露のために下面に
まで延在する開口を有し; − 第1の層の溝および開口を完全に裏打ちする、TiNおよびWNからなる群
から選択された材料を有する、CVDにより析出された金属窒化物層; − 金属窒化物層の上面上のタンタル層;および − タンタル層の上面上の金属層を有し、この場合これらの溝および開口は、実
際に金属層によって充填されているマイクロ電子構造体を提供する。
【0010】 更に、本発明は、第1の層を有するマイクロ電子構造体を形成させる方法を提
供し、この方法は、次の工程: − 金属窒化物層を第1の層上に相似的に析出させる工程、この場合この金属窒
化物層は、TiNおよびWNからなる群から選択された材料を有し; − タンタル層を金属窒化物層の上面上に析出させる工程;および − 金属層をタンタル層の上面上に析出させる工程を有する。
【0011】 本発明の前記の特徴および他の特徴、対象および利点は、図との関連を読み取
った場合に、本発明の以下の詳細な記載を考慮しながら明らかになるであろう。
【0012】 発明を実施するための最良の形態 銅配線(導電性トラック)を有するマイクロ電子構造体を形成させるための方
法が記載される。
【0013】 図1に関連して云えば、第2の層10を少なくとも部分的に被覆する第1の層
5を有するマイクロ電子構造体が例示的に示されている。しばしばレベル間誘電
体(ILD)として公知である第1の層は、SiO、BPSG(硼燐酸珪酸塩
ガラス)、TEOS(テトラエチルオルトシラン)、Siまたは比較的に
低い誘電定数を有する他の適した誘電材料から形成されている。また、層5のた
めに上記材料の組合せ物を使用することは、好ましい。更に、別の好ましい実施
態様において、層5は、厚手の酸化シリコン層を下方に重ねている薄手の窒化シ
リコン層を有する多重層から構成されている。第2の層10がILDとして十分
に機能する場合には、第2の層は、好ましくは第1の層と同じ材料から構成され
ている。この場合第2の層10は、導電性領域20を表わす表面上に一体型で形
成された導電性トラック15を有する。
【0014】 別の好ましい実施態様において、第2の層10は、半導体基板10、例えば導
電性領域20を活性領域20の形で有する単結晶性シリコンを表わす。この領域
は、通常、半導体基板10を適当にドーピングすることによって形成される。
【0015】 第1の層5を第2の層10または半導体基板10の上面上に析出した後、少な
くとも1つの開口25は、第1の層5中にエッチングされる。これは、エッチン
グマスク、例えばフォトリソグラフィー的に構造化可能なレジストおよびエッチ
ング媒体、例えばCF、CHFおよびアルゴンを用いて行なわれる。その後
に、溝30は、第2のエッチングマスクを用いる別のエッチング工程によって第
1の層5の上面35上に形成される。その間、エッチングは、エッチングマスク
によってマスクされていない領域内で第1の層5が完全に除去されないように注
意されなければならない。これは、第1の層5内に位置しているエッチング遮断
層を使用することによって行なわれうるかまたはエッチング処理の早期停止によ
って行われうる。溝および接触開口を有する誘電層を備えさせる他の可能性は、
米国特許第5726100号明細書および米国特許第5612254号明細書に
記載されており、この場合これらの米国特許明細書は、参考のために本明細書中
に記載されている。
【0016】 生じる構造体は、図1に示されている。開口25は、第1の層5の上面35か
ら下面40にまで延在しており、これに対して、溝30は、上面35上にのみ形
成されている。
【0017】 次に、図2に関連して云えば、この図2は、幾つかの層の析出後のマイクロ電
子構造体を示す。第1の工程において、マイクロ電子構造体は、脱ガス工程を実
施するのに適したチャンバー中に導入される。この前処理は、約350℃で実施
され、吸着された汚染物を除去するために清浄化工程として役立つ。他の清浄化
工程として、アルゴンスパッタリング処理は、好ましくは例えば天然の酸化物を
除去するために別のチャンバー内で適用される。次に、前清浄化されたマイクロ
電子構造体は、CVDチャンバー中に移され、金属窒化物層45、例えばCVD
−TiN層が析出される。TiN層は、約240℃〜400℃の範囲内、好まし
くは約360℃の温度でTDEAT(テトラキス−ジエチルアミノチタン)を用
いての化学蒸着によって析出される。生じるTiN層は、約5〜30nm、好ま
しくは10nmの厚さを有する。
【0018】 その後に、析出されたTiN層45を有するマイクロ電子構造体は、イオン化
物理的蒸着(I−PVD)を実施することができるチャンバーに移される。この
チャンバーは、約250℃の温度に維持されている。次に、TiN層45の上面
上でのタンタル層50のスパッタリング析出は、200℃〜300℃の温度で実
施される。析出後、Ta層50は、約10〜50nm、好ましくは40nmの厚
さである。
【0019】 もう1つの析出工程において、所謂接触層55(厚さ約150nm)は、付加
的なI−PVDチャンバー内で約25℃でTa層50の上面上に析出される。接
触層55は、実質的に銅から構成されている。この層は、低い温度で析出される
ので、この層は、銅の他の析出にとって本質的である極めて微細な結晶性構造体
を有する。
【0020】 少なくとも1つのCVDチャンバーと、真空を中断することなく処理されたマ
イクロ電子構造体を1つのチャンバーから他のチャンバーへ運搬するのに適した
デバイスによって結合された2個のI−PVDチャンバーとからなる系中で全て
の析出工程を実施することは、好ましい。このような系が有効でない場合には、
タンタル層および接触層の析出前に付加的な脱ガスおよび前清浄化工程を実施し
なければならない。
【0021】 CVD法によって析出されたTiN層50を使用することによって、それぞれ
第1の層5の上面35、開口25の底面70ならびに溝30の側壁60および開
口25の側壁65の均一な被覆を示す高度に相似的な接着層が得られる。このよ
うな析出されたTiN層の別の利点は、TiNとTaとの間の低い接触抵抗にあ
る。それというのも、CVD−TiNは、タンタルの好ましいα相の形成を可能
にするからであり、この場合このα相は、銅析出にとって重要な前提条件として
識別された(欧州特許出願公開第0751566号明細書A2)。
【0022】 本発明を使用することにより形成された二重層系は、CVD−TiN層および
Ta層を有し、この場合双方の材料は、金属拡散遮断層として作用する。更に、
CVD−TiNは、極めて微細で結晶性の部分的に無定形の構造を有し、この構
造は、微細な構造体(例えば、0.2μm以下の開口)の極めて相似的な被覆を
可能にし、タンタルのα相の形成を支持する。
【0023】 TiNの代わりに窒化タングステン(WN)を使用する場合には、同様の結果
が得られる。
【0024】 次に、図3に関連して云えば、この図3は、電気メッキによる金属層75とし
ての銅の析出後のマイクロ電子構造体を示す。銅の代わりに、アルミニウムまた
は銅合金も析出されうる。析出の間、開口25および溝30は、実質的に銅で充
填される。最後に、TiN層45およびタンタル層50を含む金属層75は、好
ましくは化学機械的研磨によってエッチバックされる。生じる構造体は、図4に
示されている。導電性トラックが低い抵抗および第2の層10の導電性領域20
との良好な電気的接触を有する場合には、溝30および接触開口25中に埋封さ
れた、エッチバックされた銅75が役立つ。
【0025】 銅75がTiN層45およびTa層50によって第1の層5から完全に分離さ
れ、銅と誘電層との間の任意の接触が回避されることに注目することは、重要で
ある。
【0026】 電気抵抗の測定により、化学蒸着によって析出されたTiN層45上に成長す
るタンタル層50は、α相を示すことが明らかになった。この結果は、タンタル
層50の抵抗率を測定することによって証明されうる。図5に示されているよう
に、Sze, "Physics of Semiconductor Device" 1981, John Wiley & Son
s, 第2版,第31〜32頁の記載と同様に測定された抵抗率は、8Ω/sqを超
えず、これは、タンタルα相についての特性である。更に、図5から、タンタル
の析出前のCVD−TiNのエッチバックは、タンタル層抵抗率の変化を殆んど
生じないことが明らかになる。記載された測定は、40nmの厚さのタンタル層
を下方に重ねている、約340℃および60トルで析出された10nmの厚さの
CVD−TiN層を用いて実施された。双方の層の工程の適用範囲は、極めて高
度である。
【図面の簡単な説明】
【図1】 一体型で形成された溝および接触開口を有する第1の層を備えたマイクロ電子
構造体を示す断面図。
【図2】 接着層、タンタル層および接触層の析出後のマイクロ電子構造体を示す断面図
【図3】 金属層の析出後のマイクロ電子構造体を示す断面図。
【図4】 研磨工程後のマイクロ電子構造体を示す断面図。
【図5】 本発明により析出されたタンタル層の抵抗を示す線図。
【符号の説明】
5 第1の層、 10 第2の層、 15 導電性トラック、 20 導電性
領域、 25 開口、 30 溝、 35 上面、 40 下面、 45 Ti
N層、 50 タンタル層、 55 接触層、 60 溝30の側壁、 65
開口25の側壁、 70 開口25の底面、 75 金属層
【手続補正書】特許協力条約第34条補正の翻訳文提出書
【提出日】平成12年12月14日(2000.12.14)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0009
【補正方法】削除
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0010
【補正方法】変更
【補正の内容】
【0010】 更に、本発明は、マイクロ電子構造体を形成させる方法を提供し、この方法は
、次の工程: − 第1の層を準備し、 − 金属窒化物層を第1の層上に化学蒸着によって相似的に析出させる工程、こ
の場合この金属窒化物層は、TiNおよびWNからなる群から選択された材料を
有し; − タンタル層を金属窒化物層上に析出させる工程、この場合タンタル層は、本
質的にα相タンタルから構成されており;および − 金属層をタンタル層上に析出させる工程を有する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ライナー フローリアン シュナーベル ドイツ連邦共和国 ヘーエンキルヒェン レルヒェンシュトラーセ 6ツェー (72)発明者 マーク ホインキス アメリカ合衆国 ニューヨーク イースト フィッシュキル スプルース リッジ ドライヴ 37 (72)発明者 シュテファン ヴェーバー アメリカ合衆国 ニューヨーク イースト フィッシュキル タマラック サークル 26 Fターム(参考) 4K030 AA11 BA38 CA04 FA10 HA03 JA01 JA10 LA15 5F033 HH08 HH11 HH21 HH33 HH34 JJ08 JJ11 JJ21 JJ33 JJ34 LL06 MM01 MM08 MM12 MM13 NN06 NN07 PP02 PP09 PP15 PP27 RR04 RR06 RR15 WW02 XX28

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】 − 第1の層; − 第1の層を少なくとも部分的に被覆する金属窒化物層、この場合この金属窒
    化物層は、TiNおよびWNからなる群から選択された材料を有し; − 金属窒化物層の上面上のタンタル層; および − タンタル層の上面上の金属層からなるマイクロ電子構造体。
  2. 【請求項2】 金属窒化物層がCVDにより析出された金属窒化物層である
    、請求項1記載のマイクロ電子構造体。
  3. 【請求項3】 金属層が金属窒化物層およびタンタル層によって第1の層と
    完全に分離されている、請求項1記載のマイクロ電子構造体。
  4. 【請求項4】 金属窒化物層が5〜30nmの厚さである、請求項1記載の
    マイクロ電子構造体。
  5. 【請求項5】 タンタル層が約10〜50nmの厚さである、請求項1記載
    のマイクロ電子構造体。
  6. 【請求項6】 金属層がCu、AlまたはCu合金からなる群から選択され
    た材料を有する、請求項1記載のマイクロ電子構造体。
  7. 【請求項7】 第1の層がその中に形成された溝を備えた上面を有し、この
    溝が金属窒化物層およびタンタル層によって裏打ちされており、実質的に金属層
    によって充填されている、請求項1記載のマイクロ電子構造体。
  8. 【請求項8】 導電性領域を有する第2の層が第1の層によって少なくとも
    部分的に被覆されており、この第1の層が上面および下面を有し、ならびに第1
    層が第2の層の導電性領域への暴露のために上面から下面に延在する開口を有し
    、この開口が実質的に金属層によって充填されている、請求項1記載のマイクロ
    電子構造体。
  9. 【請求項9】 − 導電性領域を有する第2の層を少なくとも部分的に被覆
    する第1の層; − 上面および下面を有する第1の層、この場合この上面は、その中に形成され
    た溝を有し、この溝の幾つかは、第2の層の導電性領域への暴露のために下面に
    まで延在する開口を有し; − 第1の層の溝および開口を完全に裏打ちする、TiNおよびWNからなる群
    から選択された材料を有する、CVDにより析出された金属窒化物層; − 金属窒化物層の上面上のタンタル層;および − タンタル層の上面上の金属層を有し、この場合これらの溝および開口は、実
    際に金属層によって充填されているマイクロ電子構造体。
  10. 【請求項10】 金属窒化物層が約5〜30nmの厚さを有する、請求項9
    記載のマイクロ電子構造体。
  11. 【請求項11】 タンタル層が約10〜50nmの厚さを有する、請求項9
    記載のマイクロ電子構造体。
  12. 【請求項12】 金属層がCu、AlまたはCu合金からなる群から選択さ
    れた材料を有する、請求項9記載のマイクロ電子構造体。
  13. 【請求項13】 第1の層を有するマイクロ電子構造体を形成させる方法に
    おいて、次の工程: − 金属窒化物層を第1の層上に相似的に析出させる工程、この場合この金属窒
    化物層は、TiNおよびWNからなる群から選択された材料を有し; − タンタル層を金属窒化物層の上面上に析出させる工程;および − 金属層をタンタル層の上面上に析出させる工程を有することを特徴とする、
    第1の層を有するマイクロ電子構造体を形成させる方法。
  14. 【請求項14】 金属窒化物層が約5〜30nmの厚さである、請求項13
    記載の方法。
  15. 【請求項15】 金属窒化物層を約240〜400℃で析出させる、請求項
    13記載の方法。
  16. 【請求項16】 タンタル層を約200〜300℃で析出させる、請求項1
    3記載の方法。
  17. 【請求項17】 タンタル層が約10〜50nmの厚さである、請求項13
    記載の方法。
JP2000595383A 1999-01-20 2000-01-20 マイクロ電子構造体を形成させる方法 Expired - Fee Related JP3927771B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/234,341 US6221757B1 (en) 1999-01-20 1999-01-20 Method of making a microelectronic structure
US09/234,341 1999-01-20
PCT/EP2000/000438 WO2000044047A1 (en) 1999-01-20 2000-01-20 Microelectronic structure

Publications (2)

Publication Number Publication Date
JP2002535850A true JP2002535850A (ja) 2002-10-22
JP3927771B2 JP3927771B2 (ja) 2007-06-13

Family

ID=22880963

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000595383A Expired - Fee Related JP3927771B2 (ja) 1999-01-20 2000-01-20 マイクロ電子構造体を形成させる方法

Country Status (6)

Country Link
US (1) US6221757B1 (ja)
EP (1) EP1145311A1 (ja)
JP (1) JP3927771B2 (ja)
KR (1) KR20010109281A (ja)
TW (1) TW447100B (ja)
WO (1) WO2000044047A1 (ja)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6479902B1 (en) * 2000-06-29 2002-11-12 Advanced Micro Devices, Inc. Semiconductor catalytic layer and atomic layer deposition thereof
US6964792B1 (en) 2000-11-03 2005-11-15 Novellus Systems, Inc. Methods and apparatus for controlling electrolyte flow for uniform plating
US6383929B1 (en) * 2001-01-11 2002-05-07 International Business Machines Corporation Copper vias in low-k technology
US7186648B1 (en) 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US7781327B1 (en) 2001-03-13 2010-08-24 Novellus Systems, Inc. Resputtering process for eliminating dielectric damage
US6607977B1 (en) 2001-03-13 2003-08-19 Novellus Systems, Inc. Method of depositing a diffusion barrier for copper interconnect applications
US8043484B1 (en) 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US6642146B1 (en) 2001-03-13 2003-11-04 Novellus Systems, Inc. Method of depositing copper seed on semiconductor substrates
US20020175413A1 (en) * 2001-03-29 2002-11-28 International Business Machines Corporation Method for utilizing tungsten barrier in contacts to silicide and structure produced therby
US6800187B1 (en) 2001-05-31 2004-10-05 Novellus Systems, Inc. Clamshell apparatus for electrochemically treating wafers
US6551487B1 (en) 2001-05-31 2003-04-22 Novellus Systems, Inc. Methods and apparatus for controlled-angle wafer immersion
US6755946B1 (en) 2001-11-30 2004-06-29 Novellus Systems, Inc. Clamshell apparatus with dynamic uniformity control
US7033465B1 (en) 2001-11-30 2006-04-25 Novellus Systems, Inc. Clamshell apparatus with crystal shielding and in-situ rinse-dry
US6727592B1 (en) 2002-02-22 2004-04-27 Advanced Micro Devices, Inc. Copper interconnect with improved barrier layer
US6566250B1 (en) * 2002-03-18 2003-05-20 Taiwant Semiconductor Manufacturing Co., Ltd Method for forming a self aligned capping layer
US6949461B2 (en) * 2002-12-11 2005-09-27 International Business Machines Corporation Method for depositing a metal layer on a semiconductor interconnect structure
US7294241B2 (en) * 2003-01-03 2007-11-13 Chartered Semiconductor Manufacturing Ltd. Method to form alpha phase Ta and its application to IC manufacturing
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US6992390B2 (en) * 2003-11-07 2006-01-31 International Business Machines Corp. Liner with improved electromigration redundancy for damascene interconnects
US20050118796A1 (en) * 2003-11-28 2005-06-02 Chiras Stefanie R. Process for forming an electrically conductive interconnect
US7071564B1 (en) * 2004-03-04 2006-07-04 Advanced Micro Devices, Inc. Composite tantalum capped inlaid copper with reduced electromigration and reduced stress migration
KR100578976B1 (ko) 2004-10-15 2006-05-12 삼성에스디아이 주식회사 접착력이 우수한 다층 박막 및 이의 제조방법
US7645696B1 (en) 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US7855147B1 (en) 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
US7585758B2 (en) * 2006-11-06 2009-09-08 International Business Machines Corporation Interconnect layers without electromigration
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
US7922880B1 (en) 2007-05-24 2011-04-12 Novellus Systems, Inc. Method and apparatus for increasing local plasma density in magnetically confined plasma
US7897516B1 (en) 2007-05-24 2011-03-01 Novellus Systems, Inc. Use of ultra-high magnetic fields in resputter and plasma etching
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
US7985325B2 (en) * 2007-10-30 2011-07-26 Novellus Systems, Inc. Closed contact electroplating cup assembly
US7935231B2 (en) * 2007-10-31 2011-05-03 Novellus Systems, Inc. Rapidly cleanable electroplating cup assembly
US8017523B1 (en) 2008-05-16 2011-09-13 Novellus Systems, Inc. Deposition of doped copper seed layers having improved reliability
US10011917B2 (en) 2008-11-07 2018-07-03 Lam Research Corporation Control of current density in an electroplating apparatus
US11225727B2 (en) 2008-11-07 2022-01-18 Lam Research Corporation Control of current density in an electroplating apparatus
JP5237924B2 (ja) * 2008-12-10 2013-07-17 ノベルス・システムズ・インコーポレーテッド ベースプレート、及び電気メッキ装置
US9512538B2 (en) 2008-12-10 2016-12-06 Novellus Systems, Inc. Plating cup with contoured cup bottom
US8475637B2 (en) * 2008-12-17 2013-07-02 Novellus Systems, Inc. Electroplating apparatus with vented electrolyte manifold
US8962085B2 (en) 2009-06-17 2015-02-24 Novellus Systems, Inc. Wetting pretreatment for enhanced damascene metal filling
US9455139B2 (en) 2009-06-17 2016-09-27 Novellus Systems, Inc. Methods and apparatus for wetting pretreatment for through resist metal plating
US9677188B2 (en) 2009-06-17 2017-06-13 Novellus Systems, Inc. Electrofill vacuum plating cell
US9138784B1 (en) 2009-12-18 2015-09-22 Novellus Systems, Inc. Deionized water conditioning system and methods
US9385035B2 (en) 2010-05-24 2016-07-05 Novellus Systems, Inc. Current ramping and current pulsing entry of substrates for electroplating
US9028666B2 (en) 2011-05-17 2015-05-12 Novellus Systems, Inc. Wetting wave front control for reduced air entrapment during wafer entry into electroplating bath
US9221081B1 (en) 2011-08-01 2015-12-29 Novellus Systems, Inc. Automated cleaning of wafer plating assembly
US9228270B2 (en) 2011-08-15 2016-01-05 Novellus Systems, Inc. Lipseals and contact elements for semiconductor electroplating apparatuses
US10066311B2 (en) 2011-08-15 2018-09-04 Lam Research Corporation Multi-contact lipseals and associated electroplating methods
US9988734B2 (en) 2011-08-15 2018-06-05 Lam Research Corporation Lipseals and contact elements for semiconductor electroplating apparatuses
SG11201406133WA (en) 2012-03-28 2014-10-30 Novellus Systems Inc Methods and apparatuses for cleaning electroplating substrate holders
TWI609100B (zh) 2012-03-30 2017-12-21 諾發系統有限公司 使用反向電流除鍍以清洗電鍍基板夾持具
US9746427B2 (en) 2013-02-15 2017-08-29 Novellus Systems, Inc. Detection of plating on wafer holding apparatus
US10416092B2 (en) 2013-02-15 2019-09-17 Lam Research Corporation Remote detection of plating on wafer holding apparatus
US9613833B2 (en) 2013-02-20 2017-04-04 Novellus Systems, Inc. Methods and apparatus for wetting pretreatment for through resist metal plating
US9435049B2 (en) 2013-11-20 2016-09-06 Lam Research Corporation Alkaline pretreatment for electroplating
US9481942B2 (en) 2015-02-03 2016-11-01 Lam Research Corporation Geometry and process optimization for ultra-high RPM plating
US9617648B2 (en) 2015-03-04 2017-04-11 Lam Research Corporation Pretreatment of nickel and cobalt liners for electrodeposition of copper into through silicon vias
US10053793B2 (en) 2015-07-09 2018-08-21 Lam Research Corporation Integrated elastomeric lipseal and cup bottom for reducing wafer sticking

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283219A (ja) * 1994-04-13 1995-10-27 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法および半導体装 置の製造装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6442857A (en) * 1987-08-11 1989-02-15 Seiko Epson Corp Semiconductor device
JP2900522B2 (ja) * 1990-05-31 1999-06-02 富士通株式会社 半導体装置
WO1992007968A1 (en) * 1990-10-26 1992-05-14 International Business Machines Corporation STRUCTURE AND METHOD OF MAKING ALPHA-Ta IN THIN FILMS
US5221449A (en) * 1990-10-26 1993-06-22 International Business Machines Corporation Method of making Alpha-Ta thin films
US5268806A (en) * 1992-01-21 1993-12-07 International Business Machines Corporation Magnetoresistive transducer having tantalum lead conductors
EP0751566A3 (en) 1995-06-30 1997-02-26 Ibm Metal thin film barrier for electrical connections
JP3516558B2 (ja) * 1996-08-26 2004-04-05 シャープ株式会社 半導体装置の製造方法
US5847463A (en) * 1997-08-22 1998-12-08 Micron Technology, Inc. Local interconnect comprising titanium nitride barrier layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283219A (ja) * 1994-04-13 1995-10-27 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法および半導体装 置の製造装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PHILIP CATANIA, JAMES P. DOYLE, AND JEROME J. CUOMO: "Low resistivity body-centered cubic tantalum thin films as diffusion barriers between copper and sil", JOURNAL OF VACUUM SCIENCE & TECHNOLOGY A: VACUUM, SURFACES, AND FILMS, vol. Vol.10, issue 5,, JPNX007005960, pages 3318 - 3321, ISSN: 0000815596 *

Also Published As

Publication number Publication date
EP1145311A1 (en) 2001-10-17
WO2000044047A1 (en) 2000-07-27
TW447100B (en) 2001-07-21
JP3927771B2 (ja) 2007-06-13
US6221757B1 (en) 2001-04-24
KR20010109281A (ko) 2001-12-08

Similar Documents

Publication Publication Date Title
JP2002535850A (ja) マイクロ電子構造体
US6624066B2 (en) Reliable interconnects with low via/contact resistance
US5356836A (en) Aluminum plug process
JP3588275B2 (ja) 半導体装置の形成方法
US6482735B1 (en) Method for improved metal fill by treatment of mobility layers
US6951809B2 (en) Method for manufacturing semiconductor device
US6436817B2 (en) Method for manufacturing a copper interconnection with an aluminum oxide-conductive layer stack barrier layer in semiconductor memory device
US6617242B1 (en) Method for fabricating interlevel contacts of aluminum/refractory metal alloys
US6740580B1 (en) Method to form copper interconnects by adding an aluminum layer to the copper diffusion barrier
US6001683A (en) Formation method of interconnection in semiconductor device
JP2002237519A (ja) ライナー/バリア/シード層の堆積後にスパッタエッチングを用いてオーバハングを除去する方法
KR100331906B1 (ko) 반도체 장치의 제조 방법
JP2002334926A (ja) 微細構造のための金属化を容易にする犠牲層の使用
US6093968A (en) Germanium alloy contact to a silicon substrate
JP2004523891A (ja) 低誘電率技術における銅バイア用のクロム接着層
JP2004525504A (ja) 低誘電率技術における銅のバイア
JPH11102909A (ja) 銅合金配線の形成方法
JP2002064139A (ja) 半導体装置の製造方法
GB2314679A (en) Method of forming a plug in a semiconductor device
JPH09107029A (ja) 半導体装置及びその製造方法
JPH08139190A (ja) 半導体装置の製造方法
JP3269490B2 (ja) 半導体集積回路装置およびその製造方法
JP3109269B2 (ja) 半導体装置の製造方法
US6242811B1 (en) Interlevel contact including aluminum-refractory metal alloy formed during aluminum deposition at an elevated temperature
JP2000124310A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061013

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070209

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070305

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110309

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110309

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120309

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130309

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130309

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140309

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees