JP2004525504A - 低誘電率技術における銅のバイア - Google Patents
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Abstract
【解決手段】銅の相互接続および低誘電率の層間誘電体を有する集積回路において、熱処理後の開路の問題が見いだされ、Tiの第1のライナ層、それに続くCVD TiNの共形ライナ層、およびそれに続くTaまたはTaNの最終ライナ層を使用することによって解決され、それによってTiと銅の間の合金化によって生じる抵抗の増大を許容可能な値に低減しながら、バイアと下側にある銅層の間の接着性が改善される。
【選択図】図1
Description
【0001】
本発明の分野は、銅のメタライゼーションおよび低誘電率誘電体を有する集積回路を形成する分野である。
【背景技術】
【0002】
酸化物を備える銅の分野において、当技術分野では、トレンチおよびバイアをライニングする銅を含む1組の適合性のある材料が開発されてきている。このライニングは、絶縁物に接着し、拡散を阻止しなければならない。
【0003】
従来、酸化物誘電体の回路において、下側のレベルに接続されたバイアを水平相互接続部材と組み合わせるデュアルダマシン構造は、TaまたはTaNの接着層、銅の拡散を防止するためのTaNのバリア層、およびCuシードの堆積に先立つTaまたはTaNの上部層を含んでいる。
【0004】
半導体デバイスの寸法が縮小するにつれて、その金属相互接続のRC遅延が、デバイスの速度の主要な制限要因になっている。この問題を解決するためには、(金属線間の静電容量Cを減少させる)低誘電率誘電体中で(抵抗Rを減少させる)銅相互接続を実現することが、半導体産業にとって、デバイスをディープ・サブミクロン寸法にまで縮小するための重要な課題になっている。
【0005】
Cuの低誘電率メタライゼーション・プロセスを実施する最も経済的な方法は、デュアルダマシン構造を使用し、一工程段階で金属バイアおよび金属線をエッチングし、Cu金属で充填するものである。CMP(化学的機械研磨)により、過剰なCuを除去する。デュアルダマシン構造では、Cu金属と誘電体の間のバリア層(または複数の層)が、金属バイアと金属線の両方に必要である。このバリア層は、ライナとして知られている。このライナには、Cuが誘電体中に拡散するのを防止するCu拡散バリアとして、およびCu金属バイアと(CuまたはWで作ることのできる)下側にある金属線の間のコンタクト層としての2つの機能がある。
【0006】
(低誘電率誘電体とはみなされない)SiO2誘電体におけるCuデュアルダマシン・メタライゼーション構造の分野では、従来技術により、Ta、TaN、およびCVD TiNなど、ライナ用の1群の適合材料が開発されてきている。TaがCu金属と良い接着性を有すること、およびCVD TINが、線およびバイアの側壁上で、特に高アスペクト比構造に対してより良いカバレージを有することが、明らかになってきている。
【0007】
しかしながら、低誘電率誘電体中でCu金属相互接続を形成する分野においては、SiO2誘電体中ではCu金属相互接続における同等の材料(counterpart)がないという新しい問題が生じてきている。例えば、SiLKなどの低誘電率誘電体のあるものは、SiO2には存在しないいくつかの材料特性を有する。SiLKは、ポリマー材料であり、主としてCからできている。SiLKはまた、非常に大きな熱膨張係数をもつ柔軟な材料である。SiLK材料にはこれら独特の特性があるので、バイアの側壁のカバレージや、ライナと下側にある金属(CuまたはW金属)との間の接着性など、この材料中のCu金属相互接続に対する要件は、SiO2誘電体材料中のCuメタライゼーションにおける対応する要件とは異なっている。
【0008】
さらに、バイアおよび金属線の寸法が減少し、バイアのアスペクト比がそれに対応して増大していることから、デュアルダマシン構造のライナに対して追加の要件が付け加わる。
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明は、バイアの底部とその下側の銅相互接続部材との間の必要な接着性を、十分に低い抵抗と併せて提供する低誘電率誘電体を使用した、銅相互接続回路の材料と構造の組合せに関する。
【課題を解決するための手段】
【0010】
本発明の特徴は、バイアの底部とその下側にある相互接続の間の接着性が、熱サイクルによって引き起こされる応力に十分に耐えることである。
【0011】
本発明の他の特徴は、バイアの底部上の炭素汚染がTi層のゲッタリング効果によって低減されることである。
【0012】
本発明のさらに他の特徴は、高強度で比較的高抵抗のTi−Cu合金がバイアの基底の小さな領域だけに形成され、それによって相互接続の抵抗値が制限されることである。
【発明を実施するための最良の形態】
【0013】
銅のメタライゼーションを低誘電率誘電体(例えばDow社のSiLK)と組み合わせた集積回路のテストにおいて、予期せぬ問題が確認された。
【0014】
銅の酸化物層間誘電体との相互接続における従来技術と違って、熱サイクル後に受け入れがたい高い故障率でオープン・バイアが発生した。
【0015】
この問題の原因は、バイアの底部とその下側にある銅部材の間の機械的分離であることが確認された。
【0016】
この問題は、バイアの横の寸法が縮小(そのアスペクト比が増大)するときだけ、増大する可能性がある。
【0017】
ここで図2を参照すると、従来技術による典型的なバイアが示されている。その下側の誘電体層20がシリコン基板10上に配置されている。第1の銅層30が左から右に延びている。キャッピング層と呼ばれる従来のバリア層32、例えばSiNを、銅層30上に堆積させてある。
【0018】
この図の中央で、バイアが銅層50から下に延び、層30と接触する。この銅は従来のCVD TiNライナ62とTaライナ64の組合せでライニングされる。図示の実施形態では、公称200nmの基本ルールをもつプロセスに対して、層40の厚さは公称620nmであり、バイアの寸法は公称200nm×200nmであり、アスペクト比は公称3である。寸法が縮小するにつれ、アスペクト比(したがってバイアの底部にある接着部の応力)が増大することになる。
【0019】
この組合せは、熱応力がかかる前には満足できるものであるが、300℃で100分後には、受け入れがたい高い故障率になる。規定の温度範囲は、−60℃から+200℃である。この高い故障率の原因は、バイアの底部での機械的分離であると確認されている。SiLKの熱膨張係数は、銅のそれに比べて5倍大きく、その結果、層間誘電体は、回路温度が上昇すると、バイアの底部における接合に大きな応力を及ぼす。
【0020】
少なくとも、この分離の1つの原因は、バイアをエッチングする先行ステップ中に、低誘電率誘電体から炭素が放出される(気体放出される)ことによる。この炭素は、スパッタ清浄化など従来の清浄化プロセスによって完全に除去することはできず、銅の上部表面とライナ底面の間での良好な接着の形成を妨害する。さらに、ウェーハが空気にさらされると、酸素がバイアの露出底部に吸着される可能性がある。これらの効果が相まって、TaNと銅の間のすでに低強度の結合を弱くし、熱応力の下で開路を生じる現象を引き起こす。これにより、銅の相互接続と低誘電率誘電体の有益な特徴を組み合わせる際に、困難な問題が引き起こされてきた。
【0021】
次に図1を参照すると、本発明の一実施形態が示されており、ここでは、ライナ62および64が、バイアの底部の公称10nm〜20nm厚の、スパッタされたTiから成る第1のライナ42で置き換えられている。スパッタされたTiは垂直面をよくカバーしないので、側面のTiのカバレージは、底部に比べて少なくなる。以下に説明するように、このカバレージの違いは問題ではない。
【0022】
バイアの底部で、数字44で示す下側Cu層の部分は、Cuよりもかなり高い抵抗を有するCu−Ti合金に相当する。したがって、Tiはバイア・チェーンの全抵抗を増大させるので、当業者なら、底部ライナ層としてTiを使用しようとは思わなかったはずである。以下で論じるように、この欠点は他の利点によって克服される。
【0023】
次に、公称5nm〜10nm厚の(化学気相成長法によって堆積された)CVD TiNライナ46を、標準的な条件で堆積させる。この層は共形であり、第1層のカバレージの不足を補う。好都合なことに、CVD TiNは、SiLKによく接着し、したがってTi第1層のバイア壁上でカバレージがより小さいことは、問題ではなくなる。
【0024】
TiNライナ46はまた、上部相互接続の水平面上のTi第1層を覆う。これには、Ti層42の水平部が銅と反応して、比較的高い抵抗をもつ合金を形成するのを防止する利点がある。TiがCuと反応できる場所は、数字44で示される領域内のバイアの底部のみである。したがって、高抵抗合金は、小領域に閉じ込められ、相互接続の全体の抵抗にはあまり影響を与えない。
【0025】
ライナの最終層は、公称25nm厚のTa層48であり、これは、TiNライナとCu相互接続部材の間の接着を改善するのに役立つ。TaNも使用することができる。
【0026】
実験結果では、本発明に従って構成されるバイアが故障率を劇的に減少させたことが示されている。さらに、Tiの(5nmではなく10nmの)厚い方の層では、厚い方のTi−Cu合金の抵抗がより大きくなるにもかかわらず、薄い方の層よりもバイア・チェーンを通る全抵抗が低くなる。Tiの厚い方の層を使用したとき、バイア底部でボイドの数が減少することによって、この直感に反した結果が生じると考えられる。
【0027】
実施に際して、第1の銅相互接続層を、通常通り堆積させ、パターン形成する。第1の誘電体層も、通常通り堆積させる。次に、望ましくはデュアルダマシン・プロセスで、層間誘電体を貫通して1組のバイアをエッチングする。1組3層のライナ層を付設し、好ましいなら、従来のCMPにより、銅の第2層のチャネル以外はそれを除去する。
【0028】
銅の第2層を付設し、パターン形成する。銅の全層が付設されるまで、必要なだけ何度もこのプロセスを繰り返す。
【0029】
代替方法では、最初は純粋なTiに徐々に窒素ガスを加えて混合物を与えるもので、したがって、得られる層は、層の上部に向かってNの勾配が増大するTi(N)であり、そのためCVD TiN層に対するより良い接着がもたらされる。
【0030】
本発明を、1つの好ましい実施形態により説明してきたが、本発明が添付の特許請求の範囲の趣旨と範囲内で様々な変形として実施できることが、当業者には認識されよう。
【図面の簡単な説明】
【0031】
【図1】本発明による相互接続の一部分を示す図である。
【図2】従来技術による相互接続の一部分を示す図である。
Claims (5)
- 集積回路中に銅の相互接続を形成する方法であって、
(a)第1の銅相互接続層を堆積させ、パターン形成するステップと、
(b)第1の低誘電率層間誘電体層を堆積させるステップと、
(c)前記第1の低誘電率層間誘電体層を貫通して、前記第1の銅相互接続層上で停止する、1組のバイアを形成するステップと、
(d)前記1組のバイア内にTiの第1のライナ層を堆積させるステップと、
(e)前記1組のバイア内にCVD TiNの第2のライナ層を堆積させるステップと、
(f)TaおよびTaNから成る群から選択される第3のライナ層を堆積させるステップと、
(g)第2の銅相互接続層を堆積させ、パターン形成するステップと
を含む方法。 - 前記ステップ(b)ないし(g)を繰り返して、前記第2の銅相互接続層の上に1組の相互接続層を形成するステップをさらに含む、請求項1に記載の方法。
- 前記低誘電率層間誘電体がSiLKを含む、請求項1に記載の方法。
- 前記低誘電率層間誘電体がSiLKを含む、請求項2に記載の方法。
- 前記ステップ(d)の前記TiにNの蒸気を加えるステップをさらに含み、前記第1のライナ層がTi(N)から形成され、それによって前記TiN層への接着性が改善される、請求項1に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/759,015 US6383929B1 (en) | 2001-01-11 | 2001-01-11 | Copper vias in low-k technology |
PCT/US2001/049138 WO2002056342A2 (en) | 2001-01-11 | 2001-12-19 | Copper vias in low-k technology |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004525504A true JP2004525504A (ja) | 2004-08-19 |
JP4558273B2 JP4558273B2 (ja) | 2010-10-06 |
Family
ID=25054057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002556914A Expired - Fee Related JP4558273B2 (ja) | 2001-01-11 | 2001-12-19 | 低誘電率技術における銅のバイア |
Country Status (10)
Country | Link |
---|---|
US (1) | US6383929B1 (ja) |
EP (1) | EP1397830B1 (ja) |
JP (1) | JP4558273B2 (ja) |
KR (1) | KR100562630B1 (ja) |
CN (1) | CN1256760C (ja) |
AT (1) | ATE457081T1 (ja) |
AU (1) | AU2002241651A1 (ja) |
DE (1) | DE60141254D1 (ja) |
TW (1) | TWI245365B (ja) |
WO (1) | WO2002056342A2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6569751B1 (en) * | 2000-07-17 | 2003-05-27 | Lsi Logic Corporation | Low via resistance system |
US7327033B2 (en) * | 2004-08-05 | 2008-02-05 | International Business Machines Corporation | Copper alloy via bottom liner |
US7361930B2 (en) * | 2005-03-21 | 2008-04-22 | Agilent Technologies, Inc. | Method for forming a multiple layer passivation film and a device incorporating the same |
US7279411B2 (en) * | 2005-11-15 | 2007-10-09 | International Business Machines Corporation | Process for forming a redundant structure |
US7902613B1 (en) * | 2008-01-28 | 2011-03-08 | Cadence Design Systems, Inc. | Self-alignment for semiconductor patterns |
CN102623437B (zh) * | 2012-04-06 | 2017-05-31 | 上海集成电路研发中心有限公司 | 硅通孔结构及其制造方法 |
US8835305B2 (en) | 2012-07-31 | 2014-09-16 | International Business Machines Corporation | Method of fabricating a profile control in interconnect structures |
US9881798B1 (en) | 2016-07-20 | 2018-01-30 | International Business Machines Corporation | Metal cap integration by local alloying |
US9905459B1 (en) * | 2016-09-01 | 2018-02-27 | International Business Machines Corporation | Neutral atom beam nitridation for copper interconnect |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07283219A (ja) * | 1994-04-13 | 1995-10-27 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法および半導体装 置の製造装置 |
US6475912B1 (en) * | 1998-06-01 | 2002-11-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield |
US6245662B1 (en) * | 1998-07-23 | 2001-06-12 | Applied Materials, Inc. | Method of producing an interconnect structure for an integrated circuit |
US6080669A (en) * | 1999-01-05 | 2000-06-27 | Advanced Micro Devices, Inc. | Semiconductor interconnect interface processing by high pressure deposition |
US6221757B1 (en) | 1999-01-20 | 2001-04-24 | Infineon Technologies Ag | Method of making a microelectronic structure |
US6146517A (en) * | 1999-05-19 | 2000-11-14 | Infineon Technologies North America Corp. | Integrated circuits with copper metallization for interconnections |
US6303490B1 (en) * | 2000-02-09 | 2001-10-16 | Macronix International Co., Ltd. | Method for barrier layer in copper manufacture |
JP2001274160A (ja) * | 2000-03-24 | 2001-10-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
2001
- 2001-01-11 US US09/759,015 patent/US6383929B1/en not_active Expired - Fee Related
- 2001-12-19 KR KR1020037009001A patent/KR100562630B1/ko not_active IP Right Cessation
- 2001-12-19 WO PCT/US2001/049138 patent/WO2002056342A2/en active IP Right Grant
- 2001-12-19 EP EP01988335A patent/EP1397830B1/en not_active Expired - Lifetime
- 2001-12-19 DE DE60141254T patent/DE60141254D1/de not_active Expired - Lifetime
- 2001-12-19 AT AT01988335T patent/ATE457081T1/de not_active IP Right Cessation
- 2001-12-19 CN CNB018218954A patent/CN1256760C/zh not_active Expired - Fee Related
- 2001-12-19 AU AU2002241651A patent/AU2002241651A1/en not_active Abandoned
- 2001-12-19 JP JP2002556914A patent/JP4558273B2/ja not_active Expired - Fee Related
-
2002
- 2002-01-08 TW TW091100149A patent/TWI245365B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE60141254D1 (de) | 2010-03-25 |
EP1397830A4 (en) | 2009-03-11 |
KR20030071798A (ko) | 2003-09-06 |
AU2002241651A1 (en) | 2002-07-24 |
US6383929B1 (en) | 2002-05-07 |
EP1397830B1 (en) | 2010-02-03 |
EP1397830A2 (en) | 2004-03-17 |
WO2002056342A3 (en) | 2004-01-08 |
CN1545726A (zh) | 2004-11-10 |
WO2002056342A2 (en) | 2002-07-18 |
JP4558273B2 (ja) | 2010-10-06 |
CN1256760C (zh) | 2006-05-17 |
KR100562630B1 (ko) | 2006-03-20 |
TWI245365B (en) | 2005-12-11 |
ATE457081T1 (de) | 2010-02-15 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060530 |
|
A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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A521 | Request for written amendment filed |
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|
RD03 | Notification of appointment of power of attorney |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |