JP2002525853A - 低減されたスイッチング損失を有する接続されたパワーパック - Google Patents

低減されたスイッチング損失を有する接続されたパワーパック

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メルツ マルティン
ヒルラー フランツ
ヴェーバー ハンス
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Abstract

(57)【要約】 本発明は、低減されたスイッチング損失を有するスイッチングトランジスタに関する。このスイッチングトランジスタにおいて、出力側容量は小さいドレイン・ソース電圧において非常に大きな値を有し、この容量はドレイン・ソース電圧が上昇するにつれて小さい値に降下し、このトランジスタに蓄積されたエネルギが非常に低い値をとる。

Description

【発明の詳細な説明】
【０００１】 本発明は、低減されたスイッチング損失を有するスイッチングトランジスタを
有する接続されたパワーパックに関する。
【０００２】 「接続されたパワーパック」という概念は、例えばパワーパック、ランプバラ
スト、溶接変換器又は高周波変換器において使用されるようなあらゆる種類のフ
ォワードコンバータ、ブロッキングコンバータ、ハーフブリッジ及びフルブリッ
ジコンバータならびにブーストコンバータ及びバックコンバータ（buck convert
er）であると解釈される。
【０００３】 既に以前からシステム小型化及び構成部材における電力密度の向上に対するト
レンドの高まりが存在する。このトレンドが電力エレクトロニクスにおいて将来
も続くことが予期される。このトレンドにはますます高いスイッチング周波数へ
の発展が結びついている。なぜなら、このやり方でのみ受動構成素子も相応に小
型化されるからである。その他にスイッチングパワーパックにおける電力スイッ
チングトランジスタは特に産業用ジェネレータにおいて長い間電子管のために残
されていた周波数領域に進出し始めており、例えば１３.５６ＭＨｚのいわゆる
“ＩＳＭ”周波数にまで進出し始めている。
【０００４】 スイッチング周波数が上昇するにつれて、スイッチングトランジスタにおける
スイッチング損失はますます重要性を増している。このスイッチング損失は大雑
把にいって３つのグループに分けられる： （ａ）外部の、大抵の場合寄生的な又は理想的ではない回路素子に起因し、さら
に「理想的な」スイッチングトランジスタによっても回避できないスイッチング
トランジスタにおける損失； （ｂ）実際のスイッチング過程における電流及び電圧のオーバーラップフェーズ
に基づくスイッチングトランジスタにおける損失； （ｃ）スイッチオン過程におけるスイッチ固有のキャパシタの放電によるスイッ
チングトランジスタにおける損失 である。
【０００５】 上記のポイント（ａ）に挙げたスイッチングトランジスタ自体によってはほと
んど制御できないスイッチング損失は、今日では高いスイッチング周波数におい
て、特別な構成素子、例えばショットキーダイオードの使用によって又は例えば
共振変換器のようなクリティカルな転流過程のない回路トポロジの選択によって
低減乃至は完全に回避される。このような損失にはｐｎダイオードからの電流の
アクティブな転流における例えばリバースリカバリ充電に起因する損失電力も含
まれる。
【０００６】 上記のポイント（ｂ）及び（ｃ）による他のスイッチング損失は、スイッチン
グトランジスタ及びこのスイッチングトランジスタの制御の特性を介して決定的
に制御可能である。よって、例えば電流/電圧オーバーラップ損失は相応にスイ
ッチング過程自体の持続時間に依存する。
【０００７】 説明のために、図２ａには誘導性負荷２の遮断の際のスイッチングトランジス
タの例としてＭＯＳＦＥＴ電力スイッチ１（図１参照）のドレイン電流Ｉｄ及び
ドレイン・ソース電圧Ｕｄｓの経過が図示されている。スイッチング時間Ｔを有
するスイッチング過程は制御ゲート電圧Ｖｇｓの降下によって始まり、これによ
って電力スイッチ１の抵抗が上昇する。しかし、誘導性負荷２は電流Ｉｄを強制
的にさらに流し続けようとし、この結果、フルの負荷電流Ｉｄが他の回路分岐路
、例えばフライホイーリングダイオード３によって引き受けられるまで、この抵
抗によってドレイン・ソース電圧Ｕｄｓも上昇する。これは次のことを意味する
。すなわち、電圧Ｕｄｓが電力スイッチ１において上昇する全フェーズの間には
まだこのフルの負荷電流Ｉｄは電力スイッチ１を介して流れていることを意味す
る。スイッチ電流と電圧との積による面６（ハッチングされて図示されている）
はこの電力スイッチ１において変換されたスイッチング損失エネルギに相応する
。スイッチング時間Ｔの低減によってこの面はなるほど小さくはなるが、実際に
はゼロにはならない。
【０００８】 高いスイッチング速度は今日の電力スイッチ、とりわけＭＯＳＦＥＴの大きな
ゲート電荷のために非常に大きな駆動電流を必要し、この結果、スイッチング時
間Ｔの低減はしばしばコストの理由から制限される。
【０００９】 それゆえ、スイッチオフ放電のためにこの電力スイッチ１にパラレルに外部容
量Ｃｅｘｔを有するコンデンサ４が設けられる。このスイッチング放電のための
ＭＯＳＦＥＴ固有の出力側容量の使用も既に考案されている（B.Carsten:"FET s
election and driving considerations for zero switching loss and low EMI
in HF "Thyristor dual" power converters", Power conversion 1996, Confere
nce Proceedings 5/96, p.91-102 を参照）。
【００１０】 容量Ｃｅｘｔを有するコンデンサ４によって、図２（ｂ）から分かるように、
電圧Ｕｄｓの上昇が遅くなる。同時にこの電力スイッチを形成するＭＯＳＦＥＴ
のチャネルを介する電流Ｉｃｈ及びコンデンサ４を介する電流を有する２つの電
流路が生じる。この電流Ｉｃｈは、ドレイン・ソース電圧Ｕｄｓの上昇を引き起
こすことなく、非常に迅速にスイッチオフされる（「ミラー効果（Miller-effec
t）」がない。図１のゲート・ドレイン容量Ｃｇｄを参照）ので、電流Ｉｃｈと
ドレイン・ソース電圧Ｕｄｓとのオーバーラップ面、すなわちオフ損失エネルギ
（面６を参照）がほぼ任意に低減される。
【００１１】 もちろん、このような回路は電力スイッチのスイッチオンが電圧なしに行われ
る（ゼロ電圧スイッチング、ＺＶＳ）回路にだけ適している。なぜなら、その他
の場合にはスイッチオフ過程からスイッチオン過程への損失の移動しか行われな
いからである。すなわち、電圧によるスイッチオンの場合には外部コンデンサ４
ならびに出力側容量に蓄積されたエネルギがこの電力スイッチ１において損失熱
に変換される（図２ｂ及び図２ｃのハッチングされた面５を参照、この面５は電
圧Ｕｄｓと電流Ｉｏｓｓ＋Ｃｅｘｔとの積の時間積分に相応する。ただしここで
Ｉｏｓｓ＝出力電流及びＣｏｓｓ＝Ｃｇｄ+Ｃｄｓ）。しかし、大抵の標準的な
回路は電圧によるスイッチオンを必要とする。この場合、スイッチオフ放電は、
これまでは複雑な、一般的には損失のある電力スイッチ乃至は電力トランジスタ
の回路によってしか実現されなかった。
【００１２】 上記のスイッチング損失を回避するためにこれまで満足な解決法は見つかって
いない。
【００１３】 従って、本発明の課題は急激に低減されたスイッチング損失によって優れてい
るスイッチングトランジスタを有する接続されたパワーパックを提供することで
ある。
【００１４】 上記課題は本発明において次のような構成を有する接続されたパワーパックに
よって解決される：スイッチングトランジスタは第１及び第２の主端子を負荷区
間の形成のために有する。負荷はスイッチングトランジスタの負荷区間に直列に
接続されている。このスイッチングトランジスタは第１の伝導型の半導体層を有
する半導体ボディを有し、この半導体層には第２の伝導型のまとまりのある領域
が含まれており、このまとまりのある領域は形成された阻止ｐｎ接合部において
この半導体ボディと相互作用して電圧に依存する大きな内部表面を形成し、この
表面は主端子に印加される電圧に依存して変化する。
【００１５】 有利にはＭＯＳＦＥＴとして構成される本発明のスイッチングトランジスタで
は、出力側容量は（例えば高圧ＭＯＳＦＥＴの場合には４５Ｖより下の）小さい
ドレイン・ソース電圧において非常に高い値を有し、この容量はドレイン・ソー
ス電圧の上昇によって小さい値に降下し、このトランジスタに蓄積されたエネル
ギが非常に低い値をとる。
【００１６】 本発明の有利な実施形態は実施例の次の記述から図面に基づいて得られる。
【００１７】 図１は接続されたパワーパックの基本機能ユニットを示し、 図２ａ〜ｃは既存のスイッチングパワーパック（図２ａ及び２ｂ）における電
流及び電圧経過及び本発明のスイッチングパワーパック（図２ｃ）における電流
及び電圧経過を示し、 図３は本発明のスイッチングパワーパックにおいて使用できるＭＯＳＦＥＴの
断面図を示し、 図４ａ〜４ｃは図３のＭＯＳＦＥＴに対する可能なレイアウトを示し、 図５は標準的なＭＯＳＦＥＴ及び本発明のスイッチングトランジスタにおける
ドレイン・ソース電圧Ｕｄｓとドレイン・ソース容量Ｃｄｓとの関係を示す線図
であり、 図６ａ〜６ｃは本発明のスイッチングパワーパックに使用可能なＭＯＳＦＥＴ
の平面図であり、様々な電圧における阻止ｐｎ接合部が図示されている。
【００１８】 図１は概略的に本発明により構成されたＭＯＳＦＥＴの形式の電力スイッチ１
を有する（コンデンサ４及びフリーホイーリングダイオード３のない）接続され
たパワーパックの基本構造を示し、このＭＯＳＦＥＴには例えば誘導性負荷２が
直列に接続されている。
【００１９】 従来技術に比べてスイッチング損失を低減するために、この電力スイッチ１の
ＭＯＳＦＥＴは特別に次の特性を有する： （ａ） 低い駆動電力における高いスイッチング速度のために僅少なゲート電荷
； （ｂ）僅少なオン損失のための出力側容量の僅少なエネルギ内容； （ｃ）スイッチオフの後の電圧上昇の「損失のない」遅延 を有する。
【００２０】 今日使用できる電力スイッチは特性（ｂ）及び（ｃ）を同時に満たすことがで
きない。しかし、まさにこれが本発明によって成功する。なぜなら、この本発明
ではスイッチングトランジスタ乃至は電力スイッチ１が、図２ｃに図示されてい
るように、ドレイン・ソース容量Ｃｄｓのきわめて非線形な曲線経過を有するか
らである。小さいドレイン・ソース電圧ＵｄｓにおけるＣｄｓの非常に高い値に
よって、ＭＯＳＦＥＴのチャネルの遮断の後に電圧上昇の所望の遅延が達成され
る。これによって、負荷電流はまず最初にチャネル電流Ｉｃｈから出力側容量Ｃ ｏｓｓ の充電電流になる。電圧上昇の遅延によって、有限の駆動電力、すなわち
スイッチオフ速度でも、ほぼ損失のないスイッチオフが達成される。本発明のス
イッチングトランジスタでは、ドレイン・ソース容量Ｃｄｓはドレイン・ソース
電圧Ｕｄｓの上昇につれて非常に小さい値にまで降下し、この結果、ドレイン・
ソース容量Ｃｄｓに蓄積されるエネルギ
【００２１】
【数１】
【００２２】 は設けられた動作電圧において従来のＭＯＳＦＥＴの場合よりも小さい値にとど
まる。このようにして、オフ損失の他に電圧によるスイッチングの際のオン損失
も低減される。共振回路では本発明のスイッチングトランジスタにおける電力ス
イッチのドレイン・ソース容量Ｃｄｓにおける僅少なエネルギによって、ＺＶＳ
動作に必要な転流エネルギが有利に低減される。
【００２３】 損失電力最適化されたトランジスタは、今日のＭＯＳＦＥＴに比べてオン抵抗
Ｒｄｓ（ｏｎ）とゲート電荷Ｑｇｔｏｔならびにオン抵抗と蓄積されたエネルギ
Ｅｄｓのとりわけ小さい積を有し、これにより極端に小さいスイッチング損失を
達成する。有利には例えば６００Ｖ-ＭＯＳＦＥＴにおいてＲｏｎ・Ｅｄｓ（４
００Ｖ）≦１.６Ｖ２μｓ及びＲｏｎ・Ｑｇｔｏｔ（１０Ｖ）/１０Ｖ≦２.５ｎ
ｓである。括弧の表現（４００Ｖ）等々は印加される電圧を表す。
【００２４】 さらに極めて非線形の電力スイッチ１の容量曲線経過は、高調波の少ない電磁
適応性に有利なスムースなスイッチングエッジをもたらす。図２ｃに図示されて
いるように、スイッチングエッジは有利には「丸められ」るが、ディスクリート
コンデンサの使用の場合（曲線７）又は高い出力側容量を有する従来のＭＯＳＦ
ＥＴ（曲線８）の場合のように、過度に長くなってはいない。スイッチングエッ
ジの延長は一般に最小限のパルス占有率を制限し、さらにこれによってシステム
において低負荷動作における問題を引き起こす。
【００２５】 とりわけ有利にはここに示された非線形容量曲線経過はブリッジ回路において
現れる。なぜなら、この場合、小さいドレイン・ソース電圧における非常に高い
容量値によって、電圧エッジの下部の「角」も上部の「角」も丸められるからで
ある。
【００２６】 出力側容量Ｃｏｓｓは１次近似において容量Ｃｄｓ及びＣｇｄの並列接続に相
応する。この場合、フィードバックを最小限にするためにＣｇｄはできるだけ小
さいままにされるべきである（「ミラー（Miller）」効果）。
【００２７】 ドレイン・ソース容量Ｃｄｓの所望の高い値は電力スイッチにおいて阻止ｐｎ
接合部の表面の所期の拡大によって実現される。技術的にはこのような構造は、
例えばｐ型領域を半導体電力スイッチのｎ型ドリフト区間に挿入することによっ
て実現できる。この場合、この阻止ｐｎ接合部は内部のまとまりのある表面を有
する必要がある。すなわち、全てのｐ型領域が互いに導電的に接続される必要が
ある。出力側容量の主な部分はこのようなコンフィギュレーションにおいてドレ
イン・ソース容量から由来する。この電力スイッチにおいて蓄積されるエネルギ
をできるだけ小さく保つために、この出力側容量は上記の式１に従って大きな電
圧において非常に小さい値をとらなければならない。
【００２８】 なるほどＭＯＳＦＥＴにおいて容量低減が行われ、この容量低減はドレイン・
ソース電圧Ｕｄｓの根に反比例し、さらに１次元的に考察された空間電荷領域の
拡がりの増大を反映する。
【００２９】 しかし、ドレイン・ソース容量Ｃｄｓのはるかに急激な低減のためには、電圧
の上昇による阻止ｐｎ接合部の表面の低減が必要である。ドリフト領域に含まれ
るｐ型領域の電荷が低い電圧において周囲の半導体材料の正反対の電荷によって
電気的な横断フィールド（elektrische Querfeld）に亘って空乏化されるように
、このドリフト領域に含まれるｐ型領域がこのｐ型領域のドーピング及びこのｐ
型領域の寸法からディメンショニングされる場合、電圧の上昇によってこの表面
の急激な減少が達成される。この場合、このディメンショニングは、このｐ型領
域の表面に対して垂直なこのｐ型領域のドーピングに亘る線積分が材料固有の降
伏電荷より下になるように行われなければならない。この場合、正反対の伝導型
の半導体領域の間隔が小さければ小さいほど、この空乏化電圧は小さい。
【００３０】 上記の条件は基本材料の完全な補償を必要とせず、むしろこの原理は不完全な
補償でも機能する。これに対して、過補償の場合にはｐ型領域を空乏化するため
に付加的な垂直電界が必要である。これによって、ドレイン・ソース容量の急峻
な降下が比較的高い電圧にまで移動する。
【００３１】 低レベル阻止型トランジスタ（niedersperrende Transistor）の領域では上記
の原理も同様に実現される。
【００３２】 図３は接続されたパワーパックにおける電力スイッチとして本発明のＭＯＳＦ
ＥＴを示している。
【００３３】 ｎ＋ドープされたＳｉ半導体基板９の上には例えば４μｍと５０μｍとの間の
厚さを有するＳｉ半導体層１０が存在し、このＳｉ半導体層１０にはｐ＋型ソー
ス乃至はドレイン領域１１乃至は１２が埋め込まれており、このｐ＋型ソース乃
至はドレイン領域１１乃至は１２はそれぞれ約２μｍの注入深度を有する。この
ソース及びドレイン領域１１乃至は１２の下には４〜４０μｍの注入深度を有す
るｐ型領域１３乃至は１４が形成されており、この結果、ｐ型領域１３乃至は１
４はこの半導体基板９から約１〜１０μｍの間隔で終わっている。上記において
高い方の値は高圧構成素子に当てはまり、低い方の値は低圧構成素子に当てはま
る。
【００３４】 ソース及びドレイン領域１１乃至は１２の間には、さらにゲート電極１５が設
けられている。
【００３５】 ここに示された伝導型は当然それぞれ正反対でもよい。垂直構造の代わりに横
方向構造を使用することも可能である。
【００３６】 図４ａ〜ｃはさらにｐ型領域１３及び１４に対する可能な構造を示している：
これらは微細構造化されており、例えばメアンダ状につながりうる細いプレート
（図４ａ）、正方形又は六角形配置の円柱（図４ｂ）もしくは正方形又は六角形
配置の葉の形状の構成（図４ｃ）から成る。これらの領域は共通の電極を介して
互いに接続されている。
【００３７】 半導体層１０におけるｐ型のまとまりのある領域１３、１４の配置は、図６ａ
〜６ｃに平面図で図示されている。
【００３８】 これらの実施例ではｐ型領域１３、１４はストリップ状に形成されている。こ
のＭＯＳＦＥＴはこの図示では横方向において示されている。１２によってドレ
イン領域が示され、１１によってソース領域が示されている。ゲート電極１５は
破線によって示されている。ｐ型領域１３、１４はｎ型半導体層１０に含まれて
いる。図６ａ〜６ｃには、さらに様々なドレイン・ソース電圧における空間電荷
領域の経過が図示されている。ドレイン・ソース電圧が高くなればなるほど、空
間電荷領域は広く形成される。従って、電圧が増大することによって阻止ｐｎ接
合部の表面は減少する。
【００３９】 本発明はＭＯＳＦＥＴ電力スイッチ１を使用して低減されたスイッチング損失
を有する接続されたパワーパックを可能にする。このＭＯＳＦＥＴ電力スイッチ
１の出力側容量Ｃｄｓはドレイン・ソース電圧Ｕｄｓに依存して急速に小さい値
に低下し、このＭＯＳＦＥＴ電力スイッチ１に印加される負荷電流ＩｄがこのＭ
ＯＳＦＥＴ電力スイッチ１のチャネル電流から出力側容量Ｃｏｓｓの充電電流に
なる。
【００４０】 図５は、本発明によって実現される大きな利点を、６００Ｖを有するスイッチ
ングトランジスタ及び２０ｍｍ２のアクティブなチップ面積（１９０ｍΩ）の例
において示している：約４０Ｖの下の小さいドレイン・ソース電圧Ｕｄｓにおい
てドレイン・ソース容量は従来技術の場合（曲線Ａ参照）よりもはるかに大きい
（曲線Ｂ参照）が、高いドレイン・ソース電圧においては本発明のスイッチング
トランジスタのドレイン・ソース容量は明らかに既存のトランジスタの相応の値
より下にある。
【図面の簡単な説明】
【図１】 接続されたパワーパックの基本機能ユニットを示す。
【図２】 既存のスイッチングパワーパック（図２ａ及び２ｂ）における電流及び電圧経
過及び本発明のスイッチングパワーパック（図２ｃ）における電流及び電圧経過
を示す。
【図３】 本発明のスイッチングパワーパックにおいて使用できるＭＯＳＦＥＴの断面図
を示す。
【図４】 図３のＭＯＳＦＥＴに対する可能なレイアウトを示す。
【図５】 標準的なＭＯＳＦＥＴ及び本発明のスイッチングトランジスタにおけるドレイ
ン・ソース電圧Ｕｄｓとドレイン・ソース容量Ｃｄｓとの関係を示す線図である
。
【図６】 本発明のスイッチングパワーパックに使用可能なＭＯＳＦＥＴの平面図であり
、様々な電圧における阻止ｐｎ接合部が図示されている。
【符号の説明】
１ 電力スイッチ ２ 誘導性負荷 ３ フリーホイーリングダイオード ４ コンデンサ ５ 電圧Ｕｄｓと電流Ｉｏｓｓ＋Ｃｅｘｔとの積の面 ６ スイッチ電流と電圧との積の面 ７ 曲線（ディスクリートコンデンサ） ８ 曲線（従来のＭＯＳＦＥＴ） ９ 半導体基板 １０ 半導体層 １１ ソース乃至はドレイン領域 １２ ソース乃至はドレイン領域 １３ ｐ型領域 １４ ｐ型領域 １５ ゲート電極 Ｕｄｓ ドレイン・ソース電圧 Ｃｄｓ ドレイン・ソース容量 Ｉｃｈ チャネル電流 Ｃｏｓｓ 出力側容量 Ｒｄｓ（ｏｎ） オン抵抗 Ｑｇｔｏｔ ゲート電荷 Ｅｄｓ 蓄積されたエネルギ Ｉｏｓｓ 出力電流
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１０月２７日（２０００．１０．２７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】 図４Ａ〜Ｃはさらにｐ型領域１３及び１４に対する可能な構造を示している：
これらは微細構造化されており、例えばメアンダ状につながりうる細いプレート
（図４Ａ）、正方形又は六角形配置の円柱（図４Ｂ）もしくは正方形又は六角形
配置の葉の形状の構成（図４Ｃ）から成る。これらの領域は共通の電極を介して
互いに接続されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】 ｐ型半導体層１０におけるｎ型のまとまりのある領域１４の配置は、図６Ａ〜
６Ｃに平面図で図示されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】 これらの実施例では領域１３、１４はストリップ状に形成されている。このＭ
ＯＳＦＥＴはこの図示では横方向において示されている。１２によってドレイン
領域が示され、１１によってソース領域が示されている。ゲート電極１５は破線
によって示されている。ｎ型領域１４はｐ型半導体層１０に含まれている。図６
Ａ〜６Ｃには、さらに様々なドレイン・ソース電圧における空間電荷領域の経過
が図示されている。ドレイン・ソース電圧が高くなればなるほど、空間電荷領域
は広く形成される。従って、電圧が増大することによって阻止ｐｎ接合部の表面
は減少する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｍ 7/48 // Ｈ０２Ｍ 3/00 (72)発明者 フランツ ヒルラー ドイツ連邦共和国 イーゼン モーツァル トシュトラーセ ４ (72)発明者 ハンス ヴェーバー ドイツ連邦共和国 アインリング ザーラ ッハウ 112 Ｆターム(参考） 5F038 BH03 BH04 DF01 EZ20 5F048 AB10 AC06 AC10 BA02 BB01 BC01 5F140 AA01 AA25 AB10 BH03 BH12 BH13 BH30 BH32 BH41 BH47 5H007 AA03 BB03 BB04 BB11 CA02 CB05 CB07 HA04 5H730 AA14 AA15 AS11 AS12 BB21 BB23 DD04 ZZ13

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 接続されたパワーパックであって、 該パワーパックはスイッチングトランジスタ（１）及び負荷（２）を有し、前
    記スイッチングトランジスタ（１）は第１及び第２の主端子を負荷区間の形成の
    ために有し、前記負荷（２）は前記スイッチングトランジスタ（１）の前記負荷
    区間と直列に接続されている、接続されたパワーパックにおいて、 前記スイッチングトランジスタ（１）は第１の伝導型の半導体層（１０）を有
    する半導体ボディを有し、前記半導体層（１０）には第２の伝導型のまとまりの
    ある領域（１１，１２，１３，１４）が含まれており、該まとまりのある領域（
    １１，１２，１３，１４）は形成された阻止ｐｎ接合部において前記半導体ボデ
    ィと相互作用して電圧に依存する大きな内部表面を形成し、該表面は前記主端子
    に印加される電圧に依存して変化する、接続されたパワーパック。
  2. 【請求項２】 スイッチングトランジスタ（１）においてオン抵抗Ｒｏｎと
    ゲート電荷Ｑｇｔｏｔならびにオン抵抗と蓄積されたエネルギＥｄｓの積がそれ
    ぞれ Ｒｏｎ・Ｑｇｔｏｔ（１０Ｖ）/１０Ｖ≦２.５ｎｓ 及びＲｏｎ・Ｅｄｓ（４００Ｖ）≦１.６Ｖ２μｓ によって与えられることを特徴とする、請求項１記載の接続されたパワーパック
    。
  3. 【請求項３】 まとまりのある領域と半導体ボディとの間にある阻止ｐｎ接
    合部の、電圧が上昇すると減少する表面を特徴とする請求項１又は２記載の接続
    されたパワーパック。
  4. 【請求項４】 スイッチングトランジスタにおいてｐｎ接合部に対して垂直
    な線に沿った線積分を介して計算される電荷量は、材料固有の降伏電荷の下にと
    どまることを特徴とする、請求項３記載の接続されたパワーパック。
  5. 【請求項５】 スイッチングトランジスタにおいて、もう１つの伝導型の領
    域は垂直構造又は横方向構造で設けられていることを特徴とする、請求項４記載
    のスイッチングトランジスタ。
  6. 【請求項６】 スイッチングトランジスタの負荷区間に対して電荷蓄積器が
    パラレルに接続されていることを特徴とする、請求項１〜５のうちの１項記載の
    接続されたパワーパック。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967374B1 (en) 2004-07-07 2005-11-22 Kabushiki Kaisha Toshiba Power semiconductor device

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19840032C1 (de) 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6818513B2 (en) * 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6819089B2 (en) 2001-11-09 2004-11-16 Infineon Technologies Ag Power factor correction circuit with high-voltage semiconductor component
US6828609B2 (en) * 2001-11-09 2004-12-07 Infineon Technologies Ag High-voltage semiconductor component
US7033891B2 (en) * 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
WO2006108011A2 (en) 2005-04-06 2006-10-12 Fairchild Semiconductor Corporation Trenched-gate field effect transistors and methods of forming the same
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
CN101868856B (zh) 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
DE102008032876B4 (de) 2008-07-14 2010-04-08 Sew-Eurodrive Gmbh & Co. Kg Verfahren, Schaltungsanordnung und Brückenschaltung
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8860136B2 (en) * 2012-12-03 2014-10-14 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US9698768B2 (en) 2015-07-14 2017-07-04 Infineon Technologies Austria Ag System and method for operating a switching transistor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56129423A (en) * 1980-03-14 1981-10-09 Sony Corp Triangle wave generating circuit
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
GB2257830B (en) 1991-07-12 1995-04-05 Matsushita Electric Works Ltd Low output-capacity, double-diffused field effect transistor
IT1272567B (it) * 1992-09-15 1997-06-23 Int Rectifier Corp Dispositivo transistore di potenza, dotato di una regione ultraprofonda a concentrazione maggiorata
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
JP3808116B2 (ja) * 1995-04-12 2006-08-09 富士電機デバイステクノロジー株式会社 高耐圧ｉｃ
US6097063A (en) 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
JP4047384B2 (ja) * 1996-02-05 2008-02-13 シーメンス アクチエンゲゼルシヤフト 電界効果により制御可能の半導体デバイス
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
US6239466B1 (en) * 1998-12-04 2001-05-29 General Electric Company Insulated gate bipolar transistor for zero-voltage switching
US6380569B1 (en) * 1999-08-10 2002-04-30 Rockwell Science Center, Llc High power unipolar FET switch
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967374B1 (en) 2004-07-07 2005-11-22 Kabushiki Kaisha Toshiba Power semiconductor device

Also Published As

Publication number Publication date
USRE40352E1 (en) 2008-06-03
WO2000016407A3 (de) 2000-11-09
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US20010050549A1 (en) 2001-12-13
DE19841754A1 (de) 2000-03-30
US6388287B2 (en) 2002-05-14
WO2000016407A2 (de) 2000-03-23

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