JP2002525853A - 低減されたスイッチング損失を有する接続されたパワーパック - Google Patents
低減されたスイッチング損失を有する接続されたパワーパックInfo
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Abstract
Description
有する接続されたパワーパックに関する。
スト、溶接変換器又は高周波変換器において使用されるようなあらゆる種類のフ
ォワードコンバータ、ブロッキングコンバータ、ハーフブリッジ及びフルブリッ
ジコンバータならびにブーストコンバータ及びバックコンバータ(buck convert
er)であると解釈される。
レンドの高まりが存在する。このトレンドが電力エレクトロニクスにおいて将来
も続くことが予期される。このトレンドにはますます高いスイッチング周波数へ
の発展が結びついている。なぜなら、このやり方でのみ受動構成素子も相応に小
型化されるからである。その他にスイッチングパワーパックにおける電力スイッ
チングトランジスタは特に産業用ジェネレータにおいて長い間電子管のために残
されていた周波数領域に進出し始めており、例えば13.56MHzのいわゆる
“ISM”周波数にまで進出し始めている。
スイッチング損失はますます重要性を増している。このスイッチング損失は大雑
把にいって3つのグループに分けられる: (a)外部の、大抵の場合寄生的な又は理想的ではない回路素子に起因し、さら
に「理想的な」スイッチングトランジスタによっても回避できないスイッチング
トランジスタにおける損失; (b)実際のスイッチング過程における電流及び電圧のオーバーラップフェーズ
に基づくスイッチングトランジスタにおける損失; (c)スイッチオン過程におけるスイッチ固有のキャパシタの放電によるスイッ
チングトランジスタにおける損失 である。
んど制御できないスイッチング損失は、今日では高いスイッチング周波数におい
て、特別な構成素子、例えばショットキーダイオードの使用によって又は例えば
共振変換器のようなクリティカルな転流過程のない回路トポロジの選択によって
低減乃至は完全に回避される。このような損失にはpnダイオードからの電流の
アクティブな転流における例えばリバースリカバリ充電に起因する損失電力も含
まれる。
グトランジスタ及びこのスイッチングトランジスタの制御の特性を介して決定的
に制御可能である。よって、例えば電流/電圧オーバーラップ損失は相応にスイ
ッチング過程自体の持続時間に依存する。
タの例としてMOSFET電力スイッチ1(図1参照)のドレイン電流Id及び
ドレイン・ソース電圧Udsの経過が図示されている。スイッチング時間Tを有
するスイッチング過程は制御ゲート電圧Vgsの降下によって始まり、これによ
って電力スイッチ1の抵抗が上昇する。しかし、誘導性負荷2は電流Idを強制
的にさらに流し続けようとし、この結果、フルの負荷電流Idが他の回路分岐路
、例えばフライホイーリングダイオード3によって引き受けられるまで、この抵
抗によってドレイン・ソース電圧Udsも上昇する。これは次のことを意味する
。すなわち、電圧Udsが電力スイッチ1において上昇する全フェーズの間には
まだこのフルの負荷電流Idは電力スイッチ1を介して流れていることを意味す
る。スイッチ電流と電圧との積による面6(ハッチングされて図示されている)
はこの電力スイッチ1において変換されたスイッチング損失エネルギに相応する
。スイッチング時間Tの低減によってこの面はなるほど小さくはなるが、実際に
はゼロにはならない。
ゲート電荷のために非常に大きな駆動電流を必要し、この結果、スイッチング時
間Tの低減はしばしばコストの理由から制限される。
量Cextを有するコンデンサ4が設けられる。このスイッチング放電のための
MOSFET固有の出力側容量の使用も既に考案されている(B.Carsten:"FET s
election and driving considerations for zero switching loss and low EMI
in HF "Thyristor dual" power converters", Power conversion 1996, Confere
nce Proceedings 5/96, p.91-102 を参照)。
電圧Udsの上昇が遅くなる。同時にこの電力スイッチを形成するMOSFET
のチャネルを介する電流Ich及びコンデンサ4を介する電流を有する2つの電
流路が生じる。この電流Ichは、ドレイン・ソース電圧Udsの上昇を引き起
こすことなく、非常に迅速にスイッチオフされる(「ミラー効果(Miller-effec
t)」がない。図1のゲート・ドレイン容量Cgdを参照)ので、電流Ichと
ドレイン・ソース電圧Udsとのオーバーラップ面、すなわちオフ損失エネルギ
(面6を参照)がほぼ任意に低減される。
る(ゼロ電圧スイッチング、ZVS)回路にだけ適している。なぜなら、その他
の場合にはスイッチオフ過程からスイッチオン過程への損失の移動しか行われな
いからである。すなわち、電圧によるスイッチオンの場合には外部コンデンサ4
ならびに出力側容量に蓄積されたエネルギがこの電力スイッチ1において損失熱
に変換される(図2b及び図2cのハッチングされた面5を参照、この面5は電
圧Udsと電流Ioss+Cextとの積の時間積分に相応する。ただしここで
Ioss=出力電流及びCoss=Cgd+Cds)。しかし、大抵の標準的な
回路は電圧によるスイッチオンを必要とする。この場合、スイッチオフ放電は、
これまでは複雑な、一般的には損失のある電力スイッチ乃至は電力トランジスタ
の回路によってしか実現されなかった。
いない。
るスイッチングトランジスタを有する接続されたパワーパックを提供することで
ある。
よって解決される:スイッチングトランジスタは第1及び第2の主端子を負荷区
間の形成のために有する。負荷はスイッチングトランジスタの負荷区間に直列に
接続されている。このスイッチングトランジスタは第1の伝導型の半導体層を有
する半導体ボディを有し、この半導体層には第2の伝導型のまとまりのある領域
が含まれており、このまとまりのある領域は形成された阻止pn接合部において
この半導体ボディと相互作用して電圧に依存する大きな内部表面を形成し、この
表面は主端子に印加される電圧に依存して変化する。
は、出力側容量は(例えば高圧MOSFETの場合には45Vより下の)小さい
ドレイン・ソース電圧において非常に高い値を有し、この容量はドレイン・ソー
ス電圧の上昇によって小さい値に降下し、このトランジスタに蓄積されたエネル
ギが非常に低い値をとる。
流及び電圧経過及び本発明のスイッチングパワーパック(図2c)における電流
及び電圧経過を示し、 図3は本発明のスイッチングパワーパックにおいて使用できるMOSFETの
断面図を示し、 図4a〜4cは図3のMOSFETに対する可能なレイアウトを示し、 図5は標準的なMOSFET及び本発明のスイッチングトランジスタにおける
ドレイン・ソース電圧Udsとドレイン・ソース容量Cdsとの関係を示す線図
であり、 図6a〜6cは本発明のスイッチングパワーパックに使用可能なMOSFET
の平面図であり、様々な電圧における阻止pn接合部が図示されている。
を有する(コンデンサ4及びフリーホイーリングダイオード3のない)接続され
たパワーパックの基本構造を示し、このMOSFETには例えば誘導性負荷2が
直列に接続されている。
MOSFETは特別に次の特性を有する: (a) 低い駆動電力における高いスイッチング速度のために僅少なゲート電荷
; (b)僅少なオン損失のための出力側容量の僅少なエネルギ内容; (c)スイッチオフの後の電圧上昇の「損失のない」遅延 を有する。
きない。しかし、まさにこれが本発明によって成功する。なぜなら、この本発明
ではスイッチングトランジスタ乃至は電力スイッチ1が、図2cに図示されてい
るように、ドレイン・ソース容量Cdsのきわめて非線形な曲線経過を有するか
らである。小さいドレイン・ソース電圧UdsにおけるCdsの非常に高い値に
よって、MOSFETのチャネルの遮断の後に電圧上昇の所望の遅延が達成され
る。これによって、負荷電流はまず最初にチャネル電流Ichから出力側容量C oss の充電電流になる。電圧上昇の遅延によって、有限の駆動電力、すなわち
スイッチオフ速度でも、ほぼ損失のないスイッチオフが達成される。本発明のス
イッチングトランジスタでは、ドレイン・ソース容量Cdsはドレイン・ソース
電圧Udsの上昇につれて非常に小さい値にまで降下し、この結果、ドレイン・
ソース容量Cdsに蓄積されるエネルギ
まる。このようにして、オフ損失の他に電圧によるスイッチングの際のオン損失
も低減される。共振回路では本発明のスイッチングトランジスタにおける電力ス
イッチのドレイン・ソース容量Cdsにおける僅少なエネルギによって、ZVS
動作に必要な転流エネルギが有利に低減される。
Rds(on)とゲート電荷Qgtotならびにオン抵抗と蓄積されたエネルギ
Edsのとりわけ小さい積を有し、これにより極端に小さいスイッチング損失を
達成する。有利には例えば600V-MOSFETにおいてRon・Eds(4
00V)≦1.6V2μs及びRon・Qgtot(10V)/10V≦2.5n
sである。括弧の表現(400V)等々は印加される電圧を表す。
適応性に有利なスムースなスイッチングエッジをもたらす。図2cに図示されて
いるように、スイッチングエッジは有利には「丸められ」るが、ディスクリート
コンデンサの使用の場合(曲線7)又は高い出力側容量を有する従来のMOSF
ET(曲線8)の場合のように、過度に長くなってはいない。スイッチングエッ
ジの延長は一般に最小限のパルス占有率を制限し、さらにこれによってシステム
において低負荷動作における問題を引き起こす。
現れる。なぜなら、この場合、小さいドレイン・ソース電圧における非常に高い
容量値によって、電圧エッジの下部の「角」も上部の「角」も丸められるからで
ある。
応する。この場合、フィードバックを最小限にするためにCgdはできるだけ小
さいままにされるべきである(「ミラー(Miller)」効果)。
接合部の表面の所期の拡大によって実現される。技術的にはこのような構造は、
例えばp型領域を半導体電力スイッチのn型ドリフト区間に挿入することによっ
て実現できる。この場合、この阻止pn接合部は内部のまとまりのある表面を有
する必要がある。すなわち、全てのp型領域が互いに導電的に接続される必要が
ある。出力側容量の主な部分はこのようなコンフィギュレーションにおいてドレ
イン・ソース容量から由来する。この電力スイッチにおいて蓄積されるエネルギ
をできるだけ小さく保つために、この出力側容量は上記の式1に従って大きな電
圧において非常に小さい値をとらなければならない。
ソース電圧Udsの根に反比例し、さらに1次元的に考察された空間電荷領域の
拡がりの増大を反映する。
の上昇による阻止pn接合部の表面の低減が必要である。ドリフト領域に含まれ
るp型領域の電荷が低い電圧において周囲の半導体材料の正反対の電荷によって
電気的な横断フィールド(elektrische Querfeld)に亘って空乏化されるように
、このドリフト領域に含まれるp型領域がこのp型領域のドーピング及びこのp
型領域の寸法からディメンショニングされる場合、電圧の上昇によってこの表面
の急激な減少が達成される。この場合、このディメンショニングは、このp型領
域の表面に対して垂直なこのp型領域のドーピングに亘る線積分が材料固有の降
伏電荷より下になるように行われなければならない。この場合、正反対の伝導型
の半導体領域の間隔が小さければ小さいほど、この空乏化電圧は小さい。
補償でも機能する。これに対して、過補償の場合にはp型領域を空乏化するため
に付加的な垂直電界が必要である。これによって、ドレイン・ソース容量の急峻
な降下が比較的高い電圧にまで移動する。
の原理も同様に実現される。
ETを示している。
厚さを有するSi半導体層10が存在し、このSi半導体層10にはp+型ソー
ス乃至はドレイン領域11乃至は12が埋め込まれており、このp+型ソース乃
至はドレイン領域11乃至は12はそれぞれ約2μmの注入深度を有する。この
ソース及びドレイン領域11乃至は12の下には4〜40μmの注入深度を有す
るp型領域13乃至は14が形成されており、この結果、p型領域13乃至は1
4はこの半導体基板9から約1〜10μmの間隔で終わっている。上記において
高い方の値は高圧構成素子に当てはまり、低い方の値は低圧構成素子に当てはま
る。
けられている。
方向構造を使用することも可能である。
これらは微細構造化されており、例えばメアンダ状につながりうる細いプレート
(図4a)、正方形又は六角形配置の円柱(図4b)もしくは正方形又は六角形
配置の葉の形状の構成(図4c)から成る。これらの領域は共通の電極を介して
互いに接続されている。
〜6cに平面図で図示されている。
のMOSFETはこの図示では横方向において示されている。12によってドレ
イン領域が示され、11によってソース領域が示されている。ゲート電極15は
破線によって示されている。p型領域13、14はn型半導体層10に含まれて
いる。図6a〜6cには、さらに様々なドレイン・ソース電圧における空間電荷
領域の経過が図示されている。ドレイン・ソース電圧が高くなればなるほど、空
間電荷領域は広く形成される。従って、電圧が増大することによって阻止pn接
合部の表面は減少する。
を有する接続されたパワーパックを可能にする。このMOSFET電力スイッチ
1の出力側容量Cdsはドレイン・ソース電圧Udsに依存して急速に小さい値
に低下し、このMOSFET電力スイッチ1に印加される負荷電流IdがこのM
OSFET電力スイッチ1のチャネル電流から出力側容量Cossの充電電流に
なる。
ングトランジスタ及び20mm2のアクティブなチップ面積(190mΩ)の例
において示している:約40Vの下の小さいドレイン・ソース電圧Udsにおい
てドレイン・ソース容量は従来技術の場合(曲線A参照)よりもはるかに大きい
(曲線B参照)が、高いドレイン・ソース電圧においては本発明のスイッチング
トランジスタのドレイン・ソース容量は明らかに既存のトランジスタの相応の値
より下にある。
過及び本発明のスイッチングパワーパック(図2c)における電流及び電圧経過
を示す。
を示す。
ン・ソース電圧Udsとドレイン・ソース容量Cdsとの関係を示す線図である
。
、様々な電圧における阻止pn接合部が図示されている。
これらは微細構造化されており、例えばメアンダ状につながりうる細いプレート
(図4A)、正方形又は六角形配置の円柱(図4B)もしくは正方形又は六角形
配置の葉の形状の構成(図4C)から成る。これらの領域は共通の電極を介して
互いに接続されている。
6Cに平面図で図示されている。
OSFETはこの図示では横方向において示されている。12によってドレイン
領域が示され、11によってソース領域が示されている。ゲート電極15は破線
によって示されている。n型領域14はp型半導体層10に含まれている。図6
A〜6Cには、さらに様々なドレイン・ソース電圧における空間電荷領域の経過
が図示されている。ドレイン・ソース電圧が高くなればなるほど、空間電荷領域
は広く形成される。従って、電圧が増大することによって阻止pn接合部の表面
は減少する。
Claims (6)
- 【請求項1】 接続されたパワーパックであって、 該パワーパックはスイッチングトランジスタ(1)及び負荷(2)を有し、前
記スイッチングトランジスタ(1)は第1及び第2の主端子を負荷区間の形成の
ために有し、前記負荷(2)は前記スイッチングトランジスタ(1)の前記負荷
区間と直列に接続されている、接続されたパワーパックにおいて、 前記スイッチングトランジスタ(1)は第1の伝導型の半導体層(10)を有
する半導体ボディを有し、前記半導体層(10)には第2の伝導型のまとまりの
ある領域(11,12,13,14)が含まれており、該まとまりのある領域(
11,12,13,14)は形成された阻止pn接合部において前記半導体ボデ
ィと相互作用して電圧に依存する大きな内部表面を形成し、該表面は前記主端子
に印加される電圧に依存して変化する、接続されたパワーパック。 - 【請求項2】 スイッチングトランジスタ(1)においてオン抵抗Ronと
ゲート電荷Qgtotならびにオン抵抗と蓄積されたエネルギEdsの積がそれ
ぞれ Ron・Qgtot(10V)/10V≦2.5ns 及びRon・Eds(400V)≦1.6V2μs によって与えられることを特徴とする、請求項1記載の接続されたパワーパック
。 - 【請求項3】 まとまりのある領域と半導体ボディとの間にある阻止pn接
合部の、電圧が上昇すると減少する表面を特徴とする請求項1又は2記載の接続
されたパワーパック。 - 【請求項4】 スイッチングトランジスタにおいてpn接合部に対して垂直
な線に沿った線積分を介して計算される電荷量は、材料固有の降伏電荷の下にと
どまることを特徴とする、請求項3記載の接続されたパワーパック。 - 【請求項5】 スイッチングトランジスタにおいて、もう1つの伝導型の領
域は垂直構造又は横方向構造で設けられていることを特徴とする、請求項4記載
のスイッチングトランジスタ。 - 【請求項6】 スイッチングトランジスタの負荷区間に対して電荷蓄積器が
パラレルに接続されていることを特徴とする、請求項1〜5のうちの1項記載の
接続されたパワーパック。
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