KR20230170590A - 집적 저항기-트랜지스터-커패시터 스너버 - Google Patents

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KR20230170590A
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mosfet
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자우메 뢰그-기타르트
딘 이. 프롭스트
애쇼크 샬라
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

회로는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와, MOSFET의 소스와 드레인 사이에 결합된 스너버 회로를 포함한다. 스너버 회로는 MOSFET에 병렬로 배치된 트랜지스터를 포함한다. 트랜지스터는 플로팅 게이트를 갖는다. 회로는 트랜지스터와 직렬인 커패시터, 및 커패시터에 병렬 배치된 저항기를 더 포함한다.

Description

집적 저항기-트랜지스터-커패시터 스너버{INTEGRATED RESISTOR-TRANSISTOR-CAPACITOR SNUBBER}
관련 출원
본 출원은 2022년 6월 10일에 출원된 미국 임시 특허 출원 제63/366,198호의 우선권 및 이익을 주장하며, 이는 그 전체 내용이 본원에 원용되어 포함된다.
기술분야
본 설명은 반도체 디바이스들에 관한 것으로, 더 구체적으로는, 스너버 회로로 구현된 금속 산화물 반도체 전계 효과 트랜지스터들과 같은 트랜지스터 디바이스들에 관한 것이다.
전력 트랜지스터들은 소비자 전자장치, 자동차 전자장치, 산업용 전자장치 등에 사용된다. 예를 들어, 전력 트랜지스터는 직류 대 직류(DC 내지 DC) 전력 컨버터(예컨대, 동기식 벅 컨버터)와 같은 전력 변환 회로에 사용되며, 여기서 컨버터의 전력 출력은 하이-사이드(HS) 트랜지스터와 로우-사이드(LS) 트랜지스터 사이의 스위치 노드에 결합된다. HS 및 LS 트랜지스터들(예컨대, 수직 트렌치 금속-산화물 반도체 전계 효과 트랜지스터들(MOSFET)) 및/또는 LS 트랜지스터(Coss)의 출력 커패시턴스와 조합된 전력 컨버터를 구현하는 데 사용되는 인쇄 회로 기판(PCB)에서의 기생 인덕턴스들은 스위치 노드에서 오버슈트 및/또는 링잉을 야기할 수 있다. 그러한 오버슈트 및/또는 링잉은 스위치 노드 상의 전압이 LS MOSFET의 드레인-소스 항복 전압(BVdss)과 같은 LS 트랜지스터의 항복 전압을 초과하게 할 수 있다. BVdss를 초과하면 전력 컨버터의 전력 변환 효율이 저하되거나 트랜지스터가 파손될 수 있다. MOSFET가 차폐 게이트를 포함하는 구현예에서, 낮은 차폐 저항은 차폐 변위 전류와 연관된 손실을 감소시킬 수 있지만, 또한 오버슈트에 대한 기여도를 증가시킬 수 있다.
회로는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와, MOSFET의 소스와 드레인 사이에 결합된 스너버 회로를 포함한다. 스너버 회로는 MOSFET에 병렬로 배치된 트랜지스터를 포함한다. 트랜지스터는 플로팅 게이트를 갖는다. 회로는 트랜지스터와 직렬인 커패시터, 및 커패시터에 병렬 배치된 저항기를 더 포함한다.
반도체 다이는 게이트, 소스, 및 드레인을 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 포함한다. 반도체 다이는 MOSFET의 소스와 드레인 사이에서 MOSFET에 병렬로 배치된 트랜지스터를 포함하는 스너버 회로를 더 포함한다. 트랜지스터는 플로팅 게이트를 갖는다.
방법은 스위칭 요소와 병렬로 스너버 회로를 배치하는 단계를 포함한다. 스너버 회로는 플로팅 게이트를 갖는 스너버 트랜지스터를 포함한다. 본 방법은 반도체 다이 상의 스위칭 요소와 스너버 회로를 통합하는 단계 및 상기 스위칭 요소의 드레인 상의 전압을 상기 스너버 트랜지스터의 상기 플로팅 게이트에 용량 결합하는 단계를 더 포함하는, 방법.
도 1은 저항기-트랜지스터-커패시터(RTC) 스너버 회로를 포함하는 전력 컨버터를 예시하는 블록도이다.
도 2는 도 1의 전력 컨버터에서 구현될 수 있는, 저면(LS) 트랜지스터 및 통합된 RTC 스너버 회로를 예시하는 회로를 예시하는 개략도이다.
도 3은 MOSFET 및 스너버 트랜지스터를 포함하는 반도체 다이의 평면도를 도시한다.
도 4는 예시적인 디바이스의 일부분을 단면도로 도시한다.
도 5 내지 도 7은 RTC 스너버와 통합된 MOSFET의 개략 회로도이다.
도 8은 예시적인 컨버터 회로에서의 전압 서지의 스너빙(snubbing)과, 그리고 전압 서지의 댐프닝(dampening)을 개략적으로 나타낸 그래프이다.
도 9는 스위칭 회로에서 전압 서지를 스너빙하기 위한 예시적인 방법을 도시한다.
다양한 도면들에서 유사한 도면부호는 비슷한 및/또는 유사한 구성요소를 나타낸다.
본 발명은 직류 내지 직류(DC-DC) 전력 컨버터와 같은 전력 컨버터에서 구현될 수 있는 회로들 및 디바이스들, 예컨대 반도체 디바이스들에 관한 것이다. 본 명세서에 기술된 회로들 및 디바이스들은, 이전의 접근법들과 비교하여, 스위치 노드에서 (예컨대, 연관된 전력 컨버터에서) 오버슈트 및/또는 링잉을 감소시키면서 또한 전력 변환 효율 손실들을 감소시킬 수 있다. 예를 들어, 본 명세서에 기술된 회로들 및 디바이스들은, 전력 컨버터 내의 스위칭 회로의 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)와 같은 트랜지스터와 통합될 수 있는 저항기-트랜지스터-커패시터(RTC) 스너버 회로를 포함하거나 이를 구현하는 데 사용될 수 있다.
본원에 설명된 구현예들은 예를 들어 주어진 구현에 대해 LS 트랜지스터의 BVdss를 증가시킴으로써 전력 효율 손실 및/또는 잠재적인 트랜지스터 손상의 감소를 방지하기 위해 사용되는 접근법에 비해 이점을 갖는다. BVdss를 높이면 드레인-소스 온 상태 저항(Rdson)과 같은 LS 트랜지스터의 온 상태 저항도 증가하여 저항 손실이 높아지고 전력 변환 효율이 감소한다.
본 명세서에 기술된 구현예들은 오버슈트를 감소시키고/시키거나 추가적인 커패시터들 및/또는 저항기들을 연관된 전력 컨버터의 스위치 노드에 결합시킴으로써 링잉을 감소시키기 위한 접근법들에 비해 이점들을 갖는다. 스위치 노드 상의 전압에 대응하여 그러한 추가 커패시터들을 충전 및 배출하는 것은 전력 변환 효율 손실들에 기여한다. 추가적으로, 그러한 여분의 커패시터들은 PCB 공간을 취하고 (예컨대, 생산 비용을 증가시키고), 회로에 더 많은 기생 인덕턴스를 추가하며, 이는 오버슈트 및/또는 링잉을 감소시키는 데 역효과를 초래할 수 있다.
RTC 스너버 회로의 구성요소들은 예를 들어 프리픽스 스너버에 의해 본 명세서에서 표시될 수 있고, RTC 회로에서의 트랜지스터는 본 명세서에서 스너버 트랜지스터로 지칭되고, RTC 회로에서의 커패시터는 본 명세서에서 스너버 커패시터로 지칭되고, RTC 회로 내의 저항기는 본 명세서에서 스너버 저항기로 지칭된다. RTC 스너버 회로는 스너버 트랜지스터에 직렬로 연결된 스너버 커패시터, 및 커패시터에 병렬로 연결된 스너버 저항기(예컨대, 블리딩 저항기)를 포함할 수 있다. 예시적인 구현예에서, 적어도 RTC 스너버 회로의 스너버 트랜지스터는 전력 컨버터에서 스위칭 트랜지스터(예컨대, 로우-사이드 (LS) 트랜지스터 또는 하이-사이드 (HS) 트랜지스터)를 형성하는 MOSFET(LS 트랜지스터, HS 트랜지스터, 또는 다른 트랜지스터)와 통합될 수 있다(즉, 동일한 반도체 다이에 형성될 수 있다). 일부 예시적인 구현예들에서, 스너버 커패시터 및 스너버 저항기는 또한 스너버 트랜지스터와 동일한 반도체 다이 상에 통합될 수 있다. 일부 예시적인 구현예들에서, 스너버 커패시터 및 또는 스너버 저항기는 스위칭 트랜지스터와 동일한 반도체 다이 상에 통합되지 않을 수 있지만, 예를 들어, 전력 컨버터 내의 스위칭 트랜지스터에 부착된 별개의 디바이스 회로(예컨대, 금속-절연체-금속 (MIM) 디바이스 회로)에서 형성될 수 있다.
예시적인 구현예에서, RTC 스너버 회로는 전력 컨버터에서 스위칭 트랜지스터(예컨대, 로우-사이드 (LS) 트랜지스터 또는 하이-사이드 (HS) 트랜지스터)를 형성하는 MOSFET(LS 트랜지스터, HS 트랜지스터, 또는 다른 트랜지스터)에 병렬로 연결될 수 있다. 예시적인 구현예들에서, 스너버 트랜지스터는 자체적으로 플로팅 게이트를 갖는 MOSFET일 수 있다(즉, 드라이버가 게이트에 연결되지 않음). 예시적인 구현예들에서, 스너버 트랜지스터는 자체적으로 플로팅 게이트(즉, 드라이버가 게이트에 연결되지 않음)를 갖는 전계 효과 트랜지스터(FET 또는 MOSFET)일 수 있다. 예시적인 구현예들에서, 스너버 트랜지스터의 플로팅 게이트는 전력 컨버터에서 스위칭 트랜지스터(예컨대, 로우-사이드 (LS) 트랜지스터 또는 하이-사이드 (HS) 트랜지스터)를 형성하는 MOSFET(LS 트랜지스터, HS 트랜지스터, 또는 다른 트랜지스터)의 드레인에 (예컨대, 반도체 다이의 재료에 의해) 용량 결합될 수 있다. 전력 컨버터 내의 스위치 노드 전압(예컨대, MOSFET (LS 트랜지스터)의 드레인 상의 전압)은 플로팅 게이트에 용량 결합될 수 있고, 플로팅 게이트 상에 나타나는 더 작은 전압 a(결합된 게이트 전압)을 초래할 수 있다. 이러한 결합된 게이트 전압(즉, 게이트-소스 전압 Vgs)이 최소 Vgs(즉, 스너버 트랜지스터의 임계 전압 Vth)를 초과할 때, 트랜지스터는 트랜지스터의 드레인과 소스 사이의 채널을 통해 전도하기 시작할 수 있다.
본 명세서에 설명된 접근법들에서, 전력 컨버터 내의 스위치 노드 전압(예컨대, MOSFET(LS 트랜지스터, 또는 HS 트랜지스터)의 드레인 상의 전압)이 스너버 트랜지스터의 최소 Vgs(즉, 임계 전압 Vth)를 초과하는 스너버 트랜지스터의 플로팅 게이트 상의 결합된 게이트 전압을 초래할 때 RTC 스너버의 커패시터가 충전하도록 RTC 스너버가 작동하도록 구성될 수 있다. 결합된 게이트 전압은 스너버 트랜지스터 상의 트랜지스터 임계 전압 회전보다 크게 되어 트랜지스터 채널을 통해 스너버 커패시터에 전류(전하)를 공급한다. 전력 컨버터 내의 스위치 노드 전압(예컨대, MOSFET (LS 트랜지스터 또는 HS 트랜지스터)의 드레인 상의 전압)이 낮아지는(떨어지는) 경우, 스너버 커패시터는 (스너버 저항기를 통해) 방전하여 스너버 트랜지스터의 게이트-소스 임계 전압 아래에 있는 결합된 게이트 전압을 초래한다. 결합된 게이트 전압(게이트-소스 전압)이 스너버 트랜지스터 임계 전압(Vth) 아래에 있을 때, 스너버 트랜지스터는 턴오프되고 스너버 커패시터에 전류(전하)를 공급하는 것을 중지한다. 이러한 접근 방식에서 스너버 트랜지스터 임계 전압은 설계상 LS 트랜지스터 또는 HS 트랜지스터의 항복 전압에 해당하는 용량 결합 전압보다 (플로팅 게이트에서) 작을 수 있다(예를 들어, LS MOSFET의 드레인-소스 항복 전압(BVdss)).
예를 들어, 예시적인 구현예들에서, RTC 스너버 회로는, 스위치 노드 전압이 스너버 트랜지스터의 임계 전압을 초과하는 플로팅 게이트-소스 전압을 초래할 때 오버슈트 및/또는 링잉을 방지하기 위해 스위치 노드 상에서 전압 및/또는 전류를 스너빙하고 (예를 들어, 스너버 커패시터 충전에 의해), 스위치 노드 전압이 스너버 트랜지스터의 임계 전압 미만의 플로팅 게이트-소스 전압을 초래할 때 스너버 커패시터의 충전을 방전 및/또는 방지하도록 구성될 수 있다. 그러한 구현예들에서, 스위치 노드 전압이 스너버 트랜지스터의 임계 전압 미만의 용량 결합 게이트 전압에 대응할 때, 스너버 저항기는 커패시터의 충전을 감소시키거나 방지하기 위해 그리고/또는 커패시터를 방전하기 위해 누설 전류를 전도할 수 있다. 또한, RTC 스너버 회로의 커패시터 상에 저장된 전하는 커패시터의 저장된 전압과 스위치 노드의 전압 사이의 전압 차이가 스너버 트랜지스터의 전방 (턴-온) 전압을 초과할 때 스위치 노드로 다시 전달될 수 있다.
본원에 설명된 접근법에서 스위치 노드 전압이 스너버 트랜지스터 임계값 Vth보다 높은 스너버 트랜지스터의 플로팅 게이트 상의 용량 결합 전압에 대응할 때, RTC 스너버 회로가 활성화된다(스위치 노드에서 전압 및/또는 전류 스너빙). 따라서, 순환 스위치 노드 전압에 대응하여 연속적인 커패시터 충전 및 방전과 연관된 효율 손실들이 감소될 수 있다.
도 1은 일 구현예에 따른 전력 컨버터 회로(100)를 예시하는 블록도이다. 전력 컨버터 회로(100)는 예로서 그리고 설명의 목적으로 도시된다. 일부 구현예들에서, 전력 컨버터 회로(100)는 제어 회로 및/또는 수동 회로 요소들과 같은, 구체적으로 도시되지 않은 다른 요소들을 포함할 수 있다.
이 예에서, 전력 컨버터 회로(100)는 하이-사이드(HS) 트랜지스터(110), LS 트랜지스터(120), RTC 스너버 회로(130), 및 출력 회로(140)를 포함한다. 일부 구현예들에서, HS 트랜지스터(110) 및 LS 트랜지스터(120)는 대응하는 반도체 디바이스, 반도체 디바이스들에 구현된 수직 전력 MOSFET들과 같은 각자의 전력 MOSFET들을 사용하여 구현될 수 있다. 예를 들어, 그러한 수직 전력 MOSFET들은 반도체 기판(반도체 영역)에서 구현될 수 있다. 단자(112)는 HS 트랜지스터(110)를 제어하기 위해 (예컨대, 전력 컨버터 제어 회로로부터) 신호를 수신하도록 구성될 수 있다. 예를 들어, 단자(112)는 HS 전력 MOSFET의 게이트 단자(예컨대, 유전체 층 상에 배치된 전도성 전극)일 수 있다. 마찬가지로, 단자(122)는 LS 트랜지스터(120)를 제어하기 위해 (예컨대, 전력 컨버터 제어 회로로부터) 신호를 수신하도록 구성될 수 있다. 예를 들어, 단자(122)는 LS 전력 MOSFET의 게이트 단자일 수 있다. 도 1의 RTC 스너버 회로(130)는 LS 트랜지스터(120)와 연관된 것으로 도시되어 있지만, 일부 구현예에서, 그러한 RTC 스너버 회로는 또한 HS 트랜지스터(110)와 연관될 수 있다.
도 1에 도시된 바와 같이, HS 트랜지스터(110) 및 LS 트랜지스터(120)는 전력 컨버터 회로(100)의 스위치 노드(124)에 결합된다. 예를 들어, 전력 MOSFET들을 포함하는 전력 컨버터 회로(100)의 구현예들에서, HS 트랜지스터(110)의 소스 및 LS 트랜지스터(120)의 드레인은 스위치 노드(124)에 의해 결합될 수 있다. 또한, 도 1의 예에서, RTC 스너버 회로(130) 및 출력 회로(140)는 스위치 노드(124)에 결합된다. 일부 구현예들에서, RTC 스너버 회로(130)는 본 명세서에 설명된 회로들 및/또는 디바이스들을 사용하여 구현될 수 있다. 출력 회로(140)는 전력 컨버터의 출력 전압을 조절하도록 구성된 회로일 수 있고, 출력 전압은 단자(142) 상의 대응하는 회로 부하에 제공될 수 있다. 일부 구현예들에서, 출력 회로(140)는 인덕터-커패시터(LC) 회로일 수 있다.
도 2는, 예를 들어, 전력 컨버터 회로(100)(도 1)의 LS 트랜지스터(120) 및 RTC 스너버 회로(130)를 구현하기 위해 각각 사용될 수 있는 RTC 스너버 회로(230)와 통합된 LS MOSFET(220)를 포함하는 전력 컨버터 회로(200)를 예시하는 개략도이다. 예시적인 구현예들에서, LS 트랜지스터(120)는 반도체 다이(도 3) 내의 트렌치들에 제조된 수직 트렌치 차폐 게이트 MOSFET 디바이스일 수 있다.
도 2에 예시된 바와 같이, LS MOSFET(220)는 게이트(G)(예컨대, 게이트 노드(222))(게이트 단자, 게이트 연결 등), 드레인(D)(예컨대, 드레인 노드(224))(드레인 단자, 드레인 연결 등), 및 소스(S)(예컨대, 소스 노드(226))(소스 단자, 소스 연결 등)를 포함한다. 일부 구현예들에서, LS MOSFET(220)는 반도체 영역 및/또는 반도체 기판(이하 "반도체 영역")에 구현된 수직 전력 MOSFET일 수 있고, 여기서 드레인 노드(224)는 반도체 영역(예컨대, 후면 드레인)에 포함되는 반면, 게이트 노드(222) 및 소스 노드(226)에 대한 연결들은 예를 들어, 반도체 영역의 전면(상부 면) 상에 금속화(미도시)를 통해 제공된다. 이 예에서, 드레인 노드(224)는 연관된 전력 컨버터의 스위치 노드(예컨대, 전력 컨버터 회로(100)(도 1)의 스위치 노드(124))와 결합될 수 있고, 소스 노드(226)는 전기 접지(GND1)와 결합될 수 있다.
도 2에 도시된 바와 같이, RTC 스너버 회로(230)는 스너버 저항기(232), 스너버 트랜지스터(234), 및 스너버 커패시터(236)를 포함한다. RTC 스너버 회로(230)에서, 스너버 트랜지스터(234)는 소스(SS)가 드레인 노드(233)에 결합되는 반면, 스너버 트랜지스터(234)의 드레인(DS)은 노드(235)에 결합된다. 스너버 트랜지스터(234)는 회로 노드에 직접 결합되지 않지만 (예컨대, LS MOSFET(220) 및 스너버 트랜지스터(234)가 제조되는 반도체 다이의 재료에 의해) LS MOSFET(220)의 드레인(D)(드레인 노드(224))에 용량 결합될 수 있는 플로팅 게이트(FG)(예컨대, 스너버 게이트(238))를 포함할 수 있다. 도 2에서, 스너버 트랜지스터(234)의 플로팅 게이트(FG)(스너버 게이트(238))와 LS MOSFET(220) 사이의 용량성 결합은 드레인 노드(224)와 플로팅 게이트(238) 사이에 연결된 커패시터(239)에 의해 기호로 표현된다.
또한, RTC 스너버 회로(230)에서, 스너버 커패시터(236)의 제1 단자는 소스 노드(233)(스너버 트랜지스터(234)의 소스(SS))에 결합되는 반면, 스너버 커패시터(236)의 제2 단자는 노드(237)에 결합된다. 스너버 커패시터(236)는 도 2에서 단일 커패시터로서 도시되어 있지만, 일부 구현예들에서, 커패시터(236)는 집중된 커패시턴스를 나타낼 수 있는데, 예를 들어 여기서 커패시터(236)는 병렬로 그리고 또는 직렬로 서로 결합된 다수의 커패시터들을 사용하여 구현된다(도 7 등). RTC 스너버 회로(230)의 스너버 저항기(232)는 노드(233)(스너버 트랜지스터(234)의 소스(SS))와 노드(237)(스너버 커패시터(236)의 제2 단자) 사이에 스너버 커패시터(236)에 병렬로 결합되어 있는데, 이는 도 2에 더 도시된 바와 같이, RTC 스너버 회로(230)는, 드레인 노드(235)를 LS MOSFET(220)의 드레인 노드(224)(예컨대, 전력 컨버터의 스위치 노드로)와 결합시키는 것, 및 노드(237)를 LS MOSFET(220)의 소스(S)(예컨대, 전기 접지로)와 결합시키는 것에 의해 LS MOSFET(220)와 통합될 수 있다.
전술한 바와 같이, 예시적인 구현예들에서, LS MOSFET(220) 및 스너버 트랜지스터(234)는 동일한 반도체 다이 내에 차폐 게이트 수직 트렌치 MOSFET들로서 제조될 수 있다. 도 3은 예를 들어 LS MOSFET(220) 및 스너버 트랜지스터(234)가 형성되는 반도체 다이(300)(예컨대, 반도체 기판)의 평면도를 도시한다.
반도체 다이(300)에서, LS MOSFET(220)은 반도체 다이(300)의 상부 표면 상의 활성 영역(310)에 형성될 수 있고, 스너버 트랜지스터(234)는 반도체 다이(300)(예컨대, 반도체 기판)의 상부 표면(TS) 상의 활성 영역(320)에 형성될 수 있다. 일부 예시적인 구현예들에서, RTC 스너버 회로(130)(예컨대, 스너버 커패시터(236) 및 스너버 저항기(232))의 다른 요소들이 또한 반도체 다이 내에 통합(즉, 제조)될 수 있다. 도 3은 예를 들어 반도체 다이의 영역들(236A, 232A)에서 제조될 수 있는 스너버 커패시터(236) 및 스너버 저항기(232)를 개략적으로 도시한다. 스너버 커패시터(236)는 예를 들어, 유전체 층(예컨대, 산화물)을 2개의 전도성 플레이트들 사이에 배치함으로써 형성될 수 있다. 스너버 저항기(232)는 예를 들어, 2개의 전도성 단자들 사이에 저항 요소를 배치함으로써 형성될 수 있다.
예시적인 구현예에서, 스너버 트랜지스터(234)가 제조되는 활성 영역(320)은 LS MOSFET(220)이 제조되는 활성 영역(310)의 영역의 15 퍼센트 미만(예컨대, 10%)인 영역을 가질 수 있다. 예시적인 구현예들에서, LS MOSFET(220)이 제조되는 활성 영역(310)은 0.2 mm2 내지 1.0 mm2(예컨대, 0.5 mm2)의 범위일 수 있다. 예시적인 구현예들에서, 반도체 다이 내에 제조된(통합된) 스너버 커패시터(236)는 수 나노 패럿(예컨대, 3 nF 미만) (예컨대, 1.2 nF) 미만인 값을 가질 수 있다.
예시적인 구현예들에서, MOSFET는 반도체 다이의 제1 활성 영역에서 제조되고, 트랜지스터는 반도체 다이의 제2 활성 영역에서 제조되고, 제2 활성 영역은 제1 활성 영역의 15 퍼센트 미만인 영역을 갖는다.
예시적인 구현예들에서, LS MOSFET(220)는 약 8 내지 20 볼트(예컨대, 12 볼트) 범위의 항복 전압 BVdss를 가질 수 있고, 2 A 내지 40 A(예컨대, 15A)의 범위에서 현재 부하(Iload)에 대해 구성될 수 있다.
설명의 편의를 위해, 개시된 트렌치 MOSFET 디바이스들의 특징부들(예컨대, 트렌치들(101), 메사들(102), 트렌치들(103), 메사들(104) 등)의 상대 배향들 또는 좌표들은 예를 들어 도 3의 페이지 상에 도시된 x 축 및 y 축을 참조하여 본 명세서에서 설명될 수 있다. 페이지(예컨대, z 축)의 x-y 평면에 수직인 방향은 수직 방향 또는 축으로 지칭될 수 있다. z 방향은 반도체 기판의 깊이로 아래 방향일 수 있고, 예를 들어 반도체 기판 내에 제조된 MOSFET 디바이스 내의 트렌치의 깊이의 방향으로 정렬될 수 있다. 또한, 시각적 명료성을 위해, 트렌치들/디바이스 셀들의 어레이들의 제한된 수의 트렌치들/디바이스 셀들(예컨대, 3 내지 5개의 트렌치들/디바이스 셀들)이 도 3에 도시된다. 앞서 언급된 바와 같이, 실제 MOSFET 디바이스는, 예를 들어 도 3의 예시적인 평면도에 도시된 제한된 어레이 구조체들을 (예컨대, x 방향으로) 반복함으로써 획득될 수 있는 수백 또는 수천 개의 트렌치들/디바이스 셀들의 어레이들을 포함할 수 있다.
반도체 다이(300)는, 도 3에 도시된 바와 같이, 서로(예컨대, y 방향으로) 병렬(예컨대, 실질적으로 병렬) 실행되는 디바이스의 다수의 활성 트렌치들(즉, 종방향 트렌치들(101, 103))을 포함한다. 예를 들어, 메사들(102)은 종방향 트렌치들(101)의 쌍들 사이에 형성될 수 있고, 메사들(104)은 종방향 트렌치들(103)의 쌍들 사이에 형성될 수 있다. 트렌치들(101) 및 트렌치들(103)은 (예를 들어, y 방향으로 실행되는) 선형 트렌치들일 수 있고, 메사들(102) 및 메사들(104)은 (예를 들어, y 방향으로 또한 실행되는) 선형 메사들일 수 있다. 트렌치들(101) 및 메사(102)는 각각 균일한 폭(Wt, Wm) (예컨대, x 방향으로 수평 폭)을 가질 수 있다. 트렌치들(103) 및 메사들(104)은 각각 균일한 폭(W1t, W1m) (예컨대, x 방향으로 수평 폭)을 가질 수 있다. 활성 영역(310)에서의 트렌치들 및 메사들의 폭(Wt, Wm)은 활성 영역(320)에서의 트렌치들 및 메사들의 폭(W1t, W1m)과 동일하거나 상이할 수 있다.
LS MOSFET(220) 및 스너버 트랜지스터(234)의 디바이스 요소들(예컨대, 소스 및 바디 영역들(미도시))은 메사들(102, 104)에 형성되고, 예를 들어 소스 접촉 영역들에서 소스 금속(도시되지 않음)에 의해 접촉될 수 있다. 디바이스 요소들(예컨대, 소스 및 바디 영역들)은, 예를 들어, p-타입 반도체 기판 내의 n-타입 소스 및 드레인(NSD) 임플란트들에 의해 형성될 수 있다.
활성 영역(310) 내의 단지 몇 개의 트렌치들(101) 및 메사들(102)(예를 들어, 5개의 트렌치들 및 4개의 메사들) 및 활성 영역(320)에 단지 몇 개의 트렌치들(103) 및 메사들(104)(예를 들어, 2개의 트렌치들 및 2개의 메사들)이 도 3에 도시되어 있지만, 실제 MOSFET 디바이스는 수백 또는 수천 개의 트렌치들/디바이스 셀들의 어레이들을 포함할 수 있으며, 이는 예를 들어, 도면들에 도시된 트렌치 및 메사 구조체들 또는 패턴들을 (x 방향으로) 반복함으로써 획득될 수 있는 수백 또는 수천 개의 트렌치들/디바이스 셀들의 어레이들을 포함할 수 있다는 것에 유의한다.
MOSFET 디바이스(예컨대, LS MOSFET(220), 스너버 트랜지스터(234))에서, 게이트 전극은 인가된 게이트 전압에 응답하여 디바이스의 턴-온 및 턴-오프 제어를 제공한다. 예를 들어, N-타입 증가형(enhancement) 모드 MOSFET에서, 전도성 N-타입 반전 층(즉, 채널 영역)이 p-타입 바디(body) 영역에 형성되어 있는 경우, 고유 임계 전압을 초과하는 양의 게이트 전압에 응답하여 턴-온이 발생한다. 반전 층은 N-타입 소스 영역을 N-타입 드레인 영역에 연결하고, 이러한 영역들 사이의 다수 캐리어(carrier) 전도를 허용한다.
트렌치 MOSFET 디바이스(예를 들어, LS MOSFET(220), 스너버 트랜지스터(234))에서, 게이트 전극은 트렌치에 형성되며(예를 들어, 활성 영역(310)의 트렌치(101)에 있는 LS MOSFET(220)에 대해, 활성 영역(320)의 트렌치(103)에 있는 스너버 트랜지스터(234)에 대해), 이는 실리콘과 같은 반도체 재료(반도체 영역이라고도 할 수 있음)의 주 표면으로부터 아래로(예를 들어, 수직으로 아래로) 연장된다. 또한, 차폐 전극(또는 차폐 플레이트)은 트렌치 내의 게이트 전극 아래에 형성될 수 있다(그리고 전극-전극 또는 폴리 유전체-폴리 유전체를 통해 절연된다). 트렌치 MOSFET 디바이스에서의 전류 흐름은 (예를 들어, N 도핑된 드리프트 영역에서) 주로 수직이고, 그 결과, 디바이스 셀들은 더 조밀하게 패킹될 수 있다. 디바이스 셀은, 예를 들어, 게이트 전극 및 차폐 전극을 구비하는 트렌치와 디바이스의 드레인, 소스, 바디, 및 채널 영역을 구비하는 인접한 메사를 포함할 수 있다.
여러 디바이스 셀들을 함께 패킹하는 것은 현재 운반 능력을 증가시키고 디바이스의 온-저항을 감소시킨다. 예시적인 트렌치 MOSFET 디바이스는 수백 또는 수천 개의 디바이스 셀(각 디바이스 셀은 트렌치 및 인접한 메사를 포함함)의 어레이를 포함할 수 있다. 디바이스 셀은 본원에서 트렌치-메사 셀로 지칭될 수 있는데, 그 이유는 각각의 디바이스 셀이 트렌치 및 메사(또는 2개의 절반 메사) 구조체들을 기하학적으로 포함하기 때문이다. 차폐 및 게이트 전극들은 메사(예를 들어, 메사(102))를 따라 이어지는 (예를 들어, 메사를 따라 정렬된) 선형 트렌치(예를 들어, 트렌치(101))의 내부에 형성될 수 있다. 실드 및 게이트 전극들은 폴리실리콘(예컨대, "n+ 실드 폴리 실리콘" 및 "n+ 게이트 폴리 실리콘")으로 제조될 수 있고 유전체 층(예컨대, 폴리-폴리 유전체(IPD) 층)에 의해 서로 분리된다. IPD 층은, 예를 들어, 산화물 층일 수 있다. 차폐 및 게이트 전극들은 또한 유전체 층들(예를 들어, 차폐 유전체 및 게이트 유전체 층들)에 의해 메사 내의 실리콘으로부터 분리된다.
모든 셀의 적절한 전기 접촉을 보장하기 위해, 반도체 다이 표면 상에 제조된 트렌치 MOSFET들에 대해 "평면 스트라이프(stripe)" 구조가 종종 사용된다. 평면 스트라이프 구조에서, 트렌치(예를 들어, 선형 트렌치) 내의 게이트 전극("게이트") 및 차폐 전극("차폐 플레이트")은 종방향 스트라이프로 트렌치의 길이를 따라 이어지도록(예를 들어, 트렌치의 길이를 따라 정렬되도록) 배치된다. 게이트 전극 및 차폐 전극을 포함하는 트렌치들은 활성 트렌치들로 지칭될 수 있다. 게이트 전극(예를 들어, 게이트 폴리로 제조됨)은 차폐 전극(예를 들어, 차폐 폴리로 제조됨)의 상단 상에(또는 차폐 전극 위에) 활성 트렌치의 길이를 따라 배치된다. 활성 트렌치 내의 게이트 폴리는 게이트 러너(runner)(예를 들어, 게이트 금속)에 의해 스트라이프 단부에서 노출되고 접촉되며, 트렌치 내의 차폐 전극(차폐 폴리)은 소스 금속에 의한 접촉을 위해 활성 트렌치의 길이를 따른 위치에서 (마스킹 단계를 사용하여) 표면에 노출되고 그 표면으로 올려질 수 있다. 도 3에서, 활성 영역(310)에 형성된 LS MOSFET(220)에 대한 게이트 접점들, 소스 접점들, 및 차폐 접점들은 게이트 접촉 영역(312), 소스 접촉 영역(314), 및 반도체 다이(300)의 표면 상의 차폐 접촉 영역(316)에 의해 개략적으로 표현된다. 또한 도 3에서, 활성 영역(320)에 형성된 스너버 트랜지스터(234)에 대한 게이트 접점들, 소스 접점들, 및 차폐 접점들은 게이트 접촉 영역(322), 소스 접촉 영역(324), 및 반도체 다이(300)의 표면 상의 차폐 접촉 영역(326)에 의해 개략적으로 표현된다. 반도체 다이(300)의 후방 표면 상에 형성될 수 있는 디바이스들(LS MOSFET(220), 스너버 트랜지스터(234))에 대한 드레인 접점들은 도 3에 도시된 반도체 다이(300)의 평면도에는 보이지 않는다.
도 4는 예를 들어 활성 영역(310)의 3개의 트렌치들(101)(도 3의 선 B-B를 따라 취해짐)에 걸쳐 Z-Y 평면 내의 예시적인 디바이스(400)(예컨대, LS MOSFET(220), 또는 스너버 트랜지스터(234))의 일부분을 단면도로 도시한다. 도 4에 도시된 바와 같이, 디바이스(400)에서, 트렌치(101)는 게이트 전극(G)(예컨대, 게이트(101G)), 및 차폐 전극(SH)(예컨대, 차폐 플레이트(101SH))을 포함할 수 있다. 트렌치(101)는 게이트 전극(G)(게이트(101G)) 및 차폐 전극(SH)(예컨대, 차폐 플레이트(101SH))을 둘러싸는 절연 재료(101a)로 충전될 수 있다. 또한, 디바이스(400)의 예를 들어 활성 영역(310)에서 메사들(102)(트랜치들(101)의 쌍들 사이에 형성됨)은 N 드리프트 영역(401a), P 바디 영역(401b) 및 소스 영역(401c)과 같은 MOSFET 디바이스 영역을 포함할 수 있다. 메사(102)는 소스 접촉 층(150)과 전기 접촉하는 디바이스(400)의 노출된 소스 접촉 영역들 또는 요소들(401s)을 포함할 수 있다. 도 4에 도시된 바와 같이, 트렌치(101)는 폭(W1t)을 가질 수 있고, 메사(102)는 폭(W1m)을 가질 수 있다.
예시적인 구현예들에서, 반도체 다이(300)는 LS MOSFET(220)과 통합된 RTC 스너버 회로(230)를 갖는 전력 컨버터(예컨대, 전력 컨버터 회로(100), 도 1, 및 전력 컨버터 회로(200), 도 2)에 포함될 수 있다.
전술한 바와 같이, 스너버 회로는 대부분 반도체 다이 상의 LS MOSFET 디바이스와 통합되는 것으로 기술된다. 예시적인 구현예들에서, 스너버 회로는 동일한 반도체 다이 상의 전력 스위칭 회로(예컨대, 전력 컨버터 회로(100), 도 1) 내의 LS MOSFET 디바이스 및 HS MOSFET 디바이스 둘 모두에 대해, 반도체 다이 상의 HS MOSFET 디바이스와 통합될 수 있다.
도 5 내지 도 7은 전력 컨버터 회로들에 활용될 수 있는 통합된 RTC 스너버(예컨대, MOSFET-RTC 스너버 회로들(500, 600, 700))를 갖는 전력 트랜지스터(MOSFET)들의 개략 회로도들이다. MOSFET-RTC 스너버 회로들(500, 600 및 700)은 반도체 다이(300) 상에 스너버 트랜지스터(234)와 통합된 전력 트랜지스터(예컨대, LS MOSFET(220))로 구현될 수 있다. 도 5 내지 도 7에서, 디바이스들(예컨대, LS MOSFET(220) 및 스너버 트랜지스터(234))은 각자의 디바이스들의 디바이스 셀의 절반의 단면도로 도식적으로 표현된다. 도 5 내지 도 7에 대한 z 축 방향은 도 4에 대한 z 축 방향의 반대임에 유의할 것이다. 따라서, 도 5 내지 도 7에 도시된 LS MOSFET(220) 및 스너버 트랜지스터(234)의 단면도들은 도 5 내지 도 7의 페이지의 상부를 향해 드레인 측으로 나타난다.
도 5는 LS MOSFET 트랜지스터(예컨대, LS MOSFET(220))와 통합된 RTC 스너버 회로(예컨대, RTC 스너버 회로(230), 도 2)를 포함하는 예시적인 MOSFET-RTC 스너버 회로(500)를 도시한다. MOSFET-RTC 스너버 회로(500)는 LS MOSFET(220)이 활성 영역(310)에 형성되고 스너버 트랜지스터(234)가 활성 영역(320)에 형성되는 반도체 다이(300)에 기초할 수 있다(도 3). MOSFET-RTC 스너버 회로(500)에서, LS MOSFET(220)는 전력 디바이스(예컨대, n형 차폐 게이트 수직 MOSFET)일 수 있다. 차폐 게이트(플레이트) SH는 LS MOSFET(220)의 소스(S)에 연결될 수 있다. LS MOSFET(220)의 소스(S)는 컨버터 회로의 소스 노드(226, 237)에 연결될 수 있다. LS MOSFET(220)의 게이트(G)는 드라이버 회로(예컨대, 스위칭 신호)(도시되지 않음)에 연결될 수 있다.
LS MOSFET(220)의 드레인(D) 및 스너버 트랜지스터(234)의 드레인(DS)은 컨버터 회로 내의 스위치 노드(예컨대, 드레인 노드(224, 235))에 결합될 수 있다. 스너버 트랜지스터(234)의 게이트(예컨대, 게이트(FG, 238)), 및 차폐 전극(예컨대, 플레이트 FSH)은 플로팅할 수 있다(즉, 전기적으로 플로팅할 수 있다). 스너버 트랜지스터(234)의 플로팅 게이트(예컨대, 게이트(FG, 238)) 및 플로팅 차폐 플레이트 또는 전극(예컨대, 차폐 플레이트(FSH))은 (예컨대, 도 2의 커패시터(239)에 의해) LS MOSFET(220)의 드레인(D)에 단지 용량 결합될 수 있다. 스너버 트랜지스터(234)의 소스(SS)는 스너버 커패시터(236) 및 스너버 저항기(232)의 병렬 조합을 통해 컨버터 회로의 소스 노드(226, 237)에 연결될 수 있다.
예시적인 구현예들에서, LS MOSFET(220)는 약 8 내지 20 볼트(예컨대, 10 볼트) 범위의 항복 전압 BVdss를 가질 수 있고, 2 A 내지 40 A(예컨대, 15A)의 범위에서 현재 부하(Iload)에 대해 구성될 수 있다. 스너버 커패시터(236)는 1 nF 내지 5 nF(예컨대, 1.2 nF)의 범위의 값을 가질 수 있다.
LS MOSFET(220)의 드레인(D)에서의 전압의 서지에 응답하여, 플로팅 게이트(예컨대, 게이트(FG, 238))에서의 용량 결합 전압이 MOSFET 턴오프 동안 드레인 전위에 의해 당겨질 수 있다.
플로팅 게이트에서 이러한 용량 결합 전압이 스너버 트랜지스터의 게이트-소스 임계 전압 Vth를 초과할 때, 스너버 트랜지스터는 트랜지스터 채널을 통해 전류를 전도하여 스너버 커패시터(236)를 충전하고 LS MOSFET(220)의 드레인(D)에서의 전압의 오버슈트를 감소시킬 수 있다. 스너버 커패시터(236)와 병렬인 스너버 저항기(232)는 저전압 Vcap에서 커패시터를 꼼짝 못하게 하기 위해 다이오드 누설 전류를 블리드 오프할 수 있다(그렇지 않으면, 커패시터는 드레인 전위로 충전될 것임). 예시적인 구현예들에서, 스너버 커패시터(236)는 하부 전압에 대해 충전할 수 있다: Vcap = Vds_MOSFET ― Vds_transistor, 여기서 Vds_MOSFET는 LS MOSFET의 드레인-소스 전압이고, Vds_transistor는 스너버 트랜지스터 상의 드레인-소스 전압이다. 커패시터에 저장된 전하는 스너버 트랜지스터를 통해 스위치 노드(예컨대, 드레인 노드(224, 235))로 다시 전달된다.
플로팅 게이트에 결합된 전압 값이 게이트 임계값을 초과할 때, 트랜지스터는 커패시터를 충전하기 위해 턴온된다. 예시적인 구현예들에서, 커패시터는 MOSFET의 드레인-소스 전압과 트랜지스터의 드레인-소스 전압의 차이까지 전압(Vcap)으로 충전된다.
플로팅 게이트에 결합된 전압 값이 게이트 임계값 아래로 떨어질 때, 트랜지스터는 커패시터를 충전하는 것을 중지하기 위해 턴오프된다.
본 명세서에서 논의된 예시적인 회로들 내의 커패시터들, 트랜지스터들 및 저항기들의 작동 특성들은 설계 및/또는 프로세스에 의해 결정될 수 있다. 즉, 특정 구현예에 적절한 각각의 커패시턴스 값들, 트랜지스터 항복(예컨대, BVdss) 값들 및 저항 값들은 레이아웃 및 사이징을 통해 달성될 뿐만 아니라, 도핑 농도들, 및 또는 재료와 같은 반도체 처리 파라미터들의 선택을 통해 달성될 수 있다.
구현예들에서, LS MOSFET(220) 및 스너버 트랜지스터(234)는 LS MOSFET(220)의 BVdss보다 큰 전압이 스너버 트랜지스터의 임계 전압보다 큰 스너버 트랜지스터의 플로팅 게이트에서 용량 결합 전압을 초래하도록 설계 및/또는 생성될 수 있다. 따라서, 전력 컨버터(예컨대, 전력 컨버터 회로들(100, 200, 500, 600, 또는 700))에서 구현될 때, RTC 스너버 회로(230)는 대응하는 스위치 노드 전압의 전압이 LS MOSFET(220)의 드레인-소스 항복 전압(BVdss)을 초과할 때 오버슈트 및/또는 링잉을 방지하기 위해 커패시터(236)를 충전함으로써 그것이 (예컨대, 스위치 노드 상의 전압 및/또는 전류를 스너빙) 활성화하도록 동작할 수 있다. 스위치 노드 상의 전압이 BVdss 미만일 때, 스너버 저항기(232)는 커패시터(236)를 배출할 수 있고/있거나 커패시터(236)로부터 누설 전류를 전도함으로써 커패시터(236)의 충전을 방지할 수 있다. RTC 스너버 회로(230)의 그러한 작동은 이전 접근법들과 비교하여, 연관된 전력 컨버터에서 전력 변환 효율 손실들을 감소시킬 수 있다.
일부 예시적인 구현예에서, 제조 공정 변형(예컨대, 차폐 폴리 증착, 게이트 폴리 침착, 에칭 공정 변형 등)은 스너버 트랜지스터(234)의 플로팅 게이트(FG)(스너버 게이트(238))와 LS MOSFET(220) 사이의 용량성 결합의 변동을 초래할 수 있다. 예시적인 구현예들에서, 스너버 트랜지스터(234)의 플로팅 게이트 상의 결합된 전압의 값에 대한 더 양호한 제어를 위해, 커패시터 또는 저항기 전압 분할기들이 LS MOSFET 트랜지스터(예컨대, LS MOSFET(220))와 통합된 RTC 스너버 회로(예컨대, RTC 스너버 회로(230), 도 2)에 포함될 수 있다.
도 6은 저항기(R)(예컨대, 저항기(R))가 RTC 스너버 회로(230)에서 스너버 트랜지스터(234)의 차폐 전극(예컨대, 플레이트 FSH)과 플로팅 게이트(예컨대, 게이트(FG))를 가로질러 배치되는 예시적인 컨버터 회로(600)를 도시한다. 플로팅 게이트(예컨대, 게이트(FG)) 및 차폐 전극(예컨대, 플레이트(FSH)) 상의 전압들은 연결 저항기(R)에 의해 관련될 수 있다. 그러나, 게이트(FG)와 플레이트(FSH)의 조합은 다른 부분들(예컨대, 폴리 게이트와 함께 전력 MOSFET의 소스 및 드레인, 및 그들 사이에 연결된 폴리 플레이트)에 대해 전기적으로 플로팅되어 유지될 수 있다. 게이트(FG)와 플레이트(FSH)의 전기적으로 플로팅하는 조합은 나머지 단자들에 용량 결합될 수 있다.
일부 예시적인 구현예들에서, 저항기(R)는 반도체 다이 내에 제조된 스너버 트랜지스터(234)와 통합될 수 있다. 일부 다른 구현예들에서, 저항기(R)는 반도체 다이의 표면 상의 접점들(예컨대, 게이트 접촉 영역(312), 및 차폐 접촉 영역(316), 도 3) 또는 그로부터 연장되는 단자들에 부착된 외부 저항기(예컨대, 이산 저항기)일 수 있다. 플로팅 게이트(예컨대, 게이트(FG))와 차폐 전극(예컨대, 플레이트(FSH))의 전압 차이는, 예를 들어, 플로팅 게이트 및 차폐 전극의 기하학적 구조, 구조, 또는 재료들(예컨대, 폴리 실리콘)의 프로세스 변동들에 대한 저항 R의 값에 의해 지배될 수 있다.
일부 예시적인 구현예들에서, 커패시터 전압 분할기 전압 분할기는 트랜지스터의 드레인과 트랜지스터의 소스 사이에 배치되어 트랜지스터의 플로팅 게이트에서의 전압을 결정할 수 있다. 스너버 트랜지스터의 드레인과 소스 사이에 배치된 커패시터 전압 분할기는 플로팅 게이트에서 드레인 전압에 비례하는 전압을 설정할 수 있다.
도 7은 커패시터 전압 분할기(710)가 스너버 트랜지스터(234)의 플로팅 게이트 상의 결합 전압의 값에 대한 더 양호한 제어를 위해 RTC 스너버 회로(230)에서 이용되는 예시적인 컨버터 회로(700)를 도시한다. 예시적인 구현예들에서, 커패시터 전압 분할기(710)는 플로팅 게이트(예컨대, 게이트(FG))와 스너버 트랜지스터(234)의 차폐 전극(예컨대, 플레이트(FSH)) 사이에 배치될 수 있는 저항기(R)에 더하여 (도 7에 도시된 바와 같이) 또는 자체로 사용될 수 있다. 예시적인 구현예들에서, 커패시터 전압 분할기(710)는 직렬로 커패시터(C1) 및 커패시터(C2)를 포함할 수 있다. 도 7에 도시된 바와 같이, 커패시터(C1)는 스너버 트랜지스터의 드레인(DS)과 스너버 트랜지스터(234)의 차폐 전극(예컨대, 플레이트(FSH)) 사이에 배치될 수 있다. 커패시터(C2)는 스너버 트랜지스터의 차폐 전극(예컨대, 플레이트(FSH))과 스너버 트랜지스터(234)의 소스(예컨대, 소스(SS)) 사이에 배치될 수 있다.
일부 예시적인 구현예들(도시되지 않음)에서, 커패시터(C1)는 스너버 트랜지스터의 드레인(DS)과 스너버 트랜지스터(234)의 플로팅 게이트(예컨대, 게이트(FG)) 사이에 배치될 수 있고, 커패시터(C2)는 스너버 트랜지스터의 차폐 전극(예컨대, 플레이트(FSH))과 스너버 트랜지스터(234)의 소스(예컨대, 소스(SS)) 사이에 배치될 수 있다.
예시적인 구현예들에서, 커패시터들(C1, C2)은 반도체 다이 내에 제조된 스너버 트랜지스터(234)와 통합되지 않은 별개의 외부 커패시터들(예컨대, 표면-장착 커패시터들)일 수 있다. 일부 구현예들에서, 커패시터들(C1, C2)은 예를 들어 다층 세라믹 커패시터들(MLCC)일 수 있다.
예시적인 구현예에서, 스너버 트랜지스터(234)는 전력 컨버터 회로에서 스위칭 트랜지스터들(예컨대, LS MOSFET(220), HS MOSFET)의 임계 전압보다 더 낮은 임계 전압을 가질 수 있다. 더 낮은 임계 전압은 예를 들어 반도체 다이 내의 스너버 트랜지스터의 제조에 전용 P웰 임플란트를 사용함으로써 달성될 수 있다.
예시적인 구현예들에서, 활성 영역(320)에 형성된 스너버 트랜지스터(234)는 반도체 다이(300)의 활성 영역(310)에 형성된 LS MOSFET(220)의 용량성 결합보다 드레인에 향상된 용량성 결합(예컨대, 커패시터(239), 도 2)을 가질 수 있다. 트랜지스터(234)의 향상된 용량성 결합은 예를 들어 더 깊은 트렌치, 더 얇은 트렌치 라이너 산화물 등을 사용함으로써 달성될 수 있다.
예시적인 구현예들에서, 활성 영역(320)에 형성된 스너버 트랜지스터(234)는 반도체 다이(300) 내의 활성 영역(310)에 형성된 LS MOSFET(220)의 용량성 결합보다 소스(S)에 대한 감소된 용량성 결합을 가질 수 있다. 소스에 대한 트랜지스터(234)의 감소된 용량성 결합은 예를 들어 트랜지스터 등의 N+ 영역들 옆에 더 두꺼운 게이트 산화물을 사용함으로써 달성될 수 있다.
도 8은 LS MOSFET가 스위치 오프될 때 스위칭 트랜지스터(예컨대, LS MOSFET)에서 전압 오버슈트 및 현재 링잉을 방지하기 위해 RTC 스너버 회로(예컨대, RTC 스너버 회로(230))가 사용되는, 예시적인 컨버터 회로(예컨대, 컨버터 회로 (500, 도 5))의 전압 서지의 스너빙 및 댐프닝을 개략적으로 예시하는 그래프(800)이다. 도 8에 도시된 바와 같이, 그래프(800)는 전압 및 전류 곡선들을 시간의 함수로서 보여준다. 예를 들어, 그래프(800)는 다음을 포함한다: LS MOSFET에서 드레인-소스 전압(υ DS _ LS _FET)을 나타내는 곡선(810); 스너버 트랜지스터의 플로팅 게이트에서 결합된 전압 값(υ GS _ RTC _FET)을 나타내는 곡선(820); 및 스너버 트랜지스터를 통과하는 드레인 전류(iD_RTC_FET)를 나타내는 곡선(830). 그래프(800)는 스너버 트랜지스터의 드레인-소스 전압(υ DA_RTC_FET)을 나타내는 곡선(840)을 더 포함한다.
그래프(800)에서 볼 수 있듯이 LS MOSFET이 스위치 오프된 후, LS MOSFET에서의 드레인-소스 전압(υ DS_LS_FET)(곡선(810))은 (약 22.1V의) 피크 Vpk까지 급등할 수 있다. 이러한 서지 전압 피크는 LS MOSFET의 항복 전압(Vdss) 보다 클 수 있다. 이 드레인-소스 전압(υ DS_LS_FET)이 급등함에 따라 플로팅 게이트에서의 전압(υ GS_RTC_FET)도 부유 게이트에서 상승하고(곡선(820)) 스너버 트랜지스터를 턴온한다. 전류(iD_RTC_FET)(곡선(830))는 스너버 트랜지스터의 드레인을 통해 유동하고, RTC 스너버 회로(230)에서 스너버 커패시터(스너버 커패시터(236))를 충전한다. 스너버 트랜지스터가 턴온되면 스너버 트랜지스터의 드레인에서의 전압(υ DA_RTC_FET)이 더 낮은 전압 값으로 클리핑(스너빙)된다. 그래프(800)에서, 스너버 트랜지스터 상의 드레인 전압은 곡선(840)에 의해 도시된다. 표시된 구현에서 드레인-소스 전압(υ DS_LS_FET)의 피크 값 Vpk(~22.1V)(곡선(810))은 곡선(840)에서 볼 수 있는 바와 같이 더 낮은 스너빙 값(Vsn ~ 10V)으로 감소될 수 있다. 도 8의 그래프(800)에 도식적으로 예시된 바와 같은 RTC 스너버 회로(230)의 활성화는 전력 스위칭 또는 컨버터 회로에서 오버슈트 및/또는 링잉의 감소를 초래할 수 있다.
일부 예시적인 구현예들에서, 본 명세서에 기술된 RTC 스너버 내의 트랜지스터를 대체하기 위해 다이오드가 사용되어 저항기-다이오드-커패시터(RDC) 스너버를 형성할 수 있다. RDC 스너버에서, 스너버 커패시터는 다이오드 애노드에서의 전압 서지가 다이오드 항복 전압(BV)을 초과할 때 다이오드를 통한 애벌런치 전류 흐름에 의해 충전될 수 있다(예컨대, BV = 14V, BV = 16V). 다이오드를 통한 이러한 애벌런치 전류 흐름은 RTC 스너버에서 트랜지스터 채널을 통한 전류 흐름보다 상당히 덜 잘 거동되고 덜 제어된다. RTC 스너버 내의 드레인에서의 전압(Vsn ~ 11 V)의 스너빙 값은 RDC 스너버 내의 다이오드 애노드에서의 전압(예컨대, Vda ~ 14V, ~ 16V)의 스너빙 값보다 상당히 더 낮을 수 있다. 또한, RDC 스너버가 동적 전압파 형태들(예컨대, Vdanode_diode)을 억제하는 것보다 RTC 스너버가 동적 전압파 형태들(예컨대, Vds_FET, 840, 도 8)을 억제하는 것이 상당히 더 효과적이다. 그 결과, RTC 스너버에서의 전력 손실은 RTC 스너버에 의한 동적 파형의 더 효율적인 억제로 인해 RDC 스너버의 전력 손실에 비해 상당히 감소될 수 있다(도 8).
일부 구현예들에서, 커패시터, 및/또는 RTC 스너버 회로의 저항기 중 적어도 하나는 통합 트랜지스터 및 RTC 스너버 회로를 생성하기 위해 다른 회로 요소들을 포함하는 반도체 디바이스와 결합되는 별개의 요소(예컨대, 표면-장착형 커패시터)로서 구현될 수 있다. 일부 구현예들에서, 통합 트랜지스터 및 RTC 스너버 회로는 LS MOSFET와 같은 트랜지스터를 포함하는 제1 반도체 다이, 및 RTC 스너버 회로, 예컨대 RTC 스너버 회로(230)를 포함하는 제2 반도체 다이를 사용하여 구현될 수 있다. 그러한 구현예들에서, 제1 반도체 다이 및 제2 반도체 다이는 단일 반도체 디바이스 패키지에 포함되고 상호연결될 수 있다.
도 1 내지 도 7의 예들에서 커패시터들, 트랜지스터들, 및 저항기들의 작동 특성들은 설계 및/또는 프로세스에 의해 결정될 수 있다. 즉, 특정 구현예에 적절한 각각의 커패시턴스 값들, BVdss 값들 및 저항 값들은 레이아웃 및 사이징을 통해 달성될 뿐만 아니라 도핑 농도들, 및 또는 재료와 같은 반도체 처리 파라미터들의 선택을 통해 달성될 수 있다. 특정 예들이 도 1 내지 도 7에 도시되어 있지만, 일부 구현예들에서, 다른 커패시터들, 다이오드 및/또는 저항기 구현예들이 사용될 수 있다. 예를 들어, 일부 예로서, 다이오드들은 제너(Zener) 다이오드들로서 구현될 수 있고, 저항기들은 확산 저항기들 또는 금속 저항기들로서 구현될 수 있고, 커패시터들은 원하는 커패시턴스 값을 달성하기 위해 저-k 및/또는 고-k 유전체들을 사용하여 구현될 수 있다.
(예컨대, 현재 스위칭 트랜지스터가 턴오프될 때) 전력 스위칭 회로에서 유도성 요소를 가로지르는 전류 흐름의 갑작스런 중단은 전류의 변화에 대향하는 현재 스위칭 디바이스를 가로지르는 전압의 상승 또는 서지를 야기하는 큰 카운터 기전력으로 이어질 수 있다. 현재 스위칭 트랜지스터를 가로질러 생성된 전압의 서지가 스위칭 트랜지스터가 허용하도록 의도되는 것을 넘어서는 경우, 그것은 그것을 손상 또는 파괴할 수 있다. 현재 스위칭 트랜지스터를 가로지르는 전압의 서지를 억제 또는 감소시키기 위한 방법으로서, 스너버 회로는, 유도성 요소가 안전하게 배출될 수 있도록 현재 스위칭 트랜지스터 주위에 단기 대안적인 전류 경로를 제공할 수 있다.
도 9는 회로 내의 스위칭 요소들의 파단을 피하기 위해 스위칭 회로에서 전압 서지를 감소(스너빙)시키기 위한 방법(900)을 도시한다. 스위칭 요소들은, 예를 들어, 전력 MOSFET(예컨대, LS MOSFET 스위치 및 또는 HS MOSFET 스위치)를 포함할 수 있다.
방법(900)은 스위칭 요소와 병렬로 스너버 회로를 배치하는 단계 - 스너버 회로는 플로팅 게이트(910)를 갖는 스너버 트랜지스터를 포함함 -; 및 반도체 다이(920) 상의 스위칭 요소와 스너버 회로를 모놀리식 통합시키는 단계를 포함한다. 스위칭 요소는, 예를 들어, 소스, 드레인, 및 게이트를 갖는 전력 MOSFET 디바이스일 수 있다. 스너버 트랜지스터는 또한 소스 및 드레인 및 플로팅 게이트를 갖는 MOSFET 디바이스일 수 있다. 스너버 회로는 스너버 트랜지스터의 소스에 직렬로 연결된 커패시터 및 커패시터에 병렬로 연결된 저항기(예컨대, 블리딩 저항기)를 포함할 수 있다.
반도체 다이 상의 스위칭 요소와 스너버 회로를 모놀리식으로 통합하는 단계는 반도체 다이 상의 제1 활성 영역에서 스위칭 요소(예컨대, MOSFET)를 제조하는 단계, 및 반도체 다이의 제2 활성 영역에서 스너버 트랜지스터 (예컨대, MOSFET)를 제조하는 단계를 포함할 수 있다. 예시적인 구현예들에서, 방법은 플로팅 게이트에서 전압을 설정하기 위해 트랜지스터의 드레인과 소스 사이에 커패시터 전압 분할기를 배치하는 단계를 더 포함한다.
방법(900)에서, 반도체 다이 상의 스위칭 요소와 스너버 회로를 모놀리식으로 통합하는 단계는 스위칭 요소의 드레인 상의 전압을 스너버 트랜지스터(930)의 플로팅 게이트에 용량 결합하는 단계를 포함할 수 있다. 플로팅 게이트 상의 용량 결합 전압이 스너버 트랜지스터의 게이트 임계 전압을 초과할 때, 스너버 트랜지스터는 전류를 전도하여 커패시터를 충전하여 스위칭 요소 주위의 대안적인 전류 경로를 제공할 수 있다.
일부 예시적인 구현예들에서, 방법(900)은 스너버 트랜지스터의 드레인과 소스 사이에 커패시터 전압 분할기를 배치하여 플로팅 게이트에 결합된 전압의 값을 결정하는 단계를 더 포함할 수 있다.
본 명세서에 기술된 다양한 장치 및 기술은 다양한 반도체 처리 및/또는 패키징 기술을 사용하여 구현될 수 있다. 일부 실시예들은 예를 들어, 실리콘(Si), 갈륨 비소(GaAs), 탄화규소(SiC) 등을 포함하지만 이에 제한되지 않는 반도체 기판들과 연관된 다양한 유형들의 반도체 처리 기술들을 사용하여 구현될 수 있다.
층, 영역 또는 기판과 같은 구성요소가 다른 구성요소 상에 있거나, 그에 연결되거나, 그에 전기적으로 연결되거나, 그에 결합되거나, 그에 전기적으로 결합되는 것으로 언급될 때, 그것은 다른 구성요소 상에 직접 있거나, 그에 연결되거나, 그에 결합될 수 있거나, 하나 이상의 개재 구성요소들이 존재할 수 있다는 것이 또한 이해될 것이다. 이와 달리, 어떤 구성요소가 다른 구성요소 또는 층 상에 직접(directly on), 직접 연결(directly connected), 또는 직접 결합(directly coupled)되어 있다고 언급할 때, 개재 구성요소들 또는 층들도 존재하지 않는다. 본 명세서에 사용되는 바와 같이, 그에 결합되거나 그와 결합되는 것은 전기적으로 그에 결합, 전기적으로 그와 결합, 물리적으로 그에 결합, 및/또는 물리적으로 그와 결합되는 것을 지칭할 수 있다.
직접 상에, 직접 연결, 또는 직접 결합된 용어들은 상세한 설명 전반에 걸쳐 사용되지 않을 수 있지만, 직접 상에, 직접 연결, 또는 직접 결합된 것으로 도시된 구성요소들은 그러한 것으로 지칭될 수 있다. 본 출원의 청구범위들은 명세서에 설명되거나 도면들에 도시된 예시적인 관계들을 인용하기 위해 보정될 수 있다.
본 명세서에서 사용되는 바와 같이, 단수형은 문맥상 특정한 경우를 명확하게 나타내지 않는 한, 복수형을 포함할 수 있다. 공간적으로 상대적인 용어들(예를 들어, 위로, 위, 상부, 아래에, 밑에, 아래, 하부 등)은 도면에 도시되어 있는 배향에 더하여 사용 또는 동작 중인 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 일부 구현예들에서, 위 및 아래의 상대적인 용어들은 각각 수직 위 및 수직 아래를 포함할 수 있다. 일부 구현예들에서, 인접하다는 용어는 측방향으로 인접하거나 수평으로 인접한 것을 포함할 수 있다.
설명된 구현예의 특정 특징들이 본원에 설명되는 바와 같이 예시되었지만, 이제 통상의 기술자들에게는 많은 수정, 치환, 변형 및 균등물이 가능할 것이다. 따라서, 첨부된 청구범위는 실시예의 범위에 속하는 모든 그러한 수정 및 변경을 포함하도록 의도된다는 것이 이해되어야 한다. 이는 제한이 아닌 예시로서 제시된 것이며, 형태 및 세부 사항에 있어서 다양한 변경들이 이루어질 수 있음을 이해해야 한다. 본 명세서에 설명된 장치들 및/또는 방법들의 임의의 부분은 상호 배타적인 조합들을 제외하고 임의의 조합으로 조합될 수 있다. 본 명세서에 기술된 실시예는 기술된 상이한 실시예의 기능, 구성요소 및/또는 특징의 다양한 조합들 및/또는 하위-조합을 포함할 수 있다.

Claims (6)

  1. 회로로서,
    게이트, 소스, 및 드레인을 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET); 및
    상기 드레인과 상기 소스 사이에 결합된 스너버 회로를 포함하고, 상기 스너버 회로는,
    상기 MOSFET에 병렬로 배치된 트랜지스터 - 상기 트랜지스터는 플로팅 게이트를 가짐 -;
    상기 트랜지스터와 직렬인 커패시터; 및
    상기 커패시터에 병렬 배치된 저항기를 포함하는, 회로.
  2. 제1항에 있어서, 상기 MOSFET의 상기 드레인은 상기 트랜지스터의 상기 플로팅 게이트에 용량 결합되어, 상기 MOSFET의 상기 드레인에서의 전압이 전압 값을 상기 플로팅 게이트에 결합시키고, 상기 플로팅 게이트에 결합된 상기 전압 값이 상기 트랜지스터의 게이트-소스 임계 전압을 초과할 때, 상기 트랜지스터는 상기 커패시터를 충전하도록 턴온되는, 회로.
  3. 제2항에 있어서, 상기 저항기는 상기 커패시터의 충전을 감소시키거나 방지하기 위해 누설 전류를 전도하는, 회로.
  4. 제1항에 있어서, 커패시터 전압 분할기는 상기 트랜지스터의 드레인과 상기 트랜지스터의 소스 사이에 배치되어 상기 트랜지스터의 상기 플로팅 게이트에서의 전압을 결정하고, 상기 플로팅 게이트를 갖는 상기 트랜지스터는 플로팅 차폐 플레이트를 갖는 차폐 게이트 수직 트렌치 MOSFET인, 회로.
  5. 반도체 다이로서,
    게이트, 소스, 및 드레인을 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET); 및
    상기 소스와 상기 드레인 사이에서 상기 MOSFET에 병렬로 배치된 트랜지스터를 포함하는 스너버 회로를 포함하고, 상기 트랜지스터는 플로팅 게이트를 갖고, 상기 스너버 회로는,
    상기 트랜지스터와 직렬인 커패시터; 및
    상기 커패시터에 병렬 배치된 저항기를 더 포함하고, 상기 커패시터 및 상기 저항기는 상기 반도체 다이 상의 상기 트랜지스터와 모놀리식으로 통합되는, 반도체 다이.
  6. 방법으로서,
    스위칭 요소와 병렬로 스너버 회로를 배치하는 단계 - 상기 스너버 회로는 플로팅 게이트를 갖는 스너버 트랜지스터를 포함함 -;
    반도체 다이 상의 상기 스위칭 요소와 상기 스너버 회로를 통합하는 단계; 및
    상기 스위칭 요소의 드레인 상의 전압을 상기 스너버 트랜지스터의 상기 플로팅 게이트에 용량 결합하는 단계를 포함하고,
    상기 스너버 회로는,
    상기 스너버 트랜지스터와 직렬인 커패시터; 및
    상기 커패시터에 병렬 배치된 저항기를 더 포함하는, 방법.
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