JP2002521948A - 多相補間ｌｃ電圧制御発振器 - Google Patents
多相補間ｌｃ電圧制御発振器Info
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
- H03B5/1209—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier having two current paths operating in a differential manner and a current source or degeneration circuit in common to both paths, e.g. a long-tailed pair.
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- H03B5/1228—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier comprising one or more field effect transistors
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
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Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
位相補間電圧制御発振器は、複数のｎ個の位相シフトセル（Ａ）及びｎ−１レベルの加算セル（Ｓ）を内含する。位相シフトセル（Ａ）は、共通の入力信号を受理し、各々は、その他の位相シフトセル（Ａ）とは異なる量だけ入力信号を位相シフトさせる。第１レベルの加算セル（Ｓ）は、少なくとも２つの位相シフトセル（Ａ）の出力を受信し加算し、残りの加算セルレベルの各々は、加算セル（Ｓ）の先行レベルの出力を受理する。最後のレベルは、位相シフトセル（Ａ）の共通の入力信号としてフィードバックされる出力信号を生成する単一の加算セル（Ｓ）を含む。
Description
【０００１】 関連出願に対するクロスリファレンス 本出願は、本書にあたかも完全に記載されているかのごとく、参考として内含
される「２. ５ＧHzの多相補間ＬＣ電圧制御発振器」という題の１９９８年７月
３１日に提出された暫定出願Ｎｏ．６０／０９４，９０３の優先日の恩典を請求
するものである。
される「２. ５ＧHzの多相補間ＬＣ電圧制御発振器」という題の１９９８年７月
３１日に提出された暫定出願Ｎｏ．６０／０９４，９０３の優先日の恩典を請求
するものである。
【０００２】 発明の背景 本発明は一般に、電圧制御発振器、より特定的にはＬＣ電圧制御発振器のため
の方法及び装置に関する。 発振器は、デジタルシステムにおいてクロック信号を提供するために広く使用
されている。数多くの利用分野において、クロック信号の周波数又は位相は調整
が必要とされる。かかる利用分野の一例としては、デジタルデータ通信システム
における受信ユニットがある。デジタル形式でのデータ伝送は、広く行なわれて
いる。デジタルデータの転送における重要な考慮事項は、データの転送速度であ
る。転送されるデータと共にクロック信号を内含させることによってデータ伝送
のために利用可能な帯域幅が低減される。従って、伝送されたデータを回復する
ために、受信ユニットは通常、受信ユニットの内部クロックを受信されたデータ
の周波数及び位相に同期させる手段を必要とする。
の方法及び装置に関する。 発振器は、デジタルシステムにおいてクロック信号を提供するために広く使用
されている。数多くの利用分野において、クロック信号の周波数又は位相は調整
が必要とされる。かかる利用分野の一例としては、デジタルデータ通信システム
における受信ユニットがある。デジタル形式でのデータ伝送は、広く行なわれて
いる。デジタルデータの転送における重要な考慮事項は、データの転送速度であ
る。転送されるデータと共にクロック信号を内含させることによってデータ伝送
のために利用可能な帯域幅が低減される。従って、伝送されたデータを回復する
ために、受信ユニットは通常、受信ユニットの内部クロックを受信されたデータ
の周波数及び位相に同期させる手段を必要とする。
【０００３】 制御可能な発振器は通常、受信用ユニットのためのクロック信号を提供するの
に使用される。電圧制御発振器（ＶＣＯ）のような制御可能な発振器は、周波数
及び位相の両方で調整可能であり、従って受信データの周波数及び位相に追従さ
せることができる。その結果、電圧制御発振器は、通信システム特にフェーズロ
ックドループ（ＰＬＬ）及びクロックリカバリ回路（ＣＲＣ）といった利用分野
において広く使用されている。
に使用される。電圧制御発振器（ＶＣＯ）のような制御可能な発振器は、周波数
及び位相の両方で調整可能であり、従って受信データの周波数及び位相に追従さ
せることができる。その結果、電圧制御発振器は、通信システム特にフェーズロ
ックドループ（ＰＬＬ）及びクロックリカバリ回路（ＣＲＣ）といった利用分野
において広く使用されている。
【０００４】 これらの通信システムは通常、モノリシック集積回路を使用する。しかしなが
らモノリシック集積回路は、回路部品に影響を及ぼす温度変動のようなプロセス
変動を受ける。このプロセス変動は、チップ上に組込まれた発振器の同調周波数
を含む性能に影響を及ぼす。 ある周波数範囲においてクロック信号を提供することのできるＶＣＯの１つの
タイプは、ダイオードバラクタを用いたＬＣ発振器である。ダイオードバラクタ
は、発振器周波数の調整を可能にする調整可能なキャパシタンスを提供する。し
かしながらダイオードバラクタを用いたＬＣ発振器にも問題がないわけではない
。例えば、ダイオードバラクタは線形の電圧−電流範囲が制限されており、時と
して線形範囲が望ましい目的にとって充分に大きくないために、設計上の問題を
増大させる。さらに、集積回路においてダイオードバラクタを形成する上で温度
変動といったようなプロセス変動は、所望のものより低いＶＣＯ性能をもらす結
果となり得る。
らモノリシック集積回路は、回路部品に影響を及ぼす温度変動のようなプロセス
変動を受ける。このプロセス変動は、チップ上に組込まれた発振器の同調周波数
を含む性能に影響を及ぼす。 ある周波数範囲においてクロック信号を提供することのできるＶＣＯの１つの
タイプは、ダイオードバラクタを用いたＬＣ発振器である。ダイオードバラクタ
は、発振器周波数の調整を可能にする調整可能なキャパシタンスを提供する。し
かしながらダイオードバラクタを用いたＬＣ発振器にも問題がないわけではない
。例えば、ダイオードバラクタは線形の電圧−電流範囲が制限されており、時と
して線形範囲が望ましい目的にとって充分に大きくないために、設計上の問題を
増大させる。さらに、集積回路においてダイオードバラクタを形成する上で温度
変動といったようなプロセス変動は、所望のものより低いＶＣＯ性能をもらす結
果となり得る。
【０００５】 ２つの異なる遅延経路の補間に基づく電圧制御ＬＣ同調発振器が、あらゆる目
的の参考として本書に内含されている１９９２年３月のＩＥＥＥ Ｊ.Solid−St
ate Circuits 第２７巻、第３号 ｐ４４４のＮ. N.Nguyen及び R.Meyer著「１
. ８ＧHzのモノリシックＬＣ電圧制御発振器」の中で報告されている。しかしな
がら、この電圧制御ＬＣ同調発振器は、ＶＣＯ同調範囲と共振器Ｑ値の間の構造
的なコンフリクトを有する。
的の参考として本書に内含されている１９９２年３月のＩＥＥＥ Ｊ.Solid−St
ate Circuits 第２７巻、第３号 ｐ４４４のＮ. N.Nguyen及び R.Meyer著「１
. ８ＧHzのモノリシックＬＣ電圧制御発振器」の中で報告されている。しかしな
がら、この電圧制御ＬＣ同調発振器は、ＶＣＯ同調範囲と共振器Ｑ値の間の構造
的なコンフリクトを有する。
【０００６】 しばしばＶＣＯにリング発振器が用いられる。リング発振器は遅延セルのリン
グからなり、各遅延セルの遅延を変更することによって、発振器周波数を変更す
る。リング発振器は、広い同調範囲を提供し得るが、遅延セル内の高いＱ要素の
欠如に起因してリング発振器の各段がシステム内に雑音を生じさせ、往々にして
高い位相雑音を有する。
グからなり、各遅延セルの遅延を変更することによって、発振器周波数を変更す
る。リング発振器は、広い同調範囲を提供し得るが、遅延セル内の高いＱ要素の
欠如に起因してリング発振器の各段がシステム内に雑音を生じさせ、往々にして
高い位相雑音を有する。
【０００７】 発明の要約 本発明は、位相補間電圧制御発振器を提供する。この電圧制御発振器は、複数
の位相シフトセルを内含している。位相シフトセルは、共通の入力信号を受理し
、前記共通の入力信号に対して位相シフトされた位相シフト出力信号を出力する
。各位相シフトセルは、他の位相シフトセルとは異なる量だけ出力信号を位相シ
フトさせる。加算セルは少なくとも２つの位相シフトセルの位相シフト出力信号
を受信し、前記位相シフト出力信号の和を示す信号を出力する。１つの実施形態
においては、ｎ個の位相シフトセルとｎ−１レベルの加算セルが存在し、第１の
レベルの加算セルは位相シフトされた出力信号を受理し、加算セルの残りのレベ
ルは、他の加算セルによって提供される位相シフト出力信号の和を示す信号を受
理する。
の位相シフトセルを内含している。位相シフトセルは、共通の入力信号を受理し
、前記共通の入力信号に対して位相シフトされた位相シフト出力信号を出力する
。各位相シフトセルは、他の位相シフトセルとは異なる量だけ出力信号を位相シ
フトさせる。加算セルは少なくとも２つの位相シフトセルの位相シフト出力信号
を受信し、前記位相シフト出力信号の和を示す信号を出力する。１つの実施形態
においては、ｎ個の位相シフトセルとｎ−１レベルの加算セルが存在し、第１の
レベルの加算セルは位相シフトされた出力信号を受理し、加算セルの残りのレベ
ルは、他の加算セルによって提供される位相シフト出力信号の和を示す信号を受
理する。
【０００８】 １つの実施形態においては、本発明は、中心周波数の周囲の周波数同調範囲内
にその周波数が制御される発振信号を有する電圧制御発振器を提供する。この電
圧制御発振器において、中心周波数未満又はそれ以上のいずれかの共振周波数を
もつＬＣタンクから成る位相シフトセルは、中心周波数の周囲で約ゼロの位相シ
フトをもつ加算セルＬＣタンクを含む加算セルに対して、位相シフト信号を提供
する。１つの実施形態において、加算セルは、修正されたギルバートセルを含み
、この修正では、ギルバートセルの加算においてＬＣタンクを使用する。
にその周波数が制御される発振信号を有する電圧制御発振器を提供する。この電
圧制御発振器において、中心周波数未満又はそれ以上のいずれかの共振周波数を
もつＬＣタンクから成る位相シフトセルは、中心周波数の周囲で約ゼロの位相シ
フトをもつ加算セルＬＣタンクを含む加算セルに対して、位相シフト信号を提供
する。１つの実施形態において、加算セルは、修正されたギルバートセルを含み
、この修正では、ギルバートセルの加算においてＬＣタンクを使用する。
【０００９】 詳細な説明 図１は、本発明の位相補間ＶＣＯ（ＰＩ ＶＣＯ）の一実施形態のブロック図
を例示したものである。このＰＩ ＶＣＯは２つのタイプの機能的セル、すなわ
ちＡセルとＳセルとを含む。図に示すように、第１のＡセル（Ａ1 ）１１及び第
２のＡセル（Ａ2 ）１３は第１の位相シフト信号１７及び第２の位相シフト信号
１９をそれぞれ生成する。第１及び第２の位相シフト信号は、所定周波数の信号
が第１のＡセルと第２のＡセルの両方に加えられた時に、相互に異なる位相シフ
トを有する。従って前記Ａセルは、位相シフト遅延セルである。
を例示したものである。このＰＩ ＶＣＯは２つのタイプの機能的セル、すなわ
ちＡセルとＳセルとを含む。図に示すように、第１のＡセル（Ａ1 ）１１及び第
２のＡセル（Ａ2 ）１３は第１の位相シフト信号１７及び第２の位相シフト信号
１９をそれぞれ生成する。第１及び第２の位相シフト信号は、所定周波数の信号
が第１のＡセルと第２のＡセルの両方に加えられた時に、相互に異なる位相シフ
トを有する。従って前記Ａセルは、位相シフト遅延セルである。
【００１０】 Ｓセル１５は、第１及び第２の位相シフト信号を受理し、前記位相シフト信号
を加算することによって出力加算信号を形成する。加算は、重みづけされた仕方
で行なわれ、Ｓセルはまた、前記２つの位相シフト信号の相対的重みづけを決定
する制御信号１８をも受理する。出力加算信号は、２つのＡセルに対する入力と
して与えられる。
を加算することによって出力加算信号を形成する。加算は、重みづけされた仕方
で行なわれ、Ｓセルはまた、前記２つの位相シフト信号の相対的重みづけを決定
する制御信号１８をも受理する。出力加算信号は、２つのＡセルに対する入力と
して与えられる。
【００１１】
【外１】
【００１２】 一方、加算セルＳは、第１及び第２の位相シフト信号を結合する。加算セルＳ
は、この結合の実行において、さらにＸとして表記された加算セルＳに対する制
御信号を使用する。第１及び第２の位相シフト信号の寄与の重みづけにおいて、
発振条件は、この結合信号がもとの信号ｅjw0tと等しいことが必要であり、それ
は以下の式で与えられる；
は、この結合の実行において、さらにＸとして表記された加算セルＳに対する制
御信号を使用する。第１及び第２の位相シフト信号の寄与の重みづけにおいて、
発振条件は、この結合信号がもとの信号ｅjw0tと等しいことが必要であり、それ
は以下の式で与えられる；
【００１３】
【数１】
【００１４】 なお式中、ψ３（ω０）は加算セルＳによる位相シフトである。 このことは、図２にψ３（ω０）＝０と仮定したグラフで表わされている。図
２は、第１及び第２のＡセルからの出力信号を加算した後に正規化した加算信号
のベクトル図である。第１のＡセルからの出力信号は、絶対値Ｘａ1 及び位相角
φ１の上向きベクトルによって表わされている。第２のＡセルからの出力信号は
、絶対値（１−ｘ）ａ2 及び位相角ψ２の下向きベクトルによって表わされてい
る。特定の制御信号ｘに対して式（１）を満たす周波数ω０が存在する場合には
、発振がω０で生ずる。ｘの値を調整することにより、ＶＣＯは第１のＡセルの
共振周波数と第２のＡセルの共振周波数の間にある周波数で発振するように調整
される。
２は、第１及び第２のＡセルからの出力信号を加算した後に正規化した加算信号
のベクトル図である。第１のＡセルからの出力信号は、絶対値Ｘａ1 及び位相角
φ１の上向きベクトルによって表わされている。第２のＡセルからの出力信号は
、絶対値（１−ｘ）ａ2 及び位相角ψ２の下向きベクトルによって表わされてい
る。特定の制御信号ｘに対して式（１）を満たす周波数ω０が存在する場合には
、発振がω０で生ずる。ｘの値を調整することにより、ＶＣＯは第１のＡセルの
共振周波数と第２のＡセルの共振周波数の間にある周波数で発振するように調整
される。
【００１５】 本発明の１実施形態においては、図１のＡセル及びＳセルは、固定値のＬＣ同
調回路によって実現される。図３ａは、差分遅延セル３０（すなわち位相シフト
セル）の簡略化された回路図を示している。まず第１に、差分遅延セルの半分の
みを参照すると、ＲＬＣタンク３６の１つの端子は抵抗器３２を介して電源４６
に結合されている。ＲＬＣタンクの第２の端子は、入力ＦＥＴ４４により第１の
差分入力信号に効果的に結合されている。より特定的に言うと、ＲＬＣタンクの
第２の端子は入力ＦＥＴのドレインに結合され、その入力ＦＥＴのゲートには第
１の差分入力信号が与えられる。第１の入力ＦＥＴのソースは電流源５２に結合
される。ＲＬＣタンクの第２の端子はまた、出力ＦＥＴ４０のゲートに結合され
る。出力ＦＥＴのドレインは電源に結合され、そのソースは電流源５２に結合さ
れており、位相シフト遅延セルの出力は出力ＦＥＴのソースから取られる。従っ
て、入力ＦＥＴに対して第１の差入力信号を与えることで、ＲＬＣタンクを通っ
て流れる電流が変動する。これは次に、第１のＲＬＣタンクを横断する電圧を変
動させ、この電圧変動はＲＬＣタンクの特性によって左右される。
調回路によって実現される。図３ａは、差分遅延セル３０（すなわち位相シフト
セル）の簡略化された回路図を示している。まず第１に、差分遅延セルの半分の
みを参照すると、ＲＬＣタンク３６の１つの端子は抵抗器３２を介して電源４６
に結合されている。ＲＬＣタンクの第２の端子は、入力ＦＥＴ４４により第１の
差分入力信号に効果的に結合されている。より特定的に言うと、ＲＬＣタンクの
第２の端子は入力ＦＥＴのドレインに結合され、その入力ＦＥＴのゲートには第
１の差分入力信号が与えられる。第１の入力ＦＥＴのソースは電流源５２に結合
される。ＲＬＣタンクの第２の端子はまた、出力ＦＥＴ４０のゲートに結合され
る。出力ＦＥＴのドレインは電源に結合され、そのソースは電流源５２に結合さ
れており、位相シフト遅延セルの出力は出力ＦＥＴのソースから取られる。従っ
て、入力ＦＥＴに対して第１の差入力信号を与えることで、ＲＬＣタンクを通っ
て流れる電流が変動する。これは次に、第１のＲＬＣタンクを横断する電圧を変
動させ、この電圧変動はＲＬＣタンクの特性によって左右される。
【００１６】 第１のＲＬＣタンクの回路図が図３ｂに示されている。ＲＬＣタンクは、並列
に誘導性コンポーネントＬｉ，７１，抵抗性コンポーネントＲｉ，７３及び容量
性コンポーネントＣｉ，７５からなる。ＲＬＣタンクのコンポーネントは、ＲＬ
Ｃタンクが弱減衰で、従って十分な利得、すなわちタンクの共振周波数で高いＱ
値を有するように選択される。さらに、コンポーネントは、ＲＬＣタンクが所望
のＶＣＯ中心周波数近辺で共振周波数を有するように選択される。図３ｃは、そ
の共振周波数ｆｃ近くの並列ＲＬＣタンクの伝達関数を示している。図に示すよ
うに、この伝達関数は、共振周波数ｆｃ周辺の小さな周波数変化に対して大きな
位相シフトを呈する。かくして、共振周波数ｆｃ周辺の小さな周波数の変化が、
出力における比較的大きな位相シフトを発生させる。さらに、伝達関数は、大き
な共振ピークすなわち高いＱ値を有する。かくして、共振周波数周辺の出力信号
の振幅は、その他の周波数のまわりよりもはるかに大きい。従ってＲＬＣタンク
は、信号の雑音を減少させるように入力信号をろ過する帯域フィルタとして作動
する。
に誘導性コンポーネントＬｉ，７１，抵抗性コンポーネントＲｉ，７３及び容量
性コンポーネントＣｉ，７５からなる。ＲＬＣタンクのコンポーネントは、ＲＬ
Ｃタンクが弱減衰で、従って十分な利得、すなわちタンクの共振周波数で高いＱ
値を有するように選択される。さらに、コンポーネントは、ＲＬＣタンクが所望
のＶＣＯ中心周波数近辺で共振周波数を有するように選択される。図３ｃは、そ
の共振周波数ｆｃ近くの並列ＲＬＣタンクの伝達関数を示している。図に示すよ
うに、この伝達関数は、共振周波数ｆｃ周辺の小さな周波数変化に対して大きな
位相シフトを呈する。かくして、共振周波数ｆｃ周辺の小さな周波数の変化が、
出力における比較的大きな位相シフトを発生させる。さらに、伝達関数は、大き
な共振ピークすなわち高いＱ値を有する。かくして、共振周波数周辺の出力信号
の振幅は、その他の周波数のまわりよりもはるかに大きい。従ってＲＬＣタンク
は、信号の雑音を減少させるように入力信号をろ過する帯域フィルタとして作動
する。
【００１７】 さらに、図３ａの位相シフト遅延セルは差動式であり、付加的な要素を内含し
ている。前記付加的な要素は、前述した要素との関係において実質的に整合した
ものである。付加的な要素は、第２のＲＬＣタンク３４を含む。この第２のＲＬ
Ｃタンクは、抵抗器３２を介して電源に結合された端子と第２の入力ＦＥＴ４２
のドレインに結合された第２の端子とを有する。第２の入力ＦＥＴのゲートには
第２の差分入力が与えられ、ソースは電流源５２に結合されている。第２のＦＥ
Ｔのドレインは、第２の出力ＦＥＴ３８のゲートに結合される。第２の出力ＦＥ
Ｔのドレインは電源に結合され、ソースは電流源５２に結合され、位相シフト遅
延セルの第２の差分出力５６はソースからとられる。
ている。前記付加的な要素は、前述した要素との関係において実質的に整合した
ものである。付加的な要素は、第２のＲＬＣタンク３４を含む。この第２のＲＬ
Ｃタンクは、抵抗器３２を介して電源に結合された端子と第２の入力ＦＥＴ４２
のドレインに結合された第２の端子とを有する。第２の入力ＦＥＴのゲートには
第２の差分入力が与えられ、ソースは電流源５２に結合されている。第２のＦＥ
Ｔのドレインは、第２の出力ＦＥＴ３８のゲートに結合される。第２の出力ＦＥ
Ｔのドレインは電源に結合され、ソースは電流源５２に結合され、位相シフト遅
延セルの第２の差分出力５６はソースからとられる。
【００１８】 位相シフト遅延セルの差分出力は、加算セルの差分入力となる。従って、異な
る位相シフト遅延セルは異なる共振周波数をもつＲＬＣタンクを有する。かくし
て、第１の位相シフトセルは、所望のＶＣＯ中心周波数よりも大きい共振周波数
を伴うＲＬＣタンクを利用し、第２の位相シフトセルは、所望のＶＣＯ中心周波
数よりも低い共振周波数を伴うＲＬＣタンクを利用する。さらに、前記コンポー
ネントは、ＲＬＣタンクが図１のＰＩ ＶＣＯで使用される時に、所望のＶＣＯ
中心周波数近くの共振周波数を有するように選択される。
る位相シフト遅延セルは異なる共振周波数をもつＲＬＣタンクを有する。かくし
て、第１の位相シフトセルは、所望のＶＣＯ中心周波数よりも大きい共振周波数
を伴うＲＬＣタンクを利用し、第２の位相シフトセルは、所望のＶＣＯ中心周波
数よりも低い共振周波数を伴うＲＬＣタンクを利用する。さらに、前記コンポー
ネントは、ＲＬＣタンクが図１のＰＩ ＶＣＯで使用される時に、所望のＶＣＯ
中心周波数近くの共振周波数を有するように選択される。
【００１９】 図４ａは加算セル回路７０の回路図を示しており、その１つの実施形態におい
てはＧａＡｓ ＭＥＳＦＥＴで実現される。加算セルは、２つの位相シフト遅延
セルにより与えられる差分入力を重みづけされた形で加算し、差分出力信号を出
力する。前記加算オペレーションを行なう上で、加算セルは、任意の位相シフト
セルの共振周波数よりもはるかに高い共振周波数を伴う、低Ｑシャントピーキン
グ直列ＲＬＣタンクを利用する。
てはＧａＡｓ ＭＥＳＦＥＴで実現される。加算セルは、２つの位相シフト遅延
セルにより与えられる差分入力を重みづけされた形で加算し、差分出力信号を出
力する。前記加算オペレーションを行なう上で、加算セルは、任意の位相シフト
セルの共振周波数よりもはるかに高い共振周波数を伴う、低Ｑシャントピーキン
グ直列ＲＬＣタンクを利用する。
【００２０】 図４ａから分かるように、まず初めに加算セルの半分だけを参照すると、ＲＬ
Ｃタンク７５の１つの端子は抵抗器７２を介して電源に結合される。ＲＬＣタン
ク７５の第２の端子は２つの異なる位相遅延セルからの入力端に結合される。よ
り特定的に言うと、第２の端子は、各ゲートに異なる位相遅延セルからの入力が
与えられ、それぞれソースが重みづけ用のＦＥＴ８４及び９０を介して共通の電
流源９６に結合される２つの入力ＦＥＴ８８及び８２のドレインに結合される。
Ｃタンク７５の１つの端子は抵抗器７２を介して電源に結合される。ＲＬＣタン
ク７５の第２の端子は２つの異なる位相遅延セルからの入力端に結合される。よ
り特定的に言うと、第２の端子は、各ゲートに異なる位相遅延セルからの入力が
与えられ、それぞれソースが重みづけ用のＦＥＴ８４及び９０を介して共通の電
流源９６に結合される２つの入力ＦＥＴ８８及び８２のドレインに結合される。
【００２１】 入力ＦＥＴ８８及び入力ＦＥＴ８２は両方共、ＲＬＣタンクの第２の端子に結
合され、ＲＬＣタンクを通る電流は、２つの入力ＦＥＴを通る電流の和である。
ＲＬＣタンクを通る電流、従ってＲＬＣタンクを横断する電圧は、入力ＦＥＴ８
８及び入力ＦＥＴ８２を通る電流の関数となる。これらの電流は、実際には重み
づけＦＥＴ９０のゲートへの制御入力１１８により修正された入力ＦＥＴ８８の
入力と、実際には重みづけＦＥＴ８４のゲートへの制御入力１１２により修正さ
れた入力ＦＥＴ８２の入力とに比例する。かくして、ＲＬＣタンクの第２の端子
における信号は、異なる位相シフトセルからの２つの入力信号の重みづけされた
和である。
合され、ＲＬＣタンクを通る電流は、２つの入力ＦＥＴを通る電流の和である。
ＲＬＣタンクを通る電流、従ってＲＬＣタンクを横断する電圧は、入力ＦＥＴ８
８及び入力ＦＥＴ８２を通る電流の関数となる。これらの電流は、実際には重み
づけＦＥＴ９０のゲートへの制御入力１１８により修正された入力ＦＥＴ８８の
入力と、実際には重みづけＦＥＴ８４のゲートへの制御入力１１２により修正さ
れた入力ＦＥＴ８２の入力とに比例する。かくして、ＲＬＣタンクの第２の端子
における信号は、異なる位相シフトセルからの２つの入力信号の重みづけされた
和である。
【００２２】 前述のように、加算セルにより与えられ任意の位相シフトが小さい場合には、
図２のベクトル図により示される関係が適用される。さらに、図５の多重位相補
間セルについて述べるように、加算セルがほとんど位相シフトを与えない場合に
は、ＶＣＯの有効同調範囲を増大させるために、位相シフトセル及び加算セルの
数を増加させてもよい。従って、ＲＬＣタンクは、図４ｂに例示されている一連
のＲＬＣタンクである。
図２のベクトル図により示される関係が適用される。さらに、図５の多重位相補
間セルについて述べるように、加算セルがほとんど位相シフトを与えない場合に
は、ＶＣＯの有効同調範囲を増大させるために、位相シフトセル及び加算セルの
数を増加させてもよい。従って、ＲＬＣタンクは、図４ｂに例示されている一連
のＲＬＣタンクである。
【００２３】 前記ＲＬＣタンクは、抵抗性コンポーネント、誘導性コンポーネント、及び容
量性コンポーネントを有する。容量性コンポーネントは、直列になっている抵抗
性及び誘導性コンポーネントと並列接続される。コンポーネントは、前述のとお
り、ＲＬＣタンクの共振周波数がＶＣＯの同調範囲内の周波数よりもはるかに大
きくなるように選択される。従って、加算セルのＲＬＣタンクは図４ｃに示すよ
うな伝達関数を有する。ＶＣＯ同調範囲に近い周波数範囲では、ほぼ平坦な位相
対周波数応答、すなわちψ３（ω０）＝０、と同様に大きな位相シフトは全く存
在しない。
量性コンポーネントを有する。容量性コンポーネントは、直列になっている抵抗
性及び誘導性コンポーネントと並列接続される。コンポーネントは、前述のとお
り、ＲＬＣタンクの共振周波数がＶＣＯの同調範囲内の周波数よりもはるかに大
きくなるように選択される。従って、加算セルのＲＬＣタンクは図４ｃに示すよ
うな伝達関数を有する。ＶＣＯ同調範囲に近い周波数範囲では、ほぼ平坦な位相
対周波数応答、すなわちψ３（ω０）＝０、と同様に大きな位相シフトは全く存
在しない。
【００２４】 さらに、図４ａの加算セルは差動式であり、付加的な要素を内含する。前記付
加的な要素は、前記の要素との関連で実質的に整合したものである。付加的な要
素は第２のＲＬＣタンク７４を含む。第２のＲＬＣタンクは、抵抗器７２を介し
て電源に結合される端子及び、入力ＦＥＴ８０及び入力ＦＥＴ８６のドレインに
結合される第２の端子を有する。入力ＦＥＴ８０及び入力ＦＥＴ８６のゲートに
はそれぞれの差分入力１０８，１１４が与えられる。入力ＦＥＴ８０，８６のソ
ースはそれぞれ重みづけＦＥＴ８４，９０を介して共通の電流源９６に結合され
る。ＦＥＴ８０，８６のドレインは、出力ＦＥＴ７６のゲートに結合される。出
力ＦＥＴ７６のドレインは電源に結合され、ソースは電流源１０４に結合され、
そして加算セルの差分出力１００はソースから取られる。
加的な要素は、前記の要素との関連で実質的に整合したものである。付加的な要
素は第２のＲＬＣタンク７４を含む。第２のＲＬＣタンクは、抵抗器７２を介し
て電源に結合される端子及び、入力ＦＥＴ８０及び入力ＦＥＴ８６のドレインに
結合される第２の端子を有する。入力ＦＥＴ８０及び入力ＦＥＴ８６のゲートに
はそれぞれの差分入力１０８，１１４が与えられる。入力ＦＥＴ８０，８６のソ
ースはそれぞれ重みづけＦＥＴ８４，９０を介して共通の電流源９６に結合され
る。ＦＥＴ８０，８６のドレインは、出力ＦＥＴ７６のゲートに結合される。出
力ＦＥＴ７６のドレインは電源に結合され、ソースは電流源１０４に結合され、
そして加算セルの差分出力１００はソースから取られる。
【００２５】 図５は、多重移相補間ＶＣＯを示している。図５の多重位相補間ＶＣＯは、そ
れが位相遅延セル及び加算セルで構成されている点で図１のものと類似している
。しかしながら、図５の多重位相補間ＶＣＯでは、２つ以上の位相シフト遅延セ
ル及び多数の加算セルが使用される。より特定的に言うと、図５の多重位相補間
ＶＣＯは、ｎ個の位相シフト遅延セル１０１ａ〜ｎ及びｎ−１個の加算セル１０
３ａ−（ｎ−１）が用いられる。
れが位相遅延セル及び加算セルで構成されている点で図１のものと類似している
。しかしながら、図５の多重位相補間ＶＣＯでは、２つ以上の位相シフト遅延セ
ル及び多数の加算セルが使用される。より特定的に言うと、図５の多重位相補間
ＶＣＯは、ｎ個の位相シフト遅延セル１０１ａ〜ｎ及びｎ−１個の加算セル１０
３ａ−（ｎ−１）が用いられる。
【００２６】 位相シフト遅延セルは、一連のセルシーケンスを形成し、第１の位相シフト遅
延セル１０１ａはこのシーケンス中の第１のセルであり、第２の位相シフト遅延
セル１０１ｂはシーケンス中の第２のセルであり、そしてｎ番目の位相シフト遅
延セル１０１ｎはシーケンス中のｎ番目のセルである。各セルは、その他のセル
と異なる共振周波数を有する。従って、１つの実施形態においては、シーケンス
中の隣接するセル間の共振周波数の差は△ｆであり、シーケンス中の各後続セル
はシーケンス中の先行セルの共振周波数よりも△ｆだけ大きい共振周波数をもつ
。かくして、一実施形態においてｎ個のセルを仮定すると、ＶＣＯの同調範囲は
シーケンスの中央のセルの共振周波数ｆｃを中心としたものとなり、同調範囲は
約（ｆｃ−△ｆ/ ２）から（ｆｃ＋△ｆ/ ２）となる。
延セル１０１ａはこのシーケンス中の第１のセルであり、第２の位相シフト遅延
セル１０１ｂはシーケンス中の第２のセルであり、そしてｎ番目の位相シフト遅
延セル１０１ｎはシーケンス中のｎ番目のセルである。各セルは、その他のセル
と異なる共振周波数を有する。従って、１つの実施形態においては、シーケンス
中の隣接するセル間の共振周波数の差は△ｆであり、シーケンス中の各後続セル
はシーケンス中の先行セルの共振周波数よりも△ｆだけ大きい共振周波数をもつ
。かくして、一実施形態においてｎ個のセルを仮定すると、ＶＣＯの同調範囲は
シーケンスの中央のセルの共振周波数ｆｃを中心としたものとなり、同調範囲は
約（ｆｃ−△ｆ/ ２）から（ｆｃ＋△ｆ/ ２）となる。
【００２７】 ２つの隣接する位相シフト遅延セルは各々１つの加算セルに対する入力を与え
る。さらに、シーケンス中の第１の位相シフトセル及び最後の位相シフトセルを
除いて、位相シフトセルは各々２つの異なる加算セルに対して入力を与える。従
って、ｎ個の全ての位相シフトセルに対して、位相シフト遅延セルから入力を受
理するｎ−１個の加算セルが存在する。
る。さらに、シーケンス中の第１の位相シフトセル及び最後の位相シフトセルを
除いて、位相シフトセルは各々２つの異なる加算セルに対して入力を与える。従
って、ｎ個の全ての位相シフトセルに対して、位相シフト遅延セルから入力を受
理するｎ−１個の加算セルが存在する。
【００２８】
【外２】
【００２９】 多重位相補間ＶＣＯをより完全に探究するため、多重位相補間ＶＣＯのサブセ
ット（図５）の動作について探究する。この多重位相補間ＶＣＯのサブセット（
図５）は３つの位相遅延セル１０１ａ−ｃと３つの加算用セル１０３ａ−ｃを含
む。第１の位相遅延セルは第１の加算セル１０３ａに与えられる出力を有する。
第２の位相シフト遅延セル１０１ｂは、第１の加算セル１０３ａ及び第２の加算
セル１０３ｂの両方に与えられる出力を有する。第３の位相シフトセルは、第２
の加算セルに与えられる出力を有する。かくして、第１の加算セルは、第１及び
第２の位相シフトセルからの入力を受理し、第２の加算セルは、第２及び第３の
位相シフトセルからの入力を受理する。
ット（図５）の動作について探究する。この多重位相補間ＶＣＯのサブセット（
図５）は３つの位相遅延セル１０１ａ−ｃと３つの加算用セル１０３ａ−ｃを含
む。第１の位相遅延セルは第１の加算セル１０３ａに与えられる出力を有する。
第２の位相シフト遅延セル１０１ｂは、第１の加算セル１０３ａ及び第２の加算
セル１０３ｂの両方に与えられる出力を有する。第３の位相シフトセルは、第２
の加算セルに与えられる出力を有する。かくして、第１の加算セルは、第１及び
第２の位相シフトセルからの入力を受理し、第２の加算セルは、第２及び第３の
位相シフトセルからの入力を受理する。
【００３０】 第１の加算セル及び第２の加算セルは各々第３の加算用セル１０３ｃに対して
入力を与える。この実施形態のサブセット内で、第３の加算セルは第１，第２及
び第３の位相シフトセルの入力としてその出力を提供する。 位相シフトセルの動作は、図３に関して前述したとおりである。しかしながら
、前記サブセットにおいては、第３の加算セルは第１の位相シフトセル又は第２
の位相シフトセルのいずれよりも大きい出力範囲を有する。換言すると、３つの
位相シフトセルは加算セルに与えられる共振周波数の範囲を増大させる。加算セ
ル出力信号の多重レベル加算は、一部において、ＶＣＯ周波数同調範囲での加算
セルによる位相シフトの一般的な欠如に起因して可能である。しかしながら、実
際には、コンポーネント許容誤差の変動が、例えば、加算セル出力に幾分かの移
相を付加し、それによってＶＣＯの同調範囲と同様に加算用セルの可能なレベル
数が制限される。
入力を与える。この実施形態のサブセット内で、第３の加算セルは第１，第２及
び第３の位相シフトセルの入力としてその出力を提供する。 位相シフトセルの動作は、図３に関して前述したとおりである。しかしながら
、前記サブセットにおいては、第３の加算セルは第１の位相シフトセル又は第２
の位相シフトセルのいずれよりも大きい出力範囲を有する。換言すると、３つの
位相シフトセルは加算セルに与えられる共振周波数の範囲を増大させる。加算セ
ル出力信号の多重レベル加算は、一部において、ＶＣＯ周波数同調範囲での加算
セルによる位相シフトの一般的な欠如に起因して可能である。しかしながら、実
際には、コンポーネント許容誤差の変動が、例えば、加算セル出力に幾分かの移
相を付加し、それによってＶＣＯの同調範囲と同様に加算用セルの可能なレベル
数が制限される。
【００３１】 多重位相補間ＶＣＯの同調範囲は、位相シフトセルの数及び各位相シフトセル
の共振周波数間の周波数の差によって大方決定される。かくして、各位相シフト
セルがセルシーケンス内の直前の位相シフトセルの共振周波数よりも大きい共振
周波数を有する場合には、３位相セルＶＣＯは２位相シフトセルＶＣＯの約２倍
の有効同調範囲を有することになる。ｎ個の位相シフトセルを伴う多重位相補間
ＶＣＯにおいては、有効同調範囲は２位相シフトセルＶＣＯの同調範囲の約ｎ倍
となる。
の共振周波数間の周波数の差によって大方決定される。かくして、各位相シフト
セルがセルシーケンス内の直前の位相シフトセルの共振周波数よりも大きい共振
周波数を有する場合には、３位相セルＶＣＯは２位相シフトセルＶＣＯの約２倍
の有効同調範囲を有することになる。ｎ個の位相シフトセルを伴う多重位相補間
ＶＣＯにおいては、有効同調範囲は２位相シフトセルＶＣＯの同調範囲の約ｎ倍
となる。
【００３２】 かくして、本発明の実施形態は位相補間ＶＣＯを提供する。本発明のＶＣＯは
、本発明の精神又は属性から逸脱することなくその他の特定の形態でも実施可能
である。従って、記述されてきた実施形態は、あらゆる点で例示を目的とするも
ので制限的な意味をもたないものであるとみなされることが望まれ、本発明の範
囲を指示するためには、以上の記述ではなくむしろ添付のクレーム及びその等価
物を参照すべきである。
、本発明の精神又は属性から逸脱することなくその他の特定の形態でも実施可能
である。従って、記述されてきた実施形態は、あらゆる点で例示を目的とするも
ので制限的な意味をもたないものであるとみなされることが望まれ、本発明の範
囲を指示するためには、以上の記述ではなくむしろ添付のクレーム及びその等価
物を参照すべきである。
本発明のこれらの及びその他の特長、態様及び利点は、以下の記述、添付クレ
ーム及び添付図面を参照することによってより良く理解できることだろう。
ーム及び添付図面を参照することによってより良く理解できることだろう。
【図１】 図１は、２つの位相シフト遅延セル及び加算セルを伴う位相補間ＶＣＯ（ＰＩ ＶＣＯ）の一実施形態のブロック図である。
【図２】 図２は、図１の加算セルから出力された正規化された加算信号のベクトル図で
ある。
ある。
【図３ａ】 図３ａは、図１の位相シフト遅延セルの回路構成を示した図である。
【図３ｂ】 図３ｂは、図３ａの位相シフト遅延セルのＬＣタンクを示した図である。
【図３ｃ】 図３ｃは、図３ａの位相シフト遅延セルの伝達関数を示した図である。
【図４ａ】 図４ａは、図１の加算セルの回路構成を示した図である。
【図４ｂ】 図４ｂは、図３ａの加算セルの一連のＲＬＣタンクを示した図である。
【図４ｃ】 図４ｃは、直列ＲＬＣタンクのための伝達関数を示す。
【図５】 図５は、Ｎ−多重ＰＩ ＶＣＯを示した図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J081 AA02 BB10 CC00 CC06 CC18 CC22 EE02 EE03 EE04 EE19 FF09 KK02 KK14 KK22 LL05 MM01 MM04 5J098 AA02 AA11 AA14 AA16 AB03 AB12 AC04 AC09 AC13 AD03 AD06 DA03 DA06
Claims (12)
- 【請求項１】 位相シフト信号を生成する複数の位相シフトセルと、 位相シフト信号を累積加算するための複数の補間セルと、 を含んで成る電圧制御発振器。
- 【請求項２】 位相シフト遅延セルが、 電圧ラインに結合された第１の端子及び第１のトランジスタの第１の端子に結
合された第２の端子を有し、前記第１のトランジスタは第１の遅延セルＬＣ共振
回路の第２の端子に結合された第１の端子、電流源に結合された第２の端子、及
び第１の入力端に結合されたゲートを有する第１のＬＣ共振回路と、 電圧ラインに結合された第１の端子及び第２のトランジスタの第１の端子に結
合された第２の端子を有し、前記第２のトランジスタは第２の遅延セルＬＣ共振
回路の第２の端子に結合された第１の端子、電流源に結合された第２の端子、及
び第２の入力端に結合されたゲートを有する第２のＬＣ共振回路と、 を含んで成る、請求項１に記載の電圧制御発振器。 - 【請求項３】 補間セルが、 電圧ラインに結合された第１の端子及び第１の補間セルトランジスタの第１の
端子に結合された第２の端子を有し、前記第１の補間用セルトランジスタは第１
の補間セルＬＣ共振回路の第２の端子に結合された第１の端子、電流源に結合さ
れた第２の端子、及び第１の補間セル入力端に結合されたゲートを有する第１の
補間セルＬＣ共振回路と、 電圧ラインに結合された第１の端子及び第２の補間セルトランジスタの第１の
端子に結合された第２の端子を有し、前記第２の補間セルトランジスタは第２の
補間セルＬＣ共振回路の第２の端子に結合された第１の端子、電流源に結合され
た第２の端子、及び第２の補間セル入力端に結合されたゲートを有する第２の補
間セルＬＣ共振回路と、 出力端に結合された第１の端子、電流源に結合され第２のトランジスタに結合
された第２の端子、及び第３の入力端に結合されたゲートを有する第３のトラン
ジスタと、 出力端に結合された第１の端子、電流源に結合され第１のトランジスタに結合
された第２の端子、及び第４の入力端に結合されたゲートを有する第４のトラン
ジスタと、 を含んで成る、請求項１に記載の電圧制御発振器。 - 【請求項４】 各々が共通の入力信号を受信し、共通の入力信号との関係に
おいて位相シフトされた位相シフト出力信号を出力する複数の位相シフトセルで
あって、各位相シフトセルからの位相シフト出力信号が他の位相シフトセルから
の位相シフト出力信号とは異なる位相シフト量を有する位相ソフトセルと、 少なくとも２つの位相シフトセルからの位相シフト出力信号を受理し、前記位
相シフト出力信号の和を表わす信号を出力する少なくとも１つの加算セルと、 を含んで成る電圧制御発振器。 - 【請求項５】 ｎ個の位相シフトセル及びｎ−１レベルの加算セルが存在す
る、請求項４に記載の電圧制御発振器。 - 【請求項６】 ｎ−１レベルの加算用セルの第１のレベルが、位相シフト出
力信号を受理し、加算セルの残りのｎ−１レベルが位相シフト出力信号の和を表
わす信号を受信する、請求項５に記載の電圧制御発振器。 - 【請求項７】 中心周波数周辺の周波数同調範囲内で制御可能な周波数の発
振信号を提供する電圧制御発振器であって、 発振信号を受理し、この発振信号との関係において、正の位相シフト量を有す
る第１の位相シフト出力信号を出力する第１の位相シフトセルと、 発振信号を受理し、この発振信号との関係において負の位相シフト量を有する
第２の位相シフト出力信号を出力する第２の位相シフトセルと、 第１の位相シフト出力信号及び第２の位相シフト出力信号を受信し、第１の位
相シフト出力信号と第２の位相シフト出力信号の加算に基づく発振信号を出力す
る加算セルと、 を含む電圧制御発振器。 - 【請求項８】 第１の位相シフトセルが中心周波数よりも小さい共振周波数
をもつ第１のＬＣタンクを含んで成り、第２の位相シフトセルが中心周波数より
も大きい共振周波数を有する第２のＬＣタンクを含んで成る、請求項７に記載の
電圧制御発振器。 - 【請求項９】 加算セルが加算セルＬＣタンクを含み、加算セルＬＣタンク
が中心周波数を中心とするほぼゼロの位相シフトを有する、請求項８に記載の電
圧制御発振器。 - 【請求項１０】 加算セルＬＣタンクが中心周波数よりも大きい共振周波数
を有する、請求項９に記載の電圧制御発振器。 - 【請求項１１】 第１のＬＣタンク及び第２のＬＣタンクが並列ＬＣタンク
であり、加算セルＬＣタンクが直列ＬＣタンクである、請求項１０に記載の電圧
制御発振器。 - 【請求項１２】 加算セルが修正型ギルバートセルを含んで成り、この修正
がギルバートセルの加算ノードにおけるＬＣタンクを使用しておこなわれる、請
求項１１に記載の電圧制御発振器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US9490398P | 1998-07-31 | 1998-07-31 | |
| US60/094,903 | 1998-07-31 | ||
| PCT/US1999/017357 WO2000007290A1 (en) | 1998-07-31 | 1999-07-31 | Multiple-phase-interpolation lc voltage-controlled oscillator |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010149577A Division JP5281045B2 (ja) | 1998-07-31 | 2010-06-30 | 多重補間ｌｃ電圧制御発振器 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
| JP2000562997A Withdrawn JP2002521948A (ja) | 1998-07-31 | 1999-07-31 | 多相補間ｌｃ電圧制御発振器 |
| JP2010149577A Expired - Fee Related JP5281045B2 (ja) | 1998-07-31 | 2010-06-30 | 多重補間ｌｃ電圧制御発振器 |
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| JP2010149577A Expired - Fee Related JP5281045B2 (ja) | 1998-07-31 | 2010-06-30 | 多重補間ｌｃ電圧制御発振器 |
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| EP (1) | EP1020023B1 (ja) |
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| DE (1) | DE69942737D1 (ja) |
| WO (1) | WO2000007290A1 (ja) |
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|---|---|---|---|---|
| WO2010131497A1 (ja) * | 2009-05-15 | 2010-11-18 | マークデバイシス株式会社 | 擬似共振型複合共振回路 |
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|---|---|---|---|---|
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| US7412477B1 (en) * | 2003-10-07 | 2008-08-12 | Xilinx, Inc. | Interpolation of signals from a delay line |
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