JP5281045B2

JP5281045B2 - 多重補間ｌｃ電圧制御発振器

Info

Publication number: JP5281045B2
Application number: JP2010149577A
Authority: JP
Inventors: ケイ，イージュン
Original assignee: Vitesse Semiconductor Corp
Current assignee: Microsemi Communications Inc
Priority date: 1998-07-31
Filing date: 2010-06-30
Publication date: 2013-09-04
Anticipated expiration: 2019-07-31
Also published as: EP1020023B1; US6204733B1; JP2002521948A; JP2010273357A; EP1020023A1; EP1020023A4; ATE480902T1; DE69942737D1; WO2000007290A1

Description

関連出願に対するクロスリファレンス
本出願は、名称を「２. ５ＧHzの多重補間ＬＣ電圧制御発振器」という１９９８年７月３１日に出願された仮出願第６０／０９４，９０３号の優先権を主張するものである。この仮出願は、参照することによって、記載されるように完全に本書に包含される。

発明の背景
本発明は一般に、電圧制御発振器に関する。より詳細には、ＬＣ電圧制御発振器のための方法、及び装置に関する。

発振器は、デジタルシステムにおいてクロック信号を提供するために広く使用される。多くの応用において、クロック信号の周波数、又は位相は、調整が必要とされる可能性がある。この応用の一例は、デジタルデータ通信システムにおける受信ユニットである。デジタル形式でのデータ送信は、広範囲にわたり実施される。デジタルデータの転送における重要な考慮事項は、データの転送速度である。転送するデータと共にクロック信号を内含させることによって、データ送信のために利用可能な帯域幅が減少する。従って、伝送されたデータを回復するために、受信ユニットは、受信ユニットの内部クロックを受信データの周波数、及び位相に同期させる手段を必要とすることが多い。

制御可能な発振器を使用して、受信ユニットのクロック信号を提供することが多い。電圧制御発振器（ＶＣＯ）のような制御可能な発振器は、周波数、及び位相の双方で調整可能であるので、受信データの周波数、及び位相に同調させることが可能である。このため、電圧制御発振器は、通信システムで広く使用され、具体的にはフェーズロックドループ（ＰＬＬ、phase locked loops）、及びクロックリカバリ回路（ＣＲＣ、clock recovery circuits）などの応用において使用されている。

これらの通信システムは、モノリシック集積回路を使用することが多い。しかしながらモノリシック集積回路は、温度変動のようなプロセス変動の影響を受け、回路の構成素子に影響を及ぼす。このプロセス変動は、チップ上に組込まれる発振器の同調周波数を含む性能に影響を及ぼす。

一定範囲の周波数において、クロック信号を提供することが可能なＶＣＯの１つの形式は、ダイオードバラクタを使用するＬＣ発振器である。ダイオードバラクタは、調整可能なキャパシタンスを提供し、これによって、発振器周波数の調整が可能になる。しかしながら、ダイオードバラクタを使用するＬＣ発振器は、問題がなくはない。例えば、ダイオードバラクタは、電圧−電流の線形範囲が制限されることがあるため、線形範囲が所望の目的のために充分な大きさでない場合は、設計がより困難になる。さらに、集積回路上にダイオードバラクタを形成するとき、温度変動などのプロセス変動は、ＶＣＯの所望の性能よりも低い性能をもらす可能性がある。

２つの異なる遅延経路の補間に基づく電圧制御ＬＣ同調発振器が、１９９２年３月のＩＥＥＥＪ.Solid−State Circuits 第２７巻、第３号ｐ４４４のＮ. N.Nguyen及び R.Meyer著「１. ８ＧHzのモノリシックＬＣ電圧制御発振器（A 1. 8 GHz Monolithic LC Voltage-Controlled Oscillator）」の中で報告されている。この報告は、参照することによって、全ての目的にために本明細書に包含される。しかしながら、この電圧制御ＬＣ同調発振器は、ＶＣＯ同調範囲と共振器Ｑ値との間の構造的なコンフリクトを有する。

ＶＣＯにリング発振器が使用されることがある。リング発振器は、各遅延セルの遅延を変更することによって、発振器周波数を変更する遅延セルのリングである。リング発振器は、広範な同調範囲を提供できるが、遅延セル内にＱが高い要素が不足するために、リング発振器の段がそれぞれ、システム内にノイズを生じさせる。このため、リング発振器もまた、高い位相ノイズを有することが多い。

発明の要約
本発明は、位相補間電圧制御発振器を提供する。電圧制御発振器は、複数の位相シフトセルを有する。位相シフトセルは、共通入力を受信し、共通入力信号に対して位相がシフトした位相シフト出力信号を出力する。位相シフトセルはそれぞれ、他の位相シフトセルと異なる量で、出力信号を位相シフトさせる。加算セルは、少なくとも２つの位相シフトセルの位相シフト出力信号を受信し、位相シフト出力信号の和を表す信号を出力する。１つの実施形態では、ｎ個の位相シフトセルと、ｎ−１個のレベルの加算セルが存在し、第１のレベルの加算セルは、位相がシフトした出力信号を受信し、他のレベルの加算セルは、他の加算セルが提供する位相シフト出力信号の和を示す信号を受信する。

１つの実施形態において、本発明は、周波数が、中心周波数の近辺の同調範囲内の周波数で制御される発振信号を提供する電圧制御発振器を提供する。電圧制御発振器において、中心周波数よりも小さい共振周波数、又は中心周波数よりも大きい共振周波数のいずれかの共振周波数を有するＬＣタンクを有する位相シフトセルは、中心周波数の近辺で位相シフトがほとんどない加算セルＬＣタンク有する加算セルに、位相シフト信号を提供する。１つの実施形態において、加算セルは、修正ギルバートセルを含み、修正は、ギルバートセルの加算におけるＬＣタンクの使用である。

本発明のこれらの及びその他の特長、態様及び利点は、以下の説明、特許請求の範囲、及び添付図面を参照することによってより良く理解できることだろう。

２つの位相シフト遅延セルと、加算セルとを有する位相補間ＶＣＯ（ＰＩＶＣＯ）の一実施形態のブロックを概略的に示す図である。図１の加算セルから出力される正規化された加算信号のベクトルを示す図である。図１の位相シフト遅延セルの回路構成を示す図である。図３ａの位相シフト遅延セルのＬＣタンクを示す図である。図３ａの位相シフト遅延セルの伝達関数を示す図である。図１の加算セルの回路構成を示す図である。図３ａの加算セルの直列ＲＬＣタンクを示す図である。直列ＲＬＣタンクのための伝達関数を示す図である。Ｎ−多重ＰＩＶＣＯを示した図である。

詳細な説明
図１は、本発明に係る位相補間ＶＣＯ（ＰＩＶＣＯ）の１つの実施形態のブロック図を説明するものである。このＰＩＶＣＯは、２つのタイプの機能的セルを含む。すなわちＡセルと、Ｓセルとである。図に示されるように、第１のＡセル（Ａ１）１１、及び第２のＡセル（Ａ２）１３はそれぞれ、第１の位相シフト信号１７、及び第２の位相シフト信号１９を生成する。第１の位相シフト信号、及び第２の位相シフト信号は、所与の周波数における信号を、第１のＡセル、及び第２のＡセルの双方に加えるとき、互いに異なる位相シフトを有する信号である。したがって、Ａセルは、位相シフト遅延セルである。

Ｓセル１５は、第１の位相シフト信号と、第２の位相シフト信号とを受信し、位相シフト信号を加算することによって、出力加算信号を形成する。加算は、Ｓセルが前記２つの位相シフト信号の相対的な重み付けを決定する制御信号１８もまた受信することによって、重み付けする方法で実行される。出力加算信号は、２つのＡセルに入力として提供される。

さらに図１の実施形態は、Ｓセルの出力に信号e^jω0tを加える効果を考慮することによって、さらに理解することができる。信号e^jωotは、振幅が１であり、周波数がω０であり、初期の位相がゼロである。Ｓセルの出力端に信号e^jω0tを加えることにより、第１の位相シフトセル遅延セル、及び第２の位相シフトセル遅延セルに信号e^jω01が加えられる結果になる。一般に、位相シフト遅延セルは、入力信号と比較するとき、位相シフトされ、変更された振幅を有する信号を出力する。位相シフトの量は、入力信号の周波数に依存し、φ（ω０）と書くことができる。したがって、第１のＡセルに信号e^jω0tを加えることにより、第１のＡセルは、第１の位相シフト信号として信号a₁e^{j(ω0t+φ1(ω0))}を出力する。同様に、第２のＡセルに信号e^jω01を加えることにより、第２のＡセルは、第２の位相シフト信号として信号a₂e^{j(ω0t+φ2(ω0))}を出力する。

加算セルＳは、第１の位相シフト信号と、第２の位相シフト信号とを順に組み合わせる。組み合わせを実行するときに、加算セルＳは、ｘとして示される加算セルＳの制御信号をさらに使用する。第１の位相シフト信号、及び第２の位相シフト信号の寄与を重み付けするとき、発振条件において、組み合わされた信号が当初の信号ｅ^jw0tに等しいことが要求される。これは以下の式で与えられる。
[(x(a₁e^jφ1(ω0)) + (1−x)a₂e^jφ2(w0)]e^jφ3(ω0) = 1 （１）
ここで、ψ３（ω０）は加算セルＳによる位相シフトである。

図２において、これは、ψ３（ω０）＝０であると仮定して、グラフに示される。図２は、第１のＡセル、及び第２のＡセルからの出力信号を加算した後に正規化される（normalized）加算信号のベクトルを示す図である。第１のＡセルからの出力信号は、大きさｘａ₁、及び位相角φ１の上向きベクトルで表わされる。第２のＡセルからの出力信号は、大きさ（１−ｘ）ａ₂、及び位相角ψ２の下向きベクトルで表わされる。特定の制御信号ｘにおいて、式（１）を充足する周波数ω０がある場合は、発振は、ω０において起こる。ｘの値を調整することによって、ＶＣＯは調整されて、第１のＡセルの共振周波数と、第２のＡセルの共振周波数との間にある周波数で発振する。

本発明に係る１つの実施形態において、図１のＡセル、及びＳセルは、固定値のＬＣ同調回路によって実現される。図３ａにおいて、差動遅延セル３０（すなわち位相シフトセル）の簡略化した回路図を示す。まず、差動遅延セルの半分のみを参照すると、ＲＬＣタンク３６は、第１の端子において、抵抗器３２を介して電源４６に接続される。ＲＬＣタンクの第２の端子は、入力ＦＥＴ４４によって、第１の差動入力信号に事実上接続される。より具体的には、ＲＬＣタンクの第２の端子は、ゲートに第１の差動入力信号が提供される入力ＦＥＴのドレインに接続される。第１の入力ＦＥＴのソースは、電流源５２に接続される。また、ＲＬＣタンクの第２の端子は、出力ＦＥＴ４０のゲートに接続される。出力ＦＥＴのドレインは、電源に接続され、ソースは、電流源５２に接続され、位相シフト遅延セルの出力は、出力ＦＥＴのソースから引き出される。したがって、入力ＦＥＴに第１の差動入力信号を入力ＦＥＴに加えることにより、ＲＬＣタンクを流れる電流が変化する。これによって、第１のＲＬＣタンクの電圧が順に変化する。電圧の変化は、ＲＬＣタンクの特性に依存する。

図３ｂに、第１のＲＬＣタンクの回路図を示す。ＲＬＣタンクは、誘導性構成素子Ｌｉ７１と、抵抗性構成素子Ｒｉ７３と、容量性構成素子Ｃｉ７５とを並列に有する。ＲＬＣタンクの構成素子は、ＲＬＣタンクが振動減衰（underdamped）であるように、選択され、それ故に、十分な利得を有するように選択される。すなわちタンクの共振周波数で高いＱ値を有するように選択される。さらに、構成素子は、所望のＶＣＯ中心周波数の近傍でＲＬＣタンクが共振周波数を有するように選択される。図３ｃは、共振周波数ｆｃ近傍の並列ＲＬＣタンクの伝達関数を示す。図に示されるように、この伝達関数は、共振周波数ｆｃの周囲の周波数における小さな変化に対して、大きな位相シフトを示す。したがって、共振周波数ｆｃの周囲の小さな周波数の変化は、出力において、相対的に大きな位相シフトを生成する。さらに、伝達関数は、大きな共振ピーク有する。すなわち高いＱ値を有する。したがって、共振周波数の周囲の出力信号の振幅は、他の周波数の周囲よりも非常に大きい。したがって、ＲＬＣタンクは、入力信号をフィルタリングする帯域通過フィルタとして作動して、信号のノイズを減少させる。

さらに、図３ａの位相シフト遅延セルは差動式であり、付加的な素子を有する。付加的な素子は、上述の要素に対して実質的に一致する。付加的な素子は、第２のＲＬＣタンク３４を含む。この第２のＲＬＣタンクは、抵抗器３２によって電源に接続される端子と、第２の入力ＦＥＴ４２のドレインに接続される第２の端子とを有する。第２の入力ＦＥＴのゲートに第２の差動入力が提供され、ソースは、電流源５２に接続される。第２のＦＥＴのドレインは、第２の出力ＦＥＴ３８のゲートに接続される。第２の出力ＦＥＴのドレインは、電源に接続され、ソースは、電流源６０に接続され、位相シフト遅延セルの第２の差動出力５６は、ソースから引き出される。

位相シフト遅延セルの差動出力は、加算セルの差動入力となる。したがって、異なる位相シフト遅延セルは、異なる共振周波数を有するＲＬＣタンクを有する。したがって、第１の位相シフトセルは、所望のＶＣＯ中心周波数よりも大きい共振周波数を有するＲＬＣタンクを利用し、第２の位相シフトセルは、所望のＶＣＯ中心周波数よりも低い共振周波数を有するＲＬＣタンクを利用する。さらに、構成素子は、ＲＬＣタンクが図１のＰＩＶＣＯで使用するときに、所望のＶＣＯ中心周波数近くの共振周波数を有するように選択される。

図４ａに、１つの実施形態において、ＧａＡｓＭＥＳＦＥＴで実現される加算セル回路７０の回路図を示す。加算セルは、２つの位相シフト遅延セルが提供する差動入力を重み付けした方法で加算し、差動出力信号を出力する。加算操作を実施するときに、加算セルは、いずれの位相シフトセルの共振周波数よりも著しく高い共振周波数を有し、低いＱのピークが端に寄った（shunt-peaking）直列ＲＬＣタンクを利用する。

図４ａに示すように、まず加算セルの半分だけを参照すると、ＲＬＣタンク７５の第１の端子は、抵抗器７２を介して電源に接続される。ＲＬＣタンク７５の第２の端子は、異なる２つの位相遅延セルからの入力に接続される。より具体的には、第２の端子は、２つの入力ＦＥＴ８８、及び８２のドレインに接続される。入力ＦＥＴ８８、及び８２のゲートには、異なる位相遅延セルからの入力が提供され、入力ＦＥＴ８８、及び８２のソースは、重み付けするＦＥＴ８４、及び９０を介して共通の電流源９６にそれぞれ接続される。

入力ＦＥＴ８８及び入力ＦＥＴ８２の双方は、ＲＬＣタンクの第２の端子に接続される。ＲＬＣタンクを流れる電流は、２つの入力ＦＥＴを流れる電流の和である。したがって、ＲＬＣタンクを流れる電流、及びＲＬＣタンクに印加される電圧は、入力ＦＥＴ８８と、入力ＦＥＴ８２とを流れる電流の関数である。重み付けＦＥＴ９０のゲートへの制御入力１１８により事実上修正されて入力ＦＥＴ８８に加えられる入力と、重み付けＦＥＴ８２のゲートへの制御入力１１２により事実上修正されて入力ＦＥＴ８２に加えられる入力とに、これらの電流は、比例する。したがって、ＲＬＣタンクの第２の端子の信号は、異なる位相シフトセルからの２つの入力信号を重み付けした和である。

上述のように、加算セルが提供する位相シフトがいずれも小さい場合には、図２のベクトル図により示される関係が適用される。さらに、図５の多重位相補間セルに対して説明するように、加算セルが位相シフトをほとんど提供しない場合には、多数の位相シフトセル、及び加算セルを使用して、ＶＣＯの事実上の同調範囲を広げることができる。したがって、ＲＬＣタンクは、図４ｂに示されるような直列のＲＬＣタンクである。

前記ＲＬＣタンクは、抵抗性構成素子と、誘導性構成素子と、容量性構成素子とを有する。容量性構成素子は、直列の抵抗性及び誘導性構成素子に並列に接続される。上述のように、構成素子は、ＲＬＣタンクの共振周波数がＶＣＯの同調範囲内の周波数よりも著しく大きくなるように選択される。したがって、加算セルのＲＬＣタンクは、図４ｃに示すような伝達関数を有する。ＶＣＯ同調範囲に近接する周波数範囲では、概して位相シフトはなく、同時にほぼ平坦な位相-周波数応答を有する、すなわちψ３（ω０）＝０である。

さらに、図４ａの加算セルは差動式であり、付加的な要素を有する。付加的な素子は、上述の要素に対して実質的に一致する。付加的な要素は、第２のＲＬＣタンク７４を含む。第２のＲＬＣタンクは、抵抗器７２によって電源に接続される端子と、入力ＦＥＴ８０、及び入力ＦＥＴ８６のドレインに接続される第２の端子とを有する。入力ＦＥＴ８０、及び入力ＦＥＴ８６のゲートはそれぞれ、差動入力１０８、及び１１４が提供される。入力ＦＥＴ８０、及び８６のソースはそれぞれ、重み付けＦＥＴ８４、及び９０を介して共通の電流源９６に接続される。ＦＥＴ８０、及び８６のドレインは、出力ＦＥＴ７６のゲートに接続される。出力ＦＥＴ７６のドレインは、電源に接続され、ソースは、電流源１０４に接続され、加算セルの差動出力１００は、ソースから引き出される。

図５に、多重移相補間ＶＣＯを示す。図５の多重位相補間ＶＣＯは、それが位相遅延セルと、加算セルとで構成されている点で図１の位相補間ＶＣＯと類似する。しかしながら、図５の多重位相補間ＶＣＯでは、２つより多い位相シフト遅延セルと、多数の加算セルとが使用される。より詳細には、図５の多重位相補間ＶＣＯは、ｎ個の位相シフト遅延セル１０１ａ〜ｎと、ｎ−１個の加算セル１０３ａ−（ｎ−１）を有する。

位相シフト遅延セルは、セルの列を形成する。第１の位相シフト遅延セル１０１ａは、列の第１のセルであり、第２の位相シフト遅延セル１０１ｂは、列の第２のセルであり、ｎ番目の位相シフト遅延セル１０１ｎは、列のｎ番目のセルである。セルはそれぞれ、他のセルと異なる共振周波数を有する。したがって、１つの実施形態において、列の中の隣接するセルの間の共振周波数の差異は、△ｆである。列の中の次のセルは、列の中の先のセルの共振周波数よりそれぞれ△ｆ大きい共振周波数を有する。したがって、１つの実施形態においてｎ個のセルを仮定すると、ＶＣＯの同調範囲は、列の中央のセルの共振周波数ｆｃを中心とし、同調範囲は、おおよそ（ｆｃ−△ｆ/２）〜（ｆｃ＋△ｆ/２）である。

２つの隣接する位相シフト遅延セルはそれぞれ、１つの加算セルに入力を提供する。さらに、列の中の第１の位相シフトセルと、最後の位相シフトセルとを除いて、位相シフトセルはそれぞれ、異なる２つの加算セルに入力を提供する。したがって、ｎ個の全ての位相シフトセルごとに、位相シフト遅延セルから入力を受信するｎ−１個の加算セルがある。

さらに、２つの加算セルはそれぞれ、さらに加算するセルに入力を提供する。これは、第１の加算セルセットが位相シフト遅延セルから入力を受信するのと同様の方法で達成される。したがって、位相シフト遅延セルと、加算セルとは、（図５に示すように）位相シフト遅延セルが底辺を形成し、単一の加算セルが頂点を形成する三角形構成を形成すると見なしてもよい。いくつかのレベル加算セルは、三角形の頂点を形成する単一の加算セルと、位相シフト遅延セルとの間に補間される。したがって、多重位相補間ＶＣＯにｎ個の位相シフト遅延セルがある場合には、ｎ−１個の加算セルのレベルがあり、

個の加算セルがある。

多重位相補間ＶＣＯを、さらに十分に探究するために、多重位相補間ＶＣＯのサブセット（図５）の動作を探究する。この多重位相補間ＶＣＯのサブセット（図５）は３つの位相遅延セル１０１ａ−ｃと、３つの加算セル１０３ａ−ｃを有する。第１の位相遅延セルは、第１の加算セル１０３ａに提供される出力を有する。第２の位相シフト遅延セル１０１ｂは、第１の加算セル１０３ａと、第２の加算セル１０３ｂとの双方に提供される出力を有する。第３の位相シフトセルは、第２の加算セルに提供される出力を有する。したがって、第１の加算セルは、第１の位相シフトセルと、第２の位相シフトセルとからの入力を受信し、第２の加算セルは、第２の位相シフトセルと、第３の位相シフトセルとからの入力を受信する。

第１の加算セル、及び第２の加算セルはそれぞれ、第３の加算セル１０３ｃに入力を提供する。説明される実施形態のサブセットにおいて、第３の加算セルは、第１の位相シフトセルと、第２の位相シフトセルと、第３の位相シフトセルとに、入力として出力を提供する。

位相シフトセルの動作は、図３に関して先に説明した。しかしながら、説明されるサブセットにおいて、第３の加算セルは、第１の位相シフトセル、又は第２の位相シフトセルのいずれかより大きい出力範囲を有する。すなわち、３つの位相シフトセルは、加算セルに提供される共振周波数の増大範囲（increase range of resonant frequencies）を提供する。加算セルの出力信号の多重レベル加算は、ＶＣＯ周波数同調範囲において、加算セルによる位相シフトが全体的に不足することにより、ある程度可能である。しかしながら、実際には、構成素子の許容誤差の変化が、加算セルの出力に多少の位相シフトを加えることによって、加算セルのレベルの可能な数と、ＶＣＯの同調範囲とが限定される。

多重位相補間ＶＣＯの同調範囲は、位相シフトセルの数と、それぞれの位相シフトセルの共振周波数の間の周波数の差によってほぼ決定される。したがって、位相シフトセルがそれぞれ、セルの列の直前の位相シフトセルの共振周波数よりも大きい共振周波数を有する場合には、３個の位相セルのＶＣＯは、２個の位相シフトセルのＶＣＯの約２倍の有効な同調範囲を有することになるであろう。ｎ個の位相シフトセルを有する多重位相補間ＶＣＯにおいて、有効同調範囲は、２個の位相シフトセルのＶＣＯの同調範囲の約ｎ倍となるであろう。

このように、本発明の実施形態は、位相補間ＶＣＯを提供する。本発明に係るＶＣＯは、本発明の精神、又は属性から逸脱することなく、他の特定の形式で具現化できる。したがって、説明される実施形態は、あらゆる点で実例であり、限定されないように考えることが望まれ、本発明の範囲を指示するためには、これまでの記述でなく、むしろ添付されるクレーム及びその均等が参照される。

Claims

制御信号に基づいて、所定の範囲で発振周波数が制御される発振信号を提供する電圧制御発振器であって、
共通の入力信号の位相をシフトして位相シフト信号を出力するｎ個の位相シフト遅延セルであって、位相シフト遅延セルはそれぞれ、異なる位相特性、及び異なる共振周波数を有するＲＬＣ回路を備え、前記ｎは、４以上の数である位相シフト遅延セルと、
前記制御信号による重み付けに基づいて、それぞれが２つの被加算信号を加算して加算信号を出力するように構成される、ｎ−１個のレベルに配置される加算セルと、
を有し、前記ｎ個の位相シフト遅延セルの２個の位相シフト遅延セルのそれぞれは、前記ｎ−１個のレベルの第１のレベルの２つの異なる加算セルの１つに位相シフト信号を被加算信号として出力するように構成され、前記ｎ個の位相シフト遅延セルの他の位相シフト遅延セルのそれぞれは、前記ｎ−１個のレベルの前記第１のレベルの２つの異なる加算セルに位相シフト信号を被加算信号として出力するように構成され、
加算セルの前記ｎ−１個のレベルの第１のレベルには、異なる２つの前記位相シフト遅延セルから出力される前記位相シフト信号を、被加算信号として入力し、加算信号を、第２のレベルに配置される１つ、又は２つの加算セルの被加算信号として出力するようにそれぞれ構成されるｎ−１個の加算セルが配置され、加算セルの前記第１のレベルの２つの加算セルのそれぞれは、前記ｎ−１個のレベルの第２のレベルの２つの異なる加算セルの１つに被加算信号として加算信号を出力するように構成され、前記第１のレベルの他の加算セルのそれぞれは、前記ｎ−１個のレベルの第２のレベルの異なる２つの加算セルに被加算信号として加算信号を出力するように構成され、
前記ｎ−１個のレベルの第２のレベルから第ｎ−２のレベルまでのレベルにはそれぞれ、先のレベルよりも１つ少ない加算セルが配置され、前記加算セルは、前記先のレベルの異なる２つの加算セルからの加算信号を、被加算信号として入力し、加算信号を次のレベルの１つ、又は２つの加算セルの被加算信号として出力するようにそれぞれ構成され、前記加算セルの２つの加算セルのそれぞれは、加算セルのｎ−２のレベル以外では、前記次のレベルの２つの異なる加算セルの１つに、加算セルのｎ−２のレベルでは、加算セルのｎ−１のレベルの単一の加算セルに、被加算信号として加算信号を出力するように構成され、加算セルのｎ−２のレベル以外では、前記加算セルの他の加算セルのそれぞれは、前記次のレベルの２つの異なる加算セルに被加算信号として加算信号を出力するように構成され、
第ｎ−１のレベルには、第ｎ−２のレベルの２つの異なる加算セルからの出力を、被加算信号として入力し、前記ｎ個の位相シフト遅延セルの前記共通の入力信号として、加算信号を出力するように構成される１つの加算セルが配置され、
前記制御信号は、前記位相シフト遅延セルへの前記入力から加算セルの前記ｎ−１レベルの前記１つの加算セルの前記出力への前記共通の入力信号の位相シフト量を実質的にゼロとし、前記位相シフト遅延セルへの前記入力から加算セルの前記ｎ−１レベルの前記１つの加算セルの前記出力への前記共通の入力信号の利得は、所望の発振周波数において１であるように選択される、
ことを特徴とする電圧制御発振器。
それぞれの位相シフト遅延セルは、
第１のＲＬＣ回路と、第２のＲＬＣ回路と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとをそれぞれ有し、
前記第１のＲＬＣ回路は、電源に接続された第１の端子と、前記第１のトランジスタのドレインに接続された第２の端子と、第１の抵抗素子と、第１の誘導性素子と、第１の容量性素子とを有し、前記第１の抵抗素子、前記第１の誘導性素子、及び前記第１の容量性素子はそれぞれ、一方の端子を該第１の端子に接続し、他方の端子を該第２の端子に接続することによって、並列に接続され、
前記第１のトランジスタは、第１の電流源に接続されたソースと、前記共通の入力信号を構成する差動入力の第１の信号線に接続されたゲートとを有し、
前記第２のＲＬＣ回路は、電源に接続された第１の端子と、前記第２のトランジスタのドレインに接続された第２の端子と、第２の抵抗素子と、第２の誘導性素子と、第２の容量性素子とを有し、前記第２の抵抗素子、前記第２の誘導性素子、及び前記第２の容量性素子はそれぞれ、一方の端子を該第１の端子に接続し、他方の端子を該第２の端子に接続することによって、並列に接続され、
前記第２のトランジスタは、前記第１の電流源に接続されたソースと、前記共通の入力信号を構成する差動入力の第２の信号線に接続されたゲートとを有し、
前記第３のトランジスタは、前記電源に接続されたドレインと、前記第１のＲＬＣ回路の前記第２の端子に接続されたゲートと、前記位相シフト信号の１つを構成する差動出力の第１の信号線と第２の電流源とに接続されたソースとを有し、
前記第４のトランジスタは、前記電源に接続されたドレインと、前記第２のＲＬＣ回路の前記第２の端子に接続されたゲートと、前記位相シフト信号の１つを構成する差動出力の第２の信号線と第３の電流源とに接続されたソースとを有し、
前記第１の抵抗素子、前記第１の誘導性素子、前記第１の容量性素子、前記第２の抵抗素子、前記第２の誘導性素子、及び前記第２の容量性素子は、それぞれの位相シフト遅延セルが有する前記第１のＲＬＣ回路、及び前記第２のＲＬＣ回路の共振周波数が、他の位相シフト遅延セルが有する前記第１のＲＬＣ回路、及び前記第２のＲＬＣ回路の共振周波数と異なるように選択される、請求項１に記載の電圧制御発振器。
それぞれの加算セルは、
第３のＲＬＣ回路と、第４のＲＬＣ回路と、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第１０のトランジスタと、第１１のトランジスタと、第１２のトランジスタとをそれぞれ有し、
前記第３のＲＬＣ回路は、電源に接続された第１の端子と、前記第５のトランジスタのドレインと前記第６のトランジスタのドレインとに接続された第２の端子と、第３の抵抗素子と、第３の誘導性素子と、第３の容量性素子とを有し、前記第３の抵抗素子の一方の端子、及び前記第３の容量性素子の一方の端子は、該第１の端子に接続され、前記第３の抵抗素子の他方の端子は、前記第３の誘導性素子の一方の端子に接続され、前記第３の誘導性素子の他方の端子、及び前記第３の容量性素子の他方の端子は、該第２の端子に接続され、
前記第５のトランジスタは、前記第７のトランジスタを介して第４の電流源に接続されたソースと、前記加算セルによって加算される２つの信号の第１の信号を構成する差動入力の第１の信号線に接続されたゲートとを有し、
前記第７のトランジスタは、前記制御信号を構成する差動入力の第１の信号をゲートで受信し、
前記第６のトランジスタは、前記第１０のトランジスタを介して前記第４の電流源に接続されたソースと、前記加算セルによって加算される２つの信号の第２の信号を構成する差動入力の第１の信号線に接続されたゲートとを有し、
前記第１０のトランジスタは、前記制御信号を構成する差動入力の第２の信号をゲートで受信し、
前記第４のＲＬＣ回路は、前記電源に接続された第１の端子と、前記第８のトランジスタのドレインと前記第９のトランジスタのドレインとに接続された第２の端子と、第４の抵抗素子と、第４の誘導性素子と、第４の容量性素子とを有し、前記第４の抵抗素子の一方の端子、及び前記第４の容量性素子の一方の端子はそれぞれ、該第１の端子に接続され、前記第４の抵抗素子の他方の端子は、前記第４の誘導性素子の一方の端子に接続され、前記第４の誘導性素子の他方の端子、及び前記第４の容量性素子の他方の端子はそれぞれ、該第２の端子に接続され、
前記第８のトランジスタは、前記第７のトランジスタを介して前記第４の電流源と接続されたソースと、前記加算セルによって加算される２つの信号の第１の信号を構成する差動入力の第２の信号線に接続されたゲートとを有し、
前記第９のトランジスタは、前記第１０のトランジスタを介して前記第４の電流源に接続されたソースと、前記加算セルによって加算される２つの信号の第２の信号を構成する差動入力の第２の信号線に接続されたゲートとを有し、
前記第１１のトランジスタは、前記加算セルの前記差動出力の第１の信号線と第５の電流源とに接続されたソースと、前記電源に接続されたドレインと、前記第３のＲＬＣ回路の第２の端子に接続されたゲートとを有し、
前記第１２のトランジスタは、前記加算セルの前記差動出力の第２の信号線と第６の電流源とに接続されたソースと、前記電源に接続されたドレインと、前記第４のＲＬＣ回路の第２の端子に接続されたゲートと、を有する請求項１に記載の電圧制御発振器。