JP2002515671A - Ｆｅｔトランジスタの切換方法及び装置 - Google Patents
Ｆｅｔトランジスタの切換方法及び装置Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Abstract
(57)【要約】
ＦＥＴトランジスタをオフ遮断状態からオン導通状態へ又は、その逆方向に切り換えるための方法及び装置であって、ここで、当該の切換は、ＦＥＴトランジスタのゲート端子に前置接続されたＲＣ素子への、切換に適する制御電圧の印加のもとで、行われるようにした当該の切換方法及び装置が提案される。前記切換方法及び装置の特徴とするところは、ＦＥＴトランジスタの切換が、所定の制御電圧を使用して行われるようにし、該所定の制御電圧は、少なくとも一時的に限界値電圧（Ｖｔｈ）を単にわずか越えるものであり、前記限界値は、ＦＥＴトランジスタの切換を行わせ得るためＦＥＴトランジスタのゲート端子に印加されるべきものであるようにしたことである。
Description
【０００１】 本発明は請求項１の上位概念による方法及び請求項３の上位概念による装置に
係わる、即ち、ＦＥＴトランジスタをオフ遮断状態からオン導通状態へ又は、そ
の逆方向に切り換えるための方法及び装置であって、ここで、当該の切換は、Ｆ
ＥＴトランジスタのゲート端子に前置接続されたＲＣ素子への、切換に適する制
御電圧の印加のもとで、行われるようにした当該の切換方法及び装置に関する。
係わる、即ち、ＦＥＴトランジスタをオフ遮断状態からオン導通状態へ又は、そ
の逆方向に切り換えるための方法及び装置であって、ここで、当該の切換は、Ｆ
ＥＴトランジスタのゲート端子に前置接続されたＲＣ素子への、切換に適する制
御電圧の印加のもとで、行われるようにした当該の切換方法及び装置に関する。
【０００２】 その種の方法及び装置は、殊に、ＩＣ化ＣＭＯＳ回路において、大きなドライ
バ段にて（例えば出力ドライバにて）大出力をスイッチングするＦＥＴトランジ
スタの跳躍的切換及びそれに伴う欠点、殊に、給電電圧変動及び電磁障害ノイズ
の発生のような欠点を阻止するため使用される。
バ段にて（例えば出力ドライバにて）大出力をスイッチングするＦＥＴトランジ
スタの跳躍的切換及びそれに伴う欠点、殊に、給電電圧変動及び電磁障害ノイズ
の発生のような欠点を阻止するため使用される。
【０００３】 ゲート端子に前置接続されたＲＣ素子を有するＦＥＴトランジスタが図３に示
してある。ここでＦＥＴトランジスタは、参照符号Ｔで表され、ＦＥＴトランジ
スタＴのゲート端子は、Ｇで表され、ＲＣ素子のコンデンサは、参照符号Ｃで表
され、それを介して、ＦＥＴトランジスタＴを制御する制御電圧がそれのゲート
端子Ｇに印加される端子は参照符号ＣＴＲで表される。
してある。ここでＦＥＴトランジスタは、参照符号Ｔで表され、ＦＥＴトランジ
スタＴのゲート端子は、Ｇで表され、ＲＣ素子のコンデンサは、参照符号Ｃで表
され、それを介して、ＦＥＴトランジスタＴを制御する制御電圧がそれのゲート
端子Ｇに印加される端子は参照符号ＣＴＲで表される。
【０００４】 （ＦＥＴトランジスタのゲート端子に）前置接続されたＲＣ素子を介してのＦ
ＥＴトランジスタの制御により、ＦＥＴトランジスタのゲート端子における電圧
がたんに多かれ少なかれ緩慢にしか変化せず、それにより、ＦＥＴトランジスタ
も亦たんに比較的緩慢的にしか切り換わり得ない。
ＥＴトランジスタの制御により、ＦＥＴトランジスタのゲート端子における電圧
がたんに多かれ少なかれ緩慢にしか変化せず、それにより、ＦＥＴトランジスタ
も亦たんに比較的緩慢的にしか切り換わり得ない。
【０００５】 ＲＣ素子を設けることは、比較的コストを要する。殊に、大きな時定数を有す
るＲＣ素子は、ＩＣ回路上に相当大きな面積を占有し、このことは、明らかなよ
うに、著しい欠点となる。
るＲＣ素子は、ＩＣ回路上に相当大きな面積を占有し、このことは、明らかなよ
うに、著しい欠点となる。
【０００６】 従って、本発明の基礎を成す課題とするところは、請求項１の上位概念による
方法及び請求項３の上位概念による装置を次のように発展改善する、即ち、ＦＥ
Ｔトランジスタの跳躍的切換が最小の技術的コストで確実に阻止可能であるよう
に発展改善することにある。
方法及び請求項３の上位概念による装置を次のように発展改善する、即ち、ＦＥ
Ｔトランジスタの跳躍的切換が最小の技術的コストで確実に阻止可能であるよう
に発展改善することにある。
【０００７】 前記課題は、本発明によれば請求項１の特徴部分に特定した構成要件（方法）
により、そして、請求項３の特徴部分に特定した構成要件（装置）により解決さ
れる。
により、そして、請求項３の特徴部分に特定した構成要件（装置）により解決さ
れる。
【０００８】 即ち、ＦＥＴトランジスタの切換が、所定の制御電圧を使用して行われるよう
にし、該所定の制御電圧は、少なくとも一時的に限界値電圧を単にわずか越える
ものであり、前記限界値は、ＦＥＴトランジスタの切換を行わせ得るためＦＥＴ
トランジスタのゲート端子に印加されるべきものであるようにしたのである（請
求項１の特徴部分）。
にし、該所定の制御電圧は、少なくとも一時的に限界値電圧を単にわずか越える
ものであり、前記限界値は、ＦＥＴトランジスタの切換を行わせ得るためＦＥＴ
トランジスタのゲート端子に印加されるべきものであるようにしたのである（請
求項１の特徴部分）。
【０００９】 当該切換装置は、次のように設計構成されている、即ち、ＦＥＴトランジスタ
の切換が、所定の制御電圧を使用して行われるようにし、該所定の制御電圧は、
少なくとも一時的に限界値電圧（Ｖｔｈ）を単にわずか越えるものであり、前記
限界値は、ＦＥＴトランジスタの切換を行わせ得るためＦＥＴトランジスタのゲ
ート端子に印加されるべきものであるように設計構成されているのである（請求
項３の特徴部分）。
の切換が、所定の制御電圧を使用して行われるようにし、該所定の制御電圧は、
少なくとも一時的に限界値電圧（Ｖｔｈ）を単にわずか越えるものであり、前記
限界値は、ＦＥＴトランジスタの切換を行わせ得るためＦＥＴトランジスタのゲ
ート端子に印加されるべきものであるように設計構成されているのである（請求
項３の特徴部分）。
【００１０】 これにより、ＦＥＴトランジスタのゲート端子にて結果的に生じる電圧が、殊
に、限界値電圧の領域にて特に緩慢に変化し、而も使用されたＲＣ素子が比較的
わずかな時定数を有する場合でも緩慢に変化する。ＦＥＴトランジスタのゲート
端子にて結果的に生じる電圧は、同時に、前置接続されたＲＣ素子のコンデンサ
にて結果的に生じる電圧であり、当該電圧は、制御電圧の変化に追従し、最終段
階で（制御電圧到達前に）特に緩慢に接近する。
に、限界値電圧の領域にて特に緩慢に変化し、而も使用されたＲＣ素子が比較的
わずかな時定数を有する場合でも緩慢に変化する。ＦＥＴトランジスタのゲート
端子にて結果的に生じる電圧は、同時に、前置接続されたＲＣ素子のコンデンサ
にて結果的に生じる電圧であり、当該電圧は、制御電圧の変化に追従し、最終段
階で（制御電圧到達前に）特に緩慢に接近する。
【００１１】 それにより、ＦＥＴトランジスタの跳躍的切換を著しく簡単な手法で、最小の
技術的コストで確実に阻止し得る。
技術的コストで確実に阻止し得る。
【００１２】 本発明の有利な発展形態がサブクレーム、以降の説明及び各図から明らかであ
る。
る。
【００１３】 次に本発明を１実施例に即して図を参照して詳述する。
【００１４】 図１は、本発明によるＦＥＴトランジスタ−制御のため設計構成された（減衰
）回路の１実施例を備えたドライバ段を示す。
）回路の１実施例を備えたドライバ段を示す。
【００１５】 図２は、ＦＥＴトランジスタの種々の制御の際結果としてゲート端子にて生じ
る電圧の特性経過を示す。
る電圧の特性経過を示す。
【００１６】 図３は、ゲート端子に前置接続されたＲＣ素子を有するＦＥＴトランジスタを
示す。
示す。
【００１７】 それのスイッチング特性に影響を及ぼすことが重要である。ＦＥＴトランジス
タは、考察された事例にてＩＣ回路の構成部分である；このＦＥＴトランジスタ
は、ディスクリートな構成素子として実現されてもよい。同様のことが（減衰）
回路にも成立ち、該（減衰）回路により、ＦＥＴトランジスタのスイッチング特
性に影響が及ぼされる。
タは、考察された事例にてＩＣ回路の構成部分である；このＦＥＴトランジスタ
は、ディスクリートな構成素子として実現されてもよい。同様のことが（減衰）
回路にも成立ち、該（減衰）回路により、ＦＥＴトランジスタのスイッチング特
性に影響が及ぼされる。
【００１８】 それの構成部分がＦＥＴトランジスタ及び／又は減衰回路であるＩＣ集積回路
は、考察した事例ではＣＭＯＳ回路である；但し、ＮＭＯＳ−又はＰＭＯＳ回路
又はその他のＩＣ回路であり得る。
は、考察した事例ではＣＭＯＳ回路である；但し、ＮＭＯＳ−又はＰＭＯＳ回路
又はその他のＩＣ回路であり得る。
【００１９】 それのスイッチング切り換え動作特性を制御すべきＦＥＴトランジスタ及びそ
れにより当該のスイッチング切り換え動作特性の制御を行うべき減衰回路は、図
１に示すドライバ回路の構成部分である。
れにより当該のスイッチング切り換え動作特性の制御を行うべき減衰回路は、図
１に示すドライバ回路の構成部分である。
【００２０】 ドライバ回路は、ＰＭＯＳトランジスタＴ１，Ｔ３，Ｔ４及びＴ５，ＮＭＯＳ
トランジスタＴ２，Ｔ６，Ｔ７及びＴ８，ダイオードＤ１，Ｄ２，抵抗Ｒ１，Ｒ
２，コンデンサＣ１，Ｃ２及びインバータＩから成る。コンデンサＣ１，Ｃ２は
、必ずしも別個の構成素子でなくてもよい。ここでトランジスタＴ４，Ｔ７の寄
生容量であり得る。
トランジスタＴ２，Ｔ６，Ｔ７及びＴ８，ダイオードＤ１，Ｄ２，抵抗Ｒ１，Ｒ
２，コンデンサＣ１，Ｃ２及びインバータＩから成る。コンデンサＣ１，Ｃ２は
、必ずしも別個の構成素子でなくてもよい。ここでトランジスタＴ４，Ｔ７の寄
生容量であり得る。
【００２１】 ドライバ回路は、給電電圧の供給を受け、この給電電圧の極は、電位ＶＳＳ及
び電位ＶＳＳ及びＶＤＤをとり、ここで、ＶＳＳは、考察事例では、比較的低い
電位であり、例えばＯＶであり、ＶＤＤは考察事例では、比較的高い電位であり
、例えば５Ｖである。
び電位ＶＳＳ及びＶＤＤをとり、ここで、ＶＳＳは、考察事例では、比較的低い
電位であり、例えばＯＶであり、ＶＤＤは考察事例では、比較的高い電位であり
、例えば５Ｖである。
【００２２】 ドライバ回路は、入力端子Ｅ及び出力端子Ａを有し、ここで、入力端子Ｅにて
入力される入力端子が高いレベルを有する場合、及びその限り、出力端子から低
いレベルを有する出力信号を出力するものである。入力端子Ｅにて入力される入
力端子が低いレベルを有する場合、及びその限り、出力端子から高いレベルを有
する出力信号を出力するものである；ここで、低いレベルが低い給電電圧レベル
ＶＳＳにより表され得、高いレベルが高い給電電圧ＶＤＤにより表され得る。
入力される入力端子が高いレベルを有する場合、及びその限り、出力端子から低
いレベルを有する出力信号を出力するものである。入力端子Ｅにて入力される入
力端子が低いレベルを有する場合、及びその限り、出力端子から高いレベルを有
する出力信号を出力するものである；ここで、低いレベルが低い給電電圧レベル
ＶＳＳにより表され得、高いレベルが高い給電電圧ＶＤＤにより表され得る。
【００２３】 出力端子Ａから出力される出力信号は、トランジスタＴ４及びＴ７により生ぜ
しめられ、ここで、トランジスタＴ４は、ＶＤＤを出力端子Ａに導通接続するよ
うに設計構成され、トランジスタＴ７は、ＶＳＳを出力端子Ａに導通接続するよ
うに設計構成されている。トランジスタＴ３及びＴ８によりトランジスタＴ４及
びＴ７が同時にオンにならないことが確保される。
しめられ、ここで、トランジスタＴ４は、ＶＤＤを出力端子Ａに導通接続するよ
うに設計構成され、トランジスタＴ７は、ＶＳＳを出力端子Ａに導通接続するよ
うに設計構成されている。トランジスタＴ３及びＴ８によりトランジスタＴ４及
びＴ７が同時にオンにならないことが確保される。
【００２４】 トランジスタＴ４，Ｔ７のゲート端子には減衰回路が前置接続され、ここで、
トランジスタＴ４に配属された減衰回路は、トランジスタＴ１，Ｔ２，ダイオー
ドＤ１，抵抗Ｒ１及びコンデンサＣ１を有し、トランジスタＴ７に配属された減
衰回路は、トランジスタＴ５，Ｔ６，ダイオードＤ２，抵抗Ｒ２及びコンデンサ
Ｃ２を有する。
トランジスタＴ４に配属された減衰回路は、トランジスタＴ１，Ｔ２，ダイオー
ドＤ１，抵抗Ｒ１及びコンデンサＣ１を有し、トランジスタＴ７に配属された減
衰回路は、トランジスタＴ５，Ｔ６，ダイオードＤ２，抵抗Ｒ２及びコンデンサ
Ｃ２を有する。
【００２５】 トランジスタＴ４に前置接続された減衰回路及びトランジスタＴ７に前置接続
された減衰回路は、対称的に構成されており、従って、唯１つ（トランジスタＴ
７に前置接続の減衰回路）についてのみ説明する；その説明は他の減衰回路につ
いても同様に成立つ。
された減衰回路は、対称的に構成されており、従って、唯１つ（トランジスタＴ
７に前置接続の減衰回路）についてのみ説明する；その説明は他の減衰回路につ
いても同様に成立つ。
【００２６】 トランジスタＴ７に配属された減衰回路は、トランジスタＴ７のゲート端子に
前置接続のＲＣ素子及びＲＣ素子に前置接続の分圧器からなり、ここで、ＲＣ素
子は、抵抗Ｒ１及びコンデンサＣ１からなり、分圧器は、トランジスタＴ５，Ｔ
６及びダイオードＤ２から成る。
前置接続のＲＣ素子及びＲＣ素子に前置接続の分圧器からなり、ここで、ＲＣ素
子は、抵抗Ｒ１及びコンデンサＣ１からなり、分圧器は、トランジスタＴ５，Ｔ
６及びダイオードＤ２から成る。
【００２７】 トランジスタＴ７は、結局入力端子を介して入力される入力信号に依存して動
作すべきものである。入力信号はトランジスタＴ７のゲート端子に、直接ではな
く、これに前置接続の減衰回路を介して供給される。
作すべきものである。入力信号はトランジスタＴ７のゲート端子に、直接ではな
く、これに前置接続の減衰回路を介して供給される。
【００２８】 このことは、２つの意味合いでトランジスタＴ７のゲート端子にて作用を及ぼ
す：一方では、入力信号中に存在する側縁が、たんに減衰されて、トランジスタ
Ｔ７のゲート端子へ導通接続され、そして、他方では、導通接続された電圧は、
入力信号より低くなり、ここで最初に述べた効果は、ＲＣ素子により生ぜしめら
れ、そして、第２に述べた効果は分圧器により生ぜしめられる。
す：一方では、入力信号中に存在する側縁が、たんに減衰されて、トランジスタ
Ｔ７のゲート端子へ導通接続され、そして、他方では、導通接続された電圧は、
入力信号より低くなり、ここで最初に述べた効果は、ＲＣ素子により生ぜしめら
れ、そして、第２に述べた効果は分圧器により生ぜしめられる。
【００２９】 分圧器を介して、ＲＣ素子に印加される電圧が、トランジスタの切換を行わせ
得るためトランジスタＴ７のゲート端子に印加されなければならない限界値電圧
を単にわずかに越えるものであるように当該の分圧器を設計選定すれば、トラン
ジスタＴ７のゲート端子に生じる電圧が限界値電圧の領域にて特に緩慢に変化す
ることを達成できる。即ち、コンデンサは次のような特性を有する、即ち、当該
のコンデンサにて生じる電圧が、それを用いて当該のコンデンサが充電される電
圧への接近すると共に益々それだけ一層緩慢に変化するという特性を有する。
得るためトランジスタＴ７のゲート端子に印加されなければならない限界値電圧
を単にわずかに越えるものであるように当該の分圧器を設計選定すれば、トラン
ジスタＴ７のゲート端子に生じる電圧が限界値電圧の領域にて特に緩慢に変化す
ることを達成できる。即ち、コンデンサは次のような特性を有する、即ち、当該
のコンデンサにて生じる電圧が、それを用いて当該のコンデンサが充電される電
圧への接近すると共に益々それだけ一層緩慢に変化するという特性を有する。
【００３０】 トランジスタＴ７の限界値電圧の領域内にて特に緩慢に行われる、トランジス
タＴ７のゲート端子にて生じる電圧の変化により、トランジスタＴ７が特に緩慢
に切り換わるようになり、而も、使用されたＲＣ素子がたんにわずかな時定数を
有する場合でも特に緩慢に切り換わるようになる。
タＴ７のゲート端子にて生じる電圧の変化により、トランジスタＴ７が特に緩慢
に切り換わるようになり、而も、使用されたＲＣ素子がたんにわずかな時定数を
有する場合でも特に緩慢に切り換わるようになる。
【００３１】 図１のドライバ回路の動作及び作用を精確に説明するため、次に、入力端子Ｅ
にて入力される入力信号の低いレベルから高いレベルへの遷移の後経過する動作
過程について説明する。
にて入力される入力信号の低いレベルから高いレベルへの遷移の後経過する動作
過程について説明する。
【００３２】 入力端子Ｅにて入力される入力信号が先ず低いレベルをとり、出力端子Ａから
出力される出力信号が高いレベルをとることを基礎とする。入力される入力信号
の低いレベルから高いレベルの遷移により、その際オンになるトランジスタＴ５
、ダイオードＤ２及び少なくとも一時的オンになるトランジスタＴ６を介して電
流が流れるようになる。トランジスタＴ６は、少なくとも一時的にオンになる、
それというのは、それのゲート電圧、即ち、ドライバ回路の出力端子Ａを介して
出力される出力信号が、トランジスタＴ６のソースに加わる電圧より、少なくと
もトランジスタＴ６の限界値電圧だけ大になるからである。トランジスタＴ５、
ダイオードＤ２及びトランジスタＴ６を流れる電流は、ダイオードＤ２にてほぼ
次のような大きさの電圧降下を生じさせる、即ち、トランジスタＴ６の限界値電
圧と丁度ほぼ同じ大きさの電圧降下を生じさせる。ダイオードＤ２にてトランジ
スタＴ６の限界値電圧と丁度ほぼ同じ大きさの電圧降下を生じさせることは、例
えば、次のようにして達成され得る、即ち、ダイオードＤ２が、ＭＯＳ−ダイオ
ードとして、即ち、それのドレイン及びゲート端部が相互に接続されたＦＥＴト
ランジスタとして実現されるのである。
出力される出力信号が高いレベルをとることを基礎とする。入力される入力信号
の低いレベルから高いレベルの遷移により、その際オンになるトランジスタＴ５
、ダイオードＤ２及び少なくとも一時的オンになるトランジスタＴ６を介して電
流が流れるようになる。トランジスタＴ６は、少なくとも一時的にオンになる、
それというのは、それのゲート電圧、即ち、ドライバ回路の出力端子Ａを介して
出力される出力信号が、トランジスタＴ６のソースに加わる電圧より、少なくと
もトランジスタＴ６の限界値電圧だけ大になるからである。トランジスタＴ５、
ダイオードＤ２及びトランジスタＴ６を流れる電流は、ダイオードＤ２にてほぼ
次のような大きさの電圧降下を生じさせる、即ち、トランジスタＴ６の限界値電
圧と丁度ほぼ同じ大きさの電圧降下を生じさせる。ダイオードＤ２にてトランジ
スタＴ６の限界値電圧と丁度ほぼ同じ大きさの電圧降下を生じさせることは、例
えば、次のようにして達成され得る、即ち、ダイオードＤ２が、ＭＯＳ−ダイオ
ードとして、即ち、それのドレイン及びゲート端部が相互に接続されたＦＥＴト
ランジスタとして実現されるのである。
【００３３】 ダイオードＤ２のアノードに生じる電圧は、ＦＥＴトランジスタＴ７を制御す
る制御電圧であり、ここで前述のように制御電圧は、直接ＦＥＴトランジスタの
ゲート端子に印加されないので、それに前置接続されたＲＣ素子に加えられる。
る制御電圧であり、ここで前述のように制御電圧は、直接ＦＥＴトランジスタの
ゲート端子に印加されないので、それに前置接続されたＲＣ素子に加えられる。
【００３４】 ＲＣ素子への制御電圧の印加により、それのコンデンサＣ２が制御電圧へ充電
され、ここで、コンデンサＣ２にて生じる電圧は、トランジスタＴ７のゲート端
子に供給される電圧である。
され、ここで、コンデンサＣ２にて生じる電圧は、トランジスタＴ７のゲート端
子に供給される電圧である。
【００３５】 コンデンサの充電が、公知のように著しく非直線的に行われ、ここで、コンデ
ンサにて生じる電圧の変化が、コンデンサを充電する電圧（考察事例では分圧器
により低減される以下Ｖｒで表される制御電圧）への接近と共に益々緩慢に行わ
れるようになる。
ンサにて生じる電圧の変化が、コンデンサを充電する電圧（考察事例では分圧器
により低減される以下Ｖｒで表される制御電圧）への接近と共に益々緩慢に行わ
れるようになる。
【００３６】 コンデンサ−充電カーブの上方領域にて、即ち、そこにてコンデンサ−充電カ
ーブが最小のグラジェント勾配を有する領域にて、トランジスタＴ７は、徐々に
オンになり、ドライバ回路の出力端子Ａから取り出される出力電圧を徐々に下方
に引き寄せる。トランジスタＴ７は緩慢に制御されるので、出力電圧の変化は同
様に単に緩慢に変化する；出力電圧の特性経過は、殆ど負荷に無関係であり、何
等の給電電圧−変動も惹起しない。
ーブが最小のグラジェント勾配を有する領域にて、トランジスタＴ７は、徐々に
オンになり、ドライバ回路の出力端子Ａから取り出される出力電圧を徐々に下方
に引き寄せる。トランジスタＴ７は緩慢に制御されるので、出力電圧の変化は同
様に単に緩慢に変化する；出力電圧の特性経過は、殆ど負荷に無関係であり、何
等の給電電圧−変動も惹起しない。
【００３７】 トランジスタＴ７のゲート端子にて生じる電圧がトランジスタＴ７の限界値電
圧Ｖｔｈに達し、それによりトランジスタＴ７をオン導通状態にもたらす前に、
インバータＩ及びトランジスタＴ３を介して、トランジスタＴ７に対して相補的
な出力トランジスタＴ４のゲート端子が放電される。それにより、トランジスタ
Ｔ４及びＴ７が同時にオン導通状態になることが阻止される。
圧Ｖｔｈに達し、それによりトランジスタＴ７をオン導通状態にもたらす前に、
インバータＩ及びトランジスタＴ３を介して、トランジスタＴ７に対して相補的
な出力トランジスタＴ４のゲート端子が放電される。それにより、トランジスタ
Ｔ４及びＴ７が同時にオン導通状態になることが阻止される。
【００３８】 多かれ少なかれ、トランジスタＴ７の完全な切換の少し前に、もっと厳密に
いえば、出力端子Ａにおける電圧が、トランジスタＴ６を導通状態に保持するの
にもはや十分でない場合、前記トランジスタＴ６は、それによりオフ阻止状態に
もたらされ、それにより、トランジスタＴ５、ダイオードＤ２及びトランジスタ
Ｔ６を介する電流の通電が阻止される。このことは、ＲＣ素子に前置接続の分圧
器の非作動化と同等である：ＲＣ素子には、そのときから、トランジスタＴ５を
介して、直接的に、入力端子Ｅを介して入力される入力信号が印加される。それ
により、コンデンサＣ２にて、ひいては亦、トランジスタＴ７のゲート端子にて
生じる電圧が、入力端子Ｅを介して入力される入力信号の、以下Ｖｅで表される
電圧に上昇し、それにより、既に導通接続されたトランジスタＴ７も、場合によ
りノイズ障害（電圧変動）が生じる際にも確実に導通接続状態に保持される。
いえば、出力端子Ａにおける電圧が、トランジスタＴ６を導通状態に保持するの
にもはや十分でない場合、前記トランジスタＴ６は、それによりオフ阻止状態に
もたらされ、それにより、トランジスタＴ５、ダイオードＤ２及びトランジスタ
Ｔ６を介する電流の通電が阻止される。このことは、ＲＣ素子に前置接続の分圧
器の非作動化と同等である：ＲＣ素子には、そのときから、トランジスタＴ５を
介して、直接的に、入力端子Ｅを介して入力される入力信号が印加される。それ
により、コンデンサＣ２にて、ひいては亦、トランジスタＴ７のゲート端子にて
生じる電圧が、入力端子Ｅを介して入力される入力信号の、以下Ｖｅで表される
電圧に上昇し、それにより、既に導通接続されたトランジスタＴ７も、場合によ
りノイズ障害（電圧変動）が生じる際にも確実に導通接続状態に保持される。
【００３９】 前述の回路は、それの簡単な構成の故に（ことに、出力電圧の負帰遷付きの制
御器を省き得るので）極めて安定している；トランジスタは、有利に、次のよう
な動作領域で作動される、即ち、そこにて、作製トレランスがそれの特性に影響
を、全く、又はできるだけ及ぼさないような動作領域で作動される。
御器を省き得るので）極めて安定している；トランジスタは、有利に、次のよう
な動作領域で作動される、即ち、そこにて、作製トレランスがそれの特性に影響
を、全く、又はできるだけ及ぼさないような動作領域で作動される。
【００４０】 ＲＣ素子のコンデンサＣ２にて、ひいては亦、トランジスタＴ７のゲート端子
にてトランジスタＴ７の完全な導通接続まで生じる電圧の特性経過が、図２から
、もっとくわしくはそこに示されているカーブＢから明らかである。
にてトランジスタＴ７の完全な導通接続まで生じる電圧の特性経過が、図２から
、もっとくわしくはそこに示されているカーブＢから明らかである。
【００４１】 図２のカーブＢから明らかなように、コンデンサＣ２にて、ひいては、トラン
ジスタＴ７のゲート端子にて生じる電圧が、時点ｔ＝０から急峻度低下を以て、
ＲＣ素子に当初加えられる低減された制御電圧Ｖｒへ上昇する。この制御電圧は
、考察事例では、トランジスタＴ７の（Ｖｔｈで表す）限界値電圧をほんのわず
かだけ上回る；ここで制御電圧Ｖｒは、時点ｔ１にて、限界値電圧を少し下まわ
る電圧Ｖｔｈ−ｘに達し、時点ｔ２にて、限界値を少し上回るが低減された制御
電圧Ｖｔｈを下回る電圧Ｖｔｈ＋ｘに達する。ここで、電圧Ｖｔｈ−ｘは、そこ
にて、トランジスタＴ７の切換が行われるとよい電圧であり得、Ｖｔｈ＋ｘはそ
こにてトランジスタＴ７の切換が終了されるとよい電圧であり得る。トランジス
タＴ７は、時点ｔ１，ｔ２間で切り換わり、ここで、ｔ１とｔ２との間の時間間
隔は比較的長く切換は相応に緩慢に行われる。
ジスタＴ７のゲート端子にて生じる電圧が、時点ｔ＝０から急峻度低下を以て、
ＲＣ素子に当初加えられる低減された制御電圧Ｖｒへ上昇する。この制御電圧は
、考察事例では、トランジスタＴ７の（Ｖｔｈで表す）限界値電圧をほんのわず
かだけ上回る；ここで制御電圧Ｖｒは、時点ｔ１にて、限界値電圧を少し下まわ
る電圧Ｖｔｈ−ｘに達し、時点ｔ２にて、限界値を少し上回るが低減された制御
電圧Ｖｔｈを下回る電圧Ｖｔｈ＋ｘに達する。ここで、電圧Ｖｔｈ−ｘは、そこ
にて、トランジスタＴ７の切換が行われるとよい電圧であり得、Ｖｔｈ＋ｘはそ
こにてトランジスタＴ７の切換が終了されるとよい電圧であり得る。トランジス
タＴ７は、時点ｔ１，ｔ２間で切り換わり、ここで、ｔ１とｔ２との間の時間間
隔は比較的長く切換は相応に緩慢に行われる。
【００４２】 図１のドライバ回路の入力端子Ｅを介して入力される信号を従来のように直接
（完全な高さで）トランジスタＴのゲート端子に前置接続されたＲＣ素子に加え
るとしたら、図２のカーブＡに示す状況が生じることとなる。即ち、コンデンサ
Ｃ２にて、ひいてはトランジスタＴ７のゲート端子に生じる電圧が、比較的高い
電圧Ｖｅに上昇し、時点ｔ１′ないしｔ２′にて電圧Ｖｔｈ−ｘ及びＶｔｈ＋ｘ
に到達することとなり、ここで、時点ｔ′と、ｔ２′との間の時間間隔は比較的
短く、トランジスタの切換がカーブＢの場合におけるより迅速に行われる。
（完全な高さで）トランジスタＴのゲート端子に前置接続されたＲＣ素子に加え
るとしたら、図２のカーブＡに示す状況が生じることとなる。即ち、コンデンサ
Ｃ２にて、ひいてはトランジスタＴ７のゲート端子に生じる電圧が、比較的高い
電圧Ｖｅに上昇し、時点ｔ１′ないしｔ２′にて電圧Ｖｔｈ−ｘ及びＶｔｈ＋ｘ
に到達することとなり、ここで、時点ｔ′と、ｔ２′との間の時間間隔は比較的
短く、トランジスタの切換がカーブＢの場合におけるより迅速に行われる。
【００４３】 前述の要領で、ＦＥＴトランジスタの跳躍的切換を、驚異的に簡単な手法で且
つ最小の技術コストで阻止できる。
つ最小の技術コストで阻止できる。
【図１】 図１は、本発明によるＦＥＴトランジスタ−制御のため設計構成された（減
衰）回路の１実施例を備えたドライバ段を示す回路図。
衰）回路の１実施例を備えたドライバ段を示す回路図。
【図２】 図２は、ＦＥＴトランジスタの種々の制御の際結果としてゲート端子にて生
じる電圧の特性経過を示す特性図。
じる電圧の特性経過を示す特性図。
【図３】 図３は、ゲート端子に前置接続されたＲＣ素子を有するＦＥＴトランジスタ
を示す回路図。
を示す回路図。
Ａ 出力端子 Ｂ カーブ Ｃ１ コンデンサ Ｃ２ コンデンサ Ｄ１ ダイオード Ｄ２ ダイオード Ｅ 入力端子 Ｉ インバータ Ｔ１ トランジスタ Ｔ２ トランジスタ Ｔ３ トランジスタ Ｔ４ トランジスタ Ｔ５ トランジスタ Ｔ７ トランジスタ Ｔ８ トランジスタ Ｖｒ 制御電圧
Claims (6)
- 【請求項１】 ＦＥＴトランジスタ（Ｔ４，Ｔ７）をオフ遮断状態からオン
導通状態へ又は、その逆方向に切り換えるための方法であって、ここで、当該の
切換は、ＦＥＴトランジスタのゲート端子に前置接続されたＲＣ素子（Ｒ１，Ｃ
１；Ｒ２，Ｃ２）への、切換に適する制御電圧の印加のもとで、行われるように
した当該の切換方法において、 ＦＥＴトランジスタの切換が、所定の制御電圧を使用して行われるようにし、
該所定の制御電圧は、少なくとも一時的に限界値電圧（Ｖｔｈ）を単にわずか越
えるものであり、前記限界値は、ＦＥＴトランジスタの切換を行わせ得るためＦ
ＥＴトランジスタのゲート端子に印加されるべきものであるようにしたことを特
徴とするＦＥＴトランジスタの切換方法。 - 【請求項２】 制御電圧はＦＥＴトランジスタ（Ｔ４；Ｔ７）の切換後、限
界値電圧（Ｖｔｈ）を著しく越える電圧（Ｖｅ）へもたらされるようにしたこと
を特徴とする請求項１記載の方法。 - 【請求項３】 ＦＥＴトランジスタ（Ｔ４，Ｔ７）をオフ遮断状態からオ
ン導通状態へ又は、その逆方向に切り換えるための装置であって、ここで、当該
の切換は、ＦＥＴトランジスタのゲート端子に前置接続されたＲＣ素子（Ｒ１，
Ｃ１；Ｒ２，Ｃ２）への、切換に適する制御電圧の印加のもとで、行われるよう
にした当該の切換装置において、 当該切換装置は、次のように設計構成されている、即ち、ＦＥＴトランジスタ
の切換が、所定の制御電圧を使用して行われるようにし、該所定の制御電圧は、
少なくとも一時的に限界値電圧（Ｖｔｈ）を単にわずか越えるものであり、前記
限界値は、ＦＥＴトランジスタの切換を行わせ得るためＦＥＴトランジスタのゲ
ート端子に印加されるべきものであるように、設計構成されていることを特徴と
するＦＥＴトランジスタの切換装置。 - 【請求項４】 制御電圧は、ＲＣ素子（Ｒ１，Ｃ１；Ｒ２，Ｃ２）に前置接
続された分圧器（Ｔ１，Ｄ１，Ｔ２；Ｔ５，Ｄ２，Ｔ６）の出力電圧であるよう
に構成されていることを特徴する請求項３記載の装置。 - 【請求項５】 分圧器（Ｔ１，Ｄ１，Ｔ２；Ｔ５，Ｄ２，Ｔ６）は、非作
動化可能であり、非作動化された状態において、前記分圧器に加えられた電圧を
実質的に変化せずにＲＣ素子（Ｒ１，Ｃ１；Ｒ２，Ｃ２）へ導通接続するように
設計構成されていることを特徴とする請求項４記載の装置。 - 【請求項６】 分圧器（Ｔ１，Ｄ１，Ｔ２；Ｔ５，Ｄ２，Ｔ６）は、次のよ
うに設計構成されている、即ち、ＦＥＴトランジスタ（Ｔ４；Ｔ７）が少なくと
も部分的に切り換えられると直ちに自動的に非作動化されるように構成されてい
ることを特徴とする請求項５記載の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19821232 | 1998-05-12 | ||
| DE19821232.1 | 1998-05-12 | ||
| PCT/DE1999/001306 WO1999059249A1 (de) | 1998-05-12 | 1999-05-03 | Verfahren und vorrichtung zum umschalten eines feldeffekttransistors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002515671A true JP2002515671A (ja) | 2002-05-28 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000548957A Pending JP2002515671A (ja) | 1998-05-12 | 1999-05-03 | Ｆｅｔトランジスタの切換方法及び装置 |
Country Status (6)
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| US (1) | US6433592B1 (ja) |
| EP (1) | EP1078460B1 (ja) |
| JP (1) | JP2002515671A (ja) |
| KR (1) | KR20010033631A (ja) |
| DE (1) | DE59900476D1 (ja) |
| WO (1) | WO1999059249A1 (ja) |
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| TW528939B (en) * | 2001-10-03 | 2003-04-21 | Realtek Semi Conductor Co Ltd | Output circuit having adjustment of output voltage slew rate |
| US7078931B2 (en) * | 2004-07-14 | 2006-07-18 | Texas Instruments Incorporated | GTL output structure having a slew rate control restore circuit |
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| DE102013102203A1 (de) * | 2013-03-06 | 2014-09-11 | Hella Kgaa Hueck & Co. | Beleuchtungsvorrichtung für ein Kraftfahrzeug |
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| JP3014164B2 (ja) | 1991-05-15 | 2000-02-28 | 沖電気工業株式会社 | 出力バッファ回路 |
| US5120992A (en) | 1991-07-03 | 1992-06-09 | National Semiconductor Corporation | CMOS output driver with transition time control circuit |
| JPH0583100A (ja) * | 1991-09-20 | 1993-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓｆｅｔの駆動回路 |
| JP2759577B2 (ja) * | 1992-05-14 | 1998-05-28 | 三菱電機株式会社 | バッファ回路 |
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| US5430387A (en) | 1992-09-16 | 1995-07-04 | International Business Machines Corporation | Transition-controlled off-chip driver |
| DE4400872A1 (de) | 1994-01-14 | 1995-07-20 | Philips Patentverwaltung | Ausgangstreiberschaltung |
| JP3537500B2 (ja) * | 1994-08-16 | 2004-06-14 | バー−ブラウン・コーポレーション | インバータ装置 |
| JP2655096B2 (ja) * | 1994-09-29 | 1997-09-17 | 日本電気株式会社 | 出力バッファ回路 |
-
1999
- 1999-05-03 JP JP2000548957A patent/JP2002515671A/ja active Pending
- 1999-05-03 WO PCT/DE1999/001306 patent/WO1999059249A1/de not_active Application Discontinuation
- 1999-05-03 DE DE59900476T patent/DE59900476D1/de not_active Expired - Lifetime
- 1999-05-03 EP EP99929086A patent/EP1078460B1/de not_active Expired - Lifetime
- 1999-05-03 US US09/674,823 patent/US6433592B1/en not_active Expired - Lifetime
- 1999-05-03 KR KR1020007007145A patent/KR20010033631A/ko not_active Application Discontinuation
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040707 |