JP2002510450A - 高度統合多層スイッチ要素アーキテクチャ - Google Patents

Abstract

(57)【要約】 高度統合ネットワーク要素構築ブロック（１００）用のアーキテクチャが提供される。本発明の一態様によると、ネットワーク・デバイス構築ブロック（１００）は、ネットワークを介してパケットを送受するための複数のポートを備えたネットワーク・インターフェース（２０５）を含む。ネットワーク・デバイス構築ブロック（１００）はまた、ネットワーク・インターフェースに結合されたパケット・バッファ記憶装置（２３０）をも含む。パケット・バッファ記憶装置（２３０）は、到着帯域幅と発信帯域幅の要件を適合させるための弾性バッファとして働く。ネットワーク・インターフェース（２０５）およびパケット・バッファ記憶装置（２３０）の他のクライアントのために、パケット・バッファ記憶装置（２３０）内のバッファを動的に割振り、割振り解除するための共用メモリ・マネージャ（２２０）も提供される。ネットワーク・デバイス構築ブロック（１００）はさらに、ネットワーク・インターフェース（２０５）に結合されたスイッチ構造（２１０）を含む。スイッチ構造（２１０）は、受け取ったパケットに関する中継決定を提供する。所与の中継決定は、特定の受け取ったパケットが転送されるポートのリストを含む。中央処理装置（ＣＰＵ）インターフェース（２１５）も、ネットワーク・デバイス構築ブロック（１００）に含まれる。ＣＰＵインターフェース（２１５）も、スイッチ構造（２１０）に結合され、スイッチ構造（２１０）によって与えられた中継決定に基づいて、ＣＰＵ（１６１）から受け取ったパケットを転送するように構成されている。

Description

【発明の詳細な説明】 高度統合多層スイッチ要素アーキテクチャ発明の分野 本発明は、概して、コンピュータ・ネットワーク・デバイスの分野に関する。 より詳細には、本発明は、高度統合ネットワーク要素構築ブロック用のアーキテ クチャに関する。発明の背景 たとえば、インターネットおよびワールド・ワイド・ウェブにアクセスするマ ルチメディア・アプリケーションのために、既存のネットワークから拡大された 帯域幅を必要とするユーザの数が増加している。したがって、将来のネットワー クは、非常に高い帯域幅と多数のユーザをサポートすることができなければなら ない。さらにまた、このようなネットワークは、一般に異なる帯域幅を必要とす るデータ、音声、ビデオなど多数のトラフィック・タイプをサポートできるべき である。 統計的調査によれば、ネットワーク・ドメイン、すなわち、相互接続されたロ ーカル・エリア・ネットワーク（ＬＡＮ）のグループ、ならびに各ＬＡＮに接続 された個々のエンド・ステーションの数が、将来、ますます高くなる増加率で成 長する見通しである。したがって、これらの要件を満たすため、より多くのネッ トワーク帯域幅とより効率的な資源の利用が必要とされる。 ブリッジのような層２の要素を用いてネットワークを構築すると、ＬＡＮ間で のパケット中継が速くなる。しかしながら、トラフィック分離、冗長なトポロジ 、待ち行列化およびアクセス制御のためのエンド・ツー・エンド・ポリシーにお ける柔軟性がない。後者の属性は、ルータなど、第３層の要素を使うと満たすこ とができるが、ルータによって与えられるよりすぐれたインテリジェンスおよび 決定能力の代わりにパケット中継速度が犠牲になる。 したがって、Ｎ個のポート上で非ブロッキング・ワイヤスピード多層スイッチ ングを行うことのできる、費用効果の高い高性能ネットワーク・デバイス構築ブ ロックを提供することが望ましい。一般に、シリコン技術における進歩にその性 能を比例させるネットワーク・デバイス構築ブロックを提供すると有利である。 したがって、共通の資源を共用し、共通の処理を集中化し、ハードウェア資源の 利用を最大化することが望ましい。より具体的には、動的パケット・メモリ管理 方式を利用して、パケット・バッファリングのためにすべての入出力ポート間で の共通パケット・メモリの共用を促進することが望ましい。また、パケット・ヘ ッダ処理を集中化し、多重プロトコル層ベースの中継決定のために集中式データ ベースへの効率的なアクセスができることが望ましい。さらに、第１パケット中 継モードでＣＰＵを元とするパケットに関するスイッチ構造の中継決定を要求し 、第２パケット中継モードで、スイッチ構造のヘッダ突合せをバイパスして、パ ケットを１つまたは複数の指定されたポートに直接転送すると有利である。発明の概要 パケット中継およびフィルタリングのための方法と装置を、高度統合ネットワ ーク要素構築ブロック用のアーキテクチャに関して説明する。本発明の一態様に よれば、ネットワーク・デバイス構築ブロックは、ネットワークを介してパケッ トを送受するための複数のポートを備えたネットワーク・インターフェースを含 む。ネットワーク・デバイス構築ブロックはまた、ネットワーク・インターフェ ースに結合されているパケット・バッファ記憶装置をも含む。パケット・バッフ ァ記憶装置は、到着帯域幅と発信帯域幅要件を適合させるための弾性バッファと して働く。ネットワーク・デバイス構築ブロックはさらに、ネットワーク・イン ターフェースに結合されているスイッチ構造を含む。スイッチ構造は、受け取っ たパケットに関する中継決定を含む。所与の中継決定は、特定の受け取ったパケ ットが中継されるポートのリストを含む。中央処理ユニット（ＣＰＵ）インター フェースも、ネットワーク・デバイス構築ブロック中に含まれる。ＣＰＵインタ ーフェースは、スイッチ構造に結合され、スイッチ構造によって与えられた中継 決定に基づいて、ＣＰＵから受け取ったパケットを中継するように構成されてい る。 本発明の他の態様によると、スイッチ要素は、受け取ったパケットに関する中 継決定を生成するように構成されているスイッチ構造を含む。スイッチ要素はま た、パケットを受け取り送るための複数のインターフェースをも含む。各インタ ーフェイスは、中継決定を要求し受け取るために、スイッチ構造と通信状態に結 合される。インターフェースには、ネットワーク・インターフェース、カスケー ド・インタフェース、中央処理ユニット（ＣＰＵ）インターフェースが含まれる 。ネットワーク・インターフェースはさらに、ネットワーク上のデバイスと通信 するための複数の外部ポートを含む。少なくとも２つの内部リンクが、１つまた は複数の他のスイッチ要素とフルメッシュ・トポロジで相互接続するために、カ スケード・インタフェースによって形成される。ＣＰＵインターフェースは、ス イッチ構造とＣＰＵの間でのパケットおよびコマンドの通信を可能にする。スイ ッチ要素はさらに、インターフェースのために、共用バッファ・メモリ内のバッ ファを動的に割振り、割振り解除するためのインターフェースに結合された共用 メモリ・マネージャを含む。共用メモリ・マネージャはさらに、共用バッファ・ メモリ内のバッファの状況を追跡する。 本発明の他の特徴は、添付と図面と以下の詳しい説明から明らかになるであろ う。図面の簡単な説明 本発明は、添付図面の図に限定ではなく例として図示されている。図中、同じ 参照番号は同様の要素を示す。 第１図は、本発明の一実施形態によるスイッチを示す。 第２図は、第１図のスイッチ中で用いられる典型的なスイッチ要素の簡略ブロ ック図である。 第３図は、第２図のスイッチ要素のより詳しいブロック図である。詳細な説明 高度統合多層スイッチ要素アーキテクチャを説明する。以下の記述において、 説明の目的で、数多くの具体的な詳細が、本発明の徹底的な理解をもたらすため に示される。しかしながら、本発明が、いくつかのこれらの具体的な詳細なしで 実施できることは、当業者には明らかであろう。他の場合には、周知の構造およ び装置は、ブロック図の形で示される。 本発明は、後述の様々なステップを含む。本発明のステップは、後述のハード ウェア・コンポーネントによって実行することが好ましいが、別法として、これ らのステップを、マシン実行可能命令で実施することもできる。この命令は、命 令でプログラムされた汎用または専用のプロセッサにステップを実行させるため に用いられる。さらに、本発明の実施形態は、高速イーサネットスイッチに関し て説明する。しかしながら、本明細書に記載する方法および装置は、ブリッジ、 ルータ、ブルータ、および他のネットワーク・デバイスなど他の種類のネットワ ーク・デバイスにも同様に適用可能であることを理解されたい。 ネットワーク要素の例 本発明の教示に従って動作するネットワーク要素の一実施形態の概要を第１図 に示す。ネットワーク要素は、様々な方法で、いくつかのノードおよび端末を相 互接続するために使われる。特に、多層分散ネットワーク要素（ＭＬＤＮＥ）の 一用途は、イーサネットとしても知られているＩＥＥＥ８０２．３など、均質な データ・リンク層を介した定義済みのルーティング・プロトコルによってパケッ トをルーティングすることができる。他のルーティング・プロトコルも使用する ことができる。 ＭＬＤＮＥの分散アーキテクチャは、既知のまたは将来のいくつかのルーティ ング・アルゴリズムに従ってメッセージ・トラフィックをルーティングするよう に構成することができる。好ましい実施形態においては、ＭＬＤＮＥは、１組の インターネット・プロトコル、より具体的には伝送制御プロトコル（ＴＣＰ）／ インターネット・プロトコル（ＩＰ）を用いて、イーサネットＬＡＮ標準および ミディアム・アクセス制御（ＭＡＣ）データ・リンク層を介してメッセージ・ト ラフィックを扱うように構成される。ＴＣＰは、本明細書では層４のプロトコル とも呼び、ＩＰは繰り返して層３プロトコルと呼ぶ。 ＭＬＤＮＥの一実施形態において、ネットワーク要素は、分散式に、パケット ・ルーティング機能を実施するように構成される。すなわち、機能の異なる部分 が、ＭＬＤＮＥにおける異なるサブシステムによって実行され、それらの機能の 最終的な結果は、外部ノードおよび端末にとって透過的なままである。以下の考 察および第１図の図からわかるように、ＭＬＤＮＥは、スケーラブルなアーキテ クチャを有する。このアーキテクチャでは、設計者が、追加のサブシステムを加 えることによって、外部接続の数を予測可能に増加させることができ、それによ って、ＭＬＤＮＥをスタンド・アロン・ルータとして定義する際により大きな柔 軟性が可能になる。 第１図のブロック図に示すように、ＭＬＤＮＥ１０１は、完全にメッシュされ 、いくつかの内部リンク１４１を用いて相互接続されてより大きなスイッチを構 成する、いくつかのサブシステム１１０を含む。少なくとも１つの内部リンクが 、いずれか２つのサブシステムを結合する。各サブシステム１１０は、転送デー タベースとも呼ばれる中継およびフィルタリング・データベース１４０に結合さ れたスイッチ要素１００を含む。中継およびフィルタリング・データベースは、 中継メモリ１１３および連想メモリ１１４を含むことができる。中継メモリ（ま たはデータベース）１１３は受け取ったパケットのヘッダと突き合わせるために 用いられるアドレス・テーブルを記憶する。連想メモリ（またはデータベース） は、ＭＬＤＮＥを介してパケットを転送するための転送属性を識別するのに用い られる中継メモリ内の各エントリに関連するデータを記憶する。入出力能力を有 するいくつかの外部ポート（図示せず）が、外部接続１１７にインターフェース する。一実施形態においては、各サブシステムは、多数のギガビット・イーサネ ット・ポート、ファースト・イーサネット・ポートおよびイーサネット・ポート をサポートする。各サブシステムにおいてやはり入出力能力を有する内部ポート （図示せず）は、内部リンク１４１を結合する。内部リンクを用いて、ＭＬＤＮ Ｅは、多数のスイッチ要素を互いに接続して、マルチギガビット・スイッチを形 成することができる。 ＭＬＤＮＥ１０１はさらに、周辺コンポーネント相互接続（ＰＣＩ）などの通 信バス１５１を介して個々のシステム１１０に結合される中央処理システム（Ｃ ＰＳ）１６０を含む。ＣＰＳ１６０は、中央メモリ１６３に結合された中央処理 ユニット（ＣＰＵ）１６１を含む。中央メモリ１６３は、様々なサブシステムの 個々の中継メモリ１１３内に含まれるエントリのコピーを含む。ＣＰＳは、各サ ブシステム１１０への直接制御および通信インターフェースを有し、スイッチ要 素間の若干の集中化された通信および制御を提供する。 スイッチ要素の例 第２図は、第１図のスイッチ要素のアーキテクチャの例を示す簡略ブロック図 である。図のスイッチ要素１００は、中央処理ユニット（ＣＰＵ）インターフェ ース２１５、スイッチ構造ブロック２１０、ネットワーク・インターフェース２ ０５、カスケード・インタフェース２２５、および共用メモリ・マネージャ２２ ０を含む。 イーサネット・パケットは、３つのインターフェース２０５、２１５、または ２２５のいずれか１つを介して、ネットワーク・スイッチ要素１００に出入りす る。要約すると、ネットワーク・インターフェース２０５は、対応するイーサネ ット・プロトコルに従って動作して、ネットワーク（図示せず）からイーサネッ ト・パケットを受け取り、１つまたは複数の外部ポート（図示せず）を介してネ ットワークにイーサネット・パケットを送る。オプションのカスケード・インタ フェース２２５は、スイッチ要素を相互接続してより大きなスイッチを作成する するための、１つまたは複数の内部リンク（図示せず）を含む。たとえば、各ス イッチ要素１００は、他のスイッチ要素とフル・メッシュ・トポロジで接続され て、上述の多層スイッチを形成する。別法としては、スイッチは、カスケード・ インタフェース２２５を有するまたは有さない単一のスイッチ要素１００を含む こともできる。 ＣＰＵ１６１は、ＣＰＵインターフェース２１５を介して、コマンドまたはパ ケットをネットワーク・スイッチ要素１００に伝送する。このようにして、ＣＰ Ｕ１６１上を走る１つまたは複数のソフトウェア処理は、新しい入力を追加し、 不必要な入力を無効にするなど、外部の中継およびフィルタリング・データベー ス１４０における入力を管理することもできる。しかしながら、別の実施形態に おいては、ＣＰＵ１６１は、中継およびフィルタリング・データベース１４０へ 直接アクセスすることもできる。いずれの場合にも、パケット中継では、ＣＰＵ インターフェース２１５のＣＰＵポートは、スイッチ要素１００への総称入力ポ ートに似ており、単に他の外部ネットワーク・インターフェース・ポートである かのように扱うことができる。ただし、ＣＰＵポートへのアクセスは、周辺コン ポーネント相互接続（ＰＣＩ）バスなどのバスを介して行われるので、ＣＰＵポ ートは、媒体アクセス制御（ＭＡＣ）機能も必要としない。 ネットワーク・インターフェース２０５に戻り、２つの主要なタスクである入 力パケット処理および出力パケット処理について簡潔に説明する。入力パケット 処理は、ネットワーク・インターフェース２０５の１つまたは複数の入力ポート によって行われる。入力パケット処理は、以下のことを含む。（１）到着イーサ ネット・パケットを受け取って検査すること、（２）適当なときに、パケット・ ヘッダを修正すること、（３）到着パケットを記憶するために、共用メモリ・マ ネージャ２２０にバッファ・ポインタを要求すること、（４）スイッチ構造ブロ ック２１０に中継決定を要求すること、（５）外部共用メモリ２３０に一時的に 記憶するため、到着パケット・データを共用メモリ・マネージャ２２０に送るこ と、および（６）中継決定を受け取ると、バッファ・ポインタを中継決定によっ て指示された出力ポートに送ること。出力パケット処理は、ネットワーク・イン ターフェース２０５の１つまたは複数の出力ポートによって行われる。出力処理 は、共用メモリ・マネージャ２２０にパケット・データを要求すること、ネット ワーク上にパケットを送ること、およびパケットが送られた後、バッファの割振 り解除を要求することを含む。 ネットワーク・インターフェース２０５、ＣＰＵインターフェース２１５、お よびカスケード・インタフェース２２５は、共用メモリ・マネージャ２２０およ びスイッチ構造ブロック２１０に結合される。パケット中継やパケット・バッフ ァリングなどの重要な機能が、第２図に示すように集中化されていることが好ま しい。共用メモリ・マネージャ２２０は、到着パケットをバッファするための、 外部共用メモリ２３０への効率的な集中化されたインターフェースである。スイ ッチ構造ブロック２１０は、ＣＰＵ１６１の助けで中継およびフィルタリング・ データベース１４０をサーチし維持するための、サーチエンジンおよび学習ロジ ックを含む。 集中化されたスイッチ構造ブロック２１０は、インターフェース２０５、２１ ５、および２２５のために中継およびフィルタリング・データベース１４０への アクセスを行うサーチエンジンを含む。パケット・ヘッダの突合せ、層２に基づ く学習、層２および層３のパケット中継、フィルタリング、およびエージングが 、スイッチ構造ブロック２１０によって行われる機能の例である。各入力ポート は、スイッチ構造ブロック２１０に結合され、受け取ったパケットに関する中継 決定を受け取る。中継決定は、対応するパケットが送られる送り出しポート（た とえば、外部ネットワークポートまたは内部カスケードポート）を指示する。Ｍ ＡＣＤＡ（ＭＡＣ宛先アドレス）の置換のための新しいＭＡＣ宛先アドレス（Ｄ Ａ）などハードウェア・ルーティングをサポートするための追加情報も中継決定 内に含まれる。さらに、スイッチ要素１００を介するパケット・トラフィックの 優先順位付けを容易にするための優先順位指示も中継決定内に含まれる。 本実施形態においては、イーサネット・パケットは、共用メモリ・マネージャ ２２０によって中央でバッファされ管理される。共用メモリ・マネージャ２２０ は、あらゆる入出力ポートにインターフェースし、これらのポートのためにそれ ぞれ、動的メモリ割振りおよび割振り解除を行う。たとえば、入力パケット処理 中に、１つまたは複数のバッファが、外部の共用メモリ２３０内で割り振られ、 到着パケットが、ネットワーク・インターフェース２０５から受け取った命令に 応答して共用メモリ・マネージャ２２０によって記憶される。その後、出力パケ ット処理中に、共用メモリ・マネージャ２２０は、外部共用メモリ２３０からパ ケットを取り出し、もはや使用していないバッファを割振り解除する。すべての 出力ポートがそこに記憶されたデータの伝送を完了するまで、解放されたバッフ ァがないようにするために、共用メモリ・マネージャ２２０が、バッファの所有 権をも追跡することが好ましい。 高レベルでスイッチ要素１００のアーキテクチャを説明してきたが、次に第３ 図に関してより詳しく個々のコンポーネントを説明する。 ネットワークおよびカスケード・インタフェース 本発明のスイッチ要素は、３つのインターフェース２１５、２０５、２２５間 のイーサネット、高速イーサネット、およびギガビット・イーサネット・パケッ トのワイヤ・スピード・ルーティングおよび中継を行う。本実施形態によると、 ネットワーク・インターフェース２０５およびカスケード・インタフェースの各 ポートは、入力パケット処理（ＩＰＰ）、出力パケット処理（ＯＰＰ）、および 媒体アクセス・コントローラ（ＭＡＣ）を含む。 ＩＰＰは、スイッチ構造２１０、共用メモリ・マネージャ２２０、およびＯＰ Ｐと通信状態で結合されている。ＩＰＰが、受け取ったパケットに関する中継決 定をスイッチ構造２１０に要求し、中継決定が戻されるまで、共用メモリ２３０ 内にパケット・データを一時的に記憶する。中継決定を受け取ると、ＩＰＰは、 対応するパケットがあれば、それを適当なＯＰＰに転送する。 一実施形態によると、受け取ったパケット・ヘッダは、ＩＰＰによって、参照 として本明細書に組み込まれる、１９９７年６月３０日に出願された「Ｍｅｃｈ ａｎｉｓｍ ｆｏｒ Ｐａｃｋｅｔ Ｆｉｅｌｄ Ｒｅｐｌａｃｅｍｅｎｔ ｉ ｎ ａ Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｓｗｉｔｃｈｅｄ Ｎｅｔｗｏｒｋ Ｅ ｌｅｍｅｎｔ」と題する米国特許出願第 号、整理番号０８２２２ ５．Ｐ２３７６に開示されているように修正される。 ＯＰＰは、共用メモリ・マネージャ２２０と通信状態で結合されている。パケ ットが送信の準備ができると、ＯＰＰは、共用メモリ・マネージャ２２０を介し て共用メモリ２３０からパケット・データを取り出し、接続されたネットワーク にパケット・データを送る。 一実施形態によると、ＯＰＰにおける動的出力待ち行列化は、参照として本明 細書に組み込まれる、１９９７年６月３０日に出願された「Ｍｅｔｈｏｄ ａｎ ｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｄｙｎａｍｉｃ Ｑｕｅｕｅ Ｓｉｚｉｎｇ 」という名称の米国特許出願第 号、整理番号０８２２２５．Ｐ２ ３７７に開示されているようなものである。 他の実施形態によると、パケット・ルーティングおよびパケット・フィールド 置換は、参照として本明細書に組み込まれる、１９９７年６月３０日に出願され た「Ｍｅｃｈａｎｉｓｍ ｆｏｒ Ｐａｃｋｅｔ Ｆｉｅｌｄ Ｒｅｐｌａｃｅ ｍｅｎｔ ｉｎ ａ Ｄｉｓｔｒｉｂｕｔｅｄ Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｎｅｔｗｏｒｋ Ｅｌｅｍｅｎｔ」と題する、米国特許出願第 号 、整理番号０８２２２５．Ｐ２５８３に開示されているようなものである。 スイッチ構造 スイッチ構造２１０は、入力ポートのために中継およびフィルタリング・デー タベース１４０への集中アクセスを行う。スイッチ構造２１０内の高度にパイプ ライン化されたロジックにより、それが、一時に複数の入力ポートからパケット ・ヘッダを受け取って処理することが可能になる。有利には、集中化およびパイ プライン化は、ハードウェア実装のオーバヘッドを低減する。たとえば、Ｎ段パ ケット・ヘッダ処理パイプラインにより、Ｎ個のパケット・ヘッダ処理装置を設 けなくてもよく、様々な入力ポートからのＮ個のパケット・ヘッダを単一プロッ クで処理することができる。 一実施形態によると、スイッチ構造２１０は、参照として本明細書に組み込ま れる、１９９７年６月３０日に出願された「Ｓｅａｒｃｈ Ｅｎｇｉｎｅ Ａｒ ｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｍｕ ｌｔｉ−Ｌａｙｅｒ Ｓｗｉｔｃｈ Ｅｌｅｍｅｎｔ」と題する、米国特許出願 第 号、整理番号０８２２２５．Ｐ２３６１、および１９９７年６月 ３０日に出願された「Ｈａｒｄｗａｒｅ−Ａｓｓｉｓｔｅｄ Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ Ａｃｃｅｓｓ ｔｏ Ｆｏｒｗａｒｄｉｎｇ Ｄａｔａｂａｓｅ」と題する、米国特許出願第 号、整理番号０ ８２２２５．Ｐ２５５９に開示されているように、実施される。 ＣＰＵインターフェース 本実施形態のＣＰＵインターフェース２１５は、ホスト伝送プロセス（ＨＴＰ ）３５０およびホスト受取りプロセス（ＨＲＰ）３６０に結合されたバス・イン ターフェース（ＢＩＦ）３４０を備える単一のＣＰＵポートを含む。ＢＩＦ３４ ０は、ＣＰＵ１６１とスイッチ要素１００の間でデータを通信するための、バス ・インターフェース・プロトコルを実施する。この点に関連して、これは、ネッ トワーク・インターフェース・ポートにおけるＭＡＣと同様の責任を有する。一 実施形態においては、ＢＩＦ３４０は、ＣＰＵメモリへのおよびＣＰＵメモリか らのＰＣＩ直接メモリ・アクセス（ＤＭＡ）をサポートするための、ＰＣＩプロ トコル・ブロックを含む。 アーキテクチャ上、ＣＰＵポートは、ネットワーク・インターフェース・ポー トおよびカスケード・インタフェース・ポートをミラーするように設計されてい る。ＢＩＦ３４０は、機能的に、ネットワーク・インターフェース・ポートＭＡ Ｃに対応する。たとえば、ＢＩＦ３４０とＭＡＣはどちらも、物理媒体を介して スイッチ要素１００の外部のデバイスと通信するために特定のプロトコル（たと えば、それぞれＰＣＩおよびイーサネット）を扱う責任を有する。同様に、ＨＴ Ｐ３５０は、ネットワーク・インターフェース・ポートのＩＰＰに対応する。Ｈ ＴＰ３５０とＩＰＰはどちらも、到着パケットをバッファし、スイッチ構造２１ ０に中継決定を要求し、到着パケットを適当な出力ポートに送る責任を有する。 最後に、ＨＲＰ３６０は、ネットワーク・インターフェース・ポートのＯＰＰに 対応する。ＨＲＰ３６０とＯＰＰはどちらも、共用メモリ２３０からアウトバウ ンド・パケットを取り出し、アウトバウンド・パケットを送り、パケット・バッ ファ・ポインタが解放されたとき共用メモリ・マネージャ２２０に通知する責任 を有する。この新規のＣＰＵインターフェース・アーキテクチャにより、ＣＰＵ ポートが、単に他のネットワーク・インターフェース・ポートであるかのように 、他のスイッチ要素コンポーネントによって取り扱われることが可能になる。 ＣＰＵインターフェース２１５の他の特徴は、送られるパケットに対してＣＰ Ｕが２つの中継モードが利用できることである。一実施形態においては、ＣＰＵ インターフェース２１５は、ＣＰＵによって与えられるパケットごとの制御情報 に基づいて所与のパケットに対して２つの中継モードの１つで動作するように構 成されている。第１のモードであるスイッチ・モードでは、ＣＰＵインターフェ ース２１５は、スイッチ構造２１０に中継決定を要求し、第２のモードである直 接モードでは、スイッチ構造のヘッダ突合せがバイパスされ、それによって、パ ケットを１つまたは複数の指定されたポートに直接送ることができる。 スイッチ構造２１０および共用メモリ・マネージャ２２０は、一般に、ＣＰＵ インターフェース２１５が他のネットワーク・インターフェースであるかのよう に、ＣＰＵインターフェース２１５と相互作用するので、ＣＰＵを元とするパケ ットのためのスイッチ・モードは、ネットワーク・インターフェース２０５およ びカスケード・インタフェース２２５において行われるパケット中継を並列化す る。理解されるように、ＣＰＵインターフェース２１５のこの画期的な設計およ び処理は、ＣＰＵを元とするパケットのための新規のスイッチ・モードの効率的 な実装を提供する。 次に、直接モードについて説明する。ＣＰＵインターフェース２１５は、ＣＰ Ｕを元とするパケットを伴う制御情報に基づいて、ＣＰＵを元とするパケットを 中継する。制御情報は、スイッチ要素１００によるパケット中継を容易にするた めに、パケットについての情報を含む。たとえば、一実施形態においては、直接 モード・フラグが、制御情報中に設けられ、パケットが、スイッチ構造２１０に よって与えられた中継決定に対して中継されるのではなく、１つまたは複数の指 定された出力ポートに転送されるよう指示する。この場合、典型的なパケット・ ヘッダ突合せおよび中継データベースサーチはバイパスされ、パケットは、指定 された出力ポートに転送される。他のフラグおよび制御情報も制御情報に組み込 むことができることを理解されたい。 共用メモリ・マネージャ 本実施形態によると、共用メモリ・マネージャ２２０は、パケット・メモリの 共用プールおよび動的バッファ割振り方式を利用するバッファード・アーキテク チャを含む。従来の入力ポート・バッファおよび出力バッファ・パケット・バッ ファ方式は、一般に、各ポートに関連するメモリの静的部分を有し、所与のポー トを介する実際のトラフィック量に関係しない非効率的なメモリ割振りおよびバ ッファリングをもたらす。それとは対照的に、本発明によって提供されるメモリ ・マネージャは、所与のポートを介するトラフィック量に比例したポートごとの バッファリングの効率的な割振りを達成するように設計されている。 共用メモリ・マネージャ２２０は到着パケットのバッファリングのための共用 メモリ２３０への効率的な集中化されたインターフェースである。共用メモリ２ ３０は、インバウンド・インターフェース（たとえば、ＩＰＰ３１０−３１４ま たはＨＴＰ３５０）から１つまたは複数のアウトバウンド・インターフェース（ たとえば、ＯＰＰ３１５−３１９またはＨＴＰ３６０）への途中でパケット・デ ータを一時記憶するために使われるバッファのプールである。本質的に、共用メ モリは、到着帯域幅と発信帯域幅の要件を適合させるための弾性バッファとして 働く。 この実施形態によると、共用メモリ・マネージャ２２０は、バッファ・マネー ジャ３２５を含む。間接化レベルは、パケット・データ自体の代わりにパケット ・ポインタを待ち行列化することにより、入力ポートおよび出力ポートによって 利用されるバッファ・マネージャ３２５によって与えられる。したがって、本発 明によって行われるバッファリングは、入力パケット・バッファリングや出力パ ケット・バッファリングのような従来のバッファリング・カテゴリに適合しない 。そうではなく、本明細書で記述するバッファは、出力待ち行列をバッファする 共用メモリとして説明するのが最善である。有利には、ポインタは、ポートにお いて待ち行列化されるので、本実施形態によると、スイッチの動作は、１つまた は複数の出力ポートの特定の待ち行列への入力ポートの間でパケット・ポインタ を転送することに還元される。 共用メモリ２３０内の各バッファは、異なる時点に１つまたは複数の異なるポ ートによって所有される。たとえば、マルチキャスト・パケットのバッファ・ポ インタのコピーは、いくつかの出力ポート待ち行列に常駐する。図の実施形態で は、共用メモリ・マネージャ２２０は、バッファ・マネージャ３２５に結合され たポインタ・ランダム・アクセス・メモリ（ＰＲＡＭ）３２０をも含む。ポイン タＲＡＭ３２０は、共用メモリ２３０のページ（バッファ）の使用カウントを記 憶するオンチップ・ポインタ・テーブルである。このようにして、所与の時間に おけるバッファ所有者の数を、バッファ・マネージャ３２５が知っている。この ようにして、最後の出力ポートによって解放されるとき、バッファ・マネージャ ３２５が、動的なバッファ割振り解除を行うのが可能になる。 一実施形態によると、バッファ・マネージャ３２５は、参照として本明細書に 組み込まれる、１９９７年６月３０日に出願された「Ｈａｒｄｗａｒｅ−Ａｓｓ ｉｓｔｅｄ Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ Ａｃｃｅｓｓ ｔｏ ａ Ｆｏｒｗａｒｄｉｎｇ Ｄａｔａｂａｓｅ」と題する、米国特許出 願第 号、整理番号０８２２２５．Ｐ２３５４に開示されているよ うに、実施される。 バッファ・メモリ・コントローラ３３０は、パケット・データをそれぞれ共用 メモリ２３０に記憶し、そこから取り出すための、入力ポートおよび出力ポート への集中化されたインターフェースである。一実施形態によると、バッファ・コ ントローラ３３０は、参照として本明細書に組み込まれる、１９９７年６月３０ 日に出願された「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏｒ Ａｒｂ ｉｔｒａｔｉｎｇ Ａｃｃｅｓｓ ｔｏ ａ Ｓｈａｒｅｄ Ｍｅｍｏｒｙ ｂ ｙ Ｎｅｔｗｏｒｋ Ｐｏｒｔｓ Ｏｐｅｒａｔｉｎｇ ａｔ Ｄｉｆｆｅｒｅ ｎｔ Ｄａｔａ Ｒａｔｅｓ」と題する、米国特許出願第 号、整 理番号０８２２２５．Ｐ２５０１、および１９９７年６月３０日に出願された「 Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ In ａ Ｐａｃｋｅｔ Ｒｏｕｔ ｉｎｇ Ｓｗｉｔｃｈ ｆｏｒ Ｃｏｎｔｒｏｌｌｉｎｇ Ａｃｃｅｓｓ ａｔ Ｄｉｆｆｅｒｅｎｔ Ｄａｔａ Ｒａｔｅｓ ｔｏ ａ Ｓｈａｒｅｄ Ｍｅ ｍｏｒｙ」と題する、米国特許出願第 号、整理番号０８２２２５ ．Ｐ２３６７に開示されているように、実施される。 以上、パケット・メモリの共用プール内への受け取ったパケットを一時記憶を 提供し、所与のポートを介するトラフィック量に比例するポートごとのバッファ リングの効率的な割振りを行うバッファ・アーキテクチャについて述べた。 上述の明細書においては、本発明をその特定の実施形態について説明したが、 本発明のより広い趣旨および範囲から逸脱することなく、様々な修正および変更 を加えることができることは明らかであろう。したがって、本明細書および図面 は、制限的な意味ではなく例示的なものとみなすべきである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘンデル，エアリエル アメリカ合衆国・95014・カリフォルニア 州・クパーチノ・ニューキャッスル ドラ イブ・7537 (72)発明者 フレイザー，ハワード アメリカ合衆国・94566・カリフォルニア 州・プリザントン・ミッドルトン プレイ ス・4951 【要約の続き】 中継決定を提供する。所与の中継決定は、特定の受け取 ったパケットが転送されるポートのリストを含む。中央 処理装置（ＣＰＵ）インターフェース（２１５）も、ネ ットワーク・デバイス構築ブロック（１００）に含まれ る。ＣＰＵインターフェース（２１５）も、スイッチ構 造（２１０）に結合され、スイッチ構造（２１０）によ って与えられた中継決定に基づいて、ＣＰＵ（１６１） から受け取ったパケットを転送するように構成されてい る。

Claims (1)

1. 【特許請求の範囲】 １．ネットワークを介してパケットを送受するための複数のポートを含むネット ワーク・インターフェースと、 ネットワーク・インターフェースに結合され、到着帯域幅と発信帯域幅の要件 を適合させる弾性バッファとして働くパケット・バッファ記憶装置と、 ネットワーク・インターフェースに結合され、受け取ったパケットに対応し、 受け取ったパケットが転送されるポートのリストを含む中継決定を行うスイッチ 構造と、 スイッチ構造に結合され、スイッチ構造によって与えられた中継決定に基づい て、ＣＰＵから受け取ったパケットを中継するように構成されている中央処理ユ ニット（ＣＰＵ）インターフェースと を含むネットワーク・デバイス構築ブロック。 ２．ネットワーク・デバイス構築ブロックを他の１つまたは複数のネットワーク ・デバイス構築ブロックに結合して、より大きなスイッチング・デバイスを形成 するカスケード・インタフェースをさらに含む請求項１に記載のネットワーク・ デバイス構築ブロック。 ３．受け取ったパケットに関する中継決定を生成するように構成されたスイッチ 構造と、 中継決定を要求し受け取るようにスイッチ構造に結合され、パケットを受け取 って、送るための複数のインターフェースであって、 ネットワーク上のデバイスと通信するための複数の外部ポートを提供する１つ のネットワーク・インターフェースと、 １つまたは複数のスイッチ要素とフルメッシュ・トポロジで相互接続するため の少なくとも２つの内部リンクを形成するカスケード・インタフェース、および スイッチ構造とＣＰＵの間でのパケットおよび命令の通信のための中央処理ユ ニット（ＣＰＵ）とを含む複数のインターフェースと、 複数のインターフェースに結合され、複数のインターフェースのために共用バ ッファ・メモリ内のバッファを動的に割振りおよび割振り解除し、共用バッファ ・メモリ内のバッファの状況を追跡するための共用メモリ・マネージャと を含むスイッチ要素。 ４．デバイスのネットワークへパケットを中継する方法であって、 中央処理ユニットが、デバイスのネットワークで送るために、パケットを生成 するステップと、 スイッチ要素が、スイッチ要素の中央処理ユニット（ＣＰＵ）インターフェー スでパケットを受け取るステップと、を有し、 パケットが第１方式に関連している場合に、 ＣＰＵインターフェースが、スイッチ構造に前記パケットに関する中継決定を 要求し、 ＣＰＵインターフェースが、スイッチ構造から中継決定を受け取り、 ＣＰＵインターフェースが、中継決定によって示される１つまたは複数のポー トにパケットを中継し、 前記１つまたは複数のポートが、デバイスのネットワーク上にパケットを伝送 する方法。 ５．パケットが制御情報に関連しており、 制御情報に基づいて、ＣＰＵインターフェースが、前記パケットが第２方式に 関連していると判定するステップと、 ＣＰＵインターフェースが、パケットを制御情報中で示されたポートに中継す るステップとをさらに含む請求項４に記載の方法。 ６．ネットワーク・セグメントを介して、パケットを受け取り送るための複数の ポートと、 複数のポートの各々に結合され、到着パケットを一時的に記憶するため、共用 メモリからのバッファを動的に割振るように構成され、パケットが中継される先 のすべてのポートが、パケットの伝送を完了したときに、特定のパケットに関連 するバッファを解放するようにさらに構成された共用メモリ・マネージャと、 スイッチ構造に関連する複数のプロトコル層のための中継情報をその中に記憶 している中継およびフィルタリング・データベースへの集中化されたインターフ ェースを形成するように複数のポートの各々に結合され、複数のポートのために 中継およびフィルタリング・データベースのヘッダの一致およびサーチを行うよ うに構成されたスイッチ構造と を含むネットワーク・デバイス構築ブロック。