JP2003503955A - 高性能スイッチ・ファブリック素子およびスイッチ・システム - Google Patents

高性能スイッチ・ファブリック素子およびスイッチ・システム

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Abstract

(57)【要約】 高性能スイッチ・ファブリック素子およびそのための順応性のあるリンク相互接続トポロジーおよびフレーム・アドレス指定の技法が開示される。ファブリック素子は、全てのポート間で内部ステアリング可能な相互接続を備える16ポートのASICとすることができる。ファブリック素子のポートは、各々、一意のローカル・ルーティング・テーブルを有するので、先行技術において提供されるようなグローバル・ルーティング・テーブルの必要はない。これにより、ファブリック素子外からルックアップ参照する必要なしにファブリック素子内でポートからポートへのアドレス指定およびルーティングが可能なので、速度が速まる。ファブリック素子は、縦続、環状、マイクロステージングおよびその組み合わせを含めて独特のリンク相互接続技法によって相互接続して、並列に使用することができる。

Description

【発明の詳細な説明】
【０００１】 ［発明の分野］ 本発明は、一般的に言って、スイッチ、スイッチ・システムおよびネットワー
クを含む高性能交換、およびファイバー・チャネル標準において定義されるよう
な非常に高性能の交換機能を実現するのに適する相互接続およびアドレス指定の
技法に関するものである。
【０００２】 ［先行技術の背景］ コンピューティング・システムおよびデータ処理システムの分野において、高
性能交換方法の必要性はますます高まっている。前記のシステムの例としては、
相互接続コンピュータおよび高性能記憶装置、複数台コンピュータ動作環境にお
ける相互接続コンピュータ、およびデータ処理ネットワークにおいて指定される
ノードまたはノード・グループ間において複数の高速データ相互接続が確立され
なければならない環境が含まれる。この種のシステムにおいて使用されるスイッ
チおよび装置にとって、より高い帯域幅およびより大きな交換の順応性が主要な
問題である。
【０００３】 ファイバー・チャネル標準ANSI X3.T11は、この問題に対処するためのもので
ある。ファイバー・チャネル標準自体は、種類および性能標準を広範に定義して
いるが、この機能を与えるために使用されるインプリメンテーション技術につい
ては定めていない。ファイバー・チャネル機能を実現するための特殊なスイッチ
設計は、スイッチの「ファブリック」と呼ばれる。
【０００４】 現在入手可能なスイッチ・ファブリックのほとんどは、ファイバー・チャネル
機能の全てを実現しない。その理由は多数あり、その一部は技術的理由であり、
一部は経済的理由である。用途によっては、ファイバー・チャネル機能の一部し
か必要とされない。しかし、用途によってはもっと大幅なファイバー・チャネル
機能が望ましいが、インプリメンテーションのコストおよび技術的複雑性が、依
然として越え難いハードルとして存在する。
【０００５】 「高性能交換」と題する1998年9月1日に提出された共同所有の同時係属米国特
許出願第SN 60/098742号において、高性能ファイバー・チャネルおよびその他の
交換システムを提供するための方法およびスイッチ構成が説明されている。この
システムは、独特のスイッチ・シャーシおよびより大きなネットワークを生成す
るためにシャーシを相互接続する独特の方法を基礎としている。前記の特許出願
におけるシャーシを相互接続する方法は、より大きなネットワークを作るために
望ましい方法で個々のスイッチ・シャーシを相互接続するので、「マルチステー
ジング」と呼ぶことができるだろう。
【０００６】 本発明は、交換モジュールおよびスイッチ・シャーシ内におけるその相互接続
を改良して、より高い性能、複雑さの減少およびより大きな順応性を得ることに
よって、さらに高性能交換回線網および方法を改良する。
【０００７】 先行技術の高性能スイッチ・シャーシにおいては、多数の同様のスイッチ・モ
ジュールを使用し、印刷回路板上でまたはシャーシ内でこれらを相互接続するた
めの手段を配備するのが慣例である。スイッチ・モジュールは、ある数例えば2
、4または8個の入力または出力ポートを有するカスタム・スイッチ・モジュール
によって構成されることが多い。カスタム・スイッチ・モジュールのほとんどま
たは全てが、必要に応じて付加的な支持素子またはチップを有する単一のASIC（
アプリケーション固有の集積回路）にインプリメントされることが理想的である
。どのファイバー・チャネル機能が実現されるかに応じて、このような先行技術
のシステムにおいては、さまざまなタイプのファイバー・チャネル・ポートをカ
バーするために多様なカスタム・スイッチ・モジュールおよびASICのタイプを配
備する必要があるかも知れない。カスタム・スイッチ・モジュールは、一般的に
は、自身の内部で、また自身のポートを使って、要求されるスイッチ接続を処理
することができる。より有益な数たとえば32、48または64のチャネルを有するス
イッチ・チャネル製品を作るためには、シャーシ内でこれらの多数のカスタム・
スイッチ・モジュールを何らかの方法で相互接続することが望ましい。
【０００８】 これを行うための従来の方法は、しばしばバックプレーンと呼ばれる、全ての
カスタム・スイッチ・モジュールを相互接続する高速バスを配備するものである
。ファブリック・コントローラは、要求される特殊なスイッチ接続に従ってカス
タム・スイッチ・モジュールの間にトラフィックを通すようにプログラムするこ
とができる。このようなシステムにおいては、バックプレーンの帯域幅およびフ
ァブリック・コントローラの動作が重要事項であることが明白である。実際に、
バックプレーンは、シャーシのチャネル数、性能およびコストの点で制限因子と
なっている。このような先行技術のシステムにおいては、シャーシ内のチャネル
の数を増大しようとする試みは、技術的制限、複雑さおよびコストの点で、バッ
クプレーンおよびファブリック・コントローラに対する高い要求に直結する。こ
れらの因子は、妥当なレベルのデータ処理速度を維持しようと場合、先行技術の
スイッチ・シャーシ設計におけるチャネルの数を制限している。
【０００９】 ［発明の要約］ 本発明は、高性能交換回線網および方法をさらに改良し、ファイバー・チャネ
ル・プロトコルを実践的に実現する。本発明は、本出願においてマイクロステー
ジングと呼ばれる方法を通じて、これを実現する。
【００１０】 本発明の1つの態様に従えば、本発明は、単一のファブリック素子、一般には
単一のASICを提供する。ASICの全てのポート間のリンクは、ASICの内部的なもの
である。このファブリック素子は、先行技術の技法で得られるより大幅に多い数
のポートを備える高性能交換台を提供するために並列で使用できる。本発明の1
つの例は、任意の対のポートの間でフレームの転送を可能にするために、16のス
イッチ・ポートおよび17×17の内部完全帯域幅無閉塞クロスバーを備える単一の
ファブリック素子を提供する。望ましい形態においては、ファブリック素子のス
イッチ・ポートの各々が、何がポートに取り付けられるかに応じてファイバー・
チャネルF_Port、FL_PortまたはE_Portとして動作するよう個々に構成可能であ
る。
【００１１】 本発明の別の態様に従えば、ファブリック素子ポートは、各々、一意のローカ
ル・ルーティング・テーブルを有する。これによって、先行技術において使用さ
れるようなポート用のグローバル・ルーティング・テーブルの必要がない。また
、これにより、ファブリック素子外からルックアップ参照する必要なく、ファブ
リック素子内でポートからポートにアドレス指定およびルーティングが可能なの
で、速度を速めることができる。
【００１２】 本発明の別の態様に従えば、フレーム転送決定は、レシーバ・プッシング・フ
レームではなくトランスミッタのニーズとプーリング・フレームに基づいてトラ
ンスミッタ・フレーム・タグを使って行われる。
【００１３】 本発明の別の態様に従えば、フレーム・ステアリングは、高スケラビリティ・
システムのための構文解析されたフレームの宛先アドレス・フィールドあるいは
エイリアス・ステアリングのための宛先アドレス・フィールド値に基づいて行わ
れ、どちらの方法もどのポートでも同時に利用できる。従って、ステアリング・
ロジックは、ユニキャストおよびマルチキャストの両方またはブロードキャスト
機能の完全なハードウェア・ルーティングを行う。
【００１４】 本発明の別の態様に従えば、ステアリング・ロジックにおいて許可ビットを設
定することによってハード・ゾーニングの方法が提供されるので、フレームを特
定の宛先からブロックすることができる。
【００１５】 本発明の別の態様に従えば、複数のファブリック素子が、独特のリンク相互接
続技法によって、交換シャーシまたはネットワーク・ボックスを構成する。これ
により、バックプレーン・バス構造に伴う問題が回避される。本発明のリンク相
互接続技法は、縦続接続、環状接続、マイクロステージングおよびこれらの組み
合わせを可能にする。本発明のマイクロステージング態様に従えば、予め決めら
れた数のファブリック素子は、交換シャーシ用のチャネル入力/出力接続として
そのポートのうち予め決められた数のポートを使用する。これらのファブリック
素子は、このためにそのポートの半分を使用し、リンク相互接続のために残りの
半分を使用することが望ましい。さらに、より大きな数のポートを持つ交換シャ
ーシの場合、一部のファブリック素子は、チャネル・ポートとして機能するファ
ブリック素子を相互接続するためにのみ使用される。
【００１６】 本発明の別の態様に従えば、ファブリック素子が1つ存在すれば、最高16エリ
ア・ポートを有し完全帯域幅無閉塞クロスバーを備えるドメインを実現できる。
【００１７】 本発明の現在望ましい実施態様に従えば、16ポートのファブリック素子が提供
され、マイクロステージング相互接続が提供されて、32チャネル、64チャネルま
たは128チャネルの交換シャーシが作られる。さらに、128チャネルのマイクロス
テージ・スイッチ・シャーシの実施態様は、256チャネルをサポートするように
拡張でき、これはフル・ファイバー・チャネル・ドメインに相当する。マルチス
テージングは、縦続接続、環状接続または交差接続を使って複数ドメインを接続
して、最高239ドメインのファイバー・チャネルを構成するために、使用するこ
とができる。これにより、（239×256）個のトランク・ポートのファイバー・チ
ャネルにより許容される最大数のドメイン/エリア・スイッチ・ポートすなわち
約61,000のポートが提供される。
【００１８】 以下の望ましい実施態様の詳細な説明において例証されるとおり、本発明によ
り上記のおよびその他の特徴および利点が提供される。
【００１９】望ましい実施態様の詳細な説明 図1は、本発明の1つの態様に従った16ポートASICファブリック素子のブロック
図であり、図1は、図1の16ポート・ファブリック素子を使用する16チャネル・ス
イッチ・シャーシの一般的構造をブロック図として示している。望ましい実施態
様においては、ファブリック素子はASIC 20を構成する。この望ましい実施態様
においては、ASIC 20は、任意のポート間に完全無閉塞ファイバー・チャネルク
ラス２（無接続、応答あり）およびクラス３（無接続、応答無し）サービスを伴
う16のポートを有する。ファブリック素子ASIC 20は、本出願において説明され
る本発明の範囲および作用の範囲内で、クラス１（接続）サービス用にも設計で
きることが分かるだろう。ただし、クラス１サービスを必要としない用途の場合
、もっと単純な設計を採用することができ、これが本明細書において望ましい実
施態様として示されている。
【００２０】 本発明のファブリック素子は、現在単一のCMOS ASICとして実現されるので、
本明細書においては、ファブリック素子の望ましい実施態様を意味するために「
ファブリック素子」およびASICの両方が使用される。ただし、本発明はASICイン
プリメンテーションに限定されず、また単一のチップに限定されない。例えば、
PGA（プログラマブル・ゲート・アレイ）装置または本出願において説明される
ファブリック素子機能をチップまたはチップ・セットに与えるその他のインプリ
メンテーション技術など、他の技術を使用することができる。
【００２１】 同様に、16ポートの選択は、本発明における限定事項ではなく、1つの可能な
選択肢であり、特定の性能および順応性の利点を持つ選択肢である。任意の数の
ポートをサポートすることができる。ポート数については、以下のマイクロステ
ージングの説明の後に論じる。本発明の1つの特徴は、単一のファブリック素子
タイプを1つのシャーシの中ですべての交換機能およびポジションに使用できる
ので、設計、開発および製造の経済性に結びついて有利である点である。ただし
、単一のタイプを使用する必要はなく、希望する場合には複数のファブリック素
子を含む設計を本発明に使用することができる。
【００２２】 ASIC 20は、図1においてGL0からGL15として番号が付けられる16のポートを有
する。本発明の1つの態様に従えば、これらのポートは、共通ファイバー・チャ
ネル・ポート・タイプF_Port、FL_PortおよびE_Portにとって総称的である。言
い換えると、各GLポートは、これが何に取り付けられるかに応じて、これらのど
のタイプとしても機能できる。総称タイプ・ポートの使用は、使用の順応性に関
して利点があるが、希望する場合には分離タイプ・ポートを使用することができ
る。さらに、これらのGLポートは、本出願においてはB_Portと呼ばれる特殊タイ
プ（非ファイバー・チャネル標準）のポートとして機能することができる。これ
は以下で説明するとおりファブリック素子のリンクに有益である。
【００２３】 図解のために、図1においては、全てのポートGL0−GL15は、ASIC 20の同一の
サイドにあるように示されている。以下で論じる他の図においては、8ポートの
グループがASICの反対側に描かれている。これは純粋に図に示すための便宜上の
ものであり、ポート設計の差を暗示するものではない。ポートの実際の物理的配
置は当然ASICの物理的レイアウトに依存する。
【００２４】 総称タイプのポートGL0−GL15は各々、スイッチ・クロスバー50への送信接続
および受信接続を有する。一方の接続は、フレームを受信してルーティング動作
中これを一時的に保持する機能を持つ受信バッファ52を通る。他方の接続は、送
信バッファ54を通る。図10に示されこれに関連してもっと詳しく説明されるスイ
ッチ・クロスバー50は、実際には、特定のタイプのデータおよびデータフロー制
御情報を処理するために多数のスイッチ・クロスバーを備える。ただし、図1を
高いレベルで見るために、これらのスイッチ・クロスバーは単一のスイッチ・ク
ロスバー50として示されている。スイッチ・クロスバー50は、17×17パスを接続
するためのサイズを有する、既知の従来の設計の無接続クロスバー（パケット・
スイッチ）である。これは、16のGLポート、プラスASICの外部にあるファブリッ
ク・コントローラへの接続用のポートを収容する。
【００２５】 本出願において説明されるスイッチ・シャーシの望ましい実施態様においては
、ファブリック・コントローラは、入出力プロセッサ（IOP）とも呼ばれるファ
ームウェアによってプログラムされるマイクロプロセッサである。IOP 66は、図
2において1つまたはそれ以上のASIC 20を利用するスイッチ・シャーシの一部と
して示されている。図1に示されるとおり、IOPへの双方向接続は、内部的に制御
バス60に接続するポート67を通る。送信バッファ56、受信バッファ58、制御レジ
スタ62および状態レジスタ62も、バス60に接続する。送信バッファ56および受信
バッファ58は、フレームの送り手または受け手になることができるように内部無
接続スイッチ・クロスバー50を外部IOPに接続する。制御レジスタ62の機能は、I
OPがこのレジスタに制御ワードを入れることによってASICの特性または動作構成
を変えられるように、IOPからの制御情報を受信し保持することである。IOPは、
ASICの回路（図には示されていない）を監視し、状態レジスタ64に入れられる各
種のコードを監視することによって、ASICの状態を読み取ることができる。
【００２６】 図2は、ファブリック素子としてASIC 20を利用する16チャネルのスイッチ・シ
ャーシS2を示している。シャーシS2は、ASIC 20およびIOP 66を含んでいる。さ
らに、一般には、シャーシは、電源（図には示されていない）などその他のコン
ポーネントを含む。ASIC 20の16のGLポートGL0−GL15は、16のチャネルC0−C15
に対応する。何らかの理由でASICポートの数より少ない数のチャネルを有するシ
ャーシを希望するとしても、未使用のポートは明らかにされない。
【００２７】 図2に示されるとおり、ポートGL0−GL15は各々、シリアライザ/デシリアライ
ザ（SERDES）を有し、これと通信する。SERDESは、図においてS0−S15として示
されている。これらは、従来のコンポーネントであり、標準パラレル・インター
フェイスを通じてGLポートに接続される。効率のために、シリアライザ/デシリ
アライザ機能は、ASIC 20においてインプリメントできれば、理想的である。し
かし、現在のタイプのSERDESは、一般に、電力を消費しすぎ、スイッチASICに組
み込むには雑音を発しすぎる。このため、SERDESは分離され、小型印刷回路板ま
たはその他のモジュール上でASICと接続されるほうが良い。SERDESの電力および
雑音の特性が改良されれば、これをASICに組み込むことができる。
【００２８】 各GLポートは、一般に高性能スイッチ設計において既知の、光ファイバー入力
/出力接続のためにシリアル・ラインを通じてSERDESと接続される光-電コンバー
タOE0−OE15も備える。このコンバータは、スイッチ・チャネルC0−C15に接続す
る。任意に、ポートは、光-電コンバータの代わりに銅電線路を通じて接続する
ことができる。
【００２９】 図2の実施態様は、ASICポートの各々がSERDESを通じて接続されるように示さ
れているが、実際には、一部のポートはSERDESなしで操作される場合がある。前
に述べたとおり、この種のGLポートは、本出願においてはB_Portと呼ばれるファ
ブリック素子リンクに有益な特殊タイプのポートとして機能することができる。
特定のタイプの複数ASICスイッチ・トポロジーの場合、1つのASICのあるポート
を同じシャーシの別のASICのポートにリンクすると有利である。この場合、これ
らのポートは、B_Portとして作用し、このポート用のSERDESは、製造時に省略で
きるので、コスト節約となる。この場合、シャーシのIOP用のROMは特定のポート
がB_Portであるという情報を記憶しているので、B_Portとして作用するよう関係
ポート・ロジックに告げるための制御ビットが設定される。B_PortとF_Portの間
の主要な相違は、SERDESが欠如するために生じるクロッキング信号の変化である
。SERDESなしのリンクが可能か否かは、一般に、ポート間の電気的距離および使
用される回路板およびコネクタの特性に依存する。
【００３０】 16を超えるチャネルを有するスイッチ・シャーシを提供するために、シャーシ
において複数のファブリック素子を使用することができる。全てのポート間で完
全なアドレス指定の順応性を持たせるために、複数のファブリック素子の間にあ
る種の相互通信手段を配備しなければならない。本発明によって提供されるファ
ブリック素子は、複数のファブリック素子のための独特の特に有利な相互接続技
法を提供し、先行技術と比べて性能および構成の順応性の点で改良が顕著である
。先行技術のスイッチは、スイッチ内の異なるポート回路を相互接続するために
、しばしばバックプレーンと呼ばれるバスを使用する。例えば、希望の数のシャ
ーシ・ポートを構成するために、多数のポートが、一般にチップ上に配備され、
複数のチップがスイッチに使用される。ポート-チップは、全てバックプレーン
・バスに接続されるので、異なるチップ上のポート間を接続できる。このタイプ
の先行技術の設計は、ある程度は成功してきた。しかし、この種のスイッチにお
いては、バックプレーン・バスは、ポートの数が増えるにつれて、コストの点で
も性能の点でも重要な制限因子になる。この制限のために、先行技術のバックプ
レーン・バスの設計は、シャーシあたり約32チャネルの今日のコンポーネントで
、実用的限界に達している。それを超えると、バス設計は帯域幅制限因子となる
。これに比較すると、本発明のファブリック素子およびリンク相互接続技法は、
最高256チャネルのスイッチを簡単に提供することができる。
【００３１】 本発明の上記の利点は、以下に説明するとおりの独特のリンク相互接続構成を
通じて、また、この種の多様なリンク相互接続トポロジーを簡単にサポートでき
る先端的アドレス指定技法を使用することにより、提供される。本発明のスイッ
チ・シャーシにおいては、バックプレーン・バスは存在しない。代わりに、全て
の相互接続が、ファブリック素子の利用可能なポートを相互接続リンクとして使
用することによって行われる。これは、ファブリック素子の個々のポートに与え
られるフレキシブルなアドレス指定技法によって可能となる。
【００３２】 本発明によってサポートされるリンク相互接続技法は、本出願において、縦続
、環状およびマイクロステージングと呼ばれるいくつかのタイプおよびそのハイ
ブリッドの組み合わせを含む。
【００３３】 図3には、縦続リンク相互接続が示されている。スイッチ・シャーシS3は、記
号M0−M3が付けられる4つのファブリック素子を有する。また、1つまたはそれ以
上のIOP 66を備える。シャーシ上のファブリック素子のサイズおよび数に応じて
、1つまたはそれ以上のIOPを配備することができる。各ファブリック素子は、自
身のIOPを持つこともでき、また単一のIOPが複数のファブリック素子と通信する
こともできる。従って、さまざまなスイッチ・シャーシを示すいくつかの図にお
いては、図に示される単一のIOPは複数のIOPを表すと理解されるものとする。
【００３４】 図3のファブリック素子は、各々、そのポートのうち8つをシャーシ・チャネル
とし、これらに、8つずつのグループで番号C0−C31が付けられている。ファブリ
ック素子のその他のポートは、縦続リンク相互接続のために使用される。特に、
ファブリック素子M0−M3は、各々、その隣接するファブリック素子に接続される
4つのポートを有する。例えば、M0は、M1に接続される4つのポートを有し、M1は
、M2に接続される4つのポート有する（以下同様）。縦続接続の各端の4つのポー
トは、未使用のままにするか、図に示されるように他方の端のファブリック素子
にループ結合することができる。理論的には、各隣接ファブリック素子に対する
相互接続は1つしか必要ないが、帯域幅および性能を考慮すると、4つのリンクを
配備するほうが良いことに留意すること。このように、各チャネルは、他の各チ
ャネルに、宛先が同一のファブリック素子上である場合には直接的に、また宛先
が他のファブリック素子上である場合には縦続接続を通じて間接的に、通信でき
る。以下に説明するアドレス指定技法を通じて、どのチャネルも、シャーシS3上
の他のどのチャネルにもアドレス指定できる。同じASIC上の別のチャネルにアド
レス指定する場合、ASIC内部で交換できる。別のASIC上のチャネルにアドレス指
定する場合、目標のチャネルに達するために1つまたはそれ以上の縦続リンク相
互接続を使って交換が行われる。
【００３５】 図3は、32チャネルのシャーシを示しているが、ファブリック素子およびチャ
ネルの数は、単により多くのファブリック素子を縦続することにより要望に応じ
て拡張できることが分かるだろう。追加される各ファブリック素子は、その隣接
するファブリック素子にリンク接続できるので、追加できる数に数学的制限はな
い。ただし、ファイバー・チャネル交換においては、フル・ドメインである256
チャネルが限度であろう。しかし、最も遠隔のファブリック素子に向かうという
最悪のケースにおいては「ホップ」の数が多いために遅延が生じるため、性能上
の理由から、縦続リンク相互接続は大型のスイッチにはおそらく使用されないだ
ろう。縦続リンク相互接続の利点は、単純さおよび低コストである。不利点は、
チャネル・スイッチが大きい場合の低性能である。しかし、接続されるデータ装
置の用途および性質によっては、縦続リンク相互接続スイッチは、適切な選択肢
となる。装置接続の賢明な選択が、性能の問題を回避するのに役立つ。頻繁に通
信を行うことが予想される装置は、同じファブリック素子のチャネルに接続し、
時々しか通信しないと予想される装置は別のファブリック素子のチャネルに接続
することができる。
【００３６】 図4には、環状リンク相互接続が示されている。スイッチ・シャーシS4は、記
号M0−M3が付けられる4つのファブリック素子を有する。これらのファブリック
素子は、各々、そのポートのうち8つをシャーシ・チャネルとし、これらには、8
つずつのグループで番号C0−C31が付けられている。ファブリック素子のその他
のポートは、環状リンク相互接続のために使用される。特に、ファブリック素子
M0−M3は、各々、他の各ファブリック素子に直接接続される。帯域幅および性能
を考慮すると、他の各ファブリック素子に対して複数のリンクを有することが望
ましい。このリンクの数は、使用可能なポートの数によって制限される。4つの1
6チャネル・ファブリック素子の場合、望ましいトポロジーの1つは、各ファブリ
ック素子が他のファブリック素子のうち2つに接続される3つのリンクを持ち、他
の1つのファブリック素子へのリンクを2つ持つものである。例えば、装置をチャ
ネルに接続する際に、特定のチャネルの予想される利用率に基づいて、3つのリ
ンクの接続を有利に使用することができる。この場合にも、どのような接続トポ
ロジーにおいても、本発明のアドレス指定技法を使って任意のチャネルを指定す
ることができる。
【００３７】 環状リンク接続の利点は、各ファブリック素子が相互に直接接続されるため、
縦続リンク接続より高い性能を持つことである。不利点は、環状リンク相互接続
を使用する最大スイッチ・サイズに制限があることである。16チャネル・ファブ
リック素子の場合、最大は72チャネルであり、これは、ファブリック素子相互の
リンク接続に利用可能なファブリック素子ポートの数によって制限される。
【００３８】 図5−7には、本出願においてマイクロステージングと呼ばれる第三の非常に重
要なリンク相互接続のタイプが示されている。図5は、6つのファブリック素子M0 −M3およびM20−M21を有する32チャネル・シャーシを示している。用語の便宜上
、M0−M3は、シャーシ・チャネルに接続するので前列と呼び、M20−M21は前列素
子のためにマイクロステージング相互接続を行うので後列と呼ぶ。前に指摘した
とおり、全ての素子は同一であることが望ましい。ただし、マイクロステージン
グ・リンクに使用されるポートは、B_Portとしてプログラムできるので、このポ
ートについてはSERDESのコストを節約できる。
【００３９】 ファブリック素子M0−M3は各々、そのポートのうち8つをシャーシ・チャネル
とし、これには、8つずつのグループで番号C0−C31が付けられ、これが、前列の
ファブリック素子に該当する。各前列ファブリック素子の他の8つのポートは、
マイクロステージング・リンクとして後列ファブリック素子に接続される。特に
、各前列ファブリック素子は、2つの後列ファブリック素子M20−M21の各々に接
続される4つのポートを有する。このように、各前列ファブリック素子は、他の
各前列素子に対して複数の経路を有する。下で論じるアドレス指定フォーマット
を通じて、どのチャネルもシャーシS5上の他の任意のチャネルをアドレス指定で
きる。
【００４０】 マクロステージング・リンク接続の利点は、縦続リンク接続より性能が高く、
環状リンク相互接続に比べて性能が高くシャーシ当たりのチャネルの数が多いこ
とである。不利点は、小型の32チャネル・シャーシの場合、追加のファブリック
素子を環状接続または縦続接続の場合の4つではなく6つ必要とする点である。し
かし、より多くの接続が可能であり性能が向上することおよびマイクロステージ
ングはより大型のスイッチを可能にすることが、上記の不利点を埋め合わせる。
また、先行技術のバス・バックプレーン・タイプのスイッチと比較して、マイク
ロステージング・リンク相互接続スイッチは、複雑さおよびコストが大幅に減少
し、バックプレーンによる性能の限界という問題がない。
【００４１】 マイクロステージングの利点は、図6の64チャネル・シャーシS6においてさら
に大きな意味を持つ。シャーシS6は、12のファブリック素子を有する。このうち
8つM0−M7が前列であり、各々、その8つのポートがチャネル（合計で64のチャネ
ルC0−C63）に接続される。各前列ファブリック素子の他の8つのポートは、後列
ファブリック素子M20−M23に接続される。特に、各前列ファブリック素子は、各
後列ファブリック素子に接続される2つのポートを有する（図解を明確にするた
めに図6には接続の一部しか示されていない）。各前列ファブリック素子から各
後列ファブリック素子への経路は、32チャネル・シャーシの場合には4つあるの
に対して、2つしかないが、この場合には後列ファブリック素子が2倍あるので、
各前列ファブリック素子は、32チャネル・シャーシの場合と同様、他の各前列フ
ァブリック素子に対する可能な経路をやはり8つ有する。この時点で、マイクロ
ステージング相互接続は、8チャネル接続ファブリック素子の全てを相互接続す
るためにバックプレーン・バスを配備しなければならないであろう従来の設計に
比べて非常に大きな利点があることは明らかである。
【００４２】 図7は、128チャネルのマイクロステージング・リンク相互接続シャーシS7を示
している。シャーシS7は、24のファブリック素子を有する。このうち16、M0−M1 5 が前列であり、各々、その8つのポートがチャネル（合計で128のチャネルC0−C 127 ）に接続される。各前列ファブリック素子の他の8つのポートは、後列ファブ
リック素子M20−M27に接続される。特に、各前列ファブリック素子は、各後列フ
ァブリック素子に接続される1つのポートを有する（図解を明確にするために図7
には接続の一部しか示されていない）。各前列ファブリック素子から各後列ファ
ブリック素子への経路は、64チャネル・シャーシの場合には2つあるのに対して
、1つしかないが、この場合にも後列ファブリック素子が2倍あるので、各前列フ
ァブリック素子は、32チャネルおよび64チャネル・シャーシの場合と同様、他の
各前列ファブリック素子への可能な経路をやはり8つ持つ。
【００４３】 この時点で、マイクロステージング相互接続は、16チャネル接続ファブリック
素子の全てを相互接続するためにバックプレーン・バスを配備しなければならな
いであろう従来の設計に比べて非常に大きな利点があることは明らかである。こ
のようなバックプレーンが妥当なコストまたは性能で配備できるか否かには疑問
がある。マイクロステージング接続のもう1つの利点は、異なるファブリック素
子間の相互接続が受動的である点であり、これに対して、バックプレーン接続バ
スは多くの能動コンポーネントを持たなければならない。これはすなわちコスト
高となり、順応性の欠如に繋がる。本発明の相互接続リンク接続自体は受動的な
ので、接続パターンをシャーシに配備することができ、ファブリック素子を交換
可能にすることができる。
【００４４】 16チャネルのファブリック素子の場合、128チャネル・シャーシは8つの後列フ
ァブリック素子のために利用可能な8つの全てのポートを使用するので、128チャ
ネル・シャーシが直線マイクロステージングの最高値である。しかし、マイクロ
ステージングと一緒に他の技法を使用して、チャネルの数を多くすることができ
る。図8は、フル・ファイバー・チャネル・ドメイン・アドレス・スペースに等
しい256チャネル・シャーシS8を示している。
【００４５】 シャーシS8は、40のファブリック素子およびマイクロステージングと縦続の雑
種であるハイブリッドのリンク相互接続を使用することによって構成される。フ
ァブリック素子うち32が前列であり、各々、その8つのポートがチャネル（合計
で256のチャネルC0−C255）に接続される。ファブリック素子のうち8つM200−M2 07 は後列ファブリック素子である。ポートの数には制限があるので、修正マイク
ロステージング・リンク接続においては、各前列ファブリック素子は、後列ファ
ブリック素子のうち2つに1つにしかリンクされない。望ましい形態においては、
偶数番号の前列ファブリック素子は、各々、各偶数番号の後列ファブリック素子
の1つのポートに接続されるポートを1つ有し、各奇数番号の前列ファブリック素
子は、各奇数番号の後列ファブリック素子の1つのポートに接続されるポートを1
つ有する（図解を明確にするために図8においては接続の一部しか示されていな
い）。さらに、各前列ファブリック素子M0−M31は、両隣に縦続接続される2つの
ポートを有する。端のファブリック素子M0およびM31の2つのポートは、未使用と
するか、またはM0およびM31が縦続隣接素子となるよう他方の端とループを形成
することができる。
【００４６】 このようにリンクされることによって、256のチャネルは、各々相互に通信で
きる。同一のファブリック素子においては、ファブリック素子内部で接続するこ
とができる。他の前列ファブリック素子のチャネルに接続する場合には、スイッ
チは後列ファブリック素子へのマクロステージング・リンク接続または前列素子
間の縦続リンク接続、またはその組み合わせを使用することができる。例えば、
宛先チャネルが隣接ファブリック素子上にある場合、縦続リンクを使用できる。
宛先チャネルが隣接ファブリック素子上にない場合、後列マイクロステージング
・リンク相互接続を使用できる。場合によってはマイクロステージングと縦続の
組み合わせが必要である。
【００４７】 マイクロステージング・リンク相互接続の場合を考えると、ファブリック素子
当たりのポート数が多くなると、これに応じてシャーシを大きくすることができ
る。ファブリック素子のマイクロステージング・リンク相互接続がサポートでき
るチャネルの最大数は、ファブリック素子当たりのポートの数に比例する。各々
X個のポートを有するファブリック素子のマイクロステージング相互接続の場合
、スイッチ・シャーシは、最高n個のチャネルをサポートできる。この場合、n＝
X2/2である。
【００４８】 これはマイクロステージング単独の場合である。他の技法と組み合わせると、
チャネルを追加することができる。
【００４９】 n＝X2/2の関係を考慮すると、マイクロステージングの応用においては、設計
の選択肢がある。ファブリック素子当たりのポート数が小さいと、ファブリック
素子の複雑さが少なくなる利点があるが、マイクロステージング応用における可
能なチャネル数が小さくなるという不利点がある。同様に、ファブリック素子当
たりの数が大きいとよりチャネル数の多いシャーシのマイクロステージングが可
能であるが、ファブリック素子の設計が複雑になることと引き換えとなり、これ
は生産コストまたは性能に関係する。
【００５０】 例えば、8ポートのファブリック素子であれば、最大32チャネルのシャーシを
提供できる。これは有益ではあるが、非常に大型のシャーシは提供できず、この
容量のシャーシは先行技術の技法によって作ることができる。上述の例において
説明したとおり、16ポートのファブリック素子の場合、最高128チャネルのシャ
ーシ（ハイブリッドの技法を使えばもっと多くのチャネルのシャーシ）が可能で
ある。これは、今日のコンポーネントにおいてはシャーシ当たり約32チャネルを
実用上の限度とする従来のバックプレーン設計に比べて大きな改良である。32ポ
ートのファブリック素子であれば、512チャネルのシャーシが可能である。ただ
し、これは、多数の理由により実用的には望ましくないかも知れない。32ポート
のファブリック素子は複雑なので、ファブリック素子の設計および性能を危うく
することになるかもしれない。単一の512チャネル・シャーシの必要性は、有望
な物理的サイズ、およびこの数のチャネルを有するシステムはもっと小さい多数
のユニットによってもっと柔軟に得られるという事実を考えると、疑問がある。
【００５１】 2の累乗だけでなく他の数例えば、12または20のポートを有するファブリック
素子を作ることは当然可能である。事実、約12のポート数は、スピードおよびサ
イズの点で最適に効率を示すかも知れない。しかし、バイナリまたはバイト・ベ
ースのアドレス指定方式が優勢であることを考慮すると、上記のような他の数は
、おそらく最良の選択ではないだろう。特に、ファイバー・チャネル・スイッチ
において使用される場合確立されたアドレス指定フィールドとの互換性の点でこ
のように言える。
【００５２】 上記に論じた例から、本発明のファブリック素子およびリンク相互接続の組み
合わせを使って、多様なスイッチ・トポロジーが可能であることが分かるだろう
。実際には、これらのトポロジーの可能性を実現するためには、包括的で、しか
も単純で順応性のあるアドレス指定およびフレーム・ステアリング方式も必要で
ある。本発明は、この課題を成し遂げるためのアドレス指定を提供する。
【００５３】 図9A、BおよびCは、本発明によって提供されるリンク相互接続されたシャーシ
内においてアドレス指定するために24ビット・ファイバー・チャネルD_IDアドレ
ス・フィールドがどのように使用されるかを示している。図9Aに定義済みファイ
バー・チャネルD_IDフィールドが示されている。下位のビット0−7は、調停ルー
プ内でアドレス指定するために使用される（ファイバー・チャネル用語でAL_PA
）。ビット8−15は、ドメイン内のポート番号であるファイバー・チャネル・エ
リアに使用され、ビット16−23は、上位のアアドレス指定コンセプトであるドメ
インまたはシャーシに使用される。
【００５４】 本発明は、リンク相互接続シャーシにおけるポート・アドレスとしてD_IDフィ
ールドのAREA（エリア）ビットを使用する。調停ループおよびドメイン用のビッ
トは、ファイバー・チャネル標準使用と変わりはない。図9Bは、本発明において
、8チャネルまたは16チャネル・シャーシの場合エリア・フィールドがどのよう
に使用されるかを示している。どちらの場合も、16ポートASICを備える16ポート
・ファブリック素子が1つしかない。従って、ビット8−11は、16のポートをアド
レス指定するために使用できる。ビット12−15は必要ない。
【００５５】 図9Cは、本発明において、32、64、128または256チャネル・シャーシの場合に
エリア・フィールドがどのように使用されるかを示している。これらの場合、フ
ァブリック素子は複数あるが、各ファブリック素子はチャネルとしてはそのポー
トのうち8つしか使用しない（他の8つはリンク相互接続に使用される）。従って
、ASIC内においてチャネル-ポート番号には3ビット8−10しか必要ない。しかし
、最高32の前列ファブリック素子（ASIC）が存在しうるので、そのために5つの
アドレス・ビット11−15が必要とされる。
【００５６】 このように、標準ファイバー・チャネルD_IDアドレス・フィールドを、図8の
シャーシの256チャネルの各々を個別にアドレス指定するために使用できる。当
然、同じことが図3−7のもっと小さいシャーシにも言えるが、各場合に全てのビ
ットが使用されるわけではない点が異なる。従って、各チャネルのファイバー・
チャネル・フレームは、特にシャーシ内の他のどのチャネルでもアドレス指定で
きる。
【００５７】 本発明の16ポート・ファブリック素子およびアドレス指定およびステアリング
技法を使用すれば、各々が256チャネルの最高256のドメインを、すなわち合計65
,536チャネル（マイナス、トランクとして使用されるチャネルの数）をサポート
することができる。
【００５８】 以下に示すのは、フレーム・ステアリングのためにアドレス・フィールドがど
のように使用されるかの概要である。図3−8のシャーシのうち1つが単独で使用
される場合、ネットワークの全てのチャネルは、同一のドメインの中にある。た
だし、図3−8に従ってリンク相互接続されたシャーシは、他のシャーシとマルチ
ステージ接続することができ、この場合には、異なるシャーシは異なるドメイン
番号を持つ。このマルチステージングにおいて、個々のシャーシは、縦続方式、
環状方式、交差方式またはその他の相互接続で、相互に接続することができる。
フレームがあるチャネル・ポートにおいて入力として提示されると、D_IDのドメ
イン部分がまず調べられる。宛先ドメインが入力ポート・ドメインと同一の場合
、フレームはこのシャーシにとどまる。これが異なる場合には、別のシャーシに
送られ、特に、現在のシステム・トポロジーに従って次のシャーシに接続される
正しいチャネルに送られる。次に、入力ポートはASIC番号をチェックする。宛先
ASICが入力ポートのASIC番号と一致する場合、フレームはこのASICにとどまり、
D_IDのポート番号部分を通じて適切なポートに送られるだけである。宛先ポート
では、調停ループがあれば、当然、アドレスのAL_PA部分によってルーティング
される。
【００５９】 しかし、ドメインは合致するが、宛先ASIC番号が入力チャネルASICと同一では
ない場合、入力ポートは宛先ASIC番号へのルートを見つけなければならない。実
際には、図3−8に示されるとおり、ファブリック素子間には複数のリンクがある
ので、目的のファブリック素子へのルートは複数ある。例えば、図6において、
ファブリック素子M0のあるポートは、M0からの8つのリンクのうち任意のものお
よびM1へのリンクのうち任意のものを使って、ファブリック素子M20またはM21を
通じてファブリックM1のポートに達することができる。スタートアップ時に特定
のポートのために別の特定のポートへの単一の経路（仮想チャネルと呼ばれる）
を一意に選択して、プログラムすることができるので、動作時には、この接続の
ために1つの経路しか使用されず、フレームの秩序ある送受を維持する。フレー
ムが宛先ASICに達すると、前に説明したとおりルーティングはポート番号を通じ
て行われる。
【００６０】 図10は、クロスバー120−123を含めて図1のASIC 20を多少詳細に示す別の図で
ある。図1においては、クロスバーは、単一の機能ブロックとしてまとめて参照
番号50で示されている。図10のもっと詳細な図においては、このクロスバー機能
が実際には4つの別個のスイッチ・クロスバー、すなわちフレーム・タグ・クロ
スバー120、フレーム状態クロスバー121、フレーム要求クロスバー122および状
態/フレーム転送クロスバー123によって構成されることが分かる。さらに、図10
は、1つの入力リンクおよび1つの出力リンク、およびこれに関連するアドレス処
理およびフレーム・ステアリングを示している。各ASICは16対の入力/出力リン
クを持つと理解されるものとする。しかし、図面を明確にするために図には1対
しか示されていない。他の15対は、ポートがIOPに接続するのと同様の方法でク
ロスバー120−123に接続する。クロスバー120−123は、ステアリング・システム
と一緒に使用されて、下に説明されるとおり各フレームをその目的の宛先に送る
。
【００６１】 参照番号101（DES）は、図2のSERDES Snのデシリアライザ部分であり、参照番
号131（SER）は、シリアライザ部分である。これらは、それぞれデータ・リンク
入力オプトおよびデータ・リンク出力オプトに接続する。DES 101は、入シリア
ル・リンク・データをファイバー・チャネル「カンマ」文字にシンクロされる10
ビット・パラレル・データに変換して、これを受信パイプ（RCVR）102に送る。R
CVRは、パラレル10ビット 10B データをDESから受信して、これを20ビット・デ
ータにデマルチプレクスして、エラー・チェックと共に10Bを8Bにデコードして
、パリティ・ビットを付加する。さらに、RCVRは、Start-Of-Frame、End-Of-Fra
me、Idles、R_RDYなどの検出など多数のファイバー・チャネル-1および-2機能を
果たすが、これらは標準機能なので、本出願においては詳しく説明しない。RCVR 102が受信したフレームは、結局は受信バッファ（RBUF）115に書き込まれる（
特定のファイバー・チャネルALフレームを除いて）。RCVR 102は、また、遠隔送
信装置とローカル受信装置の間のクロック周波数の変動を調整するために、FC_A
Lの要求に応じてスムージング機能を果たすスムージングFIFO（SME）103にも接
続する。
【００６２】 参照番号104はフレーム・エントリ経路である。スイッチ・ファブリックのこ
のポートに入る全てのフレームは、この経路に従ってRBUF 115に書き込まれる。
この点は、同じリンクに再送信されるフレームがAL経路105に従うのと対照的で
ある。経路105は、FC_ALによって指定されるとおりに、リンクがAL監視モードま
たはALバイパス・モードのときに使用される。この場合、リンク外で受信される
全てのデータは、SMFによって削除または挿入されるファイバー・チャネル順序
付けセットを除いて、リンクに送り返される。
【００６３】 CRCチェック（CRC）106は、さらに、CRCをチェックしFC_PHルールに従ってエ
ラーを処理することによって、ファブリックに入るフレームを処理する。次に、
フレームをRBUF 115に送り、ここからフレームは適切な出力リンクに送られる。
【００６４】 ステアリング・ステート・マシン（SSM）117もフレームを受信し、ファブリッ
ク上の17の可能な宛先（16のGL_Portおよびファブリック・コントローラ）のど
れにフレームが送られるかを決定する。SSMは、17ビット宛先マスクを生成する
。このマスクにおいて、各宛先に1ビットが当てられる。ONEに設定されるビット
は、正当な宛先を指定するものであり、同一のフレームに複数の宛先がある場合
には、複数のビットがこれに設定される可能性がある。
【００６５】 SSM 117は、エイリアス・キャッシュ（AC）108、ネイティブID（NID）レジス
タ109、ポート・ステアリング・テーブル（PST）113、ASICステアリング・テー
ブル（AST）112、ドメイン・ステアリング・テーブル（DST）111およびトポロジ
ー・レジスタ（TOP）110に含まれる情報を使って、上記の決定を行う。全てのテ
ーブルは既存のスイッチ・ファブリックのトポロジーに基づいてIOPによって書
き込まれるので、目標の宛先ポート・アドレスのために正しい出口経路が選択さ
れる。
【００６６】 AC 108は、ファイバー・チャネル・エイリアス・アドレス機能をサポートする
ために選択されたアドレスを記憶する。AC 108は、ブロードキャストおよびマル
チキャスト機能および他の任意のFCエイリアス機能の完全なハードウェア・ルー
ティングを行う。FCエイリアス機能の場合、D_IDはアドレスではなく値または命
令である。ACは、24ビットのD_ID値、順応性を付加するためにドメイン、エリア
およびポートの主要IDフィールドにおける比較を可能にする3つのビット、およ
び17ビット宛先マスクのマルチエントリ・キャッシュである。使用中、SSMは、
フレームD_IDをACの全てのエントリと比較し、エントリに一致するものがあれば
、連想宛先マスクがステアリングのために使用される。ACエントリの数は、イン
プリメンテーション時のオプションである。
【００６７】 AC 108に合致するものがない場合、SSMは、ユニキャスト機能のために、下に
説明されるとおり、TOP、NID、DST、ASTおよびPST命令を通じてフレームを送る
。
【００６８】 NID 109は、特定のGL_PortのネイティブIDを指定する16ビットのプログラマブ
ル値であり、ネイティブ・ドメイン番号、エリア番号およびポート番号を示す。
これは、フレームD_IDを構文解析することによりルーティングするときにフレー
ムD_ID（ビット23：16）と比較するために使用される。
【００６９】 TOP 110は、ステアリング・テーブルによってルーティングされるときいかに
フレームD_IDを構文解析するかについてSSMにキューを与えるために、この特定
のASICがあるトポロジーにおいてとるポジションを指定する2ビットのプログラ
マブル値である。
【００７０】 ドメイン・ステアリング・テーブル（DST）111は、サポートされる全てのドメ
イン値の各々についてエントリを有するプログラマブル・ルックアップ・テーブ
ルである。各エントリは、この特定のドメインを見つけるためにどのチップ経路
をとるかを示す4ビットの宛先フィールド、および構成されたままのシステムに
おいてこのドメインが存在するかまたは使用可能であるか否かを指定する1ビッ
トの有効フィールドを含む。DSTテーブルは、フレームD_IDがNIDによって指定さ
れるドメイン番号と異なるドメイン番号を指定する場合に調べられる。サポート
されるドメイン値の数は、インプリメンテーション時のオプションである。
【００７１】 DSTの有効ビットは、非常に有益な形式のハード・ゾーニングを行うために使
用できる。ドメインが特定のネットワークに存在しない場合には有効ビットはク
リアされ、さらに、ドメインが存在するがこの特定のチャネルに利用できないこ
とになっている場合には、有効ビットをクリアできる。セキュリティのために、
ネットワークの設備によっては、特定のチャネルまたはチャネルのグループを特
定の他のチャネルまたはグループとの通信から分離することが重要である。シス
テム管理者は、特ネットワークに接続される定のユーザまたは特定の装置が特定
のチャネルおよびこれに接続される装置にアクセスできないようにするためのメ
カニズムを必要とする。特定のチャネルが他のチャネルに送信し、反対方向の送
信を防止することが重要な場合があるので、完全な物理的分離は望ましくないか
も知れない。先行技術の交換回線網においては、このゾーニングは、ファイバー
・チャネル・エイリアス・サーバにおいてドメインおよびアドレスをチェックし
、これに基づいて特定のチャネルからのおよび特定のチャネルへのアクセスを許
可または拒否するようにファブリック・コントローラをプログラミングすること
によって、実現されてきた。しかし、ネットワークに接続される装置のユーザは
、状況によっては、巧妙に「侵入して」全てのアドレスをスキャンするかエイリ
アス・サーバにおける名前を変えることによって、禁止された装置にアクセスで
きるようにするかも知れない。本発明によって提供されるハード・ゾーニングは
、あるチャネルに接続されるユーザによって変更される可能性はない。システム
管理者のみが、選択されたファブリック素子のDSTにおいて特定のドメインの有
効ビットをプレロードすることによって、これを行うことができる。この選択に
よって、特定のチャネル・グループを、特定のドメインの宛先チャネルへの送信
からハード・ゾーニングできる。
【００７２】 ASICステアリング・テーブル（AST）112は、32のASIC値の各々についてのエン
トリを有するプログラマブル・ルックアップ・テーブルである。各エントリは、
特定のASICを見つけるためにどのチップ経路をとるかを指定する4ビットの宛先
フィールド、およびこのASICがシステム内に存在するか否かを指定する1ビット
の有効フィールドを含んでいる。このASICが全く存在しない場合、または存在す
るが、この特定のポートに使用可能でない場合、有効ビットはクリアされる。こ
れは、ハード・ゾーニングの1形式である。フレームD_IDがNIDによって指定され
るASIC番号と異なるASIC番号を指定する場合、ASTテーブルが調べられる。
【００７３】 ポート・ステアリング・テーブル（PST）113は、16のポート値の各々について
のエントリを有するプログラマブル・ルックアップ・テーブルである。各エント
リは、このポートがシステムに存在するか否かを指定する1ビットの有効フィー
ルドを含んでいる。このポートが全く存在しないか、存在するがこの特定のポー
トに使用可能でない場合、有効ビットはクリアされる。この場合にも、ハード・
ゾーニングの一形式として使用できる。エントリが有効な場合、フレームD_ID（
11：8）は、フレームが送られる先のポート番号を指定する。フレームが宛先ASI
Cに常駐し、残るのは正しいGL_Portに送ることだけである場合、このテーブルが
調べられる。
【００７４】 受信バッファ（RBUF）115は、ファイバー・チャネル仕様によって指定される
標準リンク・レシーバ・バッファであり、複数のフレームを保持できる。フレー
ムの最大数は、バッファの無接続「クレジット」数であり、これは、付属装置へ
のログオン応答において告示される。1から256までのどの数でも可能である。
【００７５】 タグ・ライタ（TWT）114は、SSM 107によって生成される宛先マスクにおいて
指定される全ての宛先にタグを書き込む機能を果たす。これは、常に少なくとも
1つのタグを書き込むが（ユニキャスト、またはファブリックにアドレス指定）
、マルチキャストのために複数のタグを書き込むことができる。TWT 114によっ
て書き込まれた各タグは、フレームが属するRBUF 115スロット番号およびタグが
有効であることの指示を含むことによって、その対応するフレームを識別する。
【００７６】 参照番号116は、RBUFタグ・レジスタ（RTAG）を示す。RBUF 115の各スロット
は、スロットの使用可能性を制御するために使用される1組の連想タグを有する
。主要なタグは、フレームがSSM 107によって処理されるときに生成される宛先
マスクのコピーである。下に詳しく説明されるとおり、フレームの各宛先にこの
ように通知され、次に宛先がフレームのコピーを要求して、これを受信する。各
宛先がフレームのコピーを要求すると、RTSG 116の該当の宛先マスク・ビットは
クリアされる。全ての宛先マスク・ビットがクリアされるとき、全ての指定宛先
がフレームのコピーを受信したことになり、RBUF 115の対応するフレーム・スロ
ットは空になって、新しいフレームのために使用可能である。
【００７７】 さらに、RTAG 116は、転送されるフレーム・タイプについて宛先を予め条件付
けるために転送を要求する宛先に送られるべきフレーム内容情報を含んでいるそ
の他のタグ情報を有する。このタグは、読み取りマルチプレクサ（RMUX）119お
よび状態/フレーム転送クロスバー123を通じて宛先に転送される。
【００７８】 図解のために、RTAG 116およびRBUF 115は、4つのクレジットを持つように示
されているが、実際には、一般に4つよりかなり多い最高256のクレジットを持つ
ことが望ましく、またRBUFのクレジットと同じ位の数のRTAGセットがあることが
分かるだろう。
【００７９】 RBUF書き込み制御（RWT）117は、データ・リンクを通じてCRC 106から新しい
フレームが到着するときどの空のRBUF 115に書き込まれるかを指定する。RWT 11
7は、RBUF 115書き込みアドレスを制御し、指定される宛先に送るためにTWT 114
にスロット番号を示す。
【００８０】 RBUF読み取り制御（RRD）118は、RBUF 115の全てのスロットについて、さまざ
まな宛先からのフレーム転送要求を処理する。フレームは、書き込まれる順序に
関係なくどのような順序でもRBUF 115から読み取ることができ、読み取り順序は
、宛先がフレームを要求する順序によって決定される。RRD 118は、複数の宛先
が同じフレームのコピーを同時に受信することのできる「読み取りウィンドウ」
を制御する。RRD 118は、また、フレーム転送が行われたらRTAG 116宛先マスク
をクリアする。
【００８１】 読み取りマルチプレクサ（RMUX）119は、宛先が指定するスロット内の情報を
宛先に送るために準備する。まず、宛先がフレーム転送を要求するまでRTAG 116
フレーム状態が送られ、フレーム転送が要求されると、RBUFからフレームが送ら
れる。RRD 118は、RMUX 119が送るものを制御する。
【００８２】 フレーム・タグ・クロスバー120は、全てのTWTがそのタグを任意の宛先に書き
込めるようにする17×17相互接続である。各TWT 114は、17の宛先「ストロボ」
および4ビット「スロット」指定子を1つ有する。どのフレームについても、TWT
114は、宛先マスクにおいて指定される全ての宛先に対する「ストロボ」を活性
化し、これにより、該当の送信タグ（TTAG）124にRBUF 115スロット番号が書き
込まれる。
【００８３】 フレーム・スロット・クロスバー121は、宛先がフレームの送信を選択した後
付加的なRTAG 116フレーム情報がこの宛先に送られるようにする17×17相互接続
である。宛先は、選択されたフレームのRBUF 115スロット番号を示し、RTAGは、
フレーム状態をRMUX 119および状態/フレーム転送クロスバー123に送る。
【００８４】 フレーム要求クロスバー122は、宛先が指定されるRBUF 115スロットからのフ
レーム転送を要求できるようにする17×17相互接続である。宛先は要求を行い、
RBUF 115はフレームを宛先に転送するか、任意に転送を拒否することができる。
【００８５】 フレーム/状態転送クロスバー123は、フレームがRBUF 115スロットから宛先に
転送されるようにする17×17相互接続である。状態/フレームは、フレーム・ス
ロット・クロスバー121の指定されるバッファ・スロットから転送される。適切
なフレーム送信のために宛先を予め条件付けるために、まず、フレーム状態がこ
の経路で送られ、次にフレーム自体が転送される。
【００８６】 送信タグ・レジスタ（TTAG）124は、各宛先について、この宛先によって送信
される予定のチップ上の全てのフレームのリストを備える。送信アービタ（TARB
）125は、その後、次に処理するソースおよび次に処理するそのソースからのフ
レームを自由に選択できる。各フレーム・タグは、「有効」の指示、およびRBUF
115「スロット番号」の指示を含んでいる。
【００８７】 Tタグ124は、各ソースについて1つあるタグFIFOの集まりであり、17のFIFOを
備える。どのソースについても、TWT 114は、FIFOの一端にタグを書き込むが、T
ARB 125は他方の端からタグを読み取る。これは、ソースが受信するのと同じ順
序でフレームが送信されるようにして、秩序ある送受を保証するための基本的機
能である。どのソースについても、Tタグ124 FIFOにはRBUF 115のクレジットと
同程度の数のセルがある。
【００８８】 もっとも古いフレーム・タグは、TARB 125に対して「有効」の指示を示し、フ
レーム状態を状態/フレーム転送クロスバー123が使用できるようにソースへの「
スロット番号」を示すので、TARB 125がフレームを処理する準備が整うとき、TA
RB 125は、転送を開始するために必要な全ての情報を持っている。
【００８９】 図解のために、Tタグ124は、各々4つのクレジットを有する5つのソースがある
かのように描かれている。実際には、17の異なるソース（16のGL_PortおよびIOP
）のために17のFIFOがあり、各FIFOの幅は、各ソースのクレジットの数を反映し
、GL_Portの場合には1から256までの任意の数であり、IOPの場合はどのような数
でもよい。
【００９０】 送信アービタ（TARB）125は、次のソース、および別のソースに移る前にこの
ソースからいくつのフレームをサーブするかを決定する。ソースおよびソースに
サービスする長さを選択する方法は、所与のインプリメンテーションにおいて追
求される市場にとってどのようなトランスミッタの特性が望ましいかに応じて選
択されることが望ましい。
【００９１】 TARB 125は、Tタグ124に1つまたはそれ以上の有効フレーム・タグがある場合
いつでも活性化する。TARB 125がソースにサービスしているとき、このソースの
もっとも古いフレーム・タグは、このソースおよびスロットのフレーム状態を宛
先に送らせる。TARB 125は、フレームについての制御の事前条件付けを完了した
ら直ちに、フレームを要求し、状態/フレーム転送クロスバー123にフレームが現
れ、送信バッファ（TBUF）127に書き込まれるのを待つ。転送が完了した後、TAR
B 125は、同じソースから別のフレームを要求するか、有効フレームの指示を持
つ他のソースにサービスすることができる。
【００９２】 フレーム・マルチプレクサ（FMUX）126は、最初にフレーム状態をTARB 125に
転送し、その後フレーム自体をTBUF 127に転送するために使用される、17方向マ
ルチプレクサである。FMUX 126入力経路選択は、ソースを選択するTARB 125によ
って決定される。
【００９３】 図解のために、図10においては、FMUXはソースが5つあるかのように描かれて
いる。実際には、16ポートASICの場合、16のGL_PortおよびIOPから成る17のソー
スがある。
【００９４】 送信バッファ（TBUF）127は、2148バイトのフレームを1つ保持できるバッファ
であり、FMUX 126からフレームを受信する。TBUF 127は、リンク・トランスミッ
タへの経路である。一般に、フレームはRBUF 115の場合のようにTBUF 127におい
て完全に「着地」せず、トランスミッタへの途中にTBUF 127を通過する。TBUF 1
27は、TBUF 127の読み取り速度がTBUF 127の書き込み速度と異なる場合に弾性機
能を与えるために存在する。
【００９５】 TBUF 127は、また、例外でありファブリック・コントローラが処理しなければ
ならないフレームのためにファブリック・コントローラ機能への経路134を与え
るために存在する。TARB 125は、RBUF 115からTBUF 127に例外フレームを転送し
、その後直ちにこのフレームを処理のためにIOPに移動する。
【００９６】 送信マルチプレクサ（TMUX）218は、トランスミッタに接続されるデータ経路
を選択する。ソースは、IOPによって指定される基本シーケンス、TXSM 129によ
って指定される基本シーケンスおよび信号、ループ経路に従うフレーム、または
TBUF 127を経由してファブリックから出るステアリング対象のフレーム、である
。
【００９７】 送信ステート・マシン（TXSM）129は、リンク・トランスミッタに送られる正
確なデータを選択し、送信に関する全てのファイバー・チャネル・ルールを施行
する。TXSM 129は、LPSM 132、TBUF 127およびさまざまなIOP機能から送信要求
を受け取る。
【００９８】 ループ・ステート・マシン（LPSM）132は、GL_Portがループ・モードのとき送
受信機能を制御する。LPSM 132は、FC-ALおよびFC-AL-2によって指定されるとお
りループ機能をサポートするために作用する。
【００９９】 TXSM 129は、また、ファイバー・チャネル無接続フレームを送信するためのリ
ンク・クレジットがある場合にのみこれを行うように、全てのクレジット管理機
能を処理する。
【０１００】 トランスミッタ（XMTR）130は、出力データ・リンクで送信するために、選択
された送信ソースを適切なフォーマットにする。フレームについては、トランス
ミッタは、8Bから10Bにエンコードする前に、まず、フレームのパリティ・エラ
ーをチェックして、パリティ・エラーがある場合にはファイバー・チャネル・ル
ールに従ってフレームに「無効」のマークを付ける。全てのファイバー・チャネ
ル送信ワードについて、トランスミッタは10Bに変換して、データをシリアライ
ザ131が要求するフォーマットに多重化する。
【０１０１】 シリアライザ（SER）131は、データをリンク媒体に送る前にパラレル送信デー
タをシリアルに変換する。SER 131は、ASICの内部でも外部でもよい。
【０１０２】 上記で説明される図10の個々のコンポーネントの機能と共に、次に、ステアリ
ングおよびルーティング機能の動作の概要について述べる。
【０１０３】 ステアリング・レジスタ109−113およびエイリアス・キャッシュ108は、スタ
ートアップ時にロードされる。これは、個々のファブリック素子がリンクされる
スイッチおよびネットワーク・トポロジーに従って構成されているプログラムか
らパラメータをロードすることによって行うことができる。これは、また、ファ
イバー・チャネルにおいて使用されるトポロジー・ディスカバリ・プロセスの一
部として自動的に行うことができる。ロードが行われたら、スイッチまたはネッ
トワーク・トポロジーを変更することが望まれる場合を除いて、再びこれを行う
必要はない。これらのパラメータのロードは、スイッチの各ASICに対して、その
ネイティブIDおよびそのASICからスイッチ内の他の各ポートおよびスイッチ・シ
ャーシがネットワークに接続される場合にはネットワーク内の他の各ポートへの
出力経路を効果的に示す。後者の情報は、フレーム・ステアリングに関する限り
トポロジー情報を示唆する。
【０１０４】 SSM 107の目的は、受信した各フレームの宛先マスクを生成することである。
この場合にも、SSMは、最終宛先に到達するために全てのステアリングの複雑な
全般的な問題を知る必要または解決する必要はなく、ASIC自身のポートのうち1
つ（またはそれ以上）にフレームを送るという直接的問題だけを解決すればよい
。どのファブリック素子も、スイッチまたはネットワーク全体での全体的ルーテ
ィングに責任を負う必要はない。各ファブリック素子は、単に、自身の出力ポー
トについてローカルな決定のみを下す。フレームが受信され、RBUF 115に送られ
ると、SSM 107は、同時にフレームの宛先アドレスをデコードし始める。アドレ
スは、同時にエイリアス・キャッシュ108およびステアリング・レジスタ109−11
3において比較される。エイリアス・キャッシュ108においてヒットしたら、ステ
アリング・レジスタにおいてデコードを完了する必要はない。この場合には、エ
イリアス・キャッシュ108はこのアドレスのステアリング・マスクを返し、タグ
書き込みおよびフレーム転送のプロセスを、このマスクにおいて指定される出力
ポートまで続けることができる。
【０１０５】 エイリアス・キャッシュ108においてヒットしない場合、ステアリング・レジ
スタ109−113が活動し始める。宛先アドレスのドメインは、ASICのネイティブID
のドメインと比較され、一致しない場合には、DSTは、正しいドメインに達する
ように、このASIC外の正しいポート（初期化時に事前にプログラムされたもの）
に送るためにフレームの宛先マスクを出力する。
【０１０６】 ドメインが一致する場合、宛先アドレスのASIC番号がASICのネイティブID ASI
C番号と比較される。一致する場合には、ポート番号によってルーティングを完
了することができ、これに応じて宛先マスクがPST 113から生成される。
【０１０７】 ドメインが一致し、ASIC番号が外れた場合、このASICから宛先ASICに達するた
めにAST 113で宛先マスクが調べられ、ここからルーティングが続行する。
【０１０８】 フレームの宛先マスクが生成されたら、上記に説明されるタグ、クロスバーお
よび送信アービタを使ってフレームはASICの出力ポートに送られる。本発明の重
要な特徴は、ASIC内におけるポートからポートへのフレームの実際のルーティン
グは、特定のフレームを受信するための宛先ポートの最速可用性を基準として行
われることである。従って、本発明の望ましい形態において利用されるフレーム
転送方法は、キャッシュに記憶されるどのフレームを次に送信するか決定するた
めにトランスミッタ・フレーム・タグおよびトランスミッタのニーズに基づいて
いる。これは、レシーバ・フレーム・プッシュに対比してトランスミッタ・フレ
ーム・プルと呼ばれる。この場合、フレームが先入れ先出し式に受信バッファに
よって処理される場合のようにヘッド・オブ・ライン・ブロッキングがない。こ
の種のシステムにおいては、宛先ポートに遅滞がある場合、これが解決されるま
で、全てのフレーム・トラフィックがファブリック素子で止められる。本発明の
複数のクロスバー、タグ、状態および調停の技法は、ヘッド・オブ・ライン・ブ
ロッキングを防止する。
【０１０９】 本発明のもう1つの重要な特徴は、ファブリック素子を相互接続できるトポロ
ジーが複雑で可変的であっても、アドレス指定およびフレーム・ステアリングが
簡単で順応性があることである。図4−9を参照して上で指摘したとおり、多様な
スイッチ・シャーシを構成するために、個々のファブリック素子を、多様な数お
よび多様な相互接続トポロジーでリンクできる。また、多様なスイッチ・ネット
ワークを構成するために、スイッチ・シャーシをさまざまな数およびトポロジー
で相互接続することができる。1つのチャネル・ポートから他のチャネル・ポー
トへの実際のルーティング経路は、膨大な数の可能性があるので、フレーム・ル
ーティングは非常に複雑となる。しかし、本発明においては、ルーティングの問
題全体を、各ファブリック素子で各フレームごとに解決する必要がない。その代
わりに、各ファブリック素子は、そのポートのうち正しいものにフレームを送っ
て、次のファブリック素子にこれを渡すだけである（宛先ポートが同じファブリ
ック素子上にある場合を除いて）。次のファブリック素子も、そのポートのうち
正しいものにフレームを送るだけであり、これが最終宛先チャネルに達するまで
続けられる。交換回線網全体の各可能な宛先ポートへの各入力ポートのマッピン
グは、ステアリング・ロジックが行い、ステアリング・ロジックは、基本的に、
各フレームのアドレス・ビットを調べて、これをASICのトポロジー上の既知のポ
ジションと比較して、宛先マスクを生成する。各ASICまたはファブリック素子の
トポロジー上のポジションは、スタートアップ時にまたはスタートアップ時のト
ポロジー・ディスカバリで自動的に、1回だけ各ASICに書き込まれるだけでよい
。従って、何らかの理由でスイッチの再構成が望ましくなるまでは、各ASICは、
このトポロジー情報に基づいて単純にその正しい出力ポートにルーティングする
ことができる。
【０１１０】 この方法は、また、上に論じたとおり、仮想チャネルを可能にする。フレーム
を受信する各ポートは自身のステアリング・ロジックを有するので、ある1つの
ポートからある宛先ポートまで常に1つの経路がとられるように、IOPによって宛
先マスクをプログラムすることができる。これは、ステアリング・テーブルが各
ポートにとってローカルであるために可能になる。ステアリング・テーブルがフ
ァブリック素子にとってグローバルであったとしたら、ルックアップは、全ての
フレームを同じ経路を通じて特定のファブリック素子に送ってしまう。この場合
には区別する方法がない。しかし、仮想チャネルを使えば、あるポートから別の
特定のポート（たとえ、別のファブリック素子上にあっても）まで（たとえ宛先
ファブリック素子に達するために複数のホップがあっても）使用される経路全体
を指定することが可能である。仮想チャネルは、プログラミング時に各リンク・
レシーバについて宛先マスクを設定することによって、シャーシ全体および複数
シャーシのネットワーク全体で定義でき、シャーシ全体および複数シャーシのネ
ットワーク全体に広げることができる。この特徴は、負荷を平衡させるため、お
よびポート間におけるフレームの秩序ある送受を保証するために使用することが
できる。
【０１１１】 以上の説明から本発明は改良された高性能スイッチ・ファブリック素子および
大型の高性能スイッチおよびネットワークを提供するためのリンキングおよびア
ドレス指定技法を提供することが、分かるだろう。本発明の特定の実施態様につ
いて説明されているが、本発明は、これらの特定の応用に限定されず、本発明の
範囲内で多様な変形が可能であることが分かるだろう。
【図面の簡単な説明】
【図１】 図1は、本発明の1つの態様に従った16ポートのASICファブリック素子の機能詳
細を示すブロック図である。
【図２】 図2は、図1のASICファブリック素子を使用する、16ポートの単一スイッチ・シ
ャーシ（ドメイン）のブロック図である。
【図３】 図3は、縦続リンク相互接続を使用する32チャネル・シャーシのブロック図で
ある。
【図４】 図4は、環状リンク相互接続を使用する32チャネル・シャーシのブロック図で
ある。
【図５】 図5は、マイクロステージング・リンク相互接続を使用する32チャネル・シャ
ーシのブロック図である。
【図６】 図6は、マイクロステージング・リンク相互接続を使用する64チャネル・シャ
ーシのブロック図である。
【図７】 図7は、マイクロステージング・リンク相互接続を使用する128チャネル・シャ
ーシのブロック図である。
【図８】 図8は、ハイブリッドのマイクロステージング-縦続リンク相互接続を使用する
256チャネル・シャーシのブロック図である。
【図９Ａ】 図9Aは、ファイバー・チャネルD_IDアドレス・フィールドの図である。
【図９Ｂ】 図9Bは、本発明に従った8チャネルまたは16チャネルのシャーシにおいてアド
レス指定するためのファイバー・チャネルD_IDアドレス・フィールドの使用図で
ある。
【図９Ｃ】 図9Cは、本発明に従った32チャネルから256チャネルまでのシャーシにおいて
アドレス指定するためのファイバー・チャネルD_IDアドレス・フィールドの使用
図である。
【図１０】 図10は、本発明のアドレス・デコーディングおよびフレーム・ステアリング技
法の詳細を示す、より詳細なファブリック素子のブロック図である。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 集積回路スイッチ・ファブリック素子であり、 各々、データ・フレームを受信し送信することができる16のポートと、 あるポートから受信したデータ・フレームのルートを定めてあるポートから送
    信するために選択的に接続可能な相互接続回路と、 を備え、 前記ポートの各々が、ローカル・ルーティング・テーブル、および宛先アドレ
    スを前記テーブルと比較するためのロジックを有し、 前記相互接続回路が、前記ルーティング・テーブルと宛先アドレスの比較に従
    って、ポートによって送信されるデータ・フレームのルートを定めるために機能
    する、 スイッチ・ファブリック素子。
  2. 【請求項２】 該スイッチ・ファブリック素子において、前記相互接続回路
    が、16のポート全ての間の完全帯域幅無閉塞クロスバー相互接続を含む、請求項
    1に記載のスイッチ・ファブリック素子。
  3. 【請求項３】 該スイッチ・ファブリック素子において、前記クロスバー相
    互接続が、フレーム・タグ、フレーム状態、フレーム要求および状態/フレーム
    転送のためのクロスバーを含み、かつ該スイッチ・ファブリック素子において、
    ポートからポートへのフレームのルーティングが、フレームを受信するための宛
    先ポートの最速可用性に基づく、請求項2に記載のスイッチ・ファブリック素子
    。
  4. 【請求項４】 交換システムであり、 各々が、複数のポートおよび選択されたポート間でデータを選択的に通信する
    ためのスイッチ・ルーティング回路を有する、複数のスイッチ・ファブリック素
    子と、 前記ファブリック素子のポートの一部を該交換システムのデータ・チャネルに
    接続するI/Oデータ経路と、 前記ファブリック素子のその他のポートを個々のファブリック素子の間のリン
    クとして接続し、これにより該交換システムの任意のチャネル間にデータ通信を
    確立できる、相互接続リンクと、 を備える、交換システム。
  5. 【請求項５】 交換システムであり、 各々が、複数のポートおよび選択されたポート間でデータを選択的に通信する
    ためのスイッチ・ルーティング回路を有する、複数のスイッチ・ファブリック素
    子と、 前記ファブリック素子のポートの一部を該交換システムのデータ・チャネルに
    接続するI/Oデータ経路と、 個々のファブリック素子の間のリンクとして前記ファブリック素子のその他の
    ポートを接続する相互接続リンクと、 を備え、 前記ファブリック素子が、各ファブリック素子の少なくとも1つのポートを他
    の各ファブリック素子の少なくとも1つのポートに接続する前記相互接続リンク
    により環状構造にリンクされる、 交換システム。
  6. 【請求項６】 交換システムであり、 各々が、複数のポートおよび選択されたポート間でデータを選択的に通信する
    ためのスイッチ・ルーティング回路を有する、複数のスイッチ・ファブリック素
    子と、 前記ファブリック素子のポートの一部を該交換システムのデータ・チャネルに
    接続するI/Oデータ経路と、 個々のファブリック素子の間のリンクとして前記ファブリック素子のその他の
    ポートを接続する相互接続リンクと、 を備え、 前記ファブリック素子が、ファブリック素子のポートを1つのファブリック素
    子から別のファブリック素子に接続する前記相互接続リンクにより縦続構造にリ
    ンクされて、接続されるファブリック素子のチェーンを構成する、 交換システム。
  7. 【請求項７】 交換システムであり、 各々が、複数のポートおよび選択されたポート間でデータを選択的に通信する
    ためのスイッチ・ルーティング回路を有する、第一および第二のグループのスイ
    ッチ・ファブリック素子であり、 前記第一のグループのファブリック素子が、そのポートの一部を該交換システ
    ムのデータ・チャネルに接続するI/Oデータ経路を有する、第一および第二のグ
    ループのスイッチ・ファブリック素子と、 第一のファブリック素子グループのその他のポートを第二のファブリック素子
    グループの各ファブリック素子のポートに接続する相互接続リンクと、 を備える、交換システム。
  8. 【請求項８】 交換システムであり、 各々が、複数のポートおよび選択されたポート間でデータを選択的に通信する
    ためのスイッチ・ルーティング回路を有する、第一および第二のグループのスイ
    ッチ・ファブリック素子であり、 前記第一のグループのファブリック素子が、そのポートの一部を該交換システ
    ムのデータ・チャネルに接続するI/Oデータ経路を有する、第一および第二のス
    イッチ・ファブリック素子と、 個々のファブリック素子間のリンクとして前記ファブリック素子のその他のポ
    ートを接続する複数の相互接続リンクと、 を備え、 前記第一のファブリック素子グループの一部のポートが、ファブリック素子の
    ポートを1つのファブリック素子から別のファブリック素子に接続する前記相互
    接続リンクにより縦続構造でリンクされて、接続されるファブリック素子のチェ
    ーンを構成し、 前記相互接続リンクが、第一のファブリック素子グループの前記リンクされた
    チェーンのその他のポートを第二のファブリック素子グループの1つおきのファ
    ブリック素子のポートに接続し、これにより該交換システムの任意のチャネルの
    間にデータ通信を確立できる、 交換システム。
  9. 【請求項９】 交換システムであり、 各々が、複数のポートおよび選択されたポート間でデータを選択的に通信する
    ためのスイッチ・ルーティング回路を有する、複数のスイッチ・ファブリック素
    子と、 前記ファブリック素子のポートの一部を該交換システムのデータ・チャネルに
    接続するI/Oデータ経路と、 個々のファブリック素子の間のリンクとして前記ファブリック素子のその他の
    ポートを接続し、それにより該交換システムの任意のチャネルの間にデータ通信
    を確立できる、相互接続リンクと、 を備え、 個々のファブリック素子の前記スイッチ・ルーティング回路が、個々のファブ
    リック素子の個々のポートについて、ポートのアイデンティティおよび該交換シ
    ステムのトポロジーにおける個々のファブリック素子の位置に基づくステアリン
    グ情報と一緒にステアリング・テーブルを有し、該交換システムのデータ・チャ
    ネルにアドレス指定されたデータの出力ポートとして使用されるポートを指定す
    る、 交換システム。
  10. 【請求項１０】 該交換システムにおいて、各ファブリック素子の前記ステ
    アリング情報が、ドメイン・ステアリング・テーブル、ファブリック素子ステア
    リング・テーブルおよびポート・ステアリング・テーブルを含み、かつ該交換シ
    ステムにおいて、前記ルーティング回路が、データの目的の宛先のドメイン、フ
    ァブリック素子およびポートに基づきデータを出口ポートに送るように機能する
    、請求項9に記載の交換システム。
  11. 【請求項１１】 該交換システムにおいて、各ファブリック素子の前記ステ
    アリング情報が、選択されたチャネル・アドレスについての出口ポート情報を保
    持するためのエイリアス・キャッシュを含み、かつ該交換システムにおいて、前
    記ルーティング回路が、前記キャッシュにアドレスが保持される場合これに基づ
    いてデータを出口ポートに送るように機能する、請求項9に記載の交換システム
    。
  12. 【請求項１２】 該交換システムにおいて、特定のポートに関するステアリ
    ング・テーブルが、発信−宛先ポート間に仮想チャネルを設けるようにプログラ
    ムされて、前記仮想チャネルを通じて常に同じ経路がフレーム転送に使用される
    ようにする、請求項9に記載の交換システム。
  13. 【請求項１３】 該交換システムにおいて、個々のポートに関する前記ステ
    アリング・テーブルが、個別に指定されるポートまたはポートのグループに対し
    て相互接続およびデータ・アクセスを拒否するようにプログラムできる、請求項
    9に記載の交換システム。
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