JPH09247176A - 非同期転送モード交換方式 - Google Patents

非同期転送モード交換方式

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JPH09247176A
JPH09247176A JP5344696A JP5344696A JPH09247176A JP H09247176 A JPH09247176 A JP H09247176A JP 5344696 A JP5344696 A JP 5344696A JP 5344696 A JP5344696 A JP 5344696A JP H09247176 A JPH09247176 A JP H09247176A
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cell
circuit
clock
read
exchange
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JP5344696A
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Mutsumi Hosoya
睦 細谷
Morihito Miyagi
盛仁 宮城
Tadanori Oka
維▲禮▼ 丘
晶彦 ▲高▼瀬
Masahiko Takase
Naohiko Ozaki
尚彦 小崎
Juichi Nishino
壽一 西野
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0478—Provisions for broadband connections
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5638—Services, e.g. multimedia, GOS, QOS
    • H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
    • H04L2012/5649—Cell delay or jitter

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

(57)【要約】 【課題】交換のスループットを向上させるとともに、面
倒で困難なタイミング設計を回避することができる新規
な交換方式を提供すること。 【解決手段】外部伝送路を通して送られてくる信号から
抽出されたクロック同期セル列をクロック非同期セル列
に変換した後、当該非同期セル列を空間分割型スイッチ
アレイを用いて交換する。交換が終わったクロック非同
期セル列は、クロック同期セル列に逆変換して再び外部
伝送路に送り出す。空間分割型スイッチアレイは、複数
入力端子複数出力端子からなる多数の単位スイッチ回路
を多段接続することによって構成するが、個々の単位ス
イッチ回路は、クロック非同期で動作し、かつ、交換す
べきセルを記憶したことを検知するとともに交換後のセ
ルの送り先がセル記憶可能状態にあることを検知して交
換動作の開始を制御するためのタイミング制御回路を備
えたものを使用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大容量のコンピュ
ータデータや高速の画像データの伝送において使用する
非同期転送モード交換方式に関するものである。
【０００２】
【従来の技術】情報化社会の進展とともに、従来の電話
信号やＦＡＸ信号等の低速データに加えて、コンピュー
タ信号や映像信号等の高速データが増加しつつあり、こ
れらを自由に効率良く伝達するための通信システムの広
帯域化、高効率化が積極的に進められている。既に、構
内通信の分野では、広帯域通信システムが一部において
実用化され、また、公衆通信の分野でも、従来別々に発
展してきた様々なネットワーク（電話網、ＦＡＸ網、デ
ータ通信網等）を広帯域化し、かつ、標準化されたイン
タフェースによってこれらを統合したＢ−ＩＳＤＮ(Bro
aband IntegratedServices Digital Network：広帯域総
合ディジタルサービス網）が実用化されつつある。
【０００３】広帯域通信システムやＢ−ＩＳＤＮ等を実
現するための有効な手段として注目されている技術の一
つが非同期転送モード（Asynchronous Transfer Mode：
以下「ＡＴＭ通信」と表記）によるディジタル通信技術
である。この通信技術では、セル（cell）と呼ばれる固
定長のパケットが使用される。セルの長さは、国際規格
によって５３バイトと決められており、そのうちの４８
バイトがデータ本体の伝送に使用され、残りの５バイト
がアドレス情報格納用のヘッダとして使用される。
【０００４】一つの通話チャネルに割り当てるセルの数
とそれらの時間位置は、従前の時分割通信の場合のよう
に一定周期のフレーム内で通話チャネルごとに固定する
のとは異なり、伝送すべきデータの量と速度に応じて可
変である。データ伝送は、ネットワークの標準クロック
周期によって定まるスロットにセルを収容することによ
って行なわれるが、セルの時間位置は、空いているスロ
ットにセルをその都度収容する方法によって設定される
ので変動する。即ち、ＡＴＭ通信の場合、セルは、クロ
ックに対しては同期しているが、時間位置を固定するた
めのフレームが存在しない非同期の状態（モード）で転
送される。複数通話チャネルのセルは、その数と発生順
に応じて並び、セル列が形成される。ＡＴＭ通信技術に
よれば、大量のデータ伝送の要求が突発的に発生した場
合でも、十分に対応することができるほか、個々のデー
タの速度に応じた伝送を行なうことが可能である。
【０００５】米国学会誌「プロシーディングス・オブ・
ジ・ＩＥＥＥ（Proceedings of theIEEE)」第７８巻第
１号（１９９０年１月発行）第１３３頁〜第１６７頁に
掲載された交換方式の一例を図７に示す。同図におい
て、交換機本体１は、多数の単位スイッチ回路20-11〜2
0-nmを多段に配列してなる空間分割型スイッチアレイ２
（複雑化を避けるため入力側の半部のみ詳細図示）によ
って構成されている。単位スイッチ回路20は、複数入力
端子複数出力端子（通常は２入力端子２出力端子）を有
するのものが使用され、所望の設計理論に従って図示の
ように相互に接続されている。但し、第１段(入力段)の
単位スイッチ回路20-11〜20-n1のそれぞれの入力端子
は、入力インタフェース回路40-1〜40-nのいずれかの出
力端子に接続されており、かつ、最終段(出力段)の単位
スイッチ回路群（図示せず）のそれぞれの出力端子は、
出力インタフェース回路41-1〜41-nのいずれかの入力端
子に接続されている。
【０００６】入力インタフェース回路40-1〜40-nは、そ
れぞれが入力側のｎ本の外部伝送路（図示せず）のいず
れかに接続され、セル列の多重化伝送のために付与され
ているオーバーヘッド情報（同期信号、誤り制御信号、
監視信号など）を除去してセル列Ｃのみを抽出して出力
する。なお、交換が基幹回線のような大束の段階で行な
われる場合には、抽出されたセルに、次の宛先を含む方
面（例えば大都市地域）を示す情報(Identifier）がヘ
ッダに隣接して付加され、その情報に基づいて交換が行
なわれる。
【０００７】外部伝送路（図示せず）から入力インタフ
ェース回路40-1〜40-nを介して第１段の単位スイッチ回
路20-11〜20-n1に送り込まれたクロック同期セル列Ｃ
は、スイッチアレイ２内において、個々のセルのヘッダ
に格納されているアドレス情報に従って所定のセル交換
（伝送経路の選択的切替）がなされた後、最終段の単位
スイッチ回路群（図示せず）から出力される。出力され
たセル列Ｃは、出力インタフェース回路41-1〜41-nの中
の所定のいずれかに送られる。出力インタフェース回路
41-1〜41-nは、交換終了後のセルによるセル列（このセ
ル列には、宛先方面が同じ通話チャネルのセルが並ぶ）
にオーバーヘッド情報を加えて伝送に適した信号に変換
する。出力インタフェース回路41-1〜41-nのそれぞれ
は、所定の宛先につながる出力側の外部伝送路（図示せ
ず）に接続されており、従って、変換後の信号は、所定
の宛先方面の外部伝送路へ送出される。
【０００８】各単位スイッチ回路は、同一構造のものが
使用されており、その一例を図８に示す。交換動作は、
アドレス制御回路22による制御のもとで一対のセレクタ
回路24が実行する。入力セル列Ｃは、一対の入力ラッチ
回路21に一時記憶される。入力ラッチ回路21は、交換の
度に１個のセルを読み出す。アドレス制御回路22は、入
力ラッチ回路21から読み出されたセルについて、ヘッダ
に格納されているアドレス情報を解読して個々のセルの
行き先を判定し、セレクタ制御信号Ｓを出力してセレク
タ回路24を制御する。セレクタ回路24によって交換を受
けたセルは、所定の次段の単位スイッチ回路(図示せず)
に送られる。入力ラッチ回路21には、クロック発生回路
60からクロックパルスＣkが供給されている。従って、
入力ラッチ回路21は、クロックパルスＣkに同期して記
憶、読み出しを行ない、その出力セルを受けるセレクタ
回路24は、クロックパルスＣkに同期して交換動作を行
なってクロック同期セルを出力する。
【０００９】図７及び図８に示した従来の交換方式は、
隣接する単位スイッチ回路の相互間における伝送経路の
長さの相違により、個々のセルが特定の単位スイッチ回
路に到着する時刻に差が生ずるのを回避することができ
ない。同様の時間差は、単位スイッチ回路を構成する素
子のばらつきや、温度その他の動作環境の相違によって
も発生する。クロックパルスそのものも、配線の長さの
相違の原因により、個々の回路に到着する時刻に同様の
時間差が発生する。この種の時間差は、クロックパルス
によって全体が一斉に同一タイミングで動作する交換方
式においては、誤動作の原因となる。このため、従来の
交換方式による場合は、予想される最長の時間差を想定
してクロックパルスの周期を設定し、最長の時間差を有
するセルに対してもそれが到達してから交換動作が始ま
るようにセルの到達時間と交換動作開始時点（クロック
パルスによって設定される）との間のタイミングを合わ
せる必要がある。最長の時間差はタイミングマージンと
して設定され、クロックパルスの周期の中にこのタイミ
ングマージンを含める設計が行なわれる。時間差がタイ
ミングマージンの中に吸収されて、誤動作が回避され
る。しかし、クロックパルスの周期の中にタイミングマ
ージンを含める分、クロック周期を長くせざるをえな
く、交換の動作速度が低下する。その結果、データ交換
のスループット（単位時間当たりの交換方式出力の全ビ
ット数）の低下を招くほか、面倒で困難なタイミング設
計を必要とする点で問題がある。
【００１０】
【発明が解決しようとする課題】本発明の目的は、従来
技術の前記問題点を解決し、交換のスループットを向上
させるとともに、面倒で困難なタイミング設計を回避す
ることができる新規な交換方式を提供することにある。
【００１１】
【課題を解決するための手段】前記の課題を解決するた
め、本発明に係る交換方式においては、外部伝送路を通
して送られてくる信号から抽出されたクロック同期セル
列をクロック非同期セル列に変換した後、当該非同期セ
ル列を空間分割型スイッチアレイを用いて交換する。交
換が終わったクロック非同期セル列は、クロック同期セ
ル列に逆変換して再び外部伝送路に送り出す。空間分割
型スイッチアレイは、従来技術の場合と同様、複数入力
端子複数出力端子からなる多数の単位スイッチ回路を多
段接続することによって構成するが、個々の単位スイッ
チ回路は、クロック非同期で動作し、かつ、交換するセ
ルを記憶したことを検知するとともに交換後のセルの送
り先がセル記憶を可能の状態にあることを検知して交換
動作の開始を制御するためのタイミング制御回路を備え
たものを使用する。
【００１２】クロック同期セル列のクロック非同期セル
列への変換は、例えば、セル列を一時記憶するための装
置と、セル列と共に供給される書込開始命令信号（クロ
ック同期セル列と同じ同期関係にある信号）に基づいて
当該記憶装置に対するセル列書き込みを制御する書込制
御回路と、スイッチアレイの初段の単位スイッチ回路か
らのクロック非同期の読出開始命令信号に基づいて当該
記憶装置からのセル列読み出しを制御する読出制御回路
とからなる同期変換回路を用いて実行することが可能で
ある。同様に、クロック非同期セル列のクロック同期セ
ル列への逆変換は、前記と同種のセル列一時記憶装置
と、スイッチアレイの最終段の単位スイッチ回路から交
換終了のセル列と共に供給される書込開始命令信号（ク
ロック非同期セルと同じ同期関係にある信号）に基づい
て当該記憶装置に対するセル列書き込みを制御する書込
制御回路と、出力インタフェース回路からのクロック同
期の読出開始命令信号に基づいて当該記憶装置からのセ
ル列読み出しを制御する読出制御回路とからなる同期変
換回路を用いて実行することが可能である。
【００１３】また、単位スイッチ回路の交換動作開始を
制御するためのタイミング制御回路は、単位スイッチ回
路が備える複数の入力ラッチ回路の各々がセル読出を可
能であることを知らせるためのタイミング信号と、交換
後のセルの送り先が備える入力ラッチ回路に空きが生じ
てセル記憶可能状態にあることを知らせるためのタイミ
ング信号とを入力してこれらタイミング信号の論理積を
とる回路によって構成することが可能である。論理積を
とることによって前記検知が実行される。当該制御回路
は、論理積結果の信号を交換に関係する各回路に供給し
てその動作を開始させる。従って、当該制御回路が論理
積結果を出力する時点は、交換開始時点となる。その時
点は、前記タイミング信号の入力によって設定され、セ
ルが前記入力ラッチ回路に取り込まれてどの入力ラッチ
回路からもセル出力が可能となった時点（セルが到達し
て揃った時点）よりも前になることがない。即ち、従来
のクロックパルスによる制御で問題であった時間差は、
本発明では動作に影響を持たない。従って、従来技術で
必要としたタイミングマージンを考慮する必要がない。
そのため、交換の動作速度は、従来技術の場合と比較し
てタイミングマージンが不要となる分高くなり、従っ
て、交換システムのスループットを向上させることがで
きる。
【００１４】
【実施例】本発明に係る交換方式の実施例を図１〜図６
に示す。これらの図において、図７及び図８と同一の記
号は、同一物又は対応物を表示するものとする。但し、
本実施例の場合は、後で詳しく説明するように、スイッ
チアレイ２を構成する単位スイッチ回路20-1〜20-nのそ
れぞれは、クロックに同期しないで動作するものを採用
した。
【００１５】図１において、10-1〜10-nは、第１段の単
位スイッチ回路20-11〜20-n1のそれぞれと入力インタフ
ェース回路40-1〜40-nのそれぞれとの間に配設した受信
用同期変換回路、11-1〜11-nは、最終段の単位スイッチ
回路群（図示せず）のそれぞれと出力インタフェース回
路41-1〜41-nのそれぞれとの間に配設した送信用同期変
換回路である。クロック発生回路60によるクロックパル
スは、入力インタフェース回路40及び出力インタフェー
ス回路41だけに供給されており、それ以外の回路には供
給されていない。なお、以下の説明における「前段スイ
ッチ回路等」の語は、特に支障がない限り、特定の単位
スイッチ回路の前段に当該スイッチ回路と関連づけて配
置された他の単位スイッチ回路又は受信用同期変換回路
を意味するものとし、また「次段スイッチ回路等」の語
は、特に支障がない限り、特定の単位スイッチ回路の次
段に当該スイッチ回路と関連づけて配置された他の２個
の単位スイッチ回路又は受信用同期変換回路を意味する
ものとする。
【００１６】本実施例の場合、外部伝送路（図示せず）
から入力インタフェース回路40を介して交換器本体１に
取り込まれたクロック同期セル列Ｃは、受信用同期変換
回路10により、クロック非同期セル列Ｃ* に変換された
後、スイッチアレイ２に供給されて所定の交換を受け
る。交換を受けたクロック非同期セル列Ｃ* は、送信用
同期変換回路11-1〜11-nにより、再びクロック同期セル
列Ｃに変換された後、出力インタフェース回路41を介し
て外部伝送路に送り出される。
【００１７】受信用同期変換回路10の一例を図２に示
す。同図において、61は、入力インタフェース回路40
（図１）から送り込まれたセル列Ｃを一時記憶するため
のランダムアクセスメモリ（以下「ＲＡＭ」と略記す
る）であって、当該メモリは、書き込み時に更新される
書込ポインタ63と読み出し時に更新される読出ポインタ
65により、論理的にファーストイン・ファーストアウト
(First-In First-Out)型である記憶装置を構成してい
る。62は、ＲＡＭ61に対するセル列Ｃの書き込みを制御
するための回路であって、この回路は、セル列Ｃと共に
入力インタフェース回路40（図１）から送り込まれた書
込開始命令信号Ｗsに基づいて動作する。64は、ＲＡＭ6
1からのセル列の読み出しを制御するための回路であっ
て、この回路は、第１段単位スイッチ回路20-11〜20-n1
（図１）から供給されたレディ信号Ｙ（セル記憶可能状
態にあることを知らせてセル列の送り出しを許可するク
ロック非同期のタイミング信号）に基づいて動作する。
レディ信号Ｙは、受信用同期変換回路10において用いら
れる場合は、読出開始命令信号として機能する。66は内
部状態制御回路であって、書込制御回路62及び読出制御
回路64と共同してＲＡＭ61内のデータ（セル列）の有無
を検出し、データが存在している場合は、第１段単位ス
イッチ回路20-11〜20-n1（図１）に対してリクェスト信
号Ｑ（セル列の受け取りを要求するクロック非同期の信
号）を送り出す。
【００１８】書込開始命令信号Ｗsは、クロック同期信
号であるため、ＲＡＭ61に対するセル列Ｃの書き込みも
クロックに同期して実行される。ＲＡＭ61からのセル列
の読み出しは、セル列の書き込み順に実行されるが、そ
の開始時点は、読出制御回路64に供給されたクロック非
同期のレディ信号Ｙによって制御されるため、読み出さ
れたセル列Ｃ* は、クロックに同期しないものとなる。
読出ポインタ65によるセル列の読み出しは、書込ポイン
タ64による書き込みを追いかける形で行われるが、内部
状態制御回路66は、読み出しが書き込みに追い付かない
限り、一組のセル列の読み出しが完了する度にリクェス
ト信号Ｑを送出する。なお、図２に例示した受信用同期
変換回路は、クロックパルスを使用していないが、書込
制御回路62及び書込ポインタ63については、クロックパ
ルスを用いてその動作を制御することも可能である。
【００１９】図１のスイッチアレイ２を構成する個々の
単位スイッチ回路20の一例を図３に示す。同図におい
て、21は、前段スイッチ回路等から送り込まれたクロッ
ク非同期のセル列Ｃ* を一時記憶するための一対の入力
ラッチ回路、24は、セル交換を実行するための一対のセ
レクタ回路、22は、セレクタ回路24を制御するためのア
ドレス制御回路、23は、セレクタ24による交換動作の開
始時間を制御するためのタイミング制御回路である。
【００２０】入力ラッチ回路21は、前段スイッチ回路等
から送り込まれたリクェスト信号Ｑを受信する機能、前
段スイッチ回路等に対してレディ信号Ｙを発信する機
能、タイミング制御回路23から送り込まれたリード信号
Ｒ（一時記憶したセル列Ｃ* の読み出しを命令する信
号）を受信する機能及びタイミング制御回路23に対して
フル信号Ｆ（一時記憶したセル列Ｃ* の読出が可能であ
ることを知らせるためのタイミング信号）を発信する機
能を有するものを採用した。セレクタ回路24は、当該回
路に送られた２個のセルのいずれかを選択して出力する
機能を有するものを採用した。セレクタ回路24に対して
は、それぞれセルの次の送り先である次段スイッチ回路
等が対応しているので、選択によって次の行き先が決ま
り、交換が実施される。セレクタ回路24は、一回の交換
で１個のセルの交換を行なう。
【００２１】タイミング制御回路23は、次段スイッチ回
路等に対してリクェストＱを発信する機能、次段スイッ
チ回路等から送り込まれたレディ信号Ｙを受信する機
能、入力ラッチ回路21から送り込まれたフル信号Ｆを受
信する機能、入力ラッチ回路21に対してリード信号Ｒを
発信する機能を有するものを採用した。タイミング制御
回路23は、図４に例示したように、入力ラッチ回路21か
ら送り込まれたフル信号Ｆ（Ｆa，Ｆb）と次段スイッチ
回路等から送り込まれたレディ信号Ｙ（Ｙc，Ｙd）の論
理積を求めるための論理素子27によって構成されてい
る。論理素子27は、すべての入力が論理１のときに出力
１をとり、すべての入力が論理０のときに出力０とな
り、それ以外では出力を変えない動作を行なうＭｉｌｌ
ｅｒのＣ素子からなる。タイミング制御回路23の出力
は、リード信号Ｒ(Ｒa，Ｒb)として入力ラッチ回路21に
対して発信されるとともに、リクェスト信号Ｑ(Ｑc，Ｑ
d）として次段スイッチ回路等に対して送り出される
（図３参照）。
【００２２】図３の入力ラッチ回路21の一例を図５に示
す。本実施例の場合は、１９９２年米国電気電子学会
（ＩＥＥＥ）主催「ＧaＡsシンポジウム」予稿集第２９
５頁〜第２９８頁掲載のファーストイン・ファーストア
ウト型メモリ回路を用いて当該回路を構成した。図５に
おいて、200-1〜200-kは、直列に接続された一連のデー
タメモリ、210-1〜210-kは、これらのメモリを個別に制
御するための一連のメモリ制御部をそれぞれ示す。個々
のデータメモリの記憶容量は、セル１個（５３バイト）
分としたが、１個のセルを記憶することが可能である限
り、これとは異なる記憶容量とすることも可能である。
【００２３】データメモリ200-1〜200-kの各段は、自段
に記憶したセルを次段に対して転送するためのセル伝送
線によって相互に接続されている。但し、第１段データ
メモリ200-1は、前段スイッチ回路等(図示せず)から送
り込まれて来たセル列Ｃ* を受信するように結線されて
おり、かつ、最終段のデータメモリ200-kは、アドレス
制御回路22及びセレクタ回路24に対してセル列Ｃ* を送
り出すように結線されている（図３参照）。
【００２４】一方、メモリ制御部210-1〜210-kの各段
は、所定の信号伝送線によって相互に接続されており、
かつ、詳細図示せざるも、自段のデータメモリが空き状
態のときは、前段のメモリ制御部（第１段メモリ制御部
210-1の場合は前段スイッチ回路等）に対してレディ信
号Ｙを発信し、満杯状態（セル記憶状態）のときは、次
段のメモリ制御部に対してリクェスト信号Ｑを発信（最
終段制御部210-kの場合はタイミング制御回路23に対し
てフル信号Ｆを発信）するように構成されている（図３
参照）。また、メモリ制御部210-1〜210-kの各段は、そ
れぞれ論理積回路を具備しており、前段のメモリ制御部
（第１段制御部210-1の場合は前段スイッチ回路等）か
ら送られて来たリクェスト信号Ｑと次段のメモリ制御部
から送られて来たレディ信号Ｙ（最終段制御部210-kの
場合はタイミング制御回路23から送られて来たリード信
号Ｒ）との間において論理積が成立した場合、自段のデ
ータメモリに対してメモリ書込命令信号Ｗを出力するよ
うに構成されている。
【００２５】一連のデータメモリ200-1〜200-kの全部が
空き状態の場合は、全てのメモリ制御部が前段のメモリ
制御部（又は前段スイッチ回路等）に対してレディＹを
発信している。この状態で、前段スイッチ回路等から第
１段制御部210-1に対してリクェスト信号Ｑが送り出さ
れると、第１段メモリ200-1の読込動作を開始し、前段
スイッチ回路等から転送されて来たセル列Ｃ* の先頭セ
ルを書き込んで一時記憶する。先頭セルの記憶が終わる
と、第１段制御部210-1から第２段制御部210-2に対して
リクェスト信号Ｑが送り出される結果、第１段メモリ20
0-1に記憶されていた先頭セルが第２段データメモリ200
-2に転送されると同時に、第２番目のセルが第１段メモ
リ200-1に書き込まれる。
【００２６】同様の動作が繰り返されると、送り込まれ
たセル列Ｃ* は、先頭セルから順番に第１段データメモ
リ200-1に記憶された後、最終段データメモリ200-kに向
かって順次転送される。そして、送り込まれたセルの数
がデータメモリの数ｋに満たない場合は、第１段データ
メモリ200-1から順番に空き状態が発生する。このた
め、第１段メモリ制御部210-1は、第１段データメモリ2
00-1に空きがある限り、前段スイッチ回路等に対してレ
ディ信号Ｙを送り続ける。
【００２７】一方、最終段メモリ制御部210-kは、自段
のデータメモリ200-kにセルが記憶されると、タイミン
グ制御回路23に対してフル信号Ｆを発信する。従って、
同制御回路から最終段メモリ制御部210-kに対してリー
ド信号Ｒが送り込まれると、データメモリ200-kに記憶
されているセルは、読み出されてアドレス制御回路22及
びセレクタ回路24に供給される。同時にメモリ制御部21
0-kは、その前段のメモリ制御部210-(k-1)にレディ信号
Ｙを送り、データメモリ200-(k-1)にセルが記憶されて
いれば、そのセルが読み出されてデータメモリ200-kに
書き込まれる。データメモリ200-kは、次のリード信号
Ｒが来るまで、当該セルを保持する。このようにして、
一度リード信号Ｒが送り込まれると１セルが出力される
と共に、データメモリ200記憶の各セルが１段だけ次段
に向かって移る。従って、データメモリ200-1〜200-kに
記憶されたセル列Ｃ* は、リード信号Ｒが来る度に１段
づつシフトし、ファーストイン・ファーストアウトのル
ールに従って読み出されてアドレス制御回路22及びセレ
クタ回路24に供給される。
【００２８】なお、データメモリ200-1〜200-kの途中の
データメモリ200-i（1<i<n）までが満杯状態でその前の
段のデータメモリ200-(i-1)が空き状態で前段スイッチ
回路等からのセル列Ｃ* を記憶する場合は、データメモ
リ200-(i-1)までセル列Ｃ*が送り込まれるが、満杯状態
のデータメモリ200-iからはレディ信号Ｙが送られてい
ないので、データメモリ200-(i-1)まで送り込まれたセ
ルは、同メモリで保持されるとともに、同メモリはデー
タメモリ200-iにリクェスト信号Ｑを送る。従って、入
力ラッチ回路21は、空き状態のデータメモリがある限
り、前段スイッチ回路等からのセル列Ｃ* 受け取りの要
求を受け入れ、全体が満杯状態になるまでセル記憶を行
なう。
【００２９】単位スイッチ回路20（図３）において、一
対の入力ラッチ回路21（21-a，21-b）の両方の最終段デ
ータメモリ200-kにセルが記憶されると両者から記憶順
にフル信号Ｆ（Ｆa，Ｆb）が出される。一方、一対の次
段スイッチ回路等において両者共空き状態のデータメモ
リが発生すると、発生順にレディ信号Ｙ（Ｙc，Ｙd）が
発信される。タイミング制御回路23（図４）は、これら
４信号が揃った時点で論理積をとり、入力ラッチ回路21
（21-a，21-b）がデータメモリ200-kからセルを送り出
すよう制御する。入力ラッチ回路21（21-a，21-b）の各
最終段データメモリ200-kは、タイミング制御回路23の
制御を受けて記憶していたセルをそれぞれアドレス制御
回路22（図３）及び両セレクタ回路24（24-a，24-b）に
送る。
【００３０】アドレス制御回路22は、各データメモリ20
0-kから送り出された両セルのヘッダに格納されている
アドレス情報を解読し、それぞれの行き先を判定してセ
レクタ制御信号Ｓを生成する。セレクタ回路24は、制御
信号Ｓを受けてセル選択（交換動作）を実行し、両セル
のいずれかを次段スイッチ回路等に送る。
【００３１】タイミング制御回路23は、このように入力
ラッチ回路21にセル読み出しを行なわせ、続いてアドレ
ス制御回路22及びセレクタ回路24に交換動作を開始させ
ると同時に、前記したように次段スイッチ回路等にリク
ェスト信号Ｑを送る。即ち、タイミング制御回路23は、
要約すると、一対の入力ラッチ回路21にセル列Ｃ* が記
憶されて同両回路の最終段データメモリ200-kからセル
出力が可能となり、かつ、次段スイッチ回路等の備える
入力ラッチ回路21に空き状態が発生した時点（論理積結
果を出力する時点）で、交換動作を開始するよう各回路
を制御する。タイミング制御回路23が論理積結果を出力
する時点（交換動作開始時点）は、どの最終段データメ
モリ200-kからもセル出力が可能となった時点（セルが
到達して揃った時点）以降となる結果、従来技術では誤
動作の原因になった時間差が問題にならなくなり、従来
技術で必要としたタイミングマージンは考慮する必要が
なくなり不要となる。そのため、交換の動作速度は、従
来技術の場合と比較してタイミングマージンが不要とな
る分高くなり、従って、交換システムのスループットを
向上させることができる。
【００３２】続いて、入力ラッチ回路21に空きデータメ
モリがある次段スイッチ回路等は、リクェスト信号Ｑを
受けて、セレクタ回路24から送られたセルを記憶する。
このようにして、各単位スイッチ回路は、リクェスト信
号Ｑ及びレディ信号Ｙを授受しながら交換後のセルを次
段に送る。即ち、セルは、クロックパルスによるタイミ
ング制御を受けることなく、スイッチアレイ２（図１）
の中で交換を受けながら次々と単位スイッチ回路20を通
過していく。
【００３３】最終段単位スイッチ回路20出力のセルは、
送信用同期変換回路11-1〜11-nのいずれかに送られる。
セルが順次送られることによって交換後のセル列Ｃ* が
形成される。送信用同期変換回路11は、前記した受信用
同期変換回路10と同様の構成からなり、その一例を図６
に示す。同図において、61は、最終段の単位スイッチ回
路20から送り込まれたセル列Ｃ* を一時記憶するための
ＲＡＭであって、受信用同期変換回路10で使用したもの
と同種のものである。即ち、当該メモリは、書き込み時
に更新される書込ポインタ63と読み出し時に更新される
読出ポインタ65により、論理的にファーストイン・ファ
ーストアウト型の記憶装置を構成している。62は、ＲＡ
Ｍ61に対するセル列Ｃ* の書き込みを制御するための回
路であって、この回路は、セル列Ｃ* と共に最終段単位
スイッチ回路20から送り込まれたリクェスト信号Ｑに基
づいて動作する。リクェスト信号Ｑは、送信用同期変換
回路10において用いられる場合は、書込開始命令信号と
して機能する。64は、ＲＡＭ61からのセル列の読み出し
を制御するための回路であって、この回路は、出力イン
タフェース回路41（図１）から供給された読出開始命令
信号Ｒsに基づいて動作する。66は内部状態制御回路で
あって、書込制御回路62及び読出制御回路64と共同して
ＲＡＭ61内のデータ（セル列）の有無を検出し、ＲＡＭ
61が満杯状態で、かつ、読み出しが行なわれない状態で
ある場合を除いて、最終段の単位スイッチ回路20に対し
てレデイ信号Ｙを送り出す。
【００３４】リクェスト信号Ｑは、セル列Ｃ* とタイミ
ングが一致したクロック非同期信号であるため、ＲＡＭ
61に対するセル列Ｃ* の書き込みもクロック非同期で実
行される。一方、出力インタフェース回路41は、クロッ
クパルスによってタイミング制御を受けて動作し、前記
読出開始命令信号Ｒsをクロック同期の信号として出力
する。ＲＡＭ61からのセル列の読み出しは、セル列の書
き込み順に実行されるが、その開始時点は、読出制御回
路64に供給されたクロック同期の読出開始命令信号Ｒs
によって制御されるため、読み出されたセル列Ｃは、ク
ロックに同期したものとなる。読出ポインタ65によるセ
ル列Ｃの読み出しは、書込ポインタ64による書き込みを
追いかける形で行われるが、内部状態制御回路66は、読
み出しが書き込みから遅れてＲＡＭ61が満杯状態にな
り、かつ、読み出しが行なわれない状態でない限り、セ
ルの書き込みの度にレデイ信号Ｙを送出する。なお、図
６に例示した送信用同期変換回路は、クロックパルスを
使用していないが、読出制御回路64及び読出ポインタ65
については、クロックパルスを用いてその動作を制御す
ることも可能である。送信用同期変換回路11から送り出
されたクロック同期のセル列Ｃは、出力インタフェース
回路41を経て、外部伝送路に送出される。
【００３５】なお、以上に説明した本発明の交換方式に
おいては、セル列Ｃ* が供給されず入力ラッチ回路21が
全て空き状態の単位スイッチ回路20があれば、タイミン
グ制御回路23から論理積は出力されず、その単位スイッ
チ回路20は、交換動作を行なわずに停止状態になってい
る。一方、クロック同期による従来の交換方式では、空
き状態の有無に拘らずクロックパルスによって各回路が
動作し、電力を消費する。特に、セル列Ｃ* の供給が少
ない低負荷動作時においては、クロック同期交換方式で
は全体が無駄な動作を行なって電力を消費しているが、
本発明のセル交換方式では、大部分が動作を停止してお
り、消費電力節約の効果が大きい。
【００３６】
【発明の効果】本発明によれば、クロック非同期による
セル交換が可能となるため、クロック同期方式では不可
避であったタイミングマージンを不要にすることがで
き、大幅にスループットを向上させることができる。そ
の結果、大容量超高速の交換方式を実現することがで
き、多様な情報の通信を効率的に行なう広帯域ディジタ
ル通信システムを実現することができる。また、面倒で
困難なタイミング設計を回避とすることができる。
【図面の簡単な説明】
【図１】本発明に係る非同期転送モード交換方式の実施
例を説明するための構成図。
【図２】図１に示した交換方式の交換機本体に用いる受
信用同期変換回路の例を説明するための回路構成図。
【図３】図１に示した交換方式の交換機本体に用いる単
位スイッチ回路の例を説明するための回路構成図。
【図４】図３に示した単位スイッチ回路に用いるタイミ
ング制御回路の例を説明するための回路図。
【図５】図３に示した単位スイッチ回路に用いる入力ラ
ッチ回路の例を説明するための回路構成図。
【図６】図１に示した交換方式の交換機本体に用いる送
信用同期変換回路の例を説明するための回路構成図。
【図７】従来の非同期転送モード交換方式を説明するた
めの構成図。
【図８】図７に示した交換方式に用いる単位スイッチ回
路を説明するための回路構成図。
【符号の説明】
１・・・交換機本体 ２・・・スイッチアレイ 10・・・受信用同期変換回路 11・・・送信用同期変換回路 20・・・単位スイッチ回路 21・・・入力ラッチ回路 22・・・アドレス制御回路 23・・・タイミング制御回路 24・・・セレクタ 40・・・入力インタフェース回路 41・・・出力インタフェース回路 60・・・クロック信号発生回路 200・・・データメモリ 210・・・メモリ制御部 Ｃ・・・クロック同期セル列 Ｃ*・・・クロック非同期セル列 Ｑ・・・リクェスト信号 Ｙ・・・レディ信号
フロントページの続き (72)発明者 ▲高▼瀬 晶彦 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 小崎 尚彦 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 西野 壽一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】外部伝送路を通して送られてくる信号から
    クロック同期セル列を抽出するための複数の入力インタ
    フェース回路と、抽出されたクロック同期セル列をクロ
    ック非同期セル列に変換するための複数の受信用同期変
    換回路と、変換されたクロック非同期セル列の交換を実
    行するための空間分割型スイッチアレイと、交換が終わ
    ったクロック非同期セル列をクロック同期セル列に逆変
    換するための複数の送信用同期変換回路と、逆変換され
    たクロック同期セル列を外部伝送路に送り出すための複
    数の出力インタフェース回路とを備え、前記スイッチア
    レイは、複数入力複数出力構造である多数のクロック非
    同期型単位スイッチ回路を多段に配列することによって
    構成されており、かつ、個々の単位スイッチ回路は、交
    換すべきセルを記憶したことを検知するとともに交換後
    のセルの送り先がセル記憶可能状態にあることを検知し
    て交換動作の開始を制御するための手段を備えたもので
    あることを特徴とする非同期転送モード交換方式。
  2. 【請求項２】前記単位スイッチ回路は、入力されたクロ
    ック非同期セル列を一時記憶するための複数の入力ラッ
    チ回路と、当該入力ラッチ回路から読み出された複数の
    セルの内の１個を選択することによって当該１個のセル
    を交換後のセルとして出力する複数のセレクタ回路と、
    前記複数のセルのそれぞれのアドレス情報に基づいてセ
    レクタ回路の選択動作を制御するアドレス制御回路とを
    備え、更に、 前記交換動作の開始を制御するための手段は、前記入力
    ラッチ回路が出力するセル読出可能であることを知らせ
    るためのタイミング信号と交換後のセルの送り先が備え
    る入力ラッチ回路に空きが生じてセル記憶可能状態にあ
    ることを知らせるためのタイミング信号との論理積をと
    り、当該論理積の結果に応じて、前記入力ラッチ回路の
    各々に対するセル読出命令信号と、交換後のセルの送り
    先に対して読出セルの受け取りを要求する信号とを出力
    するタイミング制御回路からなることを特徴とする請求
    項１に記載の交換方式。
  3. 【請求項３】前記入力ラッチ回路は、ファーストイン・
    ファーストアウト型の記憶手段からなることを特徴とす
    る請求項３に記載の交換方式。
  4. 【請求項４】前記受信用同期変換回路は、セル列を一時
    記憶するための装置と、セル列と共に供給されるクロッ
    ク同期の書込開始命令信号に基づいて当該記憶装置に対
    するセル列書き込みを制御する書込制御回路と、スイッ
    チアレイの初段の単位スイッチ回路から供給されるクロ
    ック非同期の読出開始命令信号に基づいて当該記憶装置
    からのセル列読み出しを制御する読出制御回路とからな
    り、更に、 前記送信用同期変換回路は、セル列を一時記憶するため
    の装置と、スイッチアレイの最終段の単位スイッチ回路
    から交換終了のセル列と共に供給されるクロック非同期
    の書込開始命令信号に基づいて当該記憶装置に対するセ
    ル列書き込みを制御する書込制御回路と、出力インタフ
    ェース回路から供給されるクロック同期の読出開始命令
    信号に基づいて当該記憶装置からのセル列読み出しを制
    御する読出制御回路とからなることを特徴とする請求項
    １に記載の交換方式。
  5. 【請求項５】前記入力インタフェース回路と前記出力イ
    ンタフェース回路にクロックパルスを供給するクロック
    発生回路を有することを特徴とする請求項１に記載の交
    換方式。
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