JP2008539613A - パケット処理スイッチおよびそれを動作させる方法 - Google Patents
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Abstract
Description
入力:I0I1I2I3Q0Q1Q2Q3
出力:I3I2I1I0Q3Q2Q1Q0
サンプル処理810は、また、サンプル内のサブサンプルの順序を以下のように並べ替えてもよい。
入力:I0I1I2I3Q0Q1Q2Q3
出力:Q0Q1Q2Q3I0I1I2I3
サンプル処理810は、また、IビットおよびQビットを以下のようにインターリーブすることができる。
入力:I0I1....IB-1Q0Q1....QB-1
出力:I0Q0I1Q1....IB-1QB-1
入力:I0Q0I1Q1I2Q2I3Q3I4Q4I5Q5;
IとQをデインターリーブ:I0I1I2I3I4I5Q0Q1Q2Q3Q4Q5;
LSBから8ビットに符号拡張:I0I1I2I3I4I5I5I5Q0Q1Q2Q3Q4Q5Q5Q5;
反転:I5I5I5I4I3I2I1I0Q5Q5Q5Q4Q3Q2Q1Q0;
IQ順序の変更:Q5Q5Q5Q4Q3Q2Q1Q0I5I5I5I4I3I2I1I0
IQ出力インターリーブ:Q5I5Q5I5Q5I5Q4I4Q3I3Q2I2Q1I1Q0I0
図9に示されるように、初期処理の後、M個のチャネルのそれぞれに対応するサンプルが、キューのそれぞれに配置される。
Claims (91)
- 外部ソースそれぞれからパケットを受信するようにされた複数の入力ポートと、
外部受信装置それぞれにパケットを送信するようにされた複数の出力ポートと、
入力ポートから、出力ポートの中から選択されたポートへと選択されたパケットをルーティングするようにされたパケットスイッチングファブリックと、
選択されたパケットを入力ポートから受信し、パケットから新しいペイロードを含んでいる新しいパケットを組み立てて、新しいパケットを出力ポートの中から選択されたポートへルーティングするようにされたパケットプロセッサーと
を備えてなるパケットスイッチング集積回路チップ。 - パケットプロセッサーが複数のパケット処理シナリオをサポートする請求項1に記載のチップ。
- パケットプロセッサーがパケット内の宛先アドレスに基づいて選択的にパケット処理シナリオを使用する請求項2に記載のチップ。
- 複数のパケット処理シナリオが、個別パケット処理シナリオと、個別パケット処理シナリオの中から選択されたいくつかのシナリオによる同時処理をもたらすグループパケット処理シナリオとを含んでいる、請求項2に記載のチップ。
- パケット処理シナリオそれぞれのタイミングが、パケット処理シナリオに対する受信パケットが蓄積することに応答して制御される、請求項2に記載のチップ。
- パケットプロセッサーが初期化信号に応答してパケット処理シナリオに対するパケットの蓄積を開始するように構成されている請求項5に記載のチップ。
- パケット処理シナリオはユーザが設定することができるものである請求項2に記載のチップ。
- パケットプロセッサーおよびスイッチングファブリックが、パケット内の宛先アドレスに基づいて、入力ポートからパケットを受信するように構成されている、請求項1に記載のチップ。
- パケットプロセッサーによって生成されたパケットが、それらのパケットが生成された受信パケット内の宛先アドレスに基づいて宛先をアドレス指定される、請求項1に記載のチップ。
- パケットプロセッサーが、ビット拡張、ビット切り捨て、ビット並べ替え、および/またはビット算術演算を、受信パケットに施すように設定することができるものである、請求項1に記載のチップ。
- パケットスイッチングファブリックおよび/またはパケットプロセッサーが、パケット内の優先順位識別子に従ってパケットをルーティングするように設定されている請求項1に記載のチップ。
- パケットスイッチングファブリックが、
入力バッファーの複数の組であって、入力ポートの中のそれぞれのポートからのパケットを、入力バッファーの組の中のそれぞれの組が受信してパケット内の優先順位識別子に従って記憶するようにされている前記入力バッファーの複数の組と、
パケットを受信して出力ポートの中のそれぞれのポートに転送するようにされた出力バッファーの複数の組と、
パケット内の宛先アドレスに基づいて、かつ、入力バッファーの優先順位識別子に従って、パケットを入力バッファーから出力バッファーに転送するようにされたスイッチと
を備えてなる請求項11に記載のチップ。 - 入力バッファーの優先順位識別子はユーザが設定できるものである請求項13に記載のチップ。
- 入力ポートおよび出力ポートがユーザが設定することのできる帯域幅を有する請求項1に記載のチップ。
- パケットプロセッサー、パケットスイッチングファブリック、入力ポート、および/または出力ポートが、入力ポートの中の少なくとも1つを介して設定することができるものである、請求項1に記載のチップ。
- 集積回路間(I2C)バスインターフェースをさらに備え、パケットプロセッサー、パケットスイッチングファブリック、入力ポート、および/または出力ポートが、I2Cバスインターフェースを介して設定することができるものである、請求項1に記載のチップ。
- 受信パケットおよび新しいパケットがRapidIO(商標)(RIO)に準拠したパケットである請求項1に記載のチップ。
- 第1の複数の回路カードと第2の複数の回路カードとの間でデータを伝送するためのインターフェース回路であって、
第1の複数の回路カードの中のそれぞれの回路カードからパケットを受信するようにされた複数の入力ポートと、
パケットを第2の複数の回路カードの中のそれぞれの回路カードに送信するようにされた複数の出力ポートと、
入力ポートから、出力ポートの中から選択されたポートへと選択されたパケットをルーティングするようにされたパケットスイッチングファブリックと、
選択されたパケットを入力ポートから受信し、パケットから新しいペイロードを含んでいる新しいパケットを組み立てて、該新しいパケットを出力ポートの中から選択されたポートへルーティングするようにされているパケットプロセッサーと
を備えるインターフェース回路。 - パケットプロセッサーが、信号サンプル処理操作を受信パケットに施すように設定することができるものである、請求項18に記載のインターフェース回路。
- 信号サンプル処理操作が、ビット拡張、ビット切り捨て、ビット並べ替え、および/またはビット算術演算を含んでいる、請求項19に記載のインターフェース回路。
- 信号サンプル処理操作が無線信号サンプル処理操作を含んでいる、請求項19に記載のインターフェース回路。
- 入力ポート、出力ポート、パケットプロセッサー、および/またはスイッチングファブリックが、ユーザが設定することができるものである、請求項18に記載のインターフェース回路。
- 受信パケットおよび新しいパケットがRapidIO(商標)(RIO)に準拠したパケットである請求項18に記載のインターフェース回路。
- 複数の外部ソースからパケットを受信して、受信パケット内のデータを複数の外部受信装置に選択的に転送するようにされたパケットスイッチング集積回路チップであって、第1の受信パケットを変更することなく転送して、第2の受信パケットを終結し、第2の受信パケット内のデータを前処理し、新しいパケットを生成するようにさらに構成されているパケットスイッチング集積回路チップ。
- 第2の受信パケット内の宛先アドレスに基づいて、第2の受信パケットを終結しおよび前処理するようにされた請求項24に記載のチップ。
- 信号サンプル処理操作を第2の受信パケットに施すようにされた、請求項24に記載のチップ。
- 外部ソースそれぞれからパケットを受信するようにされた複数の入力ポートと、
外部受信装置それぞれにパケットを送信するようにされた複数の出力ポートと、
複数のパケット処理シナリオの中から受信パケット内の宛先アドレスに基づいて選択されたシナリオに従って、新しいペイロードを含んでいる新しいパケットを生成するよう受信パケットを処理するようにされたパケットプロセッサーと
を備えてなるパケット処理集積回路チップ。 - 複数のパケット処理シナリオが、個別パケット処理シナリオと、個別パケット処理シナリオの中から選択されたいくつかのシナリオによるパケットの並列処理をもたらすグループパケット処理シナリオとを含んでいる、請求項27に記載のチップ。
- パケットプロセッサーが、外部受信装置のデータ構造と互換性のあるフォーマットを有するペイロードを含んでいる新しいパケットを生成するために、受信パケットのペイロードからデータを抽出し、かつ抽出されたデータを処理するように設定することができるものである、請求項27に記載のチップ。
- パケットプロセッサーが、ビット拡張、ビット切り捨て、ビット並べ替え、および/またはビット算術演算を、受信パケットに施すように設定することができるものである、請求項27に記載のチップ。
- パケット処理シナリオそれぞれのタイミングが、パケット処理シナリオに対する受信パケットが蓄積することに応答して制御される、請求項27に記載のチップ。
- パケットプロセッサーが、初期化信号に応答してパケット処理シナリオに対するパケットの蓄積を開始するようにさている、請求項31に記載のチップ。
- パケット処理シナリオはユーザが設定することができるものである請求項27に記載のチップ。
- パケットプロセッサー、入力ポート、および/または出力ポートが、入力ポートの中の少なくとも1つを介して設定することができるものである、請求項27に記載のチップ。
- 集積回路間(I2C)バスインターフェースをさらに備え、パケットプロセッサー、入力ポート、および/または出力ポートが、I2Cバスインターフェースを介して設定することができるものである、請求項27に記載のチップ。
- 受信パケットおよび新しいパケットが、RapidIO(商標)(RIO)に準拠したパケットである、請求項27に記載のチップ。
- 選択されたパケットを入力ポートから出力ポートの中から選択されたポートにペイロードを変更することなくルーティングするようにされた、パケットスイッチングファブリックをさらに備える、請求項27に記載のチップ。
- 第1の複数の回路カードと第2の複数の回路カードとの間でデータを伝送するためのインターフェース回路であって、
第1の複数の回路カードの中のそれぞれの回路カードからパケットを受信するようにされた複数の入力ポートと、
第2の複数の回路カードの中のそれぞれの回路カードにパケットを送信するようにされた複数の出力ポートと、
複数のパケット処理シナリオの中から受信パケット内の宛先アドレスに基づいて選択されたシナリオに従って新しいペイロードを含んでいる新しいパケットを生成する受信パケットを処理するようにされたパケットプロセッサーと
を備えるインターフェース回路。 - 複数のパケット処理シナリオが、個別パケット処理シナリオと、個別パケット処理シナリオの中から選択されたいくつかのシナリオによるパケットの並列処理をもたらすグループパケット処理シナリオとを含んでいる、請求項38に記載のインターフェース回路。
- パケットプロセッサーが、第2の複数の回路カード上に存在するプロセッサーのデータ構造と互換性のあるフォーマットを有するペイロードを含んでいる新しいパケットを生成するために、受信パケットのペイロードからデータを抽出して、抽出されたデータを処理するように設定することができるものである、請求項38に記載のインターフェース回路。
- パケットプロセッサーが、ビット拡張、ビット切り捨て、ビット並べ替え、および/またはビット算術演算を、受信パケットに施すように設定することができるものである、請求項38に記載のインターフェース回路。
- パケット処理シナリオそれぞれのタイミングが、パケット処理シナリオに対する受信パケットが蓄積することに応答して制御される、請求項38に記載のインターフェース回路。
- パケット処理シナリオが、ユーザが設定することができるものである、請求項38に記載のインターフェース回路。
- 選択されたパケットを入力ポートから出力ポートの中から選択されたポートにペイロードを変更することなくルーティングするようにされた、パケットスイッチングファブリックをさらに備える請求項38に記載のインターフェース回路。
- 複数の入力ポートが、パケットを複数のRFカードの中のそれぞれのカードから受信するようにされ、
複数の出力ポートが、パケットを複数のベースバンドカードの中のそれぞれのカードに送信するようにされた、
請求項38に記載のインターフェース回路。 - 外部ソースそれぞれからパケットを受信するようにされた複数の入力ポートと、
外部受信装置それぞれにパケットを送信するようにされた複数の出力ポートと、
受信パケットのペイロードからデータを抽出し、外部受信装置のデータ構造と互換性のあるフォーマットを有するペイロードを含んでいる新しいパケットを生成するために、抽出されたデータを処理し、そして新しいパケットを出力ポートに伝送するように設定することができる、パケットプロセッサーと
を備えるパケット処理集積回路チップ。 - パケットプロセッサーが、新しいパケットのペイロードを生成するために、ビット拡張、ビット切り捨て、ビット並べ替え、および/またはビット算術演算を、抽出されたペイロードに施すように設定することができるものである、請求項46に記載のチップ。
- データ構造がプロセッサーデータ構造を含む請求項46に記載のチップ。
- パケットプロセッサーが複数のパケット処理シナリオをサポートする、請求項46に記載のチップ。
- パケットプロセッサーが、パケット内の宛先アドレスに基づいて選択的にパケット処理シナリオを使用する、請求項49に記載のチップ。
- 複数のパケット処理シナリオが、個別パケット処理シナリオと、個別パケット処理シナリオの中から選択されたいくつかのシナリオによる同時処理をもたらすグループパケット処理シナリオとを含んでいる、請求項49に記載のチップ。
- パケット処理シナリオがユーザが設定することができるものである請求項49に記載のチップ。
- 選択されたパケットを入力ポートから出力ポートの中から選択されたポートにペイロードを変更することなくルーティングするようにされたパケットスイッチングファブリックをさらに備える請求項46に記載のチップ。
- 集積回路間(I2C)バスインターフェースをさらに備え、パケットプロセッサー、入力ポート、および/または出力ポートが、I2Cバスインターフェースを介して設定することができるものである、請求項46に記載のチップ。
- 受信パケットおよび新しいパケットが、RapidIO(商標)(RIO)に準拠したパケットである、請求項46に記載のチップ。
- 第1の複数の回路カードと第2の複数の回路カードとの間でデータを伝送するためのインターフェース回路であって、
第1の複数の回路カードの中のそれぞれの回路カードからパケットを受信するようにされた複数の入力ポートと、
パケットを第2の複数の回路カードの中のそれぞれの回路カードに送信するようにされた複数の出力ポートと、
受信パケットのペイロードからデータを抽出し、外部受信装置のデータ構造と互換性のあるフォーマットを有するペイロードを含んでいる新しいパケットを生成するために、抽出されたデータを処理して、新しいパケットを出力ポートに伝送するように設定することができるパケットプロセッサーと
を備えるインターフェース回路。 - パケットプロセッサーが、新しいパケットのペイロードを生成するために、ビット拡張、ビット切り捨て、ビット並べ替え、および/またはビット算術演算を、抽出されたペイロードに施すように設定することができるものである、請求項56に記載のインターフェース回路。
- パケットプロセッサーが複数のパケット処理シナリオをサポートする、請求項56に記載のインターフェース回路。
- パケットプロセッサーが、パケット内の宛先アドレスに基づいて選択的にパケット処理シナリオを使用する、請求項58に記載のインターフェース回路。
- 複数のパケット処理シナリオが、個別パケット処理シナリオと、個別パケット処理シナリオの中から選択されたいくつかのシナリオによる同時処理をもたらすグループパケット処理シナリオとを含んでいる、請求項58に記載のインターフェース回路。
- パケット処理シナリオが、ユーザが設定することができるものである、請求項58に記載のインターフェース回路。
- 選択されたパケットを入力ポートから出力ポートの中から選択されたポートにペイロードを変更することなくルーティングするようにされた、パケットスイッチングファブリックをさらに備える請求項56に記載のインターフェース回路。
- 複数の入力ポートが、パケットを複数のRFカードの中のそれぞれのカードから受信するようにされ、
複数の出力ポートが、パケットを複数のベースバンドカードの中のそれぞれのカードに送信するようにされた、
請求項56に記載のインターフェース回路。 - データ構造がベースバンドカード上に存在するベースバンドプロセッサーのデータ構造を含んでいる請求項63に記載のインターフェース回路。
- 外部ソースそれぞれからパケットを受信するようにされた複数の入力ポートと、
外部受信装置それぞれにパケットを送信するようにされた複数の出力ポートと、
複数のパケット処理シナリオの中から選択されたシナリオに従って新しいペイロードを含んでいる新しい出力パケットを生成するよう受信パケットを処理して、新しい出力パケットを出力ポートに伝送するように設定することのできるパケットプロセッサーであって、パケット処理シナリオそれぞれのタイミングがパケット処理シナリオに対する受信パケットが蓄積することに応答して制御される、前記パケットプロセッサーと、
を備えるパケット処理集積回路チップ。 - パケットプロセッサーが、初期化信号に応答して、パケット処理シナリオに対するパケットの蓄積を開始するようにされている、請求項65に記載のチップ。
- 複数のパケット処理シナリオの中のパケット処理シナリオが、所与の数の受信パケットから所与の数の新しい出力パケットを生成するのに必要な一組の蓄積操作、処理操作、および送信操作を含んでおり、パケットプロセッサーが、パケット処理シナリオに対する受信パケットが蓄積することに応答して、そのパケット処理シナリオをイタレーションによって実行するようにされている、請求項65に記載のチップ。
- パケット処理シナリオのイタレーションが、所与の数の新しい出力パケットを生成するのに必要な所与の数の受信パケットペイロードの蓄積および/または生成に応答して、パケット処理シナリオに対して受信されたパケットのペイロードを処理することを含んでいる、請求項67に記載のチップ。
- パケット処理シナリオが、最初の蓄積受信パケットを蓄積することによって定義されるパケット蓄積ウインドウの外側で蓄積を開始したパケット処理シナリオに宛てられた任意のパケットのペイロードをデフォルトパケットペイロードに置き換える、請求項67に記載のチップ。
- パケット蓄積ウインドウが、最初の蓄積受信パケットが蓄積することに応答して終了する、請求項69に記載のチップ。
- パケット蓄積ウインドウが、最初の蓄積受信パケットが最初に蓄積することに続く予め定められた時間期間が満了した後に終了する、請求項69に記載のチップ。
- 次のパケット蓄積ウインドウの開始が、パケット蓄積ウインドウの終了に続く時間期間だけ禁止される、請求項69に記載のチップ。
- パケットプロセッサーが、受信パケットのペイロードからデータを抽出し、外部受信装置のデータ構造と互換性のあるフォーマットを有する新しいペイロードを含んでいる新しいパケットを生成するために、抽出されたデータを処理するように設定することができる、請求項65に記載のチップ。
- 選択されたパケットを入力ポートから出力ポートの中から選択されたポートへルーティングするようにされた、パケットスイッチングファブリックをさらに備える請求項65に記載のチップ。
- パケットプロセッサーが、パケット内の宛先アドレスに基づいてパケット処理シナリオを選択的に使用する、請求項65に記載のチップ。
- 複数のパケット処理シナリオが、個別パケット処理シナリオと、個別パケット処理シナリオの中から選択されたいくつかのシナリオによる同時処理をもたらすグループパケット処理シナリオとを含んでいる、請求項65に記載のチップ。
- パケット処理シナリオが、ユーザが設定することができるものである、請求項65に記載のチップ。
- パケットプロセッサーが、ビット拡張、ビット切り捨て、ビット並べ替え、および/またはビット算術演算を、受信パケットに施すように設定することができるものである、請求項65に記載のチップ。
- 集積回路間(I2C)バスインターフェースをさらに備え、パケットプロセッサー、入力ポート、および/または出力ポートが、I2Cバスインターフェースを介して設定することができるものである、請求項65に記載のチップ。
- 受信パケットおよび新しいパケットが、RapidIO(商標)(RIO)に準拠したパケットである、請求項65に記載のチップ。
- 第1の複数の回路カードと第2の複数の回路カードとの間でデータを伝送するためのインターフェース回路であって、
第1の複数の回路カードの中のそれぞれの回路カードからパケットを受信するようにされた複数の入力ポートと、
パケットを第2の複数の回路カードの中のそれぞれの回路カードに送信するようにされた複数の出力ポートと、
複数のパケット処理シナリオの中から選択されたシナリオに従って新しいペイロードを含む新しい出力パケットを生成するよう受信パケットを処理し、該新しい出力パケットを出力ポートに伝送するように設定することのできるパケットプロセッサーであって、パケット処理シナリオそれぞれのタイミングが、パケット処理シナリオに対する受信パケットが蓄積することに応答して制御される、前記パケットプロセッサーと
を備えるインターフェース回路。 - パケットプロセッサーが、初期化信号に応答して、パケット処理シナリオに対するパケットの蓄積を開始するようにされている、請求項81に記載のインターフェース回路。
- 複数のパケット処理シナリオの中のパケット処理シナリオが、所与の数の受信パケットから所与の数の新しい出力パケットを生成するのに必要な、一組の蓄積操作、処理操作、および送信操作を含み、パケットプロセッサーが、パケット処理シナリオに対する受信パケットが蓄積することに応答して、そのパケット処理シナリオをイタレーションによって実行するようにされた、請求項81に記載のインターフェース回路。
- パケット処理シナリオのイタレーションが、所与の数の新しい出力パケットを生成するのに必要な所与の数の受信パケットペイロードの蓄積および/または生成に応答して、パケット処理シナリオに対して受信されたパケットのペイロードを処理することを含んでいる、請求項83に記載のインターフェース回路。
- パケット処理シナリオが、最初の蓄積受信パケットが蓄積することによって定義されるパケット蓄積ウインドウの外側で蓄積を開始したパケット処理シナリオに宛てられた任意のパケットのペイロードを、デフォルトパケットペイロードに置き換える、請求項83に記載のインターフェース回路。
- パケットプロセッサーが、最初の蓄積受信パケットの蓄積が完了するのに応答して、パケット蓄積ウインドウを終了するようにされた、請求項85に記載のインターフェース回路。
- パケットプロセッサーが、最初の蓄積受信パケットの最初の蓄積に続く予め定められた時間期間の満了に応答して、パケット蓄積ウインドウを終了するようにされた、請求項85に記載のインターフェース回路。
- パケットプロセッサーが、パケット蓄積ウインドウの終了に続く時間期間だけ次のパケット蓄積ウインドウを開始するのを禁止するようにされた、請求項85に記載のインターフェース回路。
- パケットプロセッサーが、受信パケットのペイロードからデータを抽出し、第2の複数の回路カードのプロセッサーのデータ構造と互換性のあるフォーマットを有する新しいペイロードを含んでいる新しいパケットを生成するために、抽出されたデータを処理するように設定することができる、請求項81に記載のインターフェース回路。
- 選択されたパケットを入力ポートから出力ポートの中から選択されたポートへルーティングするようにされた、パケットスイッチングファブリックをさらに備える請求項81に記載のインターフェース回路。
- 複数の入力ポートが、パケットを複数のRFカードの中のそれぞれのカードから受信するようにされ、
複数の出力ポートが、パケットを複数のベースバンドカードの中のそれぞれのカードに送信するようにされている、請求項81に記載のインターフェース回路。
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